DE3903714C2

DE3903714C2 -

Info

Publication number: DE3903714C2
Application number: DE3903714A
Authority: DE
Inventors: Yoichi Itami Hyogo Jp Tobita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-03-14
Filing date: 1989-02-08
Publication date: 1990-08-16
Also published as: US5051995A; KR930010363B1; DE3903714A1; KR890015268A; USRE35645E

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung mit einer Testmode-Einstellschaltung nach dem Oberbegriff des Patentanspruches 1.

Eine Halbleiterspeichereinrichtung mit den Merkmalen des Oberbegriffs des Patentanspruches 1 wird weiter unten unter Bezugnahme auf Fig. 3 beschrieben.

Aufgrund der Entwicklung der Technologie der Herstellung von integrierten Halbleiterschaltungen und aufgrund eines starken Verlangens nach Kostenreduzierung ist die Integrationsdichte von DRAM in etwa drei Jahren um das Vierfache angestiegen. DRAM mit einer Kapazität von 4 MBit sind in Gebrauch gekommen. Wenn in einer Zykluszeit von 10 µs (maximale Pulsbreite eines -Signals, also eines Zeilenadressier taktsignals) "0"-Daten in alle Speicherzellen eingeschrieben werden, die "0"-Daten aus allen Speicherzellen ausgelesen werden. "1"-Daten in alle Speicherzellen eingeschrieben werden und die "1"-Daten aus allen Speicherzellen in diesem DRAM ausgelesen werden, dann wird die Zeit T 1 zum Testen durch folgende Gleichung (1) dargestellt:

T 1=4×(Schreiben von "0" → Lesen von "0" → Schreiben von
"1" → Lesen von "1")×4×10⁶ (Speicherkapazität)×10 µs (Zykluszeit)=160 s (1)

Bei einem allgemeinen DRAM sollte der vorgenannte Test unter vier verschiedenen Bedingungen, und zwar bei dem Maximalwert 5,5 V und dem Minimalwert 4,5 V des Betriebsbereiches der Versorgungspannung sowie bei einer oberen Temperatur von 70°C und einer unteren Temperatur von 0°C des Betriebstemperaturbereiches, ausgeführt werden.

In diesem Fall beträgt die Zeit T 2 zum Testen

T 2=160 s×4=640 s (2).

Der vorstehende Wert ist sehr lang als eine Zeit zum Testen einer integrierten Schaltung, und das senkt die Produktionsrate und erhöht die Kosten.

Außerdem ist der oben beschriebene Test manchmal nicht ausreichend, um Fehler zu entdecken. Andere Tests müßten ausgeführt werden mit unterschiedlichen Kombinationen von Taktungen der Eingangssignale, Reihenfolge der Bezeichnung der Adressen, Mustern der in die Speicherzellen einzuschreibenden Daten usw. Solch ein Test erfordert einen großen Zeitraum.

Ein Spannungsversorgungsschwankungstest (im nachfolgenden als V-Anschlag-Test bezeichnet), der geeignet ist, Betriebsbereiche dieser Speicherzellen in einer kurzen Zeitdauer zu testen, ist angesichts der Tatsache, daß fast alle Speicher zellenfehlfunktionen im Kombinationstest kleine Betriebsschwankungen aufweisen, angewendet worden. Da jedoch die Speicherkapazität immer größer und größer wird, wird die Wirkung des V-Anschlag-Tests immer kleiner. Der Grund dafür wird im folgenden mit Bezug auf die Fig. 1 bis 5 beschrieben.

Fig. 1 ist ein Blockschaltbild, das einen schematischen Aufbau eines DRAM zeigt, auf den die vorliegende Erfindung anwendbar ist.

Gemäß Fig. 1 weist der DRAM ein Speicherzellenfeld MA, einen Adressenpuffer AB, einen X-Decodierer ADX, einen Y-Decodierer ADY, eine Leseverstärker- und Eingangs-/Ausgangs-Schaltung SI und einen Ausgangspuffer OB auf. Das Speicherzellenfeld MA weist eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, zum Speichern von Information auf. Der Adressenpuffer AB empfängt externe Adressiersignale, um interne Adressiersignale zu erzeugen. Der X-Decodierer ADX decodiert ein internes Adressiersignal, das vom Adressenpuffer AB angelegt ist, um eine entsprechende Zeile in dem Speicherzellenfeld auszuwählen. Der Y-Decodierer decodiert ein internes Spaltenadressiersignal, das vom Adressenpuffer AB angelegt ist, um eine entsprechende Spalte im Speicherzellenfeld MA auszuwählen.

Die Leseverstärker- und Eingangs-/Ausgangsschaltung SI erfaßt und verstärkt in der ausgewählten Speicherzelle im Speicherzellenfeld MA gespeicherte Information und gibt die Information als Lesedaten in Antwort auf ein Signal vom Y-Decodierer ADY an den Ausgangspuffer OB ab. Der Ausgangspuffer OB empfängt die Lesedaten, um Ausgangsdaten OUT nach außen abzugeben. Ein Steuersignalerzeugungssystem CG ist als eine Peripherieschaltung zum Erzeugen von Signalen zum Steuern der Taktung der verschiedenen Operationen im DRAM vorgesehen.

Fig. 2 zeigt eine schematische Darstellung eines Speicherzellenfeld abschnitts von Fig. 1.

Gemäß Fig. 2 weist das Speicherzellenfeld MA eine Mehrzahl von Wortleitungen WL 1, WL 2, . . ., WLn und eine Mehrzahl von Bitleitungen BL 0, BL 1, , . . . BLm, auf. Jede der Wortleitungen WL 1, . . . , WLn ist mit einer Zeile Speicherzellen verbunden. Die Bitleitungen bilden gefaltete Bitleitungen, bei denen zwei Bitleitungen ein Bitleitungspaar darstellen. Und zwar stellen die Bitleitungen BL 0 und , BL 1 und , BLm und jeweils ein Bitleitungspaar in gleicher Weise dar.

Speicherzellen 1 sind jeweils mit den Kreuzungspunkten der Bitleitungen BL 0, , . . . BLn, und der Wortleitungen verbunden. Und zwar ist eine Speicherzelle mit einem Kreuzungspunkt einer Wortleitung und einer der beiden Bitleitungen eines Bitleitungspaares verbunden. Eine Vorlade- und Ausgleichsschaltung 150 zum Ausgleichen des Potentials jedes Bitleitungspaares und zum Vorladen desselben auf ein vorbestimmtes Potentials V _B ist für jedes Bitleitungspaar vorgesehen. Ein Leseverstärker 50 ist für jedes Bitleitungspaar vorgesehen, der in Antwort auf Signale Φ _A und Φ _B, die auf Signalleitungen 30 und 40 übertragen werden, aktiviert wird, um den Potentialunterschied zwischen den beiden Leitungen des Bitleitungspaars zu erfassen und differentiell zu verstärken. Jede der Bitleitungen wird selektiv mit den Dateneingangs- /-ausgangs-Bussen I/O, in Antwort auf ein Adressier decodiersignal vom Y-Decodierer ADY verbunden. Und zwar werden die Bitleitungen BL 0 und jeweils mit den Daten eingangs-/-ausgangs-Bussen I/O und über Transfergatter bzw. Übertragungsgatter T 0 und T 0′ verbunden.

In gleicher Weise sind jeweils die Bitleitungen BL 1, mit den Dateneingangs-/-ausgangs-Bussen I/O und über Transfergatter T 1 und T 1′ und die Bitleitungen BLm und mit den Dateneingangs-/-ausgangs-Bussen I/O und über Transfergatter Tm und Tm′ verbunden. Das Adressendecodiersignal vom Y-Decodierer ADY wird an die Gates der entsprechenden Transfergatter T 0, T 0′, . . . , Tm, Tm′ übertragen. Damit ist ein Paar Bitleitungen mit den Dateneingangs-/-ausgangs- Bussen I/O und verbunden.

Fig. 3 zeigt eine detaillierte Darstellung eines Bitleitungspaares von Fig. 2. In Fig. 3 sind der Einfachheit halber nur eine Wortleitung und ein Bitleitungspaar dargestellt.

Gemäß Fig. 3 ist eine Vorlade- und Ausgleichs-Schaltung 150 zum Vorladen eines Paares Bitleitungen 2 und 7 auf ein vorgeschriebenes Potential V _B im Bereitschaftsstatus des Speichers und zum Ausgleichen des Potentials der Bitleitungen 2 und 7 auf ein vorgeschriebenes Potential vorgesehen. Die Vorlade- und Ausgleichs-Schaltung 150 weist n-Kanal-MOS-Transistoren 10 und 11, die auf ein Vorladesignal Φ _P reagieren, zum elektrischen Verbinden dieser Bitleitungen 2 und 7 durch Übertragen eines vorgeschriebenen Vorladepotentials auf die Bitleitungen 2 und 7 und zum Ausgleichen des Potentials der Bitleitungen 2 und 7 auf. Beide n-Kanal-MOS-Transistoren 10 und 11 werden in Antwort auf das über eine Signalleitung 12 angelegte Vorladesignal Φ _P leitend und legen das Vorladepotential V _B auf einer Signalleitung 9 an die Bitleitungen 2 und 7 an.

Die Speicherzelle 1 wird von einem Transfergatter 5, das von einem n-Kanal-Feldeffektransistor vom Isoliergatetyp gebildet ist, und einer Kapazität 6 dargestellt. Das Transfergatter 5 ist mit seinem Gate mit einer Wortleitung 3 verbunden, und seine Source ist mit der Bitleitung 2 verbunden. Die Kapazität 6 ist mit dem Drain des Transfergates 5 über einen Knotenpunkt 4 verbunden, und die Daten der Speicherzelle 1 werden im Knotenpunkt 4 gespeichert. Der Knotenpunkt 4 bildet einen sogenannten Speicherknoten.

Wenn die Wortleitung 3 ausgewählt ist, wird ein Wortleitungstreibersignal Rn an das Transfergatter 5 gesandt, um das Transfergatter 5 leitend zu machen, wodurch die in der Speicherzelle 1 gespeicherte Information auf die Bitleitung 2 übertragen wird. Eine Speicherzelle ist mit der Bitleitung 2 verbunden, während keine Speicherzelle mit dem Kreuzungspunkt zwischen der Wortleitung 3 und der Bitleitung 7 verbunden ist. Wenn die in Fig. 3 gezeigte Speicherzelle 1 ausgewählt ist, legt die Bitleitung 7 das Referenzpotential zusammen mit der Bitleitung 2 an den Leseverstärker 50 an. Die Bitleitungen 2 und 7 weisen jeweils parasitäre Kapazitäten 13 und 14 auf.

Widerstände 17 und 18, die eine Konstantspannungserzeugungsschaltung bilden, sind in Reihe zwischen einer Spannungsversorgung 16 und der Masse verbunden. Eine durch Widerstandsteilung definierte konstante Spannung wird am Knotenpunkt der Widerstände 17 und 18 erzeugt. Die Widerstandswerte der Widerstände 17 und 18 sind so gewählt, daß die Höhe der Spannung die Hälfte der gemeinsamen Versorgungsspannung beträgt. Die Ausgangsspannung der Konstantspannungserzeugungsschaltung wird über eine Signalleitung 8 an die andere Elektrode der Kapazität 6 angelegt. Die Kapazität 6 wird von einer ausgeglichenen Plattenelektrode gebildet, wobei das Dielektrikum ein dünner Isolierfilm, wie etwa ein Einschicht-Siliziumoxid- oder ein geschichteter Film aus Siliziumoxid und Siliziumnitrid, ist. Die Größe derselben hängt von der Fläche der Speicherzelle ab.

Die Fläche der Speicherzelle ist kleiner geworden und die Speicherzellenkapazität ist auch kleiner geworden, während der Integrationsgrad (Speicherkapazität) zugenommen hat. Um Fehlern (soft errors) eines DRAM vorzubeugen, die durch α-Strahlen entstehen, die von außerhalb des Gehäuses des DRAM ausgestrahlt werden, wird im allgemeinen ein Speicher zellenkapazitätswert von etwa 50 pF gefordert. Deshalb wurde die Reduzierung der Speicherzellenkapazität durch Reduzierung der Speicherzellenfläche durch eine Verringerung der Filmdicke des Dielektrikums kompensiert. Wenn die Filmdicke des Dielektrikums gering gemacht wird, wird jedoch das an den Isolierfilm angelegte elektrische Feld stark und verursacht eine mögliche Zerstörung des Isolierfilms und senkt die Zuverlässigkeit des DRAM. Dieser Nachteil wurde bei 1-MBit- DRAM, die derzeit verwendet werden, erheblich. Um mit diesem Problem fertig zu werden, wird eine Spannung, die halb so groß ist, wie die Versorgungsspannung, die durch die Teilung der Widerstände 17 und 18 erhalten wird, der Elektrode (die im nachfolgenden als eine Zellenplattenelektrode bezeichnet wird) auf der Spannungsversorgungsseite der Speicherzellenkapazität zugeführt, wie in Fig. 3 dargestellt ist. Dieses Verfahren ist in der US-PS 42 40 092 offenbart. Gemäß diesem Verfahren wird das elektrische Feld durch den Spannungsunterschied zwischen dem Speicherknoten 4 und der Zellenplattenelektrode bestimmt, und das elektrische Feld wird die Hälfte, da die Spannung auf der Zellenplatte ein Zwischenwert zwischen den Daten "1" und "0" wird.

Das Anlegen der Spanung, die halb so groß ist wie die Versorgungsspannung, an die Zellenplattenelektrode macht es jedoch schwierig, Speicherzellen mit geringen Betriebsabweichungen durch den V-Anschlag-Test zu entdecken. Die Gründe dafür werden im folgenden beschrieben.

Bei DRAM mit Kapazitäten von weniger als 1 MBit ist der Isolierfilm, der das Dielektrikum der Speicherzellenkapazität darstellt, relativ dick (etwa 15 nm bis 20 nm in einem DRAM mit 256 kBit), und deshalb braucht die Spannung der Zellenplattenelektrode nicht auf die Hälfte der Versorgungsspannung gesetzt zu werden. Deshalb wird eine Spannung von der Größe der Versorgungsspannung (V _cc) oder mit Nullpegel von der Spannungsversorgungsleitung oder von der Masseleitung geliefert, die eine kleine Impedanz und daher ein geringes Rauschen aufweist. Die in Fig. 3 gezeigte Konstantspannungserzeugungsschaltung weist eine relativ hohe Impedanz auf, und das Rauschen neigt dazu, während des Betriebs des DRAM aufzutreten und dessen Betriebsbereich zu reduzieren, so daß sie nicht verwendet worden ist.

Die Wirkung des V-Anschlag-Tests in Fällen, in denen der Pegel der Zellenplattenelektrode die Versorgungsspannung V _cc, Masse (fester Pegel) und V _cc/2 ist, wird im folgenden verglichen.

(1) Fall, daß der Pegel der Zellenplattenelektrode die Versorgungsspannung V _cc ist.

Die Spannungsverläufe an den entsprechenden Knotenpunkten in bezug auf den V-Anschlag-Test sind in den Fig. 4 und 5 gezeigt. Der V-Anschlag-Test wird durch Einschreiben von Daten in die Speicherzelle 1 mit einer bestimmten Versorgungsspannung V _cc, Anheben der Versorgungsspannung V _cc um einen bestimmten Pegel, wie in Fig. 4(a) gezeigt, und anschließend durch Auslesen aus der Speicherzelle 1 durchgeführt. In Fig. 4 werden die Daten mit der Versorgungsspannung V _cc eingeschrieben, und die Daten werden mit der Spannung V _cc + Δ V ausgelesen. Die Vorladespannung V _B ist die in Fig. 4(b) gezeigte, da sie auf einen Wert gleich der halben Versorgungsspannung V _cc gesetzt ist. Es sei angenommen, daß die "0"-Daten in den Speicherknoten 4 eingeschrieben sind, so daß der Speicherknoten 4 beim Schreiben auf 0 V liegt. Es sei aber auch angenommen, daß das Potential am Speicherknoten 4 aufgrund der Kopplung der Schwankung der Versorgungsspannung über die Kapazität 6 um den Schwankungsbetrag ansteigt, wie in Fig. 4(c) gezeigt ist. Dabei ändert sich das Potential der Bitleitungen 2 und 7 mit dem Vorladepotential V _B, um etwa den gleichen Pegel wie das Vorladepotential V _B anzunehmen.

Der Datenlesebetrieb aus der Speicherzelle 1 wird im folgenden mit Bezug auf Fig. 5 beschrieben. Wie in Fig. 5(a) gezeigt ist, werden die Signalleitung 9 und die Bitleitungen 2 und 7 voneinander getrennt, wenn das Vorladesignal Φ _P zum Zeitpunkt t₀ auf Niedrigpegel geht. Wenn das Wortleitungstreibersignal Rn zum Zeitpunkt t₁ ansteigt, wie in Fig. 5(b) gezeigt ist, wird der MOS-Transistor 5 leitend, und ein Strom fließt von der Bitleitung mit höherem Potential zum Speicherknoten 4, wodurch das Potential auf der Bitleitung 2 sinkt, wie in Fig. 5(c) gezeigt ist, und das Potential am Speicherknoten 4 ansteigt, wie in Fig. 5(d) gezeigt ist. Zum Zeitpunkt t₂ ist die Veränderung des Potentials abgeschlossen, und die Auslesepegel der Bitleitungen 2 und 7 sind eingerichtet. Die Pegel auf den Bitleitungen 2 und 7 können dabei durch folgende Gleichung dargestellt werden:

Unter Berücksichtigung des Erhaltungsgesetzes der elektrischen Ladung, das zwischen der Bitleitung 2 und dem Speicherknoten 4 vor und nach dem leitenden Zustand des MOS-Transistors 5 angewendet wird.

1/2 · (V _cc + Δ V) · C₁₃ + Δ V · C₆ = (C₁₃ + C₆) · V _{B 0} (3)
V _{B 0} = 1/(C₁₃ + C₆) · [1/2 · (V _cc + Δ V) · C₁₃ + Δ V · C₆] (4)

wird der Spannungsunterschied V _{S 0} zur Bitleitung 7

V _{S 0} = 1(C₁₃ + C₆) · [1/2 · V _cc + Δ V) · C₁₃ + Δ V · C₆]-1/2 · (V _cc + Δ-V) (5)
V _{S 0} = -1/2 · C₆/(C₁₃ + C₆) · (V _cc + Δ V) (6)

wobei der Spannungsunterschied um den Betrag von Δ V kleiner wird und den V-Anschlag-Effekt ergibt.

(2) Fall, wenn der Pegel fest ist (die Zellenplattenspannung wird in Verbindung mit den Schwankungen der Versorgungsspannung V _cc festgelegt).

Wenn "0"-Daten in die Speicherzelle 1 eingeschrieben werden, ist

1/2 · (V _cc + Δ V) · C₁₃ = (C₁₃ + C₆) · V _{B 0} (7)
V _{B 0} = 1/(C₁₃ + C₆)[1/2(V _cc + Δ V) · C₁₃] (8)
V _{S 0} = 1/(C₁₃ + C₆)[1/2 · (V _cc + Δ V) · C₁₃]-1/2 · (V _cc + Δ V) (9)
V _{S 0} = -1/2 · C₆/(C₁₃ + C₆) · (V _cc + Δ V) (10)

Für die "0"-Daten erzeugt der V-Anschlag einen umgekehrten Effekt, wodurch der Spannungsunterschied vergrößert wird. Wenn "1"-Daten in die Speicherzelle 1 eingeschrieben werden, ist

1/2 · (V _cc + Δ V) · C₁₃ + (V _cc + Δ V) C₆ = (C₁₃ + C₆)V _{B 1} (11)
V _{B 1} = 1/(C₁₃ + C₆) · [1/2(V _cc + Δ V) · C₁₃ + (V _cc + Δ V) · C₆] (12)
-V _{S 1} = 1/2 · C₆/(C₁₃ + C₆) · (V _cc+Δ V) (13)

Bei den"1"-Daten wird der Spannungsunterschied kleiner, und damit liegt der V-Anschlag-Effekt vor.

(3) Fall, wenn der Pegel 1/2 · V _cc ist.

In diesem Fall ändert sich der Spannungspegel der Zellenplattenelektrode nur um 1/2 · Δ V, so daß die Änderung des Pegels am Speicherknoten 4 auch 1/2 · Δ V beträgt. In entsprechender Weise wie bei obiger Beschreibung ist

1/2 · (V _cc + Δ V) · C₁₃ + 1/2 · Δ V · C₆ = (C₁₃ + C₆) · V′ _{B 0} (14)
V′ _{B 0} = 1/(C₁₃ + C₆)[1/2 · (V _cc + Δ V) · C₁₃ + 1/2 · Δ V · C₆] (15)
V′ _{S 0} = 1/(C₁₃ + C₆)[1/2 · (V _cc + Δ V) · C₁₃ + 1/2 · Δ V · C₆]-1/2 · (V _cc -+ Δ V) (16)
V′ _{S 0} = 1/2 · C₆/(C₁₃ + C₆) · V _cc (17)

wobei es keinen Ausdruck Δ V gibt und weshalb daher kein V- Anschlag-Effekt vorliegt.

Wenn "1"-Daten in die Speicherzelle eingeschrieben werden, ist

1/2 · (V _cc + Δ V) · C₁₃ + (V _cc + 1/2 · Δ V) · C₆ = (C₁₃ + C₆) · V _{B 1} (18)
-V′ _{B 1} = 1/(C₁₃ + C₆)[1/2 · (V _cc + Δ V) · C₁₃ + (V _cc + 1/2 · Δ V) · C₆] (19)
-V′ _{S 1} = 1/(C₁₃ + C₆)[1/2 · (V _cc + Δ V) · C₁₃ + (V _cc + 1/2 · Δ V) · C₆] (20)
-V′ _{S 1} = 1/2 · C₆/(C₁₃ + C₆) · V _cc (21)

Fig. 6 zeigt die obigen Beziehungen.

Es gibt einen klaren Unterschied zwischen den Fällen, in denen die Zellenplattenspannung V _cc beträgt oder fest ist, und den Fall, bei dem die Spannung 1/2 · V _cc beträgt. Und zwar ändert sich der Spannungsunterschied zwischen den beiden Leitungen eines Bitleitungspaars, das heißt, der Eingangs spannungsunterschied des Leseverstärkers, wenn die Zellenplattenspannung V _cc beträgt oder fest ist, um Δ V. Daher kann die Ausleseschwankung der Speicherzelle durch Δ V getestet werden. Wenn sie jedoch 1/2 · V _cc beträgt, kann der Eingangs spannungsunterschied des Leseverstärkers nicht durch Δ V getestet werden. Daher kann die Ausleseschwankung der Speicherzelle nicht durch Verwendung von Δ V getestet werden.

Aus der DE 36 39 169 A1 ist eine Halbleiterspeichereinrichtung bekannt, bei der, wenn an einen ihrer externen Eingangsanschlüsse eine Signalspannung angelegt wird, die außerhalb des Bereiches bei normalem Betrieb liegt, die Speicherzellen in einen Testmode überführt werden: dabei erfolgt die Erkennung der abweichenden Spannung durch eine Spannungserfassungseinrichtung.

Es ist daher Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruches 1 zu schaffen, bei der Versorgungsspannungsschwankungstests durchgeführt werden können.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung die durch die Merkmale des Patentanspruches 1 gekennzeichnet ist.

Gemäß der vorliegenden Erfindung wird die Speicherzellenplattenspannung durch Setzen des Pegels der Eingangssignale außerhalb des allgemein benutzten Betriebsbereiches gesteuert, um das Testen von Speicherzellen mit geringen Abweichungen in kurzer Zeit zu ermöglichen.

Es folgt die Beschreibung eines Ausführungsbeispiels der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild des gesamten Aufbaus eines Leseabschnitts eines DRAM;

Fig. 2 den schematischen Aufbau des in Fig. 1 gezeigten Speicherzellenfelds;

Fig. 3 eine schematische Darstellung, die im einzelnen den Aufbau eines in Fig. 2 gezeigten Bitleitungspaares zeigt;

Fig. 4 und 5 Spannungsverläufe an Knotenpunkten mit Bezug zum V-Anschlag-Test;

Fig. 6 verschiedene Pegel der Zellenplattenelektrode;

Fig. 7 ein Blockschaltbild eines Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 8 ein Prinzipschaltbild der Struktur des Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 9 ein Impuls-Zeit-Diagramm, das den Betrieb der Schaltung von Fig. 8 darstellt.

Fig. 7 ist ein Blockschaltbild eines Ausführungsbeispiels der vorliegenden Erfindung. Gemäß Fig. 7 wird ein beliebiges externes Eingangssignal des DRAM, zum Beispiel ein - Signal, an einen Eingangsanschluß 101 angelegt. Das - Signal wird an das in der obigen Fig. 1 gezeigte Steuersignal erzeugungssystem CG sowie an eine Spannungserfassungsschaltung 100 angelegt. Bei normalem Betrieb wird das - Signal an den Eingangsanschluß 101 angelegt. Wenn der V- Anschlag-Test-Mode gesetzt werden soll, wird eine Spannung von z. B. 10 V, die höher als der normal verwendete Betriebsbereich von z. B. 5 V ist, daran angelegt. Die Spannungserfassungsschaltung 100 erfaßt, daß die an den Eingangsanschluß 101 angelegte Spannung größer ist als der normale Betriebsbereich. Eine Verriegelungsschaltung 110 verriegelt das Erfassungssignal in Antwort auf die Erfassung der Spannung, die höher als der normale Betriebsbereich ist, durch die Spannungserfassungsschaltung 100. Das Verriegelungsausgangssignal wird an eine Spannungssetzschaltung 120 angelegt. Die Spannungssetzschaltung 120 gibt eine Spannung zum Überprüfen der Betriebsabweichung der Speicherzelle 1 für "1"- Daten in Antwort auf das Verriegelungsausgangssignal von der Verriegelungsschaltung 110 ab und legt die Spannung an die Speicherzellenplatte der Speicherzelle 1 an.

Unterdessen wird ein -Signal bei normalem Betrieb an einen Eingangsanschluß 201 angelegt, und das -Signal wird an das Steuersignalerzeugungssystem CG angelegt. Wenn die Be triebsabweichung der Speicherzelle 1 für "0"-Daten im V- Anschlag-Test-Mode abgetastet werden soll, wird eine Spannung, die größer als der normale Betriebsbereich ist, also zum Beispiel eine Spannung von 10 V, an den Eingangsanschluß 201 angelegt. Eine Spannungserfassungsschaltung 200 erfaßt, daß die an den Eingangsanschluß 201 angelegte Spannung größer als der normale Betriebsbereich ist. Das Erfassungsausgangssignal wird an eine Verriegelungsschaltung 210 angelegt, um verriegelt zu werden. Das Ausgangssignal der Verriegelungsschaltung 210 wird an die Spannungssetzschaltung 120 angelegt. Die Spannungssetzschaltung 120 gibt eine Spannung ab, die an die Speicherzellenplatte der Speicherzelle 1 zum Überprüfen der Betriebsabweichung der Speicherzelle 1 für die "0"-Daten in Antwort auf das Verriegelungsausgangssignal der Verriegelungsschaltung 210 angelegt werden soll.

Im folgenden wird der Betrieb des einen Ausführungsbeispiels der vorliegenden Erfindung beschrieben. Wenn ein normal verwendetes -Signal an den Eingangsanschluß 101 angelegt wird, erfaßt die Spannungserfassungsschaltung 100 keine Spannung, die größer als der normale Betriebsbereich ist, und daher wird kein Erfassungssignal in der Verriegelungsschaltung 110 verriegelt. Die Spannungssetzschaltung 120 legt eine Spannung von 1/2 · V _cc als Zellenplattenspannung der Speicherzelle 1 an.

Wenn zum Beispiel eine Spannung von 10 V an den Eingangsanschluß 101 angelegt wird, erfaßt die Spannungserfassungsschaltung 100 die Spannung, und das Erfassungsausgangssignal wird in der Verriegelungsschaltung 110 verriegelt. Die Spannungs setzschaltung 120 setzt die Zellenplattenspannung der Speicherzelle 1 in Antwort auf das Verriegelungsausgangssignal von der Verriegelungsschaltung 110 ungefähr auf den Massepegel. Dadurch kann der Test der Betriebsabweichung der Speicherzelle 1 für die "1"-Daten durch den V-Anschlag- Test durchgeführt werden.

Wenn zum Beispiel anstelle des -Signals, das normalerweise verwendet wird, eine Spannung von 10 V an den Eingangsanschluß 201 angelegt wird, erfaßt die Spannungserfassungsschaltung 200 diese Spannung, und das Erfassungsausgangssignal wird von der Verriegelungsschaltung 210 verriegelt. Die Spannungssetzschaltung 120 setzt die Zellenplattenspannung der Speicherzelle 1 in Antwort auf das Verriegelungsausgangssignal der Verriegelungsschaltung 210 auf die Versorgungsspannung V _cc. Folglich wird gemäß des zweiten Ausdrucks (1/2 · Δ V · C₆) in der eckigen Klammer der Gleichung (16) die Veränderung größer als 1/2 · V _cc, wodurch die Wirkung des V-Anschlag-Tests erzeugt wird.

Fig. 8 ist ein genaues Schaltbild der einen Ausführungsform der vorliegenden Erfindung.

Gemäß Fig. 8 weist die Spannungserfassungsschaltung 100 eine Mehrzahl von n-Kanal-MOS-Transistoren N 1, N 2 . . . Nn, die in Reihe mit dem Eingangsanschluß 101 verbunden sind, auf, wobei die Drains und die Gateelektroden der jeweiligen Transistoren miteinander verbunden sind. Die Source des n-Kanal- MOS-Transistors Nn in der letzten Stufe ist über einen Widerstand 103 mit einem relativ hohen Widerstandswert mit Masse verbunden. Eine Verriegelungsschaltung 110 ist mit einem Knotenpunkt 102 des n-Kanal-MOS-Transistors Nn und dem Widerstandselement 103 verbunden.

Die Verriegelungsschaltung 110 weist p-Kanal-MOS-Transistoren 111, 112 und einen n-Kanal-MOS-Transistor 113 auf. Die Source des p-Kanal-Transistors 111, die Gateelektrode des p-Kanal-MOS-Transistors 112 und die Gateelektrode des n- Kanal-MOS-Transistors 113 sind mit dem Knotenpunkt 102 des n-Kanal-MOS-Transistors Nn und des Widerstandselements 103, die in der Spannungserfassungsschaltung 100 enthalten sind, verbunden. Der p-Kanal-MOS-Transistor 112 und der n-Kanal- MOS-Transistor 113 sind in Reihe zwischen einem Spannungsversorgungsanschluß 16 und der Masse verbunden und bilden eine Inverterschaltung, und diese Inverterschaltung und der p-Kanal-MOS-Transistor 111 stellen eine Verriegelungsschaltung 110 dar. Der obengenannte p-Kanal-MOS-Transistor 111 ist mit seinem Drain mit dem Spannungsversorgungsanschluß 16 verbunden, und seine Gateelektrode ist mit einem Knoten 114, der ein Ausgangsknotenpunkt der vom p-Kanal-MOS-Transistor 112 und dem p-Kanal-MOS-Transistor 113 gebildeten Inverterschaltung ist, verbunden.

Die Gateelektrode des p-Kanal-MOS-Transistor 121 und die Gateelektrode des p-Kanal-MOS-Transistors 122 sind auch mit dem Knotenpunkt 114 verbunden. Der p-Kanal-MOS-Transistor 121 und der p-Kanal-MOS-Transistor 122 sind in Reihe zwischen dem Spannungsversorgungsanschluß 16 und der Masse verbunden und bilden eine Inverterschaltung. Die Gateelektrode des p-Kanal-MOS-Transistors 125 ist mit einem Knotenpunkt 123 verbunden, der ein Ausgangsknotenpunkt der Inverterschaltung ist. Der p-Kanal-MOS-Transistor 125 ist mit seinem Drain mit einer Zellenplattenspannungsversorgungsleitung 8 verbunden, und seine Source ist mit Masse verbunden. Die Zellen plattenspannungsversorgungsleitung 8 ist mit einem Knotenpunkt der Widerstände 17 und 18, die eine Konstantspannungsschaltung darstellen, zwischen dem Spannungsversorgungsanschluß 16 und der Masse verbunden.

Die zweite Spannungserfassungsschaltung 200 ist in gleicher Weise aufgebaut wie die oben beschriebene erste Spannungs erfassungsschaltung 100 und weist eine Mehrzahl von p-Kanal- MOS-Transistoren N 1′, N 2′, . . . Nn′, die in Reihe miteinander verbunden sind, auf, wobei die Source des p-Kanal-MOS-Transistors Nn′ in der letzten Stufe über einen Widerstand 203 mit Masse verbunden ist. Eine Verriegelungsschaltung 210 ist mit einem Knotenpunkt 202 zwischen dem p-Kanal-MOS-Transistor Nn′ und dem Widerstandselement 203 verbunden. Die Verriegelungsschaltung 210 ist in der gleichen Weise aufgebaut wie die oben beschriebene Verriegelungsschaltung 110 und weist p-Kanal-MOS-Transistoren 211 und 212 und einen p-Kanal-MOS-Transistor 213 auf. Der p-Kanal-MOS-Transistor 212 und der p-Kanal-MOS-Transistor 213 sind zwischen dem Spannungsversorgungsanschluß 16 und der Masse verbunden und stellen eine Inverterschaltung dar. Die Inverterschaltung stellt zusammen mit dem p-Kanal-MOS-Transistor 211 eine Ver riegelungsschaltung dar. Ein Knotenpunkt 214, der ein Aus gangsknotenpunkt der Inverterschaltung ist, ist mit der Gateelektrode des p-Kanal-MOS-Transistors 124 verbunden. Der p-Kanal-MOS-Transistor 124 ist mit seinem Drain mit dem Span nungsversorgungsanschluß 16 verbunden, und seine Source ist mit der Spannungsversorgungsleitung 8 verbunden.

Die Spannungsversorgungsleitung 8 ist jeweils mit einer Zellenplatte verbunden, die eine Elektrode jeder der in den Speicherzellen 1 a, 1 b, 1 c, . . . 1 n enthaltenen Kapazitäten 6 a, 6 b, 6 c, . . . 6 n ist. Die Kapazitäten 6 a, 6 b, 6 c, . . . 6 n sind jeweils mit den Übertragungsgattern 5 a, 5 b, 5 c, . . . 5 n verbunden. Die Übertragungsgatter 5 a, 5 b, 5 c, . . . 5 n sind mit ihren Gateelektroden mit den Wortleitungen 3 a, 3 b, 3 c, . . . 3 n, jeweils verbunden, und ihre Drains sind mit der Bitleitung 2 verbunden.

Fig. 9 ist ein Impuls-Zeit-Diagramm, das den Betrieb der Fig. 8 gezeigten Ausführungsform beschreibt.

Im folgenden wird der Betrieb der einen Ausführungsform der vorliegenden Erfindung mit Bezug auf die Fig. 8 und 9 beschrieben. Wenn nun angenommen wird, daß die Schwellenspannung (V _TH) des MOS-Transistors 0,5 V beträgt und N = 13 ist, dann muß eine Spannung von mehr als 0,5 V × 13=6,3 V zwischen dem Eingangsanschluß 101 und dem Knoten 102 angelegt werden, um diese p-Kanal-MOS-Transistoren N 1, N 2, . . . Nn leitend zu machen. Der Maximalwert des Eingangssignals des DRAM ist auf der Hochpegelseite mit 6,5 V festgelegt. Bei normalem Betrieb ist der Knotenpunkt 102 über das Widerstandselement 103 mit Masse verbunden, um auf Niedrigpegel zu liegen.

Folglich wird der p-Kanal-MOS-Transistor 112 leitend, geht der Knotenpunkt 114 auf Hochpegel, wird der p-Kanal-MOS-Transistor 122 leitend und geht der Knotenpunkt 123 auf Niedrigpegel. Der p-Kanal-MOS-Transistor 125 wird nicht-leitend, und die Speicherzellenplattenspannung wird 1/2 × V _cc, wie in Fig. 9(c) gezeigt ist, und folglich wird kein starkes elektrisches Feld an den Isolierfilm der Speicherzellenkapazität angelegt.

Wenn die Spannung am Eingangsanschluß 101 auf einen höheren Wert als 6,5 V gesetzt wird, zum Beispiel auf 10 V, wie in Fig. 9(b) gezeigt ist, wird eine Spannung von etwa 10 V-6,5 V = 3,5 V am Knotenpunkt 102 erzeugt. Folglich wird der p-Kanal-MOS-Transistor 113 leitend, und der Pegel des Knotenpunkts 114 wird ein Niedrigpegel. Dadurch wird der p-Kanal-MOS-Transistor 111 leitend, und der Knotenpunkt 102 wird auf den Pegel der Versorgungsspannung V _cc angehoben, der p-Kanal-MOS-Transistor 112 wird nicht-leitend, und der n-Kanal-MOS-Transistor 113 wird leitend. Als Ergebnis verriegelt die Verriegelungsschaltung 110 das Erfassungsausgangssignal der Spannungserfassungsschaltung.

In Antwort auf das Verriegelungsausgangssignal der Verriegelungsschaltung 110 geht der Knotenpunkt 114 voll auf Niedrigpegel, der p-Kanal-MOS-Transistor 121 wird leitend, und der n-Kanal-MOS-Transistor 122 wird nicht-leitend, und der Knotenpunkt 123 geht auf den Pegel der Versorgungsspannung V _cc. Außerdem wird der n-Kanal-MOS-Transistor 125 leitend, und da der Widerstand 17 zum Reduzieren des Leistungsverbrauchs auf einen relativ hohen Wert gesetzt ist und da der Durchgangswiderstand des n-Kanal-MOS-Transistors 125 auf einen kleinen Wert gesetzt ist, nimmt die Zellenplattenspannung etwa den Massespiegel an, wie in Fig. 9(c) gezeigt ist.

Insbesondere kann die Betriebsabweichung der Speicherzellen 1 a, 1 b, 1 c, . . . 1 n für "1"-Daten durch den V-Anschlag-Test getestet werden. Wenn für den V-Anschlag-Test ein Anschluß vorgesehen ist, ist es unnötig, die Spannung von 10 V an den Eingangsanschluß 101 anzulegen. In einem DRAM mit hoher Packungsdichte sollte die Anzahl der Anschlüsse jedoch so klein wie möglich sein. Folglich hat der DRAM im allgemeinen keinen Testanschluß. Gemäß der einen Ausführungsform der vorliegenden Erfindung wird der V-Anschlag-Test ohne einen Testanschluß möglich.

Nachdem der V-Anschlag-Test-Mode in oben beschriebener Weise gesetzt ist, wird die an den Eingangsanschluß 101 angelegte 10-V-Spannung abgetrennt, und ein gemeinsames -Signal wird an den Eingangsanschluß 101 angelegt. Das -Signal wird in Impulsen angelegt, und dessen Spannung wird manchmal 0 V. Aber selbst in diesem Fall wird der Pegel des Knotenpunkts 102 durch die Verriegelungsschaltung 110 auf dem Pegel der Versorgungsspannung V _cc gehalten, und damit ist ein geforderter V-Anschlag-Test möglich.

Um den V-Anschlag-Test-Zustand zu verlassen, muß die Versorgungsspannung V _cc einmal auf 0 V gesenkt werden, wie in Fig. 9(a) gezeigt ist. Dadurch wird der Pegel des Knotenpunkts 102 auf den Massepegel abgesenkt und ermöglicht den normalen Betrieb.

Wenn ein -Signal mit einer Spannung, die höher als der normale Betriebsbereich ist, extern an den Eingangsanschluß 201 der Spannungserfassungsschaltung 200 angelegt wird, wie in Fig. 9(d) gezeigt ist, werden die n-Kanal-MOS-Transistoren N 1′, N 2′, . . . Nn′ leitend, und der Knotenpunkt 202 geht auf Hochpegel. Das Hochpegelsignal wird vom p-Kanal-MOS-Transistor 212 und dem n-Kanal-MOS-Transistor 213 invertiert, und der Knotenpunkt 214 geht auf Niedrigpegel. Folglich wird der p-Kanal-MOS-Transistor 124 leitend, und die Zellenplattenspannung wird auf die Versorgungsspannung V _cc gesetzt, wie in Fig. 9(e) gezeigt ist.

Obwohl in diesem Ausführungsbeispiel die Zellenplattenspannung die Versorgungsspannung V _cc ist, ist dieser Wert nicht auf V _cc beschränkt, und jeder Wert kann zum Herbeiführen des Effekts des V-Anschlag-Tests verwendet werden, vorausgesetzt, daß die Änderung größer als 1/2 · V _cc ist, wie dies dem zweiten Ausdruck (1/2 · Δ V · C₆) in der eckigen Klammer der obengenannten Gleichung (16) entspricht.

Wenn das Setzen des V-Anschlag-Test-Modes beendet ist, wird die Spannung von 10 V, die an den Eingangsanschluß 201 angelegt ist, unterbrochen, und ein gemeinsames -Signal wird an den Eingangsanschluß 201 angelegt, um den V-Anschlag-Test auszuführen. Wenn der V-Anschlag-Test beendet ist und die Verriegelung der Verriegelungsschaltung 210 gelöst werden soll, muß die Versorgungsspannung V _cc einmal auf 0 V gesenkt werden.

Obwohl eine Spannung, die größer als ein gemeinsamer Betriebsbereich ist, an die Eingangsanschlüsse 101 und 201 angelegt wird, an die im oben beschriebenen Ausführungsbeispiel ein -Signal und -Signal angelegt werden, kann die Spannung, die größer als der gemeinsame Betriebsbereich ist, an die Anschlüsse angelegt werden, an die das RAS-Signal und das Dateneingangssignal angelegt werden.

Claims

1. Halbleiterspeichereinrichtung mit einer Testmode-Einstellschaltung für Versorgungsspannungsschwankungstests, mit einer Mehrzahl von Speicherzellen (1), von denen jede einen Feldeffekttransistor (5) und einen Kondensator (6) aufweist; einer Konstantspannungserzeugungseinrichtung (17, 18), die mit einer Elektrode des Kondensators (6) zum Anlegen einer Vorspannung (Vcp) an den Kondensator (6) zum Verringern des elektrischen Feldes in dem Kondensator (6) im Normalbetrieb verbunden ist; und einem externen Eingangsanschluß (101, 201) zum Empfangen von Steuersignalen () für den Normalbetrieb; gekennzeichnet durch eine Steuereinrichtung (100, 110, 120, 200, 210) zum Ändern der Vorspannung (Vcp) an den Kondensator (6), wenn an den externen Eingangsanschluß (101, 201) eine Signalspannung außerhalb des Betriebsbereiches der Steuersignale () angelegt ist, zur Durchführung von Versorgungs spannungsschwankungstests.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (100, 110, 120, 200, 210)
eine erste Spannungserfassungseinrichtung (100), zum Erfassen, daß eine an den externen Anschluß angelegte Signalspannung größer ist als eine vorbestimmte Spannung,
eine zweite Spannungserfassungseinrichtung (200), zum Erfassen, daß eine weitere an den externen Anschluß angelegte Signalspannung größer ist als eine vorbestimmte Spannung, und
eine Spannungssetzeinrichtung (120), die eine Spannung von Massepotential von der Konstantspannungserzeugungseinrichtung als Reaktion auf ein Erfassungsausgangssignal der ersten Span nungserfassungseinrichtung (100) abgibt und eine Spannung von etwa dem Versorgungspotential als Reaktion auf ein Erfassungsausgangssignal der zweiten Spannungserfassungseinrichtung (200) abgibt, aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungssetzeinrichtung (120),
eine erste Verriegelungseinrichtung (110), die einen Ausgang der ersten Spannungserfassungseinrichtung (100) verriegelt, und
eine zweite Verriegelungseinrichtung (210), die einen Ausgang der zweiten Spannungserfassungseinrichtung (200) verriegelt, aufweist.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die erste und die zweite Verriegelungseinrichtung (110, 210) eine Einrichtung aufweisen, die die Verriegelung löst, wenn die Spannungsversorgung abgeschaltet ist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die erste und die zweite Spannungs erfassungseinrichtung (100, 200) jeweils eine in Reihe miteinander verbundene Mehrzahl von Feldeffekttransistoren (N 1, N 2 . . . Nn, N 1′, N 2′ . . . Nn′) aufweisen.