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Die
Erfindung betrifft einen Halbleiterspeicherbaustein mit einem Abtastsystem
mit Offsetkompensation.
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Eine
der wesentlichen Schaltungen zur Realisierung eines DRAMs (dynamischer
Speicher mit wahlfreiem Zugriff) hoher Leistung ist ein Bitleitungsabtastverstärker. Bei
einem Lesevorgang eines DRAMs wird, wie dem Fachmann bekannt, eine
kleine Ladungsmenge von einer Speicherzelle zu einer Bitleitung übertragen
und ein Abtastverstärker
tastet die Spannung auf der Bitleitung ab und verstärkt sie. Im
Falle eines DRAMs hoher Dichte steigt die Schwierigkeit zur Durchführung eines
stabilen Lesevorgangs an, weil die Signalladung in einer Speicherzelle
wegen der verkleinerten Zellengröße und Betriebsspannung
reduziert ist. Deshalb wird ein Abtastverstärker mit einer höheren Empfindlichkeit
als die herkömmlichen
Abtastverstärker
benötigt.
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Wegen
seines einfachen Aufbaus und seiner hohen Empfindlichkeit ist ein
dynamischer, kreuzgekoppelter Abtastverstärker, der nachfolgend auch
als Flip-Flop-Abtastverstärker
bezeichnet wird, zur Verwendung als Bitleitungsabtastverstärker weit
verbreitet. Die Empfindlichkeit des Abtastverstärkers wird durch nicht ausgeglichene
Bauteilparameter beeinflusst, beispielsweise durch Schwellwertspannungs- und
Gegenleitwertinkonsistenzen in Transistorpaaren. Im Falle eines
DRAMs hoher Dichte steigt die Unausgeglichenheit an, weil eine große Anzahl
von Transistoren mit einer abwärtsskalierten
Elementabmessung in DRAMs hoher Dichte verwendet werden. Eine Offsetspannung
des Flip-Flop-Abtastverstärkers
resultiert aus den Unausgeglichenheiten der Bauteilparameter. Die
Offsetspannung des Flip-Flop-Abtastverstärkers verursacht eine verkleinerte
Abtastspanne.
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Allgemein
werden in Fällen,
in denen die Offsetspannung des Abtastverstärkers kleiner ist als eine
Bitleitungsspannung, die von einer Ladungsteilung zwischen einer
Kapazität
der Speicherzelle und einer Kapazität der Bitleitung verursacht
wird, Lese- und Auffrischungsvorgänge normal ausgeführt. Andererseits
werden in Fällen,
in denen die Offsetspannung des Abtastverstärkers größer ist als die induzierte
Bitleitungsspannung, die Lese- und Auffrischungsvorgänge nicht
normal ausgeführt.
Dies bedeutet, dass die Offsetspannung des Abtastverstärkers eine
Abnahme der Abtastspanne verursacht. Die Abnahme der Abtastspanne
beschränkt
die Speicher- oder Auffrischungszeit. In Fällen, in denen ein Speicherbauelement
mit einer niedrigen Versorgungsspannung arbeitet, wird die Empfindlichkeit des
Abtastverstärkers
merklich durch die Offsetspannung beeinflusst, weil die auf der
Bitleitung induzierte Spannung im Verhältnis verkleinert wird.
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Verschiedene
Schaltungstechniken wurden vorgeschlagen, um den Einfluss der Unausgeglichenheiten
oder der Offsetspannung aufgrund eines Flip-Flop-Abtastverstärkers zu
minimieren. Eine solche Schaltungstech- Schaltungstechnik besteht darin, die
unterschiedlichen Schwellwertspannungen in einem Transistorpaar
durch Einstellen eines Vorladungspegels der Bitleitung zu kompensieren.
Diese Technik erreicht eine hohe Empfindlichkeit nur in Fällen, in
denen die Unausgeglichenheiten durch unterschiedliche Schwellwertspannungen
verursacht werden. Eine andere Technik besteht darin, die gesamten
elektrischen Unausgeglichenheiten eines Abtastverstärkers durch
Anwenden einer einfachen Offsetkompensation zu unterdrücken, wie
es in dem Aufsatz in IEEE Journal of Solid-State Circuits, Bd. 29 Nr.
1, Seiten 9–13,
Januar 1994, mit dem Titel „Offset Compensating
Bitline Sensing Scheme for High Density DRAMs" beschrieben wird.
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Das
dort beschriebene Bitleitungsabtastschema zur Offsetkompensation
(OCS) kann die gesamte elektrische Unausgeglichenheit von Transistorpaaren
des Abtastverstärkers
entfernen. In diesem OCS-Schema wird ein Differenzverstärker zur Kompensation
der Offsetspannung des Abtastverstärkers in einem Abtastverstärkungsbereich
angeordnet. Im Falle eines DRAMs hoher Dichte ist es jedoch mit
den herkömmlichen
Prozesstechniken schwierig, einen Abtastverstärker nach diesem OCS-Schema
in einen begrenzten Abtastverstärkungsbereich
einzubinden.
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Weitere
herkömmliche
Halbleiterspeicherbausteine, in denen auf unterschiedliche Weise
Abtastverstärker-Offsetkompensationsmaßnahmen
getroffen sind, sind in den Patentschriften
DE 42 42 422 C2 und
US 5.754.488 sowie den Zeitschriftenaufsätzen S.
A. Parke, Optimization of DRAM Sense Amplifiers for the Gigabit
Era, Proceedings of the 40
th Midwest Symposium
an Circuits and Systems, IEEE 1997, Band 1, Seite 209, J.-W. Suh
et al., Offset-Trimming Bit-Line Sensing Scheme for Gigabit-Scale
DRAM's, IEEE Journal
of Solid-State Circuits, Band 31, Nr. 7, Juli 1996, Seite 1025 und
S. H. Hong et al., An Offset Cancellation Bit-line Sensing Scheme
for Low-Voltage
DRAM Applications, IEEE International Solid-State Circuits Conference,
Band 1, 2002, Seite 154 offenbart.
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Es
ist Aufgabe der Erfindung, einen Halbleiterspeicherbaustein der
eingangs genannten Art ohne die genannten Probleme herkömmlicher
derartiger Bausteine zur Verfügung
zu stellen.
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Die
Erfindung löst
diese Aufgabe durch einen Halbleiterspeicherbaustein mit den Merkmalen
des Patentanspruchs 1.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Eine
vorteilhafte Ausführungsform
der Erfindung betrifft einen Halbleiterspeicherbaustein mit einem
Verstärker
mit Offsetkompensation, die es einem Flip-Flop-Abtastverstärker ermöglicht,
einen stabilen Abtastvorgang ungeachtet seiner eigenen Offsetspannung
durchzuführen.
Ein Teil dieses Verstärkers
mit Offsetkompensation ist beispielsweise im gleichen Bereich wie
der Flip-Flop-Abtastverstärker
angeordnet und der andere Teil ist beispielsweise in einem Bereich
angeordnet, in dem zum Flip-Flop-Abtastverstärker gehörende Treiber angeordnet sind.
Die Treiber umfassen beispielsweise PEQ-Treiber, LA- und LAB-Treiber
usw. Durch diese verteilte Anordnung kann ein Verstärker mit
Offsetkompensation zur Verfügung
gestellt werden.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Es zeigen:
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1A ein
funktionales Blockschaltbild eines Verstärkers mit Offsetkompensation,
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1B ein
Zeitablaufdiagramm zur Veranschaulichung von Spannungspegeln des
Verstärkers mit
Offsetkompensation aus 1A,
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2 ein
Blockschaltbild eines Halbleiterspeicherbausteins mit einem Verstärker mit
Offsetkompensation,
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3 ein
Schaltbild eines Ausführungsbeispiels
eines Verstärkers
mit Offsetkompensation und eines Abtastverstärkers für den Verstärker aus 2,
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4 ein
Schaltbild einer Schalteinheit zum Schalten von Eingangs-/Ausgangsleitungen
der Bauelemente aus 2 und 3,
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5 ein
Zeitablaufdiagramm für
einen Lesevorgang eines Halbleiterspeicherbausteins mit den Komponenten
der 1A und 3,
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6A ein
Diagramm einer Spannungsänderung
zwischen Bitleitungen in einem herkömmlichen Halbleiterspeicherbaustein
ohne Offsetspannung in einem Flip-Flop-Abtastverstärker,
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6B ein
Diagramm der Spannungsänderung
zwischen den Bitleitungen in einem herkömmlichen Halbleiterspeicherbaustein
mit Offsetspannung in einem Flip-Flop-Abtastverstärker,
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7A ein
Diagram der Spannungsänderung
zwischen Bitleitungen in einem erfindungsgemäßen Halbleiterspeicherbaustein
ohne Offsetspannung in einem Differenzverstärker,
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7B und 7C jeweils
ein Diagramm der Spannungsänderung
zwischen den Bitleitungen in einem erfindungsgemäßen Halbleiterspeicherbaustein
mit Offsetspannung im Differenzverstärker,
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8A und 8B je
eine Schaltbildhälfte eines
weiteren Ausführungsbeispiels
des Verstärkers mit
Offsetkompensation und des Abtastverstärkers,
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9 ein
Schaltbild eines weiteren Ausführungsbeispiels
des Verstärkers
mit Offsetkompensation und des Abtastverstärkers,
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10 ein
Schaltungslayout des Verstärkers mit
Offsetkompensation aus 9,
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11A und 11B je
eine Schaltbildhälfte
eines weiteren Ausführungsbeispiels
des Verstärkers
mit Offsetkompensation und des Abtastverstärkers und
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12 ein
Schaltungslayout eines weiteren Verstärkers mit Offsetkompensation.
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1A zeigt
ein funktionales Blockschaltbild eines erfindungsgemäßen Verstärkers mit
Offsetkompensation. 1B zeigt ein Zeitablaufdiagramm eines
Halbleiterspeicherbausteins mit einem Verstärker mit Offsetkompensation
aus 1A. Entsprechend Ausführungsbeispielen der Erfindung
entfernt der Verstärker
mit Offsetkompensation seine eigene Offsetspannung durch eine negative
Rückkopplungstechnik
und bestimmt eine Spannung einer zweiten Bitleitung in Abhängigkeit
von einer Spannungsänderung
auf einer ersten Bitleitung. Hierbei ist die erste Bitleitung eine
echte Bitleitung, die mit einer ausgewählten Speicherzelle verbunden
ist, und die zweite Bitleitung ist eine komplementäre Bitleitung,
die als Referenzbitleitung benutzt wird. Umgekehrt kann die zweite
Bitleitung eine echte Bitleitung sein und die erste Bitleitung kann
eine komplementäre
Bitleitung sein.
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Wie
aus 1A ersichtlich ist, umfasst der Verstärker mit
Offsetkompensation einen Differenzverstärker AMP und einen Schalter
SW. Der Differenzverstärker
AMP hat einen ersten, nicht invertierenden Eingangsanschluss, der
mit einer Referenzspannung Vref versorgt wird, einen zweiten, invertierenden
Eingangsanschluss, der mit einer Bitleitung BL verbunden ist, und
einen Ausgangsanschluss, der mit einer Bitleitung BLB verbunden
ist. Der Schalter SW ist zwischen den Ausgangsanschluss der Differenzverstärkers AMP
und der Bitleitung BL eingeschleift und wird in Abhängigkeit
von einem Steuersignal PSW geschlossen oder geöffnet.
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Bei
diesem Ausführungsbeispiel
ist die Referenzspannung Vref gleich einer Bitleitungs-Vorladespannung
VCCA/2. Jedoch kann die Referenzspannung Vref auch niedriger oder
höher als
die Bitleitungs-Vorladespannung
VCCA/2 festgelegt sein. VCCA bezeichnet eine Versorgungsspannung
für ein (Speicher-)Feld.
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Der
Differenzverstärker
AMP ist ein Stromspiegelverstärker
und hat eine Eingangsoffsetspannung. Ist eine veränderte Spannung
auf der echten Bitleitung gleich oder kleiner als eine Eingangsoffsetspannung,
dann erkennt der Differenzverstärker AMP
die Spannungsänderung
auf der echten Bitleitung nicht korrekt. Der gezeigte Verstärker mit
Offsetkompensation entfernt die Eingangsoffsetspannung des Differenzverstärkers AMP
in Abhängigkeit
von der Referenzspannung Vref durch eine negative Rückkopplungsschleife
und erkennt, unabhängig
von der Eingangsoffsetspannung, sicher Spannungsänderungen auf der echten Bitleitung.
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Für die nachfolgende
Beschreibung wird angenommen, dass die Bitleitungen BL und BLB über eine
nicht dargestellte Bitleitungsvorladeschaltung mit einer Bitleitungsvorladespannung
von beispielsweise VCCA/2 vorgeladen sind. Wird das Steuersignal
PSW aktiviert, dann wird der Ausgangsanschluss des Differenzverstärkers AMP über den
Schalter SW elektrisch leitend mit seinem zweiten Eingangsanschluss
verbunden. Dadurch wird die negative Rückkopplungsschleife am Differenzverstärker AMP
aufgebaut. Gemäß der negativen
Rückkopplungsschleife
erscheint am Ausgang des Differenzverstärkers AMP, wie in 1B dargestellt
ist, seine Offsetspannung Vos bezogen auf die Referenzspannung Vref. Wird
die Spannung am Ausgangsanschluss um den Wert der Offsetspannung
Vos geändert,
dann erkennt der Differenzverstarker AMP den gleichen Wert der Spannungen
Vref und VBL am ersten bzw. am zweiten Eingangsanschluss (+, –). Das
bedeutet, dass die Offsetspannung Vos des Differenzverstärkers AMP
bezogen auf die Referenzspannung Vref entfernt ist bzw. die Offsetspannung
Vos des Diffe renzverstärkers
AMP bezogen auf die Referenzspannung Vref kompensiert ist. Eine
Spannung, bei welcher der Versatz entfernt ist, wird temporär auf den Bitleitungen
BL und BLB gespeichert. Wird die Offsetspannung Vos des Differenzverstärkers AMP,
wie in 1B dargestellt ist, kompensiert,
dann werden die Spannungen auf den Bitleitungen BL und BLB verglichen
mit der Bitleitungsvorladespannung oder der Referenzspannung Vref
um den Wert der Offsetspannung Vos verändert.
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Anschließend wird
das Steuersignal PSW vor einer Zeilenaktivierung deaktiviert, so
dass der Ausgangsanschluss des Differenzverstärkers AMP elektrisch vom zweiten,
invertierenden Eingangsanschluss isoliert ist. Wird eine Wortleitung
WL aktiviert, dann wird die Spannung auf der echten Bitleitung, beispielsweise
der Bitleitung BL, durch einen Ladungsteilungsprozess verändert. Der
Differenzverstärker
AMP treibt die komplementäre
Bitleitung, beispielsweise die Bitleitung BLB, in Abhängigkeit
von der Spannungsänderung
auf der echten Bitleitung BL. Der Differenzverstärker AMP tastet nämlich die Differenz
zwischen der Referenzspannung Vref und der veränderten Spannung auf der echten
Bitleitung BL ab und verstärkt
sie und gibt die verstärkte
Spannung auf der komplementären
Bitleitung BLB aus. Da die Spannungsdifferenz zwischen den Bitleitungen BL
und BLB zuerst von dem Verstärker
mit Offsetkompensation abgetastet und verstärkt wird, kann ein Flip-Flop-Abtastverstärker die
verstärkte
Spannungsdifferenz zwischen den Bitleitungen BL und BLB unabhängig von
seiner eigenen Offsetspannung abtasten.
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2 zeigt
ein Blockschaltbild eines DRAM-Halbleiterspeicherbausteins mit einem
Verstärker
mit Offsetkompensation gemäß der Erfindung.
Der DRAM-Baustein aus 2 hat eine hierarchische Wortleitungsstruktur
und eine geteilte Abtastverstärkerstruktur.
Wie aus 2 ersichtlich ist, umfasst der
Halbleiterspeicherbaustein eine Anzahl von Speicherzellenbereichen 10 mit
zugehörigen Speicherblöcken. In
jedem Speicherblock ist eine Anzahl von Speicherzellen, z. B. DRAM-Zellen,
in einer Matrix aus Zeilen oder Subwortleitungen und Spalten oder
Bitleitungen angeordnet. Bereiche 20 mit Subwortleitungstreibern
sind in jeder Zeile zwischen den Speicherzellenbereichen 10 angeordnet.
Jeder Bereich 20 der Subwortleitungstreiber umfasst einen Subwortleitungsdecoder 21 zum
Treiben der Subwortleitungen eines zugehörigen Speicherblocks. Eine
Anzahl von Abtastverstärkerbereichen 30 ist
neben den Speicherzellenbereichen 10 in Richtung der Bitleitungen
angeordnet. In jedem der Abtastverstärkerbereiche 30 sind
mehrere Abtastverstärker 31 jeweils
mit einem zugehörigen
Bitleitungspaar verbunden. Die Abtastverstärker 31 werden nachfolgend ausführlich beschrieben.
Verbindungsbereiche 40A, 40B sind auf beiden Seiten
von jedem der Subwortleitungstreiberbereiche 20 in Richtung
der Bitleitungen angeordnet. Bei diesem Ausführungsbeispiel sind die Verbindungsbereiche 40A, 40B in
zwei Gruppen aufgeteilt. Die erste Gruppe von Verbindungsbereichen 40A umfasst
Treiber 41 zum Übertragen
von zugehörigen
Treibersignalen PXi an die Subwortleitungsdecoder 21 und
die zweite Gruppe von Verbindungsbereichen 40B umfasst
Treiber 42 zum Treiben von zugehörigen Abtastverstärkern 31. Die
Treiber 42 einer gleichen Zeile sind, wie in 2 dargestellt
ist, gemeinsam mit Signalleitungen LA und LAB verbunden.
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Wie
aus 2 weiter ersichtlich ist, ist in den Verbindungsbereichen 40B der
zweiten Gruppe jeweils ein Spannungsgenerator 43 angeordnet.
Jeder der Spannungsgeneratoren 43 ist Teil des in 1 dargestellten Verstärkers mit Offsetkompensation und
erzeugt eine Vorspannung. Ein weiterer Spannungsgenerator 44 des
Verstärkers
mit Offsetkompensation, siehe in 3 einen
invertierenden Verstärker
MP5 und MN22 und einen Schalter MN21, ist in jedem Abtastverstärkerbereich 30 vorhanden.
Die Spannungsgeneratoren 43 einer gleichen Zeile sind gemeinsam
mit Signalleitungen RN und RP verbunden. Die Signalleitung RP wird
benutzt, um die von jedem Spannungsgenerator 43 erzeugte Vorspannung
zu übertragen
und die Signalleitung RN wird als Entladepfad während eines Zeitintervalls
benutzt, in dem die Vorspannung erzeugt wird. Dies wird nachfolgend
ausführlich
beschrieben.
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3 ist
ein Schaltbild, das zusätzliche
Details des erfindungsgemäßen Verstärkers mit
Offsetkompensation zeigt. Wie aus 3 ersichtlich
ist, teilen sich Speicherbereiche bzw. -blöcke 10 einen Abtastverstärker 31,
der eine erste und eine zweite Bitleitungsausgleichsschaltung EQi,
EQj, einen Abtastverstärker
PSA vom P-Zwischenspeichertyp, einen Abtastverstärker NSA vom N-Zwischenspeichertyp, einen
ersten und einen zweiten Bitleitungsisolator ISOi, ISOj und ein
Spaltendurchlassgatter YG umfasst. Die erste Bitleitungsausgleichsschaltung
EQi ist aus drei NMOS-Transistoren MN1, MN2 und MN3 gebildet, welche
Bitleitungen BL und BLB eines in 3 linken
Speicherblocks 10 in Abhängigkeit von einem Steuersignal
PEQi vorladen und ausgleichen. Der erste Bitleitungsisolator ISOi
ist aus vier NMOS-Transistoren MN4 bis MN7 gebildet und verbindet
oder isoliert in Abhängigkeit
von Steuersignalen PISOiO oder PISOi1 den Abtastverstärker 31 mit bzw.
von dem linken Speicherblock 10.
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Wie
aus 3 weiter ersichtlich ist, ist der Abtastverstärker PSA
aus zwei PMOS-Transistoren MP1 und MP2 gebildet und verbindet eine
der Bitleitungen, nämlich
die Bitleitung mit einer verhältnismäßig hohen
Spannung, des Bitleitungspaares BL und BLB eines ausgewählten Speicherblocks
mit der Signalleitung LA. Der Abtastverstärker NSA ist aus zwei NMOS-Transistoren
MN8 und MN9 gebildet und verbindet die andere Bitleitung, nämlich die
Bitleitung mit einer verhältnismäßig niedrigen
Spannung, mit der Signalleitung LAB. Der Abtastverstärker PSA
und Abtastverstärker
NSA bilden einen Flip-Flop-Abtastverstärker als Hauptverstärker. Die
zweite Bitleitungsausgleichsschaltung EQj ist aus drei NMOS-Transistoren
MN10, MN11 und MN12 gebildet, welche Bitleitungen BL und BLB eines
in 3 rechten Speicherblocks 10 in Abhän gigkeit
von einem Steuersignal PEQj vorladen und ausgleichen. Der zweite
Bitleitungsisolator ISOj ist aus vier NMOS-Transistoren MN13 bis
MN16 gebildet und verbindet oder isoliert in Abhängigkeit von Steuersignalen
PISOj0 oder PISOj1 den Abtastverstärker 31 mit oder von
dem rechten Speicherblock 10. Das Spaltendurchlassgatter
YG ist aus zwei NMOS-Transistoren MN17 und MN18 gebildet und verbindet
die ausgewählten
Bitleitungen BL und BLB in Abhängigkeit
von einem Spaltenauswahlsignal CSL0 elektrisch mit Eingangs-/Ausgangsleitungen
LIO und LIOB.
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Der
Verstärker
mit Offsetkompensation in diesem Ausführungsbeispiel umfasst einen
Differenzverstärker
als Stromspiegelverstärker
und einen Schalter. Der Differenzverstärker ist aus PMOS-Transistoren
MP3, MP4 und MP5 und NMOS-Transistoren MN19, MN20 und MN22 gebildet
und der Schalter ist durch einen NMOS-Transistor MN21 realisiert. Wie 3 zeigt,
sind die PMOS-Transistoren MP3 und MP4 und die NMOS-Transistoren MN19
und MN20 im Verbindungsbereich 40B angeordnet und der PMOS-Transistor
MP5 und der NMOS-Transistor MN22 sind im Abtastverstärkerbereich 30 angeordnet.
Die Transistoren MP3, MP4, MN19 und MN20 im Verbindungsbereich 40B bilden
einen Vorspannungsgenerator zum Erzeugen der Vorspannung. Die Transistoren
MP5 und MN22 im Abtastverstärkerbereich 30 bilden
einen invertierenden Verstärker zum
Treiben der komplementären
Bitleitung. Es versteht sich, dass bei diesem Ausführungsbeispiel
der invertierende Verstärker
als Treiber für
eine Art von CMOS-Inverter wirkt.
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Der
Differenzverstärker
des vorliegenden Verstärkers
mit Offsetkompensation aus 1 umfasst,
wie gesagt, den ersten und den zweiten Eingangsanschluss (+, –) und den
Ausgangsanschluss. Der erste Eingangsanschluss (+) ist ein Gate-Anschluss
des NMOS-Transistors MN19 und wird mit der Referenzspannung Vref
versorgt, der zweite Eingangsanschluss (–) ist ein Gate-Anschluss des NMOS-Transistors
MN22 und ist mit einer echten Bitleitung verbunden und der Ausgangsanschluss
ist ein Verbindungsknoten der Transistoren MP5 und MN22, d. h. zur
komplementären
Bitleitung.
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Bei
diesem Ausführungsbeispiel
werden die PMOS- und NMOS-Transistoren
MP5, MN21 und MN22 in den Abtastverstärkern 31 wiederholt,
die mit den zugehörigen
Bitleitungspaaren verbunden sind, um sich so den Vorspannungsgenerator 43 zu
teilen.
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Wie 3 weiter
zeigt, hat der PMOS-Transistor MP3, dessen Source-Anschluss mit einer
Versorgungsspannung VCC verbunden ist, einen Gate-Anschluss und
einen Drain-Anschluss, die mit einem ersten Knoten zur Ausgabe der
Vorspannung verbunden sind, d. h. mit der Signalleitung RP. Der NMOS-Transistor
MN19, dessen Gate-Anschluss mit der Referenzspannung Vref verbunden
ist, hat einen Drain-Anschluss, der mit der Signalleitung RP verbunden
ist, und einen Source-Anschluss,
der mit der Signalleitung RN als zweiter Knoten verbunden ist. Der
NMOS-Transistor MN20, dessen Gate-Anschluss so angeschlossen ist,
dass er ein Steuersignal POS empfängt, bildet seinen Strompfad
zwischen der Signalleitung RN und einer Massespannung aus. Ein Gate-Anschluss
des PMOS-Transistors MP4 ist so angeschlossen, dass er das Steuersignal
POS empfängt,
und dieser Transistor MP4 bildet einen Strompfad zwischen der Versorgungsspannung
VCC und der Signalleitung RP aus.
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Hierbei
bilden die PMOS- und NMOS-Transistoren MP3, MP4, MN19 und MN20 den
Vorspannungsgenerator zum Erzeugen der Vorspannung, die von jedem
der invertierenden Verstärker
MP5 und MN22 in den Abtastverstärkern 31 benutzt
wird, die jeweils mit dem zugehörigen
Bitleitungspaar verbunden sind. Der Verstärker mit Offsetkompensation
aus 3 wird durch die PMOS- und NMOS-Transistoren MP5,
MN21 und MN22 entsprechend zu jedem Bitleitungspaar und durch die
PMOS- und NMOS-Transistoren
MP3, MP4, MN19 und MN20 im Verbindungsbereich 40B gebildet.
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Bei
diesem Ausführungsbeispiel
führen
die Bitleitungsisolatoren ISOi und ISOj sowohl eine Isolation der
Bitleitungen als auch ein Schalten der Bitleitungen durch. Beispielsweise
isoliert ein Bitleitungsisolator, der zu einem nicht ausgewählten Speicherblock
gehört,
einen Abtastverstärker 31 vom
Bitleitungspaar des nicht ausgewählten
Speicherblocks. Als Schalter koppelt der Bitleitungsisolator, der
zu einem ausgewählten
Speicherblock gehört,
die Bitleitungen BL und BLB des ausgewählten Speicherblocks selektiv über Kreuz
an den zugehörigen
Abtastverstärker 31.
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Beispielsweise
verbindet für
den Fall, dass eine Bitleitung BL eines ausgewählten Speicherblocks eine komplementäre Bitleitung
ist und eine Bitleitung BLB eine echte Bitleitung ist, oder für den Fall, dass
eine ausgewählte
Speicherzelle mit der Bitleitung BLB verbunden ist, einer der Bitleitungsisolatoren
ISOi oder ISOj in Abhängigkeit
von den Steuersignalen PISOi0 und PISOi1 oder PISOj0 und PISOj1 die
echte Bitleitung BLB mit dem zweiten Eingangsanschluss des Differenzverstärkers, d.
h. mit dem Gate-Anschluss des NMOS-Transistors MN22, und die komplementäre Bitleitung
BL mit dem Ausgangsanschluss des Differenzverstärkers, d. h. mit dem Verbindungsknoten
der Transistoren MP5 und MN22. Dies wird durch ein Deaktivieren
der Steuersignale PISOi1 oder PISOj1 und durch ein Aktiveren der Steuersignale
PISOi0 oder PISOj0 erreicht.
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Andererseits
verbindet, wenn die Bitleitung BL eines ausgewählten Speicherblocks die echte
Bitleitung ist und die Bitleitung BLB die komplementäre Bitleitung
ist oder wenn der ausgewählte
Speicherblock mit der Bitleitung BL verbunden ist, einer der Bitleitungsisolatoren
ISOi oder ISOj in Abhängigkeit von
den Steuersignalen PISOi0 und PISOi1 oder PISOj0 und PISOj1 die
echte Bitleitung BL mit dem zweiten Eingangsanschluss des Differenzverstärkers, d.
h. mit dem Gate-Anschluss des NMOS-Transistors MN22, und die komplementäre Bitleitung
BLB mit dem Ausgangsanschluss des Differenzverstärkers, d. h. mit dem Verbindungsknoten
der Transistoren MP5 und MN22. Dies wird durch ein Aktivieren der
Steuersignale PISOi1 oder PISOj1 und durch ein Deaktivieren der
Steuersignale PISOi0 oder PISOj0 erreicht.
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4 zeigt
ein Schaltbild einer Schalteinheit 45 zum Schalten der
Eingangs-/Ausgangsleitungen der Baugruppen aus 2 und 3.
Wird diese Schaltstruktur zum Verbinden der echten Bitleitung mit
dem zweiten Eingangsanschluss des Differenzverstärkers benutzt, dann werden
lokale Eingangs-/Ausgangsleitungen LIO und LIOB auf die gleiche
Weise geschaltet wie die Bitleitungen BL und BLB. Das bedeutet,
dass die lokalen Eingangs-/Ausgangsleitungen LIO und LIOB, wie in 4 dargestellt
ist, selektiv über
Kreuz mit globalen Eingangs-/Ausgangsleitungen GIO und GIOB über die Schalteinheit 45 gekoppelt
werden. Die Schalteinheit 45 umfasst vier NMOS-Transistoren
MN23, MN24, MN25 und MN26. Ist ein Steuersignal PCNT0 aktiviert,
dann werden die lokalen Eingangs-/Ausgangsleitungen LIO und LIOB
in dieser Reihenfolge mit den globalen Eingangs-/Ausgangsleitungen
GIO und GIOB verbunden. Ist ein Steuersignal PCNT1 aktiviert, dann
werden die lokalen Eingangs-/Ausgangsleitungen
LIO und LIOB in dieser Reihenfolge mit den globalen Eingangs-/Ausgangsleitungen
GIOB und GIO verbunden. Das bedeutet, dass die lokalen Eingangs-/Ausgangsleitungen
LIO und LIOB jeweils über
Kreuz mit den globalen Eingangs-/Ausgangsleitungen GIOB und GIO
gekoppelt sind, wenn das Steuersignal PCNT1 aktiviert ist.
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Bei
diesem Ausführungsbeispiel
werden die Steuersignale PISOi0, PISOi1, PISOj0, PISOj1, PCNT0 und
PCNT1 so gesteuert, dass sie selektiv in Abhängigkeit von einem LSB-Adressenbit
RA0 einer Zeilenadresse aktiviert werden, weil der zweite Eingangsanschluss,
d. h. der Gate- Anschluss
des Transistors MN22, des Differenzverstärkers aus 3 immer
mit der echten Bitleitung verbunden ist. Ob eine geradzahlige oder
ungeradzahlige Subwortleitung SWL0 bis SWLn in einem ausgewählten Speicherblock
ausgewählt
wird, wird vom LSB-Adressenbit bestimmt. Für den Fall, dass eine geradzahlige
Subwortleitung, z. B. SWL0, ausgewählt ist, ist die Bitleitung
BL die echte Bitleitung und die Bitleitung BLB ist die komplementäre Bitleitung.
Hierbei sind die Steuersignale PISOi1, PISOj1 und PCNT1 deaktiviert, während die
Steuersignale PISOi0, PISOj0 und PCNT0 aktiviert sind. Für den Fall,
dass eine ungeradzahlige Subwortleitung, z. B. SWL1, ausgewählt ist,
ist die Bitleitung BL die komplementäre Bitleitung und die Bitleitung
BLB ist die echte Bitleitung. Hierbei sind die Steuersignale PISOi1,
PISOj1 und PCNT1 aktiviert, während
die Steuersignale PISOi0, PISOj0 und PCNT0 deaktiviert sind.
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5 zeigt
ein Zeitablaufdiagramm für
einen Lesevorgang des erfindungsgemäßen Halbleiterspeicherbausteins.
Zur Beschreibung des Lesevorgangs sei vorausgesetzt, dass die Subwortleitung SWLn
des linken Speicherblocks 10 aus 3 ausgewählt ist.
Das bedeutet, dass die Bitleitung BLB die echte Bitleitung und die
Bitleitung BL die komplementäre
Bitleitung ist.
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Am
Anfang, wenn das Steuersignal PEQi aktiviert wird, werden die Bitleitungen
BL und BLB mit einer Vorladespannung VBL von der Bitleitungsausgleichsschaltung
vorgeladen. Vor einer Zeilenaktivierung werden, wie in 5 dargestellt
ist, Steuersignale PSW und POS gleichzeitig aktiviert. Dies ermöglicht den
Betrieb des Verstärkers
mit Offsetkompensation. Die weiteren Details werden nachfolgend
beschrieben.
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Unter
Bezugnahme auf die 1, 3 und 5 wird,
wenn das Steuersignal POS aktiviert wird, der NMOS-Transistor MN20
des Vorspannungsgenerators 43 im Verbindungsbereich 40B leitend
geschaltet. Dadurch wird eine Vorspannung auf der Signalleitung
RP entsprechend der Referenzspannung Vref erzeugt und ein Entladepfad
wird dem invertierenden Verstärker über die
Signalleitung RN zur Verfügung
gestellt. Der NMOS-Transistor
MN21 verbindet den zweiten Eingangsanschluss des Differenzverstärkers AMP
in Abhängigkeit
von einer Aktivierung des Steuersignals PSW elektrisch mit seinem
Ausgangsanschluss. Das bedeutet, dass am Differenzverstärker AMP
eine negative Rückkopplungsschleife
gebildet wird. Durch die negative Rückkopplungsschleife erscheint
die auf die Referenzspannung Vref bezogene Offsetspannung Vos des Differenzverstärkers AMP
an seinem Ausgangsanschluss. Wird die Spannung am Ausgangsanschluss um
den Wert der Offsetspannung Vos verkleinert, dann erkennt der Differenzverstärker AMP
die Spannungen an seinen Eingangsanschlüssen (+, –) als gleich groß. Das bedeutet,
dass die Offsetspannung Vos des Differenzverstärkers AMP entfernt oder kompensiert
ist. Da die auf die Referenzspannung Vref bezogene Offsetspannung
Vos des Differenzverstärkers
AMP kompensiert ist, werden die Vorladespannungen der Bitleitungen
BL und BLB um den Wert der Offsetspannung Vos verkleinert. Dann
wird das Steuersignal PSW vor der Zeilenaktivierung deaktiviert,
d. h. bevor eine Subwortleitung SWLn aktiviert wird.
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Wenn
die Subwortleitung SWLn aktiviert ist, wird die Spannung auf der
echten Bitleitung BLB entsprechend den in einer ausgewählten Speicherzelle MC
gespeicherten Daten verändert.
Beispielsweise wird, wenn die Spannung auf der echten Bitleitung ansteigt,
ein überschüssiger Strom über den
Entladepfad abgeleitet, der vom NMOS-Transistor MN22, der Signalleitung
RN und dem NMOS-Transistor MN20 gebildet ist. Das bedeutet, dass
die Spannung am Ausgangsanschluss des Differenzverstärkers bzw.
auf der komplementären
Bitleitung BL schnell abgesenkt wird. Anders ausgedrückt, tastet
der Differenzverstärker
AMP die Differenz zwischen der Referenzspannung Vref und der Spannungsänderung
auf der echten Bitleitung BLB ab und verstärkt sie und gibt die verstärkte Spannung
auf der komplementären
Bitleitung BL aus. Deshalb wird die Spannungsdifferenz zwischen
den Bitleitungen BL und BLB, wie in 5 dargestellt
ist, ausreichend über
den Verstärker
mit Offsetkompensation verstärkt.
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Nachdem
die Spannungsdifferenz vom Verstärker
mit Offsetkompensation verstärkt
wurde, tastet der Flip-Flop-Abtastverstärker PSA und NSA die Spannungsdifferenz
zwischen den Bitleitungen BL und BLB in Abhängigkeit von einer Aktivierung
der Signale LA und LAB ab und verstärkt sie. Das bedeutet, dass
der Abtastverstärker
PSA die Bitleitung mit relativ hoher Spannung mit der Signalleitung
LA der Versorgungsspannung VCC verbindet und die Bitleitung mit
relativ niedriger Spannung mit der Signalleitung LAB der Massespannung
VSS verbindet. Dadurch kann der Flip-Flop-Abtastverstärker die
verstärkte Spannungsdifferenz
der Bitleitungen BL und BLB unabhängig von seiner eigenen Offsetspannung
abtasten. Das bedeutet, dass obwohl die auf den Bitleitungen durch
die Ladungsteilung verursachte Spannung kleiner ist als die Offsetspannung
des Flip-Flop-Abtastverstärkers,
der Flip-Flop-Abtastverstärker
die Spannungsdifferenz zwischen den Bitleitungen BL und BLB unabhängig von
seiner eigenen Offsetspannung abtasten kann, weil der vorliegende
Verstärker mit
Offsetkompensation die geringe Spannungsänderung auf der echten Bitleitung
abtastet und verstärkt.
Danach wird die Subwortleitung SWLn deaktiviert und die Bitleitungen
BL und BLB werden mit der Vorladespannung VBL vorgeladen.
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6A zeigt
graphisch die Spannungsänderung
zwischen den Bitleitungen BL und BLB in einem herkömmlichen
Halbleiterspeicherbaustein mit einem Flip-Flop-Abtastverstärker ohne
Offsetspannung. Wie aus 6A ersichtlich
ist, wird eine sehr kleine Spannungsdifferenz DVBL0 bzw. DVBL1 zwischen den
Bitleitungen BL und BLB normalerweise vom Abtastverstärker ohne
Offsetspannung abgetastet und verstärkt.
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6B zeigt
graphisch die Spannungsänderung
zwischen den Bitleitungen BL und BLB in einem herkömmlichen
Halbleiterspeicherbaustein mit einem Flip-Flop-Abtastverstärker mit
einer Offsetspannung. Ein abnormaler Betrieb tritt dann auf, wenn
die auf der echten Bitleitung verursachte Spannung kleiner ist als
die Offsetspannung des Flip-Flop-Abtastverstärkers. Beispielsweise
geht die Spannung auf der echten Bitleitung BL, wie in 6B dargestellt
ist, wegen der Offsetspannung des Flip-Flop-Abtastverstärkers auf
ein Massespannungspotential bzw. auf ein Versorgungsspannungspotential
und die Spannung auf der komplementären Bitleitung BLB geht auf
das Versorgungsspannungspotential bzw. auf das Massespannungspotential,
obwohl die Spannung auf der echten Bitleitung größer bzw. kleiner als die Vorladespannung
VBL ist. Das bedeutet, dass die Zellendaten wegen der Offsetspannung
des Flip-Flop-Abtastverstärkers nicht
exakt ausgelesen werden.
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7A zeigt
graphisch die Spannungsänderung
zwischen den Bitleitungen BL und BLB in einem erfindungsgemäßen Halbleiterspeicherbaustein
mit Differenzverstärker
ohne Offsetspannung. Für
den Fall der Verwendung eines erfindungsgemäßen Verstärkers mit Offsetkompensation
wird ein Lesevorgang in eine Offsetkompensationsperiode P1, eine erste
Abtastverstärkungsperiode
P2 und eine zweite Abtastverstärkungsperiode
P3 aufgeteilt. Da eine negative Rückkopplungsschleife am Differenzverstärker des
vorliegenden Verstärkers
mit Offsetkompensation während
der ersten Offsetkompensationsperiode P1 gebildet wird, wird die
Offsetspannung des Differenzverstärkers entfernt. Im in 7A dargestellten
Fall sind die Spannungen auf den Bitleitungen BL und BLB während der
Offsetkompensationsperiode P1 gleich, weil der Differenzverstärker keine Offsetspannung
hat. Während
der ersten Abtastverstärkungsperiode
P2 wird eine Subwortleitung aktiviert, so dass die Spannung auf
der echten Bitleitung entsprechend den Zellendaten vergrößert oder
verkleinert wird. Hierbei treibt der Differenzverstärker des
Verstärkers
mit Offsetkompensation die komplementäre Bitleitung in Abhängig keit
von der Spannungsänderung
auf der echten Bitleitung. Die komplementäre Bitleitung wird in die zur
Spannung auf der echten Bitleitung entgegengesetzte Richtung getrieben.
Da die Offsetspannung des Differenzverstärkers kompensiert ist, tastet
der Differenzverstärker die
Spannungsänderung
auf der echten Bitleitung exakt ab. Während der zweiten Abtastverstärkungsperiode
P3 tastet der Flip-Flop-Abtastverstärker die Spannungsdifferenz
zwischen den Bitleitungen BL und BLB auf normale Weise ab und verstärkt sie.
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7B zeigt
graphisch die Spannungsänderung
zwischen den Bitleitungen BL und BLB in einem erfindungsgemäßen Halbleiterspeicherbaustein, wenn
im Differenzverstärker
eine Offsetspannung existiert. Wie oben bereits ausgeführt wurde,
ist ein Lesevorgang grob in die Offsetkompensationsperiode P1, die
erste Abtastverstärkungsperiode
P2 und die zweite Abtastverstärkungsperiode
P3 aufgeteilt. Da eine negative Rückkopplungsschleife am Differenzverstärker des
Verstärkers
mit Offsetkompensation während
der ersten Offsetkompensationsperiode P1 gebildet wird, wird die
Offsetspannung des Differenzverstärkers entfernt. 7B veranschaulicht den
Fall, dass die Referenzspannung Vref des Differenzverstärkers um
die Offsetspannung Vos angehoben ist und daher Spannungen auf den
Bitleitungen BL und BLB, wie in 7B dargestellt
ist, um die Offsetspannung Vos erhöht sind, d. h. die Offsetspannung
Vos des Differenzverstärkers
wird bezogen auf die Referenzspannung Vref kompensiert. Während der
ersten Abtastverstärkungsperiode
P2 wird eine Subwortleitung aktiviert, so dass die Spannung auf der
echten Bitleitung entsprechend den Zellendaten verändert wird.
Hierbei treibt der Differenzverstärker des Verstärkers mit
Offsetkompensation die komplementäre Bitleitung in Abhängigkeit
von der Spannungsänderung
auf der echten Bitleitung. Die komplementäre Bitleitung wird in die zur
Spannung auf der echten Bitleitung entgegengesetzte Richtung getrieben.
Da die Offsetspannung des Differenzverstärkers kompensiert ist, tastet
der Differenzverstärker die
Spannungsänderung
auf der ech ten Bitleitung exakt ab. Während der zweiten Abtastverstärkungsperiode
P3 tastet der Flip-Flop-Abtastverstärker die Spannungsdifferenz
zwischen den Bitleitungen BL und BLB auf normale Weise ab und verstärkt sie.
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7C zeigt
graphisch die Spannungsänderung
zwischen den Bitleitungen BL und BLB im erfindungsgemäßen Halbleiterspeicherbaustein
wiederum für
den Fall, dass im Differenzverstärker
eine Offsetspannung existiert. Da eine negative Rückkopplungsschleife
am Differenzverstärker
des Verstärkers mit
Offsetkompensation während
der ersten Offsetkompensationsperiode P1 gebildet wird, wird die
Offsetspannung des Differenzverstärkers entfernt. 7C veranschaulicht
den Fall, dass die Referenzspannung Vref des Differenzverstärkers durch
die Offsetspannung Vos verkleinert ist und daher die Spannungen
auf den Bitleitungen BL und BLB, wie in 7C dargestellt
ist, um die Offsetspannung Vos verkleinert sind. Während der
ersten Abtastverstärkungsperiode
P2 wird eine Subwortleitung aktiviert, so dass die Spannung auf
der echten Bitleitung entsprechend den Zellendaten verändert wird.
Hierbei treibt der Differenzverstärker des Verstärkers mit
Offsetkompensation die komplementäre Bitleitung in Abhängigkeit
von der Spannungsänderung
auf der echten Bitleitung. Die komplementäre Bitleitung wird in die zur
Spannungsänderung
auf der echten Bitleitung entgegengesetzte Richtung getrieben. Da
die Offsetspannung des Differenzverstärkers kompensiert ist, tastet
der Differenzverstärker
die Spannungsänderung
auf der echten Bitleitung exakt ab. Während der zweiten Abtastverstärkungsperiode
P3 tastet der Flip-Flop-Abtastverstärker die Spannungsdifferenz
zwischen den Bitleitungen BL und BLB auf normale Weise ab und verstärkt sie.
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Die 8A und 8B,
die entlang einer Linie AB miteinander verbunden sind, zeigen je
eine Hälfte
eines Schaltbilds eines weiteren erfindungsgemäßen Ausführungsbeispiels des Verstärkers mit Offsetkompensation und
des Abtastverstärkers.
Der Halbleiterspeicherbaustein dieses Ausführungsbeispiels entspricht
demjenigen des bereits beschriebenen Ausführungsbeispiels, außer dass
ein NMOS-Transistor MN27 in jeder Spaltenauswahleinheit hinzugefügt ist,
der einen Entladepfad zur Verfügung
stellt. Auf eine wiederholte Beschreibung kann deshalb verzichtet
werden. Bei diesem Ausführungsbeispiel
ist die Signalleitung RN im Gegensatz zur Signalleitung RP nicht
kontinuierlich entlang der Zeilenrichtung angeordnet, sondern ist
in jeder Spaltenauswahleinheit oder Redundanzeinheit aufgetrennt. Jede
der getrennten Signalleitungen RN ist selektiv über den zugehörigen NMOS-Transistor
MN27 mit der Massespannung verbunden.
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9 zeigt
ein Schaltbild eines weiteren erfindungsgemäßen Ausführungsbeispiels des Verstärkers mit
Offsetkompensation und des Abtastverstärkers. Wie aus 9 ersichtlich
ist, teilen sich die Speicherblöcke 10 einen
erfindungsgemäßen Abtastverstärker 31,
der die erste und die zweite Bitleitungsausgleichsschaltung EQi
und EQj, den Abtastverstärker
PSA vom P-Zwischenspeichertyp, den Abtastverstärker NSA vom N-Zwischenspeichertyp,
den ersten und den zweiten Bitleitungsisolator ISOi und ISOj und
das Spaltendurchlassgatter YG umfasst. Die Schaltungskomponenten
PSA, NSA und YG aus 9 sind identisch zu den in 3 dargestellten Schaltungen,
deshalb wird auf eine erneute Beschreibung verzichtet. Im Gegensatz
zum ersten und zweiten Bitleitungsisolator ISOi und ISOj aus 3 haben
der erste und zweite Bitleitungsisolator ISOi und ISOj aus 9 keine
Bitleitungsschaltfunktion. Aus diesem Grund benötigt der Halbleiterspeicherbaustein
aus 9 nicht die in 4 dargestellte Schalteinheit 45.
Das bedeutet, dass der erste und zweite Bitleitungsisolator ISOi
und ISOj aus 9 nur eine Bitleitungsisolierungsfunktion
ausführen,
die nachfolgend ausführlich
beschrieben wird.
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Während der
Speicherbaustein aus 3 eine Bitleitungsschaltstruktur
benutzt, umfasst der Speicherbaustein aus 9 einen
Verstärker
mit Offsetkompensation, der durch zwei Differenzverstärker 43_O und 44_O sowie 43_E und 44_E und
einen Schalter MN44 realisiert ist. Einer der beiden Differenzverstärker wird
betrieben, wenn die Bitleitung BL die echte Bitleitung ist, und
der andere Differenzverstärker
wird betrieben, wenn die Bitleitung BLB die echte Bitleitung ist.
Beispielsweise arbeitet der erste Differenzverstärker 43_O und 44_O,
wenn die Bitleitung BLB die echte Bitleitung ist, und der zweite
Differenzverstärker 43_E und 44_E arbeitet,
wenn die Bitleitung BL die echte Bitleitung ist, d. h. entweder arbeitet
nur der erste oder nur der zweite Differenzverstärker.
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Der
erste Differenzverstärker 43_O und 44_O umfasst
einen Vorspannungsgenerator 43_O und einen invertierenden
Verstärker 44_O.
Der Vorspannungsgenerator 43_O umfasst zwei NMOS-Transistoren
MN49 und MN50 und zwei PMOS-Transistoren MP13 und MP14, die im Verbindungsbereich 40B angeordnet
sind. Der PMOS-Transistor MP13, dessen Source-Anschluss mit der
Versorgungsspannung VCC verbunden ist, hat einen Gate-Anschluss
und einen Drain-Anschluss, die gemeinsam mit einem ersten Knoten zum
Ausgeben einer Vorspannung verbunden sind, d. h. mit einer Signalleitung
RP_O. Strompfade der NMOS-Transistoren MN49 und MN50 sind in Reihe zwischen
der Signalleitung RP_O und der Massespannung gebildet. Die Referenzspannung
Vref beaufschlagt einen Gate-Anschluss des NMOS-Transistors MN49 und ein Steuersignal
POSO beaufschlagt einen Gate-Anschluss
des NMOS-Transistors MN50. Ein Strompfad des PMOS-Transistors MP14,
dessen Gate-Anschluss mit der Signalleitung POSO verbunden ist,
ist zwischen der Versorgungsspannung VCC und der Signalleitung RP_O
gebildet.
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Der
invertierende Verstärker 44_O umfasst einen
PMOS-Transistor MP12 und zwei NMOS-Transistoren MN45 und MN46, die
im Abtastver stärkungsbereich 30 angeordnet
sind, in dem der Abtastverstärker 31 angeordnet
ist. Ein Strompfad des PMOS-Transistors MP12, dessen Gate-Anschluss mit
der Signalleitung RP_O verbunden ist, ist zwischen der Versorgungsspannung
VCC und der komplementären
Bitleitung als Ausgangsanschluss des ersten Differenzverstärkers ausgebildet.
Strompfade der NMOS-Transistoren MN45 und MN46 sind in Reihe zwischen
dem Ausgangsanschluss des Differenzverstärkers, d. h. der komplementären Bitleitung,
und der Massespannung gebildet. Ein Gate-Anschluss des NMOS-Transistors
MN45 ist als zweiter Eingangsanschluss des ersten Differenzverstärkers mit der
echten Bitleitung verbunden und ein Gate-Anschluss des NMOS-Transistors
MN46 ist mit dem Steuersignal POSO verbunden.
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Der
zweite Differenzverstärker 43_E und 44_E umfasst
einen Vorspannungsgenerator 43_E und einen invertierenden
Verstärker 44_E.
Der Vorspannungsgenerator 43_E umfasst zwei PMOS-Transistoren
MP16 und MP17 und zwei NMOS-Transistoren MN51 und MN52, die im Verbindungsbereich 40B angeordnet
sind. Der PMOS-Transistor MP16, dessen Source-Anschluss mit der
Versorgungsspannung VCC verbunden ist, hat einen Gate-Anschluss
und einen Drain-Anschluss, die gemeinsam mit einem ersten Knoten zum
Ausgeben einer Vorspannung verbunden sind, d. h. mit einer Signalleitung
RP_E. Strompfade der NMOS-Transistoren MN51 und MN52 sind in Reihe zwischen
der Signalleitung RP_E und der Massespannung gebildet. Die Referenzspannung
Vref beaufschlagt einen Gate-Anschluss des NMOS-Transistors MN51
und ein Steuersignal POSE beaufschlagt einen Gate-Anschluss des
NMOS-Transistors MN52. Ein Strompfad des PMOS-Transistors MP17,
dessen Gate-Anschluss mit der Signalleitung POSE verbunden ist,
ist zwischen der Versorgungsspannung VCC und der Signalleitung RP_E
gebildet.
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Der
invertierende Verstärker 44_E umfasst einen
PMOS-Transistor MP15 und zwei NMOS-Transistoren MN47 und MN48, die
im Abtastverstärkungsbereich 30 angeordnet
sind, in dem der Abtastverstärker 31 angeordnet
ist. Ein Strompfad des PMOS-Transistors MP15, dessen Gate-Anschluss mit
der Signalleitung RP_E verbunden ist, ist zwischen der Versorgungsspannung
VCC und der komplementären
Bitleitung als Ausgangsanschluss des zweiten Differenzverstärkers ausgebildet.
Strompfade der NMOS-Transistoren MN47 und MN48 sind in Reihe zwischen
dem Ausgangsanschluss des zweiten Differenzverstärkers und der Massespannung
gebildet. Ein Gate-Anschluss des NMOS-Transistors MN47 ist als zweiter Eingangsanschluss
des zweiten Differenzverstärkers
mit der echten Bitleitung verbunden und ein Gate-Anschluss des NMOS-Transistors MN48
ist mit dem Steuersignal POSE verbunden.
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Bei
diesem Ausführungsbeispiel
ist, wenn eine geradzahlige, z. B. SWL0, SWL2, SWL4, ..., von Subwortleitungen
SWL0 bis SWLn in einem ausgewählten
Speicherblock ausgewählt
ist, eine Bitleitung, z. B. die Bitleitung BL, die echte Bitleitung
und eine andere Bitleitung, z. B. die Bitleitung BLB, ist die komplementäre Bitleitung.
Hierbei ist das Steuersignal POSE aktiviert und das Steuersignal
POSO ist deaktiviert. Das bedeutet, dass der Verstärker mit Offsetkompensation
mit dem zweiten Differenzverstärker 43_E und 44_E arbeitet.
Die Steuersignale POSE und POSO werden selektiv entsprechend dem LSB-Adressenbit
der Zeilenadresse aktiviert. Im übrigen
arbeitet der Halbleiterspeicherbaustein aus 9 gleich
wie der Halbleiterspeicherbaustein aus 3, deshalb
wird auf eine wiederholte ausführliche
Beschreibung verzichtet.
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10 zeigt
ein Schaltungslayout des erfindungsgemäßen Verstärkers mit Offsetkompensation aus 9.
Die Vorspannungsgeneratoren 43_O und 43_E des
ersten und des zweiten Differenzverstärkers können gemeinsam im gleichen
Kreuzungsbereich 40B angeordnet sein. Alternativ können die
Vorspannungsgeneratoren 43_O und 43_E, wie in 10 dargestellt
ist, abwechselnd in den Kreuzungsbereichen 40B angeordnet
sein.
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11A und 11B,
die entlang einer Linie CD miteinander verbunden sind, zeigen je
zur Hälfte
ein Schaltbild eines weiteren erfindungsgemäßen Ausführungsbeispiels des Verstärkers mit
Offsetkompensation und des Abtastverstärkers. Das dargestellte Ausführungsbeispiel
ist dem in 9 dargestellten Ausführungsbeispiel
sehr ähnlich,
es gibt aber auch Unterschiede. Im ersten Differenzverstärker wird
ein NMOS-Transistor MN46 im invertierenden Verstärker gemeinsam mit Abtastverstärkern der Spaltenauswahleinheit
benutzt. Der NMOS-Transistor MN46 wird in Abhängigkeit vom Steuersignal POSO
des ersten Vorspannungsgenerators 43_O leitend oder sperrend
geschaltet. Genauso wird im zweiten Differenzverstärker ein
NMOS-Transistor MN48 im invertierenden Verstärker gemeinsam mit Abtastverstärkern der
Spaltenauswahleinheit benutzt. Der NMOS-Transistor MN48 wird in
Abhängigkeit
vom Steuersignal POSE des zweiten Vorspannungsgenerators 43_E leitend
oder sperrend geschaltet.
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12 zeigt
ein Schaltungslayout eines weiteren erfindungsgemäßen Verstärkers mit
Offsetkompensation. In 12 sind wesentliche Elemente, die
identisch mit Elementen aus 2 sind,
mit dem gleichen Bezugszeichen versehen und auf eine wiederholte
Beschreibung dieser Elemente wird verzichtet. Im Gegensatz zur Darstellung
in 2 sind in 12 die
Signalleitungen RN und RP aufgrund des Verbindungsbereichs 40B unterbrochen.
Das bedeutet, dass der Vorspannungsgenerator 43 des Differenzverstärkers, der
zwischen zwei angrenzenden Verbindungsbereichen 40A angeordnet
ist, so ausgelegt ist, dass er von angrenzenden Abtastverstärkungsbereichen 30 gemeinsam
benutzt werden kann. Im übrigen
arbeitet der Verstärker
mit Offsetkompensation aus 12 auf
die gleiche Weise wie der Verstärker
mit Offsetkompensation aus 3, so dass
auf eine erneute Beschreibung verzichtet wird.
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Wie
oben ausgeführt,
ermöglicht
der erfindungsgemäße Verstärker mit
Offsetkompensation einem Flip-Flop-Abtastverstärker die Durchführung eines
stabilen Abtastvorgangs unabhängig
von seiner eigenen Offsetspannung. Der Verstärker mit Offsetkompensation
ist jeweils verteilt in Abtastverstärkungsbereichen und Verbindungsbereichen
angeordnet. Deshalb kann der erfindungsgemäße Verstärker mit Offsetkompensation
in einem Speicherbaustein hoher Dichte unter Benutzung herkömmlicher
Entwurfs- und Prozesstechniken verwendet werden.