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JP3254865B2 - カメラ装置 - Google Patents

カメラ装置

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JP3254865B2
JP3254865B2 JP31843193A JP31843193A JP3254865B2 JP 3254865 B2 JP3254865 B2 JP 3254865B2 JP 31843193 A JP31843193 A JP 31843193A JP 31843193 A JP31843193 A JP 31843193A JP 3254865 B2 JP3254865 B2 JP 3254865B2
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晴臣 宮崎
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Sony Corp
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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    • H—ELECTRICITY
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、それぞれ周波数の異な
る基準クロック信号が入力される複数の回路ブロック
（ディジタル回路）が同一の半導体基板上に形成された
半導体集積回路に関し、特に、ＣＣＤイメージセンサの
駆動パルスを生成するためのタイミング発生器及び同期
信号発生器を同一チップ上に形成する場合に好適な半導
体集積回路に関する。
【０００２】
【従来の技術】互いに周波数の違う基準クロック信号が
入力されるディジタル回路、例えばＣＣＤイメージセン
サの駆動パルスを生成するためのタイミング発生器及び
同期信号発生器においては、従来からそれぞれ別の半導
体基板に形成し、２チップとしてＣＣＤイメージセンサ
のセット（ビデオカメラの回路基板）に実装するように
している。
【０００３】そして、現在、ＣＣＤイメージセンサの小
型化のために上記タイミング発生器及び同期信号発生器
の１チップ化が推進されている。
【０００４】従来の上記１チップ化の構成を図１２の断
面構造及び図１３の等価回路に基づいて説明する。これ
ら図１２及び図１３においては、説明の便宜上、タイミ
ング発生器１０１と同期信号発生器１０２の構成を、各
発生器の構成要素であるＣＭＯＳインバータ１０３及び
１０４に代用させて図示してある。
【０００５】従来においては、図１２に示すように、例
えばＰ形のシリコン基板１１１のうち、タイミング発生
器１０１及び同期信号発生器１０２が形成される部分に
それぞれ第１及び第２のＮ形のウェル領域１１２Ａｎ及
び１１２Ｂｎを形成し、これらＮ形のウェル領域１１２
Ａｎ及び１１２Ｂｎにそれぞれ第１及び第２のＰチャネ
ル形のＭＯＳＦＥＴ（以下、第１及び第２のＰＭＯＳＦ
ＥＴと記す）１１３及び１１５を形成し、Ｐ形のシリコ
ン基板１１１上に第１及び第２のＮチャネル形のＭＯＳ
ＦＥＴ（以下、第１及び第２のＮＭＯＳＦＥＴと記す）
１１４及び１１６を形成して、第１のＰＭＯＳＦＥＴ１
１３と第１のＮＭＯＳＦＥＴ１１４からなる第１のＣＭ
ＯＳインバータ１０３を構成要素とするタイミング発生
器１０１を形成し、第２のＰＭＯＳＦＥＴ１１５と第２
のＮＭＯＳＦＥＴ１１６からなる第２のＣＭＯＳインバ
ータ１０４を構成要素とする同期信号発生器１０２を形
成するようにしている。
【０００６】そして、図１３にも示すように、第１のＣ
ＭＯＳインバータ１０３における第１のＰＭＯＳＦＥＴ
１１３及び第１のＮＭＯＳＦＥＴ１１４の各ゲート電極
１１３Ｇ及び１１４Ｇにそれぞれ入力電圧Ｖｉｎ１が印
加され、第１のＰＭＯＳＦＥＴ１１３のソース領域１１
３Ｓに通ずるソース電極１１７ｓに電源電圧ＶＤＤ１
（＝＋５Ｖ）が印加され、第１のＰＭＯＳＦＥＴ１１３
のドレイン領域１１３Ｄに通ずるドレイン電極１１７ｄ
と第１のＮＭＯＳＦＥＴ１１４のドレイン領域１１４Ｄ
に通ずるドレイン電極１１８ｄとが共通接続されて、こ
の共通端子から出力電圧Ｖｏｕｔ１が得られるようにな
っている。
【０００７】また、第２のＣＭＯＳインバータ１０４に
おける第２のＰＭＯＳＦＥＴ１１５及び第２のＮＭＯＳ
ＦＥＴ１１６の各ゲート電極１１５Ｇ及び１１６Ｇにそ
れぞれ入力電圧Ｖｉｎ２が印加され、第２のＰＭＯＳＦ
ＥＴ１１５のソース領域１１５Ｓに通ずるソース電極１
１９ｓに電源電圧ＶＤＤ２が印加され、第２のＰＭＯＳ
ＦＥＴ１１５のドレイン領域１１５Ｄに通ずるドレイン
電極１１９ｄと第２のＮＭＯＳＦＥＴ１１６のドレイン
領域１１６Ｄに通ずるドレイン電極１２０ｄとが共通接
続されて、この共通端子から出力電圧Ｖｏｕｔ２が得ら
れるようになっている。
【０００８】特に、従来の構成では、各ＮＭＯＳＦＥＴ
１１４及び１１６のソース領域１１４Ｓ及び１１６Ｓに
通ずるソース電極１１８ｓ及び１２０ｓにそれぞれ接地
電位ＶＳＳ（＝０Ｖ）が印加され、同時にシリコン基板
１１１にも基板電位として接地電位ＶＳＳが印加される
ようになっている。即ち、各ＮＭＯＳＦＥＴ１１４及び
１１６のソース領域１１４Ｓ及び１１６Ｓには、同一の
電源電位（接地電位ＶＳＳ）が印加されるようになって
いる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路においては、例えば第１のＣＭＯＳイン
バータ１０３に入力される電位Ｖｉｎ１が高レベルとな
って第１のＮＭＯＳＦＥＴ１１４が動作した際、シリコ
ン基板１１１から第１のＮＭＯＳＦＥＴ１１４のゲート
電極１１４Ｇ下への電荷（この場合、電子）の誘起に伴
って基板電位ＶＳＳが変動することになる。この変動の
タイミングは、Ｖｉｎ１のレベル変化、即ちこの例では
タイミング発生器１０１に供給される基準クロック信号
の周波数によって決まる。
【００１０】この基板電位ＶＳＳの変動は、そのまま基
板１１１を通して第２のＣＭＯＳインバータ１０４に伝
わり、第２のＮＭＯＳＦＥＴ１１６におけるゲートバイ
アス電位及びソース電圧の変動をもたらし、図１４
（ｂ）に示すように、第２のＣＭＯＳインバータ１０４
から出力される出力電位に干渉による波形の歪み（いわ
ゆるビート）ｂが発生するという問題がある。
【００１１】この現象は、第１のＣＭＯＳインバータ１
０３にも生じ、図１４（ａ）に示すように、第１のＣＭ
ＯＳインバータ１０３の出力電位にもビートｂが発生す
ることになる。この現象は、第１のＣＭＯＳインバータ
１０３と第２のＣＭＯＳインバータ１０４の動作タイミ
ングが異なる、即ち第１のＣＭＯＳインバータ１０３を
有するタイミング発生器１０１に供給される基準クロッ
ク信号の周波数（＝２８ＭＨｚ）と第２のＣＭＯＳイン
バータ１０４を有する同期信号発生器１０２に供給され
る基準クロック信号の周波数（＝１７ＭＨｚ）とが異な
るからである。
【００１２】このビートｂは、ＣＣＤイメージセンサに
悪影響を及ぼし、映像信号にノイズとして重畳すること
になり、その結果、ビデオカメラにて真っ白なものを撮
像した場合において、そのモニタに再生される映像に
は、図１５に示すように、斜め方向に黒ずんだ縞模様ｃ
が多数現われ、画質を著しく劣化させるという問題があ
る。
【００１３】このようなことから、従来においては、入
力される基準クロックの周波数が互いに異なる複数の回
路ブロック（この例では、タイミング発生器１０１と同
期信号発生器１０２）を同一基板１１１上に形成するこ
とができず、ＣＣＤイメージセンサの小型化を回路実装
面から達成させることができなかった。
【００１４】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、互いに周波数の異なる
基準クロック信号が入力される回路ブロックを同一基板
上に形成することができる半導体集積回路を提供するこ
とにある。
【００１５】また、本発明の他の目的は、ＣＣＤイメー
ジセンサの駆動パルスを発生するためのタイミング発生
器及び同期信号発生器を同一基板上に形成しても各発生
器の出力信号にはビートは発生せず、再生画像の画質の
劣化を引き起こすことがない半導体集積回路を提供する
ことにある。
【００１６】また、本発明の他の目的は、ＣＣＤイメー
ジセンサの駆動パルスを発生するためのタイミング発生
器及び同期信号発生器を同一基板上に形成することがで
き、ＣＣＤイメージセンサを搭載した電子機器の小型化
を回路実装面から達成することができる半導体集積回路
を提供することにある。
【００１７】
【課題を解決するための手段】本発明に係る半導体集積
回路は、動作タイミングが入力基準クロック信号Ｓｃ１
及びＳｃ２の周波数によって支配される回路ブロックを
複数、同一の半導体基板２１上に形成して構成されるも
ので、複数の回路ブロック４及び５に入力される各入力
基準クロック信号Ｓｃ１及びＳｃ２の周波数が互いに異
なり、かつ、各回路ブロック４及び５への駆動電源の供
給経路がそれぞれ分離されて構成されていることを特徴
とするものである。
【００１８】この場合、半導体基板２１上に、この半導
体基板２１と異なる導電型の第１のウェル領域２２を形
成し、この第１のウェル領域２２中に半導体基板２１と
同じ導電型の第２のウェル領域２３を形成し、各ウェル
領域２２及び２３内にそれぞれＦＥＴを主体とした回路
１１（又は１２）を形成し、これら第１及び第２のウェ
ル領域２２及び２３内に形成された回路１１（又は１
２）にて１つの回路ブロック５（又は４）を構成する。
【００１９】そして、上記半導体基板２１上に２つの回
路ブロック４及び５を形成し、これら２つの回路ブロッ
ク４及び５のうち、一方の回路ブロック５を、固体撮像
素子１の電荷転送に用いられる垂直転送パルスＶ１〜Ｖ
４及び水平転送パルスＰH を作成するためのタイミング
発生器５とし、他方の回路ブロック４を、タイミング発
生器５にて垂直転送パルスＶ１〜Ｖ４及び水平転送パル
スＰH を作成するための基準パルス信号を発生する同期
信号発生器４とすることができる。
【００２０】
【作用】本発明に係る半導体集積回路においては、ま
ず、動作タイミングが入力基準クロック信号Ｓｃ１及び
Ｓｃ２の周波数によって支配される回路ブロックが複
数、同一の半導体基板２１上に形成される。これら回路
ブロック４及び５に入力されるそれぞれ動作タイミング
の基準となる入力基準クロック信号Ｓｃ１及びＳｃ２
は、周波数が互いに異なるものである。そして、この発
明においては、この同一の半導体基板２１上に形成され
た各回路ブロック４及び５への駆動電源の供給経路がそ
れぞれ分離されて構成される。
【００２１】この場合、複数の回路ブロック４及び５の
うち、一つの回路ブロック４に入力される基準クロック
信号Ｓｃ１が例えば高レベルとなって、該回路ブロック
４が動作した際、この回路ブロック４に供給される電源
（電圧）がこの回路ブロック４の動作に伴って変動する
ことになる。
【００２２】本発明では、当該回路ブロック４と他の回
路ブロック５との電源の供給経路が分離されていること
から、当該回路ブロック４に供給される電源（電圧）が
変動しても他の回路ブロック５に供給される電源（電
圧）には影響はなく、当該回路ブロック４の電源の変動
に伴って他の回路ブロック５の電源が変動するという現
象は生じなくなる。即ち、互いに周波数が異なる基準ク
ロック信号Ｓｃ１及びＳｃ２の入力に伴う回路ブロック
４及び５間の電源変動による干渉がなくなる。
【００２３】このことから、当該回路ブロック４からの
出力信号及び他の回路ブロック５からの出力信号に互い
の電源の変動に伴うビートは発生せず、各回路ブロック
４及び５からそれぞれ独立に所望の波形を有する出力信
号が出力されることになり、互いに周波数の異なる基準
クロック信号Ｓｃ１及びＳｃ２が入力される回路ブロッ
ク４及び５を同一基板２１上に形成することができる。
【００２４】また、本発明に係る半導体集積回路におい
て、１つの回路ブロック５（又は４）を、第１及び第２
のウェル領域２２及び２３内に形成されたＦＥＴを主体
とする回路１１（又は１２）にて構成した場合において
は、複数の回路ブロック４及び５がそれぞれ第１のウェ
ル領域２２にて分離されたかたちとなり、電源の供給経
路を第１のウェル領域２２毎に、即ち回路ブロック毎に
分離して配線することが可能となる。
【００２５】また、本発明に係る半導体集積回路におい
て、半導体基板２１上に２つの回路ブロック４及び５を
形成し、これら２つの回路ブロック４及び５のうち、一
方の回路ブロック５をタイミング発生器とし、他方の回
路ブロック４を同期信号発生器とした場合においては、
ある周波数（＝２８ＭＨｚ）を有する基準クロック信号
Ｓｃ２に基づいて固体撮像素子１の電荷転送に用いられ
る垂直転送パルス及び水平転送パルスを作成するタイミ
ング発生器５と、他の周波数（＝１７ＭＨｚ）を有する
基準クロック信号Ｓｃ１に基づいて、タイミング発生器
５にて垂直転送パルス及び水平転送パルスを作成するた
めの基準パルス信号を発生する同期信号発生器４とを同
一の半導体基板２１上に形成することが可能となる。
【００２６】これによって、タイミング発生器５と同期
信号発生器４とが同一基板２１上に形成し、１チップと
して固体撮像素子１のセット（例えばビデオカメラの回
路基板）に実装することができ、固体撮像素子１を搭載
した電子機器の小型化を回路実装面から達成させること
ができる。
【００２７】また、上記タイミング発生器５と同期信号
発生器４を同一の半導体基板に形成しても、これら発生
器４及び５の出力信号にビートは発生しない。従って、
例えば真っ白な背景を固体撮像素子にて撮像したとして
も、ビートの影響による多数の縞模様は発生せず、ビー
トの発生による再生画像の画質の劣化を引き起こすこと
がない。
【００２８】
【実施例】以下、本発明に係る半導体集積回路の実施例
を図１〜図１１を参照しながら説明する。
【００２９】この実施例に係る半導体集積回路は、図１
に示すように、ＣＣＤイメージセンサ１が搭載されたビ
デオカメラの回路系２において、特に、ＣＣＤイメージ
センサ１の電荷転送に用いられる駆動パルスを作成する
ための回路３に適用される。
【００３０】この回路３は、周波数１７ＭＨｚの第１の
クロック信号Ｓｃ１の入力に基づいて同期信号を発生す
る同期信号発生器４と、この同期信号発生器４からの同
期信号と周波数２８ＭＨｚの第２のクロック信号Ｓｃ２
の入力に基づいて垂直転送クロック信号Ｐｖと水平転送
パルスＰH を発生するタイミング発生器５から構成され
ている。また、このタイミング発生器５は、同期信号発
生器４に対して信号処理（例えばサンプル・ホールド）
に用いられるタイミング信号ＰSHを出力する。
【００３１】上記ビデオカメラの回路系２は、上記回路
３のほかに、ＣＣＤ垂直ドライバ６と信号処理回路７を
有する。ＣＣＤ垂直ドライバ６は、タイミング発生器５
からの垂直転送クロック信号Ｐｖの入力に基づいて、例
えばＣＣＤイメージセンサ１における垂直方向の電荷転
送を行なう垂直レジスタが４相駆動である場合において
は、それぞれ位相が異なる４相の垂直転送パルスＶ１〜
Ｖ４を生成する。
【００３２】この４相の垂直転送パルスＶ１〜Ｖ４は、
ＣＣＤイメージセンサ１の垂直レジスタ上に形成された
４枚の垂直転送電極を１組とする垂直転送電極群に供給
され、これによって、ＣＣＤイメージセンサ１において
多数マトリクス状に配列された受光部（例えばｐｎ接合
によるフォトダイオードにて構成されている）から垂直
レジスタに読み出された信号電荷が垂直方向、即ち水平
レジスタ側に行単位に順次転送される。
【００３３】タイミング発生器５から出力される水平転
送パルスＰH は、互いに逆相とされた２相のパルス信号
であり、これら２相の水平転送パルスＰH は、水平レジ
スタ上に形成された水平転送電極群、即ち２枚の水平転
送電極を１組とし、この組が多数横方向に配列された水
平転送電極群に１組毎に互い違いに供給される。これに
よって、上記垂直レジスタから順次行単位に転送された
信号電荷が水平方向、即ち出力回路（例えば電荷−電圧
変換部）側に順次転送される。そして、水平レジスタか
ら転送された信号電荷が逐次出力回路部にて電気信号
（電圧信号）に変換され、バッファ回路を通して次段の
信号処理回路７に供給される。
【００３４】信号処理回路７は、その内部にサンプル・
ホールド回路やこのサンプル・ホールド回路にて抽出さ
れた信号成分からビデオ信号に変換する各種回路が組み
込まれている。特に、サンプル・ホールド回路は、ＣＣ
Ｄイメージセンサ１から入力される撮像信号Ｓ中、その
信号成分のみを同期信号発生器４からのタイミング信号
ＰSHに基づいて抽出する。このサンプル・ホールド回路
にて抽出された信号成分は、更にアパコン処理やガンマ
補正等が施されて信号処理回路７の出力端子から再生映
像信号Ｓｖとして取り出される。
【００３５】そして、本実施例に係る半導体集積回路
は、上記同期信号発生器４とタイミング発生器５を同一
の半導体基板に形成して単一の半導体チップに組み込ん
で構成される。
【００３６】具体的に、本実施例に係る半導体集積回路
の構成を図２の断面構造及び図３の等価回路に基づいて
説明する。これら図２及び図３においては、説明の便宜
上、タイミング発生器５と同期信号発生器４の構成を、
各発生器５及び４の構成要素であるＣＭＯＳインバータ
１１及び１２に代用させて図示してある。
【００３７】即ち、図２に示すように、例えばＮ形のシ
リコン基板２１ｎのうち、タイミング発生器５が形成さ
れる部分にＰ形のウェル領域（以下、第１のＰ形ウェル
領域と記す）２２Ａｐが形成され、同期信号発生器４が
形成される部分にＰ形のウェル領域（以下、第２のＰ形
ウェル領域と記す）２２Ｂｐが形成される。これら第１
及び第２のＰ形ウェル領域２２Ａｐ及び２２Ｂｐは、そ
れぞれ平面的に分離して形成される。
【００３８】第１のＰ形ウェル領域２２Ａｐ内には、該
第１のＰ形ウェル領域２２Ａｐによって平面領域上包含
されるようにＮ形のウェル領域（以下、第１のＮ形ウェ
ル領域と記す）２３Ａｎが形成され、第２のＰ形ウェル
領域２２Ｂｐ内には、該第２のＰ形ウェル領域２２Ｂｐ
によって平面領域上包含されるようにＮ形のウェル領域
（以下、第２のＮ形ウェル領域と記す）２３Ｂｎが形成
される。
【００３９】そして、第１のＰ形ウェル領域２２Ａｐに
おいて、第１のＮ形ウェル領域２３Ａｎ内に例えばボロ
ン（Ｂ）のイオン注入によるＰ形のソース領域２４Ｓ及
びＰ形のドレイン領域２４Ｄ並びに多結晶シリコン層や
タングステンポリサイド層等からなるゲート電極２４Ｇ
にて構成されたＰチャネル形のＭＯＳＦＥＴ（以下、第
１のＰＭＯＳＦＥＴと記す）２４が形成され、第１のＮ
形ウェル領域２３Ａｎ以外の領域に例えばリン（Ｐ）の
イオン注入によるＮ形のソース領域２５Ｓ及びＮ形のド
レイン領域２５Ｄ並びに多結晶シリコン層やタングステ
ンポリサイド層等からなるゲート電極２５Ｇにて構成さ
れたＮチャネル形のＭＯＳＦＥＴ（以下、第１のＮＭＯ
ＳＦＥＴと記す）２５が形成され、これら第１のＰＭＯ
ＳＦＥＴ２４及び第１のＮＭＯＳＦＥＴ２５からなる第
１のＣＭＯＳインバータ１１を構成要素とするタイミン
グ発生器５が形成される。
【００４０】一方、第２のＰ形ウェル領域２２Ｂｐにお
いて、第２のＮ形ウェル領域２３Ｂｎ内に例えばボロン
（Ｂ）のイオン注入によるＰ形のソース領域２６Ｓ及び
Ｐ形のドレイン領域２６Ｄ並びに多結晶シリコン層やタ
ングステンポリサイド層等からなるゲート電極２６Ｇに
て構成されたＰチャネル形のＭＯＳＦＥＴ（以下、第２
のＰＭＯＳＦＥＴと記す）２６が形成され、第２のＮ形
ウェル領域２３Ｂｎ以外の領域に例えばリン（Ｐ）のイ
オン注入によるＮ形のソース領域２７Ｓ及びＮ形のドレ
イン領域２７Ｄ並びに多結晶シリコン層やタングステン
ポリサイド層等からなるゲート電極２７Ｇにて構成され
たＮチャネル形のＭＯＳＦＥＴ（以下、第２のＮＭＯＳ
ＦＥＴと記す）２７が形成され、これら第２のＰＭＯＳ
ＦＥＴ２６及び第２のＮＭＯＳＦＥＴ２７からなる第２
のＣＭＯＳインバータ１２を構成要素とする同期信号発
生器４が形成される。
【００４１】そして、図３にも示すように、第１のＣＭ
ＯＳインバータ１１における第１のＰＭＯＳＦＥＴ２４
及び第１のＮＭＯＳＦＥＴ２５のゲート電極２４Ｇ及び
２５Ｇにそれぞれ入力電圧Ｖｉｎ１が印加され、第１の
ＰＭＯＳＦＥＴ２４のソース領域２４Ｓ及び第１のＮ形
ウェル領域２３Ａｎに通ずるソース電極２８ｓに電源電
圧ＶＤＤ１（＝＋５Ｖ）が印加され、第１のＮＭＯＳＦ
ＥＴ２５のソース領域２５Ｓ及び第１のＰ形ウェル領域
２２Ａｐに通ずるソース電極２９ｓに電源電圧ＶＳＳ１
（＝０Ｖ）が印加され、第１のＰＭＯＳＦＥＴ２４のド
レイン領域２４Ｄに通ずるドレイン電極２８ｄと第１の
ＮＭＯＳＦＥＴ２５のドレイン領域２５Ｄに通ずるドレ
イン電極２９ｄとが共通接続されて、この共通端子から
出力電圧Ｖｏｕｔ１が得られるようになっている。
【００４２】また、第２のＣＭＯＳインバータ１２にお
ける第２のＰＭＯＳＦＥＴ２６及び第２のＮＭＯＳＦＥ
Ｔ２７のゲート電極２６Ｇ及び２７Ｇにそれぞれ入力電
圧Ｖｉｎ２が印加され、第２のＰＭＯＳＦＥＴ２６のソ
ース領域２６Ｓ及び第２のＮ形ウェル領域２３Ｂｎに通
ずるソース電極３０ｓに電源電圧ＶＤＤ２（＝＋５Ｖ）
が印加され、第２のＮＭＯＳＦＥＴ２７のソース領域２
７Ｓ及び第２のＰ形ウェル領域２２Ｂｐに通ずるソース
電極３１ｓに電源電圧ＶＳＳ２（＝０Ｖ）が印加され、
第２のＰＭＯＳＦＥＴ２６のドレイン領域２６Ｄに通ず
るドレイン電極３０ｄと第２のＮＭＯＳＦＥＴ２７のド
レイン領域２７Ｄに通ずるドレイン電極３１ｄとが共通
接続されて、この共通端子から出力電圧Ｖｏｕｔ２が得
られるようになっている。
【００４３】なお、各ソース電極（２８ｓ〜３１ｓ）及
び各ドレイン電極（２８ｄ〜３１ｄ）は、それぞれ例え
ばＡｌ配線層を所望の平面形状にパターニングされて形
成される。また、各ゲート電極（２４Ｇ〜２７Ｇ）にも
シャント用もしくは上面への取り出しを目的としたＡｌ
配線層による取り出し電極（２８ｇ〜３１ｇ）が形成さ
れている。これらソース電極（２８ｓ〜３１ｓ）、ドレ
イン電極（２８ｄ〜３１ｄ）及び取り出し電極（２８ｇ
〜３１ｇ）は、シリコン基板２１ｎとのコンタクト部分
を除いて、例えばＳｉＯ2 からなる絶縁層３２にてシリ
コン基板２１ｎとの絶縁がとられている。
【００４４】また、この実施例においては、シリコン基
板２１ｎ中、第１のＰ形ウェル領域２２Ａｐと第２のＰ
形ウェル領域２２Ｂｐ間の領域（分離領域）に、シリコ
ン基板２１ｎに対して基板電位（例えば接地電位）を印
加するための電極３３が形成されている。
【００４５】即ち、この実施例においては、第１のＰＭ
ＯＳＦＥＴ２４のソース領域２４Ｓ及び第１のＮ形ウェ
ル領域２３Ａｎに印加される電源電圧ＶＤＤ１の供給経
路と、第２のＰＭＯＳＦＥＴ２６のソース領域２６Ｓ及
び第２のＮ形ウェル領域２３Ｂｎに印加される電源電圧
ＶＤＤ２の供給経路とが互いに分離され、更に、第１の
ＮＭＯＳＦＥＴ２５のソース領域２５Ｓ及び第１のＰ形
ウェル領域２２Ａｐに印加される電源電圧ＶＳＳ１の供
給経路と、第２のＮＭＯＳＦＥＴ２７のソース領域２７
Ｓ及び第２のＰ形ウェル領域２２Ｂｐに印加される電源
電圧ＶＳＳ２の供給経路とが互いに分離されて構成され
ている。
【００４６】そのため、例えば第１のＣＭＯＳインバー
タ１１に入力される電位Ｖｉｎ１が高レベルとなって第
１のＮＭＯＳＦＥＴ２５が動作した際、第１のＰ形ウェ
ル領域２２Ａｐから第１のＮＭＯＳＦＥＴ２５のゲート
電極２５Ｇ下への電荷（この場合、電子）の誘起に伴っ
てゲートバイアス電位ＶＳＳ１が変動することになる。
この変動のタイミングは、Ｖｉｎ１のレベル変化、即
ち、この例ではタイミング発生器５に供給される基準ク
ロック信号Ｓｃ２の周波数（＝２８ＭＨｚ）によって決
まる。
【００４７】ところが、上記タイミング発生器５におけ
るゲートバイアス電位ＶＳＳ１が変動しても、同期信号
発生器４側には、その変動の影響はない。即ち、タイミ
ング発生器５の構成要素である第１のＣＭＯＳインバー
タ１１の上記第１のＮＭＯＳＦＥＴ２５は第１のＮ形ウ
ェル領域２２Ａｐによってシリコン基板２１ｎと電位的
に分離され、同期信号発生器４の構成要素である第２の
ＣＭＯＳインバータ１２の第２のＮＭＯＳＦＥＴ２７も
第２のＮ形ウェル領域２２Ｂｐによってシリコン基板２
１ｎと電位的に分離されているからであり、しかも、第
２のＣＭＯＳインバータ１２の第２のＮＭＯＳＦＥＴ２
７におけるゲートバイアス電位ＶＳＳ２は、上記第１の
ＣＭＯＳインバータ１１における第１のＮＭＯＳＦＥＴ
２５のゲートバイアス電位ＶＳＳ１とは別電位であるＶ
ＳＳ２（ソース電極３１ｓを通して印加される電源電
位）に固定されることから、上記第１のＣＭＯＳインバ
ータ１１（即ち、タイミング発生器５）の電源の変動に
よる第２のＣＭＯＳインバータ１２（即ち、同期信号発
生器４）への電位的な干渉は無くなる。
【００４８】同様に、第２のＣＭＯＳインバータ１２に
おける第２のＮＭＯＳＦＥＴ２７のゲートバイアス電位
ＶＳＳ２が、同期信号発生器４に入力される基準クロッ
ク信号Ｓｃ１の周波数（＝１７ＭＨｚ）に応じて変動し
ても、タイミング発生器５側には、その変動の影響はな
く、上記同期信号発生器４の電源変動によるタイミング
発生器５への電位的な干渉は無くなる。
【００４９】また、シリコン基板２１ｎには、電極３３
を通して接地電位が印加されることから、第１及び第２
のＰ形ウェル領域２２Ａｐ及び２２Ｂｐのシリコン基板
２１ｎとのｐｎ接合部分に電位的に中性な領域（ニュー
トラル領域）が生じ、このニュートラル領域の存在によ
って、更に第１のＰ形ウェル領域２２Ａｐと第２のＰ形
ウェル領域２２Ｂｐとの電位的な分離、即ち同期信号発
生器４とタイミング発生器５との電位的な分離が図ら
れ、タイミング発生器５と同期信号発生器４間の電位的
な干渉は皆無となる。
【００５０】このように、本実施例に係る半導体集積回
路においては、タイミング発生器５からの出力信号及び
同期信号発生器４からの出力信号に互いの電源変動に伴
うビートは発生しなくなり、図４（ａ）及び（ｂ）に示
すように、タイミング発生器５及び同期信号発生器４か
らそれぞれ独立に所望の波形を有する出力信号が出力さ
れることになる。これによって、互いに周波数の異なる
基準クロック信号Ｓｃ２及びＳｃ１が入力されるタイミ
ング発生器５と同期信号発生器４を同一のシリコン基板
２１ｎ上に形成することができ、１チップとしてＣＣＤ
イメージセンサ１のセット（例えばビデオカメラの回路
基板）に実装することができる。これは、ＣＣＤイメー
ジセンサ１を搭載した電子機器（例えばビデオカメラ）
の小型化を回路実装面から達成できることにつながる。
【００５１】また、上記タイミング発生器５と同期信号
発生器４を同一のシリコン基板２１ｎに形成しても、こ
れら発生器５及び４の出力信号にビートは発生しないこ
とから、例えば真っ白な背景をＣＣＤイメージセンサ１
にて撮像したとしても、ビートの影響による多数の縞模
様（図１５参照）は発生せず、ビートの発生による再生
画像の画質の劣化を引き起こすことがない。
【００５２】上記実施例においては、Ｎ形のシリコン基
板２１ｎに第１のＰ形ウェル領域２２Ａｐと第２のＰ形
ウェル領域２２Ｂｐを形成し、更に第１のＰ形ウェル領
域２２Ａｐ内に第１のＮ形ウェル領域２３Ａｎを形成
し、第２のＰ形ウェル領域２２Ｂｐ内に第２のＮ形ウェ
ル領域２３Ｂｎを形成して、第１のＮ形ウェル領域２３
Ａｎに第１のＰＭＯＳＦＥＴ２４、第１のＰ形ウェル領
域２２Ａｐに第１のＮＭＯＳＦＥＴ２５、第２のＮ形ウ
ェル領域２３Ｂｎに第２のＰＭＯＳＦＥＴ２６、第２の
Ｐ形ウェル領域２２Ｂｐに第２のＮＭＯＳＦＥＴ２７を
形成した例を示したが、その他、図５に示すように、Ｐ
形のシリコン基板２１ｐに第１のＮ形ウェル領域２２Ａ
ｎと第２のＮ形ウェル領域２２Ｂｎを形成し、更に第１
のＮ形ウェル領域２２Ａｎ内に第１のＰ形ウェル領域２
３Ａｐを形成し、第２のＮ形ウェル領域２２Ｂｎ内に第
２のＰ形ウェル領域２３Ｂｐを形成して、第１のＰ形ウ
ェル領域２３Ａｐに第１のＮＭＯＳＦＥＴ２５、第１の
Ｎ形ウェル領域２２Ａｎに第１のＰＭＯＳＦＥＴ２４、
第２のＰ形ウェル領域２３Ｂｐに第２のＮＭＯＳＦＥＴ
２７、第２のＮ形ウェル領域２２Ｂｎに第２のＰＭＯＳ
ＦＥＴ２６を形成するようにしてもよい。
【００５３】この場合も、第１のＮＭＯＳＦＥＴ２５及
び第１のＰＭＯＳＦＥＴ２４にて、タイミング発生器５
の構成要素である第１のＣＭＯＳインバータ１１が構成
され、第２のＮＭＯＳＦＥＴ２７及び第２のＰＭＯＳＦ
ＥＴ２６にて、同期信号発生器４の構成要素である第２
のＣＭＯＳインバータ１２が構成される。
【００５４】次に、上記実施例に係る半導体集積回路の
いくつかの変形例を図６〜図１１に基づいて説明する。
【００５５】まず、第１の変形例は、図６の等価回路図
に示すように、例えば５Ｖ系のＣＭＯＳインバータ４１
と５Ｖ系の演算増幅回路４２を同一の半導体基板に形成
したものである。
【００５６】ここで、ＣＭＯＳインバータ４１は、各ゲ
ート電極にそれぞれ正論理又は負論理を示す信号ＤＶｉ
ｎが入力されるＰＭＯＳＦＥＴ４３とＮＭＯＳＦＥＴ４
４が直列接続されて構成され、ＰＭＯＳＦＥＴ４３のソ
ース端子に電源電圧ＶＤＤ１（＝＋５Ｖ）、ＮＭＯＳＦ
ＥＴ４４のソース端子に電源電圧ＶＳＳ１（＝０Ｖ）が
それぞれ印加されるように配線接続され、各ＦＥＴ４３
及び４４の共通のドレイン端子から上記入力された論理
信号ＤＶｉｎとは逆の論理を有する信号ＤＶｏｕｔが出
力されるようになっている。
【００５７】また、演算増幅回路４２は、カレントミラ
ー回路４５とソース接地回路４６を有して構成されてい
る。カレントミラー回路４５は、ドレイン端子とゲート
電極とが短絡とされた第１のＰＭＯＳＦＥＴ４７Ａと、
この第１のＰＭＯＳＦＥＴ４７Ａとゲート電極が共用と
された第２のＰＭＯＳＦＥＴ４７Ｂと、上記第１のＰＭ
ＯＳＦＥＴ４７Ａと直列に接続され、ゲート電極に第１
の入力信号ＩＮ１が供給される第１のＮＭＯＳＦＥＴ４
８Ａと、上記第２のＰＭＯＳＦＥＴ４７Ｂと直列に接続
され、ゲート電極に第２の入力信号ＩＮ２が供給される
第２のＮＭＯＳＦＥＴ４８Ｂと、これら第１及び第２の
ＮＭＯＳＦＥＴ４８Ａ及び４８Ｂの共通のソース端子に
接続され、かつ定電流源（制御電圧Ｖｇｇ）を構成する
第３のＮＭＯＳＦＥＴ４８Ｃとで構成されている。
【００５８】ソース接地回路４６は、ＰＭＯＳＦＥＴか
らなる出力素子４９とＮＭＯＳＦＥＴからなる負荷抵抗
素子５０とが直列接続されて構成されている。また、カ
レントミラー回路４５の前段には、定電流源５１と負荷
抵抗素子５２とが直列接続された回路が接続されてい
る。
【００５９】そして、カレントミラー回路４５における
第１及び第２のＰＭＯＳＦＥＴ４７Ａ及び４７Ｂのソー
ス端子並びにソース接地回路４６における出力素子４９
のソース端子に共通の電源電圧ＶＤＤ２が印加されるよ
うに配線接続され、カレントミラー回路４５の出力電位
（第２のＰＭＯＳＦＥＴ４７Ｂと第２のＮＭＯＳＦＥＴ
４８Ｂとの接点電位）がソース接地回路４６における出
力素子４９のゲート電極に供給されるように配線接続さ
れている。
【００６０】また、カレントミラー回路４５の定電流源
を構成する第３のＮＭＯＳＦＥＴ４８Ｃのゲート電極、
カレントミラー回路４５の前段に接続された負荷抵抗素
子５２及びソース接地回路４６における負荷抵抗素子５
０の各ゲート電極に一定電位Ｖｇｇが印加されるように
配線接続され、上記第３のＮＭＯＳＦＥＴ４８Ｃ並びに
負荷抵抗素子５０及び５２の各ソース端子に電源電圧Ｖ
ＳＳ２（＝０Ｖ）が印加されるように配線接続されてい
る。
【００６１】具体的に、この第１の変形例に係る半導体
集積回路の構成を図７の断面構造に基づいて説明する。
この図７においては、説明の便宜上、ＣＭＯＳインバー
タ４１と演算増幅回路４２の一部（図６において破線の
領域で示す第２のＰＭＯＳＦＥＴ４７Ｂと第３のＮＭＯ
ＳＦＥＴ４８Ｃ）の断面構造を図示してある。
【００６２】即ち、図７に示すように、例えばＰ形のシ
リコン基板６１ｐのうち、ＣＭＯＳインバータ４１が形
成される部分に第１のＮ形ウェル領域６２Ａｎが形成さ
れ、演算増幅回路４２が形成される部分に第２のＮ形ウ
ェル領域６２Ｂｎが形成される。これら第１及び第２の
Ｎ形ウェル領域６２Ａｎ及び６２Ｂｎは、それぞれ平面
的に分離して形成される。
【００６３】第１のＮ形ウェル領域６２Ａｎ内には、該
第１のＮ形ウェル領域６２Ａｎによって平面領域上包含
されるように第１のＰ形ウェル領域６３Ａｐが形成さ
れ、第２のＮ形ウェル領域６２Ｂｎ内には、該第２のＮ
形ウェル領域６２Ｂｎによって平面領域上包含されるよ
うに第２のＰ形ウェル領域６３Ｂｐが形成される。
【００６４】そして、第１のＮ形ウェル領域６２Ａｎに
おいて、第１のＰ形ウェル領域６３Ａｐ内に例えばリン
（Ｐ）のイオン注入によるＮ形のソース領域４４Ｓ及び
Ｎ形のドレイン領域４４Ｄ並びに多結晶シリコン層やタ
ングステンポリサイド層等からなるゲート電極４４Ｇに
て構成されたＮＭＯＳＦＥＴ４４が形成され、第１のＰ
形ウェル領域６３Ａｐ以外の領域に例えばボロン（Ｂ）
のイオン注入によるＰ形のソース領域４３Ｓ及びＰ形の
ドレイン領域４３Ｄ並びに多結晶シリコン層やタングス
テンポリサイド層等からなるゲート電極４３Ｇにて構成
されたＰＭＯＳＦＥＴ４３が形成されて、これらＮＭＯ
ＳＦＥＴ４４及びＰＭＯＳＦＥＴ４３からなるＣＭＯＳ
インバータ４４が構成される。
【００６５】一方、第２のＮ形ウェル領域６２Ｂｎにお
いて、第２のＰ形ウェル領域６３Ｂｐ内に例えばリン
（Ｐ）のイオン注入によるＮ形のソース領域４８ＣＳ及
びＮ形のドレイン領域４８ＣＤ並びに多結晶シリコン層
やタングステンポリサイド層等からなるゲート電極４８
ＣＧにて構成された第３のＮＭＯＳＦＥＴ４８Ｃが形成
され、第２のＰ形ウェル領域６３Ｂｐ以外の領域に例え
ばボロン（Ｂ）のイオン注入によるＰ形のソース領域４
７ＢＳ及びＰ形のドレイン領域４７ＢＤ並びに多結晶シ
リコン層やタングステンポリサイド層等からなるゲート
電極４７ＢＧにて構成された第２のＰＭＯＳＦＥＴ４７
Ｂが形成され、これら第３のＮＭＯＳＦＥＴ４８Ｃ及び
第２のＰＭＯＳＦＥＴ４７Ｂを有する演算増幅回路４２
が形成される。
【００６６】そして、図６にも示すように、ＣＭＯＳイ
ンバータ４１におけるＮＭＯＳＦＥＴ４４及びＰＭＯＳ
ＦＥＴ４３のゲート電極６４ｇ及び６５ｇにそれぞれ入
力電圧ＤＶｉｎ１が印加され、ＮＭＯＳＦＥＴ４４のソ
ース領域４４Ｓ及び第１のＰ形ウェル領域６３Ａｐに通
ずるソース電極６４ｓに電源電圧ＶＳＳ１が印加され、
ＰＭＯＳＦＥＴ４３のソース領域４３Ｓ及び第１のＮ形
ウェル領域６２Ａｎに通ずるソース電極６５ｓに電源電
圧ＶＤＤ１が印加され、ＮＭＯＳＦＥＴ４４のドレイン
領域４４Ｄに通ずるドレイン電極６４ｄとＰＭＯＳＦＥ
Ｔ４３のドレイン領域４３Ｄに通ずるドレイン電極６５
ｄとが共通接続されて、この共通端子から出力電圧ＤＶ
ｏｕｔが得られるようになっている。
【００６７】一方、演算増幅回路においては、第３のＮ
ＭＯＳＦＥＴ４８Ｃのゲート電極４８ＣＧに制御電位Ｖ
ｇｇが印加され、そのドレイン領域４８ＣＤに通ずるド
レイン電極６６ｄにカレントミラー回路４５からの駆動
電流が供給され、そのソース領域４８ＣＳ及び第２のＰ
形ウェル領域６３Ｂｐに通ずるソース電極６６ｓに電源
電圧ＶＳＳ２が印加されるようになっている。また、第
２のＰＭＯＳＦＥＴ４７Ｂのゲート電極４７ＢＧに第１
のＰＭＯＳＦＥＴ４７Ａのドレイン電位が印加され、そ
のドレイン領域４７ＢＤに通ずるドレイン電極６７ｄが
ソース接地回路４６における出力素子４９のゲート電極
に配線接続され、そのソース領域４７ＢＳ及び第２のＮ
形ウェル領域６２Ｂｎに通ずるドレイン電極６７ｓに電
源電圧ＶＤＤ２が印加されるようになっている。
【００６８】即ち、この第１の変形例においても、ＰＭ
ＯＳＦＥＴ４３のソース領域４３Ｓ及び第１のＮ形ウェ
ル領域６２Ａｎに印加される電源電圧ＶＤＤ１の供給経
路と、第２のＰＭＯＳＦＥＴ４７Ｂのソース領域４７Ｂ
Ｓ及び第２のＮ形ウェル領域６２Ｂｎに印加される電源
電圧ＶＤＤ２の供給経路とが互いに分離され、更に、Ｎ
ＭＯＳＦＥＴ４４のソース領域４４Ｓ及び第１のＰ形ウ
ェル領域６３Ａｐに印加される電源電圧ＶＳＳ１の供給
経路と、第３のＮＭＯＳＦＥＴ４８Ｃのソース領域４８
ＣＳ及び第２のＰ形ウェル領域６３Ｂｐに印加される電
源電圧ＶＳＳ２の供給経路とが互いに分離されて構成さ
れている。
【００６９】ここで、例えばＣＭＯＳインバータ４１の
ＮＭＯＳＦＥＴ４４に入力される電位ＤＶｉｎが低レベ
ルから高レベルに、又は高レベルから低レベルに変化し
てＮＭＯＳＦＥＴがオン／オフ動作した際、そのオン／
オフ動作に応じてこのＣＭＯＳインバータ４１からは、
図８（ａ）に示すように、入力電位の高低とは反対の電
位の高低を有するパルス状の信号が出力されることにな
り、また、このとき、ゲートバイアス電位ＶＳＳ１も変
動することになる。
【００７０】通常の回路構成では、図９に示すように、
ＣＭＯＳインバータ４１におけるＮＭＯＳＦＥＴ４４の
ソース端子への電源の供給経路と演算増幅回路４２の各
負荷抵抗素子５０及び５２並びに第３のＮＭＯＳＦＥＴ
４８Ｃのソース端子への電源の供給経路が同一でその電
源電圧がＶＳＳ（＝０Ｖ）となっていることから、演算
増幅回路４２から出力される出力信号の信号波形は、図
８（ｂ）に示すように、正規の信号成分Ｓｓに上記ＮＭ
ＯＳＦＥＴ４４のオン／オフ動作に同期したノイズ成分
ｎが重畳した波形となる。
【００７１】これは、ＮＭＯＳＦＥＴ４４がオン／オフ
動作した際に、ゲートバイアス電位ＶＳＳ１が変動し、
この変動が電源電圧ＶＳＳの供給経路（通常、シリコン
基板６１ｐ）を介して伝わり、この変動がノイズ成分ｎ
として現われるからである。
【００７２】ところが、上記第１の変形例においては、
電源電圧ＶＤＤ１の供給経路と電源電圧ＶＤＤ２の供給
経路とが分離され、更に電源電圧ＶＳＳ１の供給経路と
電源電圧ＶＳＳ２の供給経路とが分離されていることか
ら、ＮＭＯＳＦＥＴ４４のゲートバイアス電位ＶＳＳ１
が変動しても、演算増幅回路４２側には、その変動の影
響はない。即ち、上記ＮＭＯＳＦＥＴ４４は第１のＰ形
ウェル領域６３Ａｐによってシリコン基板６１ｐと電位
的に分離され、演算増幅回路４２の構成要素である第３
のＮＭＯＳＦＥＴ４８Ｃも第２のＰ形ウェル領域６３Ｂ
ｐによってシリコン基板６１ｐと電位的に分離されてい
るからであり、しかも、第３のＮＭＯＳＦＥＴ４８Ｃに
おけるゲートバイアス電位は、ＮＭＯＳＦＥＴ４４のゲ
ートバイアス電位ＶＳＳ１とは別電位であるＶＳＳ２
（ソース電極６６ｓを通して印加される電源電位）に固
定されることから、上記ＮＭＯＳＦＥＴ４４のゲートバ
イアス電位ＶＳＳ１の変動による第３のＮＭＯＳＦＥＴ
４８Ｃへの電位的な干渉は無くなる。
【００７３】特に、この変形例においても、シリコン基
板６１ｐに、電極３３を通して接地電位が印加されるこ
とから、第１及び第２のＮ形ウェル領域６２Ａｎ及び６
２Ｂｎのシリコン基板６１ｐとのｐｎ接合部分に電位的
に中性な領域（ニュートラル領域）が生じ、このニュー
トラル領域の存在によって、更に第１のＮ形ウェル領域
６２Ａｎと第２のＮ形ウェル領域６２Ｂｎとの電位的な
分離、即ちＣＭＯＳインバータ４１と演算増幅回路４２
との電位的な分離が図られ、ＣＭＯＳインバータ４１と
演算増幅回路４２間の電位的な干渉は皆無となる。
【００７４】従って、演算増幅回路４２から出力される
出力信号の信号波形は、図８（ｃ）に示すように、正規
の信号成分Ｓｓのみとなり、図８（ｂ）で示すようなＮ
ＭＯＳＦＥＴ４４のオン／オフ動作に同期したノイズ成
分ｎの重畳はない。
【００７５】このことから、ＣＭＯＳインバータ４１の
ようなロジック回路と、演算増幅回路４２とを同一のシ
リコン基板６１ｐに形成することが可能となり、ロジッ
ク回路４１と演算増幅回路４２を用いて各種信号処理を
行なう回路系の実装面積を低減させることが可能とな
る。
【００７６】次に、第２の変形例は、例えば０Ｖを基準
とするディジタル系回路と、例えば反転入力端子に入力
される信号と非反転入力端子に入力される信号の差分を
−５Ｖから＋５Ｖの範囲で出力する正負入出力演算増幅
器を同一の半導体基板に形成したものである。
【００７７】この例において、適用される回路例として
は、図１０に示すように、上記図６に示す第１の変形例
と同様の回路例を用いることができ、異なるのは演算増
幅回路４２の電源電圧ＶＳＳ２が−５Ｖである点であ
る。従って、第１の変形例と対応するものについては同
符号を記す。そして、この正負入出力演算増幅回路４２
から出力される出力信号の波形は、図１１に示すよう
に、ソース接地回路４６のゲインを例えば１としたと
き、信号レベルが−５Ｖから＋５ＶとＰＭＯＳＦＥＴの
しきい値の差の電圧まで振れる波形となる。
【００７８】具体的に、この第２の変形例に係る半導体
集積回路の構成を上記第１の変形例で用いた図７の断面
構造に基づいて説明する。この図７においては、説明の
便宜上、第１の変形例の場合と同様に、ＣＭＯＳインバ
ータ４１と正負入出力演算増幅回路４２の一部（図９に
おいて破線の領域で示す第２のＰＭＯＳＦＥＴ４７Ｂと
第３のＮＭＯＳＦＥＴ４８Ｃ）の断面構造を図示してあ
る。なお、各電極及び不純物拡散領域については、上記
第１の変形例と同じであるため、その詳細説明は省略す
る。
【００７９】この第２の変形例においては、ＣＭＯＳイ
ンバータ４１におけるＮＭＯＳＦＥＴ４４及びＰＭＯＳ
ＦＥＴ４３のゲート電極にそれぞれ入力電圧ＤＶｉｎが
印加され、ＮＭＯＳＦＥＴ４４のドレイン領域４４Ｄ及
び第１のＰ形ウェル領域６３Ａｐに通ずるソース電極６
４ｓに電源電圧ＶＳＳ１（＝０Ｖ）が印加され、ＰＭＯ
ＳＦＥＴ４３のソース領域４３Ｓ及び第１のＮ形ウェル
領域６２Ａｎに通ずるドレイン電極６５ｓに電源電圧Ｖ
ＤＤ１（＝＋５Ｖ）が印加され、ＮＭＯＳＦＥＴ４４の
ドレイン領域４４Ｄに通ずるドレイン電極６４ｄとＰＭ
ＯＳＦＥＴ４３のドレイン領域４３Ｄに通ずるドレイン
電極６５ｄとが共通接続されて、この共通端子から出力
電圧ＤＶｏｕｔが得られるようになっている。
【００８０】一方、正負入出力演算増幅回路４２におい
ては、第３のＮＭＯＳＦＥＴ４８Ｃのゲート電極４８Ｃ
Ｇに制御電位Ｖｇｇが印加され、そのドレイン領域４８
ＣＤに通ずるドレイン電極６６ｄにカレントミラー回路
４５からの駆動電流が供給され、そのソース領域４８Ｃ
Ｓ及び第２のＰ形ウェル領域６３Ｂｐに通ずるソース電
極６６ｓに電源電圧ＶＳＳ２（＝−５Ｖ）が印加される
ようになっている。また、第２のＰＭＯＳＦＥＴ４７Ｂ
のゲート電極４７ＢＧに第１のＰＭＯＳＦＥＴ４７Ａの
ドレイン電位が印加され、そのドレイン領域４７ＢＤに
通ずるドレイン電極６７ｄがソース接地回路４６におけ
る出力素子４９のゲート電極に配線接続され、そのソー
ス領域４７ＢＳ及び第２のＮ形ウェル領域６２Ｂｎに通
ずるソース電極６７ｓに電源電圧ＶＤＤ２（＝＋５Ｖ）
が印加されるようになっている。
【００８１】即ち、この第２の変形例においても、ＰＭ
ＯＳＦＥＴ４３のソース領域４３Ｓ及び第１のＮ形ウェ
ル領域６２Ａｎに印加される電源電圧ＶＤＤ１の供給経
路と、第２のＰＭＯＳＦＥＴ４７Ｂのソース領域４７Ｂ
Ｓ及び第２のＮ形ウェル領域６２Ｂｎに印加される電源
電圧ＶＤＤ２の供給経路とが互いに分離され、更に、Ｎ
ＭＯＳＦＥＴ４４のソース領域４４Ｓ及び第１のＰ形ウ
ェル領域６３Ａｐに印加される電源電圧ＶＳＳ１の供給
経路と、第３のＮＭＯＳＦＥＴ４８Ｃのソース領域４８
ＣＳ及び第２のＰ形ウェル領域６３Ｂｐに印加される電
源電圧ＶＳＳ２の供給経路とが互いに分離されて構成さ
れている。
【００８２】通常は、２つの回路４１及び４２が使用す
る電源がそれぞれ共通でなければ、同一のシリコン基板
６１ｐに形成することができないが、上記第２の変形例
に係る半導体集積回路においては、電源電圧ＶＤＤ１の
供給経路と電源電圧ＶＤＤ２の供給経路とが分離され、
更に電源電圧ＶＳＳ１の供給経路と電源電圧ＶＳＳ２の
供給経路とが分離されていることから、０Ｖから５Ｖの
範囲で動作するディジタル系回路（例えばＣＭＯＳイン
バータ４１）と−５Ｖから＋５Ｖの範囲で動作する正負
入出力演算増幅回路４２を同一のシリコン基板６１ｐに
形成することができ、これらの回路４１及び４２を１チ
ップとして提供することが可能となる。即ち、ディジタ
ル動作を行なう回路とアナログ動作を行なう回路を１チ
ップにしたものを提供することができる。これは、現
在、多機能化傾向にある電子機器において、その回路実
装面積が機能の追加に伴って増加する傾向にあるが、こ
の第２の変形例に係る半導体集積回路を用いれば、その
回路実装面積の低減化を有効に図ることができる。
【００８３】上記第１及び第２の変形例においては、そ
れぞれ一例としてＰ形のシリコン基板６１ｐに各種回路
４１及び４２を形成した場合を示したが、もちろんＮ形
のシリコン基板６１ｎに各種回路４１及び４２を形成す
る場合にも適用できる。この場合は、図７の例におい
て、極性を反対にして形成すればよい。
【００８４】
【発明の効果】上述のように、本発明に係る半導体集積
回路によれば、入力される各基準クロック信号の周波数
が互いに異なる複数の回路ブロックへの駆動電源の供給
経路をそれぞれ分離するようにしたので、互いに周波数
の異なる基準クロック信号が入力される複数の回路ブロ
ックを同一基板上に形成することができる。
【００８５】また、本発明に係る半導体集積回路によれ
ば、半導体基板上に、該半導体基板と異なる導電型の第
１のウェル領域を形成し、該第１のウェル領域中に上記
半導体基板と同じ導電型の第２のウェル領域を形成し、
上記各ウェル領域内にそれぞれＦＥＴを主体とした回路
を形成し、これら第１及び第２のウェル領域内に形成さ
れた回路にて１つの上記回路ブロックを構成するように
したので、複数の回路ブロックがそれぞれ第１のウェル
領域にて分離されたかたちとなり、電源の供給経路を第
１のウェル毎に、即ち回路ブロック毎に分離して配線す
ることが可能となる。
【００８６】また、本発明に係る半導体集積回路によれ
ば、半導体基板上に２つの上記回路ブロックを形成し、
これら２つの回路ブロックのうち、一方の回路ブロック
を、固体撮像素子の電荷転送に用いられる垂直転送パル
ス及び水平転送パルスを作成するためのタイミング発生
器とし、他方の回路ブロックを、上記タイミング発生器
にて上記垂直転送パルス及び水平転送パルスを作成する
ための基準パルス信号を発生する同期信号発生器とした
ので、ＣＣＤイメージセンサの駆動パルスを発生するた
めのタイミング発生器及び同期信号発生器を同一基板上
に形成しても各発生器の出力信号にはビートは発生せ
ず、再生画像の画質の劣化を引き起こすことがない。こ
のことは、タイミング発生器及び同期信号発生器を同一
基板上に形成することができることにつながり、ＣＣＤ
イメージセンサを搭載した電子機器の小型化を回路実装
面から達成することができることになる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の実施例が組み込
まれるビデオカメラの回路系の一例を示すブロック図で
ある。
【図２】本実施例に係る半導体集積回路の要部の構成を
示す断面図である。
【図３】本実施例に係る半導体集積回路の要部の構成を
示す等価回路図である。
【図４】本実施例に係る半導体集積回路からの出力信号
を示す波形図であり、同図（ａ）はタイミング発生器か
らの出力信号波形を示し、同図（ｂ）は同期信号発生器
からの出力信号波形を示す。
【図５】本実施例に係る半導体集積回路の他の例を示す
断面図である。
【図６】第１の変形例に係る半導体集積回路の要部の構
成を示す等価回路図である。
【図７】第１の変形例に係る半導体集積回路の要部の構
成を示す断面図である。
【図８】第１の変形例に係る半導体集積回路からの出力
信号を示す波形図であり、同図（ａ）はＣＭＯＳインバ
ータからの出力信号波形を示し、同図（ｂ）は通常の回
路構成を採用した場合においてその演算増幅回路からの
出力信号波形を示し、同図（ｃ）は第１の変形例におけ
る演算増幅回路からの出力信号波形を示す。
【図９】ＣＭＯＳインバータと演算増幅回路の通常の回
路例を示す等価回路図である。
【図１０】第２の変形例に係る半導体集積回路の要部の
構成を示す等価回路図である。
【図１１】第２の変形例に係る半導体集積回路の正負入
出力演算増幅回路からの出力信号を示す波形図である。
【図１２】従来例に係る半導体集積回路の要部の構成を
示す断面図である。
【図１３】従来例に係る半導体集積回路の要部の構成を
示す等価回路図である。
【図１４】従来例に係る半導体集積回路からの出力信号
を示す波形図であり、同図（ａ）はタイミング発生器か
らの出力信号波形を示し、同図（ｂ）は同期信号発生器
からの出力信号波形を示す。
【図１５】従来例に係る半導体集積回路による再生画像
の劣化状態を示す説明図である。
【符号の説明】
１ ＣＣＤイメージセンサ ２ 回路系 ４ 同期信号発生器 ５ タイミング発生器 ６ ＣＣＤ垂直ドライバ ７ 信号処理回路 １１ 第１のＣＭＯＳインバータ １２ 第２のＣＭＯＳインバータ ２１ シリコン基板 ２２Ａｐ 第１のＰ形ウェル領域 ２３Ａｎ 第１のＮ形ウェル領域 ２２Ｂｐ 第２のＰ形ウェル領域 ２３Ｂｎ 第２のＮ形ウェル領域 ２４ 第１のＰＭＯＳＦＥＴ ２５ 第１のＮＭＯＳＦＥＴ ２６ 第２のＰＭＯＳＦＥＴ ２７ 第２のＮＭＯＳＦＥＴ ４１ ＣＭＯＳインバータ ４２ 演算増幅回路 ４３ ＰＭＯＳＦＥＴ ４４ ＮＭＯＳＦＥＴ ４５ カレントミラー回路 ４６ ソース接地回路 ４７Ａ及び４７Ｂ 第１及び第２のＰＭＯＳＦＥＴ ４８Ａ〜４８Ｃ 第１〜第３のＮＭＯＳＦＥＴ ４９ 出力素子 ５０及び５２ 負荷抵抗素子 ５１ 定電流源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/146

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 固体撮像素子と、 動作タイミングが入力基準クロック信号の周波数によっ
    て支配される２つの回路ブロックが同一の半導体基板上
    に形成され、上記２つの回路ブロックに入力される各入
    力基準クロック信号の周波数が互いに異なり、かつ、上
    記各回路ブロックへの駆動電源の供給経路がそれぞれ独
    立されると共に、これらの２つの回路ブロックのうち、
    一方の回路ブロックは、上記固体撮像素子の電荷転送に
    用いられる垂直転送パルス及び水平転送パルスを作成す
    るためのタイミング発生器を形成し、他方の回路ブロッ
    クは、上記タイミング発生器にて上記垂直転送パルス及
    び水平転送パルスを作成するための基準パルス信号を発
    生する同期信号発生器を形成する半導体集積回路とを有
    することを特徴とするカメラ装置。
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