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DE102021113405A1 - Packagestruktur - Google Patents

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DE102021113405A1
DE102021113405A1 DE102021113405.6A DE102021113405A DE102021113405A1 DE 102021113405 A1 DE102021113405 A1 DE 102021113405A1 DE 102021113405 A DE102021113405 A DE 102021113405A DE 102021113405 A1 DE102021113405 A1 DE 102021113405A1
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DE
Germany
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semiconductor die
dielectric layer
vias
encapsulation material
redistribution circuit
Prior art date
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Pending
Application number
DE102021113405.6A
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English (en)
Inventor
Hsien-Wei Chen
Ming-Fa Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

Es wird eine Packagestruktur bereitgestellt, die einen Bauelement-Die, ein isolierendes Verkapselungsmaterial und eine erste Umverteilungsschaltung einschließt. Der Bauelement-Die schließt einen ersten Halbleiter-Die und einen zweiten Halbleiter-Die ein. Der erste Halbleiter-Die ist über den zweiten Halbleiter-Die gestapelt und elektrisch damit verbunden. Das isolierende Verkapselungsmaterial verkapselt den Bauelement-Die seitlich. Das isolierende Verkapselungsmaterial schließt einen ersten Verkapselungsabschnitt und einen zweiten Verkapselungsabschnitt ein, der mit dem ersten Verkapselungsabschnitt verbunden ist. Der erste Verkapselungsabschnitt ist auf dem zweiten Halbleiter-Die angeordnet und verkapselt den ersten Halbleiter-Die seitlich. Der zweite Verkapselungsabschnitt verkapselt den ersten isolierenden Verkapselungsabschnitt den zweiten Halbleiter-Die seitlich. Die erste Umverteilungsschaltungsstruktur ist auf dem Bauelement-Die und einer ersten Oberfläche des isolierenden Verkapselungsmaterials angeordnet, und die erste Umverteilungsschaltungsstruktur ist mit dem Bauelement-Die elektrisch verbunden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/136,744 , eingereicht am 13. Januar 2021, die hiermit durch Bezugnahme in ihrer Gesamtheit hierin aufgenommen wird.
  • HINTERGRUND
  • Halbleiterbauelemente werden in einer Vielzahl von elektronischen Anwendungen wie PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten verwendet. Halbleiterbauelemente werden typischerweise durch aufeinanderfolgendes Abscheiden von Schichten aus isolierendem bzw. dielektrischem Material, Schichten aus leitfähigem Material und Halbleiterschichten über ein Halbleitersubstrat und Strukturieren der verschiedenen Schichten unter Verwendung von Lithographie zur Bildung von Schaltungskomponenten und Elementen darauf gefertigt. Typischerweise werden auf einem einzigen Halbleiterwafer dutzende oder hunderte von integrierten Schaltungen hergestellt. Die individuellen Dies werden durch Zersägen der integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die individuellen Dies werden dann zum Beispiel einzeln in Mehrchipmodulen oder in anderen Arten von Packages verkapselt.
  • Die Halbleiterindustrie verbessert kontinuierlich die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch kontinuierliche Verringerungen der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten in eine gegebene Fläche integriert werden können.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A bis 1D sind Querschnittsansichten, die einen Prozessfluss zur Fertigung von Strukturen von Systemen auf integrierten Schaltungen (SoIC - System on Integrated Circuit) gemäß einigen Ausführungsformen der vorliegenden Offenbarung schematisch veranschaulichen.
    • 2A bis 2N sind Querschnittsansichten, die einen Prozessfluss zur Fertigung von integrierten Fan-Out-Packagestrukturen von SoIC-Strukturen gemäß einigen Ausführungsformen der vorliegenden Offenbarung schematisch veranschaulichen.
    • 3A bis 3N sind Querschnittsansichten, die einen Prozessfluss zur Fertigung von integrierten Fan-Out-Packagestrukturen gemäß einigen anderen Ausführungsformen der vorliegenden Offenbarung schematisch veranschaulichen.
    • 4A bis 4N sind Querschnittsansichten, die einen Prozessfluss zur Fertigung von integrierten Fan-Out-Packagestrukturen gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung schematisch veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Es können auch andere Merkmale und Prozesse eingeschlossen werden. Zum Beispiel können Prüfstrukturen zur Unterstützung der Verifizierungsprüfung des 3D-Packages oder der 3D-IC-Vorrichtungen eingeschlossen werden. Die Prüfstrukturen können zum Beispiel Prüfpads einschließen, die in einer Umverteilungsschicht oder auf einem Substrat gebildet werden, was die Prüfung des 3D-Packages oder der 3D-IC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifizierungsprüfung kann sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Zusätzlich können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodiken verwendet werden, die eine Zwischenverifizierung von erwiesenermaßen fehlerfreien Dies beinhalten, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Gemäß verschiedenen beispielhaften Ausführungsformen werden Packages und die Verfahren zum Bilden derselben bereitgestellt. Die Zwischenstufen beim Bilden der Packages werden veranschaulicht. Es werden Variationen der Ausführungsformen erörtert. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
  • 1A bis 1D sind Querschnittsansichten, die einen Prozessfluss zur Fertigung von Strukturen von Systemen auf integrierten Schaltungen (SoIC - System on Integrated Circuit) gemäß einigen Ausführungsformen der vorliegenden Offenbarung schematisch veranschaulichen.
  • Bezug nehmend auf 1A wird ein Wafer 10 bereitgestellt, der Halbleiter-Dies einschließt. Die Halbleiter-Dies können Logik-Dies, Dies mit System auf einem Chip (SoC - System-on-Chip) oder andere geeignete Halbleiter-Dies sein. Der Wafer 10 kann ein Substrat 12 (z. B. ein Halbleitersubstrat), durch das Substrat durchgehende Durchkontaktierungen (TSV - Through Substrate Via) 14, die in das Substrat 12 eingebettet sind, eine auf dem Substrat 12 angeordnete Verschaltungsstruktur 16 und eine auf der Verschaltungsstruktur 16 angeordnete Bondstruktur 18 einschließen, wobei die durch das Substrat durchgehenden Durchkontaktierungen 14 elektrisch mit der Verschaltungsstruktur 116 verbunden sind. Das Substrat 12 des Halbleiterwafers 10 kann einen kristallinen Siliziumwafer einschließen. Das Substrat 12 kann je nach Designanforderungen verschiedene dotierte Bereiche (z. B. ein Substrat vom p-Typ oder ein Substrat vom n-Typ) einschließen. In einigen Ausführungsformen können die dotierten Bereiche mit Dotierstoffen vom p-Typ oder n-Typ dotiert werden. Die dotierten Bereiche können mit p-Dotierstoffen, wie Bor oder BF2; n-Dotierstoffen, wie Phosphor oder Arsen; und/oder Kombinationen davon dotiert werden. Die dotierten Bereiche können für Fin-Feldeffekttransistoren (FinFET - Fin-type Field Effect Transistor) vom n-Typ und/oder FinFETs vom p-Typ eingerichtet werden. In einigen alternativen Ausführungsformen kann das Substrat 12 aus irgendeinem anderen geeigneten elementaren Halbleiter, wie Diamant oder Germanium; einem geeigneten Verbindungshalbleiter, wie Galliumarsenid, Siliziumkarbid, Indiumarsenid oder Indiumphosphid; oder einem geeigneten Legierungshalbleiter, wie Siliziumgermaniumkarbid, Galliumarsenphosphid oder Indiumgalliumphosphid bestehen.
  • Die durch das Substrat durchgehenden Durchkontaktierungen 14 können durch Bilden von Vertiefungen im Substrat 12 zum Beispiel durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen gebildet werden. Eine dünne Sperrschicht kann konform über die Vorderseite des Substrats 12 und in die Öffnungen abgeschieden werden, beispielsweise durch chemische Gasphasenabscheidung (CVD - Chemical Vapor Deposition), Atomschichtabscheidung (ALD - Atomic Layer Deposition), physikalische Gasphasenabscheidung (PVD - Physical Vapor Deposition), thermische Oxidation, eine Kombination davon und/oder dergleichen. Die Sperrschicht kann ein Nitrid oder ein Oxynitrid, wie Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, eine Kombination davon und/oder dergleichen, umfassen. Ein leitfähiges Material wird über die dünne Sperrschicht und in die Öffnungen abgeschieden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, CVD, ALD, PVD, eine Kombination davon und/oder dergleichen gebildet werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder dergleichen. Das überschüssige leitfähige Material und die Sperrschicht können zum Beispiel durch chemisch-mechanisches Polieren von der Vorderseite des Substrats 12 entfernt werden. Somit können die durch das Substrat durchgehenden Durchkontaktierungen 14 in einigen Ausführungsformen ein leitfähiges Material und eine dünne Sperrschicht zwischen dem leitfähigen Material und dem Substrat 12 umfassen.
  • Die Verschaltungsstruktur 16 kann eine oder mehrere dielektrische Schichten (zum Beispiel eine oder mehrere Schichten von Zwischenschichtdielektrika (ILD - Interlayer Dielectric), Schichten von Zwischenmetalldielektrika (IMD - Intermetal Dielectric) oder dergleichen) und Verschaltungsverdrahtungen einschließen, die in die eine oder die mehreren dielektrischen Schichten eingebettet sind, und die Verschaltungsverdrahtungen sind mit den Halbleiterbauelementen (z. B. FinFETs), die im Substrat 12 und/oder in den durch das Substrat durchgehenden Durchkontaktierungen 14 ausgebildet sind, elektrisch verbunden. Das Material der einen oder der mehreren dielektrischen Schichten kann Siliziumoxid (SiOx, wobei x > 0), Siliziumnitrid (SiNx, wobei x > 0), Siliziumoxynitrid (SiOxNy, wobei x > 0 und y > 0) oder ein anderes geeignetes dielektrisches Material einschließen. Die Verschaltungsverdrahtungen können metallische Verdrahtungen einschließen. Zum Beispiel können die Verschaltungsverdrahtungen Kupferverdrahtungen, Kupferpads, Aluminiumpads oder Kombinationen davon einschließen. In einigen Ausführungsformen können die durch das Substrat durchgehenden Durchkontaktierungen 14 sich durch eine oder mehrere Schichten der Verschaltungsstruktur 16 und in das Substrat 12 erstrecken.
  • Die Bondstruktur 18 kann eine dielektrische Bondschicht 18a und Bonddrähte 18b einschließen, die in die dielektrische Bondschicht 18a eingebettet sind. Das Material der dielektrischen Bondschicht 18a kann Siliziumoxid (SiOx, wobei x > 0), Siliziumnitrid (SiNx, wobei x > 0), Siliziumoxynitrid (SiOxNy, wobei x > 0 und y > 0) oder ein anderes geeignetes dielektrisches Material sein, und die Bonddrähte 18b können leitfähige Durchkontaktierungen (z. B. Kupfer-Durchkontaktierungen), leitfähige Pads (z. B. Kupferpads) oder Kombinationen davon sein. Die Bondstruktur 18 kann durch Abscheiden eines dielektrischen Materials durch einen Prozess zur chemischen Gasphasenabscheidung (CVD - Chemical Vapor Deposition) (z. B. einen Prozess zur plasmaunterstützten CVD oder einen anderen geeigneten Prozess); Strukturieren des dielektrischen Materials, um die dielektrische Bondschicht 18a zu bilden, die Öffnungen oder Durchgangslöcher einschließt; und Füllen der Öffnungen oder Durchgangslöcher, die in der dielektrischen Bondschicht 18a definiert sind, mit leitfähigem Material gebildet werden, um die Bonddrähte 18b zu bilden, die in die dielektrische Bondschicht 18a eingebettet sind.
  • Bezug nehmend auf 1A und 1B wird der Halbleiterwafer 10 durch einen entlang von Ritzlinien SL1 durchgeführten Wafersägeprozess derart vereinzelt, dass vereinzelte Halbleiter-Dies 20 erhalten werden. Jeder der vereinzelten Halbleiter-Dies 20 kann ein Substrat 12, durch das Substrat durchgehende Durchkontaktierungen 14, die in das Substrat 12 eingebettet sind, eine auf dem Substrat 12 angeordnete Verschaltungsstruktur 16 und eine auf der Verschaltungsstruktur 16 angeordnete Bondstruktur 18 einschließen. Wie in 1B veranschaulicht, sind die durch das Substrat durchgehenden Durchkontaktierungen 14 im Substrat 12 und der Verschaltungsstruktur 16 vergraben. Auf dieser Stufe sind die durch das Substrat durchgehenden Durchkontaktierungen 14 nicht von einer Rückfläche des Substrats 12 offenbart.
  • Bezug nehmend auf Figur IC wird ein Halbleiterwafer 11 bereitgestellt, der Halbleiter-Dies einschließt. Die Halbleiter-Dies können Logik-Dies, Dies mit System auf einem Chip (SoC - System-on-Chip) oder andere geeignete Halbleiter-Dies sein. Die Halbleiter-Dies 20 und die Halbleiter-Dies im Halbleiterwafer 11 können dieselbe Funktion oder verschiedene Funktionen erfüllen. In einigen Ausführungsformen sind die Halbleiter-Dies 20 und die Halbleiter-Dies im Halbleiterwafer 11 Dies mit System auf einem Chip (SoC - System-on-Chip). Der Halbleiterwafer 11 kann ein Substrat 13 (z. B. ein Halbleitersubstrat), eine auf dem Substrat 13 angeordnete Verschaltungsstruktur 15 und eine auf der Verschaltungsstruktur 15 angeordnete Bondstruktur 17 einschließen. In einigen Ausführungsformen wird ein Die-Befestigungsfilm 19 an einer Rückfläche des Halbleiterwafers 11 angebracht. Das Substrat 13 des Halbleiterwafers 11 kann einen kristallinen Siliziumwafer einschließen. Das Substrat 13 kann je nach Designanforderungen verschiedene dotierte Bereiche (z. B. ein Substrat vom p-Typ oder ein Substrat vom n-Typ) einschließen. In einigen Ausführungsformen können die dotierten Bereiche mit Dotierstoffen vom p-Typ oder n-Typ dotiert werden. Die dotierten Bereiche können mit p-Dotierstoffen, wie Bor oder BF2; n-Dotierstoffen, wie Phosphor oder Arsen; und/oder Kombinationen davon dotiert werden. Die dotierten Bereiche können für Finnen-Feldeffekttransistoren (FinFET - Fin-type Field Effect Transistor) vom n-Typ und/oder FinFETs vom p-Typ eingerichtet werden. In einigen alternativen Ausführungsformen kann das Substrat 13 aus irgendeinem anderen geeigneten elementaren Halbleiter, wie Diamant oder Germanium; einem geeigneten Verbindungshalbleiter, wie Galliumarsenid, Siliziumkarbid, Indiumarsenid oder Indiumphosphid; oder einem geeigneten Legierungshalbleiter, wie Siliziumgermaniumkarbid, Galliumarsenphosphid oder Indiumgalliumphosphid bestehen.
  • Die Verschaltungsstruktur 15 kann eine oder mehrere dielektrische Schichten (zum Beispiel eine oder mehrere Schichten von Zwischenschichtdielektrika (ILD - Interlayer Dielectric), Schichten von Zwischenmetalldielektrika (IMD - Intermetal Dielectric) oder dergleichen) und Verschaltungsverdrahtungen einschließen, die in die eine oder die mehreren dielektrischen Schichten eingebettet sind, und die Verschaltungsverdrahtungen sind mit Halbleiterbauelementen (z. B. FinFETs), die im Substrat 12 ausgebildet sind, elektrisch verbunden. Das Material der einen oder der mehreren dielektrischen Schichten kann Siliziumoxid (SiOx, wobei x > 0), Siliziumnitrid (SiNx, wobei x > 0), Siliziumoxynitrid (SiOxNy, wobei x > 0 und y > 0) oder ein anderes geeignetes dielektrisches Material einschließen. Die Verschaltungsverdrahtungen können metallische Verdrahtungen einschließen. Zum Beispiel können die Verschaltungsverdrahtungen Kupferverdrahtungen, Kupferpads, Aluminiumpads oder Kombinationen davon einschließen.
  • Die Bondstruktur 17 kann eine dielektrische Bondschicht 17a und Bonddrähte 17b einschließen, die in die dielektrische Bondschicht 17a eingebettet sind. Das Material der dielektrischen Bondschicht 17a kann Siliziumoxid (SiOx, wobei x > 0), Siliziumnitrid (SiNx, wobei x > 0), Siliziumoxynitrid (SiOxNy, wobei x > 0 und y > 0) oder ein anderes geeignetes dielektrisches Material sein, und die Bonddrähte 17b können leitfähige Durchkontaktierungen (z. B. Kupfer-Durchkontaktierungen), leitfähige Pads (z. B. Kupferpads) oder Kombinationen davon sein. Die Bondstruktur 17 kann durch Abscheiden eines dielektrischen Materials durch einen Prozess zur chemischen Gasphasenabscheidung (CVD - Chemical Vapor Deposition) (z. B. einen Prozess zur plasmaunterstützten CVD oder einen anderen geeigneten Prozess); Strukturieren des dielektrischen Materials, um die dielektrische Bondschicht 17a zu bilden, die Öffnungen oder Durchgangslöcher einschließt; und Füllen der Öffnungen oder Durchgangslöcher, die in der dielektrischen Bondschicht 17a definiert sind, mit leitfähigem Material gebildet werden, um die Bonddrähte 17b zu bilden, die in die dielektrische Bondschicht 17a eingebettet sind.
  • Durch einen Chip-an-Wafer-Bondprozess werden die vereinzelten Halbleiter-Dies 20 aufgegriffen und auf dem Halbleiterwafer 11 platziert und daran gebondet, derart dass die Bondstrukturen 18 der vereinzelten Halbleiter-Dies 20 mit der Bondstruktur 17 des Halbleiterwafers 11 in Kontakt sind. Ein Bondprozess wird durchgeführt, um die Bondstrukturen 18 der vereinzelten Halbleiter-Dies 20 an die Bondstruktur 17 des Halbleiterwafers 11 zu bonden. Der Bondprozess kann ein hybrider Bondprozess sein, der Bonden von Dielektrikum an Dielektrikum und Bonden von Metall an Metall einschließt. Nach dem Durchführen des oben erwähnten Bondprozesses wird eine Dielektrikum-an-Dielektrikum-Bondgrenzschicht zwischen der dielektrischen Bondschicht 18a und der dielektrischen Bondschicht 17a gebildet, und Metall-an-Metall-Bondgrenzschichten werden zwischen den Bonddrähten 18c und den Bonddrähten 17b gebildet.
  • Bezug nehmend auf 1C und 1D werden der Halbleiterwafer 11 und der Die-Befestigungsfilm 19 durch einen entlang von Ritzlinien SL2 durchgeführten Wafersägeprozess vereinzelt, derart dass mehrere vereinzelte Bauelement-Dies oder SoIC-Dies 22 erhalten werden. Jeder der vereinzelten SoIC-Dies 22 kann einen vereinzelten Halbleiter-Die 21 und einen vereinzelten Halbleiter-Die 20 einschließen, der über den vereinzelten Halbleiter-Die 21 gestapelt ist, wobei der vereinzelte Halbleiter-Die 20 und der vereinzelte Halbleiter-Die 21 Fläche an Fläche aneinander gebondet sind. Wie in 1D veranschaulicht, werden in jedem der vereinzelten SoIC-Dies 22 Abschnitte der dielektrischen Bondschicht 17a des vereinzelten Halbleiter-Dies 21 freigelegt. Die seitliche Abmessung (z. B. Breite und/oder Länge) des vereinzelten Halbleiter-Dies 21 kann größer als die seitliche Abmessung (z. B. Breite und/oder Länge) des vereinzelten Halbleiter-Dies 20 sein.
  • 2A bis 2N sind Querschnittsansichten, die einen Prozessfluss zur Fertigung von integrierten Fan-Out-Packagestrukturen (InFO - Integrated Fan-Out) von SoIC-Dies gemäß einigen Ausführungsformen der vorliegenden Offenbarung schematisch veranschaulichen. 2A bis 2N veranschaulichen den Packprozess der in 1D gezeigten SoIC-Dies 22 zum Bilden von InFO-Packagestrukturen, so dass die darüberliegenden elektrischen Verbinder (wie Lötbereiche) an Bereiche verteilt werden können, die größer als die SoIC-Dies 22 sind.
  • Bezug nehmend auf 2A wird ein Träger 60 bereitgestellt, der eine darauf gebildete Entbondschicht 62 einschließt. In einigen Ausführungsformen ist der Träger 60 ein Glassubstrat, ein Keramikträger oder dergleichen. Der Träger 60 kann in Draufsicht eine runde Form und eine Größe eines Siliziumwafers aufweisen. Zum Beispiel kann der Träger 60 einen Durchmesser von 8 Zoll, einen Durchmesser von 12 Zoll oder dergleichen aufweisen. Die Entbondschicht 62 kann aus einem Material auf Polymerbasis (z. B. einem Material für photothermische Umwandlung (LTHC - Light To Heat Conversion)) gebildet werden, das anschließend zusammen mit dem Träger 60 von den darüberliegenden Strukturen, die in nachfolgenden Schritten gebildet werden, entfernt werden kann. In einigen Ausführungsformen wird die Entbondschicht 62 aus einem Wärme abgebenden Material auf Epoxidbasis gebildet. In anderen Ausführungsformen wird die Entbondschicht 62 aus einem UV-Klebstoff (UV - Ultraviolett) gebildet. Die Entbondschicht 62 kann als Flüssigkeit abgegeben und gehärtet werden. In alternativen Ausführungsformen ist die Entbondschicht 62 ein Laminatfilm, der auf den Träger 60 laminiert ist. Die obere Fläche der Entbondschicht 62 ist im Wesentlichen planar.
  • Bezug nehmend auf 2A bis 2C wird eine Umverteilungsschaltungsstruktur 61, die eine dielektrische Schicht 64, Umverteilungsverdrahtungen 66 und eine dielektrische Schicht 68 einschließt, auf der Entbondschicht 62 gebildet, derart dass die Entbondschicht 62 zwischen dem Träger 60 und der dielektrischen Schicht 64 der Umverteilungsschaltungsstruktur 61 liegt. Wie in 2A gezeigt, wird die dielektrische Schicht 64 auf der Entbondschicht 62 gebildet. In einigen Ausführungsformen wird die dielektrische Schicht 64 aus einem Polymer gebildet, das auch ein lichtempfindliches Material wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen sein kann, das unter Verwendung eines Fotolithographieprozesses leicht strukturiert werden kann. In einigen Ausführungsformen wird die dielektrische Schicht 64 aus einem Nitrid, wie Siliziumnitrid, einem Oxid, wie Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG) oder dergleichen, gebildet. Wie in 2B gezeigt, werden die Umverteilungsverdrahtungen 66 über der dielektrischen Schicht 64 gebildet. Die Bildung der Umverteilungsverdrahtungen 66 kann Bilden einer Keimschicht (nicht gezeigt) über der dielektrischen Schicht 64, Bilden einer strukturierten Maske (nicht gezeigt), wie einer Fotolackschicht, über der Keimschicht und anschließendes Durchführen eines Plattierungsprozesses auf der freigelegten Keimschicht einschließen. Dann werden die strukturierte Maske und die Abschnitte der mit der strukturierten Maske bedeckten Keimschicht entfernt, so dass die Umverteilungsverdrahtungen 66 zurückbleiben, wie in 2B gezeigt. Gemäß einigen Ausführungsformen schließt die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht ein. Die Keimschicht kann zum Beispiel unter Verwendung von physikalischer Gasphasenabscheidung (PVD - Physical Vapor Deposition) gebildet werden. Das Plattieren kann zum Beispiel unter Verwendung eines stromlosen Plattierens durchgeführt werden. Wie in 2C gezeigt, wird die dielektrische Schicht 68 über der dielektrischen Schicht 64 gebildet, um die Umverteilungsverdrahtungen 66 zu bedecken. Die untere Fläche der dielektrischen Schicht 68 ist mit den oberen Flächen der Umverteilungsverdrahtungen 66 und der dielektrischen Schicht 64 in Kontakt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 68 aus einem Polymer gebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann. In einigen Ausführungsformen wird die dielektrische Schicht 68 aus einem Nitrid, wie Siliziumnitrid, einem Oxid, wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen, gebildet. Die dielektrische Schicht 68 wird dann strukturiert, um Öffnungen 70 darin zu bilden. Infolgedessen werden Abschnitte der Umverteilungsverdrahtungen 66 durch die Öffnungen 70 in der dielektrischen Schicht 68 freigelegt. 2C und die nachfolgenden Figuren veranschaulichen zu Veranschaulichungszwecken eine einzige Umverteilungsschaltungsstruktur 61 mit einschichtigen Umverteilungsverdrahtungen 66, und einige Ausführungsformen können durch Wiederholen der vorstehend erörterten Prozesse eine Vielzahl von Schichten von Umverteilungsverdrahtungen 66 aufweisen.
  • Bezug nehmend auf 2D werden nach dem Bilden der Umverteilungsschaltungsstruktur 61 über der vom Träger 60 getragenen Entbondschicht 62 Metallsäulen 72 auf der Umverteilungsschaltungsstruktur 61 gebildet und mit den Umverteilungsverdrahtungen 66 der Umverteilungsschaltungsstruktur 61 elektrisch verbunden. Die Metallsäulen 72 werden in der gesamten Beschreibung auch als leitfähige durchgehende Durchkontaktierungen 72 bezeichnet, da die Metallsäulen 72 das anschließend gebildete Formmaterial (gezeigt in 2G) durchdringen. In einigen Ausführungsformen werden die leitfähigen durchgehenden Durchkontaktierungen 72 durch Plattieren gebildet. Das Plattieren der leitfähigen durchgehenden Durchkontaktierungen 72 kann Bilden einer flächendeckenden Keimschicht (nicht gezeigt) über der dielektrischen Schicht 68, die sich in die in 2C gezeigten Öffnungen 70 erstreckt, Bilden und Strukturieren eines Fotolacks (nicht gezeigt) und Plattieren der leitfähigen durchgehenden Durchkontaktierungen 72 auf den Abschnitten der Keimschicht einschließen, die durch die Öffnungen im Fotolack freigelegt sind. Der Fotolack und die Abschnitte der mit dem Fotolack bedeckten Keimschicht werden dann entfernt. Das Material der leitfähigen durchgehenden Durchkontaktierungen 72 kann Kupfer, Aluminium oder dergleichen einschließen. Die leitfähigen durchgehenden Durchkontaktierungen 72 können die Form von Stäben aufweisen. Die Formen der leitfähigen durchgehenden Durchkontaktierungen 72 in Draufsicht können Kreise, Rechtecke, Quadrate, Sechsecke oder dergleichen sein.
  • Bezug nehmend auf 2E wird nach dem Bilden der leitfähigen durchgehenden Durchkontaktierungen 72 mindestens ein vereinzelter SoIC-Die, z. B wie der vereinzelte SoIC-Die 22, der in 1D gezeigt ist, aufgegriffen und über der dielektrischen Schicht 68 der Umverteilungsschaltungsstruktur 61 platziert. Zu Veranschaulichungszwecken sind in 2E nur ein einziger vereinzelter SoIC-Die 22 und die leitfähigen durchgehenden Durchkontaktierungen 72 veranschaulicht, die ihn umgeben. Es sei jedoch angemerkt, dass die in 2A bis 2N gezeigten Prozessschritte auf Waferebene durchgeführt werden können, und in einigen Ausführungsformen auf allen der vereinzelten SoIC-Dies 22 und der leitfähigen durchgehenden Durchkontaktierungen 72, die über dem Träger 60 angeordnet sind, durchgeführt werden. Wie in 2E gezeigt, sind die Halbleiter-Dies 20 der oberen Ebene über den Halbleiter-Die 21 der unteren Ebene gestapelt, und die Rückfläche des Halbleiter-Dies 21 der unteren Ebene im vereinzelten SoIC-Die 22 haftet durch den Die-Befestigungsfilm 19 an der dielektrischen Schicht 68. In einigen Ausführungsformen ist der Die-Befestigungsfilm 19 ein Klebefilm (z. B. ein Epoxidfilm, ein Siliziumfilm usw.).
  • Bezug nehmend auf 2F wird ein isolierendes Verkapselungsmaterial 76 über der Umverteilungsschaltungsstruktur 61 gebildet, um den SoIC-Die 22 und die leitfähigen durchgehenden Durchkontaktierungen 72 zu bedecken. Das isolierende Verkapselungsmaterial 76 kann eine Formmasse (z. B. Epoxid oder ein anderes geeignetes Harz) sein, die durch einen Überspritzungsprozess gebildet wird. Das isolierende Verkapselungsmaterial 76 füllt die Zwischenräume zwischen benachbarten leitfähigen durchgehenden Durchkontaktierungen 72, die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene und die Zwischenräume zwischen den leitfähigen durchgehenden Durchkontaktierungen 72 und dem SoIC-Die 22. Die obere Fläche des isolierenden Verkapselungsmaterials 76 liegt höher als die Rückfläche der Halbleiter-Dies 20 der oberen Ebene und die leitfähigen durchgehenden Durchkontaktierungen 72.
  • Als Nächstes wird, wie in 2G gezeigt ist, eine Planarisierung, wie ein Prozess zum chemisch-mechanischen Polieren (CMP) und/oder ein mechanischer Schleifprozess, durchgeführt, um das isolierende Verkapselungsmaterial 76 teilweise zu entfernen, bis die leitfähigen durchgehenden Durchkontaktierungen 72, die Substrate 12 und die durch das Substrat durchgehenden Durchkontaktierungen 14 in den Halbleiter-Dies 20 der oberen Ebene freigelegt sind. Nach dem Dünnen des isolierenden Verkapselungsmaterial 76 wird ein isolierendes Verkapselungsmaterial 76' gebildet, um den SoIC-Die 22 und die leitfähigen durchgehenden Durchkontaktierungen 72 seitlich zu verkapseln. Aufgrund der Planarisierung sind die oberen Enden der leitfähigen durchgehenden Durchkontaktierungen 72 innerhalb von Prozessschwankungen im Wesentlichen bündig oder koplanar mit der Rückfläche der Halbleiter-Dies 20 der oberen Ebene und im Wesentlichen bündig oder koplanar mit der oberen Fläche des isolierenden Verkapselungsmaterials 76'. In den veranschaulichten beispielhaften Ausführungsformen wird die Planarisierung durchgeführt, bis die leitfähigen durchgehenden Durchkontaktierungen 72 und die durch das Substrat durchgehenden Durchkontaktierungen 14 in den Halbleiter-Dies 20 der oberen Ebene freigelegt sind. Die Substrate 12 des Halbleiter-Dies 20 der oberen Ebene werden teilweise entfernt, bis die durch das Substrat durchgehenden Durchkontaktierungen 14 freigelegt sind.
  • Wie in 2G gezeigt, kann das isolierende Verkapselungsmaterial 76' die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene füllen. Außerdem ist das isolierende Verkapselungsmaterial 76' in Kontakt mit den Abschnitten der dielektrischen Bondschicht 17a des Halbleiter-Dies 21 der unteren Ebene, die nicht von den Halbleiter-Dies 20 der oberen Ebene bedeckt sind. In einigen Ausführungsformen schließt das isolierende Verkapselungsmaterial 76' einen ersten Verkapselungsabschnitt 76a und einen zweiten Verkapselungsabschnitt 76b ein. Der erste Verkapselungsabschnitt 76a bedeckt die Abschnitte der dielektrischen Bondschicht 17a des Halbleiter-Dies 21 der unteren Ebene, die nicht von den Halbleiter-Dies 20 der oberen Ebene bedeckt sind. Der erste Verkapselungsabschnitt 76a füllt die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene und ist mit Seitenwänden der Halbleiter-Dies 20 der oberen Ebene in Kontakt. Eine Dicke des ersten Verkapselungsabschnitts 76A ist im Wesentlichen gleich wie die der Halbleiter-Dies 20 der oberen Ebene. Der zweite Verkapselungsabschnitt 76b verkapselt den SoIC-Die 22 und den ersten Verkapselungsabschnitt 76a seitlich. Außerdem schließt der zweite Verkapselungsabschnitt 76b an den ersten Verkapselungsabschnitt 76a an und ist mit Seitenwänden des Halbleiter-Dies 21 der unteren Ebene in Kontakt. Der zweite Verkapselungsabschnitt 76b und der erste Verkapselungsabschnitt 76a können integral als ein einstückiges Verkapselungsmaterial ausgebildet sein und das gleiche Material aufweisen. Eine Dicke des zweiten Verkapselungsabschnitts 76b ist im Wesentlichen gleich einer Gesamtdicke des SoIC-Dies 22 und des Die-Befestigungsfilms 19.
  • 2H bis 2M veranschaulichen die Bildung einer Umverteilungsschaltungsstruktur 77 und von Lötbereichen. Wie in 2H bis 2L gezeigt, wird eine Umverteilungsschaltungsstruktur 77, die eine dielektrische Schicht 78, Umverteilungsverdrahtungen 80, eine dielektrische Schicht 82, Umverteilungsverdrahtungen 86 und eine dielektrische Schicht 88 einschließt, über den Substraten 12 und dem isolierenden Verkapselungsmaterial 76' gebildet. Wie in 2M gezeigt, werden Lötbereiche, die Metallurgien unter den Höckern (UBMs - Under-Bump Metallurgies) 92 einschließen, und elektrische Verbinder 94, die auf den UBMs 92 angeordnet sind, auf der Umverteilungsschaltungsstruktur 77 gebildet.
  • Bezug nehmend auf 2H wird eine dielektrische Schicht 78 auf den Halbleiter-Dies 20 der oberen Ebene des SoIC-Dies 22 und dem isolierenden Verkapselungsmaterial 76' gebildet. In einigen Ausführungsformen wird die dielektrische Schicht 78 aus einem Polymer, wie PBO, Polyimid oder dergleichen, gebildet. In einigen Ausführungsformen wird die dielektrische Schicht 78 aus Siliziumnitrid, Siliziumoxid oder dergleichen gebildet. Die Öffnungen 79 werden in der dielektrischen Schicht 78 gebildet, um leitfähige durchgehende Durchkontaktierungen 72 und die durch das Substrat durchgehenden Durchkontaktierungen 14 freizulegen. Die Bildung der Öffnungen 79 kann durch einen Fotolithographieprozess durchgeführt werden.
  • Als Nächstes werden Bezug nehmend auf 21 Umverteilungsverdrahtungen 80 derart gebildet, dass sie mit den durch das Substrat durchgehenden Durchkontaktierungen 14 und den leitfähigen durchgehenden Durchkontaktierungen 72 verbunden sind. Die Umverteilungsverdrahtungen 80 können auch die durch das Substrat durchgehenden Durchkontaktierungen 14 und die leitfähigen durchgehenden Durchkontaktierungen 72 miteinander verbinden. Die Umverteilungsverdrahtungen 80 können Metallbahnen (Metallleitungen) über der dielektrischen Schicht 78 sowie Metall-Durchkontaktierungen einschließen, die sich in die Öffnungen 79 erstrecken (gezeigt in 2H), um mit den leitfähigen durchgehenden Durchkontaktierungen 72 und den durch das Substrat durchgehenden Durchkontaktierungen 14 elektrisch verbunden zu werden. In einigen Ausführungsformen werden die Umverteilungsverdrahtungen 80 in einem Plattierungsprozess gebildet, wobei jede der Umverteilungsverdrahtungen 80 eine Keimschicht (nicht gezeigt) und ein plattiertes metallisches Material über der Keimschicht einschließt. Die Keimschicht und das plattierte Material können aus demselben Material oder aus verschiedenen Materialien gebildet werden. Die Umverteilungsverdrahtungen 80 können ein Metall oder eine Metalllegierung, einschließlich Aluminium, Kupfer, Wolfram und Legierungen davon, umfassen. Die Umverteilungsverdrahtungen 80 werden aus nicht lötfähigen Materialien gebildet. Die Durchkontaktierungsabschnitte der Umverteilungsverdrahtungen 80 können in physischem Kontakt mit den oberen Fläche der durch das Substrat durchgehenden Durchkontaktierungen 14 sein.
  • Bezug nehmend auf 2J wird eine dielektrische Schicht 82 über den Umverteilungsverdrahtungen 80 und der dielektrischen Schicht 78 gebildet. Die dielektrische Schicht 82 kann unter Verwendung eines Polymers gebildet werden, das aus den gleichen Kandidatenmaterialien wie jenen der dielektrischen Schicht 78 ausgewählt werden kann. Zum Beispiel kann die dielektrische Schicht 82 PBO, Polyimid, BCB oder dergleichen einschließen. In einigen Ausführungsformen kann die dielektrische Schicht 82 nicht-organische dielektrische Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder dergleichen einschließen. Außerdem werden Öffnungen 84 in der dielektrischen Schicht 82 gebildet, um die Umverteilungsverdrahtungen 80 freizulegen. Die Bildung der Öffnungen 84 kann durch einen Fotolithographieprozess durchgeführt werden.
  • Bezug nehmend auf 2K veranschaulicht 2K die Bildung von Umverteilungsverdrahtungen 86, die mit den Umverteilungsverdrahtungen 80 elektrisch verbunden sind. Bei der Bildung der Umverteilungsverdrahtungen 86 können ähnliche Verfahren und Materialien wie jene eingesetzt werden, die zum Bilden der Umverteilungsverdrahtungen 80 verwendet werden.
  • Bezug nehmend auf 2L wird eine zusätzliche dielektrische Schicht 88, die eine Polymerschicht sein kann, gebildet, um die Umverteilungsverdrahtungen 86 und die dielektrische Schicht 82 zu bedecken. Die dielektrische Schicht 88 kann aus den gleichen Kandidatenpolymeren ausgewählt werden, die zum Bilden der dielektrischen Schichten 78 und 82 verwendet werden. Öffnung(en) 90 werden dann in der dielektrischen Schicht 88 gebildet, um die Metallpadbereiche von Umverteilungsverdrahtungen 86 freizulegen. Die Bildung der Öffnungen 90 kann durch einen Fotolithografieprozess durchgeführt werden.
  • 2M veranschaulicht die Bildung der UBMs 92 und der elektrischen Verbinder 94 gemäß einigen beispielhaften Ausführungsformen. Bezug nehmend auf 2M kann die Bildung der UBMs 92 Abscheidung und Strukturierung einschließen. Die Bildung der elektrischen Verbinder 94 kann Platzieren von Lot auf den freiliegenden Abschnitten der UBMs 92 und anschließendes Wiederaufschmelzen des Lots zum Bilden von Lötperlen einschließen. In einigen Ausführungsformen einschließt die Bildung der elektrischen Verbinder 94 Durchführen eines Plattierungsschritts zum Bilden von Lötbereichen über Umverteilungsverdrahtungen 86 und anschließendes Wiederaufschmelzen der Lötbereiche. Die elektrischen Verbinder 94 können auch Metallsäulen oder Metallsäulen und Lötkappen einschließen, die auch durch Plattierung gebildet werden können. In der gesamten Beschreibung wird die kombinierte Struktur, die das SoIC-Die 22, die leitfähigen durchgehenden Durchkontaktierungen 72, das isolierende Verkapselungsmaterial 76', die Umverteilungsschaltungsstrukturen 61 und die Umverteilungsschaltungsstrukturen 77 einschließt, als Package 100 bezeichnet, das ein Verbundwafer mit einer runden Form in Draufsicht sein kann.
  • Als Nächstes wird das Package 100 vom Träger 60 entbondet. Die Entbondschicht 62 wird ebenfalls vom Package 100 gereinigt. Das Entbonden kann durch Bestrahlen der Entbondschicht 62 mit Licht, wie UV-Licht oder Laserlicht, zum Zersetzen der Entbondschicht 62 durchgeführt werden. Im Entbondprozess kann ein Klebeband (nicht gezeigt) an die dielektrische Schicht 88 und die elektrischen Verbinder 94 geklebt werden. In nachfolgenden Schritten werden der Träger 60 und die Entbondschicht 62 vom Package 100 entfernt. Ein Die-Sägeprozess wird durchgeführt, um das Package 100 in mehrere integrierte Fan-Out-Packages (InFO - Integrated Fan-out) zu zersägen, die jeweils mindestens einen SoIC-Die 22, leitfähige durchgehende Durchkontaktierungen 72, ein isolierendes Verkapselungsmaterial 76, Umverteilungsschaltungsstrukturen 61 und Umverteilungsschaltungsstrukturen 77 einschließt. Eines der resultierenden Packages ist als Package 100 gezeigt, das in 2N veranschaulicht ist.
  • 2N veranschaulicht eine Package-auf-Package-Struktur (PoP - Package on Package) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Bezug nehmend auf 2N wird ein weiteres Package 200 bereitgestellt und an das Package 102 gebondet, derart dass eine PoP-Struktur gebildet wird. In einigen Ausführungsformen der vorliegenden Offenbarung erfolgt das Bonden zwischen dem Package 200 und dem Package 102 durch Lötbereiche 98, welche die Metallpadabschnitte der Umverteilungsverdrahtungen 66 mit den Metallpads im Package 200 verbinden. In einigen Ausführungsformen schließt das Package 200 Bauelement-Dies 202 ein, die Speicher-Dies, wie Dies eines statischen Direktzugriffsspeichers (SRAM - Static Random Access Memory), Dies eines dynamischen Direktzugriffsspeichers (DRAM - Dynamic Random Access Memory) oder dergleichen, sein können. In einigen beispielhaften Ausführungsformen können die Speicher-Dies auch an ein Packagesubstrat 204 gebondet werden.
  • 3A bis 3N sind Querschnittsansichten, die einen Prozessfluss zur Fertigung von integrierten Fan-Out-Packagestrukturen von SoIC-Dies gemäß einigen Ausführungsformen der vorliegenden Offenbarung schematisch veranschaulichen.
  • Bezug nehmend auf 3A bis 3D wird, da die in 3A bis 3D veranschaulichten Prozesse gleich wie die in 2A bis 2D veranschaulichten Prozesse sind, eine detaillierte Beschreibung im Hinblick auf 3A bis 3D unterlassen.
  • Bezug nehmend auf 3E wird nach dem Bilden der leitfähigen durchgehenden Durchkontaktierungen 72 mindestens ein vereinzelter SoIC-Die 22, der in 1D gezeigt ist, aufgegriffen und über der dielektrischen Schicht 68 der Umverteilungsschaltungsstruktur 61 platziert. Zu Veranschaulichungszwecken sind in 3E nur ein einziger vereinzelter SoIC-Die 22 und seine leitfähigen durchgehenden Durchkontaktierungen 72 veranschaulicht, die ihn umgeben. Es sei jedoch angemerkt, dass die in 3A bis 3N gezeigten Prozessschritte in einer Vielzahl von Bereichen auf Waferebene durchgeführt werden können, und in einigen Ausführungsformen auf allen der vereinzelten SoIC-Dies 22 und der leitfähigen durchgehenden Durchkontaktierungen 72, die über dem Träger 60 angeordnet sind, durchgeführt werden können.. Wie in 3E gezeigt, sind die Halbleiter-Dies 20 der oberen Ebene über den Halbleiter-Die 21 der unteren Ebene gestapelt, und die Rückfläche des Halbleiter-Dies 21 der unteren Ebene im vereinzelten SoIC-Die 22 haftet durch den Die-Befestigungsfilm 19 an der dielektrischen Schicht 68. In einigen Ausführungsformen ist der Die-Befestigungsfilm 19 ein Klebefilm (z. B. ein Epoxidfilm, ein Siliziumfilm usw.).
  • Nachdem das vereinzelte SoIC-Die 22 über der dielektrischen Schicht 68 montiert war, wird ein Entfernungsprozess durchgeführt, um die Substrate 12 der Halbleiter-Dies 20 der oberen Ebene teilweise zu entfernen, bis die durch das Substrat durchgehenden Durchkontaktierungen 14 von den Rückflächen der Substrate 12 hervorstehen. In einigen Ausführungsformen sind die Substrate 12 Siliziumsubstrate, und es wird ein Silizium-Vertiefungsprozess durchgeführt, um die Substrate 12 teilweise zu entfernen (z. B. zu dünnen), wobei ein isotroper Ätzprozess zum teilweisen Entfernen der Substrate 12 verwendet wird, derart dass die durch das Substrat durchgehenden Durchkontaktierungen 14 von den Rückflächen der Substrate 12 hervorstehen, und ein Ätzmittel, das zum Ätzen der Substrate 12 verwendet wird, schließt Schwefelhexafluorid (SF6) oder ein anderes geeignetes Ätzmittel ein. Der horizontale Höhenunterschied zwischen den oberen Enden der durch das Substrat durchgehenden Durchkontaktierungen 14 und der Rückflächen der Substrate 12 kann in einem Bereich von etwa 1 Mikrometer bis etwa 2 Mikrometer liegen.
  • Bezug nehmend auf 3F wird ein isolierendes Verkapselungsmaterial 76 über der Umverteilungsschaltungsstruktur 61 gebildet, um den SoIC-Die 22 und die leitfähigen durchgehenden Durchkontaktierungen 72 zu bedecken. Das isolierende Verkapselungsmaterial 76 kann eine Formmasse (z. B. Epoxid oder ein anderes geeignetes Harz) sein, die durch einen Überspritzungsprozess gebildet wird. Das isolierende Verkapselungsmaterial 76 füllt die Zwischenräume zwischen benachbarten leitfähigen durchgehenden Durchkontaktierungen 72, die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene und die Zwischenräume zwischen den leitfähigen durchgehenden Durchkontaktierungen 72 und dem SoIC-Die 22. Die obere Fläche des isolierenden Verkapselungsmaterials 76 liegt höher als die oberen Enden der durch das Substrat durchgehenden Durchkontaktierungen 14, der Rückfläche der Halbleiter-Dies 20 der oberen Ebene und der leitfähigen durchgehenden Durchkontaktierungen 72.
  • Als Nächstes wird, wie in 3G gezeigt ist, eine Planarisierung, wie ein Prozess zum chemisch-mechanischen Polieren (CMP) und/oder ein mechanischer Schleifprozess, durchgeführt, um das isolierende Verkapselungsmaterial 76 teilweise zu entfernen, bis die leitfähigen durchgehenden Durchkontaktierungen 72 und die durch das Substrat durchgehenden Durchkontaktierungen 14, die von der Rückfläche der Halbleiter-Dies 20 der oberen Ebene hervorstehen, freigelegt sind. Nach dem Dünnen des isolierenden Verkapselungsmaterials 76 wird ein isolierendes Verkapselungsmaterial 76" gebildet, um den SoIC-Die 22 und die leitfähigen durchgehenden Durchkontaktierungen 72 seitlich zu verkapseln. Aufgrund der Planarisierung sind die oberen Enden der leitfähigen durchgehenden Durchkontaktierungen 72 und die oberen Enden der durch das Substrat durchgehenden Durchkontaktierungen 14 innerhalb von Prozessschwankungen im Wesentlichen bündig oder koplanar mit der oberen Fläche des isolierenden Verkapselungsmaterials 76". In den veranschaulichten beispielhaften Ausführungsformen wird die Planarisierung durchgeführt, bis die leitfähigen durchgehenden Durchkontaktierungen 72 und die durch das Substrat durchgehenden Durchkontaktierungen 14, die von den Halbleiter-Dies 20 der oberen Ebene hervorstehen, freigelegt sind.
  • Wie in 3G gezeigt, kann das isolierende Verkapselungsmaterial 76" die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene füllen. Das isolierende Verkapselungsmaterial 76" bedeckt die Rückfläche der Halbleiter-Dies 20 der oberen Ebene. Außerdem ist das isolierende Verkapselungsmaterial 76" in Kontakt mit den Abschnitten der dielektrischen Bondschicht 17a des Halbleiter-Dies 21 der unteren Ebene, die nicht von den Halbleiter-Dies 20 der oberen Ebene bedeckt sind. In einigen Ausführungsformen schließt das isolierende Verkapselungsmaterial 76" einen ersten Verkapselungsabschnitt 76a, einen zweiten Verkapselungsabschnitt 76b und einen dritten Verkapselungsabschnitt 76c ein. Der erste Verkapselungsabschnitt 76a bedeckt die Abschnitte der dielektrischen Bondschicht 17a des Halbleiter-Dies 21 der unteren Ebene, die nicht von den Halbleiter-Dies 20 der oberen Ebene bedeckt sind. Der erste Verkapselungsabschnitt 76a füllt die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene und ist mit Seitenwänden der Halbleiter-Dies 20 der oberen Ebene in Kontakt. Die Dicke T1 des ersten Verkapselungsabschnitts 76a ist im Wesentlichen gleich wie die der Halbleiter-Dies 20 der oberen Ebene. Der zweite Verkapselungsabschnitt 76b verkapselt den SoIC-Die 22 und den ersten Verkapselungsabschnitt 76a seitlich. Der zweite Verkapselungsabschnitt 76b schließt an den ersten Verkapselungsabschnitt 76a an und ist mit Seitenwänden des Halbleiter-Dies 21 der unteren Ebene in Kontakt. Die Dicke T2 des zweiten Verkapselungsabschnitts 76b ist im Wesentlichen gleich einer Gesamtdicke des SoIC-Dies 22 und des Die-Befestigungsfilms 19. Außerdem bedeckt der dritte Verpackungsabschnitt 76c die Rückflächen der Halbleiter-Dies 20 der oberen Ebene und verkapselt seitlich die durch das Substrat durchgehenden Durchkontaktierungen 14, die von den Rückflächen der Halbleiter-Dies 20 der oberen Ebene hervorstehen. Mit anderen Worten durchdringen die durch das Substrat durchgehenden Durchkontaktierungen 14, die von den Rückflächen der Halbleiter-Dies 20 der oberen Ebene hervorstehen, den dritten Verkapselungsabschnitt 76c. Der dritte Verkapselungsabschnitt 76c ist vom ersten Verkapselungsabschnitt 76a seitlich umgeben und schließt an diesen an. Die Dicke T3 des dritten Verkapselungsabschnitts 76c kann im Bereich von etwa 1 Mikrometer bis etwa 2 Mikrometer liegen. Es sei angemerkt, dass die Substrate 12 der Halbleiter-Dies 20 der oberen Ebene noch von dem dritten Verkapselungsabschnitt 76c bedeckt sind und auf dieser Stufe noch nicht offenbart sind.
  • 3H bis 3M veranschaulichen die Bildung einer Umverteilungsschaltungsstruktur 77 und von Lötbereichen. Wie in 3H bis 3L gezeigt, wird eine Umverteilungsschaltungsstruktur 77, die eine dielektrische Schicht 78, Umverteilungsverdrahtungen 80, eine dielektrische Schicht 82, Umverteilungsverdrahtungen 86 und eine dielektrische Schicht 88 einschließt, auf den oberen Enden der leitfähigen durchgehenden Durchkontaktierungen 72, den oberen Enden der durch das Substrat durchgehenden Durchkontaktierungen 14 und dem isolierenden Verkapselungsmaterial 76" gebildet. Die Umverteilungsschaltungsstruktur 77 ist durch das isolierende Verkapselungsmaterial 76" von den Substraten 12 beabstandet. Wie in 3M gezeigt, werden Lötbereiche, die Metallurgien unter den Höckern (UBMs - Under-Bump Metallurgies) 92 einschließen, und elektrische Verbinder 94, die auf den UBMs 92 angeordnet sind, auf der Umverteilungsschaltungsstruktur 77 gebildet.
  • Bezug nehmend auf 3H bis 3N können ähnliche Prozesse und Materialien wie jene verwendet werden, die vorstehend mit Bezug auf 2H bis 2N erörtert wurden.
  • 4A bis 4N sind Querschnittsansichten, die einen Prozessfluss zur Fertigung von integrierten Fan-Out-Packagestrukturen von SoIC-Dies gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung schematisch veranschaulichen.
  • Bezug nehmend auf 4A bis 4D können ähnliche Prozesse und/oder Materialien wie jene verwendet werden, die vorstehend mit Bezug auf 2A bis 2D erörtert wurden.
  • Bezug nehmend auf 4E wird nach dem Bilden der leitfähigen durchgehenden Durchkontaktierungen 72 mindestens ein vereinzelter SoIC-Die 22, wie der vereinzelte SoIC-Die, der in 1D gezeigt ist, aufgegriffen und über der dielektrischen Schicht 68 der Umverteilungsschaltungsstruktur 61 platziert. Zu Veranschaulichungszwecken sind in 4E nur ein einziger vereinzelter SoIC-Die 22 und seine leitfähigen durchgehenden Durchkontaktierungen 72 veranschaulicht, die ihn umgeben. Es sei jedoch angemerkt, dass die in 4A bis 4N gezeigten Prozessschritte in einer Vielzahl von Bereichen auf Waferebene durchgeführt werden können, und in einigen Ausführungsformen auf allen der vereinzelten SoIC-Dies 22 und der leitfähigen durchgehenden Durchkontaktierungen 72, die über dem Träger 60 angeordnet sind, durchgeführt werden können. Wie in 4E gezeigt, sind die Halbleiter-Dies 20 der oberen Ebene über den Halbleiter-Die 21 der unteren Ebene gestapelt, und die Rückfläche des Halbleiter-Dies 21 der unteren Ebene im vereinzelten SoIC-Die 22 haftet durch den Die-Befestigungsfilm 19 an der dielektrischen Schicht 68. In einigen Ausführungsformen ist der Die-Befestigungsfilm 19 ein Klebefilm (z. B. ein Epoxidfilm, ein Siliziumfilm usw.).
  • Nachdem das vereinzelte SoIC-Die 22 über der dielektrischen Schicht 68 montiert war, wird ein Entfernungsprozess durchgeführt, um die Substrate 12 der Halbleiter-Dies 20 der oberen Ebene teilweise zu entfernen, bis die durch das Substrat durchgehenden Durchkontaktierungen 14 von den Rückflächen der Substrate 12 hervorstehen. In einigen Ausführungsformen sind die Substrate 12 Siliziumsubstrate, und es wird ein Silizium-Vertiefungsprozess durchgeführt, um die Substrate 12 teilweise zu entfernen (z. B. zu dünnen), wobei ein isotroper Ätzprozess zum teilweisen Entfernen der Substrate 12 verwendet wird, derart dass die durch das Substrat durchgehenden Durchkontaktierungen 14 von den Rückflächen der Substrate 12 hervorstehen, und ein Ätzmittel, das zum Ätzen der Substrate 12 verwendet wird, schließt Schwefelhexafluorid (SF6) oder ein anderes geeignetes Ätzmittel ein. Der horizontale Höhenunterschied zwischen den oberen Enden der durch das Substrat durchgehenden Durchkontaktierungen 14 und der Rückflächen der Substrate 12 kann in einem Bereich von etwa 1 Mikrometer bis etwa 2 Mikrometer liegen.
  • Nachdem das Prozess zum teilweisen Entfernen des Substrats 12 durchgeführt wurde, wird eine dielektrische Schicht 74 konform über der Umverteilungsschaltungsstruktur 61 gebildet, um den SoIC-Die 22 und die leitfähigen durchgehenden Durchkontaktierungen 72 zu bedecken. In einigen Ausführungsformen kann das Material der dielektrischen Schicht 74 Siliziumoxid (SiOx, wobei x > 0), Siliziumnitrid (SiNx, wobei x > 0), Siliziumoxynitrid (SiOxNy, wobei x > 0 und y > 0) oder ein anderes geeignetes dielektrisches Material sein. Die Dicke der dielektrischen Schicht 74 kann im Bereich von etwa 4 Mikrometer bis etwa 6 Mikrometer liegen.
  • Bezug nehmend auf 4F wird ein isolierendes Verkapselungsmaterial 76 auf der dielektrischen Schicht 74 gebildet, das die Umverteilungsschaltungsstruktur 61, den SoIC-Die 22 und die leitfähigen durchgehenden Durchkontaktierungen 72 bedeckt. Das isolierende Verkapselungsmaterial 76 kann eine Formmasse (z. B. Epoxid oder ein anderes geeignetes Harz) sein, die durch einen Überspritzungsprozess gebildet wird. Das isolierende Verkapselungsmaterial 76 füllt die Zwischenräume zwischen benachbarten leitfähigen durchgehenden Durchkontaktierungen 72, die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene und die Zwischenräume zwischen den leitfähigen durchgehenden Durchkontaktierungen 72 und dem SoIC-Die 22. Die obere Fläche des isolierenden Verkapselungsmaterials 76 liegt höher als die oberen Enden der durch das Substrat durchgehenden Durchkontaktierungen 14, der Rückfläche der Halbleiter-Dies 20 der oberen Ebene und der leitfähigen durchgehenden Durchkontaktierungen 72.
  • Als Nächstes wird, wie in 4G gezeigt ist, eine Planarisierung, beispielsweise ein Prozess zum chemisch-mechanischen Polieren (CMP) und/oder ein mechanischer Schleifprozess, durchgeführt, um das isolierende Verkapselungsmaterial 76 und die dielektrische Schicht 74 teilweise zu entfernen, bis die durch das Substrat durchgehenden Durchkontaktierungen 14, die von den Halbleiter-Dies 20 der oberen Ebene hervorstehen, freigelegt sind. Nachdem das isolierende Verkapselungsmaterial 76 und die dielektrische Schicht 74 teilweise entfernt wurden, wird ein isolierendes Verkapselungsmaterial 76''' gebildet, um den SoIC-Die 22 und die leitfähigen durchgehenden Durchkontaktierungen 72 seitlich zu verkapseln. Aufgrund der Planarisierung sind die oberen Enden der leitfähigen durchgehenden Durchkontaktierungen 72 und die oberen Enden der durch das Substrat durchgehenden Durchkontaktierungen 14 innerhalb von Prozessschwankungen im Wesentlichen bündig oder koplanar mit der oberen Fläche des isolierenden Verkapselungsmaterials 76'''. In den veranschaulichten beispielhaften Ausführungsformen wird die Planarisierung durchgeführt, bis die durch das Substrat durchgehenden Durchkontaktierungen 14, die von den Halbleiter-Dies 20 der oberen Ebene hervorstehen, freigelegt sind. Außerdem wird nach dem Bilden des isolierenden Verkapselungsmaterials 76''' ein Abschnitt der dielektrischen Schicht 74, der die Rückfläche der Halbleiter-Dies 20 der oberen Ebene bedeckt, freigelegt, und die obere Fläche des freigelegten Abschnitts der dielektrischen Schicht 74 ist innerhalb von Prozessschwankungen im Wesentlichen bündig oder koplanar mit der oberen Fläche des isolierenden Verkapselungsmaterials 76'''.
  • Wie in 4G gezeigt, kann das isolierende Verkapselungsmaterial 76''' die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene füllen. Das isolierende Verkapselungsmaterial 76''' ist vom SoIC-Die 22 und den leitfähigen durchgehenden Durchkontaktierungen 72 durch die dielektrische Schicht 74 beabstandet. In einigen Ausführungsformen schließt das isolierende Verkapselungsmaterial 76''' einen ersten Verkapselungsabschnitt 76a und einen zweiten Verkapselungsabschnitt 76b ein. Der erste Verkapselungsabschnitt 76a ist auf der dielektrischen Schicht 74 angeordnet und befindet sich über Abschnitten der dielektrischen Bondschicht 17a des Halbleiter-Dies 21 der unteren Ebene, die nicht von den Halbleiter-Dies 20 der oberen Ebene bedeckt sind. Der erste Verkapselungsabschnitt 76a füllt die Zwischenräume zwischen den Halbleiter-Dies 20 der oberen Ebene und ist von Seitenwänden der Halbleiter-Dies 20 der oberen Ebene durch die dielektrische Schicht 74 beabstandet. Durch das Abscheiden der dielektrischen Schicht 74 ist der erste Verkapselungsabschnitt 76a beabstandet von den Abschnitten der dielektrischen Bondschicht 17a des Halbleiter-Dies 21 der unteren Ebene, die nicht von den Halbleiter-Dies 20 der oberen Ebene bedeckt sind. Die durch das Substrat durchgehenden Durchkontaktierungen 14, die von den Rückflächen der Halbleiter-Dies 20 der oberen Ebene hervorstehen, durchdringen die dielektrische Schicht 74. Die Dicke T1 des ersten Verkapselungsabschnitts 76a ist aufgrund der dielektrischen Schicht 74 geringer als die der Halbleiter-Dies 20 der oberen Ebene. Der zweite Verkapselungsabschnitt 76b verkapselt den SoIC-Die 22 und den ersten Verkapselungsabschnitt 76a seitlich. Der zweite Verkapselungsabschnitt 76b schließt an den ersten Verkapselungsabschnitt 76a an und ist durch die dielektrische Schicht 74 von Seitenwänden des Halbleiter-Dies 20 der oberen Ebene und des Halbleiter-Dies 21 der unteren Ebene beabstandet. Außerdem ist der zweite Verkapselungsabschnitt 76b durch die dielektrische Schicht 74 von den leitfähigen durchgehenden Durchkontaktierungen 72 und der Umverteilungsschaltungsstruktur 61 beabstandet. Die Dicke T2 des zweiten Verkapselungsabschnitts 76b ist aufgrund der dielektrischen Schicht 74 geringer als eine Gesamtdicke des SoIC-Dies 22 und des Die-Befestigungsfilms 19. Es sei angemerkt, dass die Substrate 12 der Halbleiter-Dies 20 der oberen Ebene noch von der dielektrischen Schicht 74 bedeckt sind und auf dieser Stufe noch nicht offenbart sind.
  • 4H bis 4M veranschaulichen die Bildung einer Umverteilungsschaltungsstruktur 77 und von Lötbereichen. Wie in 4H bis 4L gezeigt, wird eine Umverteilungsschaltungsstruktur 77, die eine dielektrische Schicht 78, Umverteilungsverdrahtungen 80, eine dielektrische Schicht 82, Umverteilungsverdrahtungen 86 und eine dielektrische Schicht 88 einschließt, auf den oberen Enden der leitfähigen durchgehenden Durchkontaktierungen 72, den oberen Enden der durch das Substrat durchgehenden Durchkontaktierungen 14 und dem isolierenden Verkapselungsmaterial 76''' gebildet, wobei die dielektrische Schicht 78 die dielektrische Schicht 74, das isolierende Verkapselungsmaterial 76''' und die leitfähigen durchgehenden Durchkontaktierungen 72 bedeckt. Die Umverteilungsschaltungsstruktur 77 ist durch die dielektrische Schicht 74 vom SoIC-Die 22 beabstandet. Wie in 4M gezeigt, werden Lötbereiche, die Metallurgien unter den Höckern (UBMs - Under-Bump Metallurgies) 92 einschließen, und elektrische Verbinder 94, die auf den UBMs 92 angeordnet sind, auf der Umverteilungsschaltungsstruktur 77 gebildet.
  • Bezug nehmend auf die 4H bis 4M können ähnliche Prozesse und Materialien wie jene verwendet werden, die vorstehend mit Bezug auf 2H bis 2M erörtert wurden.
  • In den vorstehend erwähnten Ausführungsformen können die Prozesszeit und die Herstellungskosten reduziert werden, da das isolierende Verkapselungsmaterial 76', 76'' und 76''' durch einen einzigen Formgebungsprozess, gefolgt von einem CMP-Prozess und/oder einem mechanischen Schleifprozess gebildet wird. Außerdem können die Zuverlässigkeit und die Prozessausbeute verbessert werden.
  • Gemäß einigen Ausführungsformen der Offenbarung wird eine Packagestruktur bereitgestellt, die einen Bauelement-Die, ein isolierendes Verkapselungsmaterial und eine erste Umverteilungsschaltung einschließt. Der Bauelement-Die schließt einen ersten Halbleiter-Die und einen zweiten Halbleiter-Die ein. Der erste Halbleiter-Die ist über den zweiten Halbleiter-Die gestapelt und elektrisch damit verbunden. Das isolierende Verkapselungsmaterial verkapselt den Bauelement-Die seitlich. Das isolierende Verkapselungsmaterial schließt einen ersten Verkapselungsabschnitt und einen zweiten Verkapselungsabschnitt ein, der mit dem ersten Verkapselungsabschnitt verbunden ist. Der erste Verkapselungsabschnitt ist auf dem zweiten Halbleiter-Die angeordnet und verkapselt den ersten Halbleiter-Die seitlich. Der zweite Verkapselungsabschnitt verkapselt den ersten isolierenden Verkapselungsabschnitt und den zweiten Halbleiter-Die seitlich. Die erste Umverteilungsschaltungsstruktur ist auf dem Bauelement-Die und einer ersten Oberfläche des isolierenden Verkapselungsmaterials angeordnet, und die erste Umverteilungsschaltungsstruktur ist mit dem Bauelement-Die elektrisch verbunden. In einigen Ausführungsformen umfasst der erste Halbleiter-Die eine erste Bondstruktur, der zweite Halbleiter-Die umfasst eine zweite Bondstruktur, und die erste Bondstruktur ist an die zweite Bondstruktur gebondet. In einigen Ausführungsformen umfasst die erste Bondstruktur eine erste dielektrische Bondschicht und erste Bonddrähte, die in die erste dielektrische Bondschicht eingebettet sind, die zweite Bondstruktur umfasst eine zweite dielektrische Bondschicht und zweite Bonddrähte, die in die zweite dielektrische Bondschicht eingebettet sind, die ersten Bonddrähte sind an die zweiten Bonddrähte gebondet, und die erste dielektrische Bondschicht ist an einen ersten Abschnitt der zweiten dielektrischen Bondschicht gebondet. In einigen Ausführungsformen ist der erste Verkapselungsabschnitt des isolierenden Verkapselungsmaterials in Kontakt mit einem zweiten Abschnitt der zweiten dielektrischen Bondschicht, und der zweite Abschnitt der zweiten dielektrischen Bondschicht ist nicht von der ersten dielektrischen Verbindungsschicht bedeckt. In einigen Ausführungsformen ist der erste Verkapselungsabschnitt des isolierenden Verkapselungsmaterials in Kontakt mit Seitenwänden des ersten Halbleiter-Dies, und der zweite Verkapselungsabschnitt des isolierenden Verkapselungsmaterials ist in Kontakt mit Seitenwänden des zweiten Halbleiter-Dies. In einigen Ausführungsformen umfasst das isolierende Einkapselungsmaterial ferner einen dritten Verkapselungsabschnitt, der auf dem ersten Halbleiter-Die angeordnet ist, wobei der dritte Verkapselungsabschnitt mit dem ersten Verkapselungsabschnitt verbunden ist und durch diesen seitlich verkapselt ist. In einigen Ausführungsformen umfasst der erste Halbleiter-Die durchgehende Halbleiter-Durchkontaktierungen, die den dritten Verkapselungsabschnitt durchdringen und mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden sind. In einigen Ausführungsformen schließt die Packagestruktur ferner eine dielektrische Schicht ein, die den Bauelement-Die bedeckt, wobei der Bauelement-Die durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet ist. In einigen Ausführungsformen schließt die Packagestruktur ferner Folgendes ein: leitfähige durchgehende Durchkontaktierungen, die neben dem Bauelement-Die angeordnet sind, wobei die leitfähigen durchgehenden Durchkontaktierungen den zweiten Verkapselungsabschnitt des isolierenden Verkapselungsmaterials durchdringen; und eine zweite Umverteilungsschaltungsstruktur, die auf dem Bauelement-Die und einer zweiten Oberfläche des isolierenden Verkapselungsmaterial angeordnet ist, wobei die zweite Umverteilungsschaltungsstruktur über die leitfähigen durchgehenden Durchkontaktierungen mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden ist. In einigen Ausführungsformen schließt die Packagestruktur ferner eine dielektrische Schicht ein, die den Bauelement-Die und Seitenwände der leitfähigen durchgehenden Durchkontaktierungen bedeckt, wobei der Bauelement-Die und die leitfähigen durchgehenden Durchkontaktierungen durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet sind.
  • Gemäß einigen anderen Ausführungsformen der Offenbarung wird eine Packagestruktur bereitgestellt, die einen Halbleiter-Die einer unteren Ebene, mindestens einen Halbleiter-Die einer oberen Ebene, ein isolierendes Verkapselungsmaterial und eine erste Umverteilungsschaltungsstruktur einschließt. Der Halbleiter-Die der unteren Ebene schließt ein erstes Halbleitersubstrat, eine erste Verschaltungsstruktur, die auf dem ersten Halbleiter-Die angeordnet ist, und eine erste Bondstruktur ein, die auf der ersten Verschaltungsstruktur angeordnet und elektrisch damit verbunden ist. Der mindestens eine Halbleiter-Die der oberen Ebene schließt ein zweites Halbleitersubstrat, durch den Halbleiter durchgehende Durchkontaktierungen, die von einer Rückfläche des zweiten Halbleitersubstrats hervorstehen, eine zweite Verschaltungsstruktur, die auf dem zweiten Halbleiter-Die angeordnet ist, und eine zweite Bondstruktur ein, die auf der zweiten Verschaltungsstruktur angeordnet und elektrisch damit verbunden ist. Die zweite Bondstruktur ist an einen Abschnitt der ersten Bondstruktur gebondet, und eine seitliche Abmessung des Halbleiter-Dies der unteren Ebene ist größer als die des Halbleiter-Dies der oberen Ebene. Das isolierende Verkapselungsmaterial bedeckt den ersten Halbleiter-Die und den zweiten Halbleiter-Die. Die erste Umverteilungsschaltungsstruktur ist auf dem Halbleiter der oberen Ebene und einer oberen Fläche des isolierenden Verkapselungsmaterials angeordnet, wobei die durch den Halbleiter durchgehenden Durchkontaktierungen das isolierende Verkapselungsmaterial durchdringen und elektrisch mit der ersten Umverteilungsschaltungsstruktur verbunden sind. In einigen Ausführungsformen bedeckt ein Abschnitt des isolierenden Verkapselungsmaterials die Rückfläche des zweiten Halbleitersubstrats, und die durch den Halbleiter durchgehenden Durchkontaktierungen durchdringen den Abschnitt des isolierenden Verkapselungsmaterials. In einigen Ausführungsformen schließt das isolierende Verkapselungsmaterial einen ersten Verkapselungsabschnitt, der auf der ersten Bondstruktur des Halbleiter-Dies der unteren Ebene angeordnet und in Kontakt mit der ersten Bondstruktur des Halbleiter-Dies der unteren Ebene ist; einen zweiten Verkapselungsabschnitt, der den ersten Verkapselungsabschnitt und den Halbleiter-Die der unteren Ebene seitlich verkapselt; und einen dritten Packungsabschnitt ein, der Rückfläche des zweiten Halbleitersubstrats des Halbleiter-Dies der oberen Ebene bedeckt, wobei der erste Verkapselungsabschnitt den dritten Verkapselungsabschnitt und den Halbleiter-Die der oberen Ebene seitlich verkapselt. In einigen Ausführungsformen ist der Halbleiter-Dies der oberen Ebene durch das isolierendes Verkapselungsmaterial von der ersten Umverteilungsschaltungsstruktur beabstandet. In einigen Ausführungsformen schließt die Packagestruktur ferner leitfähige durchgehende Durchkontaktierungen, die das isolierende Verkapselungsmaterial durchdringen; und eine zweite Umverteilungsschaltungsstruktur ein, die auf einer unteren Fläche des isolierenden Verkapselungsmaterials angeordnet ist, wobei die zweite Umverteilungsschaltungsstruktur über die leitfähigen durchgehenden Durchkontaktierungen mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden ist.
  • Gemäß einigen anderen Ausführungsformen der Offenbarung wird eine Packagestruktur bereitgestellt, die einen Halbleiter-Die einer unteren Ebene, mindestens einen Halbleiter-Die einer oberen Ebene, eine dielektrische Schicht und ein isolierendes Verkapselungsmaterial einschließt. Der mindestens eine Halbleiter-Die der oberen Ebene ist an den Halbleiter-Die der unteren Ebene gebondet, wobei eine seitliche Abmessung des Halbleiter-Dies der unteren Ebene größer als die des Halbleiter-Dies der oberen Ebene ist, und wobei der Halbleiter-Die der oberen Ebene durch den Halbleiter durchgehende Durchkontaktierungen einschließt, die von seiner Rückfläche hervorstehen. Die dielektrische Schicht bedeckt den unteren Halbleiter-Die der unteren Ebene und den Halbleiter-Die der oberen Ebene, und die durch den Halbleiter durchgehenden Durchkontaktierungen durchdringen einen Abschnitt der dielektrischen Schicht, der die Rückfläche des Halbleiter-Dies der oberen Ebene bedeckt. Das isolierende Verkapselungsmaterial verkapselt den erste Halbleiter-Die und den zweite Halbleiter-Die seitlich, derart dass der Halbleiter-Die der unteren Ebene und der Halbleiter-Die der oberen Ebene durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet sind. In einigen Ausführungsformen schließt die Packagestruktur ferner eine erste Umverteilungsschaltungsstruktur ein, die auf dem Halbleiter der oberen Ebene und einer oberen Fläche des isolierenden Verkapselungsmaterials angeordnet ist, wobei die durch den Halbleiter durchgehenden Durchkontaktierungen den Abschnitt der dielektrischen Schicht durchdringen und mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden sind. In einigen Ausführungsformen ist die erste Umverteilungsschaltungsstruktur durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet. In einigen Ausführungsformen schließt die Packagestruktur ferner Folgendes ein: leitfähige durchgehende Durchkontaktierungen, die das isolierende Verkapselungsmaterial durchdringen; und eine zweite Umverteilungsschaltungsstruktur, die auf einer unteren Fläche des isolierenden Verkapselungsmaterials angeordnet ist, wobei die zweite Umverteilungsschaltungsstruktur über die leitfähigen durchgehenden Durchkontaktierungen mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden ist. In einigen Ausführungsformen sind die leitfähigen durchgehenden Durchkontaktierungen und die zweite Umverteilungsschaltungsstruktur durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63136744 [0001]

Claims (20)

  1. Packagestruktur, umfassend: einen ersten Halbleiter-Die; einen zweiten Halbleiter-Die, wobei der erste Halbleiter-Die über den zweiten Halbleiter-Die gestapelt und elektrisch damit verbunden ist; ein isolierendes Verkapselungsmaterial, das den ersten Halbleiter-Die und den zweiten Halbleiter-Die seitlich verkapselt, wobei das isolierende Verkapselungsmaterial einen ersten Verkapselungsabschnitt und einen zweiten Verkapselungsabschnitt umfasst, der an den ersten Verkapselungsabschnitt anschließt, wobei der erste Verkapselungsabschnitt auf dem zweiten Halbleiter-Die angeordnet ist und den ersten Halbleiter-Die seitlich verkapselt, und der zweite Verkapselungsabschnitt den ersten Verkapselungsabschnitt und den zweiten Halbleiter-Die seitlich verkapselt; und eine erste Umverteilungsschaltungsstruktur, die auf dem ersten Halbleiter-Die, dem zweiten Halbleiter-Die und einer ersten Oberfläche des isolierenden Verkapselungsmaterials angeordnet ist, wobei die erste Umverteilungsschaltungsstruktur mit dem ersten Halbleiter-Die elektrisch verbunden ist.
  2. Packagestruktur nach Anspruch 1, wobei der erste Halbleiter-Die eine erste Bondstruktur umfasst, der zweite Halbleiter-Die eine zweite Bondstruktur umfasst, und die erste Bondstruktur an die zweite Bondstruktur gebondet ist.
  3. Packagestruktur nach Anspruch 2, wobei die erste Bondstruktur eine erste dielektrische Bondschicht und erste Bonddrähte umfasst, die in die erste dielektrische Bondschicht eingebettet sind, die zweite Bondstruktur eine zweite dielektrische Bondschicht und zweite Bonddrähte umfasst, die in die zweite dielektrische Bondschicht eingebettet sind, wobei die ersten Bonddrähte an die zweiten Bonddrähte gebondet sind, und die erste dielektrische Bondschicht an einen ersten Abschnitt der zweiten dielektrischen Bondschicht gebondet ist.
  4. Packagestruktur nach Anspruch 3, wobei der erste Verkapselungsabschnitt des isolierenden Verkapselungsmaterials mit einem zweiten Abschnitt der zweiten dielektrischen Bondschicht in Kontakt ist, und der zweite Abschnitt der zweiten dielektrischen Bondschicht nicht von der ersten dielektrischen Bondschicht bedeckt ist.
  5. Packagestruktur nach einem der vorhergehenden Ansprüche, wobei der erste Verkapselungsabschnitt des isolierenden Verkapselungsmaterials mit Seitenwänden des ersten Halbleiter-Dies in Kontakt ist, und der zweite Verkapselungsabschnitt des isolierenden Verkapselungsmaterials mit Seitenwänden des zweiten Halbleiter-Dies in Kontakt ist.
  6. Packagestruktur nach einem der vorhergehenden Ansprüche, wobei das isolierende Verkapselungsmaterial ferner einen dritten Verkapselungsabschnitt umfasst, der auf dem ersten Halbleiter-Die angeordnet ist, wobei der dritte Verkapselungsabschnitt an den ersten Verkapselungsabschnitt anschließt und durch den ersten Verkapselungsabschnitt seitlich verkapselt ist.
  7. Packagestruktur nach einem der vorhergehenden Ansprüche, wobei es sich bei dem ersten Verkapselungsabschnitt und dem zweiten Verkapselungsabschnitt um ein gleiches Material handelt.
  8. Packagestruktur nach einem der vorhergehenden Ansprüche, ferner umfassend eine dielektrische Schicht, die den ersten Halbleiter-Die und den zweiten Halbleiter-Die bedeckt, wobei der erste Halbleiter-Die und der zweite Halbleiter-Die durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet sind.
  9. Packagestruktur nach einem der vorhergehenden Ansprüche, ferner umfassend: leitfähige durchgehende Durchkontaktierungen, die neben dem zweiten Halbleiter-Die angeordnet sind, wobei die leitfähigen durchgehenden Durchkontaktierungen den zweiten Verkapselungsabschnitt des isolierenden Verkapselungsmaterials durchdringen; und eine zweite Umverteilungsschaltungsstruktur, wobei der zweite Halbleiter-Die zwischen den ersten Halbleiter-Die und der zweiten Umverteilungsschaltungsstruktur angeordnet ist, wobei die zweite Umverteilungsschaltungsstruktur über die leitfähigen durchgehenden Durchkontaktierungen mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden ist.
  10. Packagestruktur nach Anspruch 9, ferner umfassend eine dielektrische Schicht, die den ersten Halbleiter-Die und Seitenwände der leitfähigen durchgehenden Durchkontaktierungen bedeckt, wobei der erste Halbleiter-Die und die leitfähigen durchgehenden Durchkontaktierungen durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet sind.
  11. Packagestruktur, umfassend: einen Halbleiter-Die einer unteren Ebene, der ein erstes Halbleitersubstrat, eine erste Verschaltungsstruktur, die auf dem ersten Halbleitersubstrat angeordnet ist, und eine erste Bondstruktur umfasst, die auf der ersten Verschaltungsstruktur angeordnet und elektrisch damit verbunden ist, einen Halbleiter-Die einer oberen Ebene, der ein zweites Halbleitersubstrat, durch das Substrat durchgehende Durchkontaktierungen, die von einer Rückfläche des zweiten Halbleitersubstrats hervorstehen, eine zweite Verschaltungsstruktur, die auf dem zweiten Halbleitersubstrat angeordnet ist, und eine zweite Bondstruktur umfasst, die auf der zweiten Verschaltungsstruktur angeordnet und elektrisch damit verbunden ist, wobei die zweite Bondstruktur an einen Abschnitt der ersten Bondstruktur gebondet ist, wobei eine seitliche Abmessung des Halbleiter-Dies der unteren Ebene größer als eine seitliche Abmessung des Halbleiter-Dies der oberen Ebene ist, ein isolierendes Verkapselungsmaterial, das den Halbleiter-Die der unteren Ebene und den Halbleiter-Die der oberen Ebene bedeckt; und eine erste Umverteilungsschaltungsstruktur, die auf dem Halbleiter-Die der oberen Ebene und einer oberen Fläche des isolierenden Verkapselungsmaterials angeordnet ist, wobei die durch das Substrat durchgehenden Durchkontaktierungen das isolierende Verkapselungsmaterial durchdringen, und wobei die durch das Substrat durchgehenden Durchkontaktierungen mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden sind.
  12. Packagestruktur nach Anspruch 11, wobei ein Abschnitt des isolierenden Verkapselungsmaterials die Rückfläche des zweiten Halbleitersubstrats bedeckt, wobei die durch das Substrat durchgehenden Durchkontaktierungen den Abschnitt des isolierenden Verkapselungsmaterials durchdringen.
  13. Packagestruktur nach Anspruch 11 oder 12, wobei das isolierende Verkapselungsmaterial umfasst: einen ersten Verkapselungsabschnitt, der auf der ersten Bondstruktur des Halbleiter-Dies der unteren Ebene angeordnet und in Kontakt mit der ersten Bondstruktur des Halbleiter-Dies der unteren Ebene ist; einen zweiten Verkapselungsabschnitt, der den ersten Verkapselungsabschnitt und den Halbleiter-Die der unteren Ebene seitlich verkapselt; und einen dritten Verkapselungsabschnitt, der die Rückfläche des zweiten Halbleitersubstrats des Halbleiter-Dies der oberen Ebene bedeckt, wobei der erste Verkapselungsabschnitt den dritten Verkapselungsabschnitt und den Halbleiter-Die der oberen Ebene seitlich verkapselt.
  14. Packagestruktur nach einem der vorhergehenden Ansprüche 11 bis 13, wobei der Halbleiter-Die der oberen Ebene durch das isolierende Verkapselungsmaterial von der ersten Umverteilungsschaltungsstruktur beabstandet ist.
  15. Packagestruktur nach einem der vorhergehenden Ansprüche 11 bis 14, ferner umfassend: eine leitfähige durchgehende Durchkontaktierung, die das isolierende Verkapselungsmaterial durchdringt; und eine zweite Umverteilungsschaltungsstruktur, die auf einer unteren Fläche des isolierenden Verkapselungsmaterials angeordnet ist, wobei die zweite Umverteilungsschaltungsstruktur über die leitfähige durchgehende Durchkontaktierung mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden ist.
  16. Packagestruktur, umfassend: einen Halbleiter-Die einer unteren Ebene; einen Halbleiter-Die einer oberen Ebene, der an den Halbleiter-Die der unteren Ebene gebondet ist, wobei eine seitliche Abmessung des Halbleiter-Dies der unteren Ebene größer als die des Halbleiter-Dies der oberen Ebene ist, und wobei der Halbleiter-Die der oberen Ebene durch das Substrat durchgehende Durchkontaktierungen umfasst, die von einer Rückfläche des Halbleiter-Dies der oberen Ebene hervorstehen; eine dielektrische Schicht, die den Halbleiter-Die der unteren Ebene und den Halbleiter-Die der oberen Ebene bedeckt, wobei die durch das Substrat durchgehenden Durchkontaktierungen einen Abschnitt der dielektrischen Schicht auf der Rückfläche des Halbleiter-Dies der oberen Ebene durchdringen; und ein isolierendes Verkapselungsmaterial, das den Halbleiter-Die der unteren Ebene und den Halbleiter-Die der oberen Ebene seitlich verkapselt, derart dass der Halbleiter-Die der unteren Ebene und der Halbleiter-Die der oberen Ebene durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet sind.
  17. Packagestruktur nach Anspruch 16, ferner umfassend: eine erste Umverteilungsschaltungsstruktur, die auf dem Halbleiter-Die der oberen Ebene und einer oberen Fläche des isolierenden Verkapselungsmaterials angeordnet ist, wobei die durch das Substrat durchgehenden Durchkontaktierungen mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden sind.
  18. Packagestruktur nach Anspruch 17, wobei die erste Umverteilungsschaltungsstruktur durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet ist.
  19. Packagestruktur nach Anspruch 17 oder 18, ferner umfassend: eine leitfähige durchgehende Durchkontaktierung, die das isolierende Verkapselungsmaterial durchdringt; und eine zweite Umverteilungsschaltungsstruktur, die auf einer unteren Fläche des isolierenden Verkapselungsmaterials angeordnet ist, wobei die zweite Umverteilungsschaltungsstruktur über die leitfähige durchgehende Durchkontaktierung mit der ersten Umverteilungsschaltungsstruktur elektrisch verbunden ist.
  20. Packagestruktur nach Anspruch 19, wobei die leitfähige durchgehende Durchkontaktierung und die zweite Umverteilungsschaltungsstruktur durch die dielektrische Schicht vom isolierenden Verkapselungsmaterial beabstandet sind.
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