DE102019118624B4 - Platzierung von dummy-dies ohne rückseitenaussplitterung - Google Patents
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05157—Cobalt [Co] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
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- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05181—Tantalum [Ta] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05684—Tungsten [W] as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13109—Indium [In] as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
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- H01L2224/13116—Lead [Pb] as principal constituent
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- H01L2224/13124—Aluminium [Al] as principal constituent
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- H01L2224/13139—Silver [Ag] as principal constituent
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- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
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- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/13164—Palladium [Pd] as principal constituent
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
- H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/14181—On opposite sides of the body
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01—ELECTRIC ELEMENTS
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract
Verfahren umfassend:Bonden einer zweiten Package-Komponente (44) an eine erste Package-Komponente (32);Bonden einer dritten Package-Komponente (28) an die erste Package-Komponente;Anbringen eines Dummy-Dies (54) an der ersten Package-Komponente (32);Verkapseln der zweiten Package-Komponente (44), der dritten Package-Komponente (28) und des Dummy-Dies (54) in einem Verkapselungsmaterial (58);Ausführen eines Planarisierungsprozesses, um eine Oberseite der zweiten Package-Komponente (44) mit einer Oberseite des Verkapselungsmaterials (58) bündig zu machen, wobei nach dem Planarisierungsprozess ein oberer Abschnitt (58A, 58B) des Verkapselungsmaterials (58) den Dummy-Die (54) überlappt; undDurchsägen des Dummy-Dies (54), um den Dummy-Die in einen ersten Dummy-Die-Abschnitt (200) und einen zweiten Dummy-Die-Abschnitt (200) zu trennen, wobei der obere Abschnitt (58A, 58B) des Verkapselungsmaterials (58) durchgesägt wird; wobei der obere Abschnitt (58A, 58B) des Verkapselungsmaterials (58) eine Dicke (T4) von mehr als etwa 5 µm hat.
Description
- HINTERGRUND
- Seit der Entwicklung von integrierten Schaltungen (IC) ist die Halbleiterindustrie aufgrund kontinuierlicher Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (d.h. Transistoren, Dioden, Widerstände, Kondensatoren usw.) unablässig stark gewachsen. Diese Verbesserungen der Integrationsdichte resultieren größtenteils aus wiederholten Reduzierungen der kleinstmöglichen Strukturelementgröße, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
- Diese Integrationsverbesserungen sind im Wesentlichen zweidimensionaler Art, insofern als die von den integrierten Komponenten belegte Fläche im Wesentlichen auf der Oberfläche des Halbleiterwafers befindet. Die erhöhte Dichte und die damit einhergehende Verringerung der Fläche der integrierten Schaltung hat allgemein die Fähigkeit übertroffen, einen integrierte-Schaltung-Chip direkt auf ein Substrat zu bonden. Es sind Interposer verwendet worden, um Perlenkontaktflächen von der des Chips zu einer größeren Fläche des Interposers umzuverteilen. Darüber hinaus haben Interposer ein dreidimensionales Package ermöglicht, das mehrere Chips enthält. Es wurden auch andere Packages entwickelt, die 3D-Aspekte enthalten.
- Die
DE 10 2017 122 096 A1 betrifft ein Verfahren zum Bonden eines ersten Dies an eine erste Seite eines Interposers unter Verwendung erster elektrischer Verbinder. - Die US 2019 / 0 096 825 A1 betrifft ein auffächerbares Halbleitergehäuse mit einem Verdrahtungsabschnitt mit einer Isolierschicht, wobei auf der Isolierschicht leitende Muster und leitende Durchkontaktierungen ausgebildet sind, welche die Isolierschicht durchdringen und mit den leitenden Mustern verbunden sind.
- Die US 2016 / 0 358 865 A1 betrifft eine Halbleitervorrichtung mit einer Zwischenschaltung mit einer ersten Seite und einer der ersten Seite gegenüberliegenden zweiten Seite und mindestens einem aktiven Chip, der auf der ersten Seite innerhalb eines Chipmontagebereichs durch eine Vielzahl von ersten Bumps montiert ist.
- Die
DE 10 2017 122 831 A1 betrifft ein Verfahren zum Befestigen eines ersten Dies an einer ersten Seite einer ersten Komponente unter Verwendung von ersten elektrischen Verbindern. - Figurenliste
- Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
-
1-5 ,6A ,6B ,6C ,6D ,6E ,6F und7-14 sind Querschnittsansichten und Grundrissansichten in einem beispielhaften Prozess zum Bilden einer Package-Struktur gemäß einigen Ausführungsformen. -
15 bis19 sind Querschnittsansichten und Grundrissansichten in einem beispielhaften Prozess zur Bildung einer Package-Struktur gemäß einigen Ausführungsformen. -
20A bis20F veranschaulichen Grundrissansichten von Package-Strukturen gemäß einigen Ausführungsformen. -
21A bis21F veranschaulichen Grundrissansichten von Package-Strukturen gemäß einigen Ausführungsformen. -
22A bis22D veranschaulichen Grundrissansichten von Package-Strukturen gemäß einigen Ausführungsformen. -
23 veranschaulicht einen Prozessfluss zum Bilden einer Package-Struktur gemäß einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die Erfindung ergibt sich gemäß der unabhängigen Ansprüche. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
- Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den FIG. veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den FIG. gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
- Eine Package-Struktur mit Dummy-Dies und das Verfahren zu ihrer Herstellung werden gemäß verschiedenen Ausführungsformen bereitgestellt. Die Zwischenstufen bei der Bildung der Package-Struktur werden gemäß einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird eine Package-Struktur, die Dummy-Dies enthält, neben den aktiven Dies platziert, um das Verziehen der Package-Struktur zu reduzieren. Diese Reduzierung des Verziehens der Package-Struktur ermöglicht eine zuverlässigere Package-Struktur, indem die Wahrscheinlichkeit kalter Lötstellen zwischen den aktiven Dies und dem Interposer reduziert wird. Gemäß einigen Ausführungsformen werden die Dummy-Dies entlang des Umfangsrandes der Package-Struktur angeordnet, wie zum Beispiel in den, oder in der Nähe der, Ritzlinienregionen. Dementsprechend werden die Dummy-Dies beim Vereinzeln der Package-Struktur durchgesägt. Man lässt eine Schicht aus Vergussmasse die Dummy-Dies überlappen, um das Ausplatzen der Dummy-Dies bei der Vereinzelung zu verhindern.
- Es werden Ausführungsformen mit Bezug auf einen konkreten Kontext beschrieben, und zwar ein Package mit einem Die-Interposer-Substrat-Stapel unter Verwendung einer Chip-on-Wafer-on-Substrate (CoWoS)-Verarbeitung. Es können jedoch auch andere Ausführungsformen auf andere Packages angewendet werden, wie zum Beispiel ein Package mit einem Die-Die-Substrat-Stapel, und andere Verarbeitungen. Die im vorliegenden Text besprochenen Ausführungsformen sollen Beispiele geben, um die Herstellung oder Verwendung des Gegenstandes dieser Offenbarung zu ermöglichen. Dem Durchschnittsfachmann fallen sofort Modifizierungen ein, die vorgenommen werden können, ohne die vorgesehenen Geltungsbereiche verschiedener Ausführungsformen zu verlassen. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder beliebigen logischen Reihenfolge ausgeführt werden.
-
1-5 ,6A ,6B ,6C ,6D ,6E ,6F und7-14 veranschaulichen die Querschnittsansichten und Grundrissansichten (zum Beispiel Draufsichten) von Zwischenstufen bei der Bildung einer Package-Struktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch in dem in23 gezeigten Prozessfluss schematisch widergespiegelt. -
1 veranschaulicht die Bildung eines Wafers10 , der Package-Komponenten28 (2 ) gemäß einigen Ausführungsformen enthält. Die Package-Komponenten28 können Vorrichtungs-Dies, Packages oder dergleichen sein. Eine Package-Komponente28 kann eine beliebige Anzahl von Dies, Substraten, Transistoren, aktiven Vorrichtungen, passiven Vorrichtungen oder dergleichen umfassen. In einer Ausführungsform kann die Package-Komponente28 ein Substrat20 enthalten, das ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator (Semiconductor-On-Insulator, SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein kann. Das Halbleitersubstrat ist aus einem Halbleitermaterial gebildet, das Folgendes umfassen kann: Silizium, Germanium, ein Verbundhalbleiter, der Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; ein Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon. Andere Substrate, wie zum Beispiel mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das Substrat20 kann dotiert oder undotiert sein. Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen können in und/oder auf einer aktiven Fläche22 des Halbleitersubstrats20 ausgebildet sein. - Eine Package-Komponente
28 kann eine Interconnect-Struktur24 enthalten, die eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsstrukturen, die auf der aktiven Fläche22 ausgebildet sind, enthält. Die eine oder die mehreren Metallisierungsstrukturen in der einen oder den mehreren dielektrischen Schichten können elektrische Signale zwischen den Vorrichtungen routen, wie zum Beispiel unter Verwendung von Durchkontaktierungen und/oder Leiterbahnen, und können auch verschiedene elektrische Vorrichtungen enthalten, wie Kondensatoren, Widerstände, Induktivitäten oder dergleichen. Die verschiedenen Vorrichtungen und Metallisierungsstrukturen können miteinander verbunden werden, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Stromverteilung, Eingabe-/Ausgabe-Schaltungen oder dergleichen enthalten. Zusätzlich sind elektrische Verbinder26 , wie zum Beispiel leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer umfassen) in und/oder auf der Interconnect-Struktur24 ausgebildet, um eine externe elektrische Verbindung zu den Schaltungen und Vorrichtungen herzustellen. Gemäß einigen Ausführungsformen ragen die elektrischen Verbinder26 von der Interconnect-Struktur24 hervor und bilden Säulenstrukturen. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können mehrere Zwischenmetalldielektrikum (Inter-Metal Dielectric, IMD)-Schichten in der Interconnect-Struktur
24 gebildet werden. Eine IMD-Schicht kann zum Beispiel aus einem dielektrischen Material mit niedrigem k-Wert, wie zum Beispiel Phosphosilikatglas (PSG), Borphosphosilikatglas (BPSG), Fluorsilikatglas (FSG), SiOxCy, Spin-On-Glas, Spin-On-Polymeren, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundmaterialien davon, Kombinationen davon oder dergleichen, durch jedes dem Fachmann bekannte geeignete Verfahren, wie zum Beispiel Aufschleudern, chemische Aufdampfung (CVD), plasmaverstärkte CVD (PECVD), chemische Aufdampfung von hochdichtem Plasma (HDP-CVD) oder dergleichen, gebildet werden. In der IMD-Schicht kann eine Metallisierungsstruktur zum Beispiel unter Verwendung von Fotolithografietechniken gebildet werden, um ein Photoresistmaterial auf der IMD-Schicht abzuscheiden und zu strukturieren, um Abschnitte der IMD-Schicht freizulegen, die die Metallisierungsstruktur werden sollen. Ein Ätzprozess, wie zum Beispiel ein anisotroper Trockenätzprozess, kann verwendet werden, um Aussparungen und/oder Öffnungen in der IMD-Schicht entsprechend den freigelegten Abschnitten der IMD-Schicht zu erzeugen. Die Aussparungen und/oder Öffnungen können mit einer Diffusionssperrschicht ausgekleidet und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann eine oder mehrere Schichten aus Tantalnitrid, Tantal, Titannitrid, Titan, Kobalt, Wolfram, dergleichen oder eine Kombination derselben umfassen, die durch Atomschichtabscheidung (Atomic Layer Deposition, ALD) oder dergleichen abgeschieden werden. Das leitfähige Material der Metallisierungsstrukturen kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen davon oder dergleichen umfassen, die durch CVD, physikalische Aufdampfung (PVD) oder dergleichen abgeschieden werden. Überschüssige Diffusionssperrschichten und/oder überschüssiges leitfähiges Material auf der IMD-Schicht können zum Beispiel unter Verwendung eines chemisch-mechanischen Polier (CMP)-Prozesses entfernt werden. - In
2 wird der Wafer10 zu einzelnen Package-Komponenten28 vereinzelt. In der Regel enthalten die Package-Komponenten28 die gleichen Schaltungen, wie zum Beispiel Vorrichtungen und Metallisierungsstrukturen, obgleich die Dies unterschiedliche Schaltungen aufweisen können. Die Vereinzelung kann durch Blattsägen, Laserschneiden oder dergleichen erfolgen. - Jede der Package-Komponenten
28 kann einen oder mehrere Logik-Dies (zum Beispiel zentrale Verarbeitungseinheit, eine Grafikverarbeitungseinheit, ein feldprogrammierbares Gate-Array (FPGA), System-on-Chip (SOC)-Dies, Mikrocontroller oder dergleichen), Speicher-Dies (zum Beispiel einen Dynamic Random Access Memory (DRAM)-Die, einen Static Random Access Memory (SRAM)-Die oder dergleichen), Energieverwaltungs-Dies (zum Beispiel Power Management Integrated Circuit (PMIC)-Dies), Hochfrequenz (HF)-Dies, Sensor-Dies, Micro-Electro-Mechanical-System (MEMS)-Dies, Signalverarbeitungs-Dies (zum Beispiel Digital Signal Processing (DSP)-Dies), Front-End-Dies (zum Beispiel Analog-Front-End (AFE)-Dies), dergleichen, oder eine Kombination davon enthalten. -
3-5 und7-14 veranschaulichen die Querschnittsansichten von Zwischenstufen beim Verkapseln von Package-Komponenten und Dummy-Dies, die an andere Package-Komponenten gebondet werden. Die jeweiligen Prozesse sind in23 als Prozessfluss400 gezeigt. In den3-5 und7-14 werden Interposer als ein Beispiel der Package-Komponenten36 , auf die andere Package-Komponenten gebondet werden, verwendet. Es versteht sich, dass auch andere Arten von Package-Komponenten, wie zum Beispiel Package-Substrate (mit oder ohne Kern), Packages oder dergleichen als Package-Komponenten36 verwendet werden können. -
3 veranschaulicht die Package-Komponente32 gemäß einigen Ausführungsformen, die eine oder mehrere Komponenten36 umfasst, während der Verarbeitung. Die Package-Komponente32 kann ein Interposer-Wafer sein, der frei von aktiven Vorrichtungen (wie Transistoren und Dioden) und passiven Vorrichtungen (wie Widerständen, Kondensatoren, Induktivitäten oder dergleichen) ist. Die Package-Komponente32 kann auch ein Vorrichtungswafer sein, der aktive und/oder passive Vorrichtungen enthält. Das Substrat34 kann ein Halbleitersubstrat oder ein dielektrisches Substrat sein. Wenn das Substrat34 ein Halbleitersubstrat ist, so kann es ein Volumenhalbleitersubstrat, ein Silizium-auf-Isolator (SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Halbleitermaterial des Substrats34 kann sein: Silizium, Germanium, ein Verbundhalbleiter, der Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; ein Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon. Andere Substrate, wie zum Beispiel mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das Substrat34 kann dotiert oder undotiert sein. Die Package-Komponente32 kann auch ein Package-Substrat sein, das einen Kern enthalten kann oder ein kernloses Substrat sein kann. - Durchkontaktierungen (Through-Vias, TVs)
38 werden so gebildet, dass sie sich von einer ersten Fläche37 des Substrats34 in das Substrat34 hinein erstrecken. Die TVs38 werden mitunter auch als Through-Substrat-Vias oder Through-Silicon-Vias, wenn das Substrat34 ein Silizium-Substrat ist, bezeichnet. Die TVs38 können gebildet werden, indem Aussparungen in dem Substrat34 beispielsweise durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen gebildet werden. In den Aussparungen kann ein dünnes dielektrisches Material zum Beispiel durch einen Oxidationsprozess oder einen konformen Abscheidungsprozess ausgebildet werden. Eine dünne Sperrschicht kann konform über der Vorderseite des Substrats34 und in den Öffnungen zum Beispiel durch CVD, ALD, PVD, thermische Oxidation, eine Kombination davon und/oder dergleichen abgeschieden werden. Ein leitfähiges Material kann über der dünnen Sperrschicht und in den Öffnungen abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, CVD, ALD, PVD, eine Kombination davon und/oder dergleichen gebildet werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder dergleichen. Überschüssige Abschnitte von leitfähigem Material und Sperrschichten werden von der Vorderseite des Substrats34 her zum Beispiel durch CMP entfernt. Somit können die TVs38 ein leitfähiges Material und eine dünne Sperrschicht zwischen dem leitfähigen Material und dem Substrat34 umfassen. - Die Umverteilungsstruktur
40 wird über der ersten Fläche37 des Substrats34 ausgebildet und dient zur elektrischen Verbindung der integrierte-Schaltung-Vorrichtungen, falls vorhanden, und/oder der TVs38 miteinander und/oder mit externen Vorrichtungen. Die Umverteilungsstruktur40 kann eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsstrukturen in der einen oder den mehreren dielektrischen Schichten enthalten. Die Metallisierungsstrukturen können Durchkontaktierungen und/oder Leiterbahnen umfassen, um alle Vorrichtungen und/oder TVs38 miteinander und/oder mit einer externen Vorrichtung zu verbinden. Die Metallisierungsstrukturen werden mitunter als Umverteilungsleitungen (Redistribution Lines, RDLs) bezeichnet. Die dielektrischen Schichten können Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, dielektrisches Material mit niedrigem k-Wert, wie zum Beispiel PSG, BPSG, FSG, SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundmaterialien davon, Kombinationen davon oder dergleichen umfassen. Die dielektrischen Schichten können durch jedes dem Fachmann bekannte geeignete Verfahren abgeschieden werden, wie zum Beispiel Schleuderbeschichtung, CVD, PECVD, HDP-CVD oder dergleichen. In der dielektrischen Schicht kann eine Metallisierungsstruktur zum Beispiel unter Verwendung von Fotolithografietechniken gebildet werden, um ein Photoresistmaterial auf der dielektrischen Schicht abzuscheiden und zu strukturieren, um Abschnitte der dielektrischen Schicht freizulegen, die die Metallisierungsstruktur werden sollen. Ein Ätzprozess, wie zum Beispiel ein anisotroper Trockenätzprozess, kann verwendet werden, um Aussparungen und/oder Öffnungen in der dielektrischen Schicht entsprechend den freigelegten Abschnitten der dielektrischen Schicht zu erzeugen. Die Aussparungen und/oder Öffnungen können mit einer Diffusionssperrschicht ausgekleidet und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann eine oder mehrere Schichten aus TaN, Ta, TiN, Ti, CoW oder dergleichen umfassen, die durch ALD oder dergleichen abgeschieden werden, und das leitfähige Material kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen davon oder dergleichen umfassen, das durch CVD, PVC oder dergleichen abgeschieden wird. Überschüssige Diffusionssperrschichten und/oder überschüssiges leitfähiges Material auf der dielektrischen Schicht können zum Beispiel durch ein CMP-Verfahren entfernt werden. - Die elektrischen Verbinder
41/42 werden an der Oberseite der Umverteilungsstruktur40 auf leitfähigen Pads ausgebildet. Gemäß einigen Ausführungsformen enthalten die leitfähigen Pads Lötmetallisierungen (Under-Bump-Metallurgies, UBMs). In der veranschaulichten Ausführungsform werden die Pads in Öffnungen der dielektrischen Schichten der Umverteilungsstruktur40 ausgebildet. In einer anderen Ausführungsform können sich die Pads (UBMs) durch eine Öffnung einer dielektrischen Schicht der Umverteilungsstruktur40 erstrecken und können sich ebenso über die Oberseite der Umverteilungsstruktur40 erstrecken. - Gemäß einigen Ausführungsformen enthalten die elektrischen Verbinder
41/42 eine Metallsäule41 mit einer Metallkappschicht42 , die eine Lötkappe sein kann, über der Metallsäule41 . Die elektrischen Verbinder41/42 , die die Säulen41 und die Kappschichten42 enthalten, werden mitunter als Mikrohöcker41/42 bezeichnet. Gemäß einigen Ausführungsformen enthalten die Metallsäulen41 ein leitfähiges Material wie zum Beispiel Kupfer, Aluminium, Gold, Nickel, Palladium, dergleichen oder eine Kombination davon, und können durch Sputtern, Drucken, Elektroplattieren, chemisches Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen41 können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Gemäß einigen Ausführungsformen wird am oberen Ende der Metallsäule41 eine Metallkappschicht42 gebildet. Die Metallkappschicht42 kann Nickel, Zinn, Zinn-Blei, Gold, Kupfer, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden. - In
4 werden die Package-Komponenten28 und44 zum Beispiel durch Flip-Chip-Bonden mittels der elektrischen Verbinder41/42 und der Metallsäulen43 auf den Package-Komponenten28/44 an eine erste Seite der Komponenten36 gebondet, um leitfähige Verbindungen39 zu bilden. Der jeweilige Prozess ist als Prozess402 in dem in23 gezeigten Prozessfluss400 veranschaulicht. Die Metallsäulen43 können den Metallsäulen41 ähneln, und die Beschreibung wird hier nicht wiederholt. Die Package-Komponenten28 und die Package-Komponente44 können auf den elektrischen Verbindern41/42 zum Beispiel unter Verwendung eines Aufnahme- und Ablege-Werkzeug platziert werden. - Die Package-Komponente
44 kann durch eine ähnliche Verarbeitung gebildet werden, wie sie oben mit Bezug auf die Package-Komponenten28 beschrieben wurde. Gemäß einigen Ausführungsformen enthält die Package-Komponente44 einen oder mehrere Speicher-Dies, wie zum Beispiel einen Stapel von Speicher-Dies (zum Beispiel DRAM-Dies, SRAM-Dies, High-Bandwidth Memory (HBM)-Dies, Hybrid Memory Cubes (HMC)-Dies, Low-Power (LP) Double Data Rate (DDR)-Speichermodule oder dergleichen). In dem Stapel von Speicher-Dies-Ausführungsformen kann eine Package-Komponente44 sowohl Speicher-Dies als auch einen Speicher-Controller enthalten, wie zum Beispiel einen Stapel von vier oder acht Speicher-Dies mit einem Speicher-Controller. Gemäß einigen Ausführungsformen kann die Package-Komponente44 auch unterschiedliche Größen haben (zum Beispiel unterschiedliche Höhen und/oder Flächeninhalte), und in anderen Ausführungsformen kann die Package-Komponente44 die gleiche Größe aufweisen (zum Beispiel gleiche Höhen und/oder Flächeninhalte). - Gemäß einigen Ausführungsformen kann die Package-Komponente
44 ähnliche Höhen wie die der Package-Komponenten28 haben (wie in4 veranschaulicht), oder gemäß einigen Ausführungsformen können die Package-Komponenten28 und44 unterschiedliche Höhen aufweisen. - Eine Package-Komponente
44 enthält einen Hauptkörper46 , eine Interconnect-Struktur48 und elektrische Verbinder50 . Der Hauptkörper46 der Package-Komponente44 kann eine beliebige Anzahl von Dies, Substraten, Transistoren, aktiven Vorrichtungen, passiven Vorrichtungen oder dergleichen umfassen. In einer Ausführungsform kann der Hauptkörper46 ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator (SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen enthalten. Das Halbleitermaterial des Hauptkörpers46 kann aus den ähnlichen in Frage kommenden Materialien und der Struktur des Substrats20 ausgewählt werden. Vorrichtungen, wie zum Beispiel Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen, können in und/oder auf einer aktiven Fläche ausgebildet sein. - Eine Interconnect-Struktur
48 , die eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsstrukturen umfasst, wird auf der aktiven Fläche der Package-Komponente44 gebildet. Die eine oder die mehreren Metallisierungsstrukturen in der einen oder den mehreren dielektrischen Schichten können elektrische Signale zwischen den Vorrichtungen routen, wie zum Beispiel unter Verwendung von Durchkontaktierungen und/oder Leiterbahnen, und können auch verschiedene elektrische Vorrichtungen enthalten, wie Kondensatoren, Widerstände, Induktivitäten oder dergleichen. Die verschiedenen Vorrichtungen und Metallisierungsstrukturen können miteinander verbunden werden, um elektrische Funktionen zu erfüllen. Zusätzlich sind elektrische Verbinder50 , wie zum Beispiel leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer umfassen) in und/oder auf der Interconnect-Struktur48 ausgebildet, um eine externe elektrische Verbindung zu den Schaltungen und Vorrichtungen herzustellen. Gemäß einigen Ausführungsformen stehen die elektrischen Verbinder50 von der Interconnect-Struktur48 hervor und bilden eine Säulenstruktur, die beim Bonden der Package-Komponente44 an andere Strukturen zu verwenden ist. Dem Durchschnittsfachmann ist klar, dass die oben genannten Beispiele veranschaulichenden Zwecken dienen. Es können noch weitere Schaltungen verwendet werden, die für den jeweiligen Anwendungszweck geeignet sind. - Die leitfähigen Verbindungen
39 koppeln die Schaltungen in den Package-Komponenten28 und44 elektrisch über die Interconnect-Strukturen48 und24 bzw. die elektrischen Verbinder50 und26 mit den TVs38 in den Komponenten36 . - Die Bondung zwischen den Package-Komponenten
28 und44 und den Komponenten36 kann eine Lötbondung oder eine direkte Metall-Metall-Bondung (zum Beispiel eine Kupfer-Kupfer-Bondung) sein. In einer Ausführungsform werden die Package-Komponenten28 und die Package-Komponenten44 durch einen Wiederaufschmelzprozess an die Komponenten36 gebondet. Während dieses Wiederaufschmelzprozesses stehen die elektrischen Verbinder41/42/43 mit den elektrischen Verbindern26 bzw.50 und den Pads der Umverteilungsstruktur40 in Kontakt, um die Package-Komponenten28 und die Package-Komponenten44 physisch und elektrisch mit den Package-Komponenten36 zu koppeln. - In
4 und den anschließenden FIG. sind eine erste Package-Region45A und eine zweite Package-Region45B für die Bildung eines ersten Packages bzw. eines zweiten Packages veranschaulicht. Ritzlinienregionen47 befinden sich zwischen benachbarten Package-Regionen. Wie in4 veranschaulicht, werden ein erster Die28 und mehrere zweite Dies44 in der ersten Package-Region45A und in der zweiten Package-Region45B angebracht. - In
5 wird ein Unterfüllmaterial52 in die Lücken zwischen den Package-Komponenten28/44 und den entsprechenden darunterliegenden Abschnitten der Umverteilungsstruktur40 eingefüllt. Der jeweilige Prozess ist als Prozess404 in dem in23 gezeigten Prozessfluss400 veranschaulicht. Das Unterfüllmaterial52 kann sich aufwärts entlang der Seitenwände der Package-Komponenten28 und der Package-Komponente44 erstrecken. Das Unterfüllmaterial52 kann jedes akzeptable Material sein, wie zum Beispiel ein Polymer, ein Epoxid, eine Vergussunterfüllung oder dergleichen. Das Unterfüllmaterial52 kann durch einen Kapillarfließprozess gebildet werden, nachdem die Package-Komponenten28 und44 angebracht wurden. -
6A ,6B ,6C ,6D ,6E und6F veranschaulichen Grundrissansichten von Package-Strukturen, die Dummy-Dies54 enthalten, die an den Komponenten36 angehaftet werden.7 ist eine Querschnittsansicht, die die Dummy-Dies54 in der Package-Struktur veranschaulicht.7 zeigt einen Verlauf entlang der Linie A-A der Grundrissansicht von6C . Die Dummy-Dies54 können zum Beispiel unter Verwendung eines Aufnahme- und Ablege-Werkzeug auf den Komponenten36 platziert werden. In den6A ,6B ,6C ,6D ,6E und6F sind „HBM“ und „SOC“ als beispielhafte Package-Komponenten44 bzw.28 gekennzeichnet. Es versteht sich, dass die Package-Komponenten44 und28 , wann immer möglich, auch beliebige andere Arten von Vorrichtungen sein können. - In
6A sind die Dummy-Dies54 in den Ritzlinienregionen47 angebracht und haben Längsrichtungen, die sich entlang der Ritzlinienregionen47 erstrecken, die entlang einer ersten Richtung (zum Beispiel der vertikalen Richtung von6A) verlaufen. In6B sind die Dummy-Dies54 zwischen benachbarten Package-Komponenten44 derselben Region45A und/oder45B angebracht. In6C sind die Dummy-Dies54 in den Ritzlinienregionen47 angebracht und erstrecken sich entlang der Ritzlinienregionen47 , die entlang einer ersten Richtung und einer zweiten Richtung verlaufen (zum Beispiel sowohl der vertikalen als auch der horizontalen Richtung von6C ), und befinden sich auch zwischen benachbarten Package-Komponenten44 derselben Region45A und/oder45B . - In
6D sind die Dummy-Dies54 zwischen benachbarten Package-Komponenten44 derselben Region45A und/oder45B angebracht und befinden sich nicht in den Ritzlinienregionen47 , sondern in der Nähe der Ritzlinienregionen47 . In6E ist die Konfiguration der Dummy-Dies54 ähnlich der Konfiguration von6D , mit der Ausnahme, dass die Dummy-Dies54 auch in der Nähe der Ecken der Regionen45A und/oder45B neben der Package-Komponente44 angebracht sind. Auch in dieser Ausführungsform befinden sich die Dummy-Dies54 nicht in den Ritzlinienregionen47 , sondern in der Nähe der Ritzlinienregionen47 . In6F sind die Dummy-Dies54 nahe den Ecken der Regionen45A und/oder45B neben der Package-Komponente44 angebracht und befinden sich nicht in den Ritzlinienregionen47 , sondern in der Nähe der Ritzlinienregionen47 . - Die Dummy Dies
54 , die in den, oder in der Nähe der, Ritzlinienregionen47 platziert werden, können helfen, ein Verziehen während und nach der Vereinzelung (siehe13 ) der Packages in den ersten und zweiten Package-Regionen45A und45B zu verhindern. - Ein wesentlicher Teil des Verziehens entsteht dadurch, dass zwischen den Package-Komponenten
44 und28 ein Raum49 (6A) vorhanden ist, in den die Vergussmasse gefüllt wird. Ein Dummy-Die54 (zum Beispiel6A) enthält einen ersten Abschnitt in dem Raum49 und zweite Abschnitte auf gegenüberliegenden Seiten des ersten Abschnitts. Die Dummy-Dies54 sind starr, um das Verziehen zu verhindern. Zum Beispiel kann die Ausführungsform von6C (und das vereinzelte Package in15C , auf das später eingegangen wird) das Verziehen des Packages um bis zu etwa 60% im Vergleich zu einem Package ohne Dummy-Dies54 reduzieren. - Eine Möglichkeit, wie die Dummy-Dies
54 helfen können, das Verziehen zu reduzieren, besteht darin, das Package während des eigentlichen Vereinzelungsprozesses zu stützen. Eine weitere Möglichkeit, wie die Dummy-Dies54 einen Verziehen verhindern können, besteht darin, den Unterschied bei den Wärmeausdehnungskoeffizienten (WAK) zwischen den Komponenten36 und dem anschließend gebildeten Verkapselungsmaterial58 (siehe8 ) zu reduzieren, da die Dummy-Dies54 einen ähnlichen WAK wie die Komponenten36 aufhaben und sie die Menge des in dem Package benötigten Verkapselungsmaterials58 reduzieren. - Wie in
7 zu sehen, werden die Dummy-Dies54 in den Ritzlinienregionen47 neben der Package-Komponente44 angehaftet. Der jeweilige Prozess ist als Prozess406 in dem in23 gezeigten Prozessfluss400 veranschaulicht. Die Dummy-Dies54 werden an den Komponenten36 mit Befestigungsstrukturen56 angebracht. Gemäß einigen Ausführungsformen sind die Befestigungsstrukturen56 Klebstoffe, die die Dummy-Dies54 an den entsprechenden Komponenten36 anhaften. Gemäß einigen Ausführungsformen enthält die Befestigungsstruktur56 eine oder mehrere Metallsäulen mit Metallkappschichten (mitunter auch als Mikrohöcker bezeichnet), die die Dummy-Dies54 an die Komponenten bonden. Die Dummy-Dies54 können aus Silizium, einem dielektrischen Material, dergleichen oder einer Kombination davon hergestellt sein. Gemäß einigen Ausführungsformen sind die Dummy-Dies54 Rohlings-Dies, die vollständig aus einem homogenen Material wie zum Beispiel Silizium gebildet sein. In den Dummy-Dies54 werden gemäß einigen Ausführungsformen keine aktiven Vorrichtungen, passiven Vorrichtungen, Metallstrukturelemente oder dergleichen ausgebildet. Die Dummy-Dies54 haben keine elektrischen Funktionen. Gemäß einigen Ausführungsformen sind die Dummy-Dies54 defekte aktive Dies, die als Dummy-Dies54 recycelt wurden. Gemäß einigen Ausführungsformen sind die Oberseiten der Dies54 niedriger als die Rückseiten einer oder beider der Package-Komponenten28 und44 . - In den Ausführungsformen der Klebebefestigungsstruktur
56 befindet sich der Klebstoff56 an den Unterseiten der Dies54 und haftet die Dummy-Dies54 an die Komponenten36 , wie zum Beispiel die Umverteilungsstruktur40 in der Darstellung. Der Klebstoff56 kann jeder geeignete Klebstoff, jedes geeignete Epoxid, jeder geeignete Die Attach Film (DAF) oder dergleichen sein. Der Klebstoff56 kann auf eine Unterseite der Dummy-Dies54 aufgebracht werden oder kann über der Oberfläche der Umverteilungsstruktur40 aufgebracht werden. Die Dummy-Dies54 können mittels des Klebstoffs56 beispielsweise unter Verwendung eines Aufnahme- und Ablege-Werkzeugs an die Umverteilungsstruktur40 angehaftet werden. Die Unterfüllung52 wird aufgebracht und dann ausgehärtet, entweder bevor oder nachdem die Dummy-Dies54 angehaftet wurden. - In den Ausführungsformen der Mikrohöckerbefestigungsstruktur
56 werden die Mikrohöcker56 auf Unterseiten der Dummy-Dies54 , den Oberseiten der Komponenten36 oder beidem gebildet. Die Mikrohöcker56 können gleichzeitig mit Mikrohöckern (zum Beispiel den elektrischen Verbindern41/42 ) gebildet werden, die die Package-Komponenten28 und44 bonden. Die Mikrohöcker56 bonden die Dummy-Dies54 an die Komponenten36 , wie zum Beispiel die Umverteilungsstruktur40 in der Darstellung. Die Mikrohöcker56 der Dummy-Dies54 können zusammen mit den elektrischen Verbindern41/42/43 der Package-Komponenten28 und44 wiederaufgeschmolzen werden. - In
8 wird ein Verkapselungsmaterial58 aufgebracht/aufgeformt, um die Package-Komponenten28 und44 und die Dummy-Dies54 darin zu verkapseln. Der jeweilige Prozess ist als Prozess408 in dem in23 gezeigten Prozessfluss400 veranschaulicht. Das Verkapselungsmaterial58 kann eine Vergussmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Transferpressen oder dergleichen aufgebracht werden. Das Verkapselungsmaterial58 und die Unterfüllung52 können aus verschiedenen Materialien gebildet werden. Ein Aushärtungsprozess wird ausgeführt, um das Verkapselungsmaterial58 auszuhärten, wie zum Beispiel eine thermische Aushärtung, eine Ultraviolett (UV)-Aushärtung oder dergleichen. Gemäß einigen Ausführungsformen werden die Package-Komponenten28 , die Package-Komponente44 und die Dummy-Dies54 in dem Verkapselungsmaterial58 vergraben. Nach dem Aushärten des Verkapselungsmaterials58 kann ein Planarisierungsprozess wie zum Beispiel ein chemisch-mechanischer Polier (CMP)-Prozess oder ein mechanischer Schleifprozess ausgeführt werden, um überschüssige Abschnitte des Verkapselungsmaterials58 zu entfernen, die sich über den Oberseiten der Package-Komponenten28 und/oder der Package-Komponente44 befinden. Der jeweilige Prozess ist als Prozess410 in dem in23 gezeigten Prozessfluss400 veranschaulicht. Dementsprechend werden die Oberseiten der Package-Komponenten28 und/oder der Package-Komponenten44 freigelegt und sind mit einer Oberseite des Verkapselungsmaterials58 bündig. - Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Oberseiten der Dummy-Dies
54 niedriger als die Oberseite des Verkapselungsmaterials58 . Dementsprechend bedecken Abschnitte58A des Verkapselungsmaterials58 die Dummy-Dies54 . Die Dicke T4 der Abschnitte58A ist groß genug, um die Dummy-Dies54 ausreichend vor einem unerwünschten Ausplatzen in dem anschließenden Vereinzelungsprozess zu schützen, wie in13 gezeigt. Wenn hingegen die Dicke T4 zu klein ist, so können die Abschnitte58A in dem anschließenden Vereinzelungsprozess von den Dummy-Dies54 ausplatzen oder sich ablösen. Die Dicke T4 darf aber auch nicht zu groß sein. Sonst werden die Dummy-Dies54 dünn, und ihre Fähigkeit, das Verziehen des resultierenden Packages zu verhindern, wird beeinträchtigt. Gemäß einigen Ausführungsformen ist die Dicke T4 größer als etwa 5 µm und kann im Bereich zwischen etwa 5 µm und etwa 600 µm liegen. -
9 bis12 veranschaulichen die Bildung der Struktur auf der zweiten Seite der Komponenten36 . Der jeweilige Prozess ist als Prozess412 in dem in23 gezeigten Prozessfluss400 veranschaulicht. In9 wird die Struktur von8 umgedreht, um die Bildung der zweiten Seite der Komponenten36 vorzubereiten. Obgleich nicht gezeigt, kann die Struktur für die Prozesse der9 bis12 auf einem Träger oder einer Trägerstruktur (nicht gezeigt) platziert werden. Wie in9 gezeigt, haben das Substrat34 und die Umverteilungsstruktur40 der Komponenten36 auf dieser Stufe der Verarbeitung eine kombinierte Dicke T1 in einem Bereich zwischen etwa 50 µm und etwa 415 µm, wie zum Beispiel etwa 415 µm. Die Dummy-Dies54 (einschließlich der Befestigungsstruktur56 ) haben eine Dicke T2 in einem Bereich von etwa 30 µm bis etwa 415 µm, wie zum Beispiel etwa 400 µm. - In
10 wird ein Ausdünnungsprozess auf der zweiten Seite des Substrats34 ausgeführt, um das Substrat34 zu einer zweite Fläche60 auszudünnen, bis TVs38 frei liegen. Der Ausdünnungsprozess kann einen Rückätzprozess, einen Schleifprozess, dergleichen oder eine Kombination davon enthalten. Gemäß einigen Ausführungsformen haben das Substrat34 und die Umverteilungsstruktur40 der Komponenten36 nach dem Ausdünnungsprozess eine kombinierte DickeT3 in einem Bereich zwischen etwa 30 µm und etwa 200 µm, wie zum Beispiel etwa 52 µm. - In
11 wird auf der zweiten Fläche60 des Substrats34 eine Umverteilungsstruktur ausgebildet, die dazu dient, die TVs38 elektrisch miteinander und/oder mit externen Vorrichtungen zu verbinden. Die Umverteilungsstruktur enthält eine oder mehrere dielektrische Schichten62 und Metallisierungsstrukturen64 in der einen oder den mehreren dielektrischen Schichten62 . Die Metallisierungsstrukturen können Durchkontaktierungen und/oder Leiterbahnen umfassen, um die TVs38 miteinander und/oder mit einer externen Vorrichtung zu verbinden. Die Metallisierungsstrukturen64 werden mitunter als Umverteilungsleitungen (Redistribution Lines, RDLs) bezeichnet. Die dielektrischen Schichten62 können Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, dielektrisches Material mit niedrigem k-Wert, wie zum Beispiel PSG, BPSG, FSG, SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundmaterialien davon, Kombinationen davon oder dergleichen umfassen. Die dielektrischen Schichten62 können durch jedes dem Fachmann bekannte geeignete Verfahren abgeschieden werden, wie zum Beispiel Schleuderbeschichtung, CVD, PECVD, HDP-CVD oder dergleichen. Die Metallisierungsstrukturen64 können in der dielektrischen Schicht62 zum Beispiel durch Damaszenprozesse gebildet werden. - In
12 werden ferner die elektrischen Verbinder66 auf den Metallisierungsstrukturen64 ausgebildet und werden elektrisch mit den TVs38 gekoppelt. Die elektrischen Verbinder66 werden an der Oberseite der Umverteilungsstruktur auf den Metallisierungsstrukturen64 ausgebildet. Gemäß einigen Ausführungsformen enthalten die Metallisierungsstrukturen64 UBMs. In der veranschaulichten Ausführungsform werden die Pads in Öffnungen der dielektrischen Schichten62 der Umverteilungsstruktur ausgebildet. In einer anderen Ausführungsform können sich die Pads (UBMs) durch eine Öffnung einer dielektrischen Schicht62 der Umverteilungsstruktur erstrecken und können sich ebenso über die Oberseite der Umverteilungsstruktur erstrecken. - Gemäß einigen Ausführungsformen sind die elektrischen Verbinder
66 Lötperlen und/oder Metallhöcker, wie zum Beispiel Ball Grid Array (BGA)-Perlen, C4-Mikrohöcker, ENIG-gebildete Höcker, ENEPIG-gebildete Höcker oder dergleichen. Die elektrischen Verbinder66 können ein leitfähiges Material wie zum Beispiel Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. In einer anderen Ausführungsform sind die elektrischen Verbinder66 Metallsäulen (wie zum Beispiel eine Kupfersäule), die durch Sputtern, Drucken, Elektroplattieren, chemisches Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Gemäß einigen Ausführungsformen wird am oberen Ende der Metallsäulenverbinder66 eine Metallkappschicht (nicht gezeigt) gebildet. Die Metallkappschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden. - Die elektrischen Verbinder
66 können zum Bonden an eine zusätzliche elektrische Komponente verwendet werden, die ein Halbleitersubstrat, ein Package-Substrat, eine gedruckte Leiterplatte (Printed Circuit Board, PCB) oder dergleichen sein kann (siehe 300 in14 ). - In
13 werden Komponenten36 und Dummy-Dies54 zwischen benachbarten Regionen45A und45B entlang Ritzlinienregionen47 vereinzelt, um Komponentenpackages200 zu bilden. Der jeweilige Prozess ist als Prozess414 in dem in23 gezeigten Prozessfluss400 veranschaulicht. Jedes Komponentenpackage200 umfasst - neben anderen Strukturelementen - eine Package-Komponente28 , eine Package-Komponente36 , eine Package-Komponente44 und verbleibende Abschnitte54' der Dummy-Dies54 . Die Vereinzelung kann durch Sägen, Zertrennen oder dergleichen erfolgen und kann mit einem Sägeblatt ausgeführt werden. Jeder der Dummy-Dies54 kann Abschnitte54' haben, die auf gegenüberliegenden Seiten der jeweiligen Schnittfuge zurückbleibt. Wie oben besprochen, helfen die verbleibenden Dummy-Die-Abschnitte54' , die mechanischen Spannungen und das Verziehen während und nach dem Vereinzelungsprozess zu reduzieren. Der Verkapselungsmaterialabschnitt58A , der den Dummy-Die54 bedeckt, verhindert, dass der Dummy-Die54 während des Vereinzelungsprozesses ausplatzt. Andernfalls kann, wenn der Abschnitt58A nicht gebildet wird, der Dummy-Die54 aufgrund der mechanischen Kraft des Trennblattes ausplatzen. - Nach dem Vereinzelungsprozess haben die verbleibenden Abschnitte
54' der Dummy-Dies54 Seitenwandflächen, die mit den seitlichen Erstreckungen des Komponentenpackages200 (siehe zum Beispiel13 und14 ) zusammen (bündig) abschließen. -
14 veranschaulicht die Anbringung eines Komponentenpackages200 an einer Package-Komponente300 , um ein Package302 zu bilden. Die elektrischen Verbinder66 sind auf Bond-Pads der Package-Komponente300 ausgerichtet und werden gegen diese gelegt. Die elektrischen Verbinder66 können wiederaufgeschmolzen werden, um eine Bondung zwischen der Package-Komponente300 und der Komponente36 herzustellen. Die Package-Komponente300 kann ein Package-Substrat, wie zum Beispiel ein Aufbausubstrat, in dem sich ein Kern befindet, ein Laminatsubstrat, das mehrere laminierte dielektrische Filme enthält, eine gedruckte Leiterplatte (PCB) oder dergleichen umfassen. Die Package-Komponente300 kann elektrische Verbinder (nicht gezeigt), wie zum Beispiel Lötperlen, gegenüber dem Komponentenpackage umfassen, so dass die Package-Komponente300 an einer anderen Vorrichtung montiert werden kann. Ein Unterfüllmaterial (nicht gezeigt) kann zwischen dem Komponentenpackage200 und der Package-Komponente300 abgeschieden werden und kann den elektrischen Verbinder66 umgeben. Das Unterfüllmaterial kann jedes akzeptable Material sein, wie zum Beispiel ein Polymer, ein Epoxid, eine Vergussunterfüllung oder dergleichen. -
15 bis19 veranschaulichen die Grundrissansicht und Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Struktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Sofern nicht anders angegeben, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie bei den gleichen Komponenten, die in den Ausführungsformen, die in den1-5 ,6A ,6B ,6C ,6D ,6E ,6F und7-14 gezeigt sind, mit den gleichen Bezugszahlen bezeichnet sind. Die Details bezüglich der Bildungsprozesse und der Materialien der Komponenten, die in den15 bis19 gezeigt sind, können daher in der Besprechung der Ausführungsform gefunden werden, die in den1-5 ,6A ,6B ,6C ,6D ,6E ,6F ,6F und7-14 gezeigt ist. Die anfänglichen Schritte dieser Ausführungsformen sind im Wesentlichen die gleichen, wie sie in den1-5 ,6A ,6B ,6C ,6D ,6E und6F gezeigt sind. -
15 veranschaulicht eine Grundrissansicht des Dummy-Dies54 gemäß einigen Ausführungsformen. Der Dummy-Die54 enthält den Abschnitt54B und die Abschnitte54A auf gegenüberliegenden Seiten des Dummy-Die-Abschnitts54B . Die Dummy-Die-Abschnitte54A sind dicker als der Abschnitt54B , so dass eine Aussparung55 über dem Dummy-Die-Abschnitt54B gebildet wird, wie in16 gezeigt. Wie in16 gezeigt, haben zum Beispiel die Dummy-Die-Abschnitte54A eine Dicke T5, und der Dummy-Die-Abschnitt54B hat eine Dicke T6, die kleiner als die Dicke T5 ist, was dazu führt, dass sich die Aussparung55 in den Dummy-Die54 hinein erstreckt. Gemäß einigen Ausführungsformen ist die Differenz (T5-T6) größer als etwa 5 µm und kann im Bereich zwischen etwa 5 µm und etwa 600 µm liegen. Die Breite W1 (15 ) des Abschnitts54B ist mit ausreichender Prozessmarge größer als die Schnittfuge des Vereinzelungsprozesses (13 ). Darüber hinaus ist die Breite W1 groß genug, damit nach der Vereinzelung noch verbleibende Abschnitte54B auf gegenüberliegenden Seiten der Schnittfuge zurückbleiben. Die Breite W1 kann größer als etwa 30 µm sein und kann im Bereich zwischen etwa 50 µm und etwa 1.000 µm liegen. - Wie in
16 zu sehen, werden die Dummy-Dies54 an der Package-Komponente32 angebracht. Gemäß einigen Ausführungsformen befindet sich der Dummy-Die-Abschnitt54B in der Mitte der Ritzlinie47 , und der eine Dummy-Die-Abschnitt54A befindet sich zwischen dem Dummy-Die-Abschnitt54B und der Region45A , und der andere Dummy-Die-Abschnitt54A befindet sich zwischen dem Dummy-Die-Abschnitt54B und der Region45B . -
17 veranschaulicht des Weiteren die Verkapselung mit dem Verkapselungsmaterial58 . Gemäß einigen Ausführungsformen wird das Verkapselungsmaterial58 in den Lücken zwischen den Package-Komponenten28 und44 und dem Dummy-Die54 angeordnet. Außerdem wird Verkapselungsmaterial58 in Aussparungen55 in den Dummy-Dies54 angeordnet. Anschließend wird ein Planarisierungsprozess ausgeführt, um überschüssiges Verkapselungsmaterial58 zu entfernen. Nach der Planarisierung verbleiben Verkapselungsmaterialabschnitte58B des Verkapselungsmaterials58 in den Aussparungen55 und haben eine Dicke T4, die größer als etwa 5 µm sein kann und im Bereich zwischen etwa 5 µm und etwa 600 µm liegen kann. - In anschließenden Prozessen werden die in den
9 bis12 gezeigten Prozesse an der in17 gezeigten Struktur ausgeführt; die resultierende Struktur ist in18 gezeigt. Die Prozessdetails ähneln denen, die in den9 bis12 gezeigt sind, und werden daher hier nicht wiederholt. In dem resultierenden Package200 hat ein Dummy-Die-Abschnitt54B eine freiliegende Seitenwand. Außerdem erstreckt sich der Verkapselungsmaterialabschnitt58B von einem Rand des Dummy-Die-Abschnitts54B zum Rand des Packages200 , und der Verkapselungsmaterialabschnitt58B bedeckt (wobei die Struktur auf den Kopf gedreht betrachtet wird) den Dummy-Die-Abschnitt54B . In dem Vereinzelungsprozess zum Bilden von Packages200 verhindert der Verkapselungsmaterialabschnitt58B das Ausplatzen des Dummy-Dies54 . Die Breite W2 des Abschnitts58B darf nicht zu klein sein. Andernfalls löst sich der Verkapselungsmaterialabschnitt58B von dem Dummy-Die54 ab. Gemäß einigen Ausführungsformen ist die Breite W2 größer als etwa 50 µm und kann im Bereich zwischen etwa 60 µm und etwa 500 µm liegen.19 veranschaulicht die Bondung von Package200 an die Package-Komponente300 , um ein Package302 zu bilden. -
20A ,20B ,20C ,20D ,20E und20F veranschaulichen Grundrissansichten der Package-Strukturen302 , die jeder der in den6A ,6B ,6C ,6D ,6E bzw.6F gezeigten Ausführungsformen der Dummy-Die54 entsprechen. Diese Ausführungsformen sind symmetrisch, indem die Package-Komponenten28 die Package-Komponente44 und die Dummy-Dies54 auf gegenüberliegenden Seiten der Package-Komponenten28 aufweisen. -
21A ,21B ,21C ,21D ,21E und21F veranschaulichen Grundrissansichten einer vereinzelten Package-Struktur in anderen Ausführungsformen in jeder der in den6A ,6B ,6C ,6D ,6E und6F gezeigten Ausführungsformen der Dummy-Dies54 . In diesen Ausführungsformen sind die vereinzelten Package-Strukturen asymmetrisch, da sich die Package-Komponente44 und die Dummy-Dies54 nur auf einer Seite (zum Beispiel der Oberseite der Grundrissansicht in den21A ,21B ,21C ,21D ,21E und21F) des Dies28 befinden. Diese Package-Strukturen können unter Verwendung ähnlicher Materialien, Strukturen und Prozesse hergestellt werden wie denen, die oben in den1 bis5 und7 bis14 beschrieben sind, und die Beschreibung wird hier nicht wiederholt. -
22A ,22B und22C veranschaulichen Grundrissansichten an einem ähnlichen Verarbeitungspunkt und mit ähnlichen Konfigurationen der Dummy-Dies54 wie in den6A ,6B bzw.6C , mit der Ausnahme, dass bei diesen Ausführungsformen mehr Package-Komponenten44 in jeder der Package-Strukturen vorhanden ist. Diese Package-Strukturen können unter Verwendung ähnlicher Materialien, Strukturen und Prozesse hergestellt werden wie die, die oben in den1 bis5 und7 bis14 beschrieben sind, und die Beschreibung wird hier nicht wiederholt. -
22D veranschaulicht eine Grundrissansicht einer anderen Ausführungsform einer Konfiguration von Dummy-Dies54 ähnlich der in den22A-22C , mit der Ausnahme, dass sich in dieser Ausführungsform die Dummy-Dies54 innerhalb der Regionen45A und45B und nicht in den Ritzlinienregionen47 befinden. Diese Package-Strukturen können unter Verwendung ähnlicher Materialien, Strukturen und Prozesse hergestellt werden wie die, die oben in den1 bis5 und7 bis14 beschrieben sind, und die Beschreibung wird hier nicht wiederholt. Diese Art von Konfiguration (zum Beispiel keine Dummy-Dies54 in den Ritzlinienregionen47 ) kann auch auf eine der oben beschriebenen vorherigen Konfigurationen angewendet werden. - Es versteht sich, dass die Verkapselungsmaterialabschnitte
58A (14 ) oder die Verkapselungsmaterialabschnitte58B (19 ) für jedes der Packages, die auf der Grundlage der6A ,6B ,6C ,6D und6D gebildet werden, und in jedem der Packages, die in den20A ,20B ,20C ,20D ,20E und20F , in den21A ,21B ,21C ,21D ,21E und21F sowie in den22A ,22B ,22C und22D gezeigt sind, vorhanden sein können. - In den oben veranschaulichten Ausführungsformen werden einige Prozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung besprochen. Andere Merkmale und Prozesse können ebenfalls enthalten sein. So können zum Beispiel Teststrukturen enthalten sein, die bei Verifizierungstests der 3D-Verkapselung oder der 3DIC-Vorrichtungen helfen. Die Teststrukturen können zum Beispiel Testpads enthalten, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, was das Testen der 3D-Verkapselung oder der 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifizierungstests können sowohl an Zwischenstrukturen als auch an der fertigen Struktur ausgeführt werden. Darüber hinaus können die im vorliegenden Text offenbarten Strukturen und Verfahren in Verbindung mit Testmethodologien verwendet werden, die eine Zwischenverifizierung bekannter guter Dies enthalten, um die Produktionsausbeute zu erhöhen und die Kosten zu senken.
- Die Ausführungsformen der vorliegenden Offenbarung zeichnen sich durch einige vorteilhafte Merkmale aus. Der eine oder die mehreren Dummy-Dies neben den aktiven Dies können helfen, das Verziehen der entsprechenden Package-Struktur zu reduzieren. Diese Reduzierung des Verziehens der Package-Struktur ermöglicht eine zuverlässigere Package-Struktur. Weil einige Abschnitte des Verkapselungsmaterials auf den Dummy-Dies verbleiben, wird das unerwünschte Ausplatzen der Dummy-Dies verhindert.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Folgendes: Bonden einer zweiten Package-Komponente an eine erste Package-Komponente; Bonden einer dritten Package-Komponente an die erste Package-Komponente; Anbringen eines Dummy-Dies an der ersten Package-Komponente; Verkapseln der zweiten Package-Komponente, der dritten Package-Komponente und des Dummy-Dies in einem Verkapselungsmaterial; Ausführen eines Planarisierungsprozesses, um eine Oberseite der zweiten Package-Komponente mit einer Oberseite des Verkapselungsmaterials bündig zu machen, wobei nach dem Planarisierungsprozess ein oberer Abschnitt des Verkapselungsmaterials den Dummy-Die überlappt; und Durchsägen des Dummy-Dies, um den Dummy-Die in einen ersten Dummy-Die-Abschnitt und einen zweiten Dummy-Die-Abschnitt zu trennen, wobei der obere Abschnitt des Verkapselungsmaterials durchgesägt wird. In einer Ausführungsform hat der obere Abschnitt des Verkapselungsmaterials eine Dicke von mehr als etwa 5 µm. In einer Ausführungsform sind die zweite Package-Komponente und die dritte Package-Komponente durch einen Raum voneinander beabstandet, und wobei der Dummy-Die Folgendes umfasst: einen ersten Abschnitt in dem Raum; und zweite Abschnitte auf gegenüberliegenden Seiten des Raumes. In einer Ausführungsform wird zu einer Zeit, wo der Dummy-Die durchgesägt wird, der gesamte Dummy-Die durch das Verkapselungsmaterial bedeckt. In einer Ausführungsform umfasst zu einer Zeit, wo der Dummy-Die durchgesägt wird, der Dummy-Die eine erste Oberseite, die frei liegt, und eine zweite Oberseite, die durch den oberen Abschnitt des Verkapselungsmaterials bedeckt wird. In einer Ausführungsform umfasst der Dummy-Die Silizium. In einer Ausführungsform wird der Planarisierungsprozess ausgeführt, bis die dritte Package-Komponente noch mehr frei liegt.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Folgendes: Bonden einer ersten Package-Komponente an eine zweite Package-Komponente, wobei die erste Package-Komponente einen Vorrichtungs-Die umfasst; Anbringen eines Dummy-Dies an der zweiten Package-Komponente, wobei der Dummy-Die eine Aussparung umfasst; Verkapseln der ersten Package-Komponente und des Dummy-Dies in einem Verkapselungsmaterial, wobei das Verkapselungsmaterial einen Abschnitt umfasst, der die Aussparung ausfüllt; und Ausführen eines Vereinzelungsprozesses unter Verwendung eines Sägeblattes, um ein Package zu bilden, wobei das Package die erste Package-Komponente, einen Abschnitt der zweiten Package-Komponente und einen Abschnitt des Dummy-Dies umfasst, und wobei das Sägeblatt den Abschnitt des Verkapselungsmaterials in der Aussparung durchtrennt. In einer Ausführungsform wird der Abschnitt des Verkapselungsmaterials in der Aussparung in zwei Abschnitte zerschnitten. In einer Ausführungsform wird die Aussparung mit einer Längsrichtung verlängert, und das Sägeblatt schneidet entlang der Längsrichtung. In einer Ausführungsform umfasst das Verfahren des Weiteren nach dem Verkapseln und vor dem Vereinzelungsprozess das Ausführen eines Planarisierungsprozesses zum Freilegen einer Fläche des Dummy-Dies. In einer Ausführungsform hat der Abschnitt des Verkapselungsmaterials, der sich in der Aussparung befindet und vom dem Sägeblatt durchtrennt wird, eine Dicke in einem Bereich zwischen etwa 5 µm und etwa 600 µm. In einer Ausführungsform wird beim Ausführen des Vereinzelungsprozesses die erste Package-Komponente durch das Verkapselungsmaterial hindurch freigelegt.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Package von integrierten Schaltungen Folgendes: eine erste Package-Komponente; eine zweite Package-Komponente, die über der ersten Package-Komponente liegt und an diese gebondet ist; einen Dummy-Die, der über der ersten Package-Komponente liegt und an dieser angebracht ist, wobei der Dummy-Die eine erste Oberseite und eine zweite Oberseite, die niedriger als die erste Oberseite ist, aufweist; und ein Verkapselungsmaterial, in dem der Dummy-Die verkapselt ist, wobei das Verkapselungsmaterial einen ersten Abschnitt umfasst, der die zweite Oberseite des Dummy-Dies überlappt, und die erste Oberseite des Dummy-Dies durch das Verkapselungsmaterial hindurch frei liegt. In einer Ausführungsform erstreckt sich die zweite Oberseite bis zu einem Rand der Package. In einer Ausführungsform umfasst eine Seitenwand des Packages eine Seitenwand des Dummy-Dies. In einer Ausführungsform umfasst das Verkapselungsmaterial des Weiteren einen zweiten Abschnitt zwischen dem Dummy-Die und der ersten Package-Komponente. In einer Ausführungsform umfasst das Package des Weiteren eine dritte Package-Komponente, die über der ersten Package-Komponente liegt und an diese gebondet ist, wobei in einer Grundrissansicht des Packages der Dummy-Die eine Längsrichtung aufweist, und wobei: eine erste gerade Linie, die von einem ersten Ende des Dummy-Dies ausgeht und senkrecht zur Längsrichtung verläuft, die zweite Package-Komponente kreuzt; und eine zweite gerade Linie, die von einem zweiten Ende des Dummy-Dies ausgeht und senkrecht zur Längsrichtung verläuft, die dritte Package-Komponente kreuzt.
Claims (19)
- Verfahren umfassend: Bonden einer zweiten Package-Komponente (44) an eine erste Package-Komponente (32); Bonden einer dritten Package-Komponente (28) an die erste Package-Komponente; Anbringen eines Dummy-Dies (54) an der ersten Package-Komponente (32); Verkapseln der zweiten Package-Komponente (44), der dritten Package-Komponente (28) und des Dummy-Dies (54) in einem Verkapselungsmaterial (58); Ausführen eines Planarisierungsprozesses, um eine Oberseite der zweiten Package-Komponente (44) mit einer Oberseite des Verkapselungsmaterials (58) bündig zu machen, wobei nach dem Planarisierungsprozess ein oberer Abschnitt (58A, 58B) des Verkapselungsmaterials (58) den Dummy-Die (54) überlappt; und Durchsägen des Dummy-Dies (54), um den Dummy-Die in einen ersten Dummy-Die-Abschnitt (200) und einen zweiten Dummy-Die-Abschnitt (200) zu trennen, wobei der obere Abschnitt (58A, 58B) des Verkapselungsmaterials (58) durchgesägt wird; wobei der obere Abschnitt (58A, 58B) des Verkapselungsmaterials (58) eine Dicke (T4) von mehr als etwa 5 µm hat.
- Verfahren nach
Anspruch 1 , wobei die zweite Package-Komponente (44) und die dritte Package-Komponente (28) durch einen Raum (49) voneinander beabstandet sind, und wobei der Dummy-Die (54) Folgendes umfasst: einen ersten Abschnitt (54B) in dem Raum; und zweite Abschnitte (54A) auf gegenüberliegenden Seiten des Raumes. - Verfahren nach einem der vorhergehenden Ansprüche, wobei zu einem Zeitpunkt, wenn der Dummy-Die (54) durchgesägt wird, der gesamte Dummy-Die (54) durch das Verkapselungsmaterial (58) bedeckt wird.
- Verfahren nach einem der vorangehenden
Ansprüche 1 bis2 , wobei der Dummy-Die (54) zu einer Zeit, wo der Dummy-Die durchgesägt wird, eine erste Oberseite (54A), die freiliegt, und eine zweite Oberseite (54B) aufweist, die durch den oberen Abschnitt (58B) des Verkapselungsmaterials (58) bedeckt wird. - Verfahren nach
Anspruch 4 , wobei der obere Abschnitt (58B) des Verkapselungsmaterials (58) nach dem Sägen in einer Grundrissansicht des oberen Abschnitts des Verkapselungsmaterials eine Länge und eine Breite, die kleiner als die Länge ist, aufweist, und wobei die Breite größer als etwa 50 µm ist. - Verfahren nach einem der vorhergehenden Ansprüche, wobei der Dummy-Die (54) Silizium aufweist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei der Planarisierungsprozess ausgeführt wird, bis die dritte Package-Komponente (28) weiter freigelegt wird.
- Verfahren umfassend: Bonden einer ersten Package-Komponente an eine zweite Package-Komponente (32), wobei die erste Package-Komponente einen Vorrichtungs-Die umfasst; Anbringen eines Dummy-Dies (54) an der zweiten Package-Komponente (32), wobei der Dummy-Die (54) eine Aussparung (55) umfasst; Verkapseln der ersten Package-Komponente und des Dummy-Dies (54) in einem Verkapselungsmaterial (58), wobei das Verkapselungsmaterial (58) einen Abschnitt (58B) umfasst, der die Aussparung (55) ausfüllt; und Ausführen eines Vereinzelungsprozesses unter Verwendung eines Sägeblattes, um ein Package zu bilden, wobei das Package die erste Package-Komponente, einen Abschnitt der zweiten Package-Komponente (32) und einen Abschnitt des Dummy-Dies (54) umfasst, und wobei das Sägeblatt den Abschnitt (58B) des Verkapselungsmaterials (58) in der Aussparung (55) durchtrennt.
- Verfahren nach
Anspruch 8 , wobei der Abschnitt des Verkapselungsmaterials (58) in der Aussparung (55) in zwei Abschnitte zerschnitten wird. - Verfahren nach
Anspruch 8 oder9 , wobei die Aussparung (55) mit einer Längsrichtung verlängert wird, und das Sägeblatt entlang der Längsrichtung schneidet. - Verfahren nach einem der vorhergehenden
Ansprüche 8 bis10 , ferner umfassend: nach dem Verkapseln und vor dem Vereinzelungsprozess, Ausführen eines Planarisierungsprozesses, um eine Fläche des Dummy-Dies (54) freizulegen. - Verfahren nach einem der vorangehenden
Ansprüche 8 bis11 , wobei der Abschnitt des Verkapselungsmaterials (58B), der sich in der Aussparung (55) befindet und vom dem Sägeblatt durchtrennt wird, eine Dicke von etwa 5 µm bis etwa 600 µm hat. - Verfahren nach einem der vorangehenden
Ansprüche 8 bis12 , wobei nach dem Vereinzelungsprozess der Abschnitt (58B) des Verkapselungsmaterials (58) in der Aussparung (55) einen verbleibenden Abschnitt in dem Package aufweist, und der verbleibende Abschnitt des Verkapselungsmaterials eine Breite von etwa 60 µm bis etwa 500 µm aufweist. - Verfahren nach einem der vorangehenden
Ansprüche 8 bis13 , wobei beim Ausführen des Vereinzelungsprozesses die erste Package-Komponente durch das Verkapselungsmaterial (58) hindurch freigelegt wird. - Package von integrierten Schaltungen, wobei das Package Folgendes umfasst: eine erste Package-Komponente (32); eine zweite Package-Komponente (44), die über der ersten Package-Komponente liegt und an diese gebondet ist; einen Dummy-Die (54), der über der ersten Package-Komponente (32) liegt und an dieser angebracht ist, wobei der Dummy-Die (54) eine erste Oberseite (54A) und eine zweite Oberseite (54B), die niedriger als die erste Oberseite ist, aufweist; und ein Verkapselungsmaterial (58), in dem der Dummy-Die (54) verkapselt ist, wobei das Verkapselungsmaterial (58) einen ersten Abschnitt (58B) aufweist, der die zweite Oberseite (54B) des Dummy-Dies (54) überlappt, und die erste Oberseite (54A) des Dummy-Dies (54) durch das Verkapselungsmaterial (58) hindurch freigelegt ist.
- Package nach
Anspruch 15 , wobei sich die zweite Oberseite (54B) bis zu einem Rand des Packages erstreckt. - Package nach
Anspruch 15 oder16 , wobei eine Seitenwand des Packages eine Seitenwand des Dummy-Dies (54) aufweist. - Package nach einem der
Ansprüche 15 bis17 , wobei das Verkapselungsmaterial (58) des Weiteren einen zweiten Abschnitt zwischen dem Dummy-Die (54) und der ersten Package-Komponente aufweist. - Package nach einem der
Ansprüche 15 bis18 , ferner aufweisend eine dritte Package-Komponente (28), die über der ersten Package-Komponente (32) liegt und an diese gebondet ist, wobei der Dummy-Die (54) in einer Grundrissansicht des Packages eine Längsrichtung aufweist, wobei eine erste gerade Linie, die von einem ersten Ende des Dummy-Dies (54) ausgeht und senkrecht zur Längsrichtung verläuft, die zweite Package-Komponente kreuzt, wobei eine zweite gerade Linie, die von einem zweiten Ende des Dummy-Dies (54) ausgeht und senkrecht zur Längsrichtung verläuft, die dritte Package-Komponente kreuzt.
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