Nothing Special   »   [go: up one dir, main page]

DE102021115959A1 - Interconnect-struktur zur verbesserung von speicherleistung und/oder logikleistung - Google Patents

Interconnect-struktur zur verbesserung von speicherleistung und/oder logikleistung Download PDF

Info

Publication number
DE102021115959A1
DE102021115959A1 DE102021115959.8A DE102021115959A DE102021115959A1 DE 102021115959 A1 DE102021115959 A1 DE 102021115959A1 DE 102021115959 A DE102021115959 A DE 102021115959A DE 102021115959 A1 DE102021115959 A1 DE 102021115959A1
Authority
DE
Germany
Prior art keywords
line
width
layer
voltage
wordline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021115959.8A
Other languages
English (en)
Inventor
Jhon Jhy Liaw
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021115959A1 publication Critical patent/DE102021115959A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Konfigurationen von Metallschichten von Interconnect-Strukturen sind hier offenbart, die Speicherleistung, wie Speicherleistung und/oder Logikleistung eines statischen Direktzugriffspeichers (SRAM) verbessern können. Zum Beispiel platzieren hier Ausführungsformen Bitleitungen in einer Metall-Eins-Schicht (M1-Schicht), die eine unterste Metallisierungsebene einer Interconnect-Struktur einer Speicherzelle ist, um Bitleitungskapazität zu minimieren, und konfigurieren Bitleitungen als die breitesten Metallleitungen der Metall-Eins-Schicht, um Bitleitungswiderstand zu minimieren. In manchen Ausführungsformen weist die Interconnect-Struktur eine Doppelwortleitungsstruktur auf, um Wortleitungswiderstand zu verringern. In manchen Ausführungsformen weist die Interconnect-Struktur eine Doppelspannungsleitungsstruktur auf, um Spannungsleitungswiderstand zu verringern. In manchen Ausführungsformen werden Jogs zu einer Wortleitung und/oder einer Spannungsleitung hinzugefügt, um ihren entsprechenden Widerstand zu verringern. In manchen Ausführungsformen sind Durchkontaktierungsformen der Interconnect-Struktur konfiguriert, Widerstand der Interconnect-Struktur zu verringern.

Description

  • Dies ist eine nicht-vorläufige Patentanmeldung und beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/148,863 , eingereicht am 12. Februar 2021, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie für Halbleiter-IC (Halbleiter-Integrated-Circuit) durchlebte ein exponentielles Wachstum. Technologische Fortschritte bei IC-Materialien und IC-Designs haben Generationen von ICs hervorgebracht, die immer kleinere und komplexere Schaltungen vorwiesen als ihre jeweilige vorherige Generation. Im Zuge der IC-Evolution hat sich die funktionale Dichte (d.h. die Zahl verschalteter Bauelemente pro Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) abgenommen hat. Dieser Herabskalierungsprozess stellt im Allgemeinen Vorteile bereit, indem die Herstellungseffizienz erhöht wird und zugehörige Kosten gesenkt werden. Diese Herabskalierung hat auch die Komplexität der Herstellung und Fertigung von ICs erhöht und zur Umsetzung dieser Fortschritte sind ähnliche Entwicklungen in IC-Verarbeitung und Herstellung erforderlich. Wenn zum Beispiel mehrschichtige Interconnect-Merkmale (MLI-Merkmale) mit ständig kleiner werdender IC-Merkmalgröße kompakter werden, weisen Interconnects der MLI-Merkmale erhöhten Widerstand auf und weisen erhöhte Kapazität auf, was Anforderungen an Leistung, Ausbeute und Kosten stellt. Es wurde beobachtet, dass diese höheren Widerstände und/oder höheren Kapazitäten, die Interconnects in fortgeschrittenen IC-Technologieknoten aufweisen, Signale im effizienten Routing zu und von IC-Vorrichtungen, wie Transistoren, signifikant verzögern (und in manchen Situationen verhindern) können, wodurch sämtliche Verbesserungen in Leistung solcher IC-Vorrichtungen in den fortgeschrittenen IC-Technologieknoten zunichte gemacht werden. Leistung fortgeschrittener Speicher, wie statischer Direktzugriffspeicher („SRAM“), ist für diese Verzögerungen besonders empfindlich, wo die fortgeschrittenen Speicher noch höhere Geschwindigkeiten benötigen (z.B. schnelles Schreiben/Lesen). Daher, obwohl bestehende MLI-Merkmale für speicherbasierte ICs und deren Interconnects im Allgemeinen für ihren beabsichtigten Zweck angemessen sind, sind sie nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur Veranschaulichungszwecken dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine fragmentarische, schematische Draufsicht eines Speichers, wie eines statischen Direktzugriffspeichers (SRAM), gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 ist ein Schaltungsdiagramm einer Speicherzelle, wie einer SRAM-Zelle, die im Speicher von 1 implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3 ist ein weiteres Schaltungsdiagramm einer Speicherzelle, wie einer SRAM-Zelle, die im Speicher von 1 implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 4 ist eine fragmentarische, schematische Querschnittsansicht verschiedener Schichten eines Speichers, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5A und 5B sind fragmentarische, schematische Ansichten einer Speicherzelle, wie einer SRAM-Zelle, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 6A, 6B, 6C, 6D und 6E sind verschiedene Draufsichten verschiedener Schichten der Speicherzelle von 5A und 5B, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 7 ist eine fragmentarische, schematische Draufsicht eines Speichers mit einer Doppelwortleitungsstruktur, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 8A, 8B und 8C sind verschiedene Draufsichten verschiedener Schichten eines Speichers mit einer Doppelspannungsleitungsstruktur, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 9A und 9B sind fragmentarische, schematische Ansichten einer untersten Metallschicht einer Interconnect-Struktur einer SRAM-Zelle bzw. einer Logikzelle, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 10 ist eine Draufsicht einer SRAM-Zelle, zum Teil oder in ihrer Gesamtheit, mit einer Spannungsleitung und einer Wortleitung mit unterschiedlicher Breite gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 11A, 11B, 11C, 11D und 11E sind verschiedene Draufsichten verschiedener Schichten der Speicherzelle von 10, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft im Allgemeinen integrierte Schaltungsvorrichtungen (IC-Vorrichtungen) und insbesondere Interconnect-Strukturen für speicherbasierte IC-Vorrichtungen.
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt, einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten.
  • Zusätzlich können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor. Ferner kann die Bildung eines Merkmals auf, verbunden mit und/oder gekoppelt an ein anderes Merkmal in der folgenden vorliegenden Offenbarung Ausführungsformen umfassen, in welchen die Merkmale in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen den Merkmalen eingefügt sein können, sodass die Merkmale nicht in direktem Kontakt sein können. Zusätzlich werden räumlich relative Ausdrücke wie zum Beispiel „untere“, „obere“, „horizontale“, „vertikale“, „darüber“, „oberhalb“, „unterhalb“, „unter“, „oben", „unten“, „oberseitig“, „unterseitig“ usw. und Ableitungen davon (z.B. „horizontal", „vertikal“, „nach oben“ usw.) zur Erleichterung der vorliegenden Offenbarung eines Verhältnisses eines Merkmals zu einem anderen Merkmal verwendet. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen der Vorrichtung, die die Merkmale aufweist, abzudecken.
  • Konfigurationen von Metallschichten von Interconnect-Strukturen sind hier offenbart, die Speicherleistung wie Speicherleistung eines statischen Direktzugriffspeichers (SRAM) und/oder Logikleistung verbessern können. Zum Beispiel platzieren hier Ausführungsformen Bitleitungen in einer Metall-Eins-Schicht, die eine unterste Metallisierungsebene einer Interconnect-Struktur einer Speicherzelle ist, um Bitleitungskapazität zu minimieren, und konfigurieren Bitleitungen als die breitesten Metallleitungen der Metall-Eins-Schicht, um Bitleitungswiderstand zu minimieren. In manchen Ausführungsformen weist die Interconnect-Struktur eine Doppelwortleitungsstruktur auf, um Wortleitungswiderstand zu verringern. In manchen Ausführungsformen sind Wortleitungskontaktbrücken (d.h. Verbindungen) in der Doppelleitungswortstruktur konfiguriert und in einem Speicher platziert, um Wortleitungswiderstand zu verringern. In manchen Ausführungsformen weist die Interconnect-Struktur eine Doppelspannungsleitungsstruktur auf, um Spannungsleitungswiderstand zu verringern. In manchen Ausführungsformen werden Jogs einer Wortleitung und/oder einer Spannungsleitung hinzugefügt, um ihren jeweiligen Widerstand zu verringern. In manchen Ausführungsformen sind Durchkontaktierungsformen der Interconnect-Struktur konfiguriert, Widerstand der Interconnect-Struktur zu verringern. In manchen Ausführungsformen sind Dimensionen von Metallleitungen der Metall-Eins-Schicht in einem Speichergebiet relativ zu Metallleitungen der Metall-Eins-Schicht in einem Logikgebiet konfiguriert, Speicherleistung und Logikleistung gemeinsam zu optimieren, zum Beispiel durch Minimieren von Widerstand. Hier offenbarte SRAM-Konfigurationen optimieren daher elektrische Eigenschaften und SRAM-Dichte, wie unten beschrieben. Unterschiedliche Ausführungsformen können unterschiedliche Vorteile haben und es ist kein bestimmter Vorteil für eine beliebige Ausführungsform erforderlich.
  • 1 ist eine fragmentarische, schematische Draufsicht eines Speichers 10 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Speicher 10 kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. In manchen Ausführungsformen kann Speicher 10 ein Abschnitt eines IC-Chips, ein System auf einem Chip (SoC) oder ein Abschnitt davon sein, der verschiedene passive und aktive elektronische Vorrichtungen enthält, wie Widerstände, Kondensatoren, Induktoren, Dioden, p-FETs (PFETs), n-FETs (NFETs), Metalloxidhalbleiter-FETs (MOSFETs), komplementäre MOS-Transistoren (CMOS-Transistoren), bipolare Transistoren (BJTs), seitlich diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Die verschiedenen Transistoren können planare Transistoren oder Mehrfach-Gate-Transistoren, wie FinFETs oder GAA-Transistoren sein, abhängig von Designanforderungen von Speicher 10. 1 wurde der Deutlichkeit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in Speicher 10 hinzugefügt werden und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen von Speicher 10 ersetzt, modifiziert oder eliminiert werden.
  • Speicher 10 weist ein Speicherarray 12 auf, das Speicherzellen 15 (auch als Bitzellen bezeichnet) zum Speichern von Daten aufweist. In manchen Ausführungsformen ist Speicher 10 als ein statischer Direktzugriffspeicher (SRAM) konfiguriert und Speicherzellen 15 sind SRAM-Zellen. Speicherzellen 15 weisen verschiedene Transistoren auf, wie p-Transistoren und/oder n-Transistoren, die konfiguriert sind, Lesen und Schreiben von Daten in Speicherzellen 15 zu erleichtern. Speicherzellen 15 sind in einer Spalte 1 (Ci) bis einer Spalte N (CN) angeordnet, die sich entlang einer ersten Richtung (z.B. einer y-Richtung) erstrecken, und einer Reihe 1 (R1) bis einer Reihe M (RM), die sich entlang einer zweiten Richtung (z.B. einer x-Richtung) erstrecken, wo N und M positive ganze Zahlen sind. Spalte C1 bis Spalte CN weisen jeweils ein Bitleitungspaar auf, das sich entlang der ersten Richtung erstreckt, wie eine Bitleitung (BL) und eine Bit-Bar-Leitung (BLB) (auch als eine komplementäre Bitleitung bezeichnet), die Lesen von Daten aus und/oder Schreiben von Daten in entsprechende Speicherzellen 15 in wahrer Form und komplementärer Form auf einer Basis Spalte um Spalte erleichtert. Reihe R1 bis Reihe RM weisen jeweils eine Wortleitung (WL) auf, die Zugriff auf entsprechende Speicherzellen 15 auf einer Basis Reihe um Reihe erleichtert. Jede Speicherzelle 15 ist elektrisch mit einer entsprechenden BL, einer entsprechenden BLB und einer entsprechenden WL verbunden. BLs und BLBs sind elektrisch mit einer Steuerung 20 verbunden und WLs sind elektrisch mit einer Steuerung 25 verbunden. Steuerung 20 und Steuerung 25 sind konfiguriert, ein oder mehrere Signale zu erzeugen, um mindestens eine WL und mindestens ein Bitleitungspaar (hier BL und BLB) zu wählen, um auf mindestens eine von Speicherzellen 15 für Leseoperationen und/oder Schreiboperationen zuzugreifen. Steuerung 20 und Steuerung 25 weisen jeweils einen Schaltkreis zum Erleichtern von Lese-/Schreiboperationen auf, wie eine Spaltendecodierschaltung, eine Reihendecodierschaltung, eine Spaltenwählschaltung, eine Reihenwählschaltung, eine Lese-/Schreibschaltung (die zum Beispiel konfiguriert ist, entsprechend einem ausgewählten Bitleitungspaar (mit anderen Worten, einer ausgewählten Spalte) Daten aus Speicherzellen 15 zu lesen und/oder Daten in diese zu schreiben), einen anderen geeigneten Schaltkreis oder Kombinationen davon. In manchen Ausführungsformen weisen Steuerung 20 und/oder Steuerung 25 mindestens einen Erfassungsverstärker auf, der konfiguriert ist, ein Spannungsdifferential von einem ausgewählten Bitleitungspaar zu detektieren und/oder zu verstärken. In manchen Ausführungsformen ist der Erfassungsverstärker konfiguriert, Datenwerte des Spannungsdifferentials zwischenzuspeichern oder auf andere Weise zu speichern.
  • Ein Umfang von Speicher 10 ist mit Dummy-Zellen, wie Rand-Dummy-Zellen und/oder Wannenkontaktbrückenzellen konfiguriert, um Gleichförmigkeit in Herstellung und/oder Leistung von Speicherzellen 15 zu garantieren. Dummy-Zellen sind physisch und/oder strukturell ähnlich Speicherzellen 15 konfiguriert, speichern aber keine Daten. Zum Beispiel können Dummy-Zellen p-Wannen, n-Wannen, Kanäle (z.B. in einer oder mehreren Finnen oder einer oder mehreren hängenden Kanalschichten gebildet (z.B. Nanodrähte oder Nanoblätter)), Gate-Strukturen, Source/Drains und/oder Interconnects (z.B. Kontakte, Durchkontaktierungen und/oder Metallleitungen) aufweisen. Wannenkontaktbrückenzellen beziehen sich im Allgemeinen auf Dummy-Zellen, die konfiguriert sind, elektrisch eine Spannung mit einer n-Wanne von Speicherzellen 15, einer p-Wanne von Speicherzellen 15 oder beiden zu verbinden. Zum Beispiel ist eine n-Wannenkontaktbrücke konfiguriert, eine n-Wanne, die mindestens einem p-Transistor von Speicherzellen 15 entspricht, elektrisch an eine Spannungsquelle zu koppeln, und eine p-Wannenkontaktbrücke ist konfiguriert, eine p-Wanne, die mindestens einem n-Transistor von Speicherzellen 15 entspricht, elektrisch an eine Spannungsquelle zu koppeln. In der gezeigten Ausführungsform weist Speicher 10 Randzellen 30 auf (was sich allgemein auf Randzellen, Wannenkontaktbrückenzellen und/oder andere Dummy-Zellen bezieht), die entlang der ersten Richtung (z.B. y-Richtung) in einer Randzellenspalte 35A und einer Randzellenspalte 35B angeordnet sind, wo jede von Reihe R1 bis Reihe RM von Speicherzellen 15 zwischen einer von Rand-Dummy-Zellen 30 in Rand-Dummy-Zellenspalte 35A und eine von Rand-Dummy-Zellen 30 in Rand-Dummy-Zelle Spalte 35B angeordnet ist. In weiterer Besprechung der gezeigten Ausführungsform ist jede von Spalte C1 bis Spalte CN von Speicherzellen 15 zwischen einem entsprechenden Paar von Randzellen 30 angeordnet. In manchen Ausführungsformen erstrecken sich Randzellenspalte 35A und/oder Randzellenspalte 35B im Wesentlichen parallel zu mindestens einem Bitleitungspaar (hier BL und BLB) von Speicher 10. In manchen Ausführungsformen verbinden Randzellen 30 entsprechende Speicherzellen 15 mit entsprechenden WLs. In manchen Ausführungsformen weisen Randzellen 30 Schaltkreise zum Antreiben von WLs auf. In manchen Ausführungsformen sind Randzellen 30 elektrisch mit einer Leistungsversorgungsspannung VDD (zum Beispiel einer positiven Leistungsversorgungsspannung) und/oder einer Leistungsversorgungsspannung Vss (zum Beispiel einer elektrischen Masse) verbunden.
  • 2 ist ein Schaltungsdiagramm einer SRAM-Schaltung 90, die in einer Speicherzelle eines SRAM implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 3 ist ein alternatives Schaltungsdiagramm von SRAM-Schaltung 90 gemäß verschiedenen Aspekten der vorliegenden Offenbarung, das gleichzeitig mit 2 besprochen werden wird. In manchen Ausführungsformen sind eine oder mehrere von Speicherzellen 15 als SRAM-Schaltung 90 konfiguriert. SRAM-Schaltung 90 weist sechs Transistoren auf: einen Durchgangsgate-Transistor PG-1, einen Durchgangsgate-Transistor PG-2, einen Pullup-Transistor PU-1, einen Pullup-Transistor PU-2, einen Pulldown-Transistor PD-1 und einen Pulldown-Transistor PD-2. SRAM-Schaltung 90 wird somit alternativ als eine 6T SRAM-Zelle bezeichnet. Ein Speicherabschnitt von SRAM-Schaltung 90 weist ein kreuzgekoppeltes Paar von Invertern auf (die als ein Zwischenspeicher bezeichnet werden können), wie einen Inverter-1 und einen Inverter-2 (3). Inverter-1 weist Pullup-Transistor PU-1 und Pulldown-Transistor PD-1 auf und Inverter-2 weist Pullup-Transistor PU-2 und Pulldown-Transistor PD-2 auf. Durchgangsgate-Transistor PG-1 ist mit einem Ausgang von Inverter-1 und einem Eingang von Inverter-2 verbunden und Durchgangsgate-Transistor PG-2 ist mit einem Ausgang von Inverter-2 und einem Eingang von Inverter-1 verbunden. In Betrieb stellen Durchgangsgate-Transistor PG-1 und Durchgangsgate-Transistor PG-2 Zugang zu dem Speicherabschnitt von SRAM-Schaltung 90 (d.h. Inverter-1 und Inverter-2) bereit und können alternativ als Zugangstransistoren von SRAM-Schaltung 90 bezeichnet werden. In der gezeigten Ausführungsform ist SRAM-Schaltung 90 eine Einzelanschluss-SRAM-Zelle. Die vorliegende Offenbarung zieht Ausführungsformen in Betracht, wo SRAM-Schaltung 90 eine Mehrfachanschluss-SRAM-Zelle ist, wie eine Doppelanschluss-SRAM-Zelle, und/oder mehr oder weniger Transistoren aufweist, wie eine 8T SRAM-Zelle. 2 und 3 wurden der Klarheit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in SRAM-Schaltung 90 hinzugefügt sein und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen von SRAM-Schaltung 90 ersetzt, modifiziert oder eliminiert werden.
  • SRAM-Schaltung 90 ist mit einer ersten Leistungsversorgungsspannung, wie eine positive Leistungsversorgungsspannung und eine zweite Leistungsversorgungsspannung, wie eine Massespannung oder eine Referenzspannung (die eine elektrische Masse sein kann), verbunden und wird durch diese angetrieben. Ein Gate von Pullup-Transistor PU-1 schaltet eine Source, die über Spannungsknoten VDD elektrisch an die erste Versorgungsspannung gekoppelt ist, und einen ersten gemeinsamen Drain (CD1) zwischen (d.h. ein Drain von Pullup-Transistor PU-1 und ein Drain von Pulldown-Transistor PD-1). Ein Gate von Pulldown-Transistor PD-1 schaltet eine Source, die über einen 1. VSS-Knoten elektrisch an die zweite Leistungsversorgungsspannung gekoppelt ist, und den ersten gemeinsamen Drain zwischen. Ein Gate von Pullup-Transistor PU-2 schaltet eine Source, die über Spannungsknoten VDD elektrisch an die erste Versorgungsspannung gekoppelt ist, und einen zweiten gemeinsamen Drain (CD2) zwischen (d.h. ein Drain von Pullup-Transistor PU-2 und ein Drain von Pulldown-Transistor PD-2). Ein Gate von Pulldown-Transistor PD-2 schaltet eine Source, die über einen 2. VSS-Knoten elektrisch an die zweite Leistungsversorgungsspannung gekoppelt ist, und den zweiten gemeinsamen Drain zwischen. In manchen Ausführungsformen ist der erste gemeinsame Drain ein Speicherknoten SN, der Daten in wahrer Form speichert, und der zweite gemeinsame Drain ist ein Speicherknoten SNB, der Daten in komplementärer Form speichert. Das Gate von Pullup-Transistor PU-1 und das Gate von Pulldown-Transistor PD-1 sind aneinander und an den zweiten gemeinsamen Drain gekoppelt und das Gate von Pullup-Transistor PU-2 und das Gate von Pulldown-Transistor PD-2 sind aneinander und an den ersten gemeinsamen Drain gekoppelt. Ein Gate von Durchgangsgate-Transistor PG-1 schaltet einen Drain, der mit einem Bitleitungsknoten (BLN) verbunden ist, der elektrisch an eine Bitleitung BL gekoppelt ist, und eine Source, die elektrisch an den ersten gemeinsamen Drain gekoppelt ist, zwischen. Ein Gate von Durchgangsgate-Transistor PG-2 schaltet einen Drain, der mit einem komplementären Bitleitungsknoten (BLBN) verbunden ist, der elektrisch an eine komplementäre Bitleitung BLB gekoppelt ist, und eine Source, die elektrisch an den zweiten gemeinsamen Drain gekoppelt ist, zwischen. Gates von Durchgangsgate-Transistoren PG-1, PG-2 sind mit einer Wortleitung WL verbunden und werden von dieser gesteuert, die Auswahl von SRAM-Schaltung 90 zum Lesen/Schreiben ermöglicht. In manchen Ausführungsformen stellen Durchgangsgate-Transistoren PG-1, PG-2 Zugang zu Speicherknoten SN, SNB bereit, die ein Bit (z.B. eine logische 0 oder eine logische 1), während Leseoperationen und/oder Schreiboperationen speichern können. Zum Beispiel koppeln Durchgangsgate-Transistoren PG-1, PG-2 Speicherknoten SN, SNB an Bitleitung BL bzw. BLB in Reaktion auf Spannung, die an Gates von Durchgangsgate-Transistoren PG-1, PG-2 durch WLs angelegt wird.
  • In manchen Ausführungsformen sind Pullup-Transistoren PU-1, PU-2 als p-Mehrfachgate-Vorrichtungen konfiguriert, wie p-FinFETs oder p-GAA Transistoren und Pulldown-Transistoren PD-1, PD-2 sind als n-Mehrfachgate-Vorrichtungen konfiguriert, wie n-FinFETs oder n-GAA Transistoren. Zum Beispiel weist jeder Pullup-Transistor PU-1, PU-2 eine Gate-Struktur auf, die über einem Kanalgebiet einer n-Finnenstruktur angeordnet ist (die eine oder mehrere n-Finnen aufweist), sodass die Gate-Struktur p-Source/Drain-Gebiete der n-Finnenstruktur (zum Beispiel p-epitaktische Source/Drain-Merkmale) zwischenschaltet, wo die Gate-Struktur und die n-Finnenstruktur über einer n-Wanne angeordnet sind; und jeder Pulldown-Transistor PD-1, PD-2 weist eine Gate-Struktur auf, die über einem Kanalgebiet einer p-Finnenstruktur angeordnet ist (die eine oder mehrere p-Finnen aufweist), sodass die Gate-Struktur n-Source/Drain-Gebiete der p-Finnenstruktur (zum Beispiel n-epitaktische Source/Drain-Merkmale) zwischenschaltet, wo die Gate-Struktur und die p-Finnenstruktur über einer p-Wanne angeordnet sind. In manchen Ausführungsformen sind Durchgangsgate-Transistoren PG-1, PG-2 auch als n-FinFETs konfiguriert. Zum Beispiel weist jeder Durchgangsgate-Transistor PG-1, PG-2 eine Gate-Struktur auf, die über einem Kanalgebiet einer p-Finnenstruktur angeordnet ist (die eine oder mehrere p-Finnen aufweist), sodass die Gate-Struktur n-Source/Drain-Gebiete der p-Finnenstruktur (zum Beispiel n-epitaktische Source/Drain-Merkmale) zwischenschaltet, wo die Gate-Struktur und die p-Finnenstruktur über einer p-Wanne angeordnet sind.
  • 4 ist eine fragmentarische, schematische Querschnittsansicht verschiedener Schichten (Ebenen), die über einem Halbleitersubstrat (oder Wafer) 105 gefertigt werden können, um einen Abschnitt eines Speichers, wie Speicher 10 von 1,und/oder einen Abschnitt einer SRAM-Zelle, wie SRAM-Schaltung 90 von 2 und 3, zu bilden, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In 4 weisen die verschiedenen Schichten eine Vorrichtungsschicht DL und eine mehrschichtiges Interconnect MLI auf, das über der Vorrichtungsschicht DL angeordnet ist. Vorrichtungsschicht DL weist Vorrichtungen (z.B. Transistoren, Widerstände, Kondensatoren und/oder Induktoren) und/oder Vorrichtungskomponenten (z.B. dotierte Wannen, Gate-Strukturen und/oder Source/Drain-Merkmale) auf. In manchen Ausführungsformen weist Vorrichtungsschicht DL Substrat 105, dotierte Gebiete 110, die im Substrat 105 angeordnet sind (z.B. n-Wannen und/oder p-Wannen), Isolationsmerkmale 115 und Transistoren T auf. In der gezeigten Ausführungsform weisen Transistoren T hängende Kanalschichten 120 und Gate-Strukturen 125, die zwischen Source/Drains 130 angeordnet sind, auf, wo Gate-Strukturen 125 um hängende Kanalschichten 120 geschlungen sind und/oder diese umgeben. Jede Gate-Struktur 125 weist einen Metall-Gate-Stapel auf, der aus einer Gate-Elektrode 134 gebildet ist, die über einem Gate-Dielektrikum 136 angeordnet ist, und Gate-Abstandhalter 138, die entlang Seitenwänden des Metall-Gate-Stapels angeordnet sind. Mehrschichtiges Interconnect MLI koppelt verschiedene Vorrichtungen und/oder Komponenten von Vorrichtungsschicht DL elektrisch, sodass die verschiedenen Vorrichtungen und/oder Komponenten wie durch Designanforderungen für den Speicher definiert arbeiten können. In der gezeigten Ausführungsform weist mehrschichtiges Interconnect MLI eine Kontaktschicht (CO-Ebene oder Metall-Null-Ebene (Mo-Ebene)), eine Durchkontaktierung-Null-Schicht (Vo-Ebene), eine Metall-Eins-Schicht (Mi-Ebene), eine Durchkontaktierung-Eins-Schicht (Vi-Ebene), eine Metall-Zwei-Schicht (M2-Ebene), eine Durchkontaktierung-Zwei-Schicht (V2-Ebene), eine Metall-Drei-Schicht (M3-Ebene), eine Durchkontaktierung-Drei-Schicht (V3-Ebene) und eine Metall-Vier-Schicht (M4-Ebene) auf. Die vorliegende Offenbarung zieht mehrschichtiges Interconnect MLI mit mehr oder weniger Schichten und/oder Ebenen in Betracht, zum Beispiel bis zu einer MX-Ebene und einer V(X-1)-Ebene, wo X eine Gesamtanzahl von Metallschichten (Ebenen) des mehrschichtigen Interconnects MLI ist. Jede Ebene von mehrschichtigem Interconnect MLI weist leitfähige Merkmale (z.B. Metallleitungen, Metalldurchkontaktierungen und/oder Metallkontakte) auf, die in einer oder mehreren dielektrischen Schichten (z.B. eine dielektrische Zwischenschicht (ILD-Schicht) und eine Kontaktätzstoppschicht (CESL)) angeordnet sind. In manchen Ausführungsformen werden leitfähige Merkmale auf einer selben Ebene von mehrschichtigem Interconnect MLI, wie Mi-Ebene, gleichzeitig gebildet. In manchen Ausführungsformen weisen leitfähige Merkmale auf einer selben Ebene von mehrschichtigem Interconnect MLI obere Oberflächen auf, die im Wesentlichen miteinander planar sind, und/oder unter Oberflächen, die im Wesentlichen miteinander planar sind. CO-Ebene weist Source/Drain-Kontakte (MD) auf, die in einer dielektrischen Schicht 150 angeordnet sind; Vo-Ebene weist Gate-Durchkontaktierungen VG, Source/Drain-Durchkontaktierungen Vo und Kuppenkontakte auf, die in dielektrischer Schicht 150 angeordnet sind; Mi-Ebene weist M1-Metallleitungen auf, die in dielektrischer Schicht 150 angeordnet sind, wo Gate-Durchkontaktierungen VG Gate-Strukturen 125 mit M1-Metallleitungen verbinden, Source/Drain-Durchkontaktierungen Vo Source/Drains 130 mit M1-Metallleitungen verbinden und Kuppenkontakte Gate-Strukturen 125 und Source/Drains 130 miteinander und mit M1-Metallleitungen verbinden; Vi-Ebene weist Vi-Durchkontaktierungen auf, die in dielektrischer Schicht 150 angeordnet sind, wo Vi-Durchkontaktierungen M1-Metallleitungen mit M2-Metallleitungen verbinden; M2 Ebene weist M2-Metallleitungen auf, die in dielektrischer Schicht 150 angeordnet sind; V2 Ebene weist V2-Durchkontaktierungen auf, die in dielektrischer Schicht 150 angeordnet sind, wo V2-Durchkontaktierungen M2-Leitungen mit M3-Leitungen verbinden; M3 Ebene weist M3-Metallleitungen auf, die in dielektrischer Schicht 150 angeordnet sind; V3-Ebene weist V3-Durchkontaktierungen auf, die in dielektrischer Schicht 150 angeordnet sind, wo V3-Durchkontaktierungen M3-Leitungen mit M4-Leitungen verbinden. 4 wurde der Klarheit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in den verschiedenen Schichten des Speichers hinzugefügt sein und manche der beschriebenen Merkmale können in anderen Ausführungsformen des Speichers ersetzt, modifiziert oder eliminiert werden. 4 ist nur ein Beispiel und könnte keine tatsächliche Querschnittsansicht von Speicher 10 und/oder SRAM-Schaltung 90 wiedergeben.
  • 5A und 5B sind fragmentarische, schematische Ansichten einer SRAM-Zelle 200, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Insbesondere ist 5A eine Draufsicht von SRAM-Zelle 200 und 5B ist eine schematische Querschnittsansicht von SRAM-Zelle 200 entlang Linie A-A von 5A. 6A-6E sind verschiedene Draufsichten verschiedener Schichten von SRAM-Zelle 200 von 5A und 5B gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Zum Beispiel ist 6A eine Draufsicht einer Vorrichtungsschicht (DL) und leitfähiger Merkmale in einer Kontaktschicht (CO-Schicht) und einer Durchkontaktierung-Null-Schicht (Vo-Schicht) (z.B. DL/CO/Vo), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 200 gemäß verschiedenen Aspekten der vorliegenden Offenbarung; 6B ist eine Draufsicht leitfähiger Merkmale in Vo-Schicht, einer Metall-Eins-Schicht (M1-Schicht) und einer Durchkontaktierung-Eins-Schicht (V1-Schicht) (z.B. V0/M1/V1), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 200 gemäß verschiedenen Aspekten der vorliegenden Offenbarung; 6C ist eine Draufsicht leitfähiger Merkmale in V1-Schicht, einer Metall-Zwei-Schicht (M2-Schicht) und einer Durchkontaktierung-Zwei-Schicht (V2-Schicht) (z.B. V1/M2/V2), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 200 gemäß verschiedenen Aspekten der vorliegenden Offenbarung; 6D ist eine Draufsicht leitfähiger Merkmale in V2 Schicht, einer Metall-Drei-Schicht (M3-Schicht) und einer Durchkontaktierung-Drei-Schicht (V3-Schicht) (z.B. V2/M3/V3), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 200 gemäß verschiedenen Aspekten der vorliegenden Offenbarung; und 6E ist eine Draufsicht leitfähiger Merkmale in M3-Schicht, V3-Schicht und einer Metall-Vier-Schicht (M4-Schicht) (z.B. M3/V3/M4), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 200 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. CO-Schicht verbindet Vorrichtungsschicht mit Vo-Schicht, Vo-Schicht verbindet CO-Schicht mit M1-Schicht, V1-Schicht verbindet M1-Schicht mit M2-Schicht, V2-Schicht verbindet M2-Schicht mit M3-Schicht und V3-Schicht verbindet M3-Schicht mit M4-Schicht. SRAM-Zelle 200 kann in Speicher 10 von 1 implementiert sein. In manchen Ausführungsformen sind die Merkmale von SRAM-Zelle 200 konfiguriert, eine SRAM-Schaltung bereitzustellen, wie in 2 und/oder 3 gezeigt. 5A, 5B, 6A, 6B, 6C, 6D und 6E wurden der Klarheit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in SRAM-Zelle 200 hinzugefügt sein und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen von SRAM-Zelle 200 ersetzt, modifiziert oder eliminiert werden.
  • SRAM-Zelle 200 weist eine Zellgrenze MC auf, die eine erste Dimension, wie eine Zellbreite W, entlang einer ersten Richtung (z.B. x-Teilung entlang einer x-Richtung) und eine zweite Dimension, wie eine Zellhöhe H, entlang einer zweiten Richtung (z.B. y-Teilung entlang einer y-Richtung) aufweist. In manchen Ausführungsformen, wie gezeigt, ist Zellbreite W größer als Zellhöhe H. Zum Beispiel ist ein Verhältnis von Zellbreite W zu einem Verhältnis von Zellhöhe H größer als eins. Wo SRAM-Zelle 200 in einem Speicherarray wiederholt wird, wie Speicherarray 12, kann Zellbreite W eine Speicherzellenteilung im Speicherarray entlang einer x-Richtung darstellen und als solche bezeichnet werden und Zellhöhe H kann eine Speicherzellenteilung im Speicherarray entlang einer y-Richtung darstellen und als solche bezeichnet werden.
  • Vorrichtungsschicht weist Vorrichtungskomponenten und/oder Vorrichtungsmerkmale, wie ein Substrat (Wafer) 202, eine n-Wanne 204, die im Substrat 202 angeordnet ist, eine p-Wanne 206A und eine p-Wanne 206B, die im Substrat 202 angeordnet sind, Finnen 210A-210F (auch als Finnenstrukturen oder aktive Finnengebiete bezeichnet), die über dem Substrat 202 angeordnet sind und/oder sich von diesem erstrecken, Isolationsmerkmale 215, die in und/oder über Substrat 202 angeordnet sind, Gate-Strukturen 220A-220D, die über Substrat 202 angeordnet sind, und Isolationsmerkmale 215 und epitaktische Source/Drain-Merkmale 230A-230J auf. Finnen 210A-210F sind im Wesentlichen parallel zueinander orientiert und erstrecken sich in Längsrichtung entlang der y-Richtung (d.h. Länge ist in der y-Richtung definiert, Breite ist in der x-Richtung definiert und Höhe ist in der z-Richtung definiert) und Gate-Strukturen 220A-220D sind im Wesentlichen parallel zueinander orientiert und erstrecken sich in Längsrichtung entlang der x-Richtung (d.h. Länge ist in der x-Richtung definiert, Breite ist in der y-Richtung definiert und Höhe ist in der z-Richtung definiert, sodass Gate-Strukturen 220A-220D im Wesentlichen orthogonal zu Finnen 210A-210F orientiert sind). Gate Struktur 220A umschlingt ein erstes Kanalgebiet von Finne 210A und ein erstes Kanalgebiet von Finne 210B und ist zwischen epitaktischem Source/Drain-Merkmal 230A und epitaktischem Source/Drain-Merkmal 230B angeordnet, die beide über und/oder in Source/Drain-Gebieten von Finne 210A und Source/Drain-Gebieten von Finne 210B angeordnet sind. Gate Struktur 220B umschlingt ein zweites Kanalgebiet von Finne 210A, ein zweites Kanalgebiet von Finne 210B und ein Kanalgebiet von Finne 210C, ist zwischen epitaktischem Source/Drain-Merkmal 230B und epitaktischem Source/Drain-Merkmal 230C angeordnet, die beide über und/oder in Source/Drain-Gebieten von Finne 210A und Source/Drain-Gebieten von Finne 210B angeordnet sind, und ist zwischen epitaktischem Source/Drain-Merkmal 230D und epitaktischem Source/Drain-Merkmal 230E angeordnet, die beide über und/oder in Source/Drain-Gebieten von Finne 210C angeordnet sind. Gate Struktur 220C umschlingt ein Kanalgebiet von Finne 210D, ein erstes Kanalgebiet von Finne 210E und ein erstes Kanalgebiet von Finne 210F, ist zwischen epitaktischem Source/Drain-Merkmal 230F und epitaktischem Source/Drain-Merkmal 230G angeordnet, die beide über und/oder in Source/Drain-Gebieten von Finne 210D angeordnet sind, und ist zwischen epitaktischem Source/Drain-Merkmal 230H und epitaktischem Source/Drain-Merkmal 230I angeordnet, die beide über und/oder in Source/Drain-Gebieten von Finne 210E und Source/Drain-Gebieten von Finne 210F angeordnet sind. Gate Struktur 220C umschlingt weiter ein Endgebiet von Finne 210C, sodass Gate-Struktur 220C angrenzend an epitaktisches Source/Drain-Merkmal 230D angeordnet ist. Gate Struktur 220D umschlingt ein zweites Kanalgebiet von Finne 210E und ein zweites Kanalgebiet von Finne 210F und ist zwischen epitaktischem Source/Drain-Merkmal 230I und epitaktischem Source/Drain-Merkmal 230J angeordnet, die beide über und/oder in Source/Drain-Gebieten von Finne 210E und Source/Drain-Gebieten von Finne 210F angeordnet sind. Gate-Strukturen 220A-220D stehen mit entsprechenden Kanalgebieten von Finnen 210A-210F in Eingriff, sodass Strom zwischen entsprechenden epitaktischen Source/Drain-Merkmalen 230A-230J und/oder entsprechenden Source/Drain-Gebieten von Finnen 210A-210F während des Betriebs fließen kann. Gate-Strukturen 220A-220D weisen jeweils einen Metall-Gate-Stapel und Gate-Abstandhalter auf. Zum Beispiel weist Gate-Struktur 220A einen Metall-Gate-Stapel auf, der ein Gate-Dielektrikum 222A, eine Gate-Elektrode 224A und eine Hartmaske 226A und Gate-Abstandhalter 228A, die entlang Seitenwänden des Metall-Gate-Stapels angeordnet sind, aufweist.
  • Vorrichtungskomponenten und/oder Vorrichtungsmerkmale an Vorrichtungsschicht werden zur Bildung elektronischer Vorrichtungen kombiniert. Zum Beispiel weist SRAM-Zelle 200 sechs Transistoren auf, die an Vorrichtungsschicht von den Vorrichtungskomponenten und/oder Vorrichtungsmerkmalen gebildet sind, wie einen Durchgangsgate-Transistor PG-1, einen Durchgangsgate-Transistor PG-2, einen Pullup-Transistor PU-1, einen Pullup-Transistor PU-2, einen Pulldown-Transistor PD-1 und einen Pulldown-Transistor PD-2. Pulldown-Transistor PD-1 und Durchgangsgate-Transistor PG-1 sind Mehrfachfinnen-FinFETs (die zum Beispiel Finne 210A und Finne 210B über p-Wanne 206A angeordnet und elektrisch damit verbunden aufweisen), Pullup-Transistor PU-1 ist ein Einzelfinnen-FinFET (der zum Beispiel Finne 210C über n-Wanne 204 angeordnet und elektrisch damit verbunden aufweist), Pullup-Transistor PU-2 ist ein Einzelfinnen-FinFET (der zum Beispiel Finne 210D über n-Wanne 204 angeordnet und elektrisch damit verbunden aufweist) und Pulldown-Transistor PD-2 und Durchgangsgate-Transistor PG-2 sind Mehrfachfinnen-FinFETs (die zum Beispiel Finne 210E und Finne 210F über p-Wanne 206B angeordnet und elektrisch damit verbunden aufweisen). Durchgangsgate-Transistor PG-1 weist ein Gate (z.B. Gate-Struktur 220A) zwischen einer Source (z.B. epitaktisches Source/Drain-Merkmal 230B) und einem Drain (z.B. epitaktisches Source/Drain-Merkmal 230A) angeordnet auf. Pulldown-Transistor PD-1 weist ein Gate (z.B. Gate-Struktur 220B) zwischen einer Source (z.B. epitaktisches Source/Drain-Merkmal 230C) und einem Drain (z.B. epitaktisches Source/Drain-Merkmal 230B) angeordnet auf. Pullup-Transistor PU-1 weist ein Gate (z.B. Gate-Struktur 220B) zwischen einer Source (z.B. epitaktisches Source/Drain-Merkmal 230E) und einem Drain (z.B. epitaktisches Source/Drain-Merkmal 230D) angeordnet auf. Pullup-Transistor PU-2 weist ein Gate (z.B. Gate-Struktur 220C) zwischen einer Source (z.B. epitaktisches Source/Drain-Merkmal 230F) und einem Drain (z.B. epitaktisches Source/Drain-Merkmal 230G) angeordnet auf. Pulldown-Transistor PD-2 weist ein Gate (z.B. Gate-Struktur 220C) zwischen einer Source (z.B. epitaktisches Source/Drain-Merkmal 230H) und einem Drain (z.B. epitaktisches Source/Drain-Merkmal 230I) angeordnet auf. Durchgangsgate-Transistor PG-2 weist ein Gate (z.B. Gate-Struktur 220D) zwischen einer Source (z.B. epitaktisches Source/Drain-Merkmal 230I) und einem Drain (z.B. epitaktisches Source/Drain-Merkmal 230J) angeordnet auf. Sources/Drains von Pulldown-Transistoren PD-1, PD-2, Durchgangsgate-Transistoren PG-1, PG-2 und/oder Pullup-Transistors PU-1, PU-2 werden auch von entsprechenden Source/Drain-Gebieten von Finnen 210A-210F gebildet, die unter epitaktischen Source/Drain-Merkmalen 230A-230J liegen. Mit einer solchen Konfiguration teilen sich Pulldown-Transistor PD-1 und Pullup-Transistor PU-1 ein Gate (d.h. ein Gate von Pulldown-Transistor PD-1 und ein Gate von Pullup-Transistor PU-1 sind aus entsprechenden Abschnitten von Gate-Struktur 220B gebildet), Pulldown-Transistor PD-2 und Pullup-Transistor PU-2 teilen sich ein Gate (d.h. ein Gate von Pulldown-Transistor PD-2 und ein Gate von Pullup-Transistor PU-2 sind aus entsprechenden Abschnitten von Gate-Struktur 220C gebildet), Durchgangsgate-Transistor PG-1 und Pulldown-Transistor PD-1 teilen sich epitaktisches Source/Drain-Merkmal 230B (d.h. eine Source von Durchgangsgate-Transistor PG-1 und ein Drain von Pulldown-Transistor PD-1 sind aus epitaktischem Source/Drain-Merkmal 230B gebildet) und Durchgangsgate-Transistor PG-2 und Pulldown-Transistor PD-2 teilen sich epitaktisches Source/Drain-Merkmal 230I (d.h. eine Source von Durchgangsgate-Transistor PG-2 und ein Drain von Pulldown-Transistor PD-2 sind aus epitaktischem Source/Drain-Merkmal 230I gebildet). In der gezeigten Ausführungsform sind Pullup-Transistoren PU-1, PU-2 als p-FinFETs konfiguriert und Pulldown-Transistoren PD-1, PD-2 und Durchgangsgate-Transistoren PG-1, PG-2 sind als n-FinFETs konfiguriert. In manchen Ausführungsformen sind Finne 210A, Finne 210B, Finne 210E und Finne 210F p-dotiert (z.B. p-dotierte Siliziumfinnen); Finne 210C und Finne 210D sind n-dotiert (z.B. n-dotierte Siliziumfinnen); epitaktische Source/Drain-Merkmale 230A-230C und epitaktische Source/Drain-Merkmale 230H-230J sind n-dotiert (z.B. epitaktische Silizium- oder Silizium-Kohlenstoff-Source/Drains, dotiert mit Phosphor, Arsen und/oder anderem n-Dotierstoff); und epitaktische Source/Drain-Merkmale 230D-230G sind p-dotiert (z.B. epitaktische Siliziumgermanium-Source/Drains, dotiert mit Bor, Indium und/oder anderem p-Dotierstoff).
  • CO-Schicht weist leitfähige Merkmale, wie Source/Drain-Kontakte 250A-250H auf (gemeinsam als Kontakte auf Vorrichtungsebene bezeichnet), die Vorrichtungsschicht mit leitfähigen Merkmalen von Vo-Schicht wie einer Gate-Durchkontaktierung 260A, einer Gate-Durchkontaktierung 260B, einem Gate-Kuppenkontakt 265A und einem Gate-Kuppenkontakt 265B und Source/Drain-Durchkontaktierungen 270A-270F verbinden. Source/Drain-Kontakt 250A liegt zwischen epitaktischem Source/Drain-Merkmal 230A und Source/Drain-Durchkontaktierung 270A, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250B steht mit epitaktischem Source/Drain-Merkmal 230B und Gate-Kuppenkontakt 265B in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250B liegt weiter zwischen epitaktischem Source/Drain-Merkmal 230E und Gate-Kuppenkontakt 265B, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250C liegt zwischen epitaktischem Source/Drain-Merkmal 230C und Source/Drain-Durchkontaktierung 270B, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250D liegt zwischen epitaktischem Source/Drain-Merkmal 230F und Source/Drain-Durchkontaktierung 270C, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250E liegt zwischen epitaktischem Source/Drain-Merkmal 230E und Source/Drain-Durchkontaktierung 270D, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250F liegt zwischen epitaktischem Source/Drain-Merkmal 230H und Source/Drain-Durchkontaktierung 270E, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250G liegt zwischen epitaktischem Source/Drain-Merkmal 230G und Gate-Kuppenkontakt 265A, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250G steht weiter mit epitaktischem Source/Drain-Merkmal 230I und Gate-Kuppenkontakt 265A in physischem Kontakt und verbindet diese. Source/Drain-Kontakt 250H liegt zwischen epitaktischem Source/Drain-Merkmal 230J und Source/Drain-Durchkontaktierung 270F, steht mit diesen in physischem Kontakt und verbindet diese. Kuppenkontakt 265A steht mit Gate-Struktur 220B (zum Beispiel eine Gate-Elektrode von Gate-Struktur 220B) und Source/Drain-Kontakt 250G in physischem Kontakt, sodass Gate-Struktur 220B elektrisch mit epitaktischem Source/Drain-Merkmal 230G und epitaktischem Source/Drain-Merkmal 250G durch Kuppenkontakt 265A und Source/Drain-Kontakt 250G verbunden ist. Gate-Kuppenkontakt 265A steht in physischem Kontakt mit Gate-Struktur 220B (zum Beispiel eine Gate-Elektrode von Gate-Struktur 220B) und Source/Drain-Kontakt 250G, sodass Gate-Struktur 220B elektrisch mit epitaktischem Source/Drain-Merkmal 230G und epitaktischem Source/Drain-Merkmal 230I durch Kuppenkontakt 265A und Source/Drain-Kontakt 250G verbunden ist. Gate-Kuppenkontakt 265B steht in physischem Kontakt mit Gate-Struktur 220C (zum Beispiel eine Gate-Elektrode von Gate-Struktur 220C) und Source/Drain-Kontakt 250B, sodass Gate-Struktur 220C elektrisch mit epitaktischem Source/Drain-Merkmal 230D und epitaktischem Source/Drain-Merkmal 230B durch Kuppenkontakt 265B und Source/Drain-Kontakt 250B verbunden ist. Mit einer solchen Kontaktschichtkonfiguration verbindet Source/Drain-Kontakt 250B elektrisch den Drain von Pulldown-Transistor PD-1 und den Drain von Pullup-Transistor PU-1, sodass ein gemeinsamer Drain von Pulldown-Transistor PD-1 und Pullup-Transistor PU-1 einen Speicherknoten SN bereitstellen kann, der elektrisch mit dem Gate von Pullup-Transistor PU-2 und dem Gate von Pulldown-Transistor PD-2 durch Gate-Kuppenkontakt 265B verbunden ist. Weiter verbindet Source/Drain-Kontakt 250G elektrisch den Drain von Pulldown-Transistor PD-2 und den Drain von Pullup-Transistor PU-2, sodass ein gemeinsamer Drain von Pulldown-Transistor PD-2 und Pullup-Transistor PU-2 einen Speicherknoten SNB bildet, der elektrisch mit dem Gate von Pullup-Transistor PU-1 und dem Gate von Pulldown-Transistor PD-1 durch Gate-Kuppenkontakt 265A und Source/Drain-Kontakt 250G verbunden ist.
  • Leitfähige Merkmale von CO-Schicht, M1-Schicht, M2-Schicht, M3-Schicht und M4-Schicht werden entlang einer ersten Routingrichtung oder einer zweiten Routingrichtung, die sich von der ersten Routingrichtung unterscheidet, geführt. Zum Beispiel ist die erste Routingrichtung die x-Richtung (und im Wesentlichen parallel zu der Längsrichtung von Gate-Strukturen 220A-220D) und die zweite Routingrichtung ist die y-Richtung (und im Wesentlichen parallel zu der Längsrichtung von Finnen 210A-210F). In der gezeigten Ausführungsform haben Source/Drain-Kontakte 250A-250H Längsrichtungen (der Länge nach) im Wesentlichen entlang der x-Richtung (d.h. erste Routingrichtung) und Gate-Kuppenkontakte 265A, 265B haben Längsrichtungen im Wesentlichen entlang der y-Richtung (d.h. zweite Routingrichtung). Mit anderen Worten, eine längste Dimension (z.B. Länge) von Source/Drain-Kontakten 250A-250H verläuft entlang der x-Richtung und eine längste Dimension von Gate-Kuppenkontakten 265A, 265B verläuft entlang der y-Richtung. Source/Drain-Kontakte 250A-250H und Gate-Kuppenkontakte 265A, 265B sind im Wesentlichen rechteckig geformt (d.h. jeder hat eine Länge, die größer als seine Breite ist), aber die vorliegende Offenbarung zieht Source/Drain-Kontakte 250A-250H und/oder Gate-Kuppenkontakte 265A, 265B mit unterschiedlichen Formen und/oder Kombinationen von Formen in Betracht, um Leistung (z.B. Verringerung von Widerstand) und/oder Layout-Fußabdruck (z.B. Verringerung von Dichte) zu optimieren und/oder zu verbessern. Source/Drain-Kontakt 250A überspannt Finne 210A und Finne 210B; Source/Drain-Kontakt 250B überspannt Finne 210A, Finne 210B und Finne 210C; Source/Drain-Kontakt 250C überspannt Finne 210A und Finne 210B; Source/Drain-Kontakt 250D überspannt Finne 210D; Source/Drain-Kontakt 250E überspannt Finne 210C; Source/Drain-Kontakt 250F überspannt Finne 210E und Finne 210F; Source/Drain-Kontakt 250G überspannt Finne 210D, Finne 210E und Finne 210F; und Source/Drain-Kontakt 250H überspannt Finne 210E und Finne 210F. In der gezeigten Ausführungsform überlappen Source/Drain-Kontakt 250A, Source/Drain-Kontakt 250D und Source/Drain-Kontakt 250F einen oberen Rand von Zellgrenze MC und Source/Drain-Kontakt 250C, Source/Drain-Kontakt 250E und Source/Drain-Kontakt 250H überlappen einen unteren Rand von Zellgrenze MC. In manchen Ausführungsformen überlappen Source/Drain-Kontakt 250A, Source/Drain-Kontakt 250D und Source/Drain-Kontakt 250F zwei Speicherzellen, wie SRAM-Zelle 200 und eine Speicherzelle direkt über und neben dem oberen Rand von SRAM-Zelle 200. In manchen Ausführungsformen überlappen Source/Drain-Kontakt 250C, Source/Drain-Kontakt 250E und Source/Drain-Kontakt 250H zwei Speicherzellen, wie SRAM-Zelle 200 und eine Speicherzelle direkt unter und neben dem unteren Rand von SRAM-Zelle 200. In weiterer Besprechung der gezeigten Ausführungsform überlappt Source/Drain-Kontakt 250C auch einen linken Rand von Zellgrenze MC und Source/Drain-Kontakt 250F überlappt auch einen rechten Rand von Zellgrenze MC. In manchen Ausführungsformen überlappt Source/Drain-Kontakt 250C eine dritte Speicherzelle, wie eine Speicherzelle direkt neben dem linken Rand von SRAM-Zelle 200, und/oder Source/Drain-Kontakt 250F überlappt eine dritte Speicherzelle, wie eine Speicherzelle direkt neben dem rechten Rand von SRAM-Zelle 200.
  • Die leitfähigen Merkmale von Vo-Schicht, wie Gate-Durchkontaktierung 260A, Gate-Durchkontaktierung 260B und Source/Drain-Durchkontaktierungen 270A-270F, verbinden CO-Schicht mit leitfähigen Merkmalen von M1-Schicht, wie einer Bitleitung 280A, einer Bit-Bar-Leitung 280B, einer ersten Spannungsleitung (z.B. einer VDD-Leitung 280C), die elektrisch mit einer ersten Spannung (z.B. eine positive Versorgungsspannung, wie VDD) verbunden ist, Wortleitung-Landungspads (z.B. ein Wortleitung-Landungspad 280D (WL LP1) und ein Wortleitung-Landungspad 280E (WL LP2)), die einer Wortleitung von SRAM-Zelle 200 entsprechen, einem Spannungsleitung-Landungspad (z.B. ein 1. VSS-Landungspad 280F (1. VSS LP1)), das einer zweiten Spannungsleitung von SRAM-Zelle 200 entspricht, das elektrisch mit einer zweiten Spannung (z.B. eine Massespannung, wie Vss) verbunden ist, und einem Spannungsleitung-Landungspad (z.B. ein 2. VSS-Landungspad 280G (2. Vss LPi)), das einer dritten Spannungsleitung von SRAM-Zelle 200 entspricht, die auch elektrisch mit der zweiten Spannung (z.B. VSS) verbunden ist. Source/Drain Durchkontaktierung 270A liegt zwischen Source/Drain-Kontakt 250A und Bitleitung 280A, steht mit diesen in physischem Kontakt und verbindet diese und Source/Drain-Durchkontaktierung 270F liegt zwischen Source/Drain-Kontakt 270F und Bit-Bar-Leitung 280B, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain Durchkontaktierung 270C liegt zwischen Source/Drain-Kontakt 250D und VDD-Leitung 280C, steht mit diesen in physischem Kontakt und verbindet diese. und Source/Drain-Durchkontaktierung 270D liegt zwischen Source/Drain-Kontakt 250E und VDD-Leitung 280C, steht mit diesen in physischem Kontakt und verbindet diese. Mit einer solchen Konfiguration ist der Drain von Durchgangsgate-Transistor PG-1 durch Source/Drain-Kontakt 250A und Source/Drain-Durchkontaktierung 270A elektrisch mit Bitleitung 280A verbunden, der Drain von Durchgangsgate-Transistor PG-2 ist durch Source/Drain-Kontakt 250H und Source/Drain-Durchkontaktierung 270F elektrisch mit Bit-Bar-Leitung 280B verbunden, die Source von Pullup-Transistor PU-1 ist durch Source/Drain-Kontakt 250E und Source/Drain-Durchkontaktierung 270D elektrisch mit VDD-Leitung 280C verbunden und die Source von Pullup-Transistor PU-2 ist durch Source/Drain-Kontakt 250D und Source/Drain-Durchkontaktierung 270C elektrisch mit VDD-Leitung 280C verbunden. Gate Durchkontaktierung 260A liegt zwischen Gate-Struktur 220A (z.B. eine Gate-Elektrode davon) und Wortleitung-Landungspad 280D, steht mit diesen in physischem Kontakt und verbindet diese. Gate Durchkontaktierung 260B liegt zwischen Gate-Struktur 220D (z.B. eine Gate-Elektrode davon) und Wortleitung-Landungspad 280E, steht mit diesen in physischem Kontakt und verbindet diese. Source/Drain Durchkontaktierung 270B liegt zwischen Source/Drain-Kontakt 250C und 1. VSS-Landungspad 280F, steht mit diesen in physischem Kontakt und verbindet diese und Source/Drain-Durchkontaktierung 270E liegt zwischen Source/Drain-Kontakt 250F und 2. VSS-Landungspad 280G, steht mit diesen in physischem Kontakt und verbindet diese.
  • V1-Schicht weist leitfähige Merkmale, wie Durchkontaktierungen 285A-285D, auf, die M1-Schicht mit leitfähigen Merkmalen von M2-Schicht verbinden, wie eine 1. Wortleitung 290A, ein Spannungsleitung-Landungspad (z.B. ein 1. VSS-Landungspad 290B (1. Vss LP2)), das der zweiten Spannungsleitung entspricht, und ein Spannungsleitung-Landungspad (z.B. ein 2. VSS-Landungspad 290C (2. VSS LP2)), das der dritten Spannungsleitung entspricht. Durchkontaktierung 285A liegt zwischen Wortleitung-Landungspad 280D und Wortleitung 290A, steht mit diesen in physischem Kontakt und verbindet diese und Source/Drain-Durchkontaktierung 270D liegt zwischen Wortleitung-Landungspad 280E und Wortleitung 290A, steht mit diesen in physischem Kontakt und verbindet diese. Mit einer solchen Konfiguration ist das Gate von Durchgangsgate-Transistor PG-1 durch Gate-Durchkontaktierung 260A, Wortleitung-Landungspad 280D und Durchkontaktierung 285A elektrisch mit Wortleitung 290A verbunden und das Gate von Durchgangsgate-Transistor PG-2 ist durch Gate-Durchkontaktierung 260B, Wortleitung-Landungspad 280E und Durchkontaktierung 285B elektrisch mit Wortleitung 290A verbunden. Durchkontaktierung 285C liegt zwischen 1. VSS-Landungspad 280F und 1. Vss-Landungspad 290B und steht mit diesen in physischem Kontakt und Durchkontaktierung 285D liegt zwischen 2. VSS-Landungspad 280G und 2. VSS-Landungspad 290C, steht mit diesen in physischem Kontakt und verbindet diese.
  • V2-Schicht weist leitfähige Merkmale, wie Durchkontaktierungen 295A-295C, auf, die M2-Schicht mit leitfähigen Merkmalen von M3-Schicht verbinden, wie eine 1. Vss-Leitung 300A, eine 2. VSS-Leitung 300B und ein Wortleitung-Landungspad 300C (WL LP3). V3-Schicht weist leitfähige Merkmale, wie Durchkontaktierung 305, auf, die M3-Schicht mit leitfähigen Merkmalen von M4-Schicht, wie eine 2. Wortleitung 310, verbinden. Durchkontaktierung 295A liegt zwischen 1. VSS-Landungspad 290B und 1. VSS-Leitung 300A, steht mit diesen in physischem Kontakt und verbindet diese und Durchkontaktierung 295B liegt zwischen 2. VSS-Landungspad 290C und 2. VSS-Leitung 300B, steht mit diesen in physischem Kontakt und verbindet diese. Mit einer solchen Konfiguration ist die Source von Pulldown-Transistor PD-1 durch Source/Drain-Kontakt 250C, Source/Drain-Durchkontaktierung 270B, 1. VSS-Landungspad 280F, Durchkontaktierung 285A, 1. Vss-Landungspad 290B und Durchkontaktierung 295A elektrisch mit 1. VSS-Leitung 300A verbunden und die Source von Pulldown-Transistor PD-2 ist durch Source/Drain-Kontakt 250F, Source/Drain-Durchkontaktierung 270E, 2. VSS-Landungspad 280G, Durchkontaktierung 285D, 2. VSS-Landungspad 290C und Durchkontaktierung 295B elektrisch mit 2. VSS-Leitung 300B verbunden, sodass die Source von Pulldown-Transistor PD-1 und die Source von Pulldown-Transistor PD-2 beide elektrisch mit einer Massespannung und/oder einer Referenzspannung wie Vss verbunden sind. Durchkontaktierung 295C liegt zwischen 1. Wortleitung 290A und Wortleitung-Landungspad 300C, steht mit diesen in physischem Kontakt und verbindet diese und Durchkontaktierung 305 liegt zwischen Wortleitung-Landungspad 300C und 2. Wortleitung 310, steht mit diesen in physischem Kontakt und verbindet diese. Mit einer solchen Konfiguration ist 1. Wortleitung 290A durch Durchkontaktierung 295C, Wortleitung-Landungspad 300C und Durchkontaktierung 305 elektrisch mit 2. Wortleitung 310 verbunden, sodass das Gate von Durchgangsgate-Transistor PG-1 und das Gate von Durchgangsgate-Transistor PG-2 sowohl mit 1. Wortleitung 290A als auch 2. Wortleitung 310 elektrisch verbunden sind.
  • In SRAM-Zelle 200 werden Metallleitungen ungerade nummerierter Metallschichten (d.h. M1-Schicht und M3-Schicht) entlang der y-Richtung (d.h. die zweite Routingrichtung) geführt und Metallleitungen gerade nummerierter Metallschichten (d.h. M2-Schicht und M4-Schicht) werden entlang der x-Richtung (d.h. die erste Routingrichtung) geführt. Zum Beispiel weisen Bitleitung 280A, Bit-Bar-Leitung 280B, VDD-Leitung 280C, Wortleitung-Landungspad 280D, Wortleitung-Landungspad 280E, 1. VSS-Landungspad 280F und 2. VSS-Landungspad 280G Längsrichtungen im Wesentlichen entlang der y-Richtung auf; 1. Wortleitung 290A, 1. VSS-Landungspad 290B und 2. VSS-Landungspad 290C weisen Längsrichtungen im Wesentlichen entlang der x-Richtung auf; 1. VSS-Leitung 300A, 2. Vss-Leitung 300B und Wortleitung-Landungspad 300C weisen Längsrichtungen im Wesentlichen entlang der y-Richtung auf; und 2. Wortleitung 310 weist eine Längsrichtung im Wesentlichen entlang der x-Richtung auf. Mit anderen Worten, eine längste Dimension (z.B. Länge) von Bitleitung 280A, Bit-Bar-Leitung 280B, VDD-Leitung 280C, Wortleitung-Landungspad 280D, Wortleitung-Landungspad 280E, 1. VSS-Landungspad 280F, 2. VSS-Landungspad280G, 1. Vss-Leitung 300A, 2. VSS-Leitung 300B und Wortleitung-Landungspad 300C verläuft entlang der y-Richtung und eine längste Dimension von 1. Wortleitung 290A, 1. VSS-Landungspad290B, 2. VSS-Landungspad290C und 2. Wortleitung 310 verläuft entlang der x-Richtung. Metallleitungen von M1-Schicht, M2-Schicht, M3-Schicht und M4-Schicht sind im Wesentlichen rechteckig geformt (d.h. jede hat eine Länge, die größer als ihre Breite ist), aber die vorliegende Offenbarung zieht Metallleitungen von M1-Schicht, M2-Schicht, M3-Schicht und/oder M4-Schicht mit unterschiedlichen Formen und/oder Kombinationen von Formen in Betracht, um Leistung (z.B. Verringerung von Widerstand) und/oder Layout-Fußabdruck (z.B. Verringerung von Dichte) zu optimieren und/oder zu verbessern.
  • „Landungspad“ bezieht sich im Allgemeinen auf Metallleitungen in Metallschichten, die eine lokale Zwischenverbindung für SRAM-Zelle 200, wie (1) eine lokale Zwischenverbindung zwischen einem Merkmal auf Vorrichtungsebene (z.B. Gate oder Source/Drain) und einer Bitleitung (z.B. Bitleitung 280A und/oder Bit-Bar-Leitung 280B), einer Wortleitung (z.B. 1. Wortleitung 290A und/oder 2. Wortleitung 310) oder einer Spannungsleitung (z.B. VDD-Leitung 280C, 1. VSS-Leitung 300A und/oder 2. VSS-Leitung 300B) von SRAM-Zelle 200 oder (2) eine lokale Zwischenverbindung zwischen Bitleitungen, Wortleitungen oder Spannungsleitungen bereitstellen. Zum Beispiel ist 1. Wortleitung 290A in M2-Schicht mit Gates von Durchgangsgate-Transistoren PG-1, PG-2 in Vorrichtungsschicht DL durch Wortleitung-Landungspad 280D (in M1-Schicht) bzw. Wortleitung-Landungspad 280F (in M1-Schicht) verbunden; 1. VSS-Leitung 300A in M3-Schicht ist mit Source von Pulldown-Transistor PD-1 in Vorrichtungsschicht DL durch 1. VSS-Landungspad290B (in M2-Schicht) und 1. VSS-Landungspad280F (in M1-Schicht) verbunden; 2. VSS-Leitung 300B in M3-Schicht ist mit Source von Pulldown-Transistor PD-2 in Vorrichtungsschicht DL durch 2. VSS-Landungspad290C (in M2-Schicht) und 2. VSS-Landungspad280G (in M1-Schicht) verbunden; und 2. Wortleitung 310 in M4-Schicht ist mit 1. Wortleitung 2990A in M2-Schicht durch Wortleitung-Landungspad 300C (in M3-Schicht) verbunden. Landungspads von SRAM-Zelle 200 weisen Längsdimensionen auf, die groß genug sind, um eine ausreichende Landefläche für ihre darüberliegenden Durchkontaktierungen bereitzustellen (und daher Überlagerungsprobleme minimieren und größere Strukturierungsflexibilität bereitstellen), und kleiner als Längsdimensionen von Bitleitungen, Wortleitungen und/oder Spannungsleitungen von SRAM-Zelle 200 sind. In der gezeigten Ausführungsform weisen Landungspads von SRAM-Zelle 200 Dimensionen auf, die kleiner als Dimensionen von SRAM-Zelle 200 sind, wie Dimensionen entlang der x-Richtung, die kleiner als Zellbreite W sind, und Dimensionen entlang der y-Richtung, die kleiner als Zellhöhe H sind, während Bitleitungen, Wortleitung und Spannungsleitungen von SRAM-Zelle 200 Dimensionen aufweisen, die größer als Dimensionen von SRAM-Zelle 200 sind, wie Dimensionen entlang der x-Richtung, die größer als Zellbreite W sind, und/oder Dimensionen entlang der y-Richtung, die größer als Zellhöhe H sind. Zum Beispiel weisen in M1-Schicht Bitleitung 280A, Bitleitung 280B und VDD-Leitung 280C Längen entlang der y-Richtung auf, die größer als Zellhöhe H sind, während Wortleitung-Landungspad 280D, Wortleitung-Landungspad 280E, 1. VSS-Landungspad280F und 2. VSS-Landungspad280G Längen entlang der y-Richtung aufweisen, die kleiner als Zellhöhe H sind. In einem anderen Beispiel weist in M2-Schicht die 1. Wortleitung 290A eine Länge entlang der x-Richtung auf, die größer als Zellbreite W ist, während 1. VSS-Landungspad290B und 2. VSS-Landungspad290C Längen entlang der x-Richtung aufweisen, die kleiner als Zellbreite W sind. In einem weiteren Beispiel weisen in M3-Schicht die 1. VSS-Leitung 300A und 2. VSS-Leitung 300B Längen entlang der y-Richtung auf, die größer als Zellhöhe H sind, während Wortleitung-Landungspad 300C eine Länge entlang der y-Richtung aufweist, die kleiner als Zellhöhe H ist. In manchen Ausführungsformen ist eine Länge von Bitleitung 280A und/oder eine Länge von Bit-Bar-Leitung 280B ausreichend, um elektrische Verbindung von mehreren SRAM-Zellen in einer Spalte mit Bitleitung 280A und/oder Bit-Bar-Leitung 280B zu ermöglichen. In manchen Ausführungsformen ist eine Länge von VDD-Leitung 280C ausreichend, um elektrische Verbindung von mehreren SRAM-Zellen in einer Spalte mit VDD-Leitung 280C zu ermöglichen. In manchen Ausführungsformen ist eine Länge von 1. Wortleitung 290A und/oder eine Länge von 2. Wortleitung 310 ausreichend, um elektrische Verbindung von mehreren SRAM-Zellen in einer Reihe mit 1. Wortleitung 290A und/oder 2. Wortleitung 310 zu ermöglichen. In manchen Ausführungsformen ist eine Länge von 1. VSS-Leitung 300A und/oder eine Länge von 2. Vss-Leitung 300B ausreichend, um elektrische Verbindung von mehreren SRAM-Zellen in einer Spalte mit 1. VSS-Leitung 300A und/oder 2. VSS-Leitung 300B zu ermöglichen.
  • Bitleitungskapazität und/oder Bitleitungswiderstand sind signifikante Faktoren in SRAM-Leistung geworden, während SRAM-Zellengrößen abnehmen, um SRAM-Zellen mit schnelleren Betriebsgeschwindigkeiten (z.B. durch Verringern von Distanzen, die von elektrischen Signalen zurückgelegt werden) bei skalierten IC-Technologieknoten zu erreichen, wie 20 nm Knoten bis 10 nm Knoten bis 3 nm Knoten und darunter. Zum Beispiel sollte eine Abnahme von SRAM-Zellengröße zu einer verringerten Widerstand-Kapazität-Verzögerung (RC-Verzögerung) führen, die im Allgemeinen Verzögerung in elektrischer Signalgeschwindigkeit durch eine IC angibt, die aus einem Produkt von Widerstand (R) (d.h. ein Widerstehen eines Materials gegenüber einem Fluss von elektrischem Strom) und Kapazität (C) (d.h. eine Fähigkeit eines Materials, elektrische Ladung zu speichern) resultiert. Es wurde jedoch beobachtet, dass Bitleitungskapazität und/oder Bitleitungswiderstand steigen, wenn Bitleitungsdimensionen und/oder Bitleitungsabstände mit abnehmenden SRAM-Zellengrößen (und zunehmender SRAM-Zellendichte) verringert werden, wodurch RC-Verzögerung unerwünscht erhöht wird und SRAM-Geschwindigkeit, wie Schreib-/Lesegeschwindigkeit verringert wird. Ein Kompromiss zwischen Bitleitungskapazität und Bitleitungswiderstand muss daher in Betracht gezogen werden, um SRAM-Leistung zu optimieren. Da zum Beispiel Bitleitungskapazität steigt, wenn eine Anzahl von Zwischenverbindungen (z.B. Kontakte, Durchkontaktierungen und/oder Metallleitungen) zwischen einer Bitleitung und einer Vorrichtungsschicht zunimmt, und Routingdichte typischerweise steigt, wenn die Metallisierungsebene des MLI-Merkmals abnimmt (d.h. eine Routingdichte von M1-Schicht ist größer als eine Routingdichte von M2-Schicht oder eine Routingdichte von M3-Schicht), kann eine Bitleitung, die in einer untersten Metallisierungsebene eines MLI-Merkmals (d.h. M1-Schicht) platziert ist, Bitleitungskapazität verringern, aber Bitleitungswiderstand erhöhen (indem zum Beispiel nur eine Durchkontaktierung erforderlich ist, um die Bitleitung und einen Drain von einem Durchgangsgate-Transistor zu verbinden, aber eine schmälere und/oder dünnere Bitleitung notwendig ist, um höhere Routingspezifikationen zu erfüllen), während eine Bitleitung, die in einer höheren Metallisierungsebene des MLI-Merkmals platziert wird (z.B. M2-Schicht oder M3-Schicht) Bitleitungskapazität erhöhen, aber Bitleitungswiderstand verringern kann (indem zum Beispiel mehr als eine Durchkontaktierung und mindestens ein Landungspad erforderlich sind, um die Bitleitung und einen Drain eines Durchgangsgate-Transistors zu verbinden, aber eine breitere und/oder eine dickere Bitleitung möglich ist, um Routingdichtespezifikationen zu erfüllen, die geringer sind als Routingdichtespezifikationen von M1-Schicht).
  • SRAM-Zelle 200 geht auf diese Herausforderungen ein, indem Bitleitungen (hier Bitleitung 280A und Bit-Bar-Leitung 280B) in M1-Schicht platziert werden, die eine unterste Metallisierungsebene eines MLI-Merkmals über Substrat 202 ist, um Bitleitungskapazität zu minimieren, und Bitleitungen als die breitesten Metallleitungen von M1-Schicht konfiguriert werden, um Bitleitungswiderstand zu minimieren. Zum Beispiel weisen Bitleitung 280A und Bitleitung 280B jeweils eine Breite W1 auf, VDD-Leitung 280C weist eine Breite W2 auf, Wortleitung-Landungspad 280D und Wortleitung-Landungspad 280E weisen jeweils eine Breite W3 auf und 1. VSS-Landungspad 280F und 2. VSS-Landungspad280G weisen jeweils eine Breite W4 auf, wo Breite W1 eine breiteste, größte Breite der Metallleitungen in Mi-Schicht ist und Breite W2, Breite W3 und Breite W4 jeweils kleiner als Breite W1 sind. In manchen Ausführungsformen ist ein Verhältnis von Breite W1 zu Breite W2 (d.h. W1:W2) etwa 1,1 bis etwa 2, ein Verhältnis von Breite W1 zu Breite W3 (d.h. W1:W3) ist etwa 1,1 bis etwa 2 und/oder ein Verhältnis von Breite W1 zu Breite W4 (d.h. W1:W4) ist etwa 1,1 bis etwa 2. Ein Breitenverhältnis für Bitleitungen/andere Mi-Leitungen, das kleiner als etwa 1,1 ist, könnte keine Bitleitungen mit ausreichenden Breiten zum Verringern von Bitleitungswiderstand bereitstellen, wodurch SRAM-Leistung verschlechtert wird, wie Schreibkapazität (z.B. führen höhere Bitleitungswiderstände zu schlechteren (d.h. größeren) Bitleitung-IR-Abfällen), während ein Breitenverhältnis für Bitleitungen/andere Mi-Leitungen, das größer als etwa 2 ist, Bitleitungen mit Breiten bereitstellen kann, die Bitleitungswiderstand erhöhen (d.h. Bitleitungen sind zu breit) und/oder eine Auswirkung auf Zellengröße haben können (d.h. es können größere Zellengrößen erforderlich sein, um den größeren Breitenverhältnissen Rechnung zu tragen), die beide SRAM-Leistung, wie Lesegeschwindigkeit, verschlechtern können. In manchen Ausführungsformen ist ein Verhältnis von Breite W1 zu Breite W2 etwa 1,1 bis etwa 1,4, ein Verhältnis von Breite W1 zu Breite W3 ist etwa 1,1 bis etwa 1,4 und/oder ein Verhältnis von Breite W1 zu Breite W4 (d.h. W1:W4) ist etwa 1,1 bis etwa 1,4, um SRAM-Leistung zu optimieren. In weiterer Besprechung der gezeigten Ausführungsform weist VDD-Leitung 280C eine kleinste Breite der Metallleitungen in M1-Schicht von SRAM-Zelle 200 auf (d.h. Breite W2 ist auch kleiner als Breite W3 und Breite W4). In manchen Ausführungsformen, ist Breite W2 größer als Breite W3 und/oder Breite W4. In manchen Ausführungsformen ist Breite W2 im Wesentlichen dieselbe wie Breite W3 und/oder Breite W4. Breite W3 ist größer als, kleiner als oder im Wesentlichen dieselbe wie Breite W4. In manchen Ausführungsformen weisen Wortleitung-Landungspad 280D und Wortleitung-Landungspad 280E unterschiedliche Breiten auf. In manchen Ausführungsformen weisen 1. VSS-Landungspad280F und 2. VSS-Landungspad 280F unterschiedliche Breiten auf.
  • Verringern der Bitleitungskapazität, indem Bitleitung 280A und Bit-Bar-Leitung 280B in M1-Schicht platziert werden, während Bitleitungswiderstand verringert wird, indem Bitleitung 280A und Bit-Bar-Leitung 280B als die breitesten Metallleitungen von M1-Schicht konfiguriert werden, stellt SRAM-Zelle 200 mit optimierter elektrischer Eigenschaft und SRAM-Zelle Dichte verglichen mit herkömmlichen SRAM-Zellen bereit. In manchen Ausführungsformen verringert Bitleitungswiderstandsverringerung, die bereitgestellt wird, indem Bitleitung 280A und/oder Bit-Bar-Leitung 280B als die breitesten Metallleitungen von M1-Schicht konfiguriert werden, Bitleitung-IR-Abfall (d.h. einen Spannungsabfall über eine Bitleitung, während Strom durch die Bitleitung fließt), wodurch SRAM-Lese-/Schreibgeschwindigkeit erhöht wird und/oder eine minimale Betriebsspannung (Vmin) verringert wird, die für SRAM-Lesen/Schreiben erforderlich ist. Zum Beispiel muss während eines Schreibvorgangs, wie jenem, der zum Schreiben einer logischen 0 zu Speicherknoten SN verwendet wird, Durchgangsgate-Transistor PG-1 über Pullup-Transistor PU-1 dominieren, um eine Spannung auf Bitleitung BL (0) zu senken, anstatt bei Leistungsversorgungsspannung VDD zu bleiben. Eine Bitleitung mit einem großen IR-Abfall senkt eine Antriebsfähigkeit von Durchgangsgate-Transistor PG-1 und macht daher höhere Minimalbetriebsspannungen erforderlich. Im Gegensatz dazu, da Bitleitung 280A und/oder Bit-Bar-Leitung 280B in SRAM-Zelle 200 platziert und konfiguriert sind, einen minimalen Widerstand aufzuweisen, weisen Bitleitung 280A und/oder Bit-Bar-Leitung 280B geringere IR-Abfälle als jene auf, die in Bitleitungen von herkömmlichen SRAM-Zellen beobachtet werden, wodurch SRAM-Leistung verbessert wird.
  • Durchkontaktierungen von SRAM-Zelle 200, wie Gate-Durchkontaktierung 260A, Gate-Durchkontaktierung 260B, Source/Drain-Durchkontaktierungen 270A-270F, Durchkontaktierungen 285A-285D, Durchkontaktierungen 295A-295C und Durchkontaktierung 305, sind im Wesentlichen quadratisch geformt und/oder kreisförmig (d.h. jede weist eine Dimension entlang der x-Richtung auf, die im Wesentlichen dieselbe wie eine Dimension entlang der y-Richtung ist). Durchkontaktierungen von SRAM-Zelle 200 können unterschiedliche Dimensionen, unterschiedliche Formen und/oder Kombinationen von Dimensionen und/oder Formen aufweisen, um Leistung (z.B. Verringerung von Widerstand) und/oder Layout-Fußabdruck (z.B. Verringerung von Dichte und/oder Größe von SRAM-Zelle 200) zu optimieren und/oder zu verbessern. In der gezeigten Ausführungsform sind Source/Drain-Durchkontaktierungen, entsprechend VSS-Leitungen von SRAM-Zelle 200, wie Source/Drain-Durchkontaktierung 270B und Source/Drain-Durchkontaktierung 270E, im Wesentlichen rechteckig geformt und/oder oval geformt (d.h. jede weist eine Dimension D1 entlang der x-Richtung auf, die sich von einer Dimension D2 entlang der y-Richtung unterscheidet), um Kontaktwiderstand zu verringern, der mit Zwischenverbindungsstrukturen von Sources von Pulldown-Transistoren PD-1, PD-2 zu M1-Schicht verknüpft ist (d.h. Source/Drain-Kontakt 250C und Source/Drain-Durchkontaktierung 270B, die epitaktisches Source/Drain-Merkmal 230C mit 1. Vss-Landungspad 280F verbinden, und Source/Drain-Kontakt 250F und Source/Drain-Durchkontaktierung 270E, die epitaktisches Source/Drain-Merkmal 230H mit 2. Vss-Landungspad 280G verbinden). Solche Source/Drain-Durchkontaktierungen können auch als schlitzförmige Durchkontaktierungen bezeichnet werden. In manchen Ausführungsformen ist ein Verhältnis von Dimension D1 zu Dimension D2 (d.h. D1:D2) etwa 1,5 bis etwa 3. Ein Verhältnis längste Dimension/kürzeste Dimension für Source/Drain-Durchkontaktierungen entsprechend VSS-Leitungen, das kleiner als etwa 1,5 ist, stellt Source/Drain-Durchkontaktierungen mit kreisförmigen Formen oder annähernd kreisförmigen Formen bereit, was Widerstand erhöhen und/oder negative Auswirkung auf Genauigkeit kritischer Dimension haben kann. Ein Verhältnis längste Dimension/kürzeste Dimension für Source/Drain-Durchkontaktierungen entsprechend VSS-Leitungen, das größer als etwa 3 ist, kann eine negative Auswirkung auf Bitleitungsbreite haben. Wenn zum Beispiel Dimension D1 erhöht wird, um Verhältnisse längste Dimension/kürzeste Dimension für Source/Drain-Durchkontaktierungen 270B, 270E bereitzustellen, die größer als etwa 3 sind, beginnen Source/Drain-Durchkontaktierungen 270B, 270E, sich in die Bitleitungsbereiche/-gebiete von M1-Schicht zu erstrecken diese zu überlappen, wie Bereiche/Gebiete, wo Bitleitung 280A und Bit-Bar-Leitung 280B innerhalb von M1-Schicht liegen. Bitleitungsbreiten (z.B. Breite W1) werden daher unerwünscht verringert, um Verhältnisse längste Dimension/kürzeste Dimension größer als etwa 3 anzunehmen, zum Beispiel, um unerwünschte elektrische Verbindung von Source/Drain-Durchkontaktierung 270B und Bitleitung 280 und/oder Source/Drain-Durchkontaktierung 270E und Bit-Bar-Leitung 280B zu verhindern. Weiter können Breiten von M1 Landungspads, wie Breite W4 von 1. VSS-Landungspad 280F und 2. VSS-Landungspad 280G, erhöht werden, um richtige elektrische Verbindung der M1 Landungspads und Source/Drain-Durchkontaktierungen 270B, 270E sicherzustellen oder Überlagerung der M1 Landungspads und Source/Drain-Durchkontaktierungen 270B, 270E zu verbessern, wenn Verhältnisse längste Dimension/kürzeste Dimension größer als etwa 3 sind, was auch eine unterwünschte Verringerung von Bitleitungsbreiten erfordern könnte. Verhältnisse längste Dimension/kürzeste Dimension für Source/Drain-Durchkontaktierungen, die kleiner als etwa 3 sind, minimieren daher Source/Drain-Durchkontaktierungswiderstand, während sie Bitleitungsbreiten Rechnung tragen, wie hier offenbart, die Bitleitungswiderstandsverringerung maximieren. In manchen Ausführungsformen sind Source/Drain-Kontakte entsprechend VSS-Leitungen von SRAM-Zelle 200, wie Source/Drain-Kontakt 250C und Source/Drain-Kontakt 250F, auch mit einem Verhältnis von einer Länge zu einer Breite konfiguriert, das Kontaktwiderstand weiter verringern kann, der mit den Zwischenverbindungsstrukturen von Sources von Pulldown-Transistoren PD-1, PD-2 zu M1-Schicht verknüpft ist. Zum Beispiel ist das Verhältnis der Länge entlang der x-Richtung von Source/Drain-Kontakt 250C und/oder Source/Drain-Kontakt 250F zu einer Breite entlang der y-Richtung von Source/Drain-Kontakt 250C und/oder Source/Drain-Kontakt 250F (d.h. L/W) größer als etwa 3. In manchen Ausführungsformen können sich angrenzende SRAM-Zellen Zwischenverbindungen mit Vss-Leitungen teilen, wie Source/Drain-Kontakte (z.B. Source/Drain-Kontakte 250C, 250F und/oder Source/Drain-Durchkontaktierungen 270B, 270E entsprechend VSS-Leitungen). In solchen Ausführungsformen kann sich ein Verhältnis Länge/Breite für Source/Drain-Kontakte entsprechend VSS-Leitungen, das kleiner als etwa 3 ist, nicht zur Zellgrenze MC erweitern, die mit angrenzenden SRAM-Zellen geteilt wird. In manchen Ausführungsformen kann ein Verhältnis Länge/Breite für Source/Drain-Kontakte entsprechend VSS-Leitungen, das größer als etwa 3 ist, sicherstellen, dass sich Source/Drain-Kontakte 250C, 250F über Zellgrenze MC in angrenzende SRAM-Zellen erstrecken.
  • Die vorliegende Offenbarung zieht verschiedene Platzierungen von Durchkontaktierungen und Metallleitungen von SRAM-Zelle 200 in Betracht. In der gezeigten Ausführungsform überspannen Bitleitung 280A, Bit-Bar-Leitung 280B und VDD-Leitung 280C in M1-Schicht Zellhöhe H und überlappen den oberen Rand und den unteren Rand von Zellgrenze MC und erstrecken sich über diese hinaus; 1. Wortleitung 290B in M2-Schicht überspannt Zellbreite W und überlappt den linken Rand und den rechten Rand von Zellgrenze MC und erstreckt sich über diese hinaus; 1. VSS-Leitung 300A und 2. VSS-Leitung 300B in M3-Schicht überspannen Zellhöhe H und überlappen den oberen Rand und den unteren Rand von Zellgrenze MC und erstrecken sich über diese hinaus; und 2. Wortleitung 310 in M4-Schicht überspannt Zellbreite W und überlappt den linken Rand und den rechten Rand von Zellgrenze MC und erstreckt sich über diese hinaus. In solchen Ausführungsformen können Bitleitung 280A, Bit-Bar-Leitung 280B, VDD-Leitung 280C, 1. VSS-Leitung 300A und 2. VSS-Leitung 300B drei Speicherzellen überlappen, wie SRAM-Zelle 200, eine SRAM-Zelle direkt über und neben SRAM-Zelle 200 und eine SRAM-Zelle direkt unter und neben SRAM-Zelle 200. In solchen Ausführungsformen können 1. Wortleitung 290B und 2. Wortleitung 310 drei Speicherzellen überlappen, wie SRAM-Zelle 200, eine SRAM-Zelle direkt links und neben SRAM-Zelle 200 und eine SRAM-Zelle direkt rechts und neben SRAM-Zelle 200. In weiterer Besprechung der gezeigten Ausführungsform überlappen Source/Drain-Durchkontaktierung 270A, Source/Drain-Durchkontaktierung 270C, Source/Drain-Durchkontaktierung 270E, 2. Vss-Landungspad 280G, Durchkontaktierung 285D, 2. VSS-Landungspad 290C und Durchkontaktierung 295B den oberen Rand von Zellgrenze MC; Source/Drain-Durchkontaktierung 270B, Source/Drain-Durchkontaktierung 270D, Source/Drain-Durchkontaktierung 270F, 1. VSS-Landungspad 280F, Durchkontaktierung 285C, 1. Vss-Landungspad 290B und Durchkontaktierung 295A überlappen den unteren Rand von Zellgrenze MC; Gate-Durchkontaktierung 260A, Source/Drain-Durchkontaktierung 270B, 1. Wortleitung-Landungspad 280D, 1. VSS-Landungspad 280F, Durchkontaktierung 285A, 1. Vss-Landungspad 290B und Durchkontaktierung 295A überlappen den linken Rand von Zellgrenze MC; und Gate-Durchkontaktierung 260B, Source/Drain-Durchkontaktierung 270E, 1. Wortleitung-Landungspad 280E, 2. VSS-Landungspad 280G, Durchkontaktierung 285B, 2. VSS-Landungspad 290C und Durchkontaktierung 295B überlappen einen rechten Rand von Zellgrenze MC. In solchen Ausführungsformen können Source/Drain-Durchkontaktierung 270A und Source/Drain-Durchkontaktierung 270C zwei Speicherzellen überlappen, wie SRAM-Zelle 200 und eine SRAM-Zelle direkt über und neben SRAM-Zelle 200; Source/Drain-Durchkontaktierung 270D und Source/Drain-Durchkontaktierung 270F können zwei Speicherzellen überlappen, wie SRAM-Zelle 200 und eine SRAM-Zelle direkt unter und neben SRAM-Zelle 200; Gate-Durchkontaktierung 260A, 1. Wortleitung-Landungspad 280D und Durchkontaktierung 285A können zwei Speicherzellen überlappen, wie SRAM-Zelle 200 und eine SRAM-Zelle direkt links und neben SRAM-Zelle 200; und Gate-Durchkontaktierung 260B, 1. Wortleitung-Landungspad 280E und Durchkontaktierung 285B können zwei Speicherzellen überlappen, wie SRAM-Zelle 200 und eine SRAM-Zelle direkt rechts und neben SRAM-Zelle 200. In solchen Ausführungsformen können Source/Drain-Durchkontaktierung 270E, 2. VSS-Landungspad 280G, Durchkontaktierung 285D, 2. Vss-Landungspad 290C und Durchkontaktierung 295B vier Speicherzellen überlappen, wie SRAM-Zelle 200, eine SRAM-Zelle direkt rechts und neben SRAM-Zelle 200, eine SRAM-Zelle direkt über und neben SRAM-Zelle 200 und eine SRAM-Zelle direkt diagonal zu und neben SRAM-Zelle 200 (z.B. eine SRAM-Zelle, die sich eine Zellgrenze mit der direkt rechten SRAM-Zelle und der direkt darüberliegenden SRAM-Zelle teilt). In solchen Ausführungsformen können Source/Drain-Durchkontaktierung 270B, 1. VSS-Landungspad 280F, Durchkontaktierung 285C, 1. VSS-Landungspad 290B und Durchkontaktierung 295A vier Speicherzellen überlappen, wie SRAM-Zelle 200, eine SRAM-Zelle direkt links und neben SRAM-Zelle 200, eine SRAM-Zelle direkt unter und neben SRAM-Zelle 200 und eine SRAM-Zelle direkt diagonal zu und neben SRAM-Zelle 200 (z.B. eine SRAM-Zelle, die sich eine Zellgrenze mit der direkt linken SRAM-Zelle und der direkt darunterliegenden SRAM-Zelle teilt).
  • Konfigurieren einer SRAM-Zelle 200 mit einer Doppelwortleitungsstruktur (d.h. 1. Wortleitung 290A in M2-Schicht und 2. Wortleitung 310 in M4-Schicht, von welchen beide elektrisch mit Durchgangsgate-Transistor PG-1 und Durchgangsgate-Transistor PG-2 verbunden sind) kann SRAM-Leistung durch Verringern von Wortleitungswiderstand verglichen mit einer Einzelwortleitungsstruktur weiter optimieren. In manchen Ausführungsformen wurde beobachtet, dass zwei parallele und elektrisch miteinander verbundene Metall-Wortleitungen Wortleitungswiderstand um mindestens 50% verringern können. Wenn zum Beispiel Widerstand der 1. Wortleitung 290A in M2-Schicht durch 1X bereitgestellt ist und Widerstand der 2. Wortleitung 310 in M4-Schicht durch 0,8X bereitgestellt ist, kann Stapeln und Verbinden der 1. Wortleitung 290A in M2-Schicht und 2. Wortleitung 310 in M4-Schicht, um die Doppelwortleitungsstruktur bereitzustellen, einen äquivalenten Wortleitungswiderstand bereitstellen, der etwa 0,444X (z.B. 1/(1/1+1/0,8)X ≈ 0,444X) ist. Eine Zwischenverbindungsstruktur zwischen 1. Wortleitung 290A und 2. Wortleitung 310 (hier durch Durchkontaktierung 295C, Wortleitung-Landungspad 300C und Durchkontaktierung 305 gebildet) wird in der Folge als eine Wortleitungskontaktbrücke, ein Wortleitungskontaktbrückenmodul und/oder ein Wortleitungsaufnahmegebiet bezeichnet. In der gezeigten Ausführungsform weist SRAM-Zelle 200 eine einzelne Wortleitungskontaktbrücke in einem mittleren Gebiet von SRAM-Zelle 200 über VDD-Leitung 280C auf. In manchen Ausführungsformen weist SRAM-Zelle 200 mehrere Wortleitungskontaktbrücken auf, die 1. Wortleitung 290A und 2. Wortleitung 310 verbinden. In manchen Ausführungsformen liegt die Wortleitungskontaktbrücke nicht in SRAM-Zelle 200, sondern liegt stattdessen in einer SRAM-Zelle, mit der sich SRAM-Zelle 200 die Doppelwortleitungsstruktur teilt. Wo zum Beispiel SRAM-Zelle 200 in ein Speicherarray mit SRAM-Zellen, die in Reihen und Spalten angeordnet sind, eingefügt ist, kann die Wortleitungskontaktbrücke in einer SRAM-Zelle in einer selben Reihe wie SRAM-Zelle 200 liegen. Dies ist in 7 gezeigt, die eine fragmentarische, schematische Draufsicht eines SRAM-basierten Speichers 400 mit einer Doppelwortleitungsstruktur gemäß verschiedenen Aspekten der vorliegenden Offenbarung ist. Zur Klarheit und Einfachheit werden ähnliche Merkmale von Speicher 100 in 1 und Speicher 400 in 7 mit denselben Bezugszeichen angegeben. In 7 ist Speicherarray 12 ein 4 x 8 SRAM-Array (d.h. vier Spalten, acht Reihen), wo jede Reihe vier SRAM-Zellen 200 zwischen einem Paar von Randzellen 30 aufweist und jede Spalte acht SRAM-Zellen 200 zwischen einem Paar von Randzellen 30 aufweist. Jede Reihe von SRAM-Zellen 200 teilt sich eine 1. Wortleitung, wie 1. Wortleitung 290A an M2-Schicht und eine 2. Wortleitung, wie 2. Wortleitung 310 an M4-Schicht, wo jede Reihe eine Wortleitungskontaktbrücke aufweist, die in mindestens einer SRAM-Zelle 200 (d.h. Bitzelle) der Reihe liegt, und eine Wortleitungskontaktbrücke, die in mindestens einer Randzelle 30 der Reihe liegt. Zum Beispiel weist jede von Reihen R1-R8 eine entsprechende Wortleitungskontaktbrücke 410A, die in einer ihrer SRAM-Zellen 200 liegt (d.h. vier SRAM-Zellen 200 in einer Reihe teilen sich eine 1. Wortleitung, eine 2. Wortleitung und eine entsprechende Wortleitungskontaktbrücke 410A), und eine entsprechende Wortleitungskontaktbrücke 410B auf, die in einer ihrer Randzellen 30 liegt. In der gezeigten Ausführungsform weist jede von Reihen R1-R8 entsprechende Wortleitungskontaktbrücken 410B auf, die in beiden entsprechenden Randzellen 30 liegen. In Ausführungsformen, wo jede Reihe mehr als vier SRAM-Zellen 200 aufweist, kann eine Wortkontaktbrücke gebildet werden, die sich jeweils vier SRAM-Zellen in einer Reihe, jeweils acht SRAM-Zellen in einer Reihe oder eine beliebige Anzahl von SRAM-Zellen in einer Reihe teilen. In manchen Ausführungsformen sind Wortleitungskontaktbrücken 410A in unterschiedlichen Spalten angeordnet. In manchen Ausführungsformen sind Wortleitungskontaktbrücken 410A in denselben Spalten angeordnet. In 7 weist Spalte C1 eine Wortleitungskontaktbrücke 410A auf, Spalte C2 weist zwei Wortleitungskontaktbrücken 410A auf, Spalte C3 weist drei Wortleitungskontaktbrücken 410A auf und Spalte C4 weist zwei Wortleitungskontaktbrücken 410A auf, wo Wortleitungskontaktbrücken 410A nicht in direkt angrenzenden SRAM-Zellen 200 entlang der y-Richtung liegen. Jede Konfiguration von Wortleitungskontaktbrücken 410A in Speicherarray 12 wird in der vorliegenden Offenbarung in Betracht gezogen. 7 wurde der Klarheit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in Speicher 400 hinzugefügt sein und manche der oben beschriebenen Merkmale können in anderen Ausführungsformen von Speicher 400 ersetzt, modifiziert oder eliminiert werden.
  • Konfigurieren einer SRAM-Zelle 200 mit einer doppelten VSS-Leitungsstruktur kann SRAM-Leistung durch Verringern von VSS-Leitungswiderstand verglichen mit einer einzelnen VSS-Leitungsstrukturweiter optimieren. In manchen Ausführungsformen, ähnlich der Doppelwortleitungsstruktur, wurde beobachtet, dass zwei parallele und elektrisch verbundene Metall-, VSS-Leitungen VSS-Leitungswiderstand um mindestens 50% verringern können. 8A-8C sind verschiedene Draufsichten verschiedener Schichten eines SRAM-basierten Speichers mit einer doppelten VSS-Leitungsstrukturgemäß verschiedenen Aspekten der vorliegenden Offenbarung. Zum Beispiel ist 8A eine Draufsicht leitfähiger Merkmale in M2-Schicht, V2-Schicht, M3-Schicht, V3-Schicht und M4-Schicht (z.B. M2/V2/M3/V3/M4), zum Teil oder in ihrer Gesamtheit, des SRAM-basierten Speichers gemäß verschiedenen Aspekten der vorliegenden Offenbarung; 8B ist eine Draufsicht leitfähiger Merkmale in M2-Schicht, V2-Schicht und M3-Schicht (z.B. M2/V2/M3), zum Teil oder in ihrer Gesamtheit, des SRAM-basierten Speichers gemäß verschiedenen Aspekten der vorliegenden Offenbarung; und 8C ist eine Draufsicht leitfähiger Merkmale in M3-Schicht, V3-Schicht und M4-Schicht (z.B. M3/V3/M4), zum Teil oder in ihrer Gesamtheit, des SRAM-basierten Speichers gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 8A-8C wurden der Klarheit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in dem SRAM-basierten Speicher hinzugefügt sein und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen des SRAM-basierten Speichers ersetzt, modifiziert oder eliminiert werden.
  • In 8A-8C ist SRAM-Zelle 200 ein Abschnitt eines Speicher-Arrays, das weiter eine SRAM-Zelle 200-1, eine SRAM-Zelle 200-2, eine SRAM-Zelle 200-3, eine SRAM-Zelle 200-4, eine SRAM-Zelle 200-5, eine SRAM-Zelle 200-6 und eine SRAM-Zelle 200-7 aufweist, von welchen jede ähnlich SRAM-Zelle 200 konfiguriert sein kann. Zwei direkt angrenzende Spalten (z.B. eine Spalte N und eine Spalte N+1, wo N eine Nummer einer Spalte im Speicherarray ist) und vier direkt angrenzende Reihen (z.B. eine Reihe M, eine Reihe M+1, eine Reihe M+2 und eine Reihe M+3, wo M eine Nummer einer Reihe im Speicherarray ist) des Speicherarrays sind gezeigt, wo SRAM-Zelle 200 bei Reihe M, Spalte N ist. M2-Schicht weist 1. Wortleitung 290A von SRAM-Zelle 200 auf, die sich kontinuierlich entlang Reihe M erstreckt, sodass sich SRAM-Zelle 200 und SRAM-Zelle 200-4 die 1. Wortleitung 290A teilen; eine 1. Wortleitung 290D, die sich kontinuierlich entlang Reihe M+1 erstreckt, sodass sich SRAM-Zelle 200-1 und SRAM-Zelle 200-5 die 1. Wortleitung 290D teilen; eine 1. Wortleitung 290E, die sich kontinuierlich entlang Reihe M+2 erstreckt, sodass sich SRAM-Zelle 200-2 und SRAM-Zelle 200-6 die 1. Wortleitung 290E teilen; und eine 1. Wortleitung 290F, die sich kontinuierlich entlang Reihe M+3 erstreckt, sodass sich SRAM-Zelle 200-3 und SRAM-Zelle 200-7 die 1. Wortleitung 290F teilen. Mit einer solchen Konfiguration weist jede SRAM-Zelle des Speicherarrays eine entsprechende 1. Wortleitung (z.B. 1. Wortleitung 290A, 1. Wortleitung 290D, 1. Wortleitung 290E oder 1. Wortleitung 290F) auf, die elektrisch mit einem Gate eines entsprechenden Pulldown-Transistors PD-1 und einem Gate eines entsprechenden Pulldown-Transistors PD-2 durch eine entsprechende 1. Wortleitungs-Interconnect-Struktur verbunden ist, die unter M2-Schicht liegt, die eine Gate-Durchkontaktierung in V0-Schicht, ein Wortleitung-Landungspad in M1-Schicht und eine Durchkontaktierung in V1-Schicht aufweist.
  • M3-Schicht weist eine 1. VSS-Leitung 300A von SRAM-Zelle 200 auf, die sich kontinuierlich entlang der y-Richtung erstreckt, sodass sich die SRAM-Zellen von Spalte N (hier SRAM-Zelle 200, SRAM-Zelle 200-1, SRAM-Zelle 200-2 und SRAM-Zelle 200-3) die 1. VSS-Leitung 300A teilen; 2. VSS-Leitung 300B von SRAM-Zelle 200, die sich kontinuierlich entlang der y-Richtung erstreckt, sodass sich die SRAM-Zellen von Spalte N und SRAM-Zellen von Spalte N+1 (hier SRAM-Zelle 200-4, SRAM-Zelle 200-5, SRAM-Zelle 200-6 und SRAM-Zelle 200-7) die 2. VSS-Leitung 300B teilen; und 1. VSS-Leitung 300D, die sich kontinuierlich entlang der y-Richtung erstreckt, sodass sich SRAM-Zellen von Spalte N+1 die 1. VSS-Leitung 300D teilen. 2. VSS-Leitung 300B überlappt eine Grenzfläche zwischen Zellgrenzen von SRAM-Zellen in Spalte N und Zellgrenzen von SRAM-Zellen in Spalte N+1. Mit einer solchen Konfiguration weist jede SRAM-Zelle des Speicherarrays eine entsprechende 1. VSS-Leitung (z.B. 1. VSS-Leitung 300A oder 1. VSS-Leitung 300D) und eine entsprechende 2. VSS-Leitung (z.B. 2. VSS-Leitung 300B) auf, die elektrisch mit einer Source eines entsprechenden Pulldown-Transistors PD-1 bzw. einer Source eines entsprechenden Pulldown-Transistors PD-2 durch VSS-Interconnect-Strukturen verbunden sind, die unter M3-Schicht liegen, von welchen jede einen Source/Drain-Kontakt in CO-Schicht, eine Source/Drain-Durchkontaktierung in Vo-Schicht, ein erstes VSS-Landungspad in M1-Schicht, eine Durchkontaktierung in V1-Schicht, ein zweites VSS-Landungspad in M2-Schicht und eine Durchkontaktierung in V2-Schicht aufweist. In 8A-8C sind Abschnitte der VSS-Interconnect-Strukturen in M2-Schicht bis V2-Schicht gezeigt, wie eine 1.VSS-Intereonneet-Struktur, die sich SRAM-Zelle 200 und SRAM-Zelle 200-1 teilen, die 1. VSS-Landungspad 290B (1. Vss LP2) und Durchkontaktierung 295A aufweist, eine 2. VSS-Interconnect-Struktur, die sich SRAM-Zelle 200 und SRAM-Zelle 200-4 teilen, die 2. VSS-Landungspad 290C (2. VSS LP2) und Durchkontaktierung 295B aufweist, eine 1.VSS-Intereonneet-Struktur, die sich SRAM-Zelle 200-2 und SRAM-Zelle 200-3 teilen, die ein 1. VSS-Landungspad 290G (1. VSS LP2) und eine Durchkontaktierung 295D aufweist, eine 2.VSS-Interconnect-Struktur, die sich SRAM-Zelle 200-3 und SRAM-Zelle 200-7 teilen, die ein 2. VSS-Landungspad 290H (2. VSS LP2) und eine Durchkontaktierung 295E aufweist, eine 1.VSS-Interconnect-Struktur, die sich SRAM-Zelle 200-4 und SRAM-Zelle 200-5 teilen, die ein 1. VSS-Landungspad 2901 (1. VSS LP2) und eine Durchkontaktierung 295F aufweist, eine 2.VSS-Interconnect-Struktur, die sich SRAM-Zelle 200-5 und SRAM-Zelle 200-6 teilen, die ein 2. VSS-Landungspad 290J (2. VSS LP2) und eine Durchkontaktierung 295G aufweist, und eine 1.VSS-Intereonneet-Struktur, die sich SRAM-Zelle 200-6 und SRAM-Zelle 200-7 teilen, die ein 1. VSS-Landungspad 290K (1. VSS LP2) und eine Durchkontaktierung 295H aufweist.
  • M4-Schicht weist 2. Wortleitung 310 von SRAM-Zelle 200 auf, die sich kontinuierlich entlang Reihe M erstreckt, sodass sich SRAM-Zelle 200 und SRAM-Zelle 200-4 die 2. Wortleitung 310 teilen; eine 2. Wortleitung 310A, die sich kontinuierlich entlang Reihe M+1 erstreckt, sodass sich SRAM-Zelle 200-1 und SRAM-Zelle 200-5 die 2. Wortleitung 310A teilen; eine 2. Wortleitung 310B, die sich kontinuierlich entlang Reihe M+2 erstreckt, sodass sich SRAM-Zelle 200-2 und SRAM-Zelle 200-6 die 2.Wortleitung 310B teilen; und eine 2. Wortleitung 310C, die sich kontinuierlich entlang Reihe M+3 erstreckt, sodass sich SRAM-Zelle 200-3 und SRAM-Zelle 200-7 die 2.Wortleitung 310C teilen. Mit einer solchen Konfiguration weist jede SRAM-Zelle des Speicherarrays eine entsprechende 2. Wortleitung auf (z.B. 2. Wortleitung 310, 2. Wortleitung 310A, 3. Wortleitung 310B oder 2. Wortleitung 310C), die elektrisch mit einer entsprechenden 1. Wortleitung (z.B. 1. Wortleitung 290A, 1. Wortleitung 290D, 1. Wortleitung 290E oder 1. Wortleitung 290F) durch Wortleitungskontaktbrücken zwischen M2-Schicht und M4-Schicht verbunden ist, von welchen jede eine Durchkontaktierung in V2-Schicht, ein Wortleitung-Landungspad in M3-Schicht und eine Durchkontaktierung in V3 Schicht aufweist. In 8A-8C teilen sich SRAM-Zelle 200 und SRAM-Zelle 200-4 eine Wortleitungskontaktbrücke, die Durchkontaktierung 295C, Wortleitung-Landungspad 300C und Durchkontaktierung 305 aufweist; teilen sich SRAM-Zelle 200-1 und SRAM-Zelle 200-5 eine Wortleitungskontaktbrücke, die eine Durchkontaktierung 295I, ein Wortleitung-Landungspad 300E und eine Durchkontaktierung 305A aufweist; teilen sich SRAM-Zelle 200-2 und SRAM-Zelle 200-6 eine Wortleitungskontaktbrücke, die eine Durchkontaktierung 295J, ein Wortleitung-Landungspad 300F und eine Durchkontaktierung 305B aufweist; und teilen sich SRAM-Zelle 200-3 und SRAM-Zelle 200-7 eine Wortleitungskontaktbrücke, die eine Durchkontaktierung 295K, ein Wortleitung-Landungspad 300G und eine Durchkontaktierung 305C aufweist. Wortleitung-Landungspad 300E, Wortleitung-Landungspad 300F und Wortleitung-Landungspad 300G bilden einen Teil von M3-Schicht. Durchkontaktierung 305A, Durchkontaktierung 305B und Durchkontaktierung 305C bilden einen Abschnitt von V3 Schicht.
  • Zum Bereitstellen eines Power-Mesh am Speicher weist jede SRAM-Zelle weiter eine 3. VSS-Leitung in M4-Schicht auf, die mit ihrer entsprechenden 1. VSS-Leitung und ihrer entsprechenden 2. VSS-Leitung elektrisch verbunden ist. Zum Beispiel weist M4-Schicht eine 3. VSS-Leitung 320 auf, die elektrisch mit 1. VSS-Leitung 300A durch eine Vss Wannenkontaktbrücke (hier eine Durchkontaktierung 305D), 1. VSS-Leitung 300D durch eine Vss Wannenkontaktbrücke (hier eine Durchkontaktierung 305E) und 2. VSS-Leitung 300B durch eine Vss Wannenkontaktbrücke (hier eine Durchkontaktierung 305F) verbunden ist. Durchkontaktierung 305D, Durchkontaktierung 305E und Durchkontaktierung 305F bilden einen Abschnitt von V3 Schicht. Zwischenverbindende VSS-Leitungen in M3-Schicht (z.B. 1. VSS-Leitung 300A, 2. VSS-Leitung 300B und 1. VSS-Leitung 300D) zu einer VSS-Leitung in M4-Schicht (z.B. 3. VSS-Leitung 320) mit Durchkontaktierungen 305D-305E stellen eine doppelte VSS-Leitungsstruktur(hier auch als ein Power-Mesh bezeichnet) bereit, das Vss-Leitungswiderstand verringern kann. 3. VSS-Leitung 320 wird entlang der x-Richtung (d.h. der ersten Routingrichtung) geführt und erstreckt sich entlang dieser, sodass 3. VSS-Leitung 320 eine Längsrichtung im Wesentlichen entlang der x-Richtung (und im Wesentlichen parallel mit 2. Wortleitungen von M4-Schicht) aufweist. In der gezeigten Ausführungsform überlappt 3. VSS-Leitung 320 eine Grenzfläche zwischen Zellgrenzen von SRAM-Zellen in Reihe M+1 und Zellgrenzen von SRAM-Zellen in Reihe M+2 und wird von acht SRAM-Zellen (d.h. SRAM-Zelle 200, SRAM-Zelle 200-1, SRAM-Zelle 200-2, SRAM-Zelle 200-3, SRAM-Zelle 200-4, SRAM-Zelle 200-5, SRAM-Zelle 200-6 und SRAM-Zelle 200-7) geteilt. In weiterer Besprechung der gezeigten Ausführungsform liegt 3. VSS-Leitung 320 zwischen 2. Wortleitung 310A und 2. Wortleitung 310B, sodass 3. VSS-Leitung 320 zwischen jeweils zwei 2. Wortleitungen angeordnet ist. In manchen Ausführungsformen ist eine 3. VSS-Leitung zwischen jedem Paar von 2. Wortleitungen, jeweils zwei 2. Wortleitungen, jeweils vier 2. Wortleitungen, jeweils acht 2. Wortleitungen oder einer anderen Anzahl von 2. Wortleitungen platziert. In manchen Ausführungsformen teilen sich vier SRAM-Zellen in einer Spalte (z.B. Spalte N oder Spalte N+1) eine 3. VSS-Leitung. In manchen Ausführungsformen teilen sich zwei SRAM-Zellen in einer Spalte eine 3. VSS-Leitung. In manchen Ausführungsformen teilt sich eine andere Anzahl von SRAM-Zellen in einer Spalte eine 3. VSS-Leitung. In der gezeigten Ausführungsform ist eine Breite von 3. VSS-Leitung 320 kleiner als Breiten von 2. Wortleitungen. In manchen Ausführungsformen ist die Breite von 3. VSS-Leitung 320 die schmalste von Metallleitungen in M4-Schicht. In manchen Ausführungsformen ist eine Breite von 3. VSS-Leitung 320 größer als Breiten von 2. Wortleitungen.
  • In manchen Ausführungsformen wird SRAM-Zelle 200 auf einem selben Wafer wie eine Logikzelle gefertigt (häufig als eine Standardzelle bezeichnet). In solchen Ausführungsformen können M1-Schicht von SRAM-Zelle 200 und M1-Schicht der Logikzelle konfiguriert sein, sowohl SRAM-Leistung als auch Logikdichte zu optimieren (Co-Optimierung). Zum Beispiel ist 9A eine Draufsicht leitfähiger Merkmale in M1-Schicht von SRAM-Zelle 200 und eine Querschnittsansicht der leitfähigen Merkmale in M1-Schicht von SRAM-Zelle 200 entlang Linie A-A von 9A, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung; und 9B ist eine Draufsicht leitfähiger Merkmale in einer M1-Schicht einer Logikzelle und eine Querschnittsansicht der leitfähigen Merkmale in M1-Schicht der Logikzelle entlang Linie A-A von 9B, zum Teil oder in ihrer Gesamtheit, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die Logikzelle weist eine Zellgrenze LC auf, die eine erste Dimension, wie eine Zellbreite CW, entlang einer ersten Richtung (z.B. x-Teilung entlang einer x-Richtung) und eine zweite Dimension, wie eine Zellhöhe CH, entlang einer zweiten Richtung (z.B. y-Teilung entlang einer y-Richtung) aufweist. In manchen Ausführungsformen, wie gezeigt, ist Zellbreite CW kleiner als Zellbreite W und Zellhöhe CH ist größer als Zellhöhe H. M1-Schicht der Logikzelle weist Metallleitungen auf, die elektrisch mit einer Vorrichtungsschicht verbunden sind, wie eine VDD-Leitung 410A, eine VSS-Leitung 410B, Metallleitung 410C, Metallleitung 410D, Metallleitung 410E und eine Metallleitung 410F. Die Vorrichtungsschicht der Logikzelle weist Transistoren, wie NFETs und PFETs, auf, von welchen jeder eine Gate aufweist, das zwischen einer Source und einem Drain angeordnet ist, wo M1-Schicht der Logikzelle elektrisch mit mindestens einem Gate, mindestens einer Source und/oder mindestens einem Drain der Transistoren verbunden ist. In manchen Ausführungsformen erstrecken sich Gates der Transistoren der Logikzelle in Längsrichtung entlang derselben Richtung wie Gates in SRAM-Zelle 200 (d.h. die x-Richtung) und Metallleitungen von M1-Schicht der Logikzelle weisen eine Routingrichtung auf, die im Wesentlichen senkrecht zu dem Gate in Längsrichtung verläuft (d.h. VDD-Leitung 410A, VSS-Leitung 410B und Metallleitungen 410C-410F erstrecken sich in Längsrichtung entlang der y-Richtung). Metallleitungen 410C-410F (auch als Intrazellen-M1-Leitungen bezeichnet) weisen eine Teilung P auf, die eine minimale (kleinste) Teilung von Metallleitungen in M1-Schicht der Logikzelle ist. Metallleitungen von M1-Schicht (z.B. VDD-Leitung 410A, VSS-Leitung 410B und Metallleitungen 410C-410F) der Logikzelle weisen eine Dicke T1 entlang der z-Richtung auf. Dicke T1 ist größer als Teilung P, um Widerstand von Metallleitungen von M1-Schicht in der Logikzelle zu verringern und zu minimieren. In manchen Ausführungsformen ist ein Verhältnis von Dicke T1 zu Teilung P (d.h. T1:P) etwa 1,05 bis etwa 2. Ein Verhältnis Dicke/Teilung, das kleiner als etwa 1,05 ist, kann die gewünschte Verringerung im Metallwiderstand nicht bereitstellen, während ein Verhältnis Dicke/Teilung, das größer als etwa 2 ist, Metallaspektverhältnisse (d.h. Verhältnisse von Metalldicke zu Metallbreite) bereitstellen kann, die für ein nahtloses Integrieren mit herkömmlichen Kontakt-Damaszener-Fertigungsprozessen zu groß sind. Metallleitungen von M1-Schicht (z.B. Bitleitung 280A, Bit-Bar-Leitung 280B, VDD-Leitung 280C, Wortleitung-Landungspad 280D, Wortleitung-Landungspad 280E, 1. VSS-Landungspad 280F und/oder 2. VSS-Landungspad 280F) von SRAM-Zelle 200 weisen eine Dicke T2 entlang der z-Richtung auf. In manchen Ausführungsformen ist Dicke T2 im Wesentlichen dieselbe wie Dicke T1, um Widerstand in M1-Schicht von SRAM-Zelle 200 zu verringern. In solchen Ausführungsformen können Mi-Schicht von SRAM-Zelle 200 und M1-Schicht der Logikzelle gleichzeitig gefertigt werden, wo in manchen Ausführungsformen jegliche Differenz zwischen Dicke T2 und Dicke T1, die aus Beladungseffekten resultieren kann, wie jenen, die mit Ätzen, Planarisieren usw. verbunden sind, kleiner als etwa 10% ist. In manchen Ausführungsformen ist Dicke T2 kleiner als eine minimale Teilung von Metallleitungen in M1-Schicht von SRAM-Zelle 200. In manchen Ausführungsformen ist Dicke T2 größer als eine minimale Teilung von Metallleitungen in Mi-Schicht von SRAM-Zelle 200. In manchen Ausführungsformen ist Dicke T2 im Wesentlichen dieselbe wie eine minimale Teilung von Metallleitungen in M1-Schicht von SRAM-Zelle 200. 9A und 9B wurden der Klarheit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in SRAM-Zelle 200 und/oder der Logikzelle hinzugefügt sein und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen von SRAM-Zelle 200 und/oder der Logikzelle ersetzt, modifiziert oder eliminiert werden.
  • In manchen Ausführungsformen können Jogs zu einem Layout von SRAM-Zelle 200 hinzugefügt werden, um SRAM-Leistung durch Vergrößern von Querschnittsflächen von Teilen von Metallleitungen in M1-Schicht bis M4-Schicht weiter zu optimieren und dadurch Widerstand von solchen Metallleitungen zu verringern. Zum Beispiel können Jogs zu einer VDD-Leitung bei M1-Schicht und/oder einer 1. Wortleitung bei M2-Schicht hinzugefügt werden, sodass die VDD-Leitung und/oder die 1. Wortleitung eine unterschiedliche Breite entlang ihrer Länge aufweisen und weniger Widerstand (aufgrund ihrer größeren Querschnittsfläche) als eine VDD-Leitung und/oder eine 1. Wortleitung, die eine im Wesentlichen gleichförmige Breite entlang ihrer Länge aufweist, haben. 10 ist eine Draufsicht einer SRAM-Zelle 500, zum Teil oder in ihrer Gesamtheit, mit einer VDD-Leitung und einer Wortleitung mit unterschiedlicher Breite gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 11A-11E sind verschiedene Draufsichten verschiedener Schichten von SRAM-Zelle 500 von 11 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Zum Beispiel ist 11A eine Draufsicht einer Vorrichtungsschicht und leitfähiger Merkmale in einer CO-Schicht und einer V0-Schicht (z.B. DL/CO/V0), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 500 gemäß verschiedenen Aspekten der vorliegenden Offenbarung; 11B ist eine Draufsicht leitfähiger Merkmale in Vo-Schicht, einer M1-Schicht und einer V1-Schicht (z.B. V0/M1/V1), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 500 gemäß verschiedenen Aspekten der vorliegenden Offenbarung; 11C ist eine Draufsicht leitfähiger Merkmale in V1-Schicht, einer M2-Schicht und einer V2-Schicht (z.B. V1/M2/V2), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 500 gemäß verschiedenen Aspekten der vorliegenden Offenbarung; 11D ist eine Draufsicht leitfähiger Merkmale in V2-Schicht, einer M3-Schicht und einer V3-Schicht (z.B. V2/M3/V3), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 500 gemäß verschiedenen Aspekten der vorliegenden Offenbarung; und 11E ist eine Draufsicht leitfähiger Merkmale in M3-Schicht, V3-Schicht und einer M4-Schicht (z.B. M3/V3/M4), zum Teil oder in ihrer Gesamtheit, von SRAM-Zelle 500 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Zur Klarheit und Einfachheit sind ähnliche Merkmale von SRAM-Zelle 200 in 5A, 5B und 6A-6E und SRAM-Zelle 500 in 10 und 11A-11E mit denselben Bezugszeichen angegeben. SRAM-Zelle 500 kann in Speicher 10 von 1 und/oder Speicher 400 von 7 implementiert sein. In manchen Ausführungsformen sind die Merkmale von SRAM-Zelle 500 konfiguriert, eine SRAM-Schaltung wie in 2 und/oder 3 gezeigt bereitzustellen. In manchen Ausführungsformen ist SRAM-Zelle 500 konfiguriert, ein Power-Mesh wie unter Bezugnahme auf 8A-8C gezeigt und beschrieben aufzuweisen und/oder Dimensionen relativ zu einer Logikzelle aufzuweisen, wie unter Bezugnahme auf 9A und 9B gezeigt und beschrieben. 11 und 11A-11E wurden der Klarheit wegen vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in SRAM-Zelle 500 hinzugefügt sein und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen von SRAM-Zelle 500 ersetzt, modifiziert oder eliminiert werden.
  • In 10 und 11A-11E weist SRAM-Zelle 500 eine VDD-Leitung 580C in M1-Schicht auf, die durch einen Streifenabschnitt 582A mit Breite W2 gebildet ist, der VDD-Leitung 280C entspricht, wie in SRAM-Zelle 200 angegeben, einen Jog-Abschnitt 582B mit einer Breite W5, der einem Jog entspricht, der einer VDD-Leitung eines SRAM-Designlayouts einer SRAM-Zelle (zum Beispiel für SRAM-Zelle 200) hinzugefügt wurde, und einen Jog-Abschnitt 582C mit einer Breite W6, der einem Jog entspricht, der der VDD-Leitung des SRAM-Designlayouts der SRAM-Zelle hinzugefügt wurde. In manchen Ausführungsformen sind Breite W5 und Breite W6 dieselbe. In manchen Ausführungsformen sind Breite W5 und Breite W6 unterschiedlich. Die Jogs werden Interconnect-Gebieten (Flächen) der VDD-Leitung hinzugefügt, um Querschnittsflächen der Interconnect-Gebiete zu vergrößern, wodurch Widerstand der VDD-Leitung verringert wird. In der gezeigten Ausführungsform stellt Jog-Abschnitt 582B VDD-Leitung 580C mit einer Breite W7 (d.h. eine Summe von Breite W2 und Breite W5) bei einem Interconnect-Gebiet an einem Ende von VDD-Leitung 580C bereit, das am oberen Rand von Zellgrenze MC liegt, und Jog-Abschnitt 582C stellt VDD-Leitung 580C mit einer Breite W8 (d.h. eine Summe von Breite W2 und Breite W6) bei einem Interconnect-Gebiet an einem Ende von VDD-Leitung 580C bereit, das am unteren Rand von Zellgrenze MC liegt. Breite W7 und Breite W8 sind jeweils größer als Breite W2. In manchen Ausführungsformen sind Breite W7 und Breite W8 dieselbe. In manchen Ausführungsformen sind Breite W7 und Breite W8 unterschiedlich. In weiterer Besprechung der gezeigten Ausführungsform sind Breite W7 und Breite W8 jeweils kleiner als Breite W1 um sicherzustellen, dass Bitleitung 280A und Bit-Bar-Leitung 280B eine größte Breite von Metallleitungen von M1-Schicht aufweisen. Vergrößern von Querschnittsflächen der Interconnect-Gebiete der VDD-Leitung ermöglicht eine Vergrößerung von Querschnittsflächen der Source/Drain-Durchkontaktierungen in Vo-Schicht, die die VDD-Leitung mit Source/Drain-Kontakten (und somit darunterliegenden Source/Drain-Gebieten) verbinden. Zum Beispiel kann SRAM-Zelle 500 eine Source/Drain-Durchkontaktierung 570C (anstelle einer Source/Drain-Durchkontaktierung 270C) und eine Source/Drain-Durchkontaktierung 570D (anstelle einer Source/Drain-Durchkontaktierung 270D) aufweisen, die im Wesentlichen rechteckig geformt und/oder oval geformt sind (d.h. jede weist eine Dimension D3 entlang der x-Richtung auf, die sich von einer Dimension D4 entlang der y-Richtung unterscheidet), um Kontaktwiderstand zu verringern, der mit Zwischenverbindungsstrukturen von Sources von Pullup-Transistoren PU-1, PU-2 mit VDD-Leitung 580C verknüpft ist. Solche Source/Drain-Durchkontaktierungen können auch als schlitzförmige Durchkontaktierungen bezeichnet werden. In manchen Ausführungsformen ist ein Verhältnis von Dimension D3 zu Dimension D4 (d.h. D3:D4) etwa 1,1 bis etwa 2. Ein Verhältnis längste Dimension/kürzeste Dimension für Source/Drain-Durchkontaktierungen entsprechend der VDD-Leitung, das kleiner als etwa 1,1 ist, kann die gewünschte Verringerung im Durchkontaktierungswiderstand nicht bereitstellen, während ein Verhältnis längste Dimension/kürzeste Dimension für Source/Drain-Durchkontaktierungen entsprechend der VDD-Leitung, das größer als etwa 2 ist, zu groß sein kann und negative Auswirkungen auf Breiten von angrenzenden Bitleitungen haben kann (zum Beispiel, indem es breitere VDD-Leitungsbreiten und/oder dünnere Bitleitungsbreiten erfordert, um größere Source/Drain-Durchkontaktierungen aufzunehmen).
  • SRAM-Zelle 500 weist ferner eine 1. Wortleitung 590A in M2-Schicht auf, die durch einen Streifenabschnitt 592A mit einer Breite W9 gebildet ist, der 1. Wortleitung 290A entspricht, wie in SRAM-Zelle 200 angegeben, einen Jog-Abschnitt 592B mit einer Breite W10, der einem Jog entspricht, der einer 1. Wortleitung eines SRAM-Designlayouts einer SRAM-Zelle (zum Beispiel für SRAM-Zelle 200) hinzugefügt wurde, und einen Jog-Abschnitt 592C mit einer Breite W11, der einem Jog entspricht, der der 1. Wortleitung des SRAM-Designlayouts der SRAM-Zelle hinzugefügt wurde. In manchen Ausführungsformen sind Breite W10 und Breite W11 dieselbe. In manchen Ausführungsformen sind Breite W10 und Breite W11 unterschiedlich. Die Jogs werden Interconnect-Gebieten der 1. Wortleitung hinzugefügt, um Querschnittsflächen der Interconnect-Gebiete zu vergrößern, wodurch Widerstand der 1. Wortleitung verringert wird und Wortleitungsverzögerung verringert wird. In der gezeigten Ausführungsform erstreckt sich Jog-Abschnitt 592B von einem ersten Ende von Streifenabschnitt 592A entlang eines oberen Abschnitts der Länge von Streifenabschnitt 592A, Jog-Abschnitt 592C erstreckt sich von einem zweiten, gegenüberliegenden Ende von Streifenabschnitt 592A entlang eines Bodenabschnitts der Länge von Streifenabschnitt 592A und Jog-Abschnitt 592B und Jog-Abschnitt 592C erstrecken sich beide in Überlappung eines mittleren Abschnitts von Streifenabschnitt 592A. Eine solche Konfiguration stellt 1. Wortleitung 590A mit einem mittleren Abschnitt mit einer Breite W12 (d.h. eine Summe von Breite W9, Breite W10 und Breite W11) an einem mittleren Interconnect-Gebiet von 1. Wortleitung 590A bereit, das innerhalb von Zellgrenze MC liegt, einem Endabschnitt mit einer Breite W13 (d.h. eine Summe von Breite W9 und Breite W10) an einem Endzwischenverbindungsgebiet von 1. Wortleitung 590A, das an einem linken Rand von Zellgrenze MC liegt, und einem Endabschnitt mit einer Breite W14 (d.h. eine Summe von Breite W9 und Breite W11) an einem Endzwischenverbindungsgebiet von 1. Wortleitung 590A, das an einem rechten Rand von Zellgrenze MC liegt. Breite W13 und Breite W14 sind jeweils kleiner als Breite W12, sodass der mittlere Abschnitt von 1. Wortleitung 590A breiter ist als Endabschnitte (z.B. Zellgrenzabschnitte) von 1. Wortleitung 590A. In manchen Ausführungsformen sind Breite W13 und Breite W14 dieselbe. In manchen Ausführungsformen sind Breite W13 und Breite W14 unterschiedlich. In manchen Ausführungsformen ist ein Breitenverhältnis von mittlerer Breite (d.h. Breite W12) zu Randbreite (d.h. Breite W13 und/oder Breite W14) etwa 1,1 bis etwa 2. Ein Verhältnis mittlere Breite/Randbreite, das kleiner als etwa 1,1 ist, kann die gewünschte Verringerung im Wortleitungswiderstand nicht bereitstellen (z.B. kann Wortleitungswiderstandsverringerung vernachlässigbar sein), während mittlere Breite/Randbreite, das größer als etwa 2, ist, Wortleitungen mit mittleren Breiten bereitstellen kann, die zu breit sind, um ausreichende Isolierung zwischen angrenzenden Metallleitungen und/oder angrenzenden Metallleitungen in M2-Schicht bereitzustellen (d.h. unzureichende Metallisolierungsspielräume).
  • Verschiedene leitfähige Merkmale der MLI-Merkmale, wie Kontakte, Durchkontaktierungen und/oder Metallleitungen, die hier beschrieben sind, können Wolfram, Ruthenium, Kobalt, Kupfer, Aluminium, Iridium, Palladium, Platin, Nickel, einen anderen Metallbestandteil geringer Widerstandsfähigkeit, Legierungen davon oder Kombinationen davon enthalten. In manchen Ausführungsformen unterscheidet sich ein leitfähiges Material von leitfähigen Merkmalen von Vo-Schicht von einem leitfähigen Material von leitfähigen Merkmalen von M1-Schicht. Zum Beispiel enthalten leitfähige Merkmale von M1-Schicht Kupfer, während leitfähige Merkmale von Vo-Schicht Wolfram oder Ruthenium enthalten. In manchen Ausführungsformen ist ein leitfähiges Material von leitfähigen Merkmalen von Vo-Schicht dasselbe wie ein leitfähiges Material von leitfähigen Merkmalen von M1-Schicht. In manchen Ausführungsformen können verschiedene Schichten der MLI-Merkmale, wie CO-Schicht, Vo-Schicht, M1-Schicht, V1-Schicht, M2-Schicht, V2-Schicht, M3-Schicht, V3-Schicht und/oder M4-Schicht, die hier beschrieben sind, durch Abscheiden einer dielektrischen Schicht (z.B. einer ILD Schicht und/oder eine CESL) über einem Substrat; Durchführen eines Lithographie- und Ätzprozesses, um eine oder mehrere Öffnungen in der dielektrischen Schicht zu bilden, die eine oder mehrere leitfähige Merkmale in einer darunterliegenden Schicht bilden, Füllen der einen oder mehreren Öffnungen mit einem leitfähigen Material und Durchführen eines Planarisierungsprozesses, der überschüssiges leitfähiges Material entfernt, sodass leitfähige Merkmale und die dielektrischen Schicht im Wesentlichen planare Oberflächen aufweisen, gefertigt werden. Das leitfähige Material wird durch einen Abscheidungsprozess (zum Beispiel PVD, CVD, ALD oder einen anderen geeigneten Abscheidungsprozess) und/oder Temperprozess gebildet. In manchen Ausführungsformen weisen die leitfähigen Merkmale eine Bulk-Schicht auf (auch als ein leitfähiger Stecker bezeichnet). In manchen Ausführungsformen weisen die leitfähigen Merkmale eine Sperrschicht, eine Haftschicht und/oder eine andere geeignete Schicht auf, die zwischen der Bulk-Schicht und dielektrischen Schicht angeordnet ist. In manchen Ausführungsformen enthalten die Sperrschicht, die Haftschicht und/oder andere geeignete Schicht Titan, Titanlegierung (z.B. TiN), Tantal, Tantallegierung (z.B. TaN), einen anderen geeigneten Bestandteil oder Kombinationen davon. In manchen Ausführungsformen können eine Durchkontaktierungsschicht (z.B. Vo-Schicht) und eine Metallisierungsschicht (z.B. M1-Schicht) der MLI-Merkmale durch einen Einzel-Damaszener- oder einen Dual-Damaszenerprozess gebildet werden.
  • Die vorliegende Offenbarung stellt viele unterschiedliche Ausführungsformen bereit. Konfigurationen von Metallschichten von Interconnect-Strukturen sind hier offenbart, die Speicherleistung, wie SRAM Speicherleistung und/oder Logikleistung verbessern können. Zum Beispiel platzieren hier Ausführungsformen Bitleitungen in M1-Schicht, die eine unterste Metallisierungsebene einer Interconnect-Struktur einer Speicherzelle ist, um Bitleitungskapazität zu minimieren, und konfigurieren Bitleitungen als die breitesten Metallleitungen der Metall-Eins-Schicht, um Bitleitungswiderstand zu minimieren. In manchen Ausführungsformen weist die Interconnect-Struktur eine Doppelwortleitungsstruktur zur Verringerung des Wortleitungswiderstands auf. In manchen Ausführungsformen weist die Interconnect-Struktur eine Doppelspannungsleitungsstruktur zur Verringerung des Spannungsleitungswiderstands auf. In manchen Ausführungsformen werden Jogs zu einer Wortleitung und/oder einer Spannungsleitung hinzugefügt, um ihren entsprechenden Widerstand zu verringern. In manchen Ausführungsformen werden Durchkontaktierungsformen der Interconnect-Struktur konfiguriert, um Widerstand der Interconnect-Struktur zu verringern.
  • Eine beispielhafte IC-Struktur weist eine Speicherzelle auf, die mit einer Bitleitung, einer Bit-Bar-Leitung, einer ersten Spannungsleitung zum Empfangen einer ersten Spannung, einer Wortleitung und einer zweiten Spannungsleitung zum Empfangen einer zweiten Spannung, die sich von der ersten Spannung unterscheidet, verbunden ist. Die IC-Struktur weist weiter eine Interconnect-Struktur auf, die über der Speicherzelle angeordnet ist. Die Interconnect-Struktur weist die Bitleitung, die Bit-Bar-Leitung, die erste Spannungsleitung, die Wortleitung und die zweite Spannungsleitung auf. Die Bitleitung, die Bit-Bar-Leitung, die erste Spannungsleitung und die zweite Spannungsleitung erstrecken sich entlang einer ersten Längsrichtung. Die Wortleitung erstreckt sich entlang einer zweiten Längsrichtung, die sich von der ersten Längsrichtung unterscheidet. Die Interconnect-Struktur weist eine unterste Metallschicht mit Metallleitungen auf, die mit der Speicherzelle verbunden sind. Die Metallleitungen weisen die Bitleitung, die erste Spannungsleitung, ein Spannungsleitung-Landungspad, das mit der zweiten Spannungsleitung verbunden ist, und ein Wortleitung-Landungspad, das mit der Wortleitung verbunden ist, auf. Eine Breite der Bitleitung ist eine breiteste Breite der Metallleitungen. In manchen Ausführungsformen ist die Breite der Bitleitung eine erste Breite, die erste Spannungsleitung weist eine zweite Breite auf und ein Verhältnis der ersten Breite zu der zweiten Breite ist etwa 1,1 bis etwa 2 (in manchen Ausführungsformen etwa 1,1 bis etwa 1,4). In manchen Ausführungsformen ist die Breite der Bitleitung eine erste Breite, das Spannungsleitung-Landungspad weist eine zweite Breite auf und ein Verhältnis der ersten Breite zu der zweiten Breite ist etwa 1,1 bis etwa 2 (in manchen Ausführungsformen etwa 1,1 bis etwa 1,4). In manchen Ausführungsformen ist die Breite der Bitleitung eine erste Breite, das Wortleitung-Landungspad weist eine zweite Breite auf und ein Verhältnis der ersten Breite zu der zweiten Breite ist etwa 1,1 bis etwa 2 (in manchen Ausführungsformen etwa 1,1 bis etwa 1,4). In manchen Ausführungsformen ist die Breite der Bitleitung eine erste Breite, die Metallleitungen weisen weiter die Bit-Bar-Leitung auf, die Bit-Bar-Leitung weist eine zweite Breite auf und die zweite Breite ist dieselbe wie die erste Breite. In manchen Ausführungsformen weist die erste Spannungsleitung einen ersten Abschnitt mit einer ersten Breite und einen zweiten Abschnitt mit einer zweiten Breite auf, die größer als die erste Breite ist. Der zweite Abschnitt mit der zweiten Breite ist ein Interconnect-Gebiet der ersten Spannungsleitung. In manchen Ausführungsformen weist die IC-Struktur weiter eine Logikzelle auf, die mit einer dritten Spannungsleitung zum Empfangen einer dritten Spannung verbunden ist, wo die Interconnect-Struktur die dritte Spannungsleitung aufweist, die sich entlang der ersten Längsrichtung erstreckt, die Metallleitungen der untersten Metallschicht weisen die dritte Spannungsleitung auf und eine erste Dicke der Bitleitung ist dieselbe wie eine zweite Dicke der dritten Spannungsleitung.
  • In manchen Ausführungsformen ist die unterste Metallschicht eine erste Metallschicht und die Metallleitungen sind erste Metallleitungen und die Interconnect-Struktur weist weiter eine zweite Metallschicht über der ersten Metallschicht und eine dritte Metallschicht über der zweiten Metallschicht auf, wo die zweite Metallschicht zweite Metallleitungen aufweist, die die Wortleitung aufweisen, und die dritte Metallschicht dritte Metallleitungen aufweist, die die zweite Spannungsleitung aufweisen. In solchen Ausführungsformen kann die Wortleitung eine erste Wortleitung sein, das Wortleitung-Landungspad kann ein erstes Wortleitung-Landungspad sein und die dritten Metallleitungen der dritten Metallschicht können weiter ein zweites Wortleitung-Landungspad aufweisen, das mit der ersten Wortleitung verbunden ist. In solchen Ausführungsformen kann die Interconnect-Struktur weiter eine vierte Metallschicht über der dritten Metallschicht aufweisen, wo die vierte Metallschicht vierte Metallleitungen aufweisen, die eine zweite Wortleitung aufweisen, und die zweite Wortleitung ist mit dem zweiten Wortleitung-Landungspad verbunden. In manchen Ausführungsformen weist die Speicherzelle weiter eine dritte Spannungsleitung zum Empfangen der zweiten Spannung auf, die Interconnect-Struktur weist eine vierte Metallschicht über der dritten Metallschicht auf, die vierte Metallschicht weist vierte Metallleitungen auf, die die dritte Spannungsleitung aufweisen, und die dritte Spannungsleitung ist mit der zweiten Spannungsleitung verbunden.
  • Eine weitere beispielhafte IC-Struktur weist eine Speicherzelle und eine Interconnect-Struktur auf, die über der Speicherzelle angeordnet und an diese gekoppelt ist. Die Interconnect-Struktur weist eine erste Metallschicht auf, die elektrisch an die Speicherzelle gekoppelt ist, eine zweite Metallschicht, die über der ersten Metallschicht angeordnet ist, eine dritte Metallschicht, die über der zweiten Metallschicht angeordnet ist, und eine vierte Metallschicht, die über der dritten Metallschicht angeordnet ist. Die erste Metallschicht weist eine Bitleitung, eine erste Spannungsleitung, die konfiguriert ist, eine erste Spannung zu empfangen, ein erstes Spannungsleitung-Landungspad und ein erstes Wortleitung-Landungspad auf. Die zweite Metallschicht weist eine erste Wortleitung auf, die elektrisch an das erste Wortleitung-Landungspad gekoppelt ist, und ein zweites Spannungsleitung-Landungspad, das elektrisch an das erste Spannungsleitung-Landungspad gekoppelt ist. Die dritte Metallschicht weist eine zweite Spannungsleitung auf, die elektrisch an das zweite Spannungsleitung-Landungspad gekoppelt ist, wo die zweite Spannungsleitung konfiguriert ist, eine zweite Spannung zu empfangen. Die vierte Metallschicht weist eine zweite Wortleitung auf. Die Bitleitung, die erste Spannungsleitung und die zweite Spannungsleitung erstrecken sich entlang einer ersten Längsrichtung, die erste Wortleitung und die zweite Wortleitung erstrecken sich entlang einer zweiten Längsrichtung, die sich von der ersten Längsrichtung unterscheidet, und eine erste Breite der Bitleitung ist größer als eine zweite Breite der ersten Spannungsleitung. In manchen Ausführungsformen ist die erste Breite der Bitleitung größer als eine dritte Breite des ersten Spannungsleitung-Landungspads und eine vierte Breite des ersten Wortleitung-Landungspads. In manchen Ausführungsformen weist die erste Metallschicht weiter eine Bit-Bar-Leitung auf, die sich entlang der ersten Längsrichtung erstreckt, wobei eine dritte Breite der Bit-Bar-Leitung größer ist als die zweite Breite der ersten Spannungsleitung. In manchen Ausführungsformen ist die dritte Breite der Bit-Bar-Leitung dieselbe wie die erste Breite der Bitleitung. In manchen Ausführungsformen ist die zweite Wortleitung elektrisch an die erste Wortleitung gekoppelt. In manchen Ausführungsformen weist die IC-Struktur weiter eine Randzelle auf, wobei die zweite Wortleitung durch eine erste Verbindung in der Speicherzelle und eine zweite Verbindung in der Randzelle elektrisch an die erste Wortleitung gekoppelt ist. In manchen Ausführungsformen weist die vierte Metallschicht weiter eine dritte Spannungsleitung auf, die konfiguriert ist, die zweite Spannung zu empfangen. In manchen Ausführungsformen ist die dritte Spannungsleitung elektrisch an die zweite Spannungsleitung gekoppelt.
  • Ein beispielhaftes Verfahren zum Bilden einer mehrschichtigen Interconnect-Struktur eines Speichers umfasst Bilden einer ersten Metallisierungsschicht, die eine Bitleitung, eine Bit-Bar-Leitung und eine erste Spannungsleitung, die konfiguriert ist, eine erste Spannung zu empfangen, aufweist. Die Bitleitung, die Bit-Bar-Leitung und die erste Spannungsleitung erstrecken sich entlang einer ersten Routingrichtung, die erste Metallisierungsschicht ist eine unterste Metallisierungsschicht der mehrschichtigen Interconnect-Struktur und eine Bitleitungsbreite der Bitleitung weist eine breiteste Breite von Metallleitungen der ersten Metallisierungsschicht auf. Das Verfahren umfasst weiter Bilden einer zweiten Metallisierungsschicht über der ersten Metallisierungsschicht. Die zweite Metallisierungsschicht weist eine erste Wortleitung auf, die sich entlang einer zweiten Routingrichtung erstreckt, die sich von der ersten Routingrichtung unterscheidet. Das Verfahren umfasst weiter Bilden einer dritten Metallisierungsschicht über der zweiten Metallisierungsschicht. Die dritte Metallisierungsschicht weist eine zweite Spannungsleitung und eine dritte Spannungsleitung auf, konfiguriert, eine zweite Spannung zu empfangen, die sich von der ersten Spannung unterscheidet, und die zweite Spannungsleitung und die dritte Spannungsleitung erstrecken sich entlang der ersten Routingrichtung. Das Verfahren umfasst weiter Bilden einer vierten Metallschicht, die über der dritten Metallschicht angeordnet ist. Die vierte Metallschicht weist eine zweite Wortleitung auf, die sich entlang der zweiten Routingrichtung erstreckt. In manchen Ausführungsformen ist ein Verhältnis der Bitleitungsbreite zu einer Breite einer der Metallleitungen der ersten Metallisierungsschicht etwa 1,1 bis etwa 2 (in manchen Ausführungsformen etwa 1,4).
  • Vorstehend sind Merkmale von mehreren Ausführungsformen umrissen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für die Umwandlung oder Modifizierung anderer Prozesse und Strukturen verwendet werden kann, um dieselben Zwecke und/oder dieselben Vorteile der hierin offenbarten Ausführungsformen zu erzielen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Abänderungen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/148863 [0001]

Claims (20)

  1. IC-Struktur aufweisend: eine Speicherzelle, die verbunden ist mit einer Bitleitung, einer Bit-Bar-Leitung, einer ersten Spannungsleitung zum Empfangen einer ersten Spannung, einer Wortleitung und einer zweiten Spannungsleitung zum Empfangen einer zweiten Spannung, welche von der ersten Spannung verschieden ist; und eine Interconnect-Struktur, die über der Speicherzelle angeordnet ist, wobei die Interconnect-Struktur die Bitleitung, die Bit-Bar-Leitung, die erste Spannungsleitung, die Wortleitung und die zweite Spannungsleitung enthält, wobei sich die Bitleitung, die Bit-Bar-Leitung, die erste Spannungsleitung und die zweite Spannungsleitung entlang einer ersten Längsrichtung erstrecken und die Wortleitung sich entlang einer zweiten Längsrichtung erstreckt, die von der ersten Längsrichtung verschieden ist, wobei die Interconnect-Struktur eine unterste Metallschicht aufweist, welche mit der Speicherzelle verbundene Metallleitungen aufweist, wobei die Metallleitungen die Bitleitung, die erste Spannungsleitung, ein Spannungsleitung-Landungspad, das mit der zweiten Spannungsleitung verbunden ist, und ein Wortleitung-Landungspad enthält, das mit der Wortleitung verbunden ist, und wobei eine Breite der Bitleitung eine breiteste Breite der Metallleitungen ist.
  2. IC-Struktur nach Anspruch 1, wobei die Breite der Bitleitung eine erste Breite ist, die erste Spannungsleitung eine zweite Breite aufweist und ein Verhältnis der ersten Breite zu der zweiten Breite etwa 1,1 bis etwa 2 beträgt.
  3. IC-Struktur nach Anspruch 1, wobei die Breite der Bitleitung eine erste Breite ist, das Spannungsleitung-Landungspad eine zweite Breite aufweist und ein Verhältnis der ersten Breite zu der zweiten Breite etwa 1,1 bis etwa 2 beträgt.
  4. IC-Struktur nach Anspruch 1, wobei die Breite der Bitleitung eine erste Breite ist, das Wortleitung-Landungspad eine zweite Breite aufweist und ein Verhältnis der ersten Breite zu der zweiten Breite etwa 1,1 bis etwa 2 beträgt.
  5. IC-Struktur nach Anspruch 1, wobei die Breite der Bitleitung eine erste Breite ist, die Metallleitungen ferner die Bit-Bar-Leitung enthalten, die Bit-Bar-Leitung eine zweite Breite aufweist und die zweite Breite gleich der ersten Breite ist.
  6. IC-Struktur nach Anspruch 1, wobei die erste Spannungsleitung einen ersten Abschnitt mit einer ersten Breite und einen zweiten Abschnitt mit einer zweiten Breite aufweist, die größer als die erste Breite ist, wobei der zweite Abschnitt mit der zweiten Breite ein Interconnect-Gebiet der ersten Spannungsleitung ist.
  7. IC-Struktur nach einem der vorstehenden Ansprüche, wobei die unterste Metallschicht eine erste Metallschicht ist und die Metallleitungen erste Metallleitungen sind, wobei die Interconnect-Struktur eine zweite Metallschicht über der ersten Metallschicht und eine dritte Metallschicht über der zweiten Metallschicht aufweist; und wobei die zweite Metallschicht zweite Metallleitungen aufweist, die die Wortleitung enthalten, und die dritte Metallschicht dritte Metallleitungen aufweist, die die zweite Spannungsleitung enthalten.
  8. IC-Struktur nach Anspruch 7, wobei die Wortleitung eine erste Wortleitung ist, das Wortleitung-Landungspad ein erstes Wortleitung-Landungspad ist, die dritten Metallleitungen der dritten Metallschicht ein zweites Wortleitung-Landungspad enthalten, das mit der ersten Wortleitung verbunden ist, die Interconnect-Struktur eine vierte Metallschicht über der dritten Metallschicht aufweist und die vierte Metallschicht vierte Metallleitungen aufweist, die eine zweite Wortleitung aufweisen, wobei die zweite Wortleitung mit dem zweiten Wortleitung-Landungspad verbunden ist.
  9. IC-Struktur nach Anspruch 7 oder 8, wobei die Speicherzelle weiter eine dritte Spannungsleitung zum Empfangen der zweiten Spannung aufweist, die Interconnect-Struktur eine vierte Metallschicht über der dritten Metallschicht aufweist, die vierte Metallschicht vierte Metallleitungen aufweist, welche die dritte Spannungsleitung enthalten, und die dritte Spannungsleitung mit der zweiten Spannungsleitung verbunden ist.
  10. IC-Struktur nach einem der vorstehenden Ansprüche, ferner aufweisend: eine Logikzelle, die mit einer dritten Spannungsleitung zum Empfangen einer dritten Spannung verbunden ist; und wobei die Interconnect-Struktur die dritte Spannungsleitung enthält, die sich entlang der ersten Längsrichtung erstreckt, die Metallleitungen der untersten Metallschicht die dritte Spannungsleitung enthalten und eine erste Dicke der Bitleitung gleich einer zweiten Dicke der dritten Spannungsleitung ist.
  11. IC-Struktur aufweisend: eine Speicherzelle; und eine Interconnect-Struktur, die über der Speicherzelle angeordnet ist und elektrisch mit dieser gekoppelt ist, wobei die Interconnect-Struktur aufweist: - eine erste Metallschicht, die elektrisch mit der Speicherzelle gekoppelt ist, wobei die erste Metallschicht eine Bitleitung, eine erste Spannungsleitung, die zum Empfangen einer ersten Spannung eingerichtet ist, ein erstes Spannungsleitung-Landungspad und ein erstes Wortleitung-Landungspad aufweist; - eine zweite Metallschicht, die über der ersten Metallschicht angeordnet ist, wobei die zweite Metallschicht eine erste Wortleitung, die elektrisch mit dem ersten Wortleitung-Landungspad gekoppelt ist, und ein zweites Spannungsleitung-Landungspad aufweist, das elektrisch mit dem ersten Spannungsleitung-Landungspad gekoppelt ist; - eine dritte Metallschicht, die über der zweiten Metallschicht angeordnet ist, wobei die dritte Metallschicht eine zweite Spannungsleitung aufweist, die elektrisch mit dem zweiten Spannungsleitung-Landungspad gekoppelt ist, wobei die zweite Spannungsleitung zum Empfangen einer zweiten Spannung eingerichtet ist; und - eine vierte Metallschicht, die über der dritten Metallschicht angeordnet ist, wobei die vierte Metallschicht eine zweite Wortleitung aufweist, wobei die Bitleitung, die erste Spannungsleitung und die zweite Spannungsleitung sich entlang einer ersten Längsrichtung erstrecken, die erste Wortleitung und die zweite Wortleitung sich entlang einer zweiten Längsrichtung erstrecken, die von der ersten Längsrichtung verschieden ist, und eine erste Breite der Bitleitung größer ist als eine zweite Breite der ersten Spannungsleitung.
  12. IC-Struktur nach Anspruch 11, wobei die erste Breite der Bitleitung größer ist als eine dritte Breite des ersten Spannungsleitung-Landungspads und eine vierte Breite des ersten Wortleitung-Landungspads.
  13. IC-Struktur nach Anspruch 11 oder 12, wobei die erste Metallschicht ferner eine Bit-Bar-Leitung aufweist, die sich entlang der ersten Längsrichtung erstreckt, wobei eine dritte Breite der Bit-Bar-Leitung größer ist als die zweite Breite der ersten Spannungsleitung.
  14. IC-Struktur nach Anspruch 13, wobei die dritte Breite der Bit-Bar-Leitung gleich der ersten Breite der Bitleitung ist.
  15. IC-Struktur nach einem der Ansprüche 11 bis 14, wobei die zweite Wortleitung elektrisch mit der ersten Wortleitung gekoppelt ist.
  16. IC-Struktur nach Anspruch 15, ferner aufweisend eine Randzelle, wobei die zweite Wortleitung durch eine erste Verbindung in der Speicherzelle und eine zweite Verbindung in der Randzelle elektrisch mit der ersten Wortleitung gekoppelt ist.
  17. IC-Struktur nach einem der vorstehenden Ansprüche 11 bis 16, wobei die vierte Metallschicht weiter eine dritte Spannungsleitung aufweist, die zum Empfangen der zweiten Spannung eingerichtet ist.
  18. IC-Struktur nach Anspruch 17, wobei die dritte Spannungsleitung elektrisch mit der zweiten Spannungsleitung gekoppelt ist.
  19. Verfahren zum Bilden einer mehrschichtigen Interconnect-Struktur eines Speichers, das Verfahren umfassend: Bilden einer ersten Metallisierungsschicht, die eine Bitleitung, eine Bit-Bar-Leitung und eine erste Spannungsleitung aufweist, welche zum Empfangen einer ersten Spannung eingerichtet ist, wobei die Bitleitung, die Bit-Bar-Leitung und die erste Spannungsleitung sich entlang einer ersten Routingrichtung erstrecken, die erste Metallisierungsschicht eine unterste Metallisierungsschicht der mehrschichtigen Interconnect-Struktur ist und eine Bitleitungsbreite der Bitleitung eine breiteste Breite von Metallleitungen der ersten Metallisierungsschicht aufweist; Bilden einer zweiten Metallisierungsschicht über der ersten Metallisierungsschicht, wobei die zweite Metallisierungsschicht eine erste Wortleitung aufweist, die sich entlang einer zweiten Routingrichtung erstreckt, die von der ersten Routingrichtung verschieden ist; Bilden einer dritten Metallisierungsschicht über der zweiten Metallisierungsschicht, wobei die dritte Metallisierungsschicht eine zweite Spannungsleitung und eine dritte Spannungsleitung aufweist, die zum Empfangen einer zweiten Spannung eingerichtet ist, welche von der ersten Spannung verschieden ist, und die zweite Spannungsleitung und die dritte Spannungsleitung sich entlang der ersten Routingrichtung erstrecken; und Bilden einer vierten Metallschicht, die über der dritten Metallschicht angeordnet ist, wobei die vierte Metallschicht eine zweite Wortleitung aufweist, die sich entlang der zweiten Routingrichtung erstreckt.
  20. Verfahren zum Bilden der mehrschichtigen Interconnect-Struktur des Speichers nach Anspruch 18, wobei ein Verhältnis der Bitleitungsbreite zu einer Breite einer der Metallleitungen der ersten Metallisierungsschicht etwa 1,1 bis etwa 2 beträgt.
DE102021115959.8A 2021-02-12 2021-06-21 Interconnect-struktur zur verbesserung von speicherleistung und/oder logikleistung Pending DE102021115959A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163148863P 2021-02-12 2021-02-12
US63/148,863 2021-02-12
US17/343,335 US11587872B2 (en) 2021-02-12 2021-06-09 Interconnect structure for improving memory performance and/or logic performance
US17/343,335 2021-06-09

Publications (1)

Publication Number Publication Date
DE102021115959A1 true DE102021115959A1 (de) 2022-08-18

Family

ID=81769544

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021115959.8A Pending DE102021115959A1 (de) 2021-02-12 2021-06-21 Interconnect-struktur zur verbesserung von speicherleistung und/oder logikleistung

Country Status (5)

Country Link
US (2) US11587872B2 (de)
KR (1) KR102631116B1 (de)
CN (1) CN114582874A (de)
DE (1) DE102021115959A1 (de)
TW (1) TWI773625B (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12029050B2 (en) * 2017-09-24 2024-07-02 Monolithic 3D Inc. 3D semiconductor device, structure and methods with connectivity structures
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US20230290688A1 (en) * 2022-03-11 2023-09-14 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device and method
CN117395984A (zh) * 2022-06-29 2024-01-12 长鑫存储技术有限公司 半导体结构及其制作方法
US20240049451A1 (en) * 2022-08-03 2024-02-08 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
CN217904386U (zh) * 2022-08-15 2022-11-25 台湾积体电路制造股份有限公司 半导体装置
US20240113076A1 (en) * 2022-10-03 2024-04-04 International Business Machines Corporation Intra-bonding semiconductor integrated circuit chips

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3962769B2 (ja) 2004-11-01 2007-08-22 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその書込方法
US7259979B2 (en) 2005-10-28 2007-08-21 Texas Instruments Incorporated Area efficient stacked TCAM cell for fully parallel search
US8631377B2 (en) 2009-05-14 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for designing cell rows with differing cell heights
US8964455B2 (en) * 2010-03-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a SRAM circuit
US8947902B2 (en) 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US9349436B2 (en) 2012-03-06 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
KR101883656B1 (ko) 2012-03-30 2018-07-31 삼성전자주식회사 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법
US8976573B2 (en) * 2012-04-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for SRAM cells
US9254998B2 (en) * 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device with a capping substrate
US9218872B1 (en) * 2014-06-20 2015-12-22 Taiwan Semiconductor Manufactruing Company, Ltd. Memory chip and layout design for manufacturing same
US9564211B2 (en) * 2014-06-27 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory chip and layout design for manufacturing same
US9583438B2 (en) 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
WO2016117288A1 (ja) * 2015-01-19 2016-07-28 株式会社ソシオネクスト 半導体集積回路装置
US9576644B2 (en) * 2015-04-27 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit chip having two types of memory cells
US9704564B2 (en) * 2015-11-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with reduced capacitance and resistance
US10050042B2 (en) * 2016-01-29 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell and logic cell design
US10128253B2 (en) 2016-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM structure
US9721645B1 (en) * 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same
US9659635B1 (en) * 2016-01-29 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array with bit-lines connected to different sub-arrays through jumper structures
US10461086B2 (en) 2016-10-31 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure
KR102714216B1 (ko) 2016-12-06 2024-10-10 삼성전자주식회사 균일한 쓰기 특성을 갖는 에스램 장치
US11151296B2 (en) 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit
US11127746B2 (en) * 2019-01-31 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure for improving memory performance
US10964784B2 (en) * 2019-04-18 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and manufacturing method thereof

Also Published As

Publication number Publication date
US20220262730A1 (en) 2022-08-18
US20230207462A1 (en) 2023-06-29
US11587872B2 (en) 2023-02-21
KR102631116B1 (ko) 2024-01-29
KR20220115851A (ko) 2022-08-19
TWI773625B (zh) 2022-08-01
CN114582874A (zh) 2022-06-03
TW202232486A (zh) 2022-08-16

Similar Documents

Publication Publication Date Title
DE102021115959A1 (de) Interconnect-struktur zur verbesserung von speicherleistung und/oder logikleistung
DE102014110957B4 (de) Statische Dual-Port-RAM-Zelle
DE102012108290B4 (de) Struktur für FinFETs sowie System von SRAM-Zellen und Speicherzelle mit einer solchen Struktur
DE102013101816B4 (de) Vorrichtung für SRAM-Zellen
DE102005001134B4 (de) Knotenpunkt-Kontaktstrukturen in Halbleitervorrichtungen, insbesondere SRAM-Vorrichtungen, und Verfahren zur Herstellung derselben
DE102015122157B4 (de) Gestapelte Metallschichten mit verschiedenen Dicken
DE102016117457B4 (de) Statische direktzugriffspeichervorrichtung mit vertikalen fet- vorrichtungen
DE102013102427B4 (de) Dual-Port-SRAM-Verbindungsstruktur
DE69226405T2 (de) Geschichtete CMOS SRAM Zelle mit polysilizium-Lasttransistoren
DE102014119162B4 (de) Speicherzelle
DE102017125036A1 (de) Statische Direktzugriffsspeichervorrichtung
DE102021105451B4 (de) Sram-struktur mit asymmetrischer interconnection
DE102016114698A1 (de) SRAM-Struktur mit verringerter Kapazität und verringertem Widerstand
DE19832795B4 (de) Statische Zelle eines Speichers für wahlfreien Zugriff mit optimiertem Seitenverhältnis und Halbleiterspeichervorrichtung, die mindestens eine Speicherzelle umfasst
DE102016125703A1 (de) Speicherarray-Struktur und Verfahren zu ihrer Herstellung
DE102014224200A1 (de) Halbleitervorrichtungen und Verfahren zur Herstellung von Halbleitervorrichtungen
DE69331677T2 (de) Halbleiter-Speicherbauteil und Verfahren zu seiner Herstellung
DE102019114224A1 (de) SRAM-Struktur und -Verbindung
DE69332966T2 (de) Halbleiterspeicherbauelement
DE19609448A1 (de) Halbleiterspeichervorrichtung, die einen Speicherzellenbereich mit sechs Transistoren enthält
DE102016117328B4 (de) Dual-Port SRAM-Zelle
DE102021101602A1 (de) Sram-strukturen
DE102023130194A1 (de) Interconnect-strukturen zur integration von speicherzellen und logikzellen
DE102024100989A1 (de) Integration von speicherzelle und logikzelle
DE102023129405A1 (de) Dual-port-sram-zellenstruktur

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027110000

Ipc: H10B0010000000

R016 Response to examination communication