DE19832795B4

DE19832795B4 - Statische Zelle eines Speichers für wahlfreien Zugriff mit optimiertem Seitenverhältnis und Halbleiterspeichervorrichtung, die mindestens eine Speicherzelle umfasst

Info

Publication number: DE19832795B4
Application number: DE19832795A
Authority: DE
Inventors: Sung-Bong Kim; Ki-Joon Kim; Jong-Mil Youn
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-12-23
Filing date: 1998-07-21
Publication date: 2004-08-05
Anticipated expiration: 2018-07-22
Also published as: JP3897916B2; CN1224243A; JPH11195716A; GB0013502D0; KR19990052990A; GB2332779A; CN1139130C; GB9828575D0; DE19832795A1; US6147385A; TW396619B; KR100305922B1; GB2332779B

Abstract

Statische Zelle (10) eines Speichers für wahlfreien Zugriff, die einen ersten und zweiten Transfertransistor (Qt1, Qt2) des n-Kanal Typs, einen ersten und zweiten Ansteuertransistor (Qd1, Qd2) des n-Kanal Typs und einen ersten und zweiten Lasttransistor (Q11, Q12) des p-Kanal-Typs umfasst, wobei jeder der Transistoren Source- und Draingebiete auf entgegengesetzten Seiten eines Kanalgebietes, das im Halbleitersubstrat (1) ausgebildet ist, und ein Gate (46, 48, 58) über dem Kanalgebiet aufweist, wobei die Zelle folgendes umfasst:
ein erstes gemeinsames Gebiet, das durch die Draingebiete (24, 28) des ersten Transfertransistors (Qt1) und des ersten Ansteuertransistors (Qd1), die dadurch in Serie verbunden sind, definiert wird;
ein zweites gemeinsames Gebiet, das durch die Draingebiete (32, 36) des zweiten Transfertransistors (Qt2) und des zweiten Ansteuertransistors (Qd2), die dadurch in Serie verbunden sind, definiert wird; und
ein Draingebiet (40) des ersten Lasttransistors (Q11), das bezüglich einer Wortleitungsrichtung zwischen den ersten und zweiten gemeinsamen Gebieten angeordnet...

Description

Eine konventionelle SRAM-Zelle besteht aus ersten und zweiten Ansteuertransistoren, deren Drain-Source-Wege jeweils zwischen ersten und zweiten Speicherknoten und Erde verbunden sind, aus ersten und zweiten Lastelementen (load elements), die zwischen den ersten und zweiten Speicherknoten beziehungsweise einer Leistungsversorgung verbunden sind, aus ersten und zweiten Schalttransistoren, deren Drain-Source-Wege jeweils zwischen den ersten und zweiten Speicherknoten und einem Paar Datenleitungen (oder Bitleitungen) verbunden sind. Die Gate-Anschlüsse der ersten und zweiten Ansteuertransistoren sind mit den zweiten beziehungsweise den ersten Speicherknoten verbunden, und die Gate-Anschlüsse der ersten und zweiten Schalttransistoren sind mit einer Wortleitung verbunden.
SRAM-Zellen können allgemein gemäß der Herstellungskonfiguration der Lastelemente wie folgt klassifiziert werden: eine hochohmige SRAM-Zelle, die als Lastelemente Schichten hochohmigen Widerstandsmaterials, wie polykristallines Silizium (was im Gebiet der Halbleiterindustrie typischerweise Polysilizium genannt wird) auf einer Isolierschicht über einem Halbleitersubstrat, auf dem vier Transistoren der ersten und zweiten Ansteuertransistoren und ersten und zweiten Schalttransistoren ausgebildet sind, verwendet; eine Dünnfilm-SRAM-Zelle, die als Lastelemente Dünnfilmtransistoren auf einer Isolierschicht über dem Halbleitersubstrat, auf dem die vier Transistoren ausgebildet sind, verwendet; und eine CMOS SRAM-Zelle, in welcher erste und zweite Ladetransistoren komplementär zu ersten und zweiten Ansteuertransistoren auf dem Halbleitersubstrat zusammen mit vier anderen Transistoren ausgebildet sind. Die CMOS-SRAM-Zelle wird im allgemeinen eine volle CMOS-SRAM-Zelle genannt.
Die volle CMOS-SRAM-Zelle hat verschiedene Vorteile, wie einen niedrigen Standby-Strom, eine höhere Betriebsgeschwindigkeit, eine größere Betriebsstabilität, eine größere Alphateilchenimmunität und dergleichen bei einer niedrigeren Leistungsversorgungsspannung im Vergleich mit hochohmigen Dünnfilmtransistor SRAM-Zellen.
Somit kann durch die oben erwähnten Vorteile die volle CMOS-SRAM-Zelle verbreitet auf den Gebieten des Cash-Speichers für Personalcomputer, der nicht flüchtigen Pufferspeichers, der Speichervorrichtungen des direkten Zugriffs und der Speichervorrichtung für logische LSI und Mikroprozessoren verwendet werden. Die volle CMOS-SRAM-Zelle weist jedoch das Problem auf, daß ihr Gebiet zu groß ist, um einen SRAM hoher Dichte zu verwirklichen.

In der vollen CMOS-SRAM-Zelle wird in der US 5,521,860 ein Stand der Technik zur Verminderung des Zellgebietes beschrieben. Die SRAM-Zelle des Standes der Technik umfaßt erste und zweite Ansteuertransistoren, erste und zweite Lasttransistoren und erste und zweite Schalttransistoren, die jeweils symmetrisch um einen Zentralpunkt in einem Zellgebiet angeordnet sind. Die ersten und zweiten Ansteuertransistoren und die ersten und zweiten Transistoren sind von n-Kanal Typ, und die ersten und zweiten Lasttransistoren sind vom p-Kanal Typ. Erste und zweite Wortleitungen, die als Gate-Elektroden der ersten und zweiten Schalttransistoren dienen, sind parallel zueinander angeordnet. Eine erste Innenzellenverdrahtung dient als Gate-Elektroden des ersten Ansteuertransistors, und der erste Lasttransistor ist mit den Drain-Gebieten des zweiten Ansteuertransistors und des zweiten Lasttransistors ver bunden, und eine zweite Innenzellenverdrahtung, die als Gate-Elektroden des zweiten Ansteuertransistors und der zweiten Lasttransistors dient, ist mit den Drain-Gebieten des ersten Ansteuertransistors und des ersten Lasttransistors verbunden. Die ersten und zweiten Innenzellenverdrahtungen sind parallel zueinander zwischen den ersten und zweiten Wortleitungen rechtwinklig zu den Wortleitungen angeordnet. Zwei Erdverdrahtungen, die jeweils mit den Source-Gebieten der ersten und zweiten Ansteuertransistoren verbunden sind, und eine Leistungsversorgungsverdrahtung, die mit den Source-Gebieten der ersten und zweiten Lasttransistoren verbunden ist, sind über den Wortleitungen und den ersten und zweiten Innenzellenverdrahtungen unter Zwischenschaltung eines Isolationsschicht angeordnet.

Da jedoch die ersten und zweiten Innenzellenverdrahtungen und die ersten und zweiten Wortleitungen auf derselben Ebene angeordnet sind, befinden sich die ersten und zweiten Innenzellenverdrahtungen voneinander entfernt, so daß sie rechtwinklig zu den ersten und zweiten Wortleitungen liegen, und zwischen den ersten und zweiten Wortleitungen angeordnet sind, wobei das Seitenverhältnis (Verhältnis der Längserstreckung zur Seitenerstreckung des Zellgebietes) der SRAM-Zelle des Standes der Technik zunimmt. Somit nimmt die Länge jeder der Bitleitungen rechtwinklig zu den Wortleitungen zu, um dadurch den Widerstand und parasitäre Kapazität jeder der Bitleitungen zu erhöhen. Dieses Problem erschwert das schnelle Lesen von Daten aus der Speicherzelle beziehungsweise das schnelle Schreiben von Daten in die Speicherzelle.

Weiterhin bedeutet, da die beiden Erdverdrahtungen und die Leistungsversorgungsverdrahtungen auf der Isolationsschicht angeordnet sind, die Verminderung der Längserstreckung der Zelle eine Verminderung der Breite jeder der Erd- und Leistungsversorgungsverdrahtungen, was bewirkt, daß der Widerstand jeder Verdrahtung ansteigt. Somit kann eine Fehlfunktion der Zelle während der Lese- oder Schreiboperation durch einen Spannungsabfall durch das Ansteigen des Widerstandes der Verdrahtungen erzeugt werden. Somit wird das Verkleinern der Zellgröße begrenzt.

Aus US-A-5 166 902 ist der Aufbau einer SRAM-Speicherzelle aus sechs Transistoren bekannt. Der Speicherzellenaufbau umfasst zwei F-förmige, ineinandergreifende Transistorgebiete.

Aufgabe der Erfindung ist es, eine statische Zelle sowie eine Halbleiterspeichervorrichtung mit mindestens einer Speicherzelle anzugeben, wobei die Speicherzelte ein optimiertes Seitenverhältnis aufweist zur, Verminderung des Widerstands und der parasitären Kapazität von Leitungen parallel zur längeren Zellenseite.

Diese Aufgabe wird mit den Merkmalen der unabhängigen Patentansprüche gelöst.

Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Im Folgenden wird eine bevorzugte Ausführungsform der Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert.

1 ist ein äquivalentes Schaltungsdiagramm einer vollen CMOS-SRAM-Zelle gemäß der vorliegenden Erfindung;

2A und 2B umfassen eine Aufsicht, die vier aneinandergrenzende Zellen gemäß der vorliegenden Erfindung zeigen;

3 ist eine Aufsicht, die eine einzelne Zelle gemäß der vorliegenden Erfindung zeigt;

4 bis 8 sind Aufsichten, die sequentielle Schichten für das Herstellen der Zelle der 2 zeigen; und

9 ist eine Querschnittsansicht entlang einer Linie 9-9' der 3.

In Übereinstimmung mit der Ausführungsform der vorliegenden Erfindung wird eine volle CMOS-SRAM-Zelle unter Bezug auf die begleitenden Zeichnungen beschrieben. In der folgenden Beschreibung werden viele spezifische Details angegeben, wie spezifische Energieniveaus, Dicken, Leitungstypen und dergleichen, um ein gutes Verständnis der vorliegenden Erfindung zu ermöglichen. Es wird jedoch für Fachleute offensichtlich sein, daß diese spezifischen Details nicht notwendig sind, um die Erfindung auszuführen. Beispielsweise können n-Kanal Transistoren durch p-Kanal Transistoren ersetzt werden und umgekehrt. In den Zeichnungen sollte beachtet werden, daß ähnliche Elemente oder Teile durch ähnliche Zahlen oder Symbole dargestellt sind.
3 ist eine vergrößerte Aufsicht, die ein Layout-Diagramm einer einzelnen CMOS-SRAM-Zelle gemäß der Ausführungsform der vorliegenden Erfindung zeigt, und 1 ist ein Schaltungsdiagramm der 3.
Unter Bezug auf die 1 und 3 besteht die CMOS-SRAM-Zelle aus einem Flip-Flop, das kreuzgekoppelte erste und zweite Inverter INV1 und INV2, und erste und zweite Transfer-Transistoren Qt1 und Qt2, die mit dem Flip-Flop verbunden sind, aufweist. Der erste Inverter INV1 umfaßt einen ersten Last-Transistor Qt1 und einen ersten Ansteuertransistor Qd1, und der zweite Inverter INV2 umfaßt einen zweiten Lasttransistor Qt2 und einen zweiten Ansteuertransistor Qd2. Die ersten und zweiten Transfer-Transistoren Qt1 und Qt2 und die ersten und zweiten Ansteuertransistoren Qd1 und Qd2 sind Feldeffekttransistoren mit isoliertem Gate mit einem Kanal eines ersten Leitfähigkeitstyps, das heißt einem n-Kanal, und die ersten und zweiten Last-Transistoren Q11 und Q12 sind Feldeffekttransistoren mit isoliertem Gate mit einem Kanal eines zweiten Leitfähigkeitstyps, das heißt einem p-Kanal. Die ersten und zweiten Inverter INV1 und INV2 umfassen nicht nur erste und zweite Diffusionsgebiete, das heißt, Source-Gebiete der ersten und zweiten Ansteuertransistoren Qd1 und Qd2, die mit einer Erdquelle (oder Erdspannung Vss) verbunden sind, sondern auch dritte und vierte Diffusionsgebiete, das heißt Source-Gebiete der ersten und zweiten Last-Transistoren Q11 und Q12, die mit einer Leistungsversorgungsspannungsquelle (oder einer Leistungsversorgungsspannung Vcc) verbunden sind.
Ein Zellgebiet 10 auf einem Halbleitersubstrat hat eine rechtwinklige Form von 2,0 × 3,2 μm² gemäß der Ausführungsform der vorliegenden Erfindung. Erste und zweite aktive Gebiete 12 und 14 werden auf dem Substrat ausgebildet, wobei sie sich länglich in einer Zeilenrichtung erstrecken. Das erste aktive Gebiet 12 hat einen Teil 17, der sich zu einer oberen Seitenkante entlang einer rechten Seitenkante erstreckt, und das zweite aktive Gebiet 14 hat einen Teil 20, der sich zu einer unteren Seitenkante entlang einer linken Seitenkante erstreckt. Source- und Drain-Gebiete 22 und 24 des ersten Ansteuertransistors Qd1 und ein dazwischen liegendes Kanalgebiet und Source- und Drain-Gebiete 26 und 28 des ersten Transfer-Transistors Qt1 und ein dazwischen liegendes Kanalgebiet werden im ersten aktiven Gebiet 12 ausgebildet. Das Drain-Gebiet 28 des ersten Transfer-Transistors Qt1 ist gemeinsam mit dem Drain-Gebiet 24 des ersten Ansteuertransistors Qd1 und einem ersten Speicherknotengebiet N1 verbunden. In ähnlicher Weise werden Source- und Drain-Gebiete 30 und 32 des zweiten Ansteuertransistors Qd2 und ein dazwischen liegendes Kanalgebiet und Source- und Drain-Gebiete 34 und 36 des zweiten Transfer-Transistors Qt2 und ein dazwischen liegendes Kanalgebiet im zweiten aktiven Gebiet 14 ausgebildet. Das Drain-Gebiet 36 des zweiten Transfer-Transistors Qt2 ist in Serie durch das Drain-Gebiet 32 des zweiten Ansteuertransistors Qd2 und einem zweiten Speicherknotengebiet N2 verbunden. Ein drittes aktives Gebiet 16 wird im Substrat ausgebildet, das sich in Zeilenrichtung erstreckt, so daß es neben dem ersten aktiven Gebiet 12 zwischen den ersten und zweiten aktiven Gebieten 12 und 14 zu liegen kommt. Die Source- und Drain-Gebiete 38 und 40 des ersten Last-Transistors Q11 und ein dazwischen liegendes Kanalgebiet werden im dritten aktiven Gebiet 16 ausgebildet. Source- und Drain-Gebiete 38 und 40 und das Kanalgebiet des ersten Last-Transistors Q11 sind jeweils in einer Spaltenrichtung mit den Source- und Drain-Gebieten 22 und 24 und dem Kanalgebiet des ersten Ansteuer transistors Qd1 ausgebildet. Ein viertes aktives Gebiet 18 wird auf dem Substrat ausgebildet, wobei es sich in Zeilenrichtung erstreckt, so daß es neben dem zweiten aktiven Gebiet 14 zwischen den ersten und zweiten aktiven Gebieten 12 und 14 zu liegen kommt. Im vierten aktiven Gebiet 18 werden Source- und Drain-Gebiete 42 und 44 des zweiten Last-Transistors Q12 und das dazwischen liegende Kanalgebiet so ausgeformt, daß sie in Spaltenrichtung mit den Source- und Drain-Gebieten 30 und 32 des zweiten Ansteuertransistors Qd2 und des dazwischen liegenden Kanalgebietes ausgerichtet sind.
Die ersten bis vierten aktiven Gebiete 12, 14, 16 und 18 sind durch Isolationsgebiete 8 isoliert. Da sich die ersten bis vierten aktiven Gebiete 12 bis 18 in Zeilenrichtung nebeneinander im Zellgebiet 10 erstrecken, wie das oben beschrieben wurde, so kann die vorliegende Erfindung vorteilhafterweise das Seitenverhältnis im Vergleich zum Stand der Technik vermindern. Die Source-, Drain- und Kanalgebiete des ersten Ansteuertransistors Qd1, des ersten Transfer-Transistors Qt1 und des ersten Lasttransistors Q11 sind darüberhinaus so angeordnet, daß sie im wesentlichen symmetrisch zu den Source-, Drain- und Kanalgebieten des zweiten Ansteuertransistors Qd2, des zweiten Transfer-Transistors Qt2 beziehungsweise des zweiten Lasttransistors Q11 bezüglich einer Zentrumsachse C liegen. Somit sind Speicherzustände von Ladungen, die in den ersten und zweiten Speicherknotengebieten N1 und N2 gespeichert sind, stabil.
Eine erste Gate-Elektrodenschicht 46 erstreckt sich ausgedehnt in Spaltenrichtung, indem sie Gate-Oxydschichten auf den Kanalgebieten des ersten Ansteuertransistors Qd1 und des ersten Last-Transistors Q11 dazwischen legt. In ähnlicher Weise erstreckt sich eine zweite Gate-Elektrodenschicht 48 ausgedehnt in der Spaltenrichtung, indem sie Gate-Oxydschichten auf den Kanalgebieten des zweiten Ansteuertransistors Qd2 und eines zweiten Last-Transistors Q12 dazwischen legt. Ein dritte Gate-Elektrodenschicht 58 erstreckt sich in Spaltenrichtung über den Kanalgebiet des ersten Transfer-Transistors Qt1 durch dessen Gate-Oxydschicht, so daß sie sich in Kontakt mit der oberen Seitenkante des Zellgebietes 10 befindet. Eine vierte Gate-Elektrodenschicht 60 erstreckt sich in Spaltenrichtung, indem sie eine Gate-Oxydschicht auf dem Kanalgebiet des zweiten Transfer-Transistors Qt2 dazwischen schiebt, so daß sie sich in Kontakt mit der unteren Seitenkante des Zellgebietes 10 befindet. Jede der ersten bis vierten Gate-Elektrodenschichten 46, 48, 58 und 60 ist eine leitende Schicht einer ersten Ebene, die aus demselben Material hergestellt ist. Ein Endteil 50 der ersten Gate-Elektrodenschicht 46 liegt über dem Isolationsgebiet 8, so daß er einen Endteil des Drain-Gebietes 44 des zweiten Last-Transistors Q12 überlappt. Der Endteil 50 kann seitlich neben dem Endteil des Drain-Gebietes 44 liegen. In ähnlicher Weise liegt ein Endteil 52 der zweiten Gate-Elektrodenschicht 48 über dem Isoliergebiet 8, um einen Endteil des Drain-Gebietes 40 des ersten Last-Transistors Q11 zu überlappen. Der Endteil 52 kann seitlich neben dem Endteil des Drain-Gebietes 40 liegen. Die ersten und dritten Gate-Elektrodenschichten 46 und 58 sind im wesentlichen symmetrisch zur zweiten beziehungsweise vierten Gate-Elektrodenschicht 48 und 60 bezüglich der Zentralachse C angeordnet.
Eine erste Verdrahtungsschicht 54 hat eine L-Form, um das erste Speichergebiet N1 mit dem Drain-Gebiet 40 des ersten Last-Transistors Q11 und der zweiten Gate-Elektrodenschicht 48 zu verbinden. Eine zweite Verdrahtungsschicht 56 hat eine L-Form, um das zweite Speichergebiet N2 mit dem Drain-Gebiet 44 des zweiten Last-Transistors Q12 und der ersten Gate-Elektrodenschicht 46 zu verbinden. Jeder der ersten und zweiten Verdrahtungsschichten 54 und 56 ist eine leitende Schicht, die aus demselben Material hergestellt ist. Die erste Verdrahtungsschicht 54 ist darüberhinaus im wesentlichen zur zweiten Verdrahtungsschicht 56 bezüglich der Zentralachse C ausgerichtet.
Eine Wortleitungsschicht 62 (oder WL) erstreckt sich länglich in Spaltenrichtung auf einer ersten Zwischenebenen-Isolier schicht. Die Wortleitungsschicht 62 ist mit den dritten und vierten Gate-Elektrodenschichten 58 und 60 durch ein Halbkontaktloch 64, das in der oberen Kante angeordnet ist, und ein Halbkontaktloch 66, das an der unteren Kante angeordnet ist, verbunden. Eine zweite Zwischenebenen-Isolierschicht wird auf der Wortleitungsschicht 62 und der ersten Zwischenebenen-Isolierschicht abgelagert. Wie unten beschrieben wird, sind eine Erdverdrahtungsschicht und eine Leistungsversorgungsverdrahtungsschicht im Wechsel auf der zweiten Zwischenebenenisolierschicht ausgebildet. Die Leistungsversorgungsverdrahtungsschicht 68 ist in 3 dargestellt. Die Schicht 68 ist mit dem Source-Gebiet 38 des ersten Last-Transistors Q11 durch ein Halbkontaktloch 72, das an der rechten Seitenkante angeordnet ist, und mit dem Source-Gebiet 42 des zweiten Last-Transistors Q12 durch ein Halbkontaktloch 74, das an der linken Seitenkante angeordnet ist, verbunden.
Ein Viertelkontaktloch 76 ist an der oberen rechten Kante angeordnet und mit der Erdverdrahtungsschicht angrenzend an die rechte Seitenkante verbunden, um die Erdquelle für das Source-Gebiet 22 des ersten Ansteuertransistors Qd1 zu liefern. Ein Viertelkontaktloch 78 ist an der unteren linken Seitenkante angeordnet und mit der Erdverdrahtungsschicht angrenzend an die linke Seitenkante verbunden, um die Erdquelle des Source-Gebietes 30 des zweiten Ansteuertransistors Qd2 zu liefern.
Eine dritte Zwischenebenen-Isolierschicht ist auf der Leistungsversorgungsverdrahtungsschicht 68, der Erdverdrahtungsschicht und der zweiten Zwischenebenenisolierschicht abgelagert. Ein Paar Datenleitungen 80 (oder DL) und 82 (oder DL) ist länglich ausgeformt, so daß sie sich in Zeilenrichtung auf der dritten Zwischenebenen-Isolierschicht erstrecken. Die Datenleitungen 80 und 82 stehen in komplementärer Beziehung zueinander. Die Datenleitung 80 ist mit dem Source-Gebiet 26 des ersten Transfer-Transistors Qt1 durch ein Halbkontaktloch 84, das an der rechten Seitenkante angeordnet ist, verbunden, während die Datenleitung 82 mit dem Source-Gebiet 34 des zweiten Transfer-Transistors Qt2 durch ein Halbkontaktloch 86, das an der linken Seitenkante angeordnet ist, verbunden ist.
Die 2A und 2B zeigen eine vergrößerte Aufsicht von vier aneinandergrenzenden Zellen mit ihrer Kombination. Das Zellgebiet der obere rechte Seite 10a der 2A ist dasselbe wie das Zellgebiet der 3.
Bezieht man sich auf die 2A und 2B, so werden vier Zellgebiete 10a bis 10d durch die Zeilenlinien 100a, 100b und 100c und die Spaltenlinien 102a, 102b und 102c definiert. Für die einfachere Darstellung sollte beachtet werden, daß obwohl vier benachbarte Zellen gezeigt sind, eine Mehrzahl von vier benachbarten Zellen in Zeilen und Spalten so angeordnet sind, das sie aneinander angrenzen. Somit werden Zellgebiete durch eine Vielzahl von durch Zeilen- und Spaltenlinien begrenzte Speicherzellen definiert. Die Zeilenlinien werden in wechselnde erste und zweite Zeilenlinien unterteilt, und die Spaltenlinien werden in wechselnde erste und zweite Spaltenlinien unterteilt. Ein Paar erster aktiver Gebiete ist auf beiden Seiten jeder ersten Zeilenlinie angeordnet, und ein Paar zweiter aktiver Gebiete ist auf beiden Seiten jeder der zweiten Zeilenlinien angeordnet.
Das Zellgebiet 10b ist im wesentlichen symmetrisch zum Zellgebiet 10a bezüglich der Spaltenlinie 102b. Das Zellgebiet 10c ist im wesentlichen symmetrisch zum Zellgebiet 10a bezüglich der Zeilenlinie 100b. Das Zellgebiet 10d ist im wesentlichen symmetrisch zum Zellgebiet 10a bezüglich des Kreuzungspunktes der Zeilenlinie 100b und der Spaltenlinie 102b. Somit ist ein Paar erster aktiver Gebiete 12 so angeordnet, daß sie sich in Zeilenrichtung an entgegengesetzten Seiten jeder der ersten Zeilenlinien 100a und 100c erstrecken (erste aktive Gebiete am oberen Teil der Linie 100a und dem unteren Teil der Linie 100c sind in der Zeichnung nicht gezeigt). Ein Paar zweiter aktiver Gebiete 14 ist ebenfalls so angeordnet, daß es sich in Zeilenrichtung an entgegengesetzten Seiten der zweiten Zeilenlinie 100b erstreckt. Erste Brückengebiete 104 sind im Substrat ausgeformt, um Kreuzungspunkte der ersten Spaltenlinie 102a und 102c und der ersten Zeilenlinie 100a und 100c entlang der erste Spaltenlinie 102a und 102c zu umgehen, um benachbarte erste aktive Gebiete 12 des ersten aktiven Gebietspaares zu verbinden. In ähnlicher Weise wird ein zweite Brückengebiet 106 im Substrat ausgebildet, um einen Kreuzungspunkt der zweiten Spaltenlinie 102b und der zweiten Zeilenlinie 100b entlang der zweiten Spaltenlinie 102b zu umgehen, um das Paar zweiter aktiver Gebiete 14 zu verbinden. Somit sind zweite Brückengebiete 106 auf der zweiten Zeilenlinie 100b in wechselnder Beziehung mit den ersten Brückengebieten 104 der ersten Zeilenlinie 100a oder 100c angeordnet. Somit wird die Erdverdrahtungsschicht 70, die mit dem zweiten Brückengebiet 106 durch das Kontaktloch 65 verbunden ist, mit den Source-Gebieten (oder den zweiten Erd-Gebieten) 14 des zweiten Ansteuertransistors Qd2 von vier aneinandergrenzenden Zellen verbunden. Da das zweite Brückengebiet 106 die Brückengebiete 14 des zweiten Ansteuertransistors Qd2 der vier aneinandergrenzenden Zellen teilt, brauchen jede der vier aneinandergrenzenden Zellen ein Viertel des Kontaktloches 65 auf dem zweiten Brückengebiet 106. In ähnlicher Weise teilt jedes der ersten Brückengebiete 104 auf den ersten Zeilenlinien 100a und 100c Source-Gebiete (oder erste Erd-Gebiete) 22 des ersten Ansteuertransistors Qd1 der vier aneinandergrenzenden Zellen. Somit benötigt jede der vier aneinandergrenzenden Zellen ein Viertel des Kontaktloches 75 auf jedem ersten Brückengebiet 104. Somit kann die Zahl der Kontaktlöcher vermindert werden.
Im Ergebnis sind die Kontaktlöcher 75 und 65 für die Erdverdrahtung an Kreuzungspunkten sowohl der ersten Zeilenlinien und der ersten Spaltenlinien als auch der zweiten Zeilenlinien und der zweiten Spaltenlinien angeordnet. Die Kontaktlöcher 75 und 65 auf zwei benachbarten Zeilenlinien sind in wechselnder Beziehung zueinander angeordnet. Die Erdverdrahtungsschicht 70 ist mit den ersten und zweiten Brückengebieten 104 und 106 durch die Kontaktlöcher 75 und 65 verbunden.
Die Source-Gebiete 16 zweier benachbarter erster Last-Transistoren Q11 sind auf entgegengesetzten Seiten einer der entsprechenden ersten Säulenlinien 102a und 102c angeordnet (die Source-Gebiete auf der rechte Seite der Linie 102a und solche auf der linken Seite der Linie 102c sind in den 2A und 2B nicht gezeigt). Somit werden Source-Gebiete 16 des ersten Last-Transistors Q11 neben der ersten Spaltenlinie 102a mit der Leistungsversorgungsverdrahtungsschichht 68 durch Kontaktlöcher 114 verbunden. In ähnlicher Weise werden Source-Gebiete 18 des zweiten Last-Transistors Q12 neben der zweiten Spaltenlinie 102b mit der Leistungsversorgungsverdrahtungsschicht 68 durch Kontaktlöcher 110 verbunden. Somit sind die Kontaktlöcher 114 und 110 in wechselnder Beziehung zueinander in den Zellgebieten in jeder Zeile angeordnet. Somit sind die Leistungsversorgungsverdrahtungsschichten 68 alternativ angeordnet, so daß sie sich in Spaltenrichtung erstrecken, und jede der Leistungsversorgungsverdrahtungsschichten 68 ist mit den Source-Gebieten der ersten und zweiten Last-Transistoren Q11 und Q12 durch die Kontaktlöcher 110 und 114 verbunden. Somit wird die Leistungsquelle, die von jeder Leistungsversorgungsverdrahtungsschicht geliefert wird, auf die Last-Transistoren in zwei benachbarten Spalten angewandt.
Wie oben beschrieben wurde, ist die Leistungsversorgungsverdrahtungsschicht oder die Erdverdrahtungsschicht über Speicherzellen angeordnet, die in jeder Spalte angeordnet sind. Somit kann die Breite jeder Schicht der Leistungsversorgungsverdrahtung und der Erdverdrahtung ohne eine Verminderung des Zellgebietes genügend erhöht werden, um somit die elektrischen Widerstände der Leistungsversorgungsverdrahtungsschicht und der Erdverdrahtungsschicht zu erniedrigen.
Erste Kontaktgebiete 25 sind gemeinsam mit Source-Gebieten 26 der ersten Transfer-Transistoren Qt1 verbunden und kreuzen sich mit der zweiten Spaltenlinie 102b. Die ersten Kontaktgebiete 25 sind mit entsprechenden Datenleitungen 80 (oder DL) verbunden, die sich in Zeilenrichtung durch die Kontaktlöcher 120 erstrecken. In ähnlicher Weise sind die zweiten Kontaktgebiete 35 gemeinsam mit Source-Gebieten 34 des zweiten Transfer-Transistors Qt2 verbunden und kreuzen sich mit ersten Spaltenlinien 102a und 102c. Die zweiten Kontaktgebiete 35 sind mit entsprechenden Datenleitungen 82c (DL) verbunden, die sich in Zeilenrichtung durch Kontaktlöcher 124 erstrecken.
Bezieht man sich auf die 3 bis 9, so wird nachfolgend ein Verfahren zur Herstellung der vollen CMOS-SRAM-Zelle gemäß der Ausführungsform der vorliegenden Erfindung beschrieben.
9 ist eine Querschnittsansicht entlang der Linie 9-9' der 3. Die 4 bis 8 sind Aufsichten, die sequentielle Schichten in Verfahrensschritten bei der Herstellung der CMOS-SRAM-Zelle der 3 zeigen.
Grabenisolationsschichten 2 werden auf einer Oberfläche eines p-Typ Halbleitersubstrats 1 ausgeformt, um Vorrichtungselemente durch die Verwendung einer konventionellen flachen Grabenisolationstechnik zu isolieren. Der Graben hat eine Tiefe im Bereich von 0,4 bis 0,6 μm. Es wird Tetraethylortho-Silizium SiO₂ in den Graben gefüllt. Die Isolationsschicht 2 kann durch eine konventionelle LOCOS-Technik ausgeformt werden. Nach der Ausbildung der Grabenisolationsschicht 2 werden n-Typ und p-Typ Vertiefungen 3 und 4 ausgebildet. Die n-Typ Vertiefung 3 hat eine Tiefe von ungefähr 0,4 μm und wird durch Arsenionenimplantierung mit einer Energie von 300 – 400 keV mit einer Dosis von ungefähr 1 × 10¹³ Ionen/cm² ausgebildet. P-Typ Vertiefungen 4, die eine Tiefe von ungefähr 0,6 μm haben, werden durch eine Borionenimplantierung mit einer Energie von 170 bis 200 keV mit einer Dosis von ungefähr 3 × 10¹³ Ionen/cm² ausgebildet. Dann werden, wie das in 4 gezeigt ist, erste und zweite aktive Gebiete 12 und 14 durch die Vertiefungsisolierschichten 2 definiert, um n-Kanal IG-FETs auszubilden, und dritte und vierte aktive Gebiete 16 und 18, um p-Kanal IGFETs auszubilden, werden durch die Grabenisolationsschichten 2 definiert.
Es wird eine Gate-Oxydschicht 6 auf der Oberfläche des Substrats mit einer Dicke von ungefähr 60 Å ausgebildet. Eine polykristalline Schicht wird auf der Gate-Oxydschicht 6 abgelagert, und ein Muster für die Gate-Elektrodenschichten 46, 48, 58, 60 wird durch eine konventionelle Photolithographietechnik ausgebildet, wie das in 5 gezeigt ist. Schwach dotierte Source- und Drain-Gebiete werden dann durch Ionenimplantierung niedriger Konzentration ausgebildet. Um eine schwach dotierte n, das heißt n- Ionenimplantierung durchzuführen, wird eine Maskierungsschicht für die Ionenimplantierung über dem dritten und vierten aktiven Gebiet 16 und 18 ausgeformt. Es wird dann eine Arsenionenimplantierung mit den ersten und zweiten aktiven Gebieten 12 und 14 mit einer Energie von 20-30 keV mit einer Dosis von 1-5 × 10¹³ Ionen/cm² durchgeführt. Nach dem Entfernen der Maskierungsschicht wird eine Maskierungsschicht über den ersten und zweiten Gebieten 12 und 14 ausgebildet, um ein Ionenimplantant mit p- auszubilden. Es wird dann eine BF₂ Ionenimplantierung mit den dritten und vierten aktiven Gebieten 16 und 18 mit einer Energie von 30-40 keV mit einer Dosis von 1-5 × 10¹³ Ionen/cm² durchgeführt. Nach dem Entfernen der Maskierungsschicht werden Seitenwandabstandstücke 7 an den Seitenwänden der Gate-Elektroden 46, 48, 58, 60 ausgebildet. Danach wird eine Ionenimplantierung mit einer hohen Konzentration durchgeführt. Es wird eine stark dotierte p, das heißt p⁺ Ionenimplantierung mit den dritten und vierten aktiven Gebieten 16 und 18 durchgeführt, während eine stark dotierte n, das heißt n⁺ Ionenimplantierung mit den ersten und zweiten aktiven Gebieten 12 und 14 durchgeführt wird. Die n⁺ Ionenimplantierung wird mit einer Energie von 50-70 keV mit Arsenionen, die eine Dosierung von 1-7 × 10¹⁵ Ionen/cm² aufweisen, durchgeführt. Ein feuerfestes Metall der Polykristiallinsiliziumschicht kann auf der stark dotierten polykristallinen Siliziumschicht ausgebildet werden. Eine Siliziumnitridschicht 9, die eine Dicke von ungefähr 200 Å aufweist, wird dann pauschal abgelagert.
Danach werden unter Verwendung einer grenzenlosen Kontakttechnik erste und zweite Verdrahtungsschichten 54 und 56 und Kontaktteile für das Herstellen von Kontakten mit der Erdschicht, der Leistungsversorgungsschicht und den Datenleitungsschichten ausgeformt, wie das in 6 gezeigt ist. Wie man in 6 sieht, kann, da keine Notwendigkeit für ein Grenze, die von einem Gebiet umgeben ist, das mit jedem der Kontaktfenster verbunden ist, besteht, die Integrationsdichte erhöht werden. Nach Ausbildung des Kontaktfensters mit einer konventionellen Photolithographietechnik, wird eine Doppelschicht aus Ti und TiN mit einer Dicke von 500 Å durch Sputtern abgelagert und dann in das in 6 gezeigte Muster gebracht. Danach wird eine erste Zwischenebenenisolationsschicht 9, wie beispielsweise TEOS, auf dem Substrat mit einer Dicke von ungefähr 8000 Å abgelagert.
Wie in 7 gezeigt ist, werden Kontaktlöcher 64 und 66 in der ersten Zwischenebenenisolierschicht 9 ausgeformt, um darunterliegende dritte und vierte Gate-Elektrodenschichten 58 und 60 freizulegen. Wortleitungen, die aus Wolfram hergestellt sind, werden durch eine konventionelle Wolfram-Damaszen-Technik ausgebildet. Danach wird eine zweite Zwischenebenenisolierschicht 140, wie beispielsweise TEOS, mit einer Dicke von ungefähr 4000 Å abgelagert. Danach werden, wie das in 8 gezeigt ist, Kontaktlöcher 72, 74, 76, 78 und 79 ausgeformt, und es werden Wolframstopfen in den Kontaktlöchern ausgebildet. Eine Aluminiumschicht wird pauschal mit einer Dicke von ungefähr 6000 Å abgelagert. Kontaktflächenschichten 132 und 134 werden dann durch eine konventionelle Photolithographie ausgeformt, um Kontakte mit der Leistungsversorgungsverdrahtungsschicht 70, der Erdverdrahtungsschicht 68 und den Datenleitungen herzustellen. Nach dem Ablagern der Isolationsschicht wird eine Einebnung mittels einer chemischen, mechanischen Poliertechnik (CMP) durchgeführt. Danach wird eine dritte Zwischenebenenisolierschicht 150, wie beispielsweise TEOS, pauschal mit einer Dicke von ungefähr 4000 A ausgeformt.
Danach werden, wie in 3 gezeigt ist, Kontaktlöcher 84 und 86 ausgeformt, um Datenleitungen 80 und 82 auszubilden. Wolframstopfen werden in den Kontaktlöchern 84 und 86 ausgebildet. Eine Aluminiumschicht von ungefähr 6000 Å wird pauschal abgelagert und dann in ein Muster gebracht, um die Datenleitungen 80 und 82 auszubilden.
Wie oben beschrieben wurde, umfassen die SRAM-Zellgebiete der aktuellen Erfindung eine Vielzahl von Paaren erster aktiver Gebiete, die sich in Zeilenrichtung erstrecken, eine Vielzahl von Paaren zweiter aktiver Gebiete, die sich in Zeilenrichtung erstrecken, so daß sie mit den Paaren der ersten aktiven Gebiete abwechseln, erste Brückengebiete, die jedes der Paare der ersten aktiven Gebiete verbinden, und zweite Brückengebiete, die jedes der Paare der zweiten aktiven Gebiete verbinden. Jedes der ersten Brückengebiete ist mit Source-Gebieten der ersten Ansteuertransistoren von vier aneinandergrenzenden Zellen verbunden, und jedes der zweiten Brückengebiete ist mit Source-Gebieten der zweiten Ansteuertransistoren von vier aneinandergrenzenden Zellen verbunden. Somit teilt sich jedes der Kontaktlöcher, die in den ersten und zweiten Brückengebieten ausgeformt sind, vier aneinandergrenzende Zellen, wodurch die Zahl der Kontaktlöcher vermindert werden kann. Anderseits kann, da die Erdverdrahtungsschichten und die Leistungsversorgungsverdrahtungsschichten, die über den Speicherzellen der entsprechenden Spalten ausgebildet sind, sich wechselnd in der Spaltenrichtung erstrecken, jede Breite der Erdverdrahtungsschichten und der Leistungsversorgungsschichten unabhängig von der Verminderung der Speicherzellengröße erhöht werden, um somit den elektrischen Widerstand jeder der Erdverdrahtungsschichten und der Leistungsversorgungsverdrahtungsschichten zu erniedrigen. Da die ersten und die zweiten Gate-Elektrodenschichten kein Serienverbindungsgebiet überlappen, das ist ein gemeinsames Drain-Gebiet des Ansteuertransistors und des Transfer-Transistors, und aktive Gebiete im Halbleitersubstrat ausgebildet werden, so daß sie sich in eine Richtung erstrecken, kann die Zellgröße vermindert werden. Da Elemente, die die SRAM-Zelle bilden, im we sentlichen symmetrisch zu einer vorgegebenen Achse angeordnet sind, kann der Datenspeicherzustand stabilisiert werden.

Claims

Statische Zelle (10) eines Speichers für wahlfreien Zugriff, die einen ersten und zweiten Transfertransistor (Qt1, Qt2) des n-Kanal Typs, einen ersten und zweiten Ansteuertransistor (Qd1, Qd2) des n-Kanal Typs und einen ersten und zweiten Lasttransistor (Q11, Q12) des p-Kanal-Typs umfasst, wobei jeder der Transistoren Source- und Draingebiete auf entgegengesetzten Seiten eines Kanalgebietes, das im Halbleitersubstrat (1) ausgebildet ist, und ein Gate (46, 48, 58) über dem Kanalgebiet aufweist, wobei die Zelle folgendes umfasst: ein erstes gemeinsames Gebiet, das durch die Draingebiete (24, 28) des ersten Transfertransistors (Qt1) und des ersten Ansteuertransistors (Qd1), die dadurch in Serie verbunden sind, definiert wird; ein zweites gemeinsames Gebiet, das durch die Draingebiete (32, 36) des zweiten Transfertransistors (Qt2) und des zweiten Ansteuertransistors (Qd2), die dadurch in Serie verbunden sind, definiert wird; und ein Draingebiet (40) des ersten Lasttransistors (Q11), das bezüglich einer Wortleitungsrichtung zwischen den ersten und zweiten gemeinsamen Gebieten angeordnet ist; ein Draingebiet (44) des zweiten Lasttransistors (Q12), das bezüglich der Wortleitungsrichtung zwischen dem ersten und zweiten gemeinsamen Gebiet angeordnet ist; erste und zweite Gateelektrodenschichten (46, 48), die parallel zueinander angeordnet sind, und jeweils als die Gateanschlüsse des ersten Ansteuertransistors (Qd1) und des ersten Lasttransistors (Q11) und als die Gateanschlüsse des zweiten Ansteuertransistors (Qd2) und des zweiten Lasttransistors (Q12) dienen, wobei die ersten und zweiten Gateelektrodenschichten aus leitendem Material einer ersten Ebene hergestellt sind; dadurch gekennzeichnet, dass das Draingebiet (40) des ersten Lasttransistors (Q11) näher am ersten gemeinsamen Gebiet angeordnet ist und das Draingebiet des zweiten Lasttransistors (Q12) näher am zweiten gemeinsamen Gebiet angeordnet ist, eine erste und eine zweite Verbindungsschicht (54, 56) jeweils aus einem leitenden Material einer zweiten Ebene bestehen, die sich von der ersten Ebene unterscheidet, wobei die erste Verbindungsschicht (54) das erste gemeinsame Gebiet mit dem Drain-Gebiet (40) des ersten Last-Transistors (Q11) und der zweiten Gate-Elektrodenschicht (48) verbindet, wobei die zweite Verbindungsschicht (56) das zweite gemeinsame Gebiet mit dem Drain-Gebiet (44) des zweiten Last-Transistors (Q12) und der ersten Gate-Elektrodenschicht (46) verbindet.
Speicherzelle nach Anspruch 1, wobei sie weiter folgendes umfasst: Isolationsgebiete (2), die im Substrat ausgebildet sind; ein erstes und ein zweites aktives Gebiet (12, 14), die getrennt im Substrat ausgeformt sind, so dass sie durch die Isolationsgebiete (2) isoliert sind, wobei sich innerhalb der ersten und zweiten aktiven Gebiete (12, 14) die Source- und Kanalgebiete (22, 26) und das erste gemeinsame Gebiet des ersten Transfertransistors (Qt1) und des ersten Ansteuertransistors (Qd1) sowie die Source- (34, 30) und Kanalgebiete und das zweite ge meinsame Gebiet des zweiten Transfertransistors (Qt2) und des zweiten Ansteuertransistors (Qd2) jeweils in eine erste Richtung erstrecken; ein drittes und viertes aktives Gebiet (16, 18), die getrennt im Substrat (1) ausgebildet sind, so dass sie durch die Isoliergebiete (2) isoliert sind, wo bei das dritte aktive Gebiet (16) sich zum Draingebiet (40) des ersten Lasttransistors (Q11) in die erste Richtung erstreckt, um dessen Drain- (40), Kanal- und Sourcegebiet (38) zu liefern, wobei das vierte aktive Gebiet sich zum Draingebiet (44) des zweiten Lasttransistors (Q12) in der ersten Richtung erstreckt, um dessen Source- (42), Kanal- und Draingebiete (44) zu liefern.
Speicherzelle nach Anspruch 2, wobei das erste und das zweite aktive Gebiet (12, 14) eine Wanne des n-Typs sind, das im Substrat (1) ausgebildet ist, und das dritte und vierte Gebiet (16, 18) eine Wanne des p-Typs ist, das im Substrat ausgebildet ist.
Speicherzelle nach einem der Ansprüche 1 bis 3, wobei die erste und zweite Gateelektrodenschicht (46, 48) sich jeweils in einer zweiten Richtung rechtwinklig zur ersten Richtung erstrecken, wobei ein Endteil (50) der ersten Gateelektrodenschicht (46) neben dem Draingebiet (44) des zweiten Lasttransistors und ein Endteil (52) der zweiten Elektrodenschicht (48) neben dem Draingebiet (40) des ersten Lasttransistors (Q11) liegt.
Speicherzelle nach einem der Ansprüche 1 bis 4, wobei der erste Transfertransistor (Qt1), der erste Ansteuertransistor (Qd1) und der erste Lasttransistor (Q11) jeweils symmetrisch zum zweiten Transfertransistor (Qt2), dem zweiten Ansteuertransistor (Qd2) und dem zweiten Lasttransistor (Q12) relativ zu einer Symmetrieachse (C) im Substrat angeordnet sind.
Speicherzelle nach Anspruch 5, wobei die erste Gateelektrodenschicht (46) symmetrisch zur zweiten Gateelektrodenschicht (48) relativ zu der Symmetrieachse (C) angeordnet ist.
Speicherzelle nach Anspruch 5 oder 6, wobei die erste Verbindungsschicht (54) symmetrisch zur zweiten Verbindungsschicht (56) relativ zu der Symmetrieachse (C) angeordnet ist.
Halbleiterspeichervorrichtung, die mindestens eine Speicherzelle umfasst, die in einem Zellgebiet (10) angeordnet ist, das in einem Halbleitersubstrat (1) definiert ist, wobei diese Zelle und zweite Transfertransistoren (Qt1, Qt2), erste und zweite Ansteuertransistoren (Qd1, Qd2) und erste und zweite Lasttransistoren (Q11, Q12) enthält, von denen jeder ein Paar von Source-/Draingebieten auf entgegengesetzten Seiten eines Kanalgebietes im Substrat (1) und ein Gate über dem Kanalgebiet aufweist, wobei eines der Source-/Draingebiete (26, 28) des ersten Transfertransistors (Qt1) in Serie mit einem der Source-/Draingebiete (22, 24) des ersten Ansteuertransistors (Qd1) für das Bereitstellen eines ersten gemeinsamen Gebietes geschaltet ist, eines der Source-/Draingebiete (34, 36) des zweiten Transfertransistors (Qt2) in Serie mit einem der Source-/Draingebiete (30, 32) des zweiten Ansteuertransistors (Qd2) für das Bereitstellen eines zweiten gemeinsamen Gebietes geschaltet ist, wobei das erste gemeinsame Gebiet mit einem der Source-/Draingebiete (38, 40) des ersten Lasttransistors (Q11) und mit den Gateanschlüssen (48) des zweiten Lasttransistors (Q12) und des zweiten Ansteuertransistors (Qd2) verbunden ist, wobei das zweite gemeinsame Gebiet mit einem der Source/Draingebiete (42, 44) des zweiten Lasttransistors (Q12) und der Gateanschlüsse (46) des ersten Lasttransistors (Q11) und des ersten Ansteuertransistors (Qd1) verbunden ist, wobei das andere der Source-/Draingebiete jedes der ersten und zweiten Transfertransistoren (Qt1, Qt2) mit einer entsprechenden eines Paares von Datenleitungen (DL) verbunden ist, gekennzeichnet durch ein erstes aktives Gebiet (12), das im Substrat im Zellgebiet (10) ausgeformt ist, und in dem sich die anderen der Source-/Draingebiete (26, 28, 22, 24) des ersten Transfertransistors (Qt1) und des ersten Ansteuertransistors (Qd1), deren Kanalgebiete und das erste gemeinsame Gebiet in einer ersten Richtung erstrecken; und ein zweites aktives Gebiet (14), das im Abstand zum ersten aktiven Gebiet im Substrat im Zellgebiet ausgeformt ist und in dem sich die anderen der Source-/Draingebiete (34, 36, 30, 32) des zweiten Transfertransistors (Qt2) und des zweiten Ansteuertransistors (Qd2), deren Kanalgebiete und das zweite gemeinsame Gebiet in der ersten Richtung erstrecken.
Halbleiterspeichervorrichtung nach Anspruch 8, wobei sie weiter folgendes umfasst: ein drittes aktives Gebiet (16), das im Substrat (1) im Zellgebiet (10) ausgeformt und zwischen dem ersten und dem zweiten aktiven Gebiet (12, 14) näher beim ersten aktiven Gebiet (12) angeordnet ist, wobei es sich in der ersten Richtung erstreckt, um die Source-/Draingebiete (38, 40) und das Kanalgebiet des ersten Lasttransistors (Q11) zu liefern; und ein viertes aktives Gebiet (18), das im Substrat (1) im Zellgebiet (10) ausgebildet und zwischen dem ersten und zweiten aktiven Gebiet (12, 14) näher beim zweiten aktiven Gebiet (14) angeordnet ist, und sich in der ersten Richtung erstreckt, um die Source-/Draingebiete (42, 44) und das Kanalgebiet des zweiten Lasttransistors (Q12) zu liefern.
Vorrichtung nach Anspruch 9, wobei das Zellgebiet (10) ein im Wesentlichen rechtwinkliges Gebiet ist, das durch Spaltenlinien (102a, 102b, 102c) die parallel zu einer zweiten Richtung liegen, die senkrecht zur ersten Richtung ist, und Zeilenlinien (100a, 100b, 100c), die parallel zur ersten Richtung verlaufen, begrenzt wird, wobei ein erster Endteil (17) der anderen Gebiete der Source-/Draingebiete (22, 24) des ersten Ansteuertransistors (Qd1) neben einer geraden Spal tenlinie (102a, 102c) liegt, und ein zweiter Endteil (20) des anderen Gebietes der Source-/Draingebiete (30, 32) des zweiten Ansteuertransistors (Qd2) neben einer ungeraden Spaltenlinie (102b) liegt.
Vorrichtung nach Anspruch 10, die ferner umfasst: ein erstes Brückengebiet (104), das im Substrat (1) im Zellgebiet (10a, 10b, 10c, 10d) ausgeformt ist und sich zu einer geraden Zeilenlinie (100a, 100c) neben dem ersten aktiven Gebiet (12) entlang der geraden Spaltenlinie vom ersten Endteil (17) erstreckt; und ein zweites Brückengebiet (106), das im Substrat (1) im Zellgebiet (10a, 10b, 10c, 10d) ausgeformt ist und sich zu einer ungeraden Zeilenlinie (100b) neben dem zweiten aktiven Gebiet entlang der ungeraden Spaltenlinie (102b) vom zweiten Endteil (20) erstreckt.
Vorrichtung nach Anspruch 10, wobei sie weiter eine Erdverdrahtungsschicht (70) umfasst, die auf einer Isolationsschicht (140) über dem Zellgebiet ausgeformt und mit dem ersten und zweiten Brückengebiet (104, 106), die unter der Isolationsschicht liegen, durch Kontaktlöcher (65, 75) verbunden ist.
Vorrichtung nach Anspruch 10 oder 11, wobei ein dritter Endteil des anderen Gebietes der Source-/Draingebiete (38, 40) des ersten Lasttransistors (Q11) neben der geraden Spaltenlinie (102a, 102c) liegt, und ein vierter Endteil des anderen Gebietes der Source-/Draingebiete (42, 44) des zweiten Lasttransistors (Q12) neben der ungeraden Spaltenlinie (102b) liegt.
Vorrichtung nach Anspruch 11, weiter umfassend: eine Erdverdrahtungsschicht (70) oder eine Leistungsversorgungsverdrahtungsschicht (68), die auf einer Isolierschicht (140) über dem Zellgebiet ausgebildet ist, wobei die Erdverdrahtungsschicht (70) mit den ersten und zweiten Brückengebieten (104, 106) durch Kontaktlöcher in der Isolier schicht verbunden ist, und die Leitungsversorgungsverdrahtungsschicht (68) mit den dritten und vierten Endteilen durch Kontaktlöcher in der Isolierschicht (140) verbunden ist.