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KR102631116B1 - 메모리 성능 및/또는 로직 성능을 개선하기 위한 상호접속 구조물 - Google Patents

메모리 성능 및/또는 로직 성능을 개선하기 위한 상호접속 구조물 Download PDF

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KR102631116B1
KR102631116B1 KR1020210103807A KR20210103807A KR102631116B1 KR 102631116 B1 KR102631116 B1 KR 102631116B1 KR 1020210103807 A KR1020210103807 A KR 1020210103807A KR 20210103807 A KR20210103807 A KR 20210103807A KR 102631116 B1 KR102631116 B1 KR 102631116B1
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존 자이 리우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Publication date
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Abstract

정적 랜덤 액세스 메모리(SRAM) 메모리 성능 및/또는 로직 성능과 같은 메모리 성능을 개선할 수 있는 상호접속 구조물의 금속 층들의 구성이 여기에 개시된다. 예를 들어, 여기에서의 실시예는, 비트 라인 커패시턴스를 최소화하도록 메모리 셀의 상호접속 구조물의 최저 금속화 레벨인 금속 1(M1) 층에 비트 라인을 배치하고, 비트 라인 저항을 최소화하도록 금속 1 층의 가장 넓은 금속 라인으로서 비트 라인을 구성한다. 일부 실시예에서, 상호접속 구조물은 워드 라인 저항을 감소시키기 위해 더블 워드 라인 구조를 갖는다. 일부 실시예에서, 상호접속 구조물은 전압 라인 저항을 감소시키기 위해 더블 전압 라인 구조를 갖는다. 일부 실시예에서, 각자의 저항을 감소시키도록 워드 라인 및/또는 전압 라인에 조그가 추가된다. 일부 실시예에서, 상호접속 구조물의 비아 형상은 상호접속 구조물의 저항을 감소시키도록 구성된다.

Description

메모리 성능 및/또는 로직 성능을 개선하기 위한 상호접속 구조물 {INTERCONNECT STRUCTURE FOR IMPROVING MEMORY PERFORMANCE AND/OR LOGIC PERFORMANCE}
본 출원은 2021년 2월 12일 출원된 미국 가특허 출원 번호 제63/148,863호의 정규 출원이고 이의 우선권을 주장하며, 이의 전체 개시가 참조에 의해 여기에 포함된다.
집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대를 만들어냈는데, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. IC 진화 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 전반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 하지만, 이러한 스케일링 다운은 또한, IC 프로세싱 및 제조의 복잡도를 증가시켰고, 이 발전이 실현되기 위해서는, IC 프로세싱 및 제조에 있어서의 마찬가지의 개발이 필요하다. 예를 들어, 계속해서 축소하는 IC 특징부 크기와 함께 다층 상호접속(MLI; multilayer interconnect) 특징부가 더욱 더 컴팩트해짐에 따라, MLI 특징부의 상호접속부는 증가된 저항을 나타내고 증가된 커패시턴스를 나타내고 있으며, 이는 성능, 수율 및 비용 문제를 제시한다. 첨단 IC 기술 노드에서 상호접속부에 의해 나타나는 이러한 더 높은 저항 및/또는 더 높은 커패시턴스는 신호가 트랜지스터와 같은 IC 디바이스에 대하여 효율적으로 라우팅되는 것을 상당히 지연시킬(그리고 일부 상황에서는 막을) 수 있으며, 첨단 기술 노드에서의 이러한 IC 디바이스의 성능에 있어서의 임의의 개선을 무효화할 수 있다. 정적 랜덤 액세스 메모리("SRAM”, static random-access memory)와 같은 첨단 메모리의 성능은 이들 지연에 특히 민감하며, 첨단 메모리는 더욱 더 빠른 속도(예컨대, 빠른 기록/판독)를 요구하고 있다. 따라서, 메모리 기반 IC를 위한 기존의 MLI 특징부 및 그의 상호접속부는 일반적으로 그의 의도한 목적에는 충분하였지만, 모든 점에서 완전히 만족스럽지는 못하였다.
정적 랜덤 액세스 메모리(SRAM) 메모리 성능 및/또는 로직 성능과 같은 메모리 성능을 개선할 수 있는 상호접속 구조물의 금속 층들의 구성이 여기에 개시된다. 예를 들어, 여기에서의 실시예는, 비트 라인 커패시턴스를 최소화하도록 메모리 셀의 상호접속 구조물의 최저 금속화 레벨인 금속 1(M1) 층에 비트 라인을 배치하고, 비트 라인 저항을 최소화하도록 금속 1 층의 가장 넓은 금속 라인으로서 비트 라인을 구성한다. 일부 실시예에서, 상호접속 구조물은 워드 라인 저항을 감소시키기 위해 더블 워드 라인 구조를 갖는다. 일부 실시예에서, 상호접속 구조물은 전압 라인 저항을 감소시키기 위해 더블 전압 라인 구조를 갖는다. 일부 실시예에서, 각자의 저항을 감소시키도록 워드 라인 및/또는 전압 라인에 조그가 추가된다. 일부 실시예에서, 상호접속 구조물의 비아 형상은 상호접속 구조물의 저항을 감소시키도록 구성된다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 다양한 양상에 따른 정적 랜덤 액세스 메모리(SRAM; static random-access memory)와 같은 메모리의 부분 평면도이다.
도 2는 본 개시의 다양한 양상에 따라, 도 1의 메모리에서 구현될 수 있는 SRAM 셀과 같은 메모리 셀의 회로도이다.
도 3은 본 개시의 다양한 양상에 따라, 도 1의 메모리에서 구현될 수 있는 SRAM 셀과 같은 메모리 셀의 또다른 회로도이다.
도 4는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 메모리의 다양한 층들의 부분 단면도이다.
도 5a 및 도 5b는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀과 같은 메모리 셀의 부분 개략도이다.
도 6a, 도 6b, 도 6c, 도 6d 및 도 6e는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 도 5a 및 도 5b의 메모리 셀의 다양한 층들의 다양한 상부 평면도이다.
도 7은 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 더블 워드 라인 구조를 갖는 메모리의 부분 평면도이다.
도 8a, 도 8b 및 도 8c는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 더블 전압 라인 구조를 갖는 메모리의 다양한 층들의 다양한 상부 평면도이다.
도 9a 및 도 9b는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 각각 SRAM 셀 및 로직 셀의 상호접속 구조물의 최하부 금속 층의 부분 개략도이다.
도 10은 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 다양한 폭을 갖는 전압 라인 및 워드 라인을 갖는 SRAM 셀의 상부 평면도이다.
도 11a, 도 11b, 도 11c, 도 11d 및 도 11e는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 도 10의 메모리 셀의 다양한 층들의 다양한 상부 평면도이다.
본 개시는 일반적으로 집적 회로(IC; integrated circuit) 디바이스에 관한 것으로, 보다 상세하게는 메모리 기반 IC 디바이스에 대한 상호접속 구조물에 관한 것이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 또한, 이어지는 본 개시에서 또 다른 특징부 상의, 이에 접속되고, 그리고/또는 이에 연결되는 특징부의 형성은, 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 특징부가 직접 접촉하지 않도록 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어 “하부”, “상부”, “수평”, “수직”, “위에”, “위의”, “아래에”, “밑에”, “위로”, “아래로”, “상부”, “바닥” 등 뿐만 아니라 이들의 파생어(예컨대, “수평적으로”, “아래쪽으로”, “위쪽으로” 등)는 하나의 특징부의 또다른 특징부에 대한 관계의 설명을 용이하게 하기 위해 사용된다. 공간적으로 상대적인 용어는 특징을 포함한 디바이스의 상이한 배향을 커버하도록 의도된다.
정적 랜덤 액세스 메모리(SRAM) 메모리 성능 및/또는 로직 성능과 같은 메모리 성능을 개선할 수 있는, 상호접속 구조물의 금속 층들의 구성이 여기에 개시될 수 있다. 예를 들어, 여기에서의 실시예는, 비트 라인 커패시턴스를 최소화하도록 메모리 셀의 상호접속 구조물의 최저 금속화 레벨인 금속 1 층에 비트 라인을 배치하고, 비트 라인 저항을 최소화하도록 금속 1 층의 가장 넓은 금속 라인으로서 비트 라인을 구성한다. 일부 실시예에서, 상호접속 구조물은 워드 라인 저항을 감소시키기 위해 더블 워드 라인 구조를 갖는다. 일부 실시예에서, 워드 라인 저항을 감소시키도록 더블 라인 워드 구조의 워드 라인 스트랩(즉, 접속)이 메모리 내에 구성 및 배치된다. 일부 실시예에서, 상호접속 구조물은 전압 라인 저항을 감소시키도록 더블 전압 라인 구조를 갖는다. 일부 실시예에서, 그 각자의 저항을 감소시키도록 워드 라인 및/또는 전압 라인에 조그(jog)가 추가된다. 일부 실시예에서, 상호접속 구조물의 비아 형상은 상호접속 구조물의 저항을 감소시키도록 구성된다. 일부 실시예에서, 예를 들어 저항을 최소화함으로써, 메모리 성능 및 로직 성능을 공동 최적화(co-optimize)하도록 메모리 영역 내의 금속 1 층의 금속 라인의 치수가 로직 영역 내의 금속 1 층의 금속 라인에 대해 구성된다. 따라서, 여기에 개시된 SRAM 구성은 아래에 기재된 바와 같이 전기적 특성 및 SRAM 밀도를 최적화한다. 상이한 실시예들은 상이한 이점을 가질 수 있고, 임의의 실시예의 어떠한 특정 이점도 요구되는 것이 아니다.
도 1은 본 개시의 다양한 양상에 따른 메모리(10)의 부분 평면도이다. 메모리(10)는 마이크로프로세서, 메모리, 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 실시예에서, 메모리(10)는, 저항기, 커패시터, 인덕터, 다이오드, p-타입 FET(PFET), n-타입 FET(NFET), 금속-산화물-반도체 FET(MOSFET; metal-oxide-semiconductor FET), 상보형 MOS(CMOS; complementary MOS) 트랜지스터, BJT(bipolar junction transistor), LDMOS(laterally diffused MOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적합한 컴포넌트 또는 이들의 조합과 같은 수동 및 능동 전자 소자를 포함하는, IC 칩, SoC(system on chip) 또는 이들의 일부일 수 있다. 다양한 트랜지스터는 메모리(10)의 설계 요건에 따라 평면형 트랜지스터 또는 멀티-게이트 트랜지스터, 예컨대 FinFET 또는 GAA 트랜지스터일 수 있다. 도 1은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 메모리(10)에 추가될 수 있고, 아래에 기재된 특징의 일부는 메모리(10)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
메모리(10)는 데이터를 저장하기 위해 메모리 셀(15)(비트 셀로도 지칭됨)을 포함하는 메모리 어레이(12)를 포함한다. 일부 실시예에서, 메모리(10)는 정적 랜덤 액세스 메모리(SRAM)로서 구성되고, 메모리 셀(15)은 SRAM 셀이다. 메모리 셀(15)은, 메모리 셀(15)에 대해 데이터의 판독 및 기록을 용이하게 하도록 구성된, p-타입 트랜지스터 및/또는 n-타입 트랜지스터와 같은 다양한 트랜지스터를 포함한다. 메모리 셀(15)은, 제1 방향(예컨대, y-방향)을 따라 연장된 열 1(C1) 내지 열 N(CN), 그리고 제2 방향(예컨대, x-방향)을 따라 연장된 행 1(R1) 내지 행 M(RM)으로 배열되며, 여기에서 N 및 M은 양의 정수이다. 열 C1 내지 열 CN은 각각, 제1 방향을 따라 연장된 비트 라인 쌍, 예컨대 비트 라인(BL) 및 비트 라인 바(BLB)(상보 비트 라인으로도 지칭됨)를 포함하며, 이는 열 단위로(column-by-column basis) 트루(true) 형태 및 상보 형태로 각자의 메모리 셀(15)에 대한 데이터 판독 및/또는 데이터 기록을 용이하게 한다. 행 R1 내지 행 RM은 각각, 행 단위로(row-by-row basis) 각자의 메모리 셀(15)에의 액세스를 용이하게 하는 워드 라인(WL)을 포함한다. 각각의 메모리 셀(15)은 각자의 BL, 각자의 BLB 및 각자의 WL에 전기적으로 접속된다. BL 및 BLB는 컨트롤러(20)에 전기적으로 접속되고, WL은 컨트롤러(25)에 전기적으로 접속된다. 컨트롤러(20) 및 컨트롤러(25)는 판독 동작 및/또는 기록 동작을 위해 메모리 셀(15)의 적어도 하나에 액세스하도록 적어도 하나의 WL 및 적어도 하나의 비트 라인 쌍(여기에서, BL 및 BLB)을 선택하기 위한 하나 이상의 신호를 생성하도록 구성된다. 컨트롤러(20) 및 컨트롤러(25)는 각각, 판독/기록 동작을 용이하게 하기 위한 회로부, 예컨대 열 디코더 회로, 행 디코더 회로, 열 선택 회로, 행 선택 회로, 판독/기록 회로(예를 들어, 선택된 비트 라인 쌍(다르게 말하자면, 선택된 열)에 대응하는 메모리 셀(15)에 대해 데이터를 판독 및/또는 데이터를 기록하도록 구성됨), 다른 적합한 회로부, 또는 이들의 조합을 포함한다. 일부 실시예에서, 컨트롤러(20) 및/또는 컨트롤러(25)는 선택된 비트 라인 쌍의 전압 차동을 검출 및/또는 증폭시키도록 구성된 적어도 하나의 감지 증폭기를 포함한다. 일부 실시예에서, 감지 증폭기는 전압 차동의 데이터 값을 래치하거나 달리 저장하도록 구성된다.
메모리(10)의 둘레는 메모리 셀(15)의 제조 및/또는 성능에 있어서의 균일도를 용이하게 하기 위해 에지 더미 셀 및/또는 웰 스트랩 셀과 같은 더미 셀로 구성된다. 더미 셀은 메모리 셀(15)과 물리적으로 그리고/또는 구조적으로 유사하게 구성되지만, 데이터를 저장하지는 않는다. 예를 들어, 더미 셀은 p-타입 웰, n-타입 웰, 채널(예컨대, 하나 이상의 핀 또는 하나 이상의 부유(suspended) 채널 층(예컨대, 나노와이어 또는 나노시트)), 게이트 구조물, 소스/드레인 및/또는 상호접속부(예컨대, 콘택, 비아 및/또는 금속 라인)를 포함할 수 있다. 웰 스트랩 셀은 일반적으로, 메모리 셀(15)의 n-웰, 메모리 셀(15)의 p-웰, 또는 둘 다에 전압을 전기적으로 접속시키도록 구성되는 더미 셀을 지칭한다. 예를 들어, n-타입 웰 스트랩은 메모리 셀(15)의 적어도 하나의 p-타입 트랜지스터와 대응하는 n-웰을 전압 소스에 전기적으로 커플링하도록 구성되고, p-타입 웰 스트랩은 메모리 셀(15)의 적어도 하나의 n-타입 트랜지스터와 대응하는 p-웰을 전압 소스에 전기적으로 커플링하도록 구성된다. 도시된 실시예에서, 메모리(10)는 제1 방향(예컨대, y-방향)을 따라 에지 셀 열 35A 및 에지 셀 열 35B로 배열된 에지 셀들(30)(집합적으로 에지 셀, 웰 스트랩 셀 및/또는 기타 더미 셀로 총칭됨)을 포함하며, 여기에서 메모리 셀(15)의 행 R1 내지 행 RM의 각각은 에지 더미 셀 열 35A에서의 에지 더미 셀들(30) 중 하나와 에지 더미 셀 열 35B에서의 에지 더미 셀들(30) 중 하나 사이에 배치된다. 도시된 실시예에 더하여, 메모리 셀(15)의 열 C1 내지 열 CN의 각각은 에지 셀들(30)의 각자의 쌍 사이에 배치된다. 일부 실시예에서, 에지 셀 열 35A 및/또는 에지 셀 열 35B는 메모리(10)의 적어도 하나의 비트 라인 쌍(여기에서, BL 및 BLB)에 실질적으로 평행하게 연장된다. 일부 실시예에서, 에지 셀(30)은 각자의 메모리 셀(15)을 각자의 WL에 접속시킨다. 일부 실시예에서, 에지 셀(30)은 WL을 구동하기 위한 회로부를 포함한다. 일부 실시예에서, 에지 셀(30)은 전원 공급 전압 VDD(예를 들어, 양의 전원 공급 전압) 및/또는 전원 공급 전압 VSS(예를 들어, 전기 접지)에 전기적으로 접속된다.
도 2는 본 개시의 다양한 양상에 따라 SRAM의 메모리 셀에서 구현될 수 있는 SRAM 회로(90)의 회로도이다. 도 3은 본 개시의 다양한 양상에 따른 SRAM 회로(90)의 대안의 회로도이며, 이는 도 2와 동시에 설명될 것이다. 일부 실시예에서, 메모리 셀(15)의 하나 이상이 SRAM 회로(90)로서 구성된다. SRAM 회로(90)는 6개의 트랜지스터: 패스-게이트 트랜지스터 PG-1, 패스-게이트 트랜지스터 PG-2, 풀업 트랜지스터 PU-1, 풀업 트랜지스터 PU-2, 풀다운 트랜지스터 PD-1, 및 풀다운 트랜지스터 PD-2를 포함한다. 따라서 SRAM 회로(90)는 대안으로서 6T SRAM 셀로 지칭된다. SRAM 회로(90)의 저장 부분은 교차 커플링된 인버터 쌍(래치로 지칭될 수 있음), 예컨대 Inverter-1 및 Inverter-2(도 3)를 포함한다. Inverter-1은 풀업 트랜지스터 PU-1 및 풀다운 트랜지스터 PD-1를 포함하고, Inverter-2는 풀업 트랜지스터 PU-2 및 풀다운 트랜지스터 PD-2를 포함한다. 패스-게이트 트랜지스터 PG1은 Inverter-1의 출력 및 Inverter-2의 입력에 접속되고, 패스-게이트 트랜지스터 PG-2는 Inverter-2의 출력 및 Inverter-1의 입력에 접속된다. 동작시, 패스-게이트 트랜지스터 PG-1 및 패스-게이트 트랜지스터 PG-2는 SRAM 회로(90)의 저장 부분(즉, Inverter-1 및 Inverter-2)에의 액세스를 제공하고, 대안으로서 SRAM 회로(90)의 액세스 트랜지스터로 지칭될 수 있다. 도시된 실시예에서, SRAM 회로(90)는 단일-포트 SRAM 셀이다. 본 개시는, SRAM 회로(90)가 멀티-포트 SRAM 셀, 예컨대 듀얼포트 SRAM 셀이고, 그리고/또는 8T SRAM 셀과 같이 더 많거나 더 적은 트랜지스터를 포함하는 실시예를 고려한다. 도 2 및 도 3은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 SRAM 회로(90)에 추가될 수 있고, 아래에 기재된 특징의 일부는 SRAM 회로(90)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
SRAM 회로(90)는, 양의 전원 공급 전압과 같은 제1 전원 공급 전압, 및 접지 전압이나 기준 전압(전기 접지일 수 있음)과 같은 제2 전원 공급 전압에 접속되고 이를 통해 전원 공급받는다. 풀업 트랜지스터 PU-1의 게이트는, 전압 노드 VDD를 통해 제1 공급 전압에 전기적으로 커플링되는 소스, 및 제1 공통 드레인(CD1)(즉, 풀업 트랜지스터 PU-1의 드레인 및 풀다운 트랜지스터 PD-1의 드레인)을 사이에 둔다(interpose). 풀다운 트랜지스터 PD-1의 게이트는, 제1 VSS 노드를 통해 제2 전원 공급 전압에 전기적으로 커플링되는 소스, 및 제1 공통 드레인을 사이에 둔다. 풀업 트랜지스터 PU-2의 게이트는, 전압 노드 VDD를 통해 제1 공급 전압에 전기적으로 커플링되는 소스, 및 제2 공통 드레인(CD2)(즉, 풀업 트랜지스터 PU-2의 드레인 및 풀다운 트랜지스터 PD-2의 드레인)을 사이에 둔다. 풀다운 트랜지스터 PD-2의 게이트는, 제2 VSS 노드를 통해 제2 전원 공급 전압에 전기적으로 커플링되는 소스, 및 제2 공통 드레인을 사이에 둔다. 일부 실시예에서, 제1 공통 드레인은, 트루 형태로 데이터를 저장하는 저장 노드 SN이고, 제2 공통 드레인은 상보 형태로 데이터를 저장하는 저장 노드 SNB이다. 풀업 트랜지스터 PU-1의 게이트 및 풀다운 트랜지스터 PD-1의 게이트는 함께 제2 공통 드레인에 커플링되고, 풀업 트랜지스터 PU-2의 게이트 및 풀다운 트랜지스터 PD-2의 게이트는 함께 제1 공통 드레인에 커플링된다. 패스-게이트 트랜지스터 PG-1의 게이트는, 비트 라인(BL)에 전기적으로 커플링되는 비트 라인 노드(BLN)에 접속된 드레인, 및 제1 공통 드레인에 전기적으로 커플링되는 소스를 사이에 둔다. 패스-게이트 트랜지스터 PG-2의 게이트는, 상보 비트 라인(BLB)에 전기적으로 커플링되는 상보 비트 라인 노드(BLBN)에 접속된 드레인, 및 제2 공통 드레인에 전기적으로 커플링되는 소스를 사이에 둔다. 패스-게이트 트랜지스터 PG-1, PG-2의 게이트는 워드 라인(WL)에 접속되며 워드 라인(WL)에 의해 제어되며, 이는 판독/기록을 위한 SRAM 회로(90)의 선택을 가능하게 한다. 일부 실시예에서, 패스-게이트 트랜지스터 PG-1, PG-2는 판독 동작 및/또는 기록 동작 동안 비트(예컨대, 논리 0 또는 논리 1)를 저장할 수 있는 저장 노드 SN, SNB에의 액세스를 제공한다. 예를 들어, 패스-게이트 트랜지스터 PG-1, PG-2는, WL에 의해 패스-게이트 트랜지스터 PG-1, PG-2의 게이트에 인가된 전압에 응답하여 비트 라인 BL, BLB에 각각 저장 노드 SN, SNB를 커플링한다.
일부 실시예에서, 풀업 트랜지스터 PU-1, PU-2는 p-타입 FinFET 또는 p-타입 GAA 트랜지스터와 같은 p-타입 멀티게이트 디바이스로서 구성되고, 풀다운 트랜지스터 PD-1, PD-2는 n-타입 FinFET 또는 n-타입 GAA 트랜지스터와 같은 n-타입 멀티게이트 디바이스로서 구성된다. 예를 들어, 풀업 트랜지스터 PU-1, PU-2는 각각, 게이트 구조물이 n-타입 핀 구조물의 p-타입 소스/드레인 영역(예를 들어, p-타입 에피텍셜 소스/드레인 특징부)를 사이에 두도록 n-타입 핀 구조물(하나 이상의 n-타입 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하며, 게이트 구조물 및 n-타입 핀 구조물이 n-타입 웰 위에 배치되고; 풀다운 트랜지스터 PD-1, PD-2는 각각, 게이트 구조물이 p-타입 핀 구조물의 n-타입 소스/드레인 영역(예를 들어, n-타입 에피텍셜 소스/드레인 특징부)을 사이에 두도록 p-타입 핀 구조물(하나 이상의 p-타입 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하며, 게이트 구조물 및 p-타입 핀 구조물이 p-타입 웰 위에 배치된다. 일부 실시예에서, 패스-게이트 트랜지스터 PG-1, PG-2는 또한 n-타입 FinFET으로 구성된다. 예를 들어, 패스-게이트 트랜지스터 PG-1, PG-2는 각각, 게이트 구조물이 p-타입 핀 구조물의 n-타입 소스/드레인 영역(예컨대, n-타입 에피텍셜 소스/드레인 특징부)을 사이에 두도록, p-타입 핀 구조물(하나 이상의 p-타입 핀을 포함함)의 채널 영역 위에 배치된 게이트 구조물을 포함하며, 게이트 구조물 및 p-타입 핀 구조물이 p-타입 웰 위에 배치된다.
도 4는 본 개시의 다양한 양상에 따라, 도 1의 메모리(10)와 같은 메모리의 일부, 및/또는 도 2 및 도 3의 SRAM 회로(90)와 같은 SRAM 셀의 일부를 형성하도록, 반도체 기판(또는 웨이퍼)(105) 위에 제조될 수 있는 다양한 층(레벨)의 부분 단면도이다. 도 4에서, 다양한 층은 디바이스 층(DL) 및 디바이스 층(DL) 위에 배치된 다층 상호접속부(MLI)를 포함한다. 디바이스 층(DL)은 디바이스(예컨대, 트랜지스터, 저항기, 커패시터 및/또는 인덕터) 및/또는 디바이스 컴포넌트(예컨대, 도핑 웰, 게이트 구조물 및/또는 소스/드레인 특징부)를 포함한다. 일부 실시예에서, 디바이스 층(DL)은 기판(105), 기판(105)에 배치된 도핑 영역(110)(예컨대, n-웰 및/또는 p-웰), 아이솔레이션 특징부(115) 및 트랜지스터(T)를 포함한다. 도시된 실시예에서, 트랜지스터(T)는 소스/드레인(130) 사이에 배치된 부유 채널 층(120) 및 게이트 구조물(125)을 포함하며, 게이트 구조물(125)은 부유 채널 층(120)을 감싸고 그리고/또는 둘러싼다. 각각의 게이트 구조물(125)은 게이트 유전체(136) 위에 배치된 게이트 전극(134)으로부터 형성된 금속 게이트 스택 및 금속 게이트 스택의 측벽을 따라 배치된 게이트 스페이서(138)를 갖는다. 다층 상호접속부(MLI)는 디바이스 층(DL)의 다양한 디바이스 및/또는 컴포넌트를 전기적으로 커플링하며, 그리하여 다양한 디바이스 및/또는 컴포넌트는 메모리를 위한 설계 요건에 의해 지정되는 대로 동작할 수 있다. 도시된 실시예에서, 다층 상호접속부(MLI)는 콘택 층(CO 레벨 또는 금속 제로(M0) 레벨), 비아 제로 층(V0 레벨), 금속 1 층(M1 레벨), 비아 1 층(V1 레벨), 금속 2 층(M2 레벨), 비아 2 층(V2 레벨), 금속 3 층(M3 레벨), 비아 3 층(V3 레벨) 및 금속 4 층(M4 레벨)을 포함한다. 본 개시는 더 많거나 더 적은 층 및/또는 레벨을 갖는 다층 상호접속부(MLI), 예를 들어 최대 MX 레벨 및 V(X-1) 레벨을 고려하며, 여기에서 X는 다층 상호접속부(MLI)의 금속 층(레벨)의 총 수이다. 다층 상호접속부(MLI)의 각각의 레벨은 하나 이상의 유전체 층(예컨대, 층간 유전체(ILD; interlayer dielectric) 층 및 콘택 에칭 정지 층(CESL; contact etch stop layer))에 배치된 전도성 특징부(예컨대, 금속 라인, 금속 비아 및/또는 금속 콘택)를 포함한다. 일부 실시예에서, M1 레벨과 같은 다층 상호접속부(MLI)의 동일 레벨에서의 전도성 특징부는 동시에 형성된다. 일부 실시예에서, 다층 상호접속부(MLI)의 동일 레벨에서의 전도성 특징부는, 서로 실질적으로 평면인 상부 표면 및/또는 서로 실질적으로 평면인 하부 표면을 갖는다. CO 레벨은 유전체 층(150)에 배치된 소스/드레인 콘택(MD)을 포함하고; V0 레벨은 게이트 비아(VG), 소스/드레인 비아(V0), 및 유전체 층(150)에 배치된 버티드 콘택(butted contact)을 포함하고; M1 레벨은 유전체 층(150)에 배치된 M1 금속 라인을 포함하는데, 여기에서 게이트 비아(VG)는 게이트 구조물(125)을 M1 금속 라인에 접속시키고, 소스/드레인 비아(V0)는 소스/드레인(130)을 M1 금속 라인에 접속시키고, 버티드 콘택은 게이트 구조물(125)과 소스/드레인(130)을 함께 M1 금속 라인에 접속시키고; V1 레벨은 유전체 층(150)에 배치된 V1 비아를 포함하는데, 여기에서 V1 비아는 M1 금속 라인을 M2 금속 라인에 접속시키고; M2 레벨은 유전체 층(150)에 배치된 M2 금속 라인을 포함하고; V2 레벨은 유전체 층(150)에 배치된 V2 비아를 포함하는데, 여기에서 V2 비아는 M2 라인을 M3 라인에 접속시키고; M3 레벨은 유전체 층(150)에 배치된 M3 금속 라인을 포함하고; V3 레벨은 유전체 층(150)에 배치된 V3 비아를 포함하는데, 여기에서 V3 비아는 M3 라인을 M4 라인에 접속시킨다. 도 4는 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가적인 특징들이 메모리의 다양한 층에 추가될 수 있고, 기재된 특징의 일부는 메모리의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다. 도 4는 단지 예일 뿐이고 메모리(10) 및/또는 SRAM 회로(90)의 실제 단면도를 반영하지 않을 수 있다.
도 5a 및 도 5b는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(200)의 부분 개략도이다. 구체적으로, 도 5a는 SRAM 셀(200)의 상부 평면도이고, 도 5b는 도 5a의 라인 A-A을 따른 SRAM 셀(200)의 단면도이다. 도 6a 내지 도 6e는 본 개시의 다양한 양상에 따라 도 5a 및 도 5b의 SRAM 셀(200)의 다양한 층들의 다양한 상부 평면도이다. 예를 들어, 도 6a는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(200)의 디바이스 층(DL), 및 콘택(CO) 층 및 비아 제로(V0) 층(예컨대, DL/CO/V0)에서의 전도성 특징부의 상부 평면도이고; 도 6b는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(200)의 V0 층, 금속 1(M1) 층 비아 1(V1) 층(예컨대, V0/M1/V1)에서의 전도성 특징부의 상부 평면도이고; 도 6c는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(200)의 V1 층, 금속 2(M2) 층 및 비아 2(V2) 층(예컨대, V1/M2/V2)에서의 전도성 특징부의 상부 평면도이고; 도 6d는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(200)의 V2 층, 금속 3(M3) 층 및 비아 3(V3) 층(예컨대, V2/M3/V3)에서의 전도성 특징부의 상부 평면도이고; 도 6e는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(200)의 M3 층, V3 층 및 금속 4(M4) 층(예컨대, M3/V3/M4)에서의 전도성 특징부의 상부 평면도이다. CO 층은 디바이스 층을 V0층에 접속시키고, V0 층은 CO 층을 M1 층에 접속시키고, V1 층은 M1 층을 M2 층에 접속시키고, V2 층은 M2 층을 M3 층에 접속시키고, V3 층은 M3 층을 M4 층에 접속시킨다. SRAM 셀(200)은 도 1의 메모리(10)에서 구현될 수 있다. 일부 실시예에서, SRAM 셀(200)의 특징부는 도 2 및/또는 도 3에 도시된 바와 같은 SRAM 회로를 제공하도록 구성된다. 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d 및 도 6e는 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 SRAM 셀(200)에 추가될 수 있고, 아래에 기재된 특징의 일부는 SRAM 셀(200)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
SRAM 셀(200)은 셀 경계 MC를 가지며, 이는 제1 방향을 따라 셀 폭 W과 같은 제1 치수(예컨대, x-방향을 따라 x-피치), 및 제2 방향을 따라 셀 높이 H와 같은 제2 치수(예컨대, y-방향을 따라 y-피치)를 갖는다. 도시된 바와 같은 일부 실시예에서, 셀 폭 W은 셀 높이 H보다 더 크다. 예를 들어, 셀 높이 H에 대한 셀 폭 W의 비는 1보다 더 크다. SRAM 셀(200)이 메모리 어레이(12)와 같은 메모리 어레이에서 반복되는 경우에, 셀 폭 W은 x-방향을 따라 메모리 어레이에서의 메모리 셀 피치를 나타낼 수 있으며 지칭될 수 있고, 셀 높이 H는 y-방향을 따라 메모리 어레이에서의 메모리 셀 피치를 나타낼 수 있으며 지칭될 수 있다.
디바이스 층은 디바이스 컴포넌트 및/또는 디바이스 특징부, 예컨대 기판(웨이퍼)(202), 기판(202)에 배치된 n-웰(204), 기판(202)에 배치된 p-웰(206A) 및 p-웰(206B), 기판(202) 위에 배치되고 그리고/또는 기판(202)으로부터 연장된 핀(210A-210F)(핀 구조물 또는 활성 핀 영역으로도 지칭됨), 기판(202)에 그리고/또는 기판(202) 위에 배치된 아이솔레이션 특징부(215), 기판(202) 및 아이솔레이션 특징부(215) 위에 배치된 게이트 구조물(220A-220D), 및 에피텍셜 소스/드레인 특징부(230A-230J)를 포함한다. 핀(210A-210F)은 서로 실질적으로 평행하게 배향되며 y-방향을 따라 길이방향 연장되고(즉, 길이는 y-방향에서 정의되고, 폭은 x-방향에서 정의되고, 높이는 z-방향에서 정의됨), 게이트 구조물(220A-220D)은 서로 실질적으로 평행하게 배향되며 x-방향을 따라 길이방향 연장된다(즉, 길이는 x-방향에서 정의되고, 폭은 y-방향에서 정의되고, 높이는 z-방향에서 정의되며, 그리하여 게이트 구조물(220A-220D)은 실질적으로 핀(210A-210F)에 직교하여 배향됨). 게이트 구조물(220A)은 핀(210A)의 제1 채널 영역 및 핀(210B)의 제2 채널 영역을 감싸며, 에피텍셜 소스/드레인 특징부(230A)와 에피텍셜 소스/드레인 특징부(230B) 사이에 배치되고, 이는 둘 다 핀(210A)의 소스/드레인 영역 및 핀(210B)의 소스/드레인 영역에 및/또는 위에 배치된다. 게이트 구조물(220B)은 핀(210A)의 제2 채널 영역, 핀(210B)의 제2 채널 영역 및 핀(210C)의 채널 영역을 감싸고, 에피텍셜 소스/드레인 특징부(230B)와 에피텍셜 소스/드레인 특징부(230C) 사이에 배치되며, 이는 둘 다 핀(210A)의 소스/드레인 영역 및 핀(210B)의 소스/드레인 영역에 및/또는 위에 배치되고, 에피텍셜 소스/드레인 특징부(230D)와 에피텍셜 소스/드레인 특징부(230E) 사이에 배치되며, 이는 둘 다 핀(210C)의 소스/드레인 영역에 및/또는 위에 배치된다. 게이트 구조물(220C)은 핀(210D)의 채널 영역, 핀(210E)의 제1 채널 영역 및 핀(210F)의 제1 채널 영역을 감싸고, 에피텍셜 소스/드레인 특징부(230F)와 에피텍셜 소스/드레인 특징부(230G) 사이에 배치되며, 이는 둘 다 핀(210D)의 소스/드레인 영역에 및/또는 위에 배치되고, 에피텍셜 소스/드레인 특징부(230H)와 에피텍셜 소스/드레인 특징부(230I) 사이에 배치되며, 이는 둘 다 핀(210E)의 소스/드레인 영역 및 핀(210F)의 소스/드레인 영역에 및/또는 위에 배치된다. 게이트 구조물(220C)은 핀(210C)의 단부 영역을 더 감싸며, 그리하여 게이트 구조물(220C)은 에피텍셜 소스/드레인 특징부(230D)에 인접하게 배치된다. 게이트 구조물(220D)은 핀(210E)의 제2 채널 영역 및 핀(210F)의 제2 채널 영역을 감싸며, 에피텍셜 소스/드레인 특징부(230I)와 에피텍셜 소스/드레인 특징부(230J) 사이에 배치되고, 이는 둘 다 핀(210E)의 소스/드레인 영역 및 핀(210F)의 소스/드레인 영역에 및/또는 위에 배치된다. 게이트 구조물(220A-220D)은 핀(210A-210F)의 각자의 채널 영역과 맞물릴(engage) 수 있으며, 그리하여 동작 동안 전류가 핀(210A-210F)의 각자의 에피텍셜 소스/드레인 특징부(230A-230J) 및/또는 각자의 소스/드레인 영역 사이에 흐를 수 있다. 게이트 구조물(220A-220D)은 각각 금속 게이트 스택 및 게이트 스페이서를 포함한다. 예를 들어, 게이트 구조물(220A)은 게이트 유전체(222A), 게이트 전극(224A) 및 하드 마스크(226A)를 포함하는 금속 게이트 스택, 및 금속 게이트 스택의 측벽을 따라 배치된 게이트 스페이서(228A)를 갖는다.
디바이스 층에서의 디바이스 컴포넌트 및/또는 디바이스 특징부는 조합하여 전자 디바이스를 형성한다. 예를 들어, SRAM 셀(200)은 디바이스 컴포넌트 및/또는 디바이스 특징부로부터 디바이스 층에 형성된 6개 트랜지스터, 예컨대 패스-게이트 트랜지스터 PG-1, 패스-게이트 트랜지스터 PG-2, 풀업 트랜지스터 PU-1, 풀업 트랜지스터 PU-2, 풀다운 트랜지스터 PD-1, 및 풀다운 트랜지스터 PD-2를 포함한다. 풀다운 트랜지스터 PD-1 및 패스-게이트 트랜지스터 PG1은 멀티-핀 FinFET(예를 들어, p-웰(206A) 위에 배치되며 이에 전기적으로 접속된 핀(210A) 및 핀(210B)을 포함함)이고, 풀업 트랜지스터 PU1는 단일 핀 FinFET(예를 들어, n-웰(204) 위에 배치되며 이에 전기적으로 접속된 핀(210C)을 포함함)이고, 풀업 트랜지스터 PU-2는 단일 핀 FinFET(예를 들어, n-웰(204) 위에 배치되며 이에 전기적으로 접속된 핀(210D)을 포함함)이고, 풀다운 트랜지스터 PD-2 및 패스-게이트 트랜지스터 PG-2는 멀티-핀 FinFET(예를 들어, p-웰(206B) 위에 배치되며 이에 전기적으로 접속된 핀(210E) 및 핀(210F)을 포함함)이다. 패스-게이트 트랜지스터 PG-1는 소스(예컨대, 에피텍셜 소스/드레인 특징부(230B))와 드레인(예컨대, 에피텍셜 소스/드레인 특징부(230A)) 사이에 배치된 게이트(예컨대, 게이트 구조물(220A))를 갖는다. 풀다운 트랜지스터 PD-1는 소스(예컨대, 에피텍셜 소스/드레인 특징부(230C))와 드레인(예컨대, 에피텍셜 소스/드레인 특징부(230B)) 사이에 배치된 게이트(예컨대, 게이트 구조물(220B))를 갖는다. 풀업 트랜지스터 PU-1는 소스(예컨대, 에피텍셜 소스/드레인 특징부(230E))와 드레인(예컨대, 에피텍셜 소스/드레인 특징부(230D)) 사이에 배치된 게이트(예컨대, 게이트 구조물(220B))를 갖는다. 풀업 트랜지스터 PU-2는 소스(예컨대, 에피텍셜 소스/드레인 특징부(230F))와 드레인(예컨대, 에피텍셜 소스/드레인 특징부(230G)) 사이에 배치된 게이트(예컨대, 게이트 구조물(220C))를 포함한다. 풀다운 트랜지스터 PD-2는 소스(예컨대, 에피텍셜 소스/드레인 특징부(230H))와 드레인(예컨대, 에피텍셜 소스/드레인 특징부(230I)) 사이에 배치된 게이트(예컨대, 게이트 구조물(220C))를 포함한다. 패스-게이트 트랜지스터 PG-2는 소스(예컨대, 에피텍셜 소스/드레인 특징부(230I))와 드레인(예컨대, 에피텍셜 소스/드레인 특징부(230J)) 사이에 배치된 게이트(예컨대, 게이트 구조물(220D))를 포함한다. 풀다운 트랜지스터 PD-1, PD-2, 패스-게이트 트랜지스터 PG-1, PG-2, 및/또는 풀업 트랜지스터 PU-1, PU-2의 소스/드레인은 또한, 에피텍셜 소스/드레인 특징부(230A-230J) 아래에 있는 핀(210A-210F)의 각자의 소스/드레인 영역으로부터 형성된다. 이러한 구성으로, 풀다운 트랜지스터 PD-1 및 풀업 트랜지스터 PU-1는 게이트를 공유하고(즉, 풀다운 트랜지스터 PD-1의 게이트 및 풀업 트랜지스터 PU-1의 게이트는 게이트 구조물(220B)의 각자의 부분으로부터 형성됨), 풀다운 트랜지스터 PD-2 및 풀업 트랜지스터 PU-2는 게이트를 공유하고(즉, 풀다운 트랜지스터 PD-2의 게이트 및 풀업 트랜지스터 PU-2의 게이트는 게이트 구조물(220C)의 각자의 부분으로부터 형성됨), 패스-게이트 트랜지스터 PG-1 및 풀다운 트랜지스터 PD-1는 에피텍셜 소스/드레인 특징부(230B)를 공유하고(즉, 패스-게이트 트랜지스터 PG-1의 소스 및 풀다운 트랜지스터 PD-1의 드레인은 에피텍셜 소스/드레인 특징부(230B)로부터 형성됨), 패스-게이트 트랜지스터 PG-2 및 풀다운 트랜지스터 PD-2는 에피텍셜 소스/드레인 특징부(230I)를 공유한다(즉, 패스-게이트 트랜지스터 PG-2의 소스 및 풀다운 트랜지스터 PD-2의 드레인은 에피텍셜 소스/드레인 특징부(230I)로부터 형성됨). 도시된 실시예에서, 풀업 트랜지스터 PU-1, PU-2는 p-타입 FinFET으로서 구성되고, 풀다운 트랜지스터 PD-1, PD-2 및 패스-게이트 트랜지스터 PG-1, PG-2는 n-타입 FinFET으로서 구성된다. 일부 실시예에서, 핀(210A), 핀(210B), 핀(210E) 및 핀(210F)은 p-도핑되고(예컨대, p-도핑된 실리콘 핀); 핀(210C) 및 핀(210D)은 n-도핑되고(예컨대, n-도핑된 실리콘 핀); 에피텍셜 소스/드레인 특징부(230A-230C) 및 에피텍셜 소스/드레인 특징부(230H-230J)는 n-도핑되고(예컨대, 인, 비소 및/또는 다른 n-타입 도펀트로 도핑된 실리콘 또는 실리콘 탄소 에피텍셜 소스/드레인); 에피텍셜 소스/드레인 특징부(230D-230G)는 p-도핑된다(예컨대, 붕소, 인듐 및/또는 다른 p-타입 도펀트로 도핑된 실리콘 게르마늄 에피텍셜 소스/드레인).
CO 층은, 디바이스 층을 V0 층의 전도성 특징부, 예컨대 게이트 비아(260A), 게이트 비아(260B), 버티드 게이트 콘택(265A), 및 버티드 게이트 콘택(265B) 및 소스/드레인 비아(270A-270F)에 접속시키는, 소스/드레인 콘택(250A-250H)(집합적으로 디바이스-레벨 콘택으로 총칭됨)과 같은 전도성 특징부를 포함한다. 소스/드레인 콘택(250A)은 에피텍셜 소스/드레인 특징부(230A)와 소스/드레인 비아(270A) 사이에 위치되며 이에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250B)은 에피텍셜 소스/드레인 특징부(230B)와 버티드 게이트 콘택(265B)에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250B)은 또한, 에피텍셜 소스/드레인 특징부(230E)와 버티드 게이트 콘택(265B) 사이에 위치되며 이에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250C)은 에피텍셜 소스/드레인 특징부(230C)와 소스/드레인 비아(270B) 사이에 위치되며 이에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250D)은 에피텍셜 소스/드레인 특징부(230F)와 소스/드레인 비아(270C) 사이에 위치되며 이에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250E)은 에피텍셜 소스/드레인 특징부(230E)와 소스/드레인 비아(270D) 사이에 위치되며 이에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250F)은 에피텍셜 소스/드레인 특징부(230H)와 소스/드레인 비아(270E) 사이에 위치되며 이에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250G)은 에피텍셜 소스/드레인 특징부(230G)와 버티드 게이트 콘택(265A) 사이에 위치되며 이에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250G)은 또한, 에피텍셜 소스/드레인 특징부(230I)와 버티드 게이트 콘택(265A)에 물리적으로 접촉하고 이들을 접속시킨다. 소스/드레인 콘택(250H)은 에피텍셜 소스/드레인 특징부(230J)와 소스/드레인 비아(270F) 사이에 위치되며 이에 물리적으로 접촉하고 이들을 접속시킨다. 버티드 콘택(265A)은 게이트 구조물(220B)(예를 들어, 게이트 구조물(220B)의 게이트 전극) 및 소스/드레인 콘택(250G)에 물리적으로 접촉하며, 그리하여 게이트 구조물(220B)은 버티드 콘택(265A) 및 소스/드레인 콘택(250G)에 의해 에피텍셜 소스/드레인 특징부(230G) 및 에피텍셜 소스/드레인 특징부(250G)에 전기적으로 접속된다. 버티드 게이트 콘택(265A)은 게이트 구조물(220B)(예를 들어, 게이트 구조물(220B)의 게이트 전극) 및 소스/드레인 콘택(250G)에 물리적으로 접촉하며, 그리하여 게이트 구조물(220B)은 버티드 콘택(265A) 및 소스/드레인 콘택(230G)에 의해 에피텍셜 소스/드레인 특징부(230G) 및 에피텍셜 소스/드레인 특징부(230I)에 전기적으로 접속된다. 버티드 게이트 콘택(265B)은 게이트 구조물(220C)(예를 들어, 게이트 구조물(220C)의 게이트 전극) 및 소스/드레인 콘택(250B)에 물리적으로 접촉하며, 그리하여 게이트 구조물(220C)은 버티드 콘택(265B) 및 소스/드레인 콘택(250B)에 의해 에피텍셜 소스/드레인 특징부(230D) 및 에피텍셜 소스/드레인 특징부(230B)에 전기적으로 접속된다. 이러한 콘택 층 구성으로, 소스/드레인 콘택(250B)은 풀다운 트랜지스터 PD-1의 드레인 및 풀업 트랜지스터 PU-1의 드레인을 전기적으로 접속시키고, 그리하여 풀다운 트랜지스터 PD-1 및 풀업 트랜지스터 PU-1의 공통 드레인이 저장 노드 SN를 제공할 수 있으며, 이는 버티드 게이트 콘택(265B)에 의해 풀업 트랜지스터 PU-2의 게이트 및 풀다운 트랜지스터 PD-2의 게이트에 전기적으로 접속된다. 또한, 소스/드레인 콘택(250G)은 풀다운 트랜지스터 PD-2의 드레인 및 풀업 트랜지스터 PU-2의 드레인을 전기적으로 접속시키고, 그리하여 풀다운 트랜지스터 PD-2 및 풀업 트랜지스터 PU-2의 공통 드레인이 저장 노드 SNB를 형성하며, 이는 버티드 게이트 콘택(265A) 및 소스/드레인 콘택(250G)에 의해 풀업 트랜지스터 PU-1의 게이트 및 풀다운 트랜지스터 PD-1의 게이트에 전기적으로 접속된다.
CO 층, M1 층, M2 층, M3 층 및 M4 층의 전도성 특징부는 제1 라우팅 방향, 또는 제1 라우팅 방향과는 상이한 제2 라우팅 방향을 따라 라우팅된다. 예를 들어, 제1 라우팅 방향은 x-방향이고(그리고 게이트 구조물(220A-220D)의 길이 방향과 실질적으로 평행함), 제2 라우팅 방향은 y-방향이다(그리고 핀(210A-210F)의 길이 방향과 실질적으로 평행함). 도시된 실시예에서, 소스/드레인 콘택(250A-250H)은 실질적으로 x-방향(즉, 제1 라우팅 방향)을 따르는 종(longitudinal)(길이) 방향을 갖고, 버티드 게이트 콘택(265A, 265B)은 실질적으로 y-방향(즉, 제2 라우팅 방향)을 따르는 종 방향을 갖는다. 다르게 말하자면, 소스/드레인 콘택(250A-250H)의 최장(longest) 치수(예컨대, 길이)는 x-방향을 따르고, 버티드 게이트 콘택(265A, 265B)의 최장 치수는 y-방향을 따른다. 소스/드레인 콘택(250A-250H) 및 버티드 게이트 콘택(265A, 265B)은 실질적으로 직사각형 형상이지만(즉, 각각은 그의 폭보다 더 큰 길이를 가짐), 본 개시는 성능(예컨대, 저항을 감소시킴) 및/또는 레이아웃 풋프린트(예컨대, 밀도를 감소시킴)를 최적화 및/또는 개선하도록 상이한 형상 및/또는 형상 조합을 갖는 소스/드레인 콘택(250A-250H) 및/또는 버티드 게이트 콘택(265A, 265B)을 고려한다. 소스/드레인 콘택(250A)은 핀(210A)과 핀(210B)에 걸쳐 있고; 소스/드레인 콘택(250B)은 핀(210A), 핀(210B) 및 핀(210C)에 걸쳐 있고; 소스/드레인 콘택(250C)은 핀(210A)과 핀(210B)에 걸쳐 있고; 소스/드레인 콘택(250D)은 핀(210D)에 걸쳐 있고; 소스/드레인 콘택(250E)은 핀(210C)에 걸쳐 있고; 소스/드레인 콘택(250F)은 핀(210E)과 핀(210F)에 걸쳐 있고; 소스/드레인 콘택(250G)은 핀(210D), 핀(210E) 및 핀(210F)에 걸쳐 있고; 소스/드레인 콘택(250H)은 핀(210E)과 핀(210F)에 걸쳐 있다. 도시된 실시예에서, 소스/드레인 콘택(250A), 소스/드레인 콘택(250D) 및 소스/드레인 콘택(250F)은 셀 경계 MC의 상단 에지와 중첩되고, 소스/드레인 콘택(250C), 소스/드레인 콘택(250E) 및 소스/드레인 콘택(250H)은 셀 경계 MC의 하단 에지와 중첩된다. 일부 실시예에서, 소스/드레인 콘택(250A), 소스/드레인 콘택(250D) 및 소스/드레인 콘택(250F)은 2개의 메모리 셀, 예컨대 SRAM 셀(200) 및 SRAM 셀(200) 바로 위에 있으며 SRAM 셀(200)의 상단 에지에 인접한 메모리 셀과 중첩된다. 일부 실시예에서, 소스/드레인 콘택(250C), 소스/드레인 콘택(250E) 및 소스/드레인 콘택(250H)은 2개의 메모리 셀, 예컨대 SRAM 셀(200) 및 SRAM 셀(200) 바로 아래에 있으며 SRAM 셀(200)의 하단 에지에 인접한 메모리 셀과 중첩된다. 도시된 실시예에 더하여, 소스/드레인 콘택(250C)은 또한 셀 경계 MC의 좌측 에지와 중첩되고, 소스/드레인 콘택(250F)은 또한 셀 경계 MC의 우측 에지와 중첩된다. 일부 실시예에서, 소스/드레인 콘택(250C)은 SRAM 셀(200)의 좌측 에지에 바로 인접한 메모리 셀과 같은 제3 메모리 셀과 중첩되고, 그리고/또는 소스/드레인 콘택(250F)은 SRAM 셀(200)의 우측 에지에 바로 인접한 메모리 셀과 같은 제3 메모리 셀과 중첩된다.
V0 층의 전도성 특징부, 예컨대 게이트 비아(260A), 게이트 비아(260B) 및 소스/드레인 비아(270A-270F)는 CO 층을 M1 층의 전도성 특징부, 예컨대 비트 라인(280A), 비트 라인 바(280B), 제1 전압(예컨대, VDD와 같은 양의 공급 전압)에 전기적으로 접속된 제1 전압 라인(예컨대, VDD 라인(280C)), SRAM 셀(200)의 워드 라인과 대응하는 워드 라인 랜딩 패드(예컨대, 워드 라인 랜딩 패드(280D)(WL LP1) 및 워드 라인 랜딩 패드(280E)(WL LP2)), 제2 전압(예컨대, VSS와 같은 접지 전압)에 전기적으로 접속되는 SRAM 셀(200)의 제2 전압 라인과 대응하는 전압 라인 랜딩 패드(예컨대, 제1 VSS 랜딩 패드(280F)(제1 VSS LP1)), 및 제2 전압(예컨대, VSS)에 또한 전기적으로 접속되는 SRAM 셀(200)의 제3 전압 라인과 대응하는 전압 라인 랜딩 패드(예컨대, 제2 VSS 랜딩 패드(280G)(제2 VSS LP1))에 접속시킨다. 소스/드레인 비아(270A)는 소스/드레인 콘택(250A)과 비트 라인(280A) 사이에 위치되며 소스/드레인 콘택(250A)을 비트 라인(280A)에 물리적으로 접촉시키고 이들을 접속시키고, 소스/드레인 비아(270F)는 소스/드레인 콘택(270F)과 비트 라인 바(280B) 사이에 위치되며 소스/드레인 콘택(270F)을 비트 라인 바(280B)에 물리적으로 접촉시키고 이들을 접속시킨다. 소스/드레인 비아(270C)는 소스/드레인 콘택(250D)과 VDD 라인(280C) 사이에 위치되며 소스/드레인 콘택(250D)을 VDD 라인(280C)에 물리적으로 접촉시키고 이들을 접속시키고, 소스/드레인 비아(270D)는 소스/드레인 콘택(250E)과 VDD 라인(280C) 사이에 위치되며 소스/드레인 콘택(250E)을 VDD 라인(280C)에 물리적으로 접촉시키고 이들을 접속시킨다. 이러한 구성으로, 패스-게이트 트랜지스터 PG-1의 드레인은 소스/드레인 콘택(250A) 및 소스/드레인 비아(270A)에 의해 비트 라인(280A)에 전기적으로 접속되고, 패스-게이트 트랜지스터 PG-2의 드레인은 소스/드레인 콘택(250H) 및 소스/드레인 비아(270F)에 의해 비트 라인 바(280B)에 전기적으로 접속되고, 풀업 트랜지스터 PU-1의 소스는 소스/드레인 콘택(250E) 및 소스/드레인 비아(270D)에 의해 VDD 라인(280C)에 전기적으로 접속되고, 풀업 트랜지스터 PU-2의 소스는 소스/드레인 콘택(250D) 및 소스/드레인 비아(270C)에 의해 VDD 라인(280C)에 전기적으로 접속된다. 게이트 비아(260A)는 게이트 구조물(220A)(예컨대, 이의 게이트 전극)과 워드 라인 랜딩 패드(280D) 사이에 위치되며 게이트 구조물(220A)을 워드 라인 랜딩 패드(280D)에 물리적으로 접촉시키고 이들을 접속시킨다. 게이트 비아(260B)는 게이트 구조물(220D)(예컨대, 이의 게이트 전극)과 워드 라인 랜딩 패드(280E) 사이에 위치되며 게이트 구조물(220D)을 워드 라인 랜딩 패드(280D)에 물리적으로 접촉시키고 이들을 접속시킨다. 소스/드레인 비아(270B)는 소스/드레인 콘택(250C)과 제1 VSS 랜딩 패드(280F) 사이에 위치되며 소스/드레인 콘택(250C)을 제1 VSS 랜딩 패드(280F)에 물리적으로 접촉시키고 이들을 접속시키고, 소스/드레인 비아(270E)는 소스/드레인 콘택(250F)과 제2 VSS 랜딩 패드(280G) 사이에 위치되며 소스/드레인 콘택(250F)을 제2 VSS 랜딩 패드(280G)에 물리적으로 접촉시키고 이들을 접속시킨다.
V1 층은, M1 층을 M2 층의 전도성 특징부, 예컨대 제1 워드 라인(290A), 제2 전압 라인과 대응하는 전압 라인 랜딩 패드(예컨대, 제1 VSS 랜딩 패드(290B)(제1 VSS LP2)), 및 제3 전압 라인과 대응하는 전압 라인 랜딩 패드(예컨대, 제2 VSS 랜딩 패드(290C)(제2 VSS LP2))에 접속시키는 비아(285A-285D)와 같은 전도성 특징부를 포함한다. 비아(285A)는 워드 라인 랜딩 패드(280D)와 워드 라인(290A) 사이에 위치되며 워드 라인 랜딩 패드(280D)를 워드 라인(290A)에 물리적으로 접촉시키고 이들을 접속시키고, 소스/드레인 비아(270D)는 워드 라인 랜딩 패드(280E)와 워드 라인(290A) 사이에 위치되며 워드 라인 랜딩 패드(280E)를 워드 라인(290A)에 물리적으로 접촉시키고 이들을 접속시킨다. 이러한 구성으로, 패스-게이트 트랜지스터 PG-1의 게이트는 게이트 비아(260A), 워드 라인 랜딩 패드(280D) 및 비아(285A)에 의해 워드 라인(290A)에 전기적으로 접속되고, 패스-게이트 트랜지스터 PG-2의 게이트는 게이트 비아(260B), 워드 라인 랜딩 패드(280E) 및 비아(285B)에 의해 워드 라인(290A)에 전기적으로 접속된다. 비아(285C)는 제1 VSS 랜딩 패드(280F)와 제1 VSS 랜딩 패드(290B) 사이에 위치되며 제1 VSS 랜딩 패드(280F)를 제1 VSS 랜딩 패드(290B)에 물리적으로 접촉시키고 이들을 접속시키고, 비아(285D)는 제2 VSS 랜딩 패드(280G)와 제2 VSS 랜딩 패드(290C) 사이에 위치되며 제2 VSS 랜딩 패드(280G)를 제2 VSS 랜딩 패드(290C)에 물리적으로 접촉시키고 이들을 접속시킨다.
V2 층은, M2 층을 M3 층의 전도성 특징부, 예컨대 제1 VSS 라인(300A), 제2 VSS 라인(300B) 및 워드 라인 랜딩 패드(300C)(WL LP3)에 접속시키는, 비아(295A-295C)와 같은 전도성 특징부를 포함한다. V3 층은 M3 층을 M4 층의 전도성 특징부, 예컨대 제2 워드 라인(310)에 접속시키는 비아(305)와 같은 전도성 특징부를 포함한다. 비아(295A)는 제1 VSS 랜딩 패드(290B)와 제1 VSS 라인(300A) 사이에 위치되며 제1 VSS 랜딩 패드(290B)를 제1 VSS 라인(300A)에 물리적으로 접촉시키고 이들을 접속시키고, 비아(295B)는 제2 VSS 랜딩 패드(290C)와 제2 VSS 라인(300B) 사이에 위치되며 제2 VSS 랜딩 패드(290C)를 제2 VSS 라인(300B)에 물리적으로 접촉시키고 이들을 접속시킨다. 이러한 구성으로, 풀다운 트랜지스터 PD-1의 소스는 소스/드레인 콘택(250C), 소스/드레인 비아(270B), 제1 VSS 랜딩 패드(280F), 비아(285A), 제1 VSS 랜딩 패드(290B) 및 비아(295A)에 의해 제1 VSS 라인(300A)에 전기적으로 접속되고, 풀다운 트랜지스터 PD-2의 소스는 소스/드레인 콘택(250F), 소스/드레인 비아(270E), 제2 VSS 랜딩 패드(280G), 비아(285D), 제2 VSS 랜딩 패드(290C) 및 비아(295B)에 의해 제2 VSS 라인(300B)에 전기적으로 접속되며, 그리하여 풀다운 트랜지스터 PD-1의 소스 및 풀다운 트랜지스터 PD-2의 소스는 둘 다 접지 전압 및/또는 기준 전압, 예컨대 VSS에 전기적으로 접속된다. 비아(295C)는 제1 워드 라인(290A)과 워드 라인 랜딩 패드(300A) 사이에 위치되며 제1 워드 라인(290A)을 워드 라인 랜딩 패드(300A)에 물리적으로 접촉시키고 이들을 접속시키고, 비아(305)는 워드 라인 랜딩 패드(300C)와 제2 워드 라인(310) 사이에 위치되며 워드 라인 랜딩 패드(300C)를 제2 워드 라인(310)에 물리적으로 접촉시키고 이들을 접속시킨다. 이러한 구성으로, 제1 워드 라인(290A)은 비아(295C), 워드 라인 랜딩 패드(300C) 및 비아(305)에 의해 제2 워드 라인(310)에 전기적으로 접속되며, 그리하여 패스-게이트 트랜지스터 PG-1의 게이트 및 패스-게이트 트랜지스터 PG-2의 게이트는 제1 워드 라인(290A) 및 제2 워드 라인(310) 둘 다에 전기적으로 접속된다.
SRAM 셀(200)에서, 홀수 번호의 금속 층(즉, M1 층 및 M3 층)의 금속 라인은 y-방향(즉, 제2 라우팅 방향)을 따라 라우팅되고, 짝수 번호의 금속 층(즉, M2 층 및 M4 층)의 금속 라인은 x-방향(즉, 제1 라우팅 방향)을 따라 라우팅된다. 예를 들어, 비트 라인(280A), 비트 라인 바(280B), VDD 라인(280C), 워드 라인 랜딩 패드(280D), 워드 라인 랜딩 패드(280E), 제1 VSS 랜딩 패드(280F) 및 제2 VSS 랜딩 패드(280G)는 실질적으로 y-방향을 따라 종 방향을 갖고; 제1 워드 라인(290A), 제1 VSS 랜딩 패드(290B) 및 제2 VSS 랜딩 패드(290C)는 실질적으로 x-방향을 따라 종 방향을 갖고; 제1 VSS 라인(300A), 제2 VSS 라인(300B) 및 워드 라인 랜딩 패드(300C)는 실질적으로 y-방향을 따라 종 방향을 갖고; 제2 워드 라인(310)은 실질적으로 x-방향을 따라 종 방향을 갖는다. 다르게 말하자면, 비트 라인(280A), 비트 라인 바(280B), VDD 라인(280C), 워드 라인 랜딩 패드(280D), 워드 라인 랜딩 패드(280E), 제1 VSS 랜딩 패드(280F), 제2 VSS 랜딩 패드(280G), 제1 VSS 라인(300A), 제2 VSS 라인(300B) 및 워드 라인 랜딩 패드(300C)의 최장 치수(예컨대, 길이)는 y-방향을 따르며, 제1 워드 라인(290A), 제1 VSS 랜딩 패드(290B), 제2 VSS 랜딩 패드(290C) 및 제2 워드 라인(310)의 최장 치수는 x-방향을 따른다. M1 층, M2 층, M3 층 및 M4 층의 금속 라인은 실질적으로 직사각형 형상이지만(즉, 각각이 그의 폭보다 더 큰 길이를 가짐), 본 개시는 성능(예컨대, 저항을 감소시킴) 및/또는 레이아웃 풋프린트(예컨대, 밀도를 감소시킴)를 최적화 및/또는 개선하도록 상이한 형상 및/또는 형상 조합을 갖는 M1 층, M2 층, M3 층 및/또는 M4 층의 금속 라인을 고려한다.
“랜딩 패드”는 일반적으로, SRAM 셀(200)에 대한 중간 로컬 상호접속, 예컨대 (1) 디바이스-레벨 특징부(예컨대, 게이트 또는 소스/드레인)와, SRAM 셀(200)의 비트 라인(예컨대, 비트 라인(280A) 및/또는 비트 라인 바(280B)), 워드 라인(예컨대, 제1 워드 라인(290A) 및/또는 제2 워드 라인(310)) 또는 전압 라인(예컨대, VDD 라인(280C), 제1 VSS 라인(300A) 및/또는 제2 VSS 라인(300B)) 사이의 중간 로컬 상호접속, 또는 (2) 비트 라인, 워드 라인 또는 전압 라인 간의 중간 로컬 상호접속을 제공하는 금속 층에서의 금속 라인을 지칭한다. 예를 들어, M2 층에서의 제1 워드 라인(290A)은, 각각 워드 라인 랜딩 패드(280D)(M1 층에 있음) 및 워드 라인 랜딩 패드(280F)(M1 층에 있음)에 의해 디바이스 층(DL)에서의 패스-게이트 트랜지스터 PG-1, PG-2의 게이트에 접속되고; M3 층에서의 제1 VSS 라인(300A)은 제1 VSS 랜딩 패드(290B)(M2 층에 있음) 및 제1 VSS 랜딩 패드(280F)(M1 층에 있음)에 의해 디바이스 층(DL)에서의 풀다운 트랜지스터 PD-1의 소스에 접속되고; M3 층에서의 제2 VSS 라인(300B)은 제2 VSS 랜딩 패드(290C)(M2 층에 있음) 및 제2 VSS 랜딩 패드(280G)(M1 층에 있음)에 의해 디바이스 층(DL)에서의 풀다운 트랜지스터 PD-2의 소스에 접속되고; M4 층에서의 제2 워드 라인(310)은 워드 라인 랜딩 패드(300C)(M3 층에 있음)에 의해 M2 층에서의 제1 워드 라인(290A)에 접속된다. SRAM 셀(200)의 랜딩 패드는, 그의 위에 있는 비아에 충분한 랜딩 면적을 제공할 만큼 충분히 크며 SRAM 셀(200)의 비트 라인, 워드 라인 및/또는 전압 라인의 길이 치수보다는 작은 길이 치수를 갖는다. 도시된 실시예에서, SRAM 셀(200)의 랜딩 패드는 SRAM 셀(200)의 치수보다는 작은 치수, 예컨대 x-방향을 따라 셀 폭 W보다는 작은 치수, 및 y-방향을 따라 셀 높이 H보다는 작은 치수를 가지며, SRAM 셀(200)의 비트 라인, 워드 라인 및 전압 라인은 SRAM 셀(200)의 치수보다는 큰 치수, 예컨대 x-방향을 따라 셀 폭 W보다는 큰 치수, 및/또는 y-방향을 따라 셀 높이 H보다는 큰 치수를 갖는다. 예를 들어, M1 층에서, 비트 라인(280A), 비트 라인(280B) 및 VDD 라인(280C)은 y-방향을 따라 셀 높이 H보다는 큰 길이를 가지며, 워드 라인 랜딩 패드(280D), 워드 라인 랜딩 패드(280E), 제1 VSS 랜딩 패드(280F) 및 제2 VSS 랜딩 패드(280G)는 y-방향을 따라 셀 높이 H보다는 작은 길이를 갖는다. 또다른 예에서, M2 층에서, 제1 워드 라인(290A)은 x-방향을 따라 셀 폭 W보다는 큰 길이를 가지며, 제1 VSS 랜딩 패드(290B) 및 제2 VSS 랜딩 패드(290C)는 x-방향을 따라 셀 폭 W보다는 작은 길이를 갖는다. 또 다른 예에서, M3 층에서, 제1 VSS 라인(300A) 및 제2 VSS 라인(300B)은 y-방향을 따라 셀 높이 H보다는 큰 길이를 가지며, 워드 라인 랜딩 패드(300C)는 y-방향을 따라 셀 높이 H보다는 작은 길이를 갖는다. 일부 실시예에서, 비트 라인(280A)의 길이 및/또는 비트 라인 바(280B)의 길이는 비트 라인(280A) 및/또는 비트 라인 바(280B)에 대해 열 내의 복수의 SRAM 셀들의 전기적 접속을 허용하기에 충분하다. 일부 실시예에서, VDD 라인(280C)의 길이는 VDD 라인(280C)에 대해 열 내의 복수의 SRAM 셀들의 전기적 접속을 허용하기에 충분하다. 일부 실시예에서, 제1 워드 라인(290A)의 길이 및/또는 제2 워드 라인(310)의 길이는 제1 워드 라인(290A) 및/또는 제2 워드 라인(310)에 대해 행 내의 복수의 SRAM 셀들의 전기적 접속을 허용하기에 충분하다. 일부 실시예에서, 제1 VSS 라인(300A)의 길이 및/또는 제2 VSS 라인(300B)의 길이는 제1 VSS 라인(300A) 및/또는 제2 VSS 라인(300B)에 대해 열 내의 복수의 SRAM 셀들의 전기적 접속을 허용하기에 충분하다.
비트 라인 커패시턴스 및/또는 비트 라인 저항은, 20 nm 노드 내지 10 nm 노드 내지 3 nm 노드 이하와 같은 스케일링된 IC 기술 노드에서 더 빠른 동작 속도를 갖는 SRAM 셀을 달성하도록(예컨대, 전기 신호가 이동하는 거리를 감소시킴으로써) SRAM 셀 크기가 축소함에 따라 SRAM 성능에 있어서 중요한 요소가 되었다. 예를 들어, SRAM 셀 크기를 축소시키면, 저항(R)(즉, 전류 흐름에 대한 재료의 반대)과 커패시턴스(C)(즉, 전기 저하를 저장하기 위한 재료의 능력)의 곱으로부터 생기는 IC를 통한 전기 신호 속도의 지연을 일반적으로 나타내는 저항-커패시턴스(RC; resistance-capacitance) 지연을 감소시키게 되어야 한다. 그러나, 비트 라인 치수 및/또는 비트 라인 간격이 SRAM 셀 크기 축소와 함께 감소함에 따라 비트 라인 커패시턴스 및/또는 비트 라인 저항이 증가하는 것으로 관찰되었으며, 그에 의해 바람직하지 못하게 RC 지연을 증가시키고 기록/판독 속도와 같은 SRAM 속도를 감소시킨다. 따라서 SRAM 성능을 최적화하도록 비트 라인 커패시턴스와 비트 라인 저항 간의 트레이드오프가 고려되어야 한다. 예를 들어, 비트 라인과 디바이스 층 사이의 상호접속부(예컨대, 콘택, 비아 및/또는 금속 라인)의 수가 증가함에 따라 비트 라인 커패시턴스가 증가하고 MLI 특징부의 금속화 레벨이 감소함에 따라 라우팅 밀도가 통상적으로 증가하므로(즉, M1 층의 라우팅 밀도는 M2 층의 라우팅 밀도 또는 M3 층의 라우팅 밀도보다 더 큼), MLI 특징부의 최저 금속화 레벨(즉, M1 층)에 배치된 비트 라인은 비트 라인 커패시턴스를 감소시킬 수 있지만 비트 라인 저항을 증가시킬 수 있고(예를 들어, 비트 라인 및 패스-게이트 트랜지스터의 드레인을 접속시키도록 하나의 비아만 필요로 하지만, 더 높은 라우팅 사양을 충족시키도록 더 좁고 그리고/또는 더 얇은 비트 라인을 필요로 함으로써); MLI 특징부의 더 높은 금속화 레벨(예컨대, M2 층 또는 M3 층)에 배치된 비트 라인은 비트 라인 커패시턴스를 증가시킬 수 있지만 비트 라인 저항을 감소시킬 수 있다(예를 들어, 비트 라인 및 패스-게이트 트랜지스터의 드레인을 접속시키도록 하나보다 많은 비아 및 적어도 하나의 랜딩 패드를 필요로 하지만, M1 층의 라우팅 밀도 사양보다 더 낮은 라우팅 밀도 사양을 충족시키도록 더 넓고 그리고/또는 더 두꺼운 비트 라인을 허용함으로써).
SRAM 셀(200)은, 비트 라인 커패시턴스를 최소화하도록 기판(202) 위의 MLI 특징부의 최저 금속화 레벨인 M1 층에 비트 라인(여기서, 비트 라인(280A) 및 비트 라인 바(280B))을 배치하고, 비트 라인 저항을 최소화하도록 M1 층의 가장 넓은 금속 라인으로서 비트 라인을 구성함으로써, 이들 난제에 대처한다. 예를 들어, 비트 라인(280A) 및 비트 라인(280B)은 각각 폭 W1을 갖고, VDD 라인(280C)은 폭 W2를 갖고, 워드 라인 랜딩 패드(280D) 및 워드 라인 랜딩 패드(280E)는 각각 폭 W3을 갖고, 제1 VSS 랜딩 패드(280F) 및 제2 VSS 랜딩 패드(280G)는 각각 폭 W4를 갖는데, 여기에서 폭 W1은 M1 층에서의 금속 라인의 가장 넓고 가장 큰 폭이며, 폭 W2, 폭 W3 및 폭 W4는 각각 폭 W1보다 더 작다. 일부 실시예에서, 폭 W2에 대한 폭 W1의 비(즉, W1:W2)는 약 1.1 내지 약 2이고, 폭 W3에 대한 폭 W1의 비(즉, W1:W3)는 약 1.1 내지 약 2이고, 그리고/또는 폭 W4에 대한 폭 W1의 비(즉, W1:W4)는 약 1.1 내지 약 2이다. 비트 라인/다른 M1 라인에 대한 폭 비가 약 1.1보다 작으면, 비트 라인 저항을 감소시키기에 충분한 폭을 갖는 비트 라인을 제공하지 못할 수 있으며, 그에 의해 기록 용량과 같은 SRAM 성능을 저하시킬 수 있고(예컨대, 더 높은 비트 라인 저항은 더 불량한(즉, 더 큰) 비트 라인 IR 드롭을 유도함), 비트 라인/다른 M1 라인에 대한 폭 비가 약 2보다 크면, 비트 라인 저항을 증가시키는 폭을 갖는 비트 라인을 제공할 수 있고(즉, 비트 라인이 너무 넓음) 그리고/또는 셀 크기에 영향을 미칠 수 있으며(즉, 더 큰 폭 비를 고려하도록 더 큰 셀 크기가 필요할 수 있음), 이는 둘 다 판독 속도와 같은 SRAM 성능을 저하시킬 수 있다. 일부 실시예에서, SRAM 성능을 최적화하도록, 폭 W2에 대한 폭 W1의 비는 약 1.1 내지 약 1.4이고, 폭 W3에 대한 폭 W1의 비는 약 1.1 내지 약 1.4이고, 그리고/또는 폭 W4에 대한 폭 W1의 비(즉, W1:W4)는 약 1.1 내지 약 1.4이다. 도시된 실시예에 더하여, VDD 라인(280C)은 SRAM 셀(200)의 M1 층에서의 금속 라인의 가장 작은 폭을 갖는다(즉, 폭 W2는 또한 폭 W3 및 폭 W4보다도 작음). 일부 실시예에서, 폭 W2는 폭 W3 및/또는 폭 W4보다 더 크다. 일부 실시예에서, 폭 W2는 폭 W3 및/또는 폭 W4와 실질적으로 동일하다. 폭 W3은 폭 W4보다 크거나 작거나 또는 실질적으로 동일하다. 일부 실시예에서, 워드 라인 랜딩 패드(280D) 및 워드 라인 랜딩 패드(280E)는 상이한 폭을 갖는다. 일부 실시예에서, 제1 VSS 랜딩 패드(280F) 및 제2 VSS 랜딩 패드(280F)는 상이한 폭을 갖는다.
비트 라인(280A) 및 비트 라인 바(280B)를 M1 층에 배치함으로써 비트 라인 커패시턴스를 감소시키면서, 비트 라인(280A) 및 비트 라인 바(280B)를 M1 층의 가장 넓은 금속 라인으로 구성함으로써 비트 라인 저항을 감소시키는 것은, 종래의 SRAM 셀과 비교하여 최적화된 전기적 특성 및 SRAM 셀 밀도를 갖는 SRAM 셀(200)을 제공한다. 일부 실시예에서, 비트 라인(280A) 및/또는 비트 라인 바(280B)를 M1 층의 가장 넓은 금속 라인으로서 구성함으로써 제공되는 비트 라인 저항 감소는 비트 라인 IR 드롭을 감소시키며(즉, 전류가 비트 라인을 통해 흐를 때에 비트 라인에 걸친 전압 드롭), 이는 SRAM 판독/기록 속도를 증가시키고 그리고/또는 SRAM 판독/기록에 필요한 최소 동작 전압(Vmin)을 감소시킨다. 예를 들어, 저장 노드 SN에 논리 0을 기록하는데 사용되는 것과 같은 기록 동안, 패스-게이트 트랜지스터 PG-1는, 전원 공급 전압 VDD에 머무르는 것이 아니라, 비트 라인 BL(0) 상의 전압을 싱크시키도록 풀업 트랜지스터 PU-1보다 우세하여야(dominate) 한다. 큰 IR 드롭을 갖는 비트 라인은 패스-게이트 트랜지스터 PG-1의 구동 능력을 낮추며 그에 의해 더 높은 최소 동작 전압을 필요로 한다. 이와 달리, 비트 라인(280A) 및/또는 비트 라인 바(280B)는 최소 저항을 나타내도록 SRAM 셀(200) 내에 배치되고 구성되기 때문에, 비트 라인(280A) 및/또는 비트 라인 바(280B)는 종래의 SRAM 셀의 비트 라인에서 관찰되는 것보다 더 낮은 IR 드롭을 나타내며, 그에 의해 SRAM 성능을 개선한다.
게이트 비아(260A), 게이트 비아(260B), 소스/드레인 비아(270A-270F), 비아(285A-285D), 비아(295A-295C) 및 비아(305)와 같은 SRAM 셀(200)의 비아는 실질적으로 사각형 형상 및/또는 원형 형상이다(즉, 각각이, y-방향을 따른 치수와 실질적으로 동일한, x-방향을 따른 치수를 가짐). SRAM 셀(200)의 비아는 성능(예컨대, 저항 감소) 및/또는 레이아웃 풋프린트(예컨대, SRAM 셀(200)의 밀도 및/또는 크기 감소)를 최적화 및/또는 개선하도록 상이한 치수, 상이한 형상, 및/또는 치수 및/또는 형상의 조합을 가질 수 있다. 도시된 실시예에서, SRAM 셀(200)의 VSS 라인과 대응하는 소스/드레인 비아, 예컨대 소스/드레인 비아(270B) 및 소스/드레인 비아(270E)는, 풀다운 트랜지스터 PD-1, PD-2의 소스로부터 M1 층에의 상호접속 구조물(즉, 에피텍셜 소스/드레인 특징부(230C)를 제1 VSS 랜딩 패드(280F)에 접속시키는 소스/드레인 콘택(250C) 및 소스/드레인 비아(270B) 그리고 에피텍셜 소스/드레인 특징부(230H)를 제2 VSS 랜딩 패드(280G)에 접속시키는 소스/드레인 콘택(250F) 및 소스/드레인 비아(270E))과 연관된 접촉 저항을 감소시키도록, 실질적으로 직사각형 형상 및/또는 타원형 형상이다(즉, 각각이, y-방향을 따른 치수 D2와는 상이한, x-방향을 따른 치수 D1를 가짐). 이러한 소스/드레인 비아는 또한 슬롯-형상 비아로도 지칭될 수 있다. 일부 실시예에서, 치수 D2에 대한 치수 D1의 비(즉, D1:D2)는 약 1.5 내지 약 3이다. VSS 라인과 대응하는 소스/드레인 비아에 대한 최장 치수/최단 치수 비가 약 1.5보다 작으면, 원 형상 또는 원형 형상을 갖는 소스/드레인 비아를 제공하며, 이는 저항을 증가시키고 그리고/또는 임계 치수 정확도에 악영향을 미칠 수 있다. VSS 라인과 대응하는 소스/드레인 비아에 대한 최장 치수/최단 치수 비가 약 3보다 더 크면, 비트 라인 폭에 악영향을 미칠 수 있다. 예를 들어, 약 3보다 더 큰, 소스/드레인 비아(270B, 270E)에 대한 최장 치수/최단 치수 비를 제공하도록, 치수 D1가 증가할 때에, 소스/드레인 비아(270B, 270E)는 M1 층의 비트 라인 면적/영역, 예컨대 비트 라인(280A) 및 비트 라인 바(280B)가 M1 층 내에 위치되어 있는 면적/영역 안으로 연장되기 시작하여 중첩될 것이다. 따라서, 약 3보다 큰 최장 치수/최단 치수 비를 수용하도록 비트 라인 폭(예컨대, 폭 W1)이 바람직하게 못하게 감소되어, 예를 들어 소스/드레인 비아(270B)와 비트 라인(280A) 및/또는 소스/드레인 비아(270E)와 비트 라인 바(280B)의 바람직하지 못한 전기적 접속을 막을 것이다. 또한, 최장 치수/최단 치수 비가 약 3보다 클 때, M1 랜딩 패드 및 소스/드레인 비아(270B, 270E)의 적절한 전기적 접속을 보장하거나 M1 랜딩 패드 및 소스/드레인 비아(270B, 270E)의 오버레이를 개선하도록, 제1 VSS 랜딩 패드(280F) 및 제2 VSS 랜딩 패드(280G)의 폭 W4와 같은 M1 랜딩 패드의 폭이 증가될 수 있으며, 이는 또한 비트 라인 폭의 바람직하지 못한 감소를 필요로 할 수도 있다. 따라서, 소스/드레인 비아에 대한 최장 치수/최단 치수 비가 약 3보다 작으면, 소스/드레인 비아 저항을 최소화하면서, 비트 라인 저항 감소를 최대화하는 여기에 개시된 바와 같은 비트 라인 폭을 수용한다. 일부 실시예에서, SRAM 셀(200)의 VSS 라인과 대응하는 소스/드레인 콘택, 예컨대 소스/드레인 콘택(250C) 및 소스/드레인 콘택(250F)도 또한, 풀다운 트랜지스터 PD-1, PD-2의 소스로부터 M2 층에의 상호접속 구조물과 연관된 접촉 저항을 더 감소시킬 수 있는, 길이 대 폭의 비로 구성된다. 예를 들어, 소스/드레인 콘택(250C) 및/또는 소스/드레인 콘택(250F)의 y-방향을 따른 폭에 대한, 소스/드레인 콘택(250C) 및/또는 소스/드레인 콘택(250F)의 x-방향을 따른 길이의 비(즉, L/W)는 약 3보다 크다. 일부 실시예에서, 인접한 SRAM 셀은, 소스/드레인 콘택(예컨대, VSS 라인과 대응하는 소스/드레인 콘택(250C, 250F) 및/또는 소스/드레인 비아(270B, 270E))과 같은, VSS 라인과의 상호접속부를 공유할 수 있다. 이러한 실시예에서, VSS 라인과 대응하는 소스/드레인 콘택에 대한 길이/폭 비가 약 3보다 작으면, 인접한 SRAM 셀과 공유되는 셀 경계 MC로 연장되지 않을 수 있다. 일부 실시예에서, VSS 라인과 대응하는 소스/드레인 콘택에 대한 길이/폭 비가 약 3보다 크면, 소스/드레인 콘택(250C, 250F)이 셀 경계 MC를 넘어 인접한 SRAM 셀 안으로 연장됨을 보장할 수 있다.
본 개시는 SRAM 셀(200)의 비아 및 금속 라인의 다양한 배치를 고려한다. 도시된 실시예에서, M1 층에서의 비트 라인(280A), 비트 라인 바(280B) 및 VDD 라인(280C)은 셀 높이 H에 걸쳐 있고 셀 경계 MC의 상단 에지 및 하단 에지와 중첩되며 이를 넘어 연장되고; M2 층에서의 제1 워드 라인(290B)은 셀 폭 W에 걸쳐 있고 셀 경계 MC의 좌측 에지 및 우측 에지와 중첩되며 이를 넘어 연장되고; M3 층에서의 제1 VSS 라인(300A) 및 제2 VSS 라인(300B)은 셀 높이 H에 걸쳐 있고 셀 경계 MC의 상단 에지 및 하단 에지와 중첩되며 이를 넘어 연장되고; M4 층에서의 제2 워드 라인(310)은 셀 폭 W에 걸쳐 있고 셀 경계 MC의 좌측 에지 및 우측 에지와 중첩되며 이를 넘어 연장된다. 이러한 실시예에서, 비트 라인(280A), 비트 라인 바(280B), VDD 라인(280C), 제1 VSS 라인(300A) 및 제2 VSS 라인(300B)은 3개의 메모리 셀, 예컨대 SRAM 셀(200), SRAM 셀(200) 바로 위에 있으며 이에 인접한 SRAM 셀, 및 SRAM 셀(200) 바로 아래에 있으며 이에 인접한 SRAM 셀과 중첩될 수 있다. 이러한 실시예에서, 제1 워드 라인(290B) 및 제2 워드 라인(310)은 3개의 메모리 셀, 예컨대 SRAM 셀(200), SRAM 셀(200) 바로 좌측에 있으며 이에 인접한 SRAM 셀, 및 SRAM 셀(200) 바로 우측에 있으며 이에 인접한 SRAM 셀과 중첩될 수 있다. 도시된 실시예에 더하여, 소스/드레인 비아(270A), 소스/드레인 비아(270C), 소스/드레인 비아(270E), 제2 VSS 랜딩 패드(280G), 비아(285D), 제2 VSS 랜딩 패드(290C) 및 비아(295B)는 셀 경계 MC의 상단 에지와 중첩되고; 소스/드레인 비아(270B), 소스/드레인 비아(270D), 소스/드레인 비아(270F), 제1 VSS 랜딩 패드(280F), 비아(285C), 제1 VSS 랜딩 패드(290B) 및 비아(295A)는 셀 경계 MC의 하단 에지와 중첩되고; 게이트 비아(260A), 소스/드레인 비아(270B), 제1 워드 라인 랜딩 패드(280D), 제1 VSS 랜딩 패드(280F), 비아(285A), 제1 VSS 랜딩 패드(290B) 및 비아(295A)는 셀 경계 MC의 좌측 에지와 중첩되고; 게이트 비아(260B), 소스/드레인 비아(270E), 제1 워드 라인 랜딩 패드(280E), 제2 VSS 랜딩 패드(280G), 비아(285B), 제2 VSS 랜딩 패드(290C) 및 비아(295B)는 셀 경계 MC의 우측 에지와 중첩된다. 이러한 실시예에서, 소스/드레인 비아(270A) 및 소스/드레인 비아(270C)는 2개의 메모리 셀, 예컨대 SRAM 셀(200), 및 SRAM 셀(200) 바로 위에 있으며 이에 인접한 SRAM 셀과 중첩될 수 있고; 소스/드레인 비아(270D) 및 소스/드레인 비아(270F)는 2개의 메모리 셀, 예컨대 SRAM 셀(200), 및 SRAM 셀(200) 바로 아래에 있으며 이에 인접한 SRAM 셀과 중첩될 수 있고; 게이트 비아(260A), 제1 워드 라인 랜딩 패드(280D) 및 비아(285A)는 2개의 메모리 셀, 예컨대 SRAM 셀(200), 및 SRAM 셀(200) 바로 좌측에 있으며 이에 인접한 SRAM 셀과 중첩될 수 있고; 게이트 비아(260B), 제1 워드 라인 랜딩 패드(280E) 및 비아(285B)는 2개의 메모리 셀, 예컨대 SRAM 셀(200), 및 SRAM 셀(200) 바로 우측에 있으며 이에 인접한 SRAM 셀과 중첩될 수 있다. 이러한 실시예에서, 소스/드레인 비아(270E), 제2 VSS 랜딩 패드(280G), 비아(285D), 제2 VSS 랜딩 패드(290C) 및 비아(295B)는 4개의 메모리 셀, 예컨대 SRAM 셀(200), SRAM 셀(200) 바로 우측에 있으며 이에 인접한 SRAM 셀, SRAM(200) 바로 위에 있으며 이에 인접한 SRAM 셀, 및 SRAM 셀(200) 바로 대각(diagonal)에 있으며 이에 인접한 SRAM 셀(예컨대, 바로 우측의 SRAM 셀 및 바로 위의 SRAM 셀과 셀 경계를 공유하는 SRAM 셀)과 중첩될 수 있다. 이러한 실시예에서, 소스/드레인 비아(270B), 제1 VSS 랜딩 패드(280F), 비아(285C), 제1 VSS 랜딩 패드(290B) 및 비아(295A)는 4개의 메모리 셀, 예컨대 SRAM 셀(200), SRAM 셀(200) 바로 좌측에 있으며 이에 인접한 SRAM 셀, SRAM(200) 바로 아래에 있으며 이에 인접한 SRAM 셀, 및 SRAM 셀(200) 바로 대각에 있으며 이에 인접한 SRAM 셀(예컨대, 바로 좌측의 SRAM 셀 및 바로 아래의 SRAM 셀과 셀 경계를 공유하는 SRAM 셀)과 중첩될 수 있다.
더블 워드 라인 구조(즉, M2 층에서의 제1 워드 라인(290A) 및 M4 층에서의 제2 워드 라인(310), 둘 다 패스-게이트 트랜지스터 PG-1 및 패스-게이트 트랜지스터 PG-2에 전기적으로 접속됨)를 갖는 SRAM 셀(200)을 구성하는 것은, 단일 워드 라인 구조에 비교하여 워드 라인 저항을 감소시킴으로써 SRAM 성능을 더 최적화할 수 있다. 일부 실시예에서, 2개의 병렬 및 함께 전기 접속된 금속 워드 라인은 워드 라인 저항을 적어도 50% 만큼 감소시킬 수 있는 것으로 관찰되었다. 예를 들어, M2 층에서의 제1 워드 라인(290A)의 저항이 1X 제공되고 M4 층에서의 제2 워드 라인(310)의 저항이 0.8X 제공되는 경우, 이중 워드 라인 구조를 제공하도록 M2 층에서의 제1 워드 라인(290A) 및 M4 층에서의 제2 워드 라인(310)을 적층 및 접속시키는 것은 약 0.444X인 등가 워드 라인 저항을 제공할 수 있다(예컨대, 1/(1/1+1/0.8)X 0.444X). 제1 워드 라인(290A)과 제2 워드 라인(310) 사이의 상호접속 구조물(여기에서, 비아(295C), 워드 라인 랜딩 패드(300C) 및 비아(305)에 의해 형성됨)은 이하 워드 라인 스트랩, 워드 라인 스트랩 모듈 및/또는 워드 라인 픽업 영역으로 지칭된다. 도시된 실시예에서, SRAM 셀(200)은 VDD 라인(280C) 위의 SRAM 셀(200)의 중앙 영역에 단일 워드 라인 스트랩을 포함한다. 일부 실시예에서, SRAM 셀(200)은 제1 워드 라인(290A) 및 제2 워드 라인(310)을 접속시키는 복수의 워드 라인 스트랩을 포함한다. 일부 실시예에서, 워드 라인 스트랩은 SRAM 셀(200)에 위치되지 않지만, 대신 SRAM 셀(200)이 더블 워드 라인 구조를 공유하는 SRAM 셀에 위치된다. 예를 들어, SRAM 셀(200)이 행 및 열로 배열된 SRAM 셀들을 갖는 메모리 어레이로 통합되는 경우에, 워드 라인 스트랩은 SRAM 셀(200)과 동일 행에 있는 SRAM 셀에 위치될 수 있다. 이러한 것이 도 7에 도시되어 있으며, 도 7은 본 개시의 다양한 양상에 따라 더블 워드 라인 구조를 갖는 SRAM-기반 메모리(400)의 부분 평면도이다. 명확하고 단순하게 하기 위하여, 도 1의 메모리(100) 및 도 7의 메모리(400)의 유사한 특징들은 동일한 참조 번호로 식별된다. 도 7에서, 메모리 어레이(12)는 4 X 8 SRAM 어레이(즉, 4개의 열, 8개의 행)이며, 여기에서 각각의 행은 한 쌍의 에지 셀(30) 사이에 4개의 SRAM 셀(200)을 가지며, 각각의 열은 한 쌍의 에지 셀(30) 사이에 8개의 SRAM 셀(200)을 갖는다. 각각의 행의 SRAM 셀들(200)은, M2 층에서의 제1 워드 라인(290A)과 같은 제1 워드 라인, 및 M4 층에서의 제2 워드 라인(310)과 같은 제2 워드 라인을 공유하는데, 여기에서 각각의 행은 그 행의 적어도 하나의 SRAM 셀(200)(즉, 비트 셀)에 위치된 워드 라인 스트랩 및 그 행의 적어도 하나의 에지 셀(30)에 위치된 워드 라인 스트랩을 갖는다. 예를 들어, 행(R1-R8)의 각각은, 그의 SRAM 셀(200) 중 하나에 위치된 각자의 워드 라인 스트랩(410A)(즉, 행 내의 4개의 SRAM 셀(200)은 제1 워드 라인, 제2 워드 라인 및 각자의 워드 라인 스트랩(410A)을 공유함), 및 그의 에지 셀(30) 중 하나에 위치된 각자의 워드 라인 스트랩(410B)을 갖는다. 도시된 실시예에서, 행(R1-R8)의 각각은 각자의 에지 셀(30) 둘 다에 위치된 각자의 워드 라인 스트랩(410B)을 갖는다. 각각의 행이 4개보다 많은 SRAM 셀(200)을 갖는 실시예에서, 워드 스트랩은 행 내의 4개의 SRAM 셀마다, 행 내의 8개의 SRAM 셀마다, 또는 행 내의 다른 개수의 SRAM 셀마다 형성되어 공유될 수 있다. 일부 실시예에서, 워드 라인 스트랩(410A)은 상이한 열에 배열된다. 일부 실시예에서, 워드 라인 스트랩(410A)은 동일한 열에 배열된다. 도 7에서, 열 C1은 하나의 워드 라인 스트랩(410A)을 갖고, 열 C2는 2개의 워드 라인 스트랩(410A)을 갖고, 열 C3은 3개의 워드 라인 스트랩(410A)을 갖고, 열 C4는 2개의 워드 라인 스트랩(410A)을 가지며, 여기에서 워드 라인 스트랩(410A)은 y-방향을 따라 바로 인접한 SRAM 셀(200)에는 위치되지 않는다. 메모리 어레이(12)에서의 워드 라인 스트랩(410A)의 임의의 구성이 본 개시에 의해 고려된다. 도 7은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 메모리(400)에 추가될 수 있고, 상기에 기재된 특징의 일부는 메모리(400)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
더블 VSS 라인 구조를 갖는 SRAM 셀(200)을 구성하는 것은 단일 VSS 라인 구조에 비교하여 VSS 라인 저항을 감소시킴으로써 SRAM 성능을 더 최적화할 수 있다. 일부 실시예에서, 더블 워드 라인 구조와 마찬가지로, 2개의 병렬 및 함께 전기 접속된 금속 VSS 라인은 VSS 라인 저항을 적어도 50% 만큼 감소시킬 수 있는 것으로 관찰되었다. 도 8a 내지 도 8c는 본 개시의 다양한 양상에 따라 더블 VSS 라인 구조를 갖는 SRAM-기반 메모리의 다양한 층들의 다양한 상부 평면도이다. 예를 들어, 도 8a는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM-기반 메모리의 M2 층, V2 층, M3 층, V3 층 및 M4 층(예컨대, M2/V2/M3/V3/M4)에서의 전도성 특징부의 상부 평면도이고; 도 8b는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM-기반 메모리의 M2 층, V2 층 및 M3 층(예컨대, M2/V2/M3)에서의 전도성 특징부의 상부 평면도이고; 도 8c는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM-기반 메모리의 M3 층, V3 층 및 M4 층(예컨대, M3/V3/M4)에서의 전도성 특징부의 상부 평면도이다. 도 8a 내지 도 8c는 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가적인 특징들이 SRAM-기반 메모리에 추가될 수 있고, 아래에 기재된 특징의 일부는 SRAM-기반 메모리의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
도 8a 내지 도 8c에서, SRAM 셀(200)은 SRAM 셀(200-1), SRAM 셀(200-2), SRAM 셀(200-3), SRAM 셀(200-4), SRAM 셀(200-5), SRAM 셀(200-6) 및 SRAM 셀(200-7)을 더 포함하는 메모리 어레이의 일부이며, 이들의 각각은 SRAM 셀(200)과 유사하게 구성될 수 있다. 메모리 어레이의 2개의 바로 인접한 열(예컨대, 열 N 및 열 N+1, 여기에서 N은 메모리 어레이 내의 열의 번호임) 및 4개의 바로 인접한 행(예컨대, 행 M, 행 M+1, 행 M+2 및 행 M+3, 여기에서 M은 메모리 어레이 내의 행의 번호임)이 도시되어 있으며, 여기에서 SRAM 셀(200)은 행 M, 열 N에 있다. M2 층은, 제1 워드 라인(290A)이 SRAM 셀(200) 및 SRAM 셀(200-4)에 의해 공유되도록 행 M을 따라 연속으로 연장되는 SRAM 셀(200)의 제1 워드 라인(290A); 제1 워드 라인(290D)이 SRAM 셀(200-1) 및 SRAM 셀(200-5)에 의해 공유되도록 행 M+1을 따라 연속으로 연장되는 제1 워드 라인(290D); 제1 워드 라인(290E)이 SRAM 셀(200-2) 및 SRAM 셀(200-6)에 의해 공유되도록 행 M+2를 따라 연속으로 연장되는 제1 워드 라인(290E); 및 제1 워드 라인(290F)이 SRAM 셀(200-3) 및 SRAM 셀(200-7)에 의해 공유되도록 행 M+3을 따라 연속으로 연장되는 제1 워드 라인(290F)을 포함한다. 이러한 구성으로, 메모리 어레이의 각각의 SRAM 셀은, V0 층에서의 게이트 비아, M1 층에서의 워드 라인 랜딩 패드, 및 V1 층에서의 비아를 포함하는, M2 층 아래의 각자의 제1 워드 라인 상호접속 구조물에 의해, 각자의 풀다운 트랜지스터 PD-1의 게이트 및 각자의 풀다운 트랜지스터 PD-2의 게이트에 전기적으로 접속된 각자의 제1 워드 라인(예컨대, 제1 워드 라인(290A), 제1 워드 라인(290D), 제1 워드 라인(290E) 또는 제1 워드 라인(290F))을 갖는다.
M3 층은, 제1 VSS 라인(300A)이 열 N의 SRAM 셀들(여기에서, SRAM 셀(200), SRAM 셀(200-1), SRAM 셀(200-2) 및 SRAM 셀(200-3))에 의해 공유되도록 y-방향을 따라 연속으로 연장되는 SRAM 셀(200)의 제1 VSS 라인(300A); 제2 VSS 라인(300B)이 열 N의 SRAM 셀들 및 열 N+1의 SRAM 셀들(여기에서, SRAM 셀(200-4), SRAM 셀(200-5), SRAM 셀(200-6) 및 SRAM 셀(200-7))에 의해 공유되도록 y-방향을 따라 연속으로 연장되는 SRAM 셀(200)의 제2 VSS 라인(300B); 및 제1 VSS 라인(300D)이 열 N+1의 SRAM 셀들에 의해 공유되도록 y-방향을 따라 연속으로 연장되는 제1 VSS 라인(300D)을 포함한다. 제2 VSS 라인(300B)은 열 N에 있는 SRAM 셀들의 셀 경계와 열 N+1에 있는 SRAM 셀의 셀 경계 사이의 계면과 중첩된다. 이러한 구성으로, 메모리 어레이의 각각의 SRAM 셀은, 각각이 CO 층에서의 소스/드레인 콘택, V0 층에서의 소스/드레인 비아, M1 층에서의 제1 VSS 랜딩 패드, V1 층에서의 비아, M2 층에서의 제2 VSS 랜딩 패드, 및 V2 층에서의 비아를 포함하는, M3 층 아래의 VSS 상호접속 구조물에 의해, 각각 각자의 풀다운 트랜지스터 PD-1의 소스 및 각자의 풀다운 트랜지스터 PD-2의 소스에 전기적으로 접속된, 각자의 제1 VSS 라인(예컨대, 제1 VSS 라인(300A) 또는 제1 VSS 라인(300D)) 및 각자의 제2 VSS 라인(예컨대, 제2 VSS 라인(300B))을 갖는다. 도 8a 내지 도 8c에서, M2 층 내지 V2 층에서의 VSS 상호접속 구조물의 일부, 예컨대 제1 VSS 랜딩 패드(290B)(제1 VSS LP2) 및 비아(295A)를 포함하는, SRAM 셀(200) 및 SRAM 셀(200-1)에 의해 공유되는 제1 VSS 상호접속 구조물, 제2 VSS 랜딩 패드(290C)(제2 VSS LP2) 및 비아(295B)를 포함하는, SRAM 셀(200) 및 SRAM 셀(200-4)에 의해 공유되는 제2 VSS 상호접속 구조물, 제1 VSS 랜딩 패드(290G)(제1 VSS LP2) 및 비아(295D)를 포함하는, SRAM 셀(200-2) 및 SRAM 셀(200-3)에 의해 공유되는 제1 VSS 상호접속 구조물, 제2 VSS 랜딩 패드(290H)(제2 VSS LP2) 및 비아(295E)를 포함하는, SRAM 셀(200-3) 및 SRAM 셀(200-7)에 의해 공유되는 제2 VSS 상호접속 구조물, 제1 VSS 랜딩 패드(290I)(제1 VSS LP2) 및 비아(295F)를 포함하는, SRAM 셀(200-4) 및 SRAM 셀(200-5)에 의해 공유되는 제1 VSS 상호접속 구조물, 제2 VSS 랜딩 패드(290J)(제2 VSS LP2) 및 비아(295G)를 포함하는, SRAM 셀(200-5) 및 SRAM 셀(200-6)에 의해 공유되는 제2 VSS 상호접속 구조물, 및 제1 VSS 랜딩 패드(290K)(제1 VSS LP2) 및 비아(295H)를 포함하는, SRAM 셀(200-6) 및 SRAM 셀(200-7)에 의해 공유되는 제1 VSS 상호접속 구조물이 도시되어 있다.
M4 층은, 제2 워드 라인(310)이 SRAM 셀(200) 및 SRAM 셀(200-4)에 의해 공유되도록 행 M을 따라 연속으로 연장되는 SRAM 셀(200)의 제2 워드 라인(310); 제2 워드 라인(310A)이 SRAM 셀(200-1) 및 SRAM 셀(200-5)에 의해 공유되도록 행 M+1을 따라 연속으로 연장되는 제2 워드 라인(310A); 제2 워드 라인(310B)이 SRAM 셀(200-2) 및 SRAM 셀(200-6)에 의해 공유되도록 행 M+2를 따라 연속으로 연장되는 제2 워드 라인(310B); 및 제2 워드 라인(310C)이 SRAM 셀(200-3) 및 SRAM 셀(200-7)에 의해 공유되도록 행 M+3을 따라 연속으로 연장되는 제2 워드 라인(310C)을 포함한다. 이러한 구성으로, 메모리 어레이의 각각의 SRAM 셀은, 각각이 V2 층에서의 비아, M3 층에서의 워드 라인 랜딩 패드, 및 V3 층에서의 비아를 포함하는, M2 층과 M4 층 사이의 워드 라인 스트랩에 의해, 각자의 제1 워드 라인(예컨대, 제1 워드 라인(290A), 제1 워드 라인(290D), 제1 워드 라인(290E), 또는 제1 워드 라인(290F))에 전기적으로 접속된 각자의 제2 워드 라인(예컨대, 제2 워드 라인(310), 제2 워드 라인(310A), 제3 워드 라인(310B) 또는 제2 워드 라인(310C))을 갖는다. 도 8a 내지 도 8c에서, 비아(295C), 워드 라인 랜딩 패드(300C) 및 비아(305)를 포함하는 워드 라인 스트랩이 SRAM 셀(200) 및 SRAM 셀(200-4)에 의해 공유되고; 비아(295I), 워드 라인 랜딩 패드(300E) 및 비아(305A)를 포함하는 워드 라인 스트랩이 SRAM 셀(200-1) 및 SRAM 셀(200-5)에 의해 공유되고; 비아(295J), 워드 라인 랜딩 패드(300F) 및 비아(305B)를 포함하는 워드 라인 스트랩이 SRAM 셀(200-2) 및 SRAM 셀(200-6)에 의해 공유되고; 비아(295K), 워드 라인 랜딩 패드(300G) 및 비아(305C)를 포함하는 워드 라인 스트랩이 SRAM 셀(200-3) 및 SRAM 셀(200-7)에 의해 공유된다. 워드 라인 랜딩 패드(300E), 워드 라인 랜딩 패드(300F) 및 워드 라인 랜딩 패드(300G)는 M3 층의 일부를 형성한다. 비아(305A), 비아(305B) 및 비아(305C)는 V3 층의 일부를 형성한다.
파워 메시(power mesh)를 갖는 메모리를 제공하기 위해, 각각의 SRAM 셀은 M4 층에서의 제3 VSS 라인을 더 가지며, 이는 그 각자의 제1 VSS 라인 및 그 각자의 제2 VSS 라인에 전기적으로 접속된다. 예를 들어, M4 층은, VSS 웰 스트랩(여기에서, 비아(305D))에 의해 제1 VSS 라인(300A)에, VSS 웰 스트랩(여기에서, 비아(305E))에 의해 제1 VSS 라인(300D)에, 그리고 VSS 웰 스트랩(여기에서, 비아(305F))에 의해 제2 VSS 라인(300B)에 전기적으로 접속된 제3 VSS 라인(320)을 포함한다. 비아(305D), 비아(305E) 및 비아(305F)는 V3 층의 일부를 형성한다. 비아(305D-305E)를 이용해 M4 층에서의 VSS 라인(예컨대, 제3 VSS 라인(320))에 M3 층에서의 VSS 라인(예컨대, 제1 VSS 라인(300A), 제2 VSS 라인(300B) 및 제1 VSS 라인(300D))을 상호접속시키는 것은 더블 VSS 라인 구조(파워 메시로도 지칭됨)를 제공하며, 이는 VSS 라인 저항을 감소시킬 수 있다. 제3 VSS 라인(320)은, 제3 VSS 라인(320)이 실질적으로 x-방향을 따라 종 방향을 갖도록(그리고 M4 층의 제2 워드 라인과 실질적으로 평행함), x-방향(즉, 제1 라우팅 방향)을 따라 라우팅되고 연속으로 연장된다. 도시된 실시예에서, 제3 VSS 라인(320)은 행 M+1에 있는 SRAM 셀들의 셀 경계와 행 M+2에 있는 SRAM 셀들의 셀 경계 사이의 계면과 중첩되며, 8개의 SRAM 셀(즉, SRAM 셀(200), SRAM 셀(200-1), SRAM 셀(200-2), SRAM 셀(200-3), SRAM 셀(200-4), SRAM 셀(200-5), SRAM 셀(200-6) 및 SRAM 셀(200-7))에 의해 공유된다. 도시된 실시예에 더하여, 제3 VSS 라인(320)이 2개의 제2 워드 라인마다 그 사이에 배열되도록, 제3 VSS 라인(320)이 제2 워드 라인(310A)과 제2 워드 라인(310B) 사이에 위치된다. 일부 실시예에서, 제3 VSS 라인은, 제2 워드 라인 쌍마다, 매 2개의 제2 워드 라인마다, 매 4개의 제2 워드 라인마다, 매 8개의 제2 워드 라인마다, 또는 다른 수의 제2 워드 라인마다 그 사이에 배치된다. 일부 실시예에서, 열(예컨대, 열 N 또는 열 N+1) 내의 4개의 SRAM 셀이 제3 VSS 라인을 공유한다. 일부 실시예에서, 열 내의 2개의 SRAM 셀이 제3 VSS 라인을 공유한다. 일부 실시예에서, 열 내의 또다른 수의 SRAM 셀이 제3 VSS 라인을 공유한다. 도시된 실시예에서, 제3 VSS 라인(320)의 폭은 제2 워드 라인의 폭보다 더 작다. 일부 실시예에서, 제3 VSS 라인(320)의 폭은 M4 층에서의 금속 라인의 가장 좁은 것이다. 일부 실시예에서, 제3 VSS 라인(320)의 폭은 제2 워드 라인의 폭보다 더 크다.
일부 실시예에서, SRAM 셀(200)은 로직 셀(종종 표준 셀로 지칭됨)과 동일 웨이퍼 상에서 제조된다. 이러한 실시예에서, SRAM 셀(200)의 M1 층 및 로직 셀의 M1 층은 SRAM 성능과 로직 밀도 둘 다를 최적화하도록(공동-최적화) 구성될 수 있다. 예를 들어, 도 9a는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(200)의 M1 층에서의 전도성 특징부의 상부 평면도 및 도 9a의 라인 A-A를 따라 SRAM 셀(200)의 M1 층에서의 전도성 특징부의 단면도이고; 도 9b는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 로직 셀의 M1 층에서의 전도성 특징부의 상부 평면도 및 도 9b의 라인 A-A를 따라 로직 셀의 M1 층에서의 전도성 특징부의 단면도이다. 로직 셀은 셀 경계 LC를 가지며, 이는 제1 방향을 따라 셀 폭 CW과 같은 제1 치수(예컨대 x-방향을 따라 x-피치), 및 제2 방향을 따라 셀 높이 CH와 같은 제2 치수(예컨대, y-방향을 따라 y-피치)를 갖는다. 도시된 바와 같은 일부 실시예에서, 셀 폭 CW은 셀 폭 W보다 더 작고, 셀 높이 CH는 셀 높이 H보다 더 크다. 로직 셀의 M1 층은 디바이스 층에 전기적으로 접속된 금속 라인, 예컨대 VDD 라인(410A), VSS 라인(410B), 금속 라인(410C), 금속 라인(410D), 금속 라인(410E) 및 금속 라인(410F)을 포함한다. 로직 셀의 디바이스 층은 NFET 및 PFET와 같은 트랜지스터를 포함하며, 이들의 각각은 소스와 드레인 사이에 배치된 게이트를 갖고, 여기에서 로직 셀의 M1 층은 트랜지스터의 적어도 하나의 게이트, 적어도 하나의 소스 및/또는 적어도 하나의 드레인에 전기적으로 접속된다. 일부 실시예에서, 로직 셀의 트랜지스터의 게이트는 SRAM 셀(200)의 게이트와 동일한 방향(즉, x-방향)을 따라 길이방향 연장되고, 로직 셀의 M1 층의 금속 라인은 게이트 길이 방향에 실질적으로 수직인 라우팅 방향을 갖는다(즉, VDD 라인(410A), VSS 라인(410B) 및 금속 라인(410C-410F)은 y-방향을 따라 길이방향 연장됨). 금속 라인(410C-410F)(인트라셀 M1 라인으로도 지칭됨)은 피치 P를 가지며, 이는 로직 셀의 M1 층에서의 금속 라인의 최소(가장 작은) 피치이다. 로직 셀의 M1 층의 금속 라인(예컨대, VDD 라인(410A), VSS 라인(410B) 및 금속 라인(410C-410F))은 z-방향을 따라 두께 T1을 갖는다. 두께 T1은 로직 셀에서의 M1 층의 금속 라인의 저항을 감소시키고 최소화하도록 피치 P보다 더 크다. 일부 실시예에서, 피치 P에 대한 두께 T1의 비(즉, T1:P)는 약 1.05 내지 약 2이다. 약 1.05보다 더 작은 두께/피치 비는 원하는 금속 저항 감소를 제공하지 못할 수 있으며, 약 2보다 더 큰 두께/피치 비는 종래의 콘택 다마신 제조 프로세스와 끊김없이 통합하기에는 너무 큰 금속 종횡비(즉, 금속 폭에 대한 금속 두께의 비)를 제공할 수 있다. SRAM 셀(200)의 M1 층의 금속 라인(예컨대, 비트 라인(280A), 비트 라인 바(280B), VDD 라인(280C), 워드 라인 랜딩 패드(280D), 워드 라인 랜딩 패드(280E), 제1 VSS 랜딩 패드(280F) 및/또는 제2 VSS 랜딩 패드(280F))은 z-방향을 따라 두께 T2를 갖는다. 일부 실시예에서, 두께 T2는 SRAM 셀(200)의 M1 층에서의 저항을 감소시키도록 두께 T1와 실질적으로 동일하다. 이러한 실시예에서, SRAM 셀(200)의 M1 층 및 로직 셀의 M1 층은 동시에 제조될 수 있는데, 일부 실시예에서, 에칭, 평탄화 등과 연관된 것과 같은 로딩 효과로부터 생길 수 있는 두께 T2와 두께 T1 간의 임의의 차이는 약 10%보다 더 작다. 일부 실시예에서, 두께 T2는 SRAM 셀(200)의 M1 층에서의 금속 라인의 최소 피치보다 더 작다. 일부 실시예에서, 두께 T2는 SRAM 셀(200)의 M1 층에서의 금속 라인의 최소 피치보다 더 크다. 일부 실시예에서, 두께 T2는 SRAM 셀(200)의 M1 층에서의 금속 라인의 최소 피치와 실질적으로 동일하다. 도 9a 및 도 9b는 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 SRAM 셀(200) 및/또는 로직 셀에 추가될 수 있고, 아래에 기재된 특징의 일부는 SRAM 셀(200) 및/또는 로직 셀의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
일부 실시예에서, M1 층 내지 M4 층에서의 금속 라인의 일부의 단면적을 증가시키고 그에 의해 이러한 금속 라인의 저항을 감소시킴으로써 SRAM 성능을 더 최적화하도록 SRAM 셀(200)의 레이아웃에 조그가 추가될 수 있다. 예를 들어, M1 층에서의 VDD 라인 및/또는 M2 층에서의 제1 워드 라인에 조그가 추가될 수 있으며, 그리하여 VDD 라인 및/또는 제1 워드 라인은 그의 길이를 따라 다양한 폭을 가지며, 그의 길이를 따라 실질적으로 균일한 폭을 갖는 VDD 라인 및/또는 제1 워드 라인보다 더 적은 저항을 나타낸다(그의 더 큰 단면적으로 인해). 도 10은 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, 다양한 폭을 갖는 VDD 라인 및 워드 라인을 갖는 SRAM 셀(500)의 상부 평면도이다. 도 11a 내지 도 11e는 본 개시의 다양한 양상에 따라 도 11의 SRAM 셀(500)의 다양한 층들의 다양한 상부 평면도이다. 예를 들어, 도 11a는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(500)의 디바이스 층, 및 CO 층 및 V0 층(예컨대, DL/CO/V0)에서의 전도성 특징부의 상부 평면도이고; 도 11b는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(500)의 V0 층, M1 층 및 V1 층(예컨대, V0/M1/V1)에서의 전도성 특징부의 상부 평면도이고; 도 11c는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(500)의 V1 층, M2 층 및 V2 층(예컨대, V1/M2/V2)에서의 전도성 특징부의 상부 평면도이고; 도 11d는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(500)의 V2 층, M3 층 및 V3 층(예컨대, V2/M3/V3)에서의 전도성 특징부의 상부 평면도이고; 도 11e는 본 개시의 다양한 양상에 따라, 부분적으로 또는 전체적으로, SRAM 셀(500)의 M3 층, V3 층 및 M4 층(예컨대, M3/V3/M4)에서의 전도성 특징부의 상부 평면도이다. 명확하고 단순하게 하기 위하여, 도 5a, 도 5b, 및 도 6a 내지 도 6e에서의 SRAM 셀(200) 그리고 도 10 및 도 11a 내지 도 11e에서의 SRAM 셀(500)의 유사한 특징들은 동일한 참조 번호로 식별된다. SRAM 셀(500)은 도 1의 메모리(10) 및/또는 도 7의 메모리(400)에서 구현될 수 있다. 일부 실시예에서, SRAM 셀(500)의 특징부는 도 2 및/또는 도 3에 도시된 바와 같은 SRAM 회로를 제공하도록 구성된다. 일부 실시예에서, SRAM 셀(500)은 도 8a 내지 도 8c에 관련하여 도시 및 기재된 바와 같은 파워 메시를 갖도록 그리고/또는 도 9a 및 도 9b에 관련하여 도시 및 기재된 바와 같은 로직 셀에 대한 치수를 갖도록 구성된다. 도 10 및 도 11a 내지 도 11e는 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 SRAM 셀(500)에 추가될 수 있고, 아래에 기재된 특징의 일부는 SRAM 셀(500)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
도 10 및 도 11a 내지 도 11e에서, SRAM 셀(500)은, SRAM 셀(200)에서 지정된 대로 VDD 라인(280C)과 대응하는, 폭 W2를 갖는 스트립 부분(582A)에 의해 형성된, M1 층에서의 VDD 라인(580C), SRAM 셀의 SRAM 설계 레이아웃의 VDD 라인에 추가된 조그와 대응하는, 폭 W5를 갖는 조그 부분(582B)(예를 들어, SRAM 셀(200)의 경우), 및 SRAM 셀의 SRAM 설계 레이아웃의 VDD 라인에 추가된 조그와 대응하는, 폭 W6을 갖는 조그 부분(582C)을 포함한다. 일부 실시예에서, 폭 W5 및 폭 W6은 동일하다. 일부 실시예에서, 폭 W5 및 폭 W6은 상이하다. 상호접속 영역의 단면적을 증가시키도록 VDD 라인의 상호접속 영역(면적)에 조그가 추가되며, 그에 의해 VDD 라인의 저항을 감소시킨다. 도시된 실시예에서, 조그 부분(582B)은 셀 경계 MC의 상단 에지에 위치된 VDD 라인(580C)의 단부에 있는 상호접속 영역에서 폭 W7(즉, 폭 W2와 폭 W5의 합)을 갖는 VDD 라인(580C)을 제공하고, 조그 부분(582C)은 셀 경계 MC의 하단 에지에 위치된 VDD 라인(580C)의 단부에 있는 상호접속 영역에서 폭 W8(즉, 폭 W2와 폭 W6의 합)을 갖는 VDD 라인(580C)을 제공한다. 폭 W7 및 폭 W8은 각각 폭 W2보다 더 크다. 일부 실시예에서, 폭 W7 및 폭 W8은 동일하다. 일부 실시예에서, 폭 W7 및 폭 W8은 상이하다. 도시된 실시예에 더하여, 비트 라인(280A) 및 비트 라인 바(280B)가 M1 층의 금속 라인의 가장 큰 폭을 가짐을 보장하도록, 폭 W7 및 폭 W8은 각각 폭 W1보다 더 작다. VDD 라인의 상호접속 영역의 단면적을 증가시키면, VDD 라인을 소스/드레인 콘택에(그리고 그에 따라 아래의 소스/드레인 영역에) 접속시키는 V0 층에서의 소스/드레인 비아의 단면적을 증가시킬 수 있게 해준다. 예를 들어, SRAM 셀(500)은, 풀업 트랜지스터 PU-1, PU-2의 소스로부터 VDD 라인(580C)에의 상호접속 구조물과 연관된 접촉 저항을 감소시키도록, 실질적으로 직사각형 형상 및/또는 타원형 형상인(즉, 각각이, y-방향을 따른 치수 D4와는 상이한, x-방향을 따른 치수 D3를 가짐) 소스/드레인 비아(570C)(소스/드레인 비아(270C) 대신) 및 소스/드레인 비아(570D)(소스/드레인 비아(270D) 대신)를 포함할 수 있다. 이러한 소스/드레인 비아는 또한 슬롯-형상 비아로도 지칭될 수 있다. 일부 실시예에서, 치수 D4에 대한 치수 D3의 비(즉, D3:D4)는 약 1.1 내지 약 2이다. VDD 라인과 대응하는 소스/드레인 비아에 대한 최장 치수/최단 치수 비가 약 1.1보다 더 작으면, 원하는 비아 저항 감소를 제공하지 못할 수 있으며, VDD 라인과 대응하는 소스/드레인 비아에 대한 최장 치수/최단 치수 비가 약 2보다 더 크면, 너무 커서 인접한 비트 라인의 폭에 악영향을 미칠 수 있다(예를 들어, 더 큰 소스/드레인 비아를 수용하도록 더 넓은 VDD 라인 폭 및/또는 더 얇은 비트 라인 폭을 필요로 함으로써).
SRAM 셀(500)은, SRAM 셀(200)에서 지정된 대로 제1 워드 라인(290A)과 대응하는, 폭 W9를 갖는 스트립 부분(592A)에 의해 형성된, M2 층에서의 제1 워드 라인(590A), SRAM 셀의 SRAM 설계 레이아웃의 제1 워드 라인에 추가된 조그와 대응하는, 폭 W10를 갖는 조그 부분(592B)(예를 들어, SRAM 셀(200)의 경우), 및 SRAM 셀의 SRAM 설계 레이아웃의 제1 워드 라인에 추가된 조그와 대응하는, 폭 W11을 갖는 조그 부분(592C)을 더 포함한다. 일부 실시예에서, 폭 W10 및 폭 W11은 동일하다. 일부 실시예에서, 폭 W10 및 폭 W11은 상이하다. 상호접속 영역의 단면적을 증가시키도록 제1 워드 라인의 상호접속 영역에 조그가 추가되며, 그에 의해 제1 워드 라인의 저항을 감소시키고 워드 라인 지연을 감소시킨다. 도시된 실시예에서, 조그 부분(592B)은 스트립 부분(592A)의 길이의 상부 부분을 따라 스트립 부분(592A)의 제1 단부로부터 연장되고, 조그 부분(592C)은 스트립 부분(592A)의 길이의 하부 부분을 따라 스트립 부분(592A)의 제2의 대향 단부로부터 연장되고, 조그 부분(592B)과 조그 부분(592C)은 둘 다 스트립 부분(592A)의 중앙 부분과 중첩되도록 연장된다. 이러한 구성은, 셀 경계 MC 내에 위치된 제1 워드 라인(590A)의 중심 상호접속 영역에서 폭 W12(즉, 폭 W9, 폭 W10 및 폭 W11의 합)를 갖는 중앙 부분, 셀 경계 MC의 좌측 에지에 위치된 제1 워드 라인(590A)의 단부 상호접속 영역에서 폭 W13(즉, 폭 W9 및 폭 W10의 합)을 갖는 단부 부분, 및 셀 경계 MC의 우측 에지에 위치된 제1 워드 라인(590A)의 단부 상호접속 영역에서 폭 W14(즉, 폭 W9 및 폭 W11의 합)를 갖는 단부 부분을 갖는 제1 워드 라인(590A)을 제공한다. 폭 W13 및 폭 W14는 각각 폭 W12보다 더 작으며, 그리하여 제1 워드 라인(590A)의 중앙 부분은 제1 워드 라인(590A)의 단부 부분(예컨대, 셀 경계 부분)보다 더 넓다. 일부 실시예에서, 폭 W13 및 폭 W14는 동일하다. 일부 실시예에서, 폭 W13 및 폭 W14는 상이하다. 일부 실시예에서, 에지 폭(즉, 폭 W13 및/또는 폭 W14)에 대한 중심 폭(즉, 폭 W12)의 비는 약 1.1 내지 약 2이다. 약 1.1보다 작은 중심 폭/에지 폭 비는 원하는 워드 라인 저항 감소를 제공하지 못할 수 있으며(예컨대, 워드 라인 저항 감소는 무시할 수 있음), 약 2보다 큰 중심 폭/에지 폭 비는 인접한 금속 라인 및/또는 M2 층에서의 인접한 금속 라인 사이의 충분한 격리를 제공하기에는 너무 큰 중심 폭을 갖는 워드 라인을 제공할 수 있다(즉, 불충분한 금속 격리 마진).
여기에 기재된 MLI 특징부의 다양한 전도성 특징부, 예컨대 콘택, 비아 및/또는 금속 라인은 텅스텐, 루데늄, 코발트, 구리, 알루미늄, 이리듐, 팔라듐, 플래티늄, 니켈, 다른 저저항 금속 구성성분, 이들의 합금, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, V0 층의 전도성 특징부의 전도성 재료는 M1 층의 전도성 특징부의 전도성 재료와는 상이하다. 예를 들어, M1 층의 전도성 특징부는 구리를 포함하는 반면에, V0 층의 전도성 특징부는 텅스텐 또는 루데늄을 포함한다. 일부 실시예에서, V0 층의 전도성 특징부의 전도성 재료는 M1 층의 전도성 특징부의 전도성 재료와 동일하다. 일부 실시예에서, 여기에 기재된 MLI 특징부의 다양한 층들, 예컨대 CO 층, V0 층, M1 층, V1 층, M2 층, V2 층, M3 층, V3 층 및/또는 M4 층은, 기판 위에 유전체 층(예컨대, ILD 층 및/또는 CESL)을 퇴적하고, 아래의 층에 있는 하나 이상의 전도성 특징부를 노출시키는 하나 이상의 개구를 유전체 층에 형성하도록 리소그래피 및 에칭 프로세스를 수행하고, 하나 이상의 개구를 전도성 재료로 채우며, 전도성 특징부 및 유전체 층이 실질적으로 평면인 표면을 갖도록 과도한 전도성 재료를 제거하는 평탄화 프로세스를 수행함으로써, 제조될 수 있다. 전도성 재료는 퇴적 프로세스(예를 들어, PVD, CVD, ALD 또는 다른 적합한 퇴적 프로세스) 및/또는 어닐링 프로세스에 의해 형성된다. 일부 실시예에서, 전도성 특징부는 벌크 층(전도성 플러그로도 지칭됨)을 포함한다. 일부 실시예에서, 전도성 특징부는 배리어 층, 접착 층, 및/또는 벌크 층과 유전체 층 사이에 배치된 다른 적합한 층을 포함한다. 일부 실시예에서, 배리어 층, 접착 층 및/또는 다른 접합한 층은 티타늄, 티타늄 합금(예컨대, TiN), 탄탈럼, 탄탈럼 합금(예컨대, TaN), 다른 적합한 구성성분, 또는 이들의 조합을 포함한다. 일부 실시예에서, MLI 특징부의 비아 층(예컨대, V0 층) 및 금속화 층(예컨대, M1 층)은 단일 다마신 또는 듀얼 다마신 프로세스에 의해 형성될 수 있다.
본 개시는 많은 상이한 실시예를 제공한다. SRAM 메모리 성능 및/또는 로직 성능과 같은 메모리 성능을 개선할 수 있는, 상호접속 구조물의 금속 층들의 구성이 여기에 개시될 수 있다. 예를 들어, 여기에서의 실시예는, 비트 라인 커패시턴스를 최소화하도록 메모리 셀의 상호접속 구조물의 최저 금속화 레벨인 M1 층에 비트 라인을 배치하고, 비트 라인 저항을 최소화하도록 금속 1 층의 가장 넓은 금속 라인으로서 비트 라인을 구성한다. 일부 실시예에서, 상호접속 구조물은 워드 라인 저항을 감소시키도록 더블 워드 라인 구조를 갖는다. 일부 실시예에서, 상호접속 구조물은 전압 라인 저항을 감소시키도록 더블 전압 라인 구조를 갖는다. 일부 실시예에서, 그 각자의 저항을 감소시키도록 워드 라인 및/또는 전압 라인에 조그가 추가된다. 일부 실시예에서, 상호접속 구조물의 비아 형상은 상호접속 구조물의 저항을 감소시키도록 구성된다.
예시적인 집적 회로 구조물은, 비트 라인, 비트 라인 바, 제1 전압을 수신하기 위한 제1 전압 라인, 워드 라인, 및 상기 제1 전압과는 상이한 제2 전압을 수신하기 위한 제2 전압 라인에 접속된 메모리 셀을 포함한다. 상기 집적 회로 구조물은 상기 메모리 셀 위에 배치된 상호접속 구조물을 더 포함한다. 상기 상호접속 구조물은 상기 비트 라인, 상기 비트 라인 바, 상기 제1 전압 라인, 상기 워드 라인 및 상기 제2 전압 라인을 포함한다. 상기 비트 라인, 상기 비트 라인 바, 상기 제1 전압 라인 및 상기 제2 전압 라인은 제1 길이 방향을 따라 연장된다. 상기 워드 라인은 상기 제1 길이 방향과는 상이한 제2 길이 방향을 따라 연장된다. 상기 상호접속 구조물은 상기 메모리 셀에 접속된 금속 라인들을 갖는 최하부 금속 층을 갖는다. 상기 금속 라인들은 상기 비트 라인, 상기 제1 전압 라인, 상기 제2 전압 라인에 접속된 전압 라인 랜딩 패드, 및 상기 워드 라인에 접속된 워드 라인 랜딩 패드를 포함한다. 상기 비트 라인의 폭은 상기 금속 라인들의 가장 넓은 폭이다. 일부 실시예에서, 상기 비트 라인의 폭은 제1 폭이고, 상기 제1 전압 라인은 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 약 1.1 내지 약 2이다(일부 실시예에서, 약 1.1 내지 약 1.4). 일부 실시예에서, 상기 비트 라인의 폭은 제1 폭이고, 상기 전압 라인 랜딩 패드는 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 약 1.1 내지 약 2이다(일부 실시예에서, 약 1.1 내지 약 1.4). 일부 실시예에서, 상기 비트 라인의 폭은 제1 폭이고, 상기 워드 라인 랜딩 패드는 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 약 1.1 내지 약 2이다(일부 실시예에서, 약 1.1 내지 약 1.4). 일부 실시예에서, 상기 비트 라인의 폭은 제1 폭이고, 상기 금속 라인들은 상기 비트 라인 바를 더 포함하며, 상기 비트 라인 바는 제2 폭을 갖고, 상기 제2 폭은 상기 제1 폭과 동일하다. 일부 실시예에서, 상기 제1 전압 라인은, 제1 폭을 갖는 제1 부분, 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 갖는다. 상기 제2 폭을 갖는 상기 제2 부분은 상기 제1 전압 라인의 상호접속 영역이다. 일부 실시예에서, 상기 집적 회로 구조물은 제3 전압을 수신하기 위한 제3 전압 라인에 접속된 로직 셀을 더 포함하고, 상기 상호접속 구조물은 상기 제1 길이 방향을 따라 연장된 상기 제3 전압 라인을 포함하고, 상기 최하부 금속 층의 금속 라인들은 상기 제3 전압 라인을 포함하며, 상기 비트 라인의 제1 두께는 상기 제3 전압 라인의 제2 두께와 동일하다.
일부 실시예에서, 상기 최하부 금속 층은 제1 금속 층이며 상기 금속 라인들은 제1 금속 라인들이고, 상기 상호접속 구조물은 상기 제1 금속 층 위의 제2 금속 층 및 상기 제2 금속 층 위의 제3 금속 층을 갖고, 상기 제2 금속 층은 상기 워드 라인을 포함하는 제2 금속 라인들을 가지며 상기 제3 금속 층은 상기 제2 전압 라인을 포함하는 제3 금속 라인들을 갖는다. 이러한 실시예에서, 상기 워드 라인은 제1 워드 라인일 수 있고, 상기 워드 라인 랜딩 패드는 제1 워드 라인 랜딩 패드일 수 있고, 상기 제3 금속 층의 제3 금속 라인들은 상기 제1 워드 라인에 접속된 제2 워드 라인 랜딩 패드를 더 포함할 수 있다. 이러한 실시예에서, 상기 상호접속 구조물은 상기 제3 금속 층 위의 제4 금속 층을 더 가질 수 있는데, 상기 제4 금속 층은 제2 워드 라인을 포함하는 제4 금속 라인들을 가지며, 상기 제2 워드 라인은 상기 제2 워드 라인 랜딩 패드에 접속된다. 일부 실시예에서, 상기 메모리 셀은 상기 메모리 셀은 상기 제2 전압을 수신하기 위한 제3 전압 라인을 더 포함하며, 상기 상호접속 구조물은 상기 제3 금속 층 위의 제4 금속 층을 갖고, 상기 제4 금속 층은 상기 제3 전압 라인을 포함하는 제4 금속 라인들을 가지며, 상기 제3 전압 라인은 상기 제2 전압 라인에 접속된다.
또다른 예시적인 집적 회로 구조물은 메모리 셀 및 상기 메모리 셀 위에 배치되며 상기 메모리 셀에 전기적으로 커플링된 상호접속 구조물을 포함한다. 상기 상호접속 구조물은, 상기 메모리 셀에 전기적으로 커플링된 제1 금속 층, 상기 제1 금속 층 위에 배치된 제2 금속 층, 상기 제2 금속 층 위에 배치된 제3 금속 층, 및 상기 제3 금속 층 위에 배치된 제4 금속 층을 포함한다. 상기 제1 금속 층은 비트 라인, 제1 전압을 수신하도록 구성된 제1 전압 라인, 제1 전압 라인 랜딩 패드 및 제1 워드 라인 랜딩 패드를 포함한다. 상기 제2 금속 층은 상기 제1 워드 라인 랜딩 패드에 전기적으로 커플링된 제1 워드 라인 및 상기 제1 전압 라인 랜딩 패드에 전기적으로 커플링된 제2 전압 라인 랜딩 패드를 포함한다. 상기 제3 금속 층은 상기 제2 전압 라인 랜딩 패드에 전기적으로 커플링된 제2 전압 라인을 포함하고, 상기 제2 전압 라인은 제2 전압을 수신하도록 구성된다. 상기 제4 금속 층은 제2 워드 라인을 포함한다. 상기 비트 라인, 상기 제1 전압 라인 및 상기 제2 전압 라인은 제1 길이 방향을 따라 연장되고, 상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 제1 길이 방향과는 상이한 제2 길이 방향을 따라 연장되며, 상기 비트 라인의 제1 폭은 상기 제1 전압 라인의 제2 폭보다 크다. 일부 실시예에서, 상기 비트 라인의 제1 폭은 상기 제1 전압 라인 랜딩 패드의 제3 폭 및 상기 제1 워드 라인 랜딩 패드의 제4 폭보다 크다. 일부 실시예에서, 상기 제1 금속 층은 상기 제1 길이 방향을 따라 연장되는 비트 라인 바를 더 포함하며, 상기 비트 라인 바의 제3 폭은 상기 제1 전압 라인의 제2 폭보다 크다. 일부 실시예에서, 상기 비트 라인 바의 제3 폭은 상기 비트 라인의 제1 폭과 동일하다. 일부 실시예에서, 상기 제2 워드 라인은 상기 제1 워드 라인에 전기적으로 커플링된다. 일부 실시예에서, 상기 집적 회로 구조물은 에지 셀을 더 포함하며, 상기 제2 워드 라인은 상기 메모리 셀에서의 제1 접속 및 상기 에지 셀에서의 제2 접속에 의해 상기 제1 워드 라인에 전기적으로 커플링된다. 일부 실시예에서, 상기 제4 금속 층은 상기 제2 전압을 수신하도록 구성된 제3 전압 라인을 더 포함한다. 일부 실시예에서, 상기 제3 전압 라인은 상기 제2 전압 라인에 전기적으로 커플링된다.
메모리의 다층 상호접속 구조물을 형성하는 예시적인 방법은, 비트 라인, 비트 라인 바, 및 제1 전압을 수신하도록 구성된 제1 전압 라인을 포함하는 제1 금속화 층을 형성하는 단계를 포함한다. 상기 비트 라인, 상기 비트 라인 바 및 상기 제1 전압 라인은 제1 라우팅 방향을 따라 연장되고, 상기 제1 금속화 층은 상기 다층 상호접속 구조물의 최하부 금속화 층이고, 상기 비트 라인의 비트 라인 폭은 상기 제1 금속화 층의 금속 라인들의 가장 넓은 폭을 갖는다. 상기 방법은 상기 제1 금속화 층 위에 제2 금속화 층을 형성하는 단계를 더 포함한다. 상기 제2 금속화 층은 상기 제1 라우팅 방향과는 상이한 제2 라우팅 방향을 따라 연장된 제1 워드 라인을 포함한다. 상기 방법은 상기 제2 금속화 층 위에 제3 금속화 층을 형성하는 단계를 더 포함한다. 상기 제3 금속화 층은 상기 제1 전압과는 상이한 제2 전압을 수신하도록 구성된 제2 전압 라인 및 제3 전압 라인을 포함하고, 상기 제2 전압 라인 및 상기 제3 전압 라인은 상기 제1 라우팅 방향을 따라 연장된다. 상기 방법은 상기 제3 금속화 층 위에 배치된 제4 금속 층을 형성하는 단계를 더 포함한다. 상기 제4 금속 층은 상기 제2 라우팅 방향을 따라 연장된 제2 워드 라인을 포함한다. 일부 실시예에서, 상기 제1 금속화 층의 금속 라인들 중 임의의 하나의 금속 라인의 폭에 대한 상기 비트 라인 폭의 비는 약 1.1 내지 약 2이다(일부 실시예에서, 약 1.4).
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로 구조물에 있어서,
비트 라인, 비트 라인 바, 제1 전압을 수신하기 위한 제1 전압 라인, 워드 라인, 및 상기 제1 전압과는 상이한 제2 전압을 수신하기 위한 제2 전압 라인에 접속된 메모리 셀; 및
상기 메모리 셀 위에 배치된 상호접속 구조물
을 포함하고,
상기 상호접속 구조물은 상기 비트 라인, 상기 비트 라인 바, 상기 제1 전압 라인, 상기 워드 라인 및 상기 제2 전압 라인을 포함하며, 상기 비트 라인, 상기 비트 라인 바, 상기 제1 전압 라인 및 상기 제2 전압 라인은 제1 길이 방향을 따라 연장되고, 상기 워드 라인은 상기 제1 길이 방향과는 상이한 제2 길이 방향을 따라 연장되고,
상기 상호접속 구조물은 상기 메모리 셀에 접속된 금속 라인들을 갖는 최하부(bottommost) 금속 층을 가지며, 상기 금속 라인들은 상기 비트 라인, 상기 제1 전압 라인, 상기 제2 전압 라인에 접속된 전압 라인 랜딩 패드, 및 상기 워드 라인에 접속된 워드 라인 랜딩 패드를 포함하고,
상기 비트 라인의 폭은 상기 금속 라인들의 가장 넓은 폭인 것인, 집적 회로 구조물.
실시예 2. 실시예 1에 있어서,
상기 비트 라인의 폭은 제1 폭이고, 상기 제1 전압 라인은 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 약 1.1 내지 약 2인 것인, 집적 회로 구조물.
실시예 3. 실시예 1에 있어서,
상기 비트 라인의 폭은 제1 폭이고, 상기 전압 라인 랜딩 패드는 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 약 1.1 내지 약 2인 것인, 집적 회로 구조물.
실시예 4. 실시예 1에 있어서,
상기 비트 라인의 폭은 제1 폭이고, 상기 워드 라인 랜딩 패드는 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 약 1.1 내지 약 2인 것인, 집적 회로 구조물.
실시예 5. 실시예 1에 있어서,
상기 비트 라인의 폭은 제1 폭이고, 상기 금속 라인들은 상기 비트 라인 바를 더 포함하며, 상기 비트 라인 바는 제2 폭을 갖고, 상기 제2 폭은 상기 제1 폭과 동일한 것인, 집적 회로 구조물.
실시예 6. 실시예 1에 있어서,
상기 제1 전압 라인은, 제1 폭을 갖는 제1 부분, 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 가지며, 상기 제2 폭을 갖는 상기 제2 부분은 상기 제1 전압 라인의 상호접속 영역인 것인, 집적 회로 구조물.
실시예 7. 실시예 1에 있어서,
상기 최하부 금속 층은 제1 금속 층이며 상기 금속 라인들은 제1 금속 라인들이고,
상기 상호접속 구조물은 상기 제1 금속 층 위의 제2 금속 층 및 상기 제2 금속 층 위의 제3 금속 층을 갖고,
상기 제2 금속 층은 상기 워드 라인을 포함하는 제2 금속 라인들을 가지며 상기 제3 금속 층은 상기 제2 전압 라인을 포함하는 제3 금속 라인들을 갖는 것인, 집적 회로 구조물.
실시예 8. 실시예 7에 있어서,
상기 워드 라인은 제1 워드 라인이고, 상기 워드 라인 랜딩 패드는 제1 워드 라인 랜딩 패드이고, 상기 제3 금속 층의 제3 금속 라인들은 상기 제1 워드 라인에 접속된 제2 워드 라인 랜딩 패드를 포함하고, 상기 상호접속 구조물은 상기 제3 금속 층 위의 제4 금속 층을 갖고, 상기 제4 금속 층은 제2 워드 라인을 포함하는 제4 금속 라인들을 가지며, 상기 제2 워드 라인은 상기 제2 워드 라인 랜딩 패드에 접속되는 것인, 집적 회로 구조물.
실시예 9. 실시예 7에 있어서,
상기 메모리 셀은 상기 제2 전압을 수신하기 위한 제3 전압 라인을 더 포함하며, 상기 상호접속 구조물은 상기 제3 금속 층 위의 제4 금속 층을 갖고, 상기 제4 금속 층은 상기 제3 전압 라인을 포함하는 제4 금속 라인들을 가지며, 상기 제3 전압 라인은 상기 제2 전압 라인에 접속되는 것인, 집적 회로 구조물.
실시예 10. 실시예 1에 있어서,
제3 전압을 수신하기 위한 제3 전압 라인에 접속된 로직 셀을 더 포함하고,
상기 상호접속 구조물은 상기 제1 길이 방향을 따라 연장된 상기 제3 전압 라인을 포함하고, 상기 최하부 금속 층의 금속 라인들은 상기 제3 전압 라인을 포함하며, 상기 비트 라인의 제1 두께는 상기 제3 전압 라인의 제2 두께와 동일한 것인, 집적 회로 구조물.
실시예 11. 집적 회로 구조물에 있어서,
메모리 셀; 및
상기 메모리 셀 위에 배치되며 상기 메모리 셀에 전기적으로 커플링된 상호접속 구조물
을 포함하고,
상기 상호접속 구조물은:
상기 메모리 셀에 전기적으로 커플링된 제1 금속 층 - 상기 제1 금속 층은 비트 라인, 제1 전압을 수신하도록 구성된 제1 전압 라인, 제1 전압 라인 랜딩 패드 및 제1 워드 라인 랜딩 패드를 포함함 - ;
상기 제1 금속 층 위에 배치된 제2 금속 층 - 상기 제2 금속 층은 상기 제1 워드 라인 랜딩 패드에 전기적으로 커플링된 제1 워드 라인 및 상기 제1 전압 라인 랜딩 패드에 전기적으로 커플링된 제2 전압 라인 랜딩 패드를 포함함 - ;
상기 제2 금속 층 위에 배치된 제3 금속 층 - 상기 제3 금속 층은 상기 제2 전압 라인 랜딩 패드에 전기적으로 커플링된 제2 전압 라인을 포함하고, 상기 제2 전압 라인은 제2 전압을 수신하도록 구성됨 - ; 및
상기 제3 금속 층 위에 배치된 제4 금속 층 - 상기 제4 금속 층은 제2 워드 라인을 포함함 -
을 포함하고,
상기 비트 라인, 상기 제1 전압 라인 및 상기 제2 전압 라인은 제1 길이 방향을 따라 연장되고, 상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 제1 길이 방향과는 상이한 제2 길이 방향을 따라 연장되며, 상기 비트 라인의 제1 폭은 상기 제1 전압 라인의 제2 폭보다 큰 것인, 집적 회로 구조물.
실시예 12. 실시예 11에 있어서,
상기 비트 라인의 제1 폭은 상기 제1 전압 라인 랜딩 패드의 제3 폭 및 상기 제1 워드 라인 랜딩 패드의 제4 폭보다 큰 것인, 집적 회로 구조물.
실시예 13. 실시예 11에 있어서,
상기 제1 금속 층은 상기 제1 길이 방향을 따라 연장되는 비트 라인 바를 더 포함하며, 상기 비트 라인 바의 제3 폭은 상기 제1 전압 라인의 제2 폭보다 큰 것인, 집적 회로 구조물.
실시예 14. 실시예 13에 있어서,
상기 비트 라인 바의 제3 폭은 상기 비트 라인의 제1 폭과 동일한 것인, 집적 회로 구조물.
실시예 15. 실시예 11에 있어서,
상기 제2 워드 라인은 상기 제1 워드 라인에 전기적으로 커플링되는 것인, 집적 회로 구조물.
실시예 16. 실시예 15에 있어서,
에지 셀을 더 포함하며, 상기 제2 워드 라인은 상기 메모리 셀에서의 제1 접속 및 상기 에지 셀에서의 제2 접속에 의해 상기 제1 워드 라인에 전기적으로 커플링되는 것인, 집적 회로 구조물.
실시예 17. 실시예 11에 있어서,
상기 제4 금속 층은 상기 제2 전압을 수신하도록 구성된 제3 전압 라인을 더 포함하는 것인, 집적 회로 구조물.
실시예 18. 실시예 17에 있어서,
상기 제3 전압 라인은 상기 제2 전압 라인에 전기적으로 커플링되는 것인, 집적 회로 구조물.
실시예 19. 메모리의 다층 상호접속 구조물을 형성하는 방법에 있어서,
비트 라인, 비트 라인 바, 및 제1 전압을 수신하도록 구성된 제1 전압 라인을 포함하는 제1 금속화 층을 형성하는 단계 - 상기 비트 라인, 상기 비트 라인 바 및 상기 제1 전압 라인은 제1 라우팅 방향을 따라 연장되고, 상기 제1 금속화 층은 상기 다층 상호접속 구조물의 최하부 금속화 층이고, 상기 비트 라인의 비트 라인 폭은 상기 제1 금속화 층의 금속 라인들의 가장 넓은 폭을 가짐 - ;
상기 제1 금속화 층 위에 제2 금속화 층을 형성하는 단계 - 상기 제2 금속화 층은 상기 제1 라우팅 방향과는 상이한 제2 라우팅 방향을 따라 연장된 제1 워드 라인을 포함함 - ;
상기 제2 금속화 층 위에 제3 금속화 층을 형성하는 단계 - 상기 제3 금속화 층은 상기 제1 전압과는 상이한 제2 전압을 수신하도록 구성된 제2 전압 라인 및 제3 전압 라인을 포함하고, 상기 제2 전압 라인 및 상기 제3 전압 라인은 상기 제1 라우팅 방향을 따라 연장됨 - ; 및
상기 제3 금속화 층 위에 배치된 제4 금속화 층을 형성하는 단계 - 상기 제4 금속화 층은 상기 제2 라우팅 방향을 따라 연장된 제2 워드 라인을 포함함 -
를 포함하는, 메모리의 다층 상호접속 구조물을 형성하는 방법.
실시예 20. 실시예 19에 있어서,
상기 제1 금속화 층의 금속 라인들 중 임의의 하나의 금속 라인의 폭에 대한 상기 비트 라인 폭의 비는 약 1.1 내지 약 2인 것인, 메모리의 다층 상호접속 구조물을 형성하는 방법.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    비트 라인, 비트 라인 바, 제1 전압을 수신하기 위한 제1 전압 라인, 워드 라인, 및 상기 제1 전압과는 상이한 제2 전압을 수신하기 위한 제2 전압 라인에 접속된 메모리 셀; 및
    상기 메모리 셀 위에 배치된 상호접속 구조물
    을 포함하고,
    상기 상호접속 구조물은 상기 비트 라인, 상기 비트 라인 바, 상기 제1 전압 라인, 상기 워드 라인 및 상기 제2 전압 라인을 포함하며, 상기 비트 라인, 상기 비트 라인 바, 상기 제1 전압 라인 및 상기 제2 전압 라인은 제1 길이 방향을 따라 연장되고, 상기 워드 라인은 상기 제1 길이 방향과는 상이한 제2 길이 방향을 따라 연장되고,
    상기 상호접속 구조물은 상기 메모리 셀에 접속된 금속 라인들을 갖는 최하부(bottommost) 금속 층을 가지며, 상기 금속 라인들은 상기 비트 라인, 상기 제1 전압 라인, 상기 제2 전압 라인에 접속된 전압 라인 랜딩 패드, 및 상기 워드 라인에 접속된 워드 라인 랜딩 패드를 포함하고,
    상기 비트 라인의 폭은 상기 금속 라인들의 가장 넓은 폭이고,
    상기 최하부 금속 층은 제1 금속 층이며 상기 금속 라인들은 제1 금속 라인들이고,
    상기 상호접속 구조물은 상기 제1 금속 층 위의 제2 금속 층 및 상기 제2 금속 층 위의 제3 금속 층을 갖고,
    상기 제2 금속 층은 상기 워드 라인을 포함하는 제2 금속 라인들을 가지며 상기 제3 금속 층은 상기 제2 전압 라인을 포함하는 제3 금속 라인들을 갖고,
    상기 워드 라인은 제1 워드 라인이고, 상기 워드 라인 랜딩 패드는 제1 워드 라인 랜딩 패드이고, 상기 제3 금속 층의 제3 금속 라인들은 상기 제1 워드 라인에 접속된 제2 워드 라인 랜딩 패드를 포함하고, 상기 상호접속 구조물은 상기 제3 금속 층 위의 제4 금속 층을 갖고, 상기 제4 금속 층은 제2 워드 라인을 포함하는 제4 금속 라인들을 가지며, 상기 제2 워드 라인은 상기 제2 워드 라인 랜딩 패드에 접속되고,
    상기 제2 워드 라인은 상기 제1 워드 라인에 전기적으로 커플링되는 것인, 집적 회로 구조물.
  2. 청구항 1에 있어서,
    상기 비트 라인의 폭은 제1 폭이고, 상기 제1 전압 라인은 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 1.1 내지 2인 것인, 집적 회로 구조물.
  3. 청구항 1에 있어서,
    상기 비트 라인의 폭은 제1 폭이고, 상기 전압 라인 랜딩 패드는 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 1.1 내지 2인 것인, 집적 회로 구조물.
  4. 청구항 1에 있어서,
    상기 비트 라인의 폭은 제1 폭이고, 상기 워드 라인 랜딩 패드는 제2 폭을 가지며, 상기 제2 폭에 대한 상기 제1 폭의 비는 1.1 내지 2인 것인, 집적 회로 구조물.
  5. 청구항 1에 있어서,
    상기 비트 라인의 폭은 제1 폭이고, 상기 금속 라인들은 상기 비트 라인 바를 더 포함하며, 상기 비트 라인 바는 제2 폭을 갖고, 상기 제2 폭은 상기 제1 폭과 동일한 것인, 집적 회로 구조물.
  6. 청구항 1에 있어서,
    상기 제1 전압 라인은, 제1 폭을 갖는 제1 부분, 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 가지며, 상기 제2 폭을 갖는 상기 제2 부분은 상기 제1 전압 라인의 상호접속 영역인 것인, 집적 회로 구조물.
  7. 삭제
  8. 청구항 1에 있어서,
    제3 전압을 수신하기 위한 제3 전압 라인에 접속된 로직 셀을 더 포함하고,
    상기 상호접속 구조물은 상기 제1 길이 방향을 따라 연장된 상기 제3 전압 라인을 포함하고, 상기 최하부 금속 층의 금속 라인들은 상기 제3 전압 라인을 포함하며, 상기 비트 라인의 제1 두께는 상기 제3 전압 라인의 제2 두께와 동일한 것인, 집적 회로 구조물.
  9. 집적 회로 구조물에 있어서,
    메모리 셀; 및
    상기 메모리 셀 위에 배치되며 상기 메모리 셀에 전기적으로 커플링된 상호접속 구조물
    을 포함하고,
    상기 상호접속 구조물은:
    상기 메모리 셀에 전기적으로 커플링된 제1 금속 층 - 상기 제1 금속 층은 비트 라인, 제1 전압을 수신하도록 구성된 제1 전압 라인, 제1 전압 라인 랜딩 패드 및 제1 워드 라인 랜딩 패드를 포함함 - ;
    상기 제1 금속 층 위에 배치된 제2 금속 층 - 상기 제2 금속 층은 상기 제1 워드 라인 랜딩 패드에 전기적으로 커플링된 제1 워드 라인 및 상기 제1 전압 라인 랜딩 패드에 전기적으로 커플링된 제2 전압 라인 랜딩 패드를 포함함 - ;
    상기 제2 금속 층 위에 배치된 제3 금속 층 - 상기 제3 금속 층은 상기 제2 전압 라인 랜딩 패드에 전기적으로 커플링된 제2 전압 라인을 포함하고, 상기 제2 전압 라인은 제2 전압을 수신하도록 구성됨 - ; 및
    상기 제3 금속 층 위에 배치된 제4 금속 층 - 상기 제4 금속 층은 제2 워드 라인을 포함함 -
    을 포함하고,
    상기 비트 라인, 상기 제1 전압 라인 및 상기 제2 전압 라인은 제1 길이 방향을 따라 연장되고, 상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 제1 길이 방향과는 상이한 제2 길이 방향을 따라 연장되며, 상기 비트 라인의 제1 폭은 상기 제1 전압 라인의 제2 폭보다 크고,
    상기 제2 워드 라인은 상기 제1 워드 라인에 전기적으로 커플링되는 것인, 집적 회로 구조물.
  10. 메모리의 다층 상호접속 구조물을 형성하는 방법에 있어서,
    비트 라인, 비트 라인 바, 및 제1 전압을 수신하도록 구성된 제1 전압 라인을 포함하는 제1 금속화 층을 형성하는 단계 - 상기 비트 라인, 상기 비트 라인 바 및 상기 제1 전압 라인은 제1 라우팅 방향을 따라 연장되고, 상기 제1 금속화 층은 상기 다층 상호접속 구조물의 최하부 금속화 층이고, 상기 비트 라인의 비트 라인 폭은 상기 제1 금속화 층의 금속 라인들의 가장 넓은 폭을 가짐 - ;
    상기 제1 금속화 층 위에 제2 금속화 층을 형성하는 단계 - 상기 제2 금속화 층은 상기 제1 라우팅 방향과는 상이한 제2 라우팅 방향을 따라 연장된 제1 워드 라인을 포함함 - ;
    상기 제2 금속화 층 위에 제3 금속화 층을 형성하는 단계 - 상기 제3 금속화 층은 상기 제1 전압과는 상이한 제2 전압을 수신하도록 구성된 제2 전압 라인 및 제3 전압 라인을 포함하고, 상기 제2 전압 라인 및 상기 제3 전압 라인은 상기 제1 라우팅 방향을 따라 연장됨 - ; 및
    상기 제3 금속화 층 위에 배치된 제4 금속화 층을 형성하는 단계 - 상기 제4 금속화 층은 상기 제2 라우팅 방향을 따라 연장된 제2 워드 라인을 포함함 -
    를 포함하고,
    상기 제2 워드 라인은 상기 제1 워드 라인에 전기적으로 커플링되는 것인, 메모리의 다층 상호접속 구조물을 형성하는 방법.
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