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DE102023130194A1 - Interconnect-strukturen zur integration von speicherzellen und logikzellen - Google Patents

Interconnect-strukturen zur integration von speicherzellen und logikzellen Download PDF

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DE102023130194A1
DE102023130194A1 DE102023130194.2A DE102023130194A DE102023130194A1 DE 102023130194 A1 DE102023130194 A1 DE 102023130194A1 DE 102023130194 A DE102023130194 A DE 102023130194A DE 102023130194 A1 DE102023130194 A1 DE 102023130194A1
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DE
Germany
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line
metal
cell
memory cell
logic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102023130194.2A
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English (en)
Inventor
Ping-Wei Wang
Feng-Ming Chang
Jui-Lin Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbeiterstruktur weist eine Speicherzelle, eine oder mehrere Logikzellen, die konfiguriert sind, der Speicherzelle logische Funktion bereitzustellen, und eine Interconnect-Struktur, die über der Speicherzelle und der einen oder den mehreren Logikzellen angebracht ist, auf. Die Interconnect-Struktur weist eine Bitleitung, eine Bitleitungsschiene, eine erste Spannungsleitung und eine zweite Spannungsleitung auf, die sich in einer selben Metallleitungsschicht der Interconnect-Struktur befinden. Mindestens eine der Bitleitung und der Bitleitungsschiene erstreckt sich vom Inneren einer Grenze der einen oder mehreren Logikzellen und in eine Grenze der Speicherzelle. Mindestens eine der ersten und zweiten Spannungsleitung erstreckt sich von innerhalb der Grenze der einen oder mehreren Logikzellen und in die Grenze der Speicherzelle.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/489,217 , eingereicht am 9. März 2023, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Die Halbleiter-IC-Industrie hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und Design haben Generationen von ICs erzeugt, wo jede Generation immer kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Lauf der IC-Entwicklung hat Funktionsdichte (d.h. die Anzahl miteinander verbundener Bauelemente pro Chipfläche) im Allgemeinen zugenommen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses geschaffen werden kann), abgenommen hat. Dieser Abwärtsskalierungsprozess bietet im Allgemeinen Vorteile durch Erhöhen der Produktionseffizienz und Senken damit verbundener Kosten. Ein solches Abwärtsskalieren hat auch die Komplexität einer Bearbeitung und Herstellung von ICs erhöht.
  • Speicher werden allgemein in ICs verwendet. Zum Beispiel ist ein statischer Direktzugriffsspeicher (SRAM, Static Random-Access Memory) ein flüchtiger Speicher, der in elektronischen Anwendungen verwendet wird, wo hohe Geschwindigkeit, niedriger Stromverbrauch und einfacher Betrieb notwendig sind. Ein eingebetteter SRAM ist in Hochgeschwindigkeitskommunikation, Bildverarbeitung und System-auf-Chip-Anwendungen (SOC-Anwendungen, System-on-Chip) besonders beliebt. SRAM hat den Vorteil, Daten halten zu können, ohne eine Auffrischung zu benötigen. Eine SRAM-Struktur weist Speicherzellen und Logikzellen auf. Während des IC-Designs rufen Designer die erforderlichen Zellen aus den Zellbibliotheken ab und positionieren sie an gewünschten Stellen. Anschließend wird Routing durchgeführt, um Verbindungen zwischen den Speicherzellen und Logikzellen zu errichten, wodurch die gewünschte IC geschaffen wird. Zum Beispiel weist eine SRAM-Struktur im Allgemeinen mehrschichtige Interconnect-Strukturen auf, die Metallspuren (Metallleitungen) bereitstellen, um Stromleitungen und Signalleitungen zwischen den Speicherzellen und Logikzellen miteinander zu verbinden. Interconnect-Strukturen können jedoch aus einem Satz von Metallspuren im Speicherbereich und einem anderen Satz von Metallspuren im Logikbereich bestehen und die zwei Sätze von Metallspuren sind im Allgemeinen nicht ausgerichtet und daher nicht direkt verbunden. Folglich sind Metallübergänge zu höheren Metallschichten notwendig, um die Metallspuren in dem Speicherbereich und dem Logikbereich elektrisch zu verbinden. Solche Übergänge erhöhen Widerstand und Kapazität in den Interconnect-Strukturen, was Herausforderungen bei Leistung, Ertrag und Kosten bedeutet. Es wurde beobachtet, dass diese höheren Widerstände und/oder höheren Kapazitäten, die Interconnects in hochentwickelten IC-Technologieknoten aufweisen, ein effizientes Routing von Signalen zu und von IC-Bauelementen, wie Transistoren, signifikant verzögern (und in manchen Situationen verhindern) können, wodurch sämtliche Verbesserungen in der Leistung solcher IC-Bauelemente in den hochentwickelten Technologieknoten zunichte gemacht werden. Solche Übergänge können in Randzellen implementiert werden, die zwischen dem Speicherbereich und dem Logikbereich eingesetzt sind, was auch wertvolle Fläche auf dem Chip kostet und Herstellungskosten erhöht. Obwohl bestehende Interconnect-Strukturen für speicherbasierte ICs im Allgemeinen für ihren geplanten Zweck angemessen waren, waren sie daher nicht in jeder Hinsicht vollkommen zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es wird betont, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Blockdiagramm eines Halbleiterbauelements, das ein Speichermakro aufweist, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2 veranschaulicht ein Schaltdiagramm für eine statische DirektzugriffsspeicherZelle (SRAM-Zelle) mit Einzelanschluss in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3 veranschaulicht eine Querschnittansicht verschiedener Schichten eines Speicherbauelements in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4 und 5 veranschaulichen ein Layout, das eine Bauelementschicht und Metallschicht der Einzelanschluss-SRAM-Zelle wie in 2 aufweist, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6 veranschaulicht ein Layout, das eine Metallschicht einer Logikzelle aufweist, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 7, 8, 9 und 10 veranschaulichen Layouts eines Abschnitts des Speichermakros wie in 1 in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 11 veranschaulicht ein Schaltdiagramm für eine Doppelanschluss-SRAM-Zelle in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 12 und 13 veranschaulichen ein Layout, das eine Bauelementschicht und Metallschicht der Doppelanschluss-SRAM-Zelle wie in 11 aufweist, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 14 veranschaulicht ein Layout einer Metallschicht eines Abschnitts des Speichermakros wie in 1 in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 15 und 16 veranschaulichen ein alternatives Layout, das eine Bauelementschicht und Metallschicht der Doppelanschluss-SRAM-Zelle wie in 11 aufweist, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 17 veranschaulicht ein alternatives Layout einer Metallschicht eines Abschnitts des Speichermakros wie in 1 in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt begrenzend zu sein. Zum Beispiel kann die Bildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Strukturelement in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Strukturelemente zwischen dem ersten und dem zweiten Strukturelement gebildet sein können, sodass das erste und das zweite Strukturelement nicht in direktem Kontakt sein könnten.
  • Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor. Überdies kann die Bildung eines Strukturelements auf einem anderen, verbunden mit einem anderen und/oder gekoppelt an ein anderes Strukturelement in der folgenden vorliegenden Offenbarung Ausführungsformen enthalten, in welchen die Strukturelemente in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Strukturelemente zwischen den Strukturelementen gebildet sein können, sodass die Strukturelemente nicht in direktem Kontakt sein könnten. Weiter werden räumlich relative Ausdrücke wie „untere“, „obere“ „horizontale“, „vertikale, „oberhalb“, „über“, „unter“, „unterhalb“, „aufwärtige, „abwärtige“, „Oberseite“, „Unterseite“ usw. wie auch Ableitungen davon (z.B. „horizontal“, „abwärts“, „aufwärts“ usw.) hierin zur Erleichterung der vorliegenden Offenbarung der Beziehung eines Strukturelements zu einem anderen Strukturelement verwendet. Die räumlich relativen Ausdrücke sollen verschiedene Ausrichtungen der Vorrichtung, die die Strukturelemente enthält, umschließen. Weiter, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr und dergleichen beschrieben ist, soll der Begriff Zahlen umschließen, die innerhalb von +/- 10% der beschriebenen Zahl liegen, falls nicht anderes spezifiziert ist. Zum Beispiel umschließt der Begriff „etwa 5 nm“ den Dimensionsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung bezieht sich im Allgemeinen auf statische Direktzugriffsspeicherstrukturen (SRAM-Strukturen), die Speicherzellen und Logikzellen aufweisen. Die Speicherzellen werden auch als Bit-Zellen bezeichnet und sind konfiguriert, Speicher-Bits zu speichern. Die Speicherzellen können in Reihen und Spalten eines Arrays angeordnet sein. Die Logikzellen können Standardzellen (STD-Zellen) sein, wie Umrichter (INV), UND, ODER, NAND, NOR, Flip-Flip, SCAN und so weiter. Die Logikzellen sind um die Speicherzellen angebracht und sind konfiguriert, verschiedene logische Funktionen zu implementieren. Mehrschichtige Interconnect-Strukturen stellen Metallspuren (Metallleitungen) bereit, um Stromleitungen und Signalleitungen zwischen den Speicherzellen und Logikzellen miteinander zu verbinden.
  • Es wird nun auf 1 Bezug genommen. 1 ist ein vereinfachtes Blockdiagramm eines Halbleiterbauelements (oder einer IC) 10 in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Das Halbleiterbauelement 10 kann z.B. ein Mikroprozessor, eine anwendungsspezifische IC (ASIC, Application-Specific Integrated Circuit), ein feldprogrammierbares Gate-Array (FPGA), ein Digitalsignalprozessor (DSP) oder ein Abschnitt davon sein, der verschiedene passive und aktive mikroelektronische Bauelemente wie Widerstandselemente, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), FinFET, Gate-all-Around-Transistoren (GAA-Transistoren) (wie Nanoblatt-FETs oder Nanodraht-FETs), andere Arten von Multi-Gate-FETs, Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs, Metal-Oxide-Semiconductor Field Effect Transistors), komplementäre Metalloxid-Halbleiter-Transistoren (CMOS-Transistoren, Complementary Metal-Oxide-Semiconductor), Bipolartransistoren (BJTs, Bipolar Junction Transistors), seitlich diffundierte MOS-Transistoren (LDMOS-Transistoren, Lateral Diffused MOS), Hochspannungstransistoren, Hochfrequenztransistoren, Speicherbauelemente, andere geeignete Komponenten oder Kombinationen davon aufweist. Die exakte Funktionalität des Halbleiterbauelements 10 ist keine Einschränkung für den bereitgestellten Gegenstand.
  • Das Halbleiterbauelement 10 weist ein Schaltungsmakro (in der Folge, Makro) 20 auf. In einigen Ausführungsformen ist das Makro 20 ein statisches Direktzugriffsspeicher-Makro (SRAM-Makro), wie ein Einzelanschluss-SRAM-Makro, ein Doppelanschluss-SRAM-Makro oder andere Arten von SRAM-Makro. Die vorliegende Offenbarung zieht jedoch Ausführungsformen in Betracht, wo Makro 20 eine andere Art von Speicher ist, wie ein dynamischer Direktzugriffsspeicher (DRAM, Dynamic Random Access Memory), ein nichtflüchtiger Direktzugriffsspeicher (NVRAM, Non-Volatile Random Access Memory), ein Flash-Speicher oder ein anderer geeigneter Speicher. 1 wurde für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. Zusätzliche Strukturelemente können in dem Makro 20 hinzugefügt sein und einige der unten beschriebenen Strukturelemente können in anderen Ausführungsformen des Makros 20 ersetzt, modifiziert oder eliminiert sein.
  • In einigen Ausführungsformen weist das Makro 20 Speicherzellen und periphere Schaltungen auf. Die Speicherzellen können auch als Bit-Zellen bezeichnet werden und sind konfiguriert, Speicher-Bits zu speichern. Die peripheren Zellen werden auch als Logikzellen bezeichnet, die um die Bit-Zellen angebracht sind und konfiguriert sind, verschiedene logische Funktionen zu implementieren. Die logischen Funktionen der Logikzellen enthalten zum Beispiel Schreib- und/oder Lese-Decodierung, Wortleitungsauswahl, Bitleitungsauswahl, Datenansteuerung und Speicherselbsttestung. Die oben beschriebenen logischen Funktionen der Logikzellen dienen der Erklärung. Verschiedene logische Funktionen der Logikzellen liegen im vorgesehenen Umfang der vorliegenden Offenbarung. In der veranschaulichten Ausführungsform weist das Makro 20 einen Schaltungsbereich 22 auf, in dem mindestens ein Speicherzellblock 30 und mindestens ein Logikzellblock 40 in unmittelbarer Nähe zueinander positioniert sind. Der Speicherzellblock 30 weist mindestens eine Speicherzelle auf. Im Allgemeinen kann der Speicherzellblock 30 viele Speicherzellen aufweisen, die in Reihen und Spalten eines Arrays angeordnet sind. Der Logikzellblock 40 weist mindestens eine Logikzelle auf. Im Allgemeinen kann der Logikzellblock 40 viele Logikzellen aufweisen, um den Speicherzellen in dem Speicherzellblock 40 Leseoperationen und/oder Schreiboperationen bereitzustellen. Transistoren in dem einen oder den mehreren Speicherzellblöcken 30 und dem einen oder den mehreren Logikzellblöcken 40 können mit verschiedenen PFETs und NFETs implementiert sein, wie planare Transistoren oder nicht-planare Transistoren, enthaltend verschiedene FinFET-Transistoren, GAA-Transistoren oder eine Kombination davon. GAA-Transistoren beziehen sich auf Transistoren mit Gate-Elektroden, die Transistorkanäle umgeben, wie vertikal gestapelte Gate-all-Around-, horizontale Nanodraht- oder Nanoblatt-MOSFET-Bauelemente. Die folgende Offenbarung fährt mit einem oder mehreren GAA-Beispielen fort, um verschiedene Ausführungsformen der vorliegenden Offenbarung zu veranschaulichen. Es ist jedoch klar, dass die Anmeldung nicht auf eine bestimmte Art von Bauelement beschränkt sein soll, außer wie spezifisch beansprucht. Zum Beispiel können Aspekte der vorliegenden Offenbarung auch auf eine Implementierung zutreffen, die auf FinFETs oder planaren FETs basiert.
  • 2 ist ein Schaltdiagramm einer beispielhaften SRAM-Zelle 50, die als eine Speicherzelle eines SRAM-Arrays implementiert werden kann, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In einigen Implementierungen ist SRAM-Zelle 50 in einem oder mehreren Speicherzellblöcken 30 des Makros 20 (1) implementiert. In der veranschaulichten Ausführungsform ist die SRAM-Zelle 50 eine Einzelanschluss-, Sechs-Transistor-SRAM-Zelle (SP 6T SRAM-Zelle). In verschiedenen Ausführungsformen kann die SRAM-Zelle 50 eine andere Art von Speicherzelle sein, wie eine Doppelanschluss-Speicherzelle oder eine Speicherzelle mit mehr als sechs Transistoren. 2 wurde für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. Zusätzliche Strukturelemente können in der Einzelanschluss-SRAM-Zelle 50 hinzugefügt sein und einige der unten beschriebenen Strukturelemente können in anderen Ausführungsformen einer Einzelanschluss-SRAM-Zelle 50 ersetzt, modifiziert oder eliminiert sein.
  • Die beispielhafte SRAM-Zelle 50 ist eine Einzelanschluss-SRAM-Zelle, die sechs Transistoren aufweist: einen Pass-Gate-Transistor PG-1, einen Pass-Gate-Transistor PG-2, einen Pull-Up-Transistor PU-1, einen Pull-Up-Transistor PU-2, einen Pull-Down-Transistor PD-1 und einen Pull-Down-Transistor PD-2. In Betrieb stellen der Pass-Gate-Transistor PG-1 und der Pass-Gate-Transistor PG-2 Zugang zu einem Datenspeicherabschnitt der SRAM-Zelle 50 bereit, der ein kreuzgekoppeltes Paar von Wechselrichtern, einen Wechselrichter 52 und einen Wechselrichter 54 aufweist. Der Wechselrichter 52 weist den Pull-Up-Transistor PU-1 und den Pull-Down-Transistor PD-1 auf und der Wechselrichter 54 weist den Pull-Up-Transistor PU-2 und den Pull-Down-Transistor PD-2 auf. In einigen Implementierungen sind die Pull-Up-Transistoren PU-1, PU-2 als p-FinFET-Transistoren oder p-GAA-Transistoren konfiguriert und die Pull-Down-Transistoren PD-1, PD-2 sind als n-FinFET-Transistoren oder n-GAA-Transistoren konfiguriert.
  • Ein Gate des Pull-Up-Transistors PU-1 schaltet eine Source (elektrisch gekoppelt mit einer Versorgungsspannung (VDD)) und einen ersten gemeinsamen Drain (CD1) zwischen und ein Gate von Pull-Down-Transistor PD-1 schaltet eine Source (elektrisch gekoppelt mit einer Versorgungsspannung (VSS), die eine Masse sein kann) und den ersten gemeinsamen Drain zwischen. Ein Gate von Pull-Up-Transistor PU-2 schaltet eine Source (elektrisch gekoppelt mit der Versorgungsspannung (VDD)) und einen zweiten gemeinsamen Drain (CD2) zwischen und ein Gate von Pull-Down-Transistor PD-2 schaltet eine Source (elektrisch gekoppelt mit der Versorgungsspannung (VSS)) und den zweiten gemeinsamen Drain zwischen. In einigen Implementierungen ist der erste gemeinsame Drain (CD1) ein Datenspeicherknoten (SN), der Daten in wahrer Form speichert, und der zweite gemeinsame Drain (CD2) ist ein Datenspeicherknoten (SNB), der Daten in komplementärer Form speichert. Das Gate des Pull-Up-Transistors PU-1 und das Gate des Pull-Down-Transistors PD-1 sind mit dem zweiten gemeinsamen Drain (CD2) gekoppelt und das Gate des Pull-Up-Transistors PU-2 und das Gate des Pull-Down-Transistors PD-2 sind mit dem ersten gemeinsamen Drain (CD1) gekoppelt. Ein Gate des Pass-Gate-Transistors PG-1 schaltet eine Source (elektrisch mit einer Bitleitung BL gekoppelt) und einen Drain zwischen, der mit dem ersten gemeinsamen Drain (CD1) elektrisch gekoppelt ist. Ein Gate des Pass-Gate-Transistors PG-2 schaltet eine Source (elektrisch gekoppelt mit einer komplementären Bitleitung BLB) und einen Drain zwischen, der mit dem zweiten gemeinsamen Drain (CD2) elektrisch gekoppelt ist. In diesem Kontext können die Bitleitung BL und die komplementäre Bitleitung BLB auch gemeinsam als Bitleitungen bezeichnet werden, wenn sie nicht getrennt angegeben sind. Die Gates der Pass-Gate-Transistoren PG-1, PG-2 sind mit einer Wortleitung WL elektrisch gekoppelt. In einigen Implementierungen stellen die Pass-Gate-Transistoren PG-1, PG-2 während Leseoperationen und/oder Schreiboperationen Zugang zu den Datenspeicherknoten SN, SNB bereit. Zum Beispiel koppeln die Pass-Gate-Transistoren PG-1, PG-2 den Datenspeicherknoten SN bzw. SNB in Reaktion auf eine Spannung, die an die Gates der Pass-Gate-Transistoren PG-1, PG-2 durch die Wortleitung WL angelegt wird, an die Bitleitung BL bzw. BLB.
  • 3 ist eine fragmentarische schematische Querschnittansicht verschiedener Schichten (Ebenen), die über einem Halbleitersubstrat (oder Wafer) 60 gefertigt werden können, um einen Abschnitt eines Speichers, wie IC-Bauelement 10 von 1, und/oder einen Abschnitt einer SRAM-Zelle, wie SRAM-Zelle 50 von 2, zu bilden, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In 4 weisen die verschiedenen Schichten eine Bauelementschicht DL und ein mehrschichtiges Interconnect MLI auf, das über der Bauelementschicht DL angebracht ist. Bauelementschicht DL weist Bauelemente (z.B. Transistoren, Widerstandselemente, Kondensatoren und/oder Induktoren) und/oder Bauelementkomponenten (z.B. dotierte Wannen, Gate-Strukturen und/oder Source/Drain-Strukturelemente) auf. In einigen Ausführungsformen weist Bauelementschicht DL Substrat 60, dotierte Bereiche 62, die in Substrat 60 (z.B. n-Wannen und/oder p-Wannen) angebracht sind, Isolationsstrukturelemente 64 und Transistoren T auf. In der gezeigten Ausführungsform weisen Transistoren T abhängende Kanalschichten 70 und Gate-Strukturen 68, die zwischen Source/Drains 72 angebracht sind, auf, wo Gate-Strukturen 68 abhängende Kanalschichten 70 umhüllen und/oder umgeben. Jede Gate-Struktur 68 weist einen Metall-Gate-Stapel auf, der aus einer Gate-Elektrode 74, die über einem Gate-Dielektrikum 76 angebracht ist, und Gate-Abstandhaltern 78, die entlang Seitenwänden des Metall-Gate-Stapels angebracht sind, gebildet ist. Das mehrschichtige Interconnect MLI koppelt verschiedene Bauelemente und/oder Komponenten von Bauelementschicht DL elektrisch, sodass die verschiedenen Bauelemente und/oder Komponenten wie durch Designanforderungen für den Speicher spezifiziert, arbeiten können.
  • In der gezeigten Ausführungsform weist das mehrschichtige Interconnect MLI eine Kontaktschicht (CO-Ebene), eine Durchkontaktierung-Null-Schicht (Vo-Ebene), eine Metall-Null-Ebene (Mo-Ebene), eine Durchkontaktierung-Eins- Schicht (V1-Ebene), eine Metall-Eins-Schicht (M1-Ebene), eine Durchkontaktierung-Zwei-Schicht (V2-Ebene), eine Metall-Zwei-Schicht (M2-Ebene), eine Durchkontaktierung-Drei-Schicht (V3-Ebene) und eine Metall-Drei-Schicht (M3-Ebene) auf. Die vorliegende Offenbarung zieht ein mehrschichtiges Interconnect MLI mit mehr oder weniger Schichten und/oder Ebenen in Betracht, zum Beispiel eine Gesamtzahl von N Metallschichten (Ebenen) des mehrschichtigen Interconnects MLI mit N als eine ganze Zahl im Bereich von 2 bis 10. Jede Ebene von mehrschichtigem Interconnect MLI weist leitfähige Strukturelemente (z.B. Metallleitungen, Metalldurchkontaktierungen und/oder Metallkontakte) auf, die in einer oder mehreren Dielektrikumschichten (z.B. eine Zwischendielektrikumschicht (ILD-Schicht) und eine Kontaktätzstoppschicht (CESL-Schicht)) angebracht sind. In einigen Ausführungsformen werden leitfähige Strukturelemente auf einer selben Ebene von mehrschichtigem Interconnect MLI, wie Mo-Ebene, gleichzeitig gebildet. In einigen Ausführungsformen weisen leitfähige Strukturelemente auf einer selben Ebene von mehrschichtigem Interconnect MLI Deckflächen, die im Wesentlichen miteinander planar sind, und/oder Bodenflächen, die im Wesentlichen miteinander planar sind, auf. CO-Ebene weist Source/Drain-Kontakte (MD) auf, die in einer Dielektrikumschicht 66 angebracht sind; Vo-Ebene weist Gate Durchkontaktierungen VG, Source/Drain-Kontakt-Durchkontaktierungen VD und Stoßkontakte auf, die in der Dielektrikumschicht 66 angebracht sind; Mo-Ebene weist Mo-Metallleitungen auf, die in Dielektrikumschicht 66 angebracht sind, wo Gate-Durchkontaktierungen VG Gate-Strukturen mit Mo-Metallleitungen verbinden, Source/Drain-Durchkontaktierungen Vo Source/Drains mit Mo-Metallleitungen verbinden und Stoßkontakte Gate-Strukturen und Source/Drains miteinander und mit Mo-Metallleitungen verbinden; V1-Ebene weist V1 Durchkontaktierungen auf, die in der Dielektrikumschicht 66 angebracht sind, wo V1 Durchkontaktierungen Mo-Metallleitungen mit M1-Metallleitungen verbinden; M1-Ebene weist M1-Metallleitungen auf, die in der Dielektrikumschicht 66 angebracht sind; V2-Ebene weist V2-Durchkontaktierungen auf, die in der Dielektrikumschicht 66 angebracht sind, wo V2-Durchkontaktierungen M1-Leitungen mit M2-Leitungen verbinden; M2-Ebene weist M2-Metallleitungen auf, die in der Dielektrikumschicht 66 angebracht sind; V3-Ebene weist V3-Durchkontaktierungen auf, die in der Dielektrikumschicht 66 angebracht sind, wo V3 Durchkontaktierungen M2-Leitungen mit M3-Leitungen verbinden. 3 wurde für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. Zusätzliche Strukturelemente können in den verschiedenen Schichten des Speichers hinzugefügt werden und einige der beschriebenen Strukturelemente können in anderen Ausführungsformen des Speichers ersetzt, modifiziert oder eliminiert sein. 3 ist nur ein Beispiel und kann keine tatsächliche Querschnittansicht des IC-Bauelements 10 und/oder der SRAM-Zellen 50 wiedergeben, die unten ausführlicher besprochen ist.
  • 4 und 5 veranschaulichen ein beispielhaftes Layout 200 der SRAM-Zelle 50 wie in 2, wobei 4 die DL-Ebene, CO-Ebene und Vo-Ebene des Layouts 200 veranschaulicht und 5 Vo-Ebene und Mo-Ebene des Layouts 200 veranschaulicht. Die SRAM-Zelle 50 hat eine Zellgrenze 202, die durch gepunktete Linien in 4 und 5 dargestellt ist. Die Zellgrenze 202 ist ein rechteckiger Kasten, der in der Y-Richtung länger ist als in der X-Richtung, zum Beispiel etwa 3,5-Mal bis etwa 6-Mal länger. Die erste Dimension der Zellgrenze 202 entlang der X-Richtung ist als eine Zellenbreite W bezeichnet und die zweite Dimension der Zellgrenze 202 entlang der Y-Richtung ist als eine Zellenhöhe H bezeichnet. Wenn die SRAM-Zelle 50 in einem Speicher-Array wiederholt wird, kann die Zellenbreite W einen Speicherzellenrasterabstand in dem Speicher-Array entlang der X-Richtung darstellen und als dieser bezeichnet werden und die Zellenhöhe H kann einen Speicherzellenrasterabstand in dem Speicher-Array entlang der Y-Richtung darstellen und als dieser bezeichnet werden. In der veranschaulichten Ausführungsform ist die Zellenbreite W das Zweifache eines Poly-Rasterabstands. Ein Poly-Rasterabstand bezieht sich auf einen minimalen Abstand von Mittelpunkt zu Mittelpunkt zwischen zwei angrenzenden Gate-Strukturen entlang der X-Richtung.
  • Die SRAM-Zelle 50 weist aktive Bereiche 205 (enthaltend 205A, 205B, 205C und 205D) auf, die längsseitig entlang der X-Richtung orientiert sind, und Gate-Strukturen 240 (enthaltend 240A, 240B, 240C und 240D), die längsseitig entlang derY-Richtung senkrecht zu der X-Richtung orientiert sind. Die aktiven Bereiche 205B und 205C sind über einer n-Wanne (oder Wanne vom n-Typ) 204N angebracht. Die aktiven Bereiche 205A und 205D sind über p-Wannen (oder Wannen vom p-Typ) 204P angebracht, die sich an beiden Seiten der n-Wanne 204N entlang der Y-Richtung befinden. Die Gate-Strukturen 240 greifen in die Kanalbereiche der jeweiligen aktiven Bereiche 205 ein, um Transistoren zu bilden. In dieser Hinsicht greift die Gate-Struktur 240A in den Kanalbereich des aktiven Bereichs 205A ein, um einen n-Transistor als den Pass-Gate-Transistor PG-1 zu bilden; die Gate-Struktur 240B greift in den Kanalbereich des aktiven Bereichs 205A ein, um einen n-Transistor als den Pull-Down-Transistor PD-1 zu bilden, und greift in den Kanalbereich des aktiven Bereichs 205B ein, um einen p-Transistor als den Pull-Up-Transistor PU-1 zu bilden; die Gate-Struktur 240C greift in den Kanalbereich des aktiven Bereichs 205D ein, um einen n-Transistor als den Pull-Down-Transistor PD-2 zu bilden, und greift in den Kanalbereich des aktiven Bereichs 205C ein, um einen p-Transistor als den Pull-Up-Transistor PU-2 zu bilden; und die Gate-Struktur 240D greift in den Kanalbereich des aktiven Bereichs 205D ein, um einen n-Transistor als den Pass-Gate-Transistor PG-2 zu bilden. In der vorliegenden Ausführungsform weist jeder der Kanalbereiche die Form von vertikal gestapelten Nanostrukturen auf und jeder der Transistoren PU-1, PU-2, PD-1, PD-2, PG-1 und PG-2 ist ein GAA-Transistor. Alternativ weist jeder der Kanalbereiche 215A-F die Form einer Finne auf und jeder der Transistoren PU-1, PU-2, PD-1, PD-2, PG-1 und PG-2 ist ein FinFET-Transistor.
  • Verschiedene aktive Bereiche in verschiedenen Transistoren der SRAM-Zelle 50 können verschiedene Breiten haben (z.B. Dimensionen, die in der Y-Richtung gemessen werden), um die Leistung des Bauelements zu optimieren. Genauer hat der aktive Bereich 205A des Pull-Down-Transistors PD-1 und des Pass-Gate-Transistors PG-1 eine Breite W1, der aktive Bereich 205B des Pull-Up-Transistors PU-1 hat eine Breite W2, der aktive Bereich 205C des Pull-Up-Transistors PU-2 hat eine Breite W3 und der aktive Bereich 205D des Pass-Gate PG-2 und des Pull-Down-Transistors PD-2 hat eine Breite W4. Die Breiten W1-W4 können auch in Abschnitten der aktiven Bereiche gemessen werden, die den Kanalbereichen entsprechen. Anders gesagt, diese Abschnitte der aktiven Bereiche (von welchen die Breiten W1-W4 gemessen werden) sind die Kanalbereiche (z.B. die vertikal gestapelten Nanostrukturen von GAA-Bauelementen) der Transistoren. Zur Optimierung der SRAM-Leistung ist in einigen Ausführungsformen eine der Breiten W1 und W4 konfiguriert größer als eine der Breiten W2 und W3 zu sein, in dem Bemühen, die Geschwindigkeit unter den n-Transistoren und den p-Transistoren auszugleichen. Zum Beispiel kann ein Verhältnis von W1/W2 (oder W4/W3) von etwa 1,2 bis etwa 3 reichen. In Einklang mit einigen Ausführungsformen können die Breiten W2 und W3 dieselben sein und die Breiten W1 und W4 können dieselben sein.
  • Die SRAM-Zelle 50 weist weiter leitfähige Strukturelemente in der CO-Ebene, Vo-Ebene, Mo-Ebene und noch höheren Metallebenen (z.B. M1-Ebene, M2-Ebene usw.) auf. Ein Gate-Kontakt 260A verbindet ein Gate des Pass-Gate-Transistors PG-1 (gebildet durch Gate-Struktur 240A) elektrisch mit einem Landing-Pad 280A der ersten Wortleitung WL. Das Erste-WL-Landing-Pad 280A ist elektrisch an eine Wortleitung WL gekoppelt, die sich auf einer höheren Metallebene befindet. Ein Gate-Kontakt 260L verbindet ein Gate des Pass-Gate-Transistors PG-2 (gebildet durch Gate-Struktur 240D) elektrisch mit einem Landing-Pad 280L der zweiten Wortleitung WL. Das Zweite-WL-Landing-Pad 280L ist elektrisch an eine Wortleitung WL gekoppelt, die sich auf einer höheren Metallebene befindet. Ein S/D-Kontakt 260K verbindet einen Drain-Bereich des Pull-Down-Transistors PD-1 (gebildet auf dem aktiven Bereich 205A (der n-epitaktische Source/Drain-Strukturelemente aufweisen kann)) und einen Drain-Bereich des Pull-Up-Transistors PU-1 (gebildet auf dem aktiven Bereich 205B (der p-epitaktische Source/Drain-Strukturelemente aufweisen kann)) elektrisch, sodass ein gemeinsamer Drain von Pull-Down-Transistor PD-1 und Pull-Up-Transistor PU-1 einen Datenspeicherknoten SN bildet. Ein Gate-Kontakt 260B verbindet ein Gate des Pull-Up-Transistors PU-2 (gebildet durch Gate-Struktur 240C) und ein Gate des Pull-Down-Transistors PD-2 (ebenso gebildet durch Gate-Struktur 240C) elektrisch mit dem Datenspeicherknoten SN. Der Gate-Kontakt 260B kann ein Stoßkontakt sein, der am S/D-Kontakt 260K anliegt. Ein S/D-Kontakt 260C verbindet einen Drain-Bereich des Pull-Down-Transistors PD-2 (gebildet auf dem aktiven Bereich 205D (der n-epitaktische Source/Drain-Strukturelemente aufweisen kann)) und einen Drain-Bereich des Pull-Up-Transistors PU-2 (gebildet auf dem aktiven Bereich 205C (der p-epitaktische Source/Drain-Strukturelemente aufweisen kann)) elektrisch, sodass ein gemeinsamer Drain von Pull-Down-Transistor PD-2 und Pull-Up-Transistor PU-2 einen komplementären Datenspeicherknoten SNB bildet. Ein Gate-Kontakt 260D verbindet ein Gate des Pull-Up-Transistors PU-1 (gebildet durch die Gate-Struktur 222) und ein Gate des Pull-Down-Transistors PD-1 (ebenso gebildet durch die Gate-Struktur 240B) elektrisch mit dem komplementären Datenspeicherknoten SNB. Der Gate-Kontakt 260D kann ein Stoßkontakt sein, der am S/D-Kontakt 260C anliegt.
  • Ein S/D-Kontakt 260E und eine S/D-Kontakt-Durchkontaktierung 270E, die darauf landet, verbinden einen Source-Bereich von Pull-Up-Transistor PU-1 (gebildet auf dem aktiven Bereich 205B (der p-epitaktische Source/Drain-Strukturelemente aufweisen kann)) elektrisch mit einer VDD-Leitung 280E. Die VDD-Leitung 280E ist elektrisch an eine Versorgungsspannung VDD gekoppelt. Ein S/D-Kontakt 260F und eine S/D-Kontakt-Durchkontaktierung 270F, die darauf landet, verbinden einen Source-Bereich des Pull-Up-Transistors PU-2 (gebildet auf dem aktiven Bereich 205C (der p-epitaktische Source/Drain-Strukturelemente aufweisen kann)) elektrisch mit der VDD-Leitung 280E. Ein S/D-Kontakt 260G und eine S/D-Kontakt-Durchkontaktierung 270G, die darauf landet, verbinden einen Source-Bereich des Pull-Down-Transistors PD-1 (gebildet auf dem aktiven Bereich 205A (der n-epitaktische Source/Drain-Strukturelemente aufweisen kann)) elektrisch mit einem ersten VSS-Landing-Pad 280G. Das erste VSS-Landing-Pad 280G ist elektrisch an eine Masse VSS gekoppelt. Ein S/D-Kontakt 260H und eine S/D-Kontakt-Durchkontaktierung 270H, die darauf landet, verbinden einen Source-Bereich des Pull-Down-Transistors PD-2 (gebildet auf dem aktiven Bereich 205D (der n-epitaktische Source/Drain-Strukturelemente aufweisen kann)) elektrisch mit einem zweiten VSS-Landing-Pad 280H. Das zweite VSS-Landing-Pad 280H ist elektrisch an eine Masse VSS gekoppelt. Der S/D-Kontakt 260G und der S/D-Kontakt 260H können Kontakte auf Bauelementebene sein, die sich angrenzende SRAM-Zellen 100 teilen (z.B. vier SRAM-Zellen 100, die an einer selben Ecke anliegen, können sich einen S/D-Kontakt 260H teilen). Ein S/D-Kontakt 260I und eine S/D-Kontakt-Durchkontaktierung 2701, die darauf landet, verbinden einen Source-Bereich des Pass-Gate-Transistors PG-1 (gebildet auf dem aktiven Bereich 205A (der n-epitaktische Source/Drain-Strukturelemente aufweisen kann)) elektrisch mit einer Bitleitung BL 280I. Ein S/D-Kontakt 260J und eine S/D-Kontakt-Durchkontaktierung 270J, die darauf landet, verbinden einen Source-Bereich des Pass-Gate-Transistors PG-2 (gebildet auf dem aktiven Bereich 205D (der n-epitaktische Source/Drain-Strukturelemente aufweisen kann)) elektrisch mit einer komplementären Bitleitung (Bitleitungsschiene) BLB 280J.
  • Leitfähige Strukturelemente in der CO-Ebene, Mo-Ebene und höheren Metallebenen (z.B. M1-Ebene, M2 Schicht usw.) werden entlang einer ersten Routing-Richtung oder einer zweiten Routing-Richtung geroutet, die sich von der ersten Routing-Richtung unterscheidet. Zum Beispiel ist die erste Routing-Richtung die X-Richtung (und im Wesentlichen parallel zu der Längsrichtung aktiver Bereiche 205A-205D) und die zweite Routing-Richtung ist die Y-Richtung (und im Wesentlichen parallel zu der Längsrichtung von Gate-Strukturen 240A-240D). In der gezeigten Ausführungsform weisen Source/Drain-Kontakte (260C, 260E, 260F, 260G, 260H, 260I, 260J) Längsrichtungen (längsseitig) im Wesentlichen entlang der Y-Richtung (d.h. zweite Routing-Richtung) auf und Stoßkontakte (260B, 260D) weisen Längsrichtungen im Wesentlichen entlang der X-Richtung (d.h. erste Routing-Richtung) auf. Metallleitungen von gerade nummerierten Metallschichten (d.h. Mo-Ebene und M2-Ebene) werden entlang der X-Richtung (d.h. die erste Routing-Richtung) geroutet und Metallleitungen von ungerade nummerierten Metallschichten (d.h. M1-Ebene und M3-Ebene) werden entlang der Y-Richtung (d.h. die zweite Routing-Richtung) geroutet. Zum Beispiel weisen in der Mo-Ebene, wie in 5 gezeigt, die Bitleitung 280I, Bitleitungsschiene 280J, VDD-Leitung 280E, das VSS-Landing-Pad 280G, VSS-Landing-Pad 280H, Wortleitung-Landing-Pad 280A, Wortleitung-Landing-Pad 280L Längsrichtungen im Wesentlichen entlang der X-Richtung auf. Weiter, da die Metallleitungen in derselben Metallebene (z.B. die Mo-Ebene) dieselben Längsrichtungen aufweisen, können die Metallleitungen in Metallspuren positioniert werden, die parallel angeordnet sind. Eine Metallspur kann eine oder mehrere Metallleitungen aufweisen. Zum Beispiel kann eine Metallspur eine einzelne Metallleitung aufweisen, die sich durch die gesamte SRAM-Zelle erstreckt, oder eine Metallspur kann eine oder mehrere lokale Metallleitungen aufweisen, die sich nicht durch die gesamte SRAM-Zelle erstrecken. Die veranschaulichten Metallleitungen sind im Wesentlichen rechteckig geformt (d.h. jede hat eine Länge, die größer als ihre Breite ist), aber die vorliegende Offenbarung zieht Metallleitungen mit verschiedene Formen und/oder Kombinationen von Formen in Betracht, um Leistung (z.B. Verringern des Widerstands) und/oder Layout-Fußabdruck (z.B. Verringern der Dichte) zu optimieren und/oder zu verbessern.
  • „Landing-Pad“ bezieht sich im Allgemeinen auf Metallleitungen in Metallschichten, die eine zwischengeschaltete lokale Zwischenverbindung für die SRAM-Zelle bereitstellt, wie (1) eine zwischengeschaltete lokale Zwischenverbindung zwischen einem Strukturelement auf Bauelementebene (z.B. Gate oder Source/Drain) und einer Bitleitung, einer Bitleitungsschiene, einer Wortleitung, einer Spannungsleitung oder (2) eine zwischengeschaltete lokale Zwischenverbindung zwischen Bitleitungen, Wortleitungen oder Spannungsleitungen. Zum Beispiel ist das VSS-Landing-Pad 280G mit Source/Drain-Kontakt 260G des Transistors PD-1 verbunden und weiter mit einer VSS-Leitung verbunden, die sich in einer höheren Metallebene befindet, das VSS-Landing-Pad 280H ist mit Source/Drain-Kontakt 260H des Transistors PD-2 verbunden und weiter mit einer VSS-Leitung verbunden, die sich in einer höheren Metallebene befindet, das WL Landing-Pad 280A ist mit einem Gate des Transistors PG-1 verbunden und weiter mit einer Wortleitung WL verbunden, die sich in einer höheren Metallebene befindet, und das WL Landing-Pad 280L ist mit einem Gate des Transistors PG-2 verbunden und weiter mit einer Wortleitung WL verbunden, die sich in einer höheren Metallebene befindet. Landing-Pads haben Längsdimensionen, die groß genug sind, um eine ausreichende Landefläche für ihre darüberliegenden Durchkontaktierungen bereitzustellen (und somit Überlagerungsprobleme minimieren und eine größere Strukturierungsflexibilität bereitstellen). In der gezeigten Ausführungsform haben Landing-Pads Längsdimensionen, die kleiner als Dimensionen der SRAM-Zelle 50 sind, wie Dimensionen entlang der X-Richtung, die kleiner als die Zellenbreite W sind, und Dimensionen entlang der Y-Richtung, die kleiner als die Zellenhöhe H sind. Im Vergleich zu den Landing-Pads haben die Bitleitung 280I, die Bitleitungsschiene 280J und die VDD-Leitung 280E Längsdimensionen entlang der X-Richtung, die größer als die Zellenbreite W der SRAM-Zelle 50 sind. Im Verlauf durch die gesamte SRAM-Zelle 50 entlang der X-Richtung werden die Bitleitung 280I, die Bitleitungsschiene 280J und die VDD-Leitung 280E auf der Mo-Ebene auch als globale Metallleitungen bezeichnet, während andere als lokale Metallleitungen bezeichnet werden (enthaltend Landing-Pads). In einigen Ausführungsformen ist eine Länge jeder der Bitleitung 280I, der Bitleitungsschiene 280J und der VDD-Leitung 280E ausreichend, um eine elektrische Verbindung mehrerer SRAM-Zellen in einer Spalte (oder einer Reihe) mit der entsprechenden globalen Metallleitung zu ermöglichen.
  • Die Metallleitungen (globale Metallleitungen und lokale Metallleitungen) in der SRAM-Zelle 50 auf der Mo-Ebene können verschiedene Breiten haben. Zum Beispiel hat die VDD-Leitung 280E eine Breite Wa, die Bitleitung 280I und Bitleitungsschiene 280J haben jeweils eine Breite Wb und die Landing-Pads haben jeweils eine Breite Wc, wo die Breiten Wa und Wc jeweils breiter sind als die Breite Wb. Die Breiten Wa und Wc können im Wesentlichen gleich sein, alternativ kann die Breite Wa größer sein als die Breite Wc. Wenn die größte Breite Wa für die VDD-Leitung 280E reserviert ist, kann die VDD-Leitung im Allgemeinen von einem verringerten Widerstand und somit einem verringerten Spannungsabfall profitieren. Wenn die kleinste Breite Wb für die Bitleitung 280I und Bitleitungsschiene 280J reserviert ist, können die Signalleitungen im Allgemeinen von einer verringerten parasitären Kapazität und somit einer verbesserten Ansprechzeit profitieren. In einigen Ausführungsformen ist ein Verhältnis von Breite Wa zu Breite Wb (d.h. Wa : Wb) etwa 1,1 bis etwa 2. Der Abstand zwischen den Metallleitungen kann nicht derselbe sein. Zum Beispiel sind die Bitleitung 280I und die Bitleitungsschiene 280J jeweils von der VDD-Leitung mit einer Distanz S1 beabstandet und die Landing-Pads sind jeweils von der nächsten Signalleitung mit einer Distanz S2 beanstandet. In der veranschaulichten Ausführungsform ist die Distanz S2 größer als die Distanz S1. Das heißt, die Bitleitung 280I und die Bitleitungsschiene 280J sind jeweils der VDD-Leitung 280E in der Y-Richtung näher als den Landing-Pads. In einigen Ausführungsformen ist ein Verhältnis von Breite S2 zu Breite S1 (d.h. S2 : S1) etwa 1,1 bis etwa 2. Alternativ, abhängig von dem Layout, kann die Distanz S2 kleiner sein als die Distanz S1. Somit können in den alternativen Ausführungsformen die Bitleitung 280I und die Bitleitungsschiene 280J jeweils den Landing-Pads in der Y-Richtung näher sein als der VDD-Leitung 280E.
  • In einigen Ausführungsformen wird die SRAM-Zelle 50 in demselben Speichermakro (wie das Makro 20 in 1) mit einer Logikzelle (häufig als eine Standardzelle bezeichnet) gefertigt. In solchen Ausführungsformen können Metallleitungen in der Mo-Ebene der SRAM-Zelle 50 und Metallleitungen in der Mo-Ebene der Logikzelle konfiguriert sein, sowohl SRAM-Leistung als auch logische Dichte zu optimieren (Co-Optimierung). Zum Beispiel ist 6 ein Layout 290 von Metallleitungen in der Mo-Ebene von zwei Logikzellen, die in der Y-Richtung angeordnet sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Jede der Logikzelle hat eine Zellgrenze 292, die durch gepunktete Linien dargestellt ist. Die Zellgrenze 292 hat eine erste Dimension, wie eine Zellenbreite CW, entlang einer ersten Richtung (z.B. X-Richtung) und eine zweite Dimension, wie eine Zellenhöhe CH, entlang einer zweiten Richtung (z.B. Y-Richtung). In einigen Ausführungsformen, wie gezeigt, ist Zellenhöhe CH die Hälfte der SRAM-Zellenhöhe H, sodass zwei Logikzellen, die aneinander stoßen, eine Gesamthöhe 2*CH haben, die dieselbe wie die SRAM-Zellenhöhe H ist (d.h. H = 2*CH).
  • Die Mo-Ebene der Logikzellen weist Metallleitungen auf, die mit einer Bauelementschicht elektrisch verbunden sind. Die Bauelementschicht der Logikzelle weist Transistoren, wie NFETs und PFETs, auf, von welchen jeder ein Gate aufweist, das zwischen einer Source und einem Drain angebracht ist, wo Mo-Ebene der Logikzellen mit mindestens einem Gate, mindestens einer Source und/oder mindestens einem Drain der Transistoren elektrisch verbunden ist. In einigen Ausführungsformen erstrecken sich Gates der Transistoren der Logikzellen längsseitig entlang derselben Richtung wie Gates in SRAM-Zelle 50 und Metallleitungen von Mo Schicht der Logikzelle haben eine Routing-Richtung, die im Wesentlichen senkrecht zu der Gate-Längsrichtung ist. In einigen Ausführungsformen haben die zwei anliegenden Logikzellen insgesamt 2*N+1 (eine ungerade Zahl) Metallleitungen, die in der Y-Richtung angeordnet sind, wo N eine ganze Zahl ist. In der veranschaulichten Ausführungsform ist N gleich 5 und die zwei anliegenden Logikzellen haben elf Metallleitungen, nämlich Metallleitungen 294-1 bis 294-11. In verschiedenen anderen Ausführungsformen kann N gleich ganzen Zahlen sein, die nicht 5 sind, wie 4 oder 6. In einigen Ausführungsformen können die zwei anliegenden Logikzellen funktionell als eine Logikzelle angesehen werden, mit einer Zellenhöhe H und einer Zellenbreite CW und mit 2*N+1 Metallleitungen.
  • Wie gezeigt, sind die Metallleitungen auf der Mo-Ebene gleichmäßig entlang der Y-Richtung mit einem Abstand So verteilt. Die Metallleitungen können jeweils in einer entsprechenden Metallspur angeordnet sein. Auf der Mo-Ebene kann die SRAM-Struktur mehrere Metallspuren aufweisen, die parallel (z.B. von Spur 1 bis Spur 2*N+1) angeordnet sind. In der veranschaulichten Ausführungsform des Layouts 290 weisen die Logikzellen elf Metallspuren auf, die in der Reihenfolge von der ersten (Mo-Spur 1) bis elften (Mo-Spur 11) entlang derY-Richtung angeordnet sind. Die mittleren Leitungen der Metallspuren sind durch die gestrichelten Linien in 6 dargestellt.
  • In der veranschaulichten Ausführungsform weist die mittlere Metallspur (die (N+1)-te Metallspur oder die Mo-Spur 6 in 6) eine Metallleitung (z.B. die Metallleitung 294-6 in 6) auf, die als eine VDD-Leitung bestimmt ist. Die Metallspur, die als die zweite weg von der mittleren Metallspur (die (N-1)-te Metallspur oder die (N+3)-te Metallspur oder die Mo-Spur 4 oder die Mo-Spur 8 in 6) positioniert ist, weist eine Metallleitung (z.B. die Metallleitung 294-4 oder die Metallleitung 294-8 in 6), auf, die als eine Signalleitung bestimmt ist, die an die SRAM-Zelle 50 gekoppelt ist, die entweder eine Bitleitung BL oder eine Bitleitungsschiene BLB ist. Die Metallspuren, die als die erste und die letzte Metallspur (1. und (2*N+1)-te Metallspur oder die Mo-Spur 1 und die Mo-Spur 11 in 6) positioniert sind, weisen jeweils eine Metallleitung (z.B. die Metallleitung 294-1 und die Metallleitung 294-11 in 6) auf, die als die VSS-Leitung bestimmt ist.
  • Unter Bezugnahme auf 5 und 6 gemeinsam, ist eine Lösung, um die Bitleitung 2801 in der SRAM-Zelle 50 und die Bitleitung 294-4 in der ersten Logikzelle elektrisch zu verbinden und die Bitleitungsschiene 280J in der SRAM-Zelle 50 und die Bitleitungsschiene 294-8 in der zweiten Logikzelle elektrisch zu verbinden, eine oder mehrere Randzellen zu implementieren, die zwischen der SRAM-Zelle 50 und den Logikzellen positioniert sind. Im Inneren der Randzellen sind Metallübergänge bereitgestellt, um Metalleitungen auf der Mo-Ebene an andere Metallleitungen in höheren Metallschichten (z.B. M1-Ebene und/oder M2-Ebene) elektrisch zu koppeln, um eine Brücke zum Verbinden der Signalleitungen in der SRAM-Zelle 50 und den Logikzellen zu implementieren. Solche Metallübergänge erhöhen jedoch Routing-Widerstand und parasitäre Kapazität bei den bereits widerstands- und kapazitätsempfindlichen Signalleitungen, wodurch in unerwünschter Weise RC-Verzögerung erhöht wird und SRAM-Geschwindigkeit, wie Lese-/Schreib-Geschwindigkeit gesenkt wird. Wie unten ausführlicher besprochen wird, ist eine andere Lösung, die Metallspuren (Metallleitungen) in der SRAM-Zelle 50 und den Logikzellen auszurichten, was den Signalleitungen ermöglicht, sich direkt von den Logikzellen in die SRAM-Zelle 50 zu erstrecken, ohne zusätzliche Metallübergänge zu benötigen.
  • 7 veranschaulicht die DL-Ebene und Vo-Ebene eines Layouts 300 eines Schaltungsbereichs 45 in dem Makro 20 (1), das einen Abschnitt des SRAM-Zellblocks 30 und einen Abschnitt des Logikzellblocks 40 aufweist und sich über eine Grenzfläche zwischen dem SRAM-Zellblock 30 und dem Logikzellblock 40 erstreckt. 7 wurde für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. Zum Beispiel sind aktive Bereiche, Gate-Strukturen, Gate-Schnitt Isolationsstrukturelemente und Durchkontaktierungen auf der Vo-Ebene in den SRAM-Zellen gezeigt, während zahlreiche andere Strukturelemente in 7 weggelassen sind.
  • Der Schaltungsbereich 45 weist einen ersten Typ aktiver Bereiche 305A in dem SRAM-Zellblock 30 und einen zweiten Typ aktiver Bereiche 305B in dem Logikzellblock 40 auf (gemeinsam als aktive Bereiche 305 bezeichnet). Die aktiven Bereiche 305A sind entlang der Y-Richtung angeordnet und längsseitig in der X-Richtung ausgerichtet. Wie oben besprochen, können die aktiven Bereiche 305A verschiedene Breiten (z.B. W1-W4 in 4) haben. Die aktiven Bereiche 305B sind entlang der Y-Richtung angeordnet und längsseitig in der X-Richtung ausgerichtet. In der veranschaulichten Ausführungsform sind die aktiven Bereiche 305B gleichmäßig entlang der Y-Richtung verteilt und haben jeweils eine gleichförmige Breite. Der Schaltungsbereich 45 weist weiter Gate-Strukturen 340 auf, die entlang der X-Richtung angeordnet sind und sich längsseitig in der Y-Richtung erstrecken. In der veranschaulichten Ausführungsform sind die Gate-Strukturen 340 gleichmäßig entlang der X-Richtung mit einer gleichförmigen Distanz zwischen zwei angrenzenden Gate-Strukturen 340 verteilt. Die gleichförmige Distanz istt als ein Gate-Rasterabstand oder ein Poly-Rasterabstand („PP“, Poly-Pitch) bezeichnet. Die Gate-Strukturen 340 schneiden die aktiven Bereiche 305A, 305B beim Bilden von Transistoren. Transistoren, die an den Schnittpunkten der aktiven Bereiche 305A und der Gate-Strukturen 340 gebildet werden, befinden sich innerhalb des SRAM-Zellblocks 30 und sind dazu bestimmt, SRAM-Zellen zu bilden. Die Transistoren, die an Schnittpunkten der aktiven Bereiche 305B und der Gate-Strukturen 340 gebildet werden, befinden sich innerhalb des Logikzellblocks 40 und sind dazu bestimmt, Logikzellen zu bilden.
  • In der veranschaulichten Ausführungsform bilden die Transistoren in dem SRAM-Zellblock 30 mehrere SRAM-Zellen 302a, 302b, 302c und 302d (gemeinsam, SRAM-Zellen 302). Die SRAM-Zellen 302 sind in der X-Richtung und der Y-Richtung angeordnet, wodurch sie ein 2x2 Array von SRAM-Zellen bilden. Jede SRAM-Zelle 302 in dem Array kann das Layout 200 der SRAM-Zelle 50 verwenden, wie in 4 gezeigt. In einigen Ausführungsformen sind zwei angrenzende SRAM-Zellen in der X-Richtung in Bezug auf eine gemeinsame Grenze dazwischen liniensymmetrisch und zwei angrenzende SRAM-Zellen in der Y-Richtung sind in Bezug auf eine gemeinsame Grenze dazwischen liniensymmetrisch. Das heißt, die SRAM-Zelle 302b ist eine Duplikatzelle für die SRAM-Zelle 302a, aber über die Y-Achse umgedreht; die SRAM-Zelle 302c ist eine Duplikatzelle für die SRAM-Zelle 302a, aber über die X-Achse umgedreht; und die SRAM-Zelle 302d ist eine Duplikatzelle für die SRAM-Zelle 302b, aber über die X-Achse umgedreht.
  • Einige aktive Bereiche 305 erstrecken sich durch mehrere SRAM-Zellen in einer Reihe. Zum Beispiel erstreckt sich der aktive Bereich für die Transistoren PD-1, PG-1 in der SRAM-Zelle 302b durch die SRAM-Zelle 304a als der aktive Bereich für seine Transistoren PG-1, PD-1; der aktive Bereich für die Transistoren PG-2, PD-2 in der SRAM-Zelle 302b erstreckt sich durch die SRAM-Zelle 302a als der aktive Bereich für seine Transistoren PD-2, PG-2; und der aktive Bereich für die Transistoren PU-2 in der SRAM-Zelle 302b erstreckt sich in die SRAM-Zelle 302a als der aktive Bereich für seine Transistoren PU-2. Die aktiven Bereiche in den SRAM-Zellen 302c, 302d sind ähnlich angeordnet. Die Durchkontaktierungen auf der Vo-Ebene in den SRAM-Zellen sind auch in 7 veranschaulicht.
  • In der veranschaulichten Ausführungsform bilden die Transistoren in dem Logikzellblock 40 mehrere Logikzellen. Die Logikzellen können Standardzellen sein, wie Umrichter (INV) UND, ODER, NAND, NOR, Flip-Flip, SCAN und so weiter. Die Logikzellen implementieren verschiedene logische Funktionen bei den SRAM-Zellen 302. Die logischen Funktionen der Logikzellen enthalten zum Beispiel Schreib- und/oder Lese-Decodierung, Wortleitungsauswahl, Bitleitungsauswahl, Datenansteuerung und Speicherselbsttestung. Wie gezeigt, hat jede Logikzelle eine Logikzellenhöhe CH, die die Hälfte der SRAM-Zellenhöhe H ist. Daher haben zwei Logikzellen eine Grenze mit gegenüberliegenden Rändern, die mit gegenüberliegenden Rändern der Grenze einer SRAM-Zelle ausgerichtet sind, wobei die Ränder in der Y-Richtung beabstandet sind und sich jeder Rand in der X-Richtung erstreckt.
  • In der veranschaulichten Ausführungsform liegtder SRAM-Zellblock 30 direkt an dem Logikzellblock 40 an, ohne dazwischenliegende Randzellen. Zwischen den gegenüberliegenden Grenzlinien der SRAM-Zellen in dem SRAM-Zellblock 30 und der Logikzellen in dem Logikzellblock 40 befindet sich ein Übergangsbereich 370 des aktiven Bereichs oder einfach der Übergangsbereich. Im Inneren des Übergangsbereichs 370, treffen die aktiven Bereiche 305A, die sich von der Randspalte der SRAM-Zellen erstrecken, auf die aktiven Bereiche 305B, die sich von der Randspalte der Logikzellen erstrecken. Da ein Paar der aktiven Bereiche 305A, 305B, die aufeinandertreffen, verschiedene Breiten hat, wird ein Knick erzeugt, wo die aktiven Bereiche 305A, 305B aufeinandertreffen. Ein Knick bezieht sich auf einen Übergang wo zwei Segmente verschiedener Breiten aufeinandertreffen. Zum Beispiel trifft in dem Bereich 372A, der durch einen gepunkteten Kreis dargestellt ist, ein relativ breiter aktiver Bereich 305A auf einen relativ schmalen aktiven Bereich 305B, wodurch ein Knick entsteht. Die oberen Ränder der aktiven Bereiche 305A, 305B sind ausgerichtet, während die unteren Ränder der aktiven Bereiche 305A, 305B ein Stufenprofil erzeugen. Ähnlich trifft in dem Bereich 372B, das durch einen anderen gepunkteten Kreis dargestellt ist, ein relativ schmaler aktiver Bereich 305A auf einen relativ breiten aktiven Bereich 305B, wodurch ein weiterer Knick erzeugt wird. Die unteren Ränder der aktiven Bereiche 305A, 305B sind ausgerichtet, während die oberen Ränder der aktiven Bereiche 305A, 305B ein Stufenprofil erzeugen.
  • Wie in dem Layout 300 gezeigt, hat der Übergangsbereich 370 eine Spanne von einem Poly-Rasterabstand zwischen den gegenüberliegenden Grenzlinien der SRAM-Zellen und der Logikzellen entlang der X-Richtung. In dem Übergangsbereich 370 ist ein dielektrisches Strukturelement (oder Isolationsstrukturelement) 374 längsseitig in der Y-Richtung ausgerichtet und stellt Isolation zwischen den aktiven Bereichen 305A und 305B bereit. Das dielektrische Strukturelement 374 überlappt mit den Knicken. In dem beispielhaften Layout 300 erstreckt sich das dielektrische Strukturelement 374 fortlaufend entlang der Grenzlinien der SRAM-Zellen und der Logikzellen in der Y-Richtung. Anders gesagt, das dielektrische Strukturelement 374 ist höher als die SRAM-Zellenhöhe H.
  • Das dielektrische Strukturelement 374 kann in einem Continuous-Poly-on-Diffusion-Edge-Prozess (CPODE-Prozess) gebildet werden. In einem CPODE-Prozess wird ein Polysilizium-Gate durch ein dielektrisches Strukturelement ersetzt. Für den Zweck dieser Offenbarung kann ein „Diffusionsrand“ gleichermaßen als ein aktiver Rand bezeichnet werden, wo zum Beispiel ein aktiver Rand an angrenzenden aktiven Bereichen anliegt. Vor dem CPODE-Prozess kann der aktive Rand eine Dummy-GAA-Struktur mit einer Dummy-Gate-Struktur (z.B. ein Polysilizium-Gate) und mehreren vertikal gestapelten Nanostrukturen als Kanalschichten aufweisen. Zusätzlich können innere Abstandhalter zwischen angrenzenden Nanostrukturen an seitlichen Enden der Nanostrukturen angebracht werden. In verschiedenen Beispielen sind epitaktische Source/Drain-Strukturelemente an einer Seite der Dummy-GAA-Struktur angebracht, sodass die angrenzenden epitaktischen Source/Drain-Strukturelemente mit den inneren Abstandhaltern und Nanostrukturen der Dummy-GAA-Struktur in Kontakt sind. Der folgende CPODE-Ätzprozess entfernt die Dummy-Gate-Struktur und die Kanalschichten von der Dummy-GAA-Struktur, um einen CPODE-Graben zu bilden. Das dielektrische Material, das einen CPODE-Graben zur Isolation füllt, wird als ein CPODE-Strukturelement bezeichnet. In einigen Ausführungsformen werden nach Bildung der CPODE-Strukturelemente die verbleibenden Dummy-Gate-Strukturen durch Metall-Gate-Strukturen in einem Austausch-Gate-Prozess (Gate-Last-Prozess) ersetzt. Anders gesagt, in einigen Ausführungsformen ersetzt das CPODE-Strukturelement einen Abschnitt oder die Gesamtheit der sonst kontinuierlichen Gate-Struktur und ist zwischen den gegenüberliegenden Gate-Abstandhaltern des ersetzten Abschnitts der Gate-Struktur begrenzt. Das dielektrische Strukturelement 374 wird auch als ein Gate-Schnitt-Strukturelement oder ein CPODE-Strukturelement bezeichnet. Da das CPODE-Strukturelement 374 durch Ersetzen der zuvor gebildeten Polysilizium Gate-Strukturen gebildet wird, übernimmt das CPODE-Strukturelement 374 die Anordnung der Gate-Strukturen 340. Das heißt, das CPODE-Strukturelement 374 kann dieselbe Breite wie die Gate-Strukturen 340 und denselben Rasterabstand wie die Gate-Strukturen 340 haben.
  • 8 veranschaulicht die Vo-Ebene und Mo-Ebene des Layouts 300 des Schaltungsbereichs 45 in dem Makro 20 (1), das einen Abschnitt des SRAM-Zellblocks 30 und einen Abschnitt des Logikzellblocks 40 aufweist und sich über eine Grenzfläche zwischen dem SRAM-Zellblock 30 und dem Logikzellblock 40 erstreckt. Auf der Mo-Ebene weist der Logikzellblock 40 mehrere Metallspuren auf, die parallel angeordnet sind. Insbesondere weisen in der veranschaulichten Ausführungsform des Layouts 300 zwei anliegende Logikzellen elf Metallspuren auf, die nacheinander von der ersten (Mo-Spur 1) bis elften (Mo-Spur 11) entlang der Y-Richtung angeordnet sind. Die Mittellinien der Metallspuren sind durch die gestrichelten Linien in 8 dargestellt.
  • Die Metallleitungen in den SRAM-Zellen sind mit den Metallspuren in dem Logikzellblock 40 ausgerichtet, wodurch sich die Metallleitungen in den Logikzellen in die SRAM-Zellen erstrecken können. Daher besteht kein Bedarf an Randzellen zwischen dem SRAM-Zellblock 30 und dem Logikzellblock 40, um Metallübergänge für die Metallleitungen auf der Mo-Ebene bereitzustellen. In der Mo-Spur 1 erstreckt sich eine VSS-Leitung in die SRAM-Zelle 302a und läuft mit dem sonst alleinstehenden VSS-Landing-Pad zusammen. In der Mo-Spur 2 bleibt die Metallleitung als eine Signalleitung in der Logikzelle in der Grenze des Logikzellblocks 40. In der Mo-Spur 3 bleibt die Metallleitung als eine Signalleitung in der Logikzelle in der Grenze des Logikzellblocks 40. In der Mo-Spur 4 erstreckt sich die Metallleitung als die Bitleitung in der Logikzelle auch in und durch die SRAM-Zellen als eine Bitleitung für mehrere SRAM-Zellen in einer Reihe. In der Mo-Spur 5 bleibt die Metallleitung als eine Signalleitung in der Logikzelle in der Grenze des Logikzellblocks 40. In der Mo-Spur 6 erstreckt sich die Metallleitung als eine VDD-Leitung in der Logikzelle auch in und durch die SRAM-Zellen als eine VDD-Leitung für mehrere SRAM-Zellen in einer Reihe. In der Mo-Spur 7 bleibt die Metallleitung als eine Signalleitung in der Logikzelle in der Grenze des Logikzellblocks 40. In der Mo-Spur 8 erstreckt sich die Metallleitung als die Bitleitungsschiene in der Logikzelle auch in und durch die SRAM-Zellen als eine Bitleitungsschiene für mehrere SRAM-Zellen in einer Reihe. In der Mo-Spur 9 bleibt die Metallleitung als eine Signalleitung in der Logikzelle in der Grenze des Logikzellblocks 40. In der Mo-Spur 10 bleibt die Metallleitung als eine Signalleitung in der Logikzelle in der Grenze des Logikzellblocks 40. In der Mo-Spur 7 kann sich die Metallleitung als eine VSS-Leitung in der Logikzelle durch die Grenze des Logikzellblocks 40 erstrecken, kontaktiert aber das Wortleitung WL-Landing-Pad nicht.
  • In der veranschaulichten Ausführungsform erstrecken sich die Metallleitungen in den Metallspuren 4 und 8 von den Logikzellen und durch die SRAM-Zellen als eine Bitleitung beziehungsweise eine Bitleitungsschiene. Alternativ, abhängig von dem Layout, können es die Metallleitungen in den Metallspuren 2 und 10 oder den Metallspuren 3 und 9 oder den Metallspuren 5 und 7 sein, die sich von den Logikzellen und durch die SRAM-Zellen als eine Bitleitung beziehungsweise eine Bitleitungsschiene erstrecken.
  • Im Allgemeinen kann die Grenze einer SRAM-Zelle direkt an der Grenze von einer oder zwei Logikzellen anliegen. Die eine oder zwei Logikzellen stellen 2*N+1 Metallspuren bereit, wo N eine ganze Zahl ist. Die Metallleitung in der mittleren Metallspur (die (N+1)-te Metallspur) erstreckt sich in die SRAM-Zelle als eine gemeinsame VDD-Leitung für sowohl die SRAM-Zelle als auch die eine oder zwei Logikzellen. Die zwei Metallleitungen in den zwei Metallspuren mit gleichem Abstand von der mittleren Metallspur erstrecken sich in die SRAM-Zelle als eine gemeinsame Bitleitung beziehungsweise eine gemeinsame Bitleitungsschiene für sowohl die SRAM-Zelle als auch die eine oder zwei Logikzellen. Die zwei Metallleitungen in der ersten und der (2*N+1)-ten Metallspur erstrecken sich durch die Grenze der einen oder zwei Logikzellen und sind mit einem der VSS-Landing-Pads in der SRAM-Zelle verbunden.
  • 9 veranschaulicht eine alternative Ausführungsform des Layouts 300 des Schaltungsbereichs 45. Zur klaren und einfachen Erläuterung sind ähnliche Strukturelemente in den veranschaulichten Ausführungsformen, wie in 8 und 9 gezeigt, mit denselben Bezugszeichen versehen und solche ähnlichen Aspekte werden nicht wiederholt. Ein Unterschied zwischen den Layouts 300 in 8 und 9 ist, dass bei der VDD-Leitung in 9 Knicke hinzugefügt wurden. Der Knickabschnitt der VDD-Leitung hat eine größere Breite als ein anderer Abschnitt der VDD-Leitung. Der Knick kann der VDD-Leitung etwa 1% bis etwa 50% zusätzliche Breite hinzufügen. Die Knicke werden Zwischenverbindungsbereichen (Zwischenverbindungsflächen) der VDD-Leitung hinzugefügt, um Querschnittsflächen der Zwischenverbindungsbereiche zu vergrößern, wodurch Widerstand der VDD-Leitung verringert wird. Ein Vergrößern der Querschnittsflächen der Zwischenverbindungsbereiche der VDD-Leitung ermöglicht eine Vergrößerung von Querschnittsflächen der Source/Drain-Durchkontaktierungen in der Vo-Ebene, die die VDD-Leitung mit Source/Drain-Kontakten (und somit mit darunterliegenden Source/Drain-Bereichen) verbinden.
  • 10 veranschaulicht eine alternative Ausführungsform des Layouts 300 des Schaltungsbereichs 45. Zur klaren und einfachen Erläuterung sind ähnliche Strukturelemente in den veranschaulichten Ausführungsformen, wie in 8 und 10 gezeigt, mit denselben Bezugszeichen versehen und solche ähnlichen Aspekte werden nicht wiederholt. Ein Unterschied zwischen den Layouts 300 in 8 und 10 ist, dass sich in 9 die Metallleitungen in der Mo-Spur 2 und der Mo-Spur 10 auch von den Logikzellen und durch die SRAM-Zellen erstrecken. Die Metallleitungen in der Mo-Spur 2 und der Mo-Spur 10 sind jedoch keine funktionellen Metallleitungen für die SRAM-Zellen, auch wenn sie funktionelle Metallleitungen für die Logikzellen sind. Die Metallleitungen in der Mo-Spur 2 und der Mo-Spur 10 verbessern Gleichförmigkeit der Metallleitungsdichte in dem SRAM-Zellblock 30. Weiter können die Metallleitungen in den Mo-Spuren 2, 4, 8 und 10 gleichzeitig in einem Doppelstrukturierungsprozess gebildet werden und die separate Entfernung der Metallleitungen in der Mo-Spur 2 und der Mo-Spur 10 kann einen zusätzlichen Fotolithografieprozess und Ätzprozess benötigen, was Herstellungskosten erhöht.
  • Obwohl die beispielhafte SRAM-Zelle 50 eine Einzelanschluss-SRAM-Zelle ist, kann die Ausrichtung von Signalleitungen und Stromleitungen in den SRAM-Zellen und Logikzellen auch bei Mehrfachanschluss-SRAM-Zellen angewendet werden. Weiter können die beispielhafte Einzelanschluss-SRAM-Zelle und/oder Mehrfachanschluss-SRAM-Zelle eine unterschiedliche Anzahl von Transistoren aufweisen, um die Leistungsanforderungen zu erfüllen, wie sechs Transistoren (6T), sieben Transistoren (7T), acht Transistoren (8T), zehn Transistoren (1oT) oder noch mehr. 11 veranschaulicht ein Beispiel eines Schaltdiagramms für eine Doppelanschluss-SRAM-Zelle 100, die sieben Transistoren (7T) aufweist. Die Doppelanschluss-SRAM-Zelle 100 weist einen Schreibanschluss 100W und einen Leseanschluss 100R auf. Der Schreibanschluss 100W weist Pull-Up-Transistoren PU-1, PU-2, Pull-Down-Transistoren PD-1, PD-2 und Pass-Gate-Transistoren PG-1, PG-2 auf. In der veranschaulichten Ausführungsform sind Transistoren PU-1 und PU-2 p-Transistoren und Transistoren PG-1, PG-2, PD-1 und PD-2 sind n-Transistoren.
  • Die Drains des Pull-Up-Transistors PU-1 und des Pull-Down-Transistor PD-1 sind aneinander gekoppelt und die Drains des Pull-Up-Transistors PU-2 und des Pull-Down-Transistors PD-2 sind aneinander gekoppelt. Die Transistoren PU-1 und PD-1 sind mit den Transistoren PU-2 und PD-2 kreuzgekoppelt, um einen Daten-Latch zu bilden. Die Gates der Transistoren PU-1 und PD-1 sind aneinander und an die gemeinsamen Drains der Transistoren PU-2 und PD-2 gekoppelt, um einen Datenspeicherknoten SN zu bilden, und die Gates der Transistoren PU-2 und PD-2 sind aneinander und an die gemeinsamen Drains der Transistoren PU-1 und PD-1 gekoppelt, um einen komplementären Datenspeicherknoten SNB zu bilden. Sources der Pull-Up-Transistoren PU-1 und PU-2 sind an eine Versorgungsspannung VDD gekoppelt und die Sources der Pull-Down-Transistoren PD-1 und PD-2 sind an eine Spannung VSS gekoppelt, die in einigen Ausführungsformen eine Masse sein kann.
  • Der Datenspeicherknoten SN des Daten-Latch ist an eine Bitleitung W _BL des Schreibanschlusses 100W durch den Pass-Gate-Transistor PG-2 gekoppelt und der komplementäre Datenspeicherknoten SNB ist an eine komplementäre Bitleitung W_BLB des Schreibanschlusses 100W durch den Pass-Gate-Transistor PG-1 gekoppelt. Der Datenspeicherknoten SN und der komplementäre Datenspeicherknoten SNB sind komplementäre Knoten, die sich häufig auf entgegengesetzten logischen Ebenen befinden (logisches Hoch oder logisches Tief). Gates der Pass-Gate-Transistoren PG-1 und PG-2 sind an eine Wortleitung W_WL des Schreibanschlusses 100 W gekoppelt.
  • Der Leseanschluss 100R der SRAM-Zelle 100 weist einen Leseanschluss-Pass-Gate-Transistor (R-PG) auf, der zwischen der Bitleitung R_BL und dem Datenspeicherknoten SN (oder an die Gates der Transistoren PU-1 und PD-1) gekoppelt ist. Das Gate des Leseanschluss-Pass-Gate-Transistors R-PG ist an eine Wortleitung R_WL des Leseanschlusses 100R gekoppelt. In der veranschaulichten Ausführungsform ist der Transistor R-PG ein p-Transistor. Das heißt, in der Doppelanschluss-SRAM-Zelle 100 sind die Pass-Gate-Transistoren in einem Schreibanschluss n-Transistoren und der Pass-Gate-Transistor in einem Leseanschluss ist ein p-Transistor.
  • 12 und 13 veranschaulichen ein beispielhaftes Layout 400 der SRAM-Zelle 100 wie in 11, wobei 12 die DL-Ebene, CO-Ebene und Vo-Ebene des Layouts 400 veranschaulicht und 13 Vo-Ebene und Mo-Ebene des Layouts 400 veranschaulicht. Die Doppelanschluss-SRAM-Zelle 100 weist aktive Bereiche 102 und 104 auf. Die aktiven Bereiche 102, 104 erstrecken sich jeweils längsseitig in der X-Richtung in 12. Der aktive Bereich 102 ist eine Komponente des Schreibanschlusses 100W und der aktive Bereich 104 hat einen Seitenabschnitt als eine Komponente des Leseanschlusses 100R und Restabschnitt als eine Komponente des Schreibanschlusses 100W. Anders gesagt, der Leseanschluss 100R und der Schreibanschluss 100W teilen sich den aktiven Bereich 104. In der veranschaulichten Ausführungsform gehört der aktive Bereich 104 zu den Transistoren PU-1, PU-2, R-PG, die PMOS-Bauelemente sind. Als solches ist der aktive Bereich 104 über einer n-Wanne gebildet. Übrigens gehört der aktive Bereich 102 zu den Transistoren PG-1, PD-1, PD-2, PG-2, die NMOS-Bauelemente sind. Als solches ist der aktive Bereich 102 über einer p-Wanne (oder einem p-Substrat) gebildet.
  • Die Doppelanschluss-SRAM-Zelle 100 weist weiter Gate-Strukturen 112, 114, 116, 118 und 120 auf. Die Gate-Strukturen 112-120 erstrecken sich jeweils längsseitig in der Y-Richtung. Die Gate-Strukturen 112, 114, 116 und 120 sind Komponenten des Schreibanschlusses 100W. Die Gate-Struktur 118 ist eine Komponente des Leseanschlusses 100R. Die Gate-Strukturen 114, 116 erstrecken sich jeweils durch die zwei aktiven Bereiche 102, 104. Als solches teilen sich die Transistoren PD-1 und PU-1 die Gate-Struktur 114 und die Transistoren PD-2 und PU-2 teilen sich die Gate-Struktur 116.
  • Eine Grenze 140 der Doppelanschluss-SRAM-Zelle 100 ist in gebrochenen Linien veranschaulicht. Es ist festzuhalten, dass einige der aktiven Bereiche und Gate-Strukturen sich über die veranschaulichte Grenze 140 hinaus erstrecken können, da diese aktiven Bereiche und Gate-Strukturen auch Komponenten von anderen, angrenzend liegenden SRAM-Zellen bilden können. Die Grenze 140 ist in der X-Richtung länger als in der Y-Richtung. Anders gesagt, die Grenze 140 kann rechteckig sein. Die erste Dimension der Grenze 140 entlang der X-Richtung wird als eine Zellenbreite W bezeichnet und die zweite Dimension der Grenze 140 entlang der Y-Richtung wird als eine Zellenhöhe H bezeichnet. Wo die Doppelanschluss-SRAM-Zelle 100 in einem Speicher-Array wiederholt wird, kann die Zellenbreite W einen Speicherzellenrasterabstand in dem Speicher-Array entlang der X-Richtung darstellen und als dieser bezeichnet werden und die Zellenhöhe H kann einen Speicherzellenrasterabstand in dem Speicher-Array entlang der Y-Richtung darstellen und als dieser bezeichnet werden.
  • Die Zellengröße der Doppelanschluss-SRAM-Zelle 100 ist W x H, wobei die Zellenbreite W etwa das Vierfache eines Poly-Rasterabstands ist (z.B. eine Distanz von Mitte zu Mitte zwischen zwei angrenzenden Gate-Strukturen entlang der X-Richtung) und die Zellenhöhe H etwa das Zweifache eines Isolationsrasterabstands ist (z.B. eine Distanz von Mitte zu Mitte zwischen zwei angrenzenden STI-Strukturelementen entlang der Y-Richtung). Wenn eine Fläche von Poly-Rasterabstand mal Isolationsrasterabstand als eine Flächeneinheit bezeichnet wird, weist jede Flächeneinheit einen Schnittpunkt einer Gate-Struktur und eines aktiven Bereichs auf und die Doppelanschluss-SRAM-Zelle 100 benutzt eine Zellengröße von etwa dem Achtfachen einer Flächeneinheit beim Aufnehmen der sieben Transistoren, nämlich der Transistoren PG-1, PG-2, PU-1, PU-2, PD-1, PD-2 und R-PG. Die Flächennutzung bei der Bauelementschicht der SRAM-Zelle 100 wird als effizient angesehen, da nur eine Flächeneinheit nicht zum Bilden eines funktionellen Transistors verwendet wird, die aber stattdessen einen Schnittpunkt eines CPODE-Strukturelements und eines aktiven Bereichs beherbergt.
  • Ein Gate-Kontakt 150A verbindet ein Gate des Leseanschluss-Pass-Gate-Transistors R-PG (gebildet durch die Gate-Struktur 118) elektrisch mit dem Leseanschluss-Wortleitungsknoten (R_WL). Ein Gate-Kontakt 150C verbindet ein Gate des Schreibanschluss-Pass-Gate-Transistors PG-1 (gebildet durch die Gate-Struktur 112) elektrisch mit dem Schreibanschluss-Wortleitungsknoten (W_WL). Ein Gate-Kontakt 150D verbindet ein Gate des Schreibanschluss-Pass-Gate-Transistors PG-2 (gebildet durch die Gate-Struktur 120) elektrisch mit dem Schreibanschluss-Wortleitungsknoten (W_WL). Ein Gate-Kontakt 150E verbindet ein Gate des Schreibanschluss-Pull-Down-Transistors PD-1 (gebildet durch die Gate-Struktur 114) und ein Gate des Schreibanschluss-Pull-Up-Transistors PU-1 (auch durch die Gate-Struktur 114 gebildet) elektrisch mit dem Datenspeicherknoten (SN). Ein Gate-Kontakt 150F verbindet ein Gate des Schreibanschluss-Pull-Down-Transistors PD-2 (gebildet durch die Gate-Struktur 116) und ein Gate des Schreibanschluss-Pull-Up-Transistors PU-2 (auch durch die Gate-Struktur 116 gebildet) elektrisch mit dem komplementäre Datenspeicherknoten (SNB).
  • Ein Source/Drain-Kontakt 160A und eine Source/Drain-Kontakt-Durchkontaktierung 170A, die darauf landet, verbinden einen Source-Bereich des Leseanschluss-Pass-Gate-Transistors R-PG elektrisch mit dem Leseanschluss-Bitleitungsknoten (R_BL). Ein Source/Drain-Kontakt 160B landet auf einem Source/Drain-Bereich und bleibt potentialfrei, da es keine entsprechende Source/Drain-Kontakt-Durchkontaktierung gibt, die darauf landet. Ein Source/Drain-Kontakt 160C und eine Source/Drain-Kontakt-Durchkontaktierung 170C, die darauf landet, verbinden einen Source-Bereich des Schreibanschluss-Pass-Gate-Transistors PG-1 elektrisch mit dem komplementären Schreibanschluss-Bitleitungsknoten (W_BLB). Ein Source/Drain-Kontakt 160D und eine Source/Drain-Kontakt-Durchkontaktierung 170D, die darauf landet, verbinden einen Source-Bereich des Schreibanschluss-Pass-Gate-Transistors PG-2 elektrisch mit dem Schreibanschluss-Bitleitungsknoten (W_BL). Ein Source/Drain-Kontakt 160E und eine Source/Drain-Kontakt-Durchkontaktierung 170E, die darauf landet, verbinden einen gemeinsamen Drain-Bereich des Schreibanschluss-Pass-Gate-Transistors PG-1 und des Schreibanschluss-Pull-Down-Transistors PD-1 gemeinsam mit einem Drain-Bereich des Schreibanschluss-Pull-Up-Transistors PU-1 elektrisch mit dem komplementären Datenspeicherknoten (SNB). Ein Source/Drain-Kontakt 160F und eine Source/Drain-Kontakt-Durchkontaktierung 170F, die darauf landet, verbinden einen gemeinsamen Drain-Bereich des Schreibanschluss-Pass-Gate-Transistors PG-2 und des Schreibanschluss-Pull-Down-Transistors PD-2 gemeinsam mit einem gemeinsamen Drain-Bereich des Schreibanschluss-Pull-Up-Transistors PU-2 und des Leseanschluss-Pass-Gate-Transistors R-PG elektrisch mit dem Datenspeicherknoten (SN). Ein Source/Drain-Kontakt 160G und eine Source/Drain-Kontakt-Durchkontaktierung 170G, die darauf landet, verbinden einen gemeinsamen Source-Bereich des Schreibanschluss-Pull-Down-Transistors PD-1 und des Schreibanschluss-Pull-Down-Transistors PD-2 elektrisch mit dem Masseknoten VSS. Ein Source/Drain-Kontakt 160H und eine Source/Drain-Kontakt-Durchkontaktierung 170H, die darauf landet, verbinden einen gemeinsamen Source-Bereich des Schreibanschluss-Pull-Up-Transistors PU-1 und des Schreibanschluss-Pull-Up-Transistors PU-2 elektrisch mit dem Versorgungsspannungsknoten VDD. In der veranschaulichten Ausführungsform sind die Source/Drain-Kontakte 160A-160H jeweils länglich und haben eine Längsrichtung in der Y-Richtung, die parallel zu der Erstreckungsrichtung von Gate-Strukturen ist.
  • Der Datenspeicherknoten SN weist den Gate-Kontakt 150E und die Source/Drain-Kontakt-Durchkontaktierung 170F auf, die an zwei gegenüberliegenden Seiten der Gate-Struktur 116 positioniert sind. Wie unten ausführlicher besprochen wird, erstreckt sich eine Metallleitung auf der Mo-Ebene in der X-Richtung bis über die Gate-Struktur 116 und verbindet den Gate-Kontakt 150E und die Source/Drain-Kontakt-Durchkontaktierung 170F. Anders gesagt, eine Mo-Metallleitung hängt über der Gate-Struktur 116 und stellt die Funktion einer Kreuzkopplung zwischen dem Gate-Kontakt 150E und der Source/Drain-Kontakt-Durchkontaktierung 170F bereit. Daher sind in dem Layout 100C der Gate-Kontakt 150E und die Source/Drain-Kontakt-Durchkontaktierung 170F so positioniert, dass sie in der Y-Richtung auf einer Ebene sind, sodass eine Metallleitung, die sich in der X-Richtung erstreckt, beide verbinden kann. Ähnlich weist der komplementäre Datenspeicherknoten (Datenspeicherknotenschiene) SNB den Gate-Kontakt 150F und die Source/Drain-Kontakt-Durchkontaktierung 170E auf, die an zwei gegenüberliegenden Seiten der Gate-Struktur 114 positioniert sind. Wie unten ausführlicher besprochen wird, erstreckt sich eine andere Metallleitung auf der Mo-Ebene in der X-Richtung bis über die Gate-Struktur 114 und verbindet den Gate-Kontakt 150F und die Source/Drain-Kontakt-Durchkontaktierung 170E. Anders gesagt, eine andere Mo-Metallleitung hängt über der Gate-Struktur 114 und stellt die Funktion einer Kreuzkopplung zwischen dem Gate-Kontakt 150F und der Source/Drain-Kontakt-Durchkontaktierung 170E bereit. Daher sind in dem Layout 400 der Gate-Kontakt 150F und die Source/Drain-Kontakt-Durchkontaktierung 170E so positioniert, dass sie in der Y-Richtung in einer Ebene sind, sodass eine Metallleitung, die sich in der X-Richtung erstreckt, beide verbinden kann.
  • 13 veranschaulicht die Vo-Ebene und Mo-Ebene des Layouts 400 der Metall-Interconnect-Strukturen der Doppelanschluss-SRAM-Zelle 100. Auf der Mo-Ebene weist die SRAM-Zelle 100 mehrere Metallspuren auf, die parallel angeordnet sind. Insbesondere weist in der veranschaulichten Ausführungsform des Layouts 100C die SRAM-Zelle 100 sechs Metallspuren auf, die nacheinander von der ersten (Mo-Spur 1) bis sechsten (Mo-Spur 6) entlang der Y-Richtung angeordnet sind. Die Mittellinien der Metallspuren sind in 13 durch die gepunkteten Linien dargestellt.
  • In dem Layout 400 weist die erste Metallspur „Mo-Spur 1“ eine globale Metallleitung 480A auf, die eine VSS-Leitung ist, die elektrisch an die Source/Drain-Kontakt-Durchkontaktierung 170G gekoppelt ist. Die VSS-Leitung 480A ist an einem oberen Rand der SRAM-Zelle 100 angebracht und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die zweite Metallspur „Mo-Spur 2“ weist eine lokale Metallleitung 480B als ein Landing-Pad für die Schreibanschluss-Wortleitung (W_WL) auf. Die lokale Metallleitung 480B liegt vollständig innerhalb der SRAM-Zelle 100 und ist elektrisch mit dem Gate-Kontakt 150C und dem Gate-Kontakt 150D verbunden. Die dritte Metallspur „Mo-Spur 3“ weist drei lokale Metallleitungen 480C, 480D und 480E auf. Die lokale Metallleitung 480C stellt ein Landing-Pad für die komplementäre Schreibanschluss-Bitleitung (W_BLB) bereit. Die lokale Metallleitung 480C erstreckt sich über einen linken Rand der SRAM-Zelle 100 hinaus und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die lokale Metallleitung 480D liegt vollständig innerhalb der SRAM-Zelle 100, die zu dem Datenspeicherknoten (SN) gehört, und stellt Kreuzkopplung zwischen dem Gate-Kontakt 150E und der Source/Drain-Kontakt-Durchkontaktierung 170F bereit. Wie oben besprochen, quert die lokale Metallleitung 480D über der Gate-Struktur 116. Die lokale Metallleitung 480E stellt ein Landing-Pad für die Schreibanschluss-Bitleitung (W_BL) bereit. Die lokale Metallleitung 480E erstreckt sich über einen rechten Rand der SRAM-Zelle 100 hinaus und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die vierte Metallspur „Mo-Spur 4“ weist zwei lokale Metallleitungen 480F und 480G auf. Die lokale Metallleitung 480F liegt vollständig innerhalb der SRAM-Zelle 100 und ist potentialfrei. Daher ist die lokale Metallleitung 480F eine nicht-funktionelle Metallleitung, die vorwiegend einer Verbesserung einer gleichförmigen Metalldichte in dem Layout dient. Die lokale Metallleitung 480G liegt vollständig innerhalb der SRAM-Zelle 100 und stellt ein Landing-Pad für die Leseanschluss-Wortleitung (R_WL) bereit. Die fünfte Metallspur „Mo-Spur 5“ weist drei lokale Metallleitungen 480H, 4801 und 480J auf. Die lokale Metallleitung 480H erstreckt sich über einen linken Rand der SRAM-Zelle 100 und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die lokale Metallleitung 480H ist potentialfrei. Daher ist die lokale Metallleitung 480H eine nicht-funktionelle Metallleitung, die vorwiegend einer Verbesserung einer gleichförmigen Metalldichte in dem Layout dient. Die lokale Metallleitung 4801 liegt vollständig innerhalb der SRAM-Zelle 100, die zu dem komplementären Datenspeicherknoten (SNB) gehört, und stellt Kreuzkopplung zwischen dem Gate-Kontakt 15oF und der Source/Drain-Kontakt-Durchkontaktierung 170E bereit. Wie oben besprochen, quert die lokale Metallleitung 4801 über der Gate-Struktur 116. Die lokale Metallleitung 480J erstreckt sich über einen rechten Rand der SRAM-Zelle 100 hinaus und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die lokale Metallleitung 480J stellt ein Landing-Pad für die Leseanschluss-Bitleitung (R_BL) bereit. Die sechste Metallspur „Mo-Spur 6“ weist eine globale Metallleitung 480K auf, die eine VDD-Leitung ist, die elektrisch an die Source/Drain-Kontakt-Durchkontaktierung 170H gekoppelt ist. Die VDD-Leitung 480K ist an einem unteren Rand der SRAM-Zelle 100 angebracht und kann mit einer angrenzenden SRAM-Zelle geteilt werden.
  • Eine Breite der VSS-Leitung 480A ist mit Wa bezeichnet, mit einer Hälfte von Wa in einer SRAM-Zelle und einer anderen Hälfte von Wa in der angrenzenden SRAM-Zelle. Eine Breite der VDD-Leitung 480K kann im Wesentlichen dieselbe sein wie jene der VSS-Leitung 480A mit einer Hälfte von Wa in einer SRAM-Zelle und einer anderen Hälfte von Wa in der angrenzenden SRAM-Zelle. Die anderen Mo-Metallleitungen 480B-480J können jeweils dieselbe Breite haben, die mit Wb bezeichnet ist. Der Abstand zwischen zwei angrenzenden Mo-Metallleitungen kann gleichförmig sein und ist mit S1 bezeichnet. Daher ist die SRAM-Zellenhöhe H gleich Wa+4*Wb+5*S1. Verglichen mit dem Layout 200 der Einzelanschluss-SRAM-Zelle 50, die eine Zellenhöhe H hat, die elf Mo-Metallspuren entspricht, hat das Layout 400 der Doppelanschluss-SRAM-Zelle 100 eine Zellenhöhe H, die sechs Metallspuren entspricht. Daher können die Doppelanschluss-SRAM-Zelle 100 und die Logikzelle, wie in 6 gezeigt, dieselbe Zellenhöhe (H=CH) haben, wodurch jede Doppelanschluss-SRAM-Zelle 100 direkt an einer einzelnen Logikzelle anliegen kann.
  • 14 veranschaulicht die Mo-Ebene eines Layouts 500 des Schaltungsbereichs 45 in dem Makro 20 (1), das einen Abschnitt des SRAM-Zellblocks 30 und einen Abschnitt des Logikzellblocks 40 aufweist und sich über eine Grenzfläche zwischen dem SRAM-Zellblock 30 und dem Logikzellblock 40 erstreckt. Wie oben besprochen, können die Doppelanschluss-SRAM-Zelle 100 und die Logikzelle dieselbe Zellenhöhe (H=CH) haben. 14 zeigt eine Spalte von zwei SRAM-Zellen, in der eine erste SRAM-Zelle 100a an einer ersten Logikzelle anliegt und eine zweite SRAM-Zelle 100b an einer zweiten Logikzelle anliegt.
  • Die Metallspuren in den SRAM-Zellen sind mit den Metallspuren in dem Logikzellblock 40 ausgerichtet, sodass die Metallleitungen in den Logikzellen sich in die SRAM-Zellen erstrecken können. Es besteht somit kein Bedarf an Randzellen zwischen dem SRAM-Zellblock 30 und dem Logikzellblock 40, um Metallübergänge für die Metallleitungen auf der Mo-Ebene bereitzustellen. Die Mo-Spur 1 weist eine VSS-Leitung auf, die sich durch die erste SRAM-Zelle und die erste Logikzelle erstreckt. Die Mo-Spur 2 weist ein Landing-Pad für W-WL im Inneren der ersten SRAM-Zelle und eine Signalleitung im Inneren der ersten Logikzelle auf. Die Mo-Spur 3 weist ein Landing-Pad für W-BLB, eine lokale Metallleitung für SN und eine Metallleitung als die W-BL in der ersten Logikzelle auf, die sich in die erste SRAM-Zelle erstreckt und mit dem Landing-Pad für W-BL zusammenläuft. Die Mo-Spur 4 weist ein Landing-Pad für R-WL im Inneren der ersten SRAM-Zelle und eine Signalleitung im Inneren der ersten Logikzelle auf. Die Mo-Spur 5 weist die lokale Metallleitung für SNB in der ersten SRAM-Zelle und eine Metallleitung als die R-BL in der ersten Logikzelle auf, die sich in die erste SRAM-Zelle erstreckt und mit dem Landing-Port für R-BL zusammenläuft. Die Mo-Spur 6 weist eine VDD-Leitung auf, die sich durch die ersten/zweiten SRAM-Zellen und ersten/zweiten Logikzellen erstreckt. Die Mo-Spur 7 weist die lokale Metallleitung für SNB in der zweiten SRAM-Zelle und eine Metallleitung als die R-BL in der zweiten Logikzelle auf, die sich in die zweite SRAM-Zelle erstreckt und mit dem Landing-Pad für R-BL zusammenläuft. Die Mo-Spur 8 weist ein Landing-Pad für R-WL im Inneren der zweiten SRAM-Zelle und eine Signalleitung im Inneren der zweiten Logikzelle auf. Die Mo-Spur 9 weist eine lokale Metallleitung für SN in der zweiten SRAM-Zelle und eine Metallleitung als die W-BL in der zweiten Logikzelle auf, die sich in die zweite SRAM-Zelle erstreckt und mit dem Landing-Port für W-BL zusammenläuft. Die Mo-Spur 10 weist ein Landing-Pad für W-WL im Inneren der zweiten SRAM-Zelle und eine Signalleitung im Inneren der zweiten Logikzelle auf. Die Mo-Spur 11 weist eine VSS-Leitung auf, die sich durch die zweite SRAM-Zelle und die zweite Logikzelle erstreckt.
  • 15 und 16 veranschaulichen ein alternatives Layout 600 der SRAM-Zelle 100 wie in 11, wobei 15 die DL-Ebene, CO-Ebene und Vo-Ebene des Layouts 600 veranschaulicht und 16 Vo-Ebene und Mo-Ebene des Layouts 600 veranschaulicht. Die Doppelanschluss-SRAM-Zelle 100 weist aktive Bereiche 102 und 104 auf. Die aktiven Bereiche 102, 104 erstrecken sich jeweils längsseitig in der X-Richtung in 15. Der aktive Bereich 102 ist eine Komponente des Schreibanschlusses 100W und der aktive Bereich 104 hat einen Seitenabschnitt als eine Komponente des Leseanschlusses 100R und Restabschnitt als eine Komponente des Schreibanschlusses 100W. Anders gesagt, der Leseanschluss 100R und der Schreibanschluss 100W teilen sich den aktiven Bereich 104. In der veranschaulichten Ausführungsform gehört der aktive Bereich 104 zu den Transistoren PU-1, PU-2, R-PG, die PMOS-Bauelemente sind. Als solches ist der aktive Bereich 104 über einer n-Wanne gebildet. Indes gehört der aktive Bereich 102 zu den Transistoren PG-1, PD-1, PD-2, PG-2, die NMOS-Bauelemente sind. Als solches ist der aktive Bereich 102 über einer p-Wanne (oder einem p-Substrat) gebildet.
  • Die Doppelanschluss-SRAM-Zelle 100 weist weiter Gate-Strukturen 112, 114, 116, 118 und 120 auf. Die Gate-Strukturen 112-120 erstrecken sich jeweils längsseitig in der Y-Richtung. Die Gate-Strukturen 112, 114, 116 und 120 sind Komponenten des Schreibanschlusses 100W. Die Gate-Struktur 118 ist eine Komponente des Leseanschlusses 100R. Die Gate-Strukturen 114, 116 erstrecken sich jeweils durch die zwei aktiven Bereiche 102, 104. Als solches teilen sich die Transistoren PD-1 und PU-1 die Gate-Struktur 114 und die Transistoren PD-2 und PU-2 teilen sich die Gate-Struktur 116.
  • Eine Grenze 140 der Doppelanschluss-SRAM-Zelle 100 ist in gebrochenen Linien veranschaulicht. Es ist festzuhalten, dass einige der aktiven Bereiche und Gate-Strukturen sich über die veranschaulichte Grenze 140 hinaus erstrecken können, da diese aktiven Bereiche und Gate-Strukturen auch Komponenten von anderen angrenzend positionierten SRAM-Zellen ilden können. Zum Beispiel erstreckt sich die Gate-Struktur 118 über die Grenze 140 hinaus, wie in 15 gezeigt. Die Grenze 140 ist in der X-Richtung länger als in der Y-Richtung. Anders gesagt, die Grenze 140 kann rechteckig sein. Die erste Dimension der Grenze 140 entlang der X-Richtung ist als eine Zellenbreite W bezeichnet und die zweite Dimension der Grenze 140 entlang der Y-Richtung ist als eine Zellenhöhe H bezeichnet. Wo die Doppelanschluss-SRAM-Zelle 100 in einem Speicher-Array wiederholt wird, kann die Zellenbreite W einen Speicherzellenrasterabstand in dem Speicher-Array entlang der X-Richtung darstellen und als dieser bezeichnet werden und die Zellenhöhe H kann einen Speicherzellenrasterabstand in dem Speicher-Array entlang der Y-Richtung darstellen und als dieser bezeichnet werden.
  • Ein Gate-Kontakt 150A verbindet ein Gate des Leseanschluss-Pass-Gate-Transistors R-PG (gebildet durch die Gate-Struktur 118) elektrisch mit dem Leseanschluss-Wortleitungsknoten (R_WL). Ein Gate-Kontakt 150C verbindet ein Gate des Schreibanschluss-Pass-Gate-Transistors PG-1 (gebildet durch die Gate-Struktur 112) elektrisch mit dem Schreibanschluss-Wortleitungsknoten (W_WL). Ein Gate-Kontakt 150D verbindet ein Gate des Schreibanschluss-Pass-Gate-Transistors PG-2 (gebildet durch die Gate-Struktur 120) elektrisch mit dem Schreibanschluss-Wortleitungsknoten (W_WL). Ein Gate-Kontakt 150E verbindet ein Gate des Schreibanschluss-Pull-Down-Transistors PD-1 (gebildet durch die Gate-Struktur 114) und ein Gate des Schreibanschluss-Pull-Up-Transistors PU-1 (ebenso durch die Gate-Struktur 114 gebildet) elektrisch mit dem Datenspeicherknoten (SN). Ein Gate-Kontakt 150F verbindet ein Gate des Schreibanschluss-Pull-Down-Transistors PD-2 (gebildet durch die Gate-Struktur 116) und ein Gate des Schreibanschluss-Pull-Up-Transistors PU-2 (ebenso durch die Gate-Struktur 116 gebildet) elektrisch mit dem komplementären Datenspeicherknoten (SNB).
  • Ein Source/Drain-Kontakt 160A und eine Source/Drain-Kontakt-Durchkontaktierung 170A, die darauf landet, verbinden einen Source-Bereich des Leseanschluss-Pass-Gate-Transistors R-PG elektrisch mit dem Leseanschluss-Bitleitungsknoten (R_BL). Ein Source/Drain-Kontakt 160B landet auf einem Source/Drain-Bereich angrenzend an das CPODE-Strukturelement 132 und bleibt potentialfrei, da es keine entsprechende Source/Drain-Kontakt-Durchkontaktierung gibt, die darauf landet. Ein Source/Drain-Kontakt 160C und eine Source/Drain-Kontakt-Durchkontaktierung 170C, die darauf landet, verbinden einen Source-Bereich des Schreibanschluss-Pass-Gate-Transistors PG-1 elektrisch mit dem komplementären Schreibanschluss-Bitleitungsknoten (W_BLB). Ein Source/Drain-Kontakt 160D und eine Source/Drain-Kontakt-Durchkontaktierung 170D, die darauf landet, verbinden einen Source-Bereich des Schreibanschluss-Pass-Gate-Transistors PG-2 elektrisch mit dem Schreibanschluss-Bitleitungsknoten (W_BL). Ein Source/Drain-Kontakt 160E und eine Source/Drain-Kontakt-Durchkontaktierung 170E, die darauf landet, verbinden einen gemeinsamen Drain-Bereich des Schreibanschluss-Pass-Gate-Transistors PG-1 und des Schreibanschluss-Pull-Down-Transistors PD-1 gemeinsam mit einem Drain-Bereich des Schreibanschluss-Pull-Up-Transistors PU-1 elektrisch mit dem komplementären Datenspeicherknoten (SNB). Ein Source/Drain-Kontakt 160F und eine Source/Drain-Kontakt-Durchkontaktierung 170F, die darauf landet, verbinden einen gemeinsamen Drain-Bereich des Schreibanschluss-Pass-Gate-Transistors PG-2 und des Schreibanschluss-Pull-Down-Transistors PD-2 gemeinsam mit einem gemeinsamen Drain-Bereich des Schreibanschluss-Pull-Up-Transistors PU-2 und des Leseanschluss-Pass-Gate-Transistors R-PG elektrisch mit dem Datenspeicherknoten (SN). Ein Source/Drain-Kontakt 160G und eine Source/Drain-Kontakt-Durchkontaktierung 170G, die darauf landet, verbinden einen gemeinsamen Source-Bereich des Schreibanschluss-Pull-Down-Transistors PD-1 und des Schreibanschluss-Pull-Down-Transistors PD-2 elektrisch mit dem Masseknoten Vss. Ein Source/Drain-Kontakt 160H und eine Source/Drain-Kontakt-Durchkontaktierung 170H, die darauf landet, verbinden einen gemeinsamen Source-Bereich des Schreibanschluss-Pull-Up-Transistors PU-1 und des Schreibanschluss-Pull-Up-Transistors PU-2 elektrisch mit dem Versorgungsspannungsknoten VDD. In der veranschaulichten Ausführungsform sind die Source/Drain-Kontakte 160A-160H jeweils länglich und haben eine Längsrichtung in der Y-Richtung, die parallel zu den Verlaufsrichtungen von Gate-Strukturen ist.
  • Der Datenspeicherknoten SN weist den Gate-Kontakt 150E und die Source/Drain-Kontakt-Durchkontaktierung 170F auf, die an zwei gegenüberliegenden Seiten der Gate-Struktur 116 positioniert sind. Wie unten ausführlicher besprochen wird, erstreckt sich eine Metallleitung auf der Mo-Ebene in der X-Richtung bis zu über der Gate-Struktur 116 und verbindet den Gate-Kontakt 150E und die Source/Drain-Kontakt-Durchkontaktierung 170F. Anders gesagt, eine Mo-Metallleitung hängt über der Gate-Struktur 116 und stellt die Funktion einer Kreuzkopplung zwischen dem Gate-Kontakt 150E und der Source/Drain-Kontakt-Durchkontaktierung 170F bereit. Daher sind in dem Layout 100E der Gate-Kontakt 150E und die Source/Drain-Kontakt-Durchkontaktierung 170F in einer Ebene in der Y-Richtung positioniert, sodass eine Metallleitung, die sich in der X-Richtung erstreckt, beide verbinden kann. Ähnlich weist der komplementäre Datenspeicherknoten (Datenspeicherknotenschiene) SNB den Gate-Kontakt 150F und die Source/Drain-Kontakt-Durchkontaktierung 170E auf, die an zwei gegenüberliegenden Seiten der Gate-Struktur 114 positioniert sind. Wie unten ausführlicher besprochen wird, erstreckt sich eine andere Metallleitung auf der Mo-Ebene in der X-Richtung bis zu über der Gate-Struktur 114 und verbindet den Gate-Kontakt 150F und die Source/Drain-Kontakt-Durchkontaktierung 170E. Anders gesagt, eine andere Mo-Metallleitung hängt über der Gate-Struktur 114 und stellt die Funktion einer Kreuzkopplung zwischen dem Gate-Kontakt 150F und der Source/Drain-Kontakt-Durchkontaktierung 170E bereit. Daher sind in dem Layout 100E der Gate-Kontakt 150F und die Source/Drain-Kontakt-Durchkontaktierung 170E in einer Ebene in der Y-Richtung positioniert, sodass eine Metallleitung, die sich in der X-Richtung erstreckt, beide verbinden kann.
  • Ein Unterschied zwischen dem Layout 600, wie in 15 gezeigt, und dem Layout 400, wie in 12 gezeigt, ist: in dem Layout 600 erstreckt sich die Gate-Struktur 118 für den Transistor R-PG entlang der Y-Richtung über die Grenze zwischen der SRAM-Zelle 100 und einer angrenzenden SRAM-Zelle, wodurch der Gate-Kontakt 150A am unteren Rand der SRAM-Zelle 100 angebracht werden kann.
  • 16 veranschaulicht die Vo-Ebene und Mo-Ebene des Layouts 600 der Metall-Interconnect-Strukturen der Doppelanschluss-SRAM-Zelle 100. Auf der Mo-Ebene weist die SRAM-Zelle 100 mehrere Metallspuren auf, die parallel angeordnet sind. Insbesondere weist in der veranschaulichten Ausführungsform des Layouts 600, die SRAM-Zelle 100 sechs Metallspuren auf, die nacheinander von der ersten (Mo-Spur 1) bis sechsten (Mo-Spur 6) entlang der Y-Richtung angeordnet sind. Die Mittellinien der Metallspuren sind durch die gepunkteten Linien in 16 dargestellt.
  • In dem Layout 600 weist die erste Metallspur „Mo-Spur 1“ eine globale Metallleitung 680A auf, die eine VSS-Leitung ist, die elektrisch an die Source/Drain-Kontakt-Durchkontaktierung 170G gekoppelt ist. Die VSS-Leitung 680A ist an einem oberen Rand der SRAM-Zelle 100 angebracht und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die zweite Metallspur „Mo-Spur 2“ weist eine lokale Metallleitung 680B als ein Landing-Pad für die Schreibanschluss-Wortleitung (W_WL) auf. Die lokale Metallleitung 680B liegt vollständig innerhalb der SRAM-Zelle 100 und ist elektrisch mit dem Gate-Kontakt 150C und dem Gate-Kontakt 150D verbunden. Die dritte Metallspur „Mo-Spur 3“ weist drei lokale Metallleitungen 680C, 680D und 680E auf. Die lokale Metallleitung 680C stellt ein Landing-Pad für die komplementäre Schreibanschluss-Bitleitung (W_BLB) bereit. Die lokale Metallleitung 680C erstreckt sich über einen linken Rand der SRAM-Zelle 100 und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die lokale Metallleitung 680D liegt vollständig innerhalb der SRAM-Zelle 100, die zu dem Datenspeicherknoten (SN) gehört, und stellt Kreuzkopplung zwischen dem Gate-Kontakt 150E und der Source/Drain-Kontakt-Durchkontaktierung 170F bereit. Wie oben besprochen, quert die lokale Metallleitung 680D über der Gate-Struktur 116. Die lokale Metallleitung 680E stellt ein Landing-Pad für die Schreibanschluss-Bitleitung (W_BL) bereit. Die lokale Metallleitung 680E erstreckt sich über einen rechten Rand der SRAM-Zelle 100 und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die vierte Metallspur „Mo-Spur 4“ weist eine lokale Metallleitung 680F auf. Die lokale Metallleitung 680F liegt vollständig innerhalb der SRAM-Zelle 100, die zu dem komplementären Datenspeicherknoten (SNB) gehört, und stellt Kreuzkopplung zwischen dem Gate-Kontakt 150F und der Source/Drain-Kontakt-Durchkontaktierung 170E bereit. Wie oben besprochen, quert die lokale Metallleitung 480F über der Gate-Struktur 116. Die fünfte Metallspur „Mo-Spur 5“ weist eine globale Metallleitung 680G auf, die eine Leseanschluss-Bitleitung (R_BL) sein kann, und ist elektrisch an die Source/Drain-Kontakt-Durchkontaktierung 170A gekoppelt. Die sechste Metallspur „Mo-Spur 6“ weist lokale Metallleitungen 680H und 680I auf. Die lokale Metallleitung 680H stellt ein Landing-Pad für VDD-Leitung bereit, die elektrisch an die Source/Drain-Kontakt-Durchkontaktierung 170H gekoppelt ist. Die lokale Metallleitung 680H ist an einem unteren Rand der SRAM-Zelle 100 angebracht und kann mit einer angrenzenden SRAM-Zelle geteilt werden. Die lokale Metallleitung 680I stellt ein Landing-Pad für die Leseanschluss-Wortleitung (R_WL) bereit, die elektrisch an den Gate-Kontakt 150A gekoppelt ist. Die lokale Metallleitung 680I ist an einem unteren Rand der SRAM-Zelle 100 angebracht und kann mit einer angrenzenden SRAM-Zelle geteilt werden.
  • Eine Breite der VSS-Leitung 680A ist mit Wa bezeichnet, mit einer Hälfte von Wa in einer SRAM-Zelle und einer anderen Hälfte von Wa in der angrenzenden SRAM-Zelle. Eine Breite des Landing-Pads für die VDD-Leitung 680H und eine Breite des Landing-Pads für die Leseanschluss-Wortleitung 680I können im Wesentlichen dieselbe sein wie jene der VSS-Leitung 680A, mit einer Hälfte von Wa in einer SRAM-Zelle und einer anderen Hälfte von Wa in der angrenzenden SRAM-Zelle. Die anderen Mo-Metallleitungen 680B-680G können jeweils dieselbe Breite haben, die mit Wb bezeichnet ist. Der Abstand zwischen zwei angrenzenden Mo-Metallleitungen kann gleichförmig sein und ist mit s1 bezeichnet. Daher ist die SRAM-Zellenhöhe H gleich Wa+4*Wb+5*S1. Verglichen mit dem Layout 200 der Einzelanschluss-SRAM-Zelle 50, das eine Zellenhöhe H entsprechend elf Mo-Metallspuren hat, hat das Layout 400 der Doppelanschluss-SRAM-Zelle 100 eine Zellenhöhe H entsprechend sechs Metallspuren. Daher können die Doppelanschluss-SRAM-Zelle 100 und die Logikzelle, wie in 6 gezeigt, dieselbe Zellenhöhe (H=CH) haben., sodass jede einzelne Doppelanschluss-SRAM-Zelle 100 direkt an einer entsprechenden Logikzelle anliegen kann.
  • 17 veranschaulicht die Mo-Ebene eines Layouts 700 des Schaltungsbereichs 45 in dem Makro 20 (1), das einen Abschnitt des SRAM-Zellblocks 30 und einen Abschnitt des Logikzellblocks 40 aufweist und sich über eine Grenzfläche zwischen dem SRAM-Zellblock 30 und dem Logikzellblock 40 erstreckt. Wie oben besprochen, können die Doppelanschluss-SRAM-Zelle 100 und die Logikzelle dieselbe Zellenhöhe (H=CH) haben. 17 zeigt eine Spalte von zwei SRAM-Zellen, wobei eine erste SRAM-Zelle 100a an einer ersten Logikzelle anliegt und eine zweite SRAM-Zelle 100b an einer zweiten Logikzelle anliegt.
  • Die Metallspuren in den SRAM-Zellen sind mit den Metallspuren in dem Logikzellblock 40 ausgerichtet, sodass sich die Metallleitungen in den Logikzellen in die SRAM-Zellen erstrecken können. Daher besteht kein Bedarf an Randzellen zwischen dem SRAM-Zellblock 30 und dem Logikzellblock 40, um Metallübergänge für die Metallleitungen auf der Mo-Ebene bereitzustellen. Die Mo-Spur 1 weist eine VSS-Leitung auf, die sich durch die erste SRAM-Zelle und die erste Logikzelle erstreckt. Die Mo-Spur 2 weist ein Landing-Pad für W-WL im Inneren der ersten SRAM-Zelle und eine Metallleitung als eine Signalleitung im Inneren der ersten Logikzelle auf. Die Mo-Spur 3 weist ein Landing-Pad für W-BLB, eine lokale Metallleitung für SN und eine Metallleitung als die W-BL in der ersten Logikzelle auf, die sich in die erste SRAM-Zelle erstreckt und mit dem Landing-Pad für W-BL zusammenläuft. Die Mo-Spur 4 weist die lokale Metallleitung für SNB in der ersten SRAM-Zelle und eine Metallleitung als eine Signalleitung im Inneren der ersten Logikzelle auf. Die Mo-Spur 5 weist eine Metallleitung als R-BL auf, die sich durch die erste SRAM-Zelle und die erste Logikzelle erstreckt. Die Mo-Spur 6 weist ein Landing-Pad für VDD, ein Landing-Pad für R-WL und eine Metallleitung als die VDD-Leitung im Inneren der Logikzellen auf. Die Mo-Spur 7 weist eine Metallleitung als R-BL auf, die sich durch die zweite SRAM-Zelle und die zweite Logikzelle erstreckt. Die Mo-Spur 8 weist die lokale Metallleitung für SNB in der zweiten SRAM-Zelle und eine Metallleitung als eine Signalleitung im Inneren der zweiten Logikzelle auf. Die Mo-Spur 9 weist ein Landing-Pad für W-BLB, eine lokale Metallleitung für SN und eine Metallleitung als die W-BL in der zweiten Logikzelle auf, die sich in die zweite SRAM-Zelle erstreckt und mit dem Landing-Pad für W-BL zusammenläuft. Die Mo-Spur 10 weist ein Landing-Pad für W-WL im Inneren der zweiten SRAM-Zelle und eine Metallleitung als eine Signalleitung im Inneren der zweiten Logikzelle auf. Mo-Spur 11 weist eine VSS-Leitung auf, die sich durch die zweite SRAM-Zelle und die zweite Logikzelle erstreckt.
  • Basierend auf der vorangehenden Besprechung ist erkennbar, dass die vorliegende Offenbarung Vorteile gegenüber herkömmlichen Halbeiterstrukturen bietet. Es ist jedoch klar, dass andere Ausführungsformenzusätzliche Vorteile bieten können und nicht alle Vorteile unbedingt hier offenbart sind, und dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. Zum Beispiel stellt die vorliegende Offenbarung ein Speichermakro bereit, das ermöglicht, dass der Speicherzellblock und die Logikzelle aneinander anliegen und ausgerichtete Metallspuren (und Metallleitungen) aufweisen. Randzellen die üblicherweise zwischen dem Speicherzellblock und dem Logikzellblock eingesetzt sind, können nicht mehr notwendig sein. Eine Speichermakrofläche kann in einigen Ausführungsformen um mehr als 40% verringert werden. Weiter ermöglicht eine Metallleitungsausrichtung, dass sich Signalleitungen (wie Bitleitung und/oder Bitleitungsschiene), wie auch Spannungsleitungen (wie VDD-Leitung und/oder VSS-Leitung)fortlaufend durch die Speicherzellen und Logikzellen erstrecken, wodurch Widerstand und parasitäre Kapazität verringert werden und Schaltungsleistung verbessert wird.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbeiterstruktur. Die Halbeiterstruktur weist eine Speicherzelle, die mit einer Bitleitung verbunden ist, eine Bitleitungsschiene, eine erste Spannungsleitung zum Empfangen einer Versorgungsspannung und eine zweite Spannungsleitung zum Empfangen einer Massespannung, eine oder mehrere Logikzellen, die konfiguriert sind, der Speicherzelle logische Funktion bereitzustellen, und eine Interconnect-Struktur, die über der Speicherzelle und der einen oder den mehreren Logikzellen angebracht ist, auf. Die Interconnect-Struktur weist die Bitleitung, die Bitleitungsschiene, die erste Spannungsleitung und die zweite Spannungsleitung, die sich in einer selben Metallleitungsschicht der Interconnect-Struktur befinden, auf, wobei mindestens eine der Bitleitung und der Bitleitungsschiene sich vom Inneren einer Grenze der einen oder mehreren Logikzellen und in eine Grenze der Speicherzelle erstreckt, und mindestens eine der ersten und zweiten Spannungsleitung sich von innerhalb der Grenze der einen oder mehreren Logikzellen und in die Grenze der Speicherzelle erstreckt. In einigen Ausführungsformen ist die Speicherzelle eine statische Direktzugriffsspeicherzelle (SRAM-Zelle). In einigen Ausführungsformen liegt die Grenze der Speicherzelle direkt an der Grenze der einen oder mehreren Logikzellen an. In einigen Ausführungsformen erstreckt sich die Bitleitung vollständig durch die Speicherzelle. In einigen Ausführungsformen erstreckt sich die Bitleitungsschiene vollständig durch die Speicherzelle. In einigen Ausführungsformen erstreckt sich die erste Spannungsleitung vollständig durch die Speicherzelle. In einigen Ausführungsformen erstreckt sich die zweite Spannungsleitung vollständig durch die Speicherzelle. In einigen Ausführungsformen hat die erste Spannungsleitung eine gleichförmige Breite innerhalb der Grenze der einen oder mehreren Logikzellen und eine unterschiedliche Breite innerhalb der Grenze der Speicherzelle. In einigen Ausführungsformen weist die Interconnect-Struktur eine Metallleitung auf, die sich in der Metallleitungsschicht befindet, wobei sich die Metallleitung von innerhalb der Grenze der einen oder mehreren Logikzellen und in die Grenze der Speicherzelle erstreckt und die Metallleitung eine Funktionsleitung für die eine oder mehreren Logikzellen und eine Nicht-Funktionsleitung für die Speicherzelle ist. In einigen Ausführungsformen weist die Metallleitungsschicht mehrere Metallspuren innerhalb der Grenze der einen oder mehreren Logikzellen auf, wobei die erste Spannungsleitung in einer Mitte einer der mehreren Metallspuren liegt und die Bitleitung und die Bitleitungsschiene gleichmäßig von der ersten Spannungsleitung beabstandet sind. In einigen Ausführungsformen ist eine Anzahl der mehreren Metallspuren innerhalb der Grenze der einen oder mehreren Logikzellen eine ungerade Zahl.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbeiterstruktur. Die Halbeiterstruktur weist eine Speicherzelle, eine Logikzelle, die an der Speicherzelle anliegt und eine Interconnect-Struktur auf, die über der Speicherzelle und der Logikzelle angebracht ist. Die Interconnect-Struktur weist eine unterste Metallleitungsschicht auf die eine erste Signalleitung, eine zweite Signalleitung, eine Stromversorgungsleitung und eine Masseleitung aufweist, wobei sich die erste Signalleitung von der Logikzelle und in die Speicherzelle erstreckt, die zweite Signalleitung innerhalb der Logikzelle verbleibt und die Masseleitung sich von der Logikzelle und in die Speicherzelle erstreckt. In einigen Ausführungsformen ist die erste Signalleitung eine Bitleitung. In einigen Ausführungsformen erstreckt sich die erste Signalleitung vollständig durch die Speicherzelle. In einigen Ausführungsformen läuft die erste Signalleitung mit einem Landing-Pad für die Bitleitung in der Speicherzelle zusammen. In einigen Ausführungsformen erstreckt sich die Masseleitung vollständig durch die Speicherzelle. In einigen Ausführungsformen erstreckt sich die Stromversorgungsleitung von der Logikzelle und vollständig durch die Speicherzelle.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbeiterstruktur. Die Halbeiterstruktur weist eine Speicherzelle mit mehreren ersten parallelen Metallspuren und eine oder mehrere Logikzellen mit mehreren zweiten parallelen Metallspuren auf. Jede der ersten Metallspuren ist mit einer der zweiten Metallspuren ausgerichtet, eine Anzahl der zweiten Metallspuren ist eine ungerade Zahl und eine mittlere der zweiten Metallspuren ist eine Stromversorgungsleitung, die sich durch die Speicherzelle erstreckt. In einigen Ausführungsformen weisen die zweiten Metallspuren eine erste Signalleitung und eine zweite Signalleitung auf, die sich jeweils durch die Speicherzelle erstrecken. In einigen Ausführungsformen ist die Stromversorgungsleitung zwischen der ersten und zweiten Signalleitung positioniert und die erste und zweite Signalleitung sind gleichmäßig von der Stromversorgungsleitung beabstandet.
  • Zuvor wurden Strukturelemente von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/489217 [0001]

Claims (20)

  1. Halbeiterstruktur, aufweisend: eine Speicherzelle, die mit einer Bitleitung, einer Bitleitungsschiene, einer ersten Spannungsleitung zum Empfangen einer Versorgungsspannung und einer zweiten Spannungsleitung zum Empfangen einer Massespannung verbunden ist; eine oder mehrere Logikzellen, die konfiguriert sind, der Speicherzelle logische Funktion bereitzustellen; und eine Interconnect-Struktur, die über der Speicherzelle und der einen oder den mehreren Logikzellen angebracht ist, wobei: die Interconnect-Struktur die Bitleitung, die Bitleitungsschiene, die erste Spannungsleitung und die zweite Spannungsleitung aufweist, die sich in einer selben Metallleitungsschicht der Interconnect-Struktur befinden, mindestens eine der Bitleitung und der Bitleitungsschiene sich vom Inneren einer Grenze der einen oder mehreren Logikzellen und in eine Grenze der Speicherzelle erstreckt und mindestens eine der ersten und zweiten Spannungsleitung sich von innerhalb der Grenze der einen oder mehreren Logikzellen und in die Grenze der Speicherzelle erstreckt.
  2. Halbeiterstruktur nach Anspruch 1, wobei die Speicherzelle eine statische Direktzugriffsspeicherzelle (SRAM-Zelle, Static Random-Access Memory) ist.
  3. Halbeiterstruktur nach Anspruch 1 oder 2, wobei die Grenze der Speicherzelle direkt an der Grenze der einen oder mehreren Logikzellen anliegt.
  4. Halbeiterstruktur nach einem der Ansprüche 1 bis 3, wobei sich die Bitleitung vollständig durch die Speicherzelle erstreckt.
  5. Halbeiterstruktur nach Anspruch 4, wobei sich die Bitleitungsschiene vollständig durch die Speicherzelle erstreckt.
  6. Halbeiterstruktur nach einem der Ansprüche 1 bis 5, wobei sich die erste Spannungsleitung vollständig durch die Speicherzelle erstreckt.
  7. Halbeiterstruktur nach Anspruch 6, wobei sich die zweite Spannungsleitung vollständig durch die Speicherzelle erstreckt.
  8. Halbeiterstruktur nach Anspruch 6, wobei die erste Spannungsleitung eine gleichförmige Breite innerhalb der Grenze der einen oder mehreren Logikzellen und eine unterschiedliche Breite innerhalb der Grenze der Speicherzelle hat.
  9. Halbeiterstruktur nach einem der Ansprüche 1 bis 8, wobei die Interconnect-Struktur eine Metallleitung aufweist, die sich in der Metallleitungsschicht befindet, die Metallleitung sich von innerhalb der Grenze der einen oder mehreren Logikzellen und in die Grenze der Speicherzelle erstreckt und die Metallleitung eine Funktionsleitung für die eine oder mehreren Logikzellen und eine Nicht-Funktionsleitung für die Speicherzelle ist.
  10. Halbeiterstruktur nach einem der Ansprüche 1 bis 9, wobei die Metallleitungsschicht mehrere Metallspuren innerhalb der Grenze der einen oder mehreren Logikzellen aufweist, wobei sich die erste Spannungsleitung in einer Mitte einer der mehreren Metallspuren befindet und die Bitleitung und die Bitleitungsschiene gleichmäßig von der ersten Spannungsleitung beabstandet sind.
  11. Halbeiterstruktur nach Anspruch 10, wobei eine Anzahl der mehreren Metallspuren innerhalb der Grenze der einen oder mehreren Logikzellen eine ungerade Zahl ist.
  12. Halbeiterstruktur, aufweisend: eine Speicherzelle; eine Logikzelle, die an der Speicherzelle anliegt; und eine Interconnect-Struktur, die über der Speicherzelle und der Logikzelle angebracht ist, wobei: die Interconnect-Struktur eine unterste Metallleitungsschicht aufweist, die eine erste Signalleitung, eine zweite Signalleitung, eine Stromversorgungsleitung und eine Masseleitung aufweist, die erste Signalleitung sich von der Logikzelle und in die Speicherzelle erstreckt, die zweite Signalleitung innerhalb der Logikzelle bleibt und die Masseleitung sich von der Logikzelle und in die Speicherzelle erstreckt.
  13. Halbeiterstruktur nach Anspruch 12, wobei die erste Signalleitung eine Bitleitung ist.
  14. Halbeiterstruktur nach Anspruch 13, wobei sich die erste Signalleitung vollständig durch die Speicherzelle erstreckt.
  15. Halbeiterstruktur nach Anspruch 13, wobei die erste Signalleitung mit einem Landing-Pad für die Bitleitung in der Speicherzelle zusammenläuft.
  16. Halbeiterstruktur nach einem der Ansprüche 12 bis 15, wobei sich die Masseleitung vollständig durch die Speicherzelle erstreckt.
  17. Halbeiterstruktur nach einem der Ansprüche 12 bis 16, wobei sich die Stromversorgungsleitung von der Logikzelle und vollständig durch die Speicherzelle erstreckt.
  18. Halbeiterstruktur, aufweisend: eine Speicherzelle mit mehreren parallelen ersten Metallspuren; und eine oder mehrere Logikzellen mit mehreren parallelen zweiten Metallspuren, wobei: jede der ersten Metallspuren mit einer der zweiten Metallspuren ausgerichtet ist, eine Anzahl der zweiten Metallspuren eine ungerade Zahl ist und eine mittlere der zweiten Metallspuren eine Stromversorgungsleitung ist, die sich durch die Speicherzelle erstreckt.
  19. Halbeiterstruktur nach Anspruch 18, wobei die zweiten Metallspuren eine erste Signalleitung und eine zweite Signalleitung aufweisen, die sich jeweils durch die Speicherzelle erstrecken.
  20. Halbeiterstruktur nach Anspruch 19, wobei die Stromversorgungsleitung zwischen der ersten und zweiten Signalleitung positioniert ist und die erste und zweite Signalleitung gleichmäßig von der Stromversorgungsleitung beabstandet sind.
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