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KR20230157903A - 집적 회로 패키지 및 방법 - Google Patents

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KR20230157903A
KR20230157903A KR1020230130065A KR20230130065A KR20230157903A KR 20230157903 A KR20230157903 A KR 20230157903A KR 1020230130065 A KR1020230130065 A KR 1020230130065A KR 20230130065 A KR20230130065 A KR 20230130065A KR 20230157903 A KR20230157903 A KR 20230157903A
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KR
South Korea
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die
interposer wafer
electrical connector
integrated circuit
stiffener
Prior art date
Application number
KR1020230130065A
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English (en)
Inventor
텡-유안 로
리푸 크리스 추앙
신-유 판
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Publication date
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

패키지 구조물 및 이의 형성 방법이 제공된다. 방법은, 인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계를 포함한다. 상기 제1 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이가 본딩된다. 상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재(stiffener) 구조물이 부착된다. 상기 보강재 구조물은 평면도에서 상기 제2 전기적 커넥터를 덮는다. 상기 집적 회로 다이 및 상기 보강재 구조물은 제1 봉지재로 봉지된다. 적층 구조물을 형성하도록 상기 인터포저 웨이퍼 및 상기 보강재 구조물이 개별화(singulate)된다.

Description

집적 회로 패키지 및 방법 {INTEGRATED CIRCUIT PACKAGE AND METHOD}
우선권 주장 및 상호참조
본 출원은, 2020년 8월 26일 출원된 미국 가특허 출원 번호 제63/070,473호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 개선은 최소 피처 크기의 반복되는 감소로부터의 결과이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 전자 디바이스를 축소시키기 위한 요구가 늘어남에 따라, 반도체 다이의 보다 작고 더 생산적인 패키징 기술에 대한 필요성이 부상하였다. 이러한 패키징 시스템의 예로는 PoP(Package-on-Package) 기술이 있다. PoP 디바이스에서는, 상부 반도체 패키지가 하부 반도체 패키지의 상부 상에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(PCB; printed circuit board) 상의 작은 풋프린트 및 강화된 기능을 갖는 반도체 디바이스의 생산을 가능하게 한다.
패키지 구조물 및 이의 형성 방법이 제공된다. 방법은, 인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계를 포함한다. 상기 제1 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이가 본딩된다. 상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재(stiffener) 구조물이 부착된다. 상기 보강재 구조물은 평면도에서 상기 제2 전기적 커넥터를 덮는다. 상기 집적 회로 다이 및 상기 보강재 구조물은 제1 봉지재로 봉지된다. 적층 구조물을 형성하도록 상기 인터포저 웨이퍼 및 상기 보강재 구조물이 개별화(singulate)된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 예시한다.
도 2, 도 3, 도 4a 내지 도 4c, 및 도 5 내지 도 10은 일부 실시예에 따라 웨이퍼-레벨 적층 구조물을 형성하기 위한 프로세스 중의 중간 단계의 평면도 및 단면도를 예시한다.
도 11은 일부 실시예에 따른 다이-레벨 적층 구조물의 단면도를 예시한다.
도 12a 내지 도 12c는 일부 실시예에 따른 다이-레벨 적층 구조물의 평면도를 예시한다.
도 13 내지 도 15는 일부 실시예에 따른 다이-레벨 적층 구조물의 단면도를 예시한다.
도 16은 일부 실시예에 따른 웨이퍼-레벨 적층 구조물의 평면도를 예시한다.
도 17은 일부 실시예에 따른 웨이퍼-레벨 적층 구조물의 단면도를 예시한다.
도 18은 일부 실시예에 따른 다이-레벨 적층 구조물의 평면도를 예시한다.
도 19 내지 도 22는 일부 실시예에 따른 다이-레벨 적층 구조물의 단면도를 예시한다.
도 23 내지 도 29는 일부 실시예에 따라 패키지 컴포넌트를 형성하기 위한 프로세스 중의 중간 단계의 단면도를 예시한다.
도 30 및 도 31은 일부 실시예에 따라 디바이스 스택의 형성 및 구현의 단면도를 예시한다.
도 32 내지 도 46은 일부 실시예에 따른 디바이스 스택의 단면도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
여기에서 설명되는 실시예는 특정 상황에서, 즉 패키지 구조물의 휨(warpage)을 감소시키도록 하나 이상의 보강재(stiffener) 구조물을 갖는 성형 적층된 다이 구조물을 포함하는 패키지 구조물로 설명될 수 있다. 패키지 구조물의 이러한 휨 감소는 패키지 구조물의 BEOL(back-end-of-line) 스트레스를 감소시킴으로써 더 신뢰성있는 패키지 구조물을 가능하게 한다. 일부 실시예에서, 보강재 구조물은 성형 적층된 다이 구조물의 에지에 배치되며, (예를 들어 리플로우 프로세스와 같은) 열 프로세스 중의 몰딩 화합물 팽창을 막고 성형 적층된 다이 구조물의 몰딩 화합물과 활성 다이 간의 열 팽창 계수(CTE; coefficient of thermal expansion) 미스매치(mismatch)로 인한 스트레스를 감소시키기 위한 배리어로서 작용한다. 일부 실시예에서, 보강재 구조물을 사용함으로써, 스트레스가 약 33% 만큼 감소된다. 다른 실시예에서, 보강재 구조물은 개별화(singulation) 프로세스 동안 성형 적층된 다이 구조물의 휨을 감소시켰다. 보강재 구조물은 성형 적층된 다이 구조물의 몰딩 화합물(낮은 열 전도성을 가짐)을 보강재 구조물(몰딩 화합물보다 더 큰 열 전도성을 가짐)로 대체함으로써 (예를 들어, 패키지 구조물의 열 저항을 감소시키는 것과 같은) 패키지 구조물의 열 특성의 개선을 더욱 가능하게 한다. 일부 실시예에서, 보강재 구조물을 사용함으로써, 패키지 구조물의 열 저항이 약 3% 만큼 감소된다. 일부 실시예에서, 보강재 구조물은 더미 구조물이고, 기능성 전기 회로를 포함하지 않을 수 있다. 다른 실시예에서, 보강재 구조물은 활성 구조물이고, 하나 이상의 활성 다이를 포함할 수 있다. 여기에서 설명되는 다양한 실시예는, 패키지 구조물의 열적 및 기계적 성능을 개선하고, 프로세스 핸들링의 견고성을 증가시키며, 보강재 재료에 대한 선택 유연성으로 인해 패키지 구조물의 기능적 맞춤화(functional customization)를 가능하게 한다.
도 1은 일부 실시예에 따른 집적 회로 다이(50)의 단면도를 예시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하도록 후속 프로세싱에서 패키징될 것이다. 집적 회로 다이(50)는, 로직 다이(예컨대, CPU(central processing unit), GPU(graphics processing unit), NPU(neural processing unit), SoC(system-on-a-chip), AP(application processor), 마이크로컨트롤러 등), 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이(예를 들어, SRAM L1, SRAM L2 회로 등, 이들의 조합을 포함함) 등), 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이), 무선 주파수(RF; radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이), 프론트 엔드 다이(예컨대, AFE(analog front-end) 다이) 등, 또는 이들의 조합일 수 있다.
집적 회로 다이(50)는, 복수의 집적 회로 다이를 형성하도록 후속 단계에서 개별화되는 상이한 디바이스 영역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(50)는 집적 회로를 형성하도록 적용가능한 제조 프로세스에 따라 처리될 수 있다. 예를 들어, 집적 회로 다이(50)는 실리콘, 도핑되거나 도핑되지 않은, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층과 같은 반도체 기판(52)을 포함한다. 반도체 기판(52)은, 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 반도체 기판(52)은, 가끔씩 전면(front-side)라 불리는 활성 표면(예컨대, 도 1에서 위를 향하는 표면) 및 가끔씩 배면(back side)이라 불리는 비활성 표면(예컨대, 도 1에서 아래를 향하는 표면)을 갖는다.
디바이스(트랜지스터로 나타냄)(54)가 반도체 기판(52)의 전면(front) 표면에 형성될 수 있다. 디바이스(54)는 능동 소자(예컨대, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 층간 유전체(ILD; inter-layer dielectric)(56)가 반도체 기판(52)의 전면 표면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸며 이를 덮을 수 있다. ILD(56)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등, 또는 이들의 조합과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
전도성 플러그(58)가 디바이스(54)를 전기적으로 그리고 물리적으로 커플링하도록 ILD(56)를 통해 연장된다. 예를 들어, 디바이스(54)가 트랜지스터일 때, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 커플링할 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다. 상호접속 구조물(60)이 ILD(56) 및 전도성 플러그(58) 위에 있다. 상호접속 구조물(60)은 집적 회로를 형성하도록 디바이스(54)를 상호접속시킨다. 상호접속 구조물(60)은 예를 들어 ILD(56) 위의 금속간 유전체(IMD; inter-metal dielectric) 층에서의 금속화 패턴을 포함할 수 있다. IMD 층은 ILD(56)와 유사한 재료 및 방법을 사용하여 형성될 수 있다. IMD 층은 로우-k 유전체 재료를 포함할 수 있다. 금속화 패턴은 IMD 층에 형성된 금속 라인 및 비아를 포함한다. 상호접속 구조물(60)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 커플링된다.
집적 회로 다이(50)는 외부 접속이 이루어지는, 알루미늄 패드와 같은 패드(62)를 더 포함한다. 패드(62)는 집적 회로 다이(50)의 활성 측 상에 있으며, 예컨대 상호접속 구조물(60)에 및/또는 상에 있다. 일부 실시예에서, 패드(62)는, 상호접속 구조물(60) 위에 (예를 들어, 알루미늄과 같은) 전도성 재료를 블랭킷(blanket) 퇴적하고 전도성 재료를 원하는 패드(62)로 패터닝함으로써 형성될 수 있다. 일부 실시예에서, 패터닝 프로세스는 적합한 포토리소그래피 및 에칭 프로세스를 포함할 수 있다.
하나 이상의 패시베이션 층(64)이 집적 회로 다이(50) 상에, 예컨대 상호접속 구조물(60) 및 패드(62)의 일부 상에 있다. 패시베이션 층(64)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물; 기타 또는 이들의 조합일 수 있다. 패시베이션 층(64)은 예를 들어 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 등에 의해 형성될 수 있다.
전도성 필라(pillar)(예를 들어, 구리와 같은 금속으로 형성됨)와 같은 다이 커넥터(66)는 패시베이션 층(64)에서의 개구를 통해 연장되고, 패드(62) 중 각자의 패드에 물리적으로 그리고 전기적으로 커플링된다. 다이 커넥터(66)는 집적 회로 다이(50)의 각자의 집적 회로에 전기적으로 커플링된다. 다이 커넥터(66)를 형성하기 위한 예로서, 각자의 패드(62)를 노출시키도록 패시베이션 층(64)에 개구가 형성된다. 일부 실시예에서, 개구는 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 형성될 수 있다. 시드 층(도시되지 않음)이 적어도 패시베이션 층(64)에서의 개구에 형성된다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 그 다음, 시드 층 상에 포토레지스트가 형성되고 패시베이션 층(64)의 개구에 배치된 시드 층의 부분을 노출시키도록 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 다이 커넥터(66)에 대응한다. 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예를 들어 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 예를 들어 습식 또는 건식 에칭에 의한 것과 같은 수락가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료는 다이 커넥터(66)를 형성한다.
일부 실시예에서, 다이 커넥터(66)는 전도성 필라 위에 형성된 캡 층(도시되지 않음)을 더 포함한다. 일부 실시예에서, 캡 층은 니켈, 주석, 주석-납, 금, 구리, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
일부 실시예에서, 솔더 영역(68)(예컨대, 솔더 볼 또는 솔더 범프)이 다이 커넥터(66) 상에 배치될 수 있다. 솔더 볼은 집적 회로 다이(50)에 대해 칩 프로브(CP; chip probe) 테스팅을 수행하는데 사용될 수 있다. CP 테스팅은 집적 회로 다이(50)가 기지의 양호 다이(KGD; known good die)인지 여부를 확인하기 위해 집적 회로 다이(50)에 대해 수행될 수 있다. 따라서, KGD인 집적 회로 다이(50)만 후속 프로세싱을 겪으며 패키징되고, CP 테스팅에 실패한 다이는 패키징되지 않는다. 테스팅 후에, 후속 프로세싱 단계에서 솔더 영역(68)이 제거될 수 있다. 일부 실시예에서, 솔더 영역(68)은 남을 수 있고 집적 회로 다이(50)를 외부 전기적 컴포넌트에 전기적으로 그리고 기계적으로 본딩하는데 사용될 수 있다.
일부 실시예에서, 집적 회로 다이(50)는 복수의 반도체 기판(52)을 포함하는 적층형 디바이스이다. 예를 들어, 집적 회로 다이(50)는, 복수의 메모리 다이를 포함하는, HMC(hybrid memory cube) 모듈, HBM(high bandwidth memory) 모듈 등과 같은 메모리 디바이스일 수 있다. 이러한 실시예에서, 집적 회로 다이(50)는 TSV(through-substrate via)에 의해 상호접속된 복수의 반도체 기판을 포함한다. 반도체 기판의 각각은 상호접속 구조물을 가질 수 있다(또는 갖지 않을 수 있다).
도 2, 도 3, 도 4a 내지 도 4c, 및 도 5 내지 도 10은 일부 실시예에 따라 웨이퍼-레벨 적층 구조물(100)을 형성하기 위한 프로세스 중의 중간 단계의 평면도 및 단면도를 예시한다. 도 2를 참조하면, 일부 실시예에서, 웨이퍼 레벨 적층 구조물(100)을 형성하기 위한 프로세스는 웨이퍼(102)를 형성하는 것으로 시작한다. 일부 실시예에서, 웨이퍼(102)는 인터포저 웨이퍼일 수 있다. 웨이퍼(102)는 기판(104)을 포함한다. 일부 실시예에서, 기판(104)은, 도 1과 관련하여 상기에 기재된 기판(52)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 웨이퍼(102)가 인터포저 웨이퍼인 일부 실시예에서, 인터포저 웨이퍼는 일반적으로 그 안에 능동 소자를 포함하지 않을 것이지만, 인터포저 웨이퍼는 기판(104)의 활성 표면으로도 지칭될 수 있는 기판(104)의 상부 표면(104a)에 그리고/또는 그 상에 형성된 수동 소자를 포함할 수 있다. 다른 실시예에서, 웨이퍼(102)는 아날로그 회로부, I/O 회로부, (예를 들어 SRAM L3 회로부와 같은) SRAM 회로부 등과 같은 활성 회로부를 포함한다.
쓰루비아(TV; Through-via)(106)가 기판(104)의 상부 표면(104a)으로부터 기판(104) 안으로 연장되도록 형성된다. TV(106)는 또한 가끔씩, 기판 관통 비아 또는 기판(104)이 실리콘 기판일 때는 실리콘 관통 비아로 지칭된다. TV(106)는 예를 들어 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해 기판(104)에 리세스를 형성함으로써 형성될 수 있다. 예컨대 산화 기술을 사용함으로써, 리세스에 얇은 유전체 재료가 형성될 수 있다. 기판(104)의 상부 표면(104a) 위에 그리고 개구 내에, 예컨대 CVD, ALD, PVD, 열 산화, 이들의 조합 등에 의해, 얇은 배리어 층이 컨포멀하게 퇴적될 수 있다. 배리어 층은 질화물 또는 산화질화물, 예컨대 티타늄 질화물, 티타늄 산화질화물, 탄탈럼 질화물, 탄탈럼 산화질화물, 텅스텐 질화물, 이들의 조합 등을 포함할 수 있다. 얇은 배리어 층 위에 그리고 개구 내에 전도성 재료가 퇴적될 수 있다. 전도성 재료는 전기 화학 도금 프로세스, CVD, ALD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 전도성 재료의 예는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등이다. 과도한 전도성 재료 및 배리어 층이, 예를 들어 화학 기계적 연마(CMP; chemical mechanical polishing)에 의해, 기판(104)의 상부 표면(104a)으로부터 제거된다. 따라서, TV(106)는 전도성 재료 및 전도성 재료와 기판(104) 사이의 얇은 배리어 층을 포함할 수 있다.
일부 실시예에서, 패드(108)가 기판(104)의 상부 표면(104a) 상에 형성된다. 패드(108)는 각자의 TV(106)에의 전기적 접속을 제공한다. 일부 실시예에서, 패드(108)는, 도 1과 관련하여 상기에 기재된 패드(62)와 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다.
일부 실시예에서, 하나 이상의 패시베이션 층(110)이 기판(104)의 상부 표면(104a) 및 패드(108) 위에 형성된다. 패시베이션 층(110)은, 도 1에 관련하여 상기에 기재된 패시베이션 층(64)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 예시된 실시예에서, 패시베이션 층(110)은 제1 패시베이션 층(110A) 및 제1 패시베이션 층(110A) 위의 제2 패시베이션 층(110B)을 포함한다. 일부 실시예에서, 제1 패시베이션 층(110A) 및 제2 패시베이션 층(110B)은 동일한 재료를 포함한다. 다른 실시예에서, 제1 패시베이션 층(110A) 및 제2 패시베이션 층(110B)은 상이한 재료를 포함한다.
일부 실시예에서, 전기적 커넥터(112)가 각자의 패드(108) 위에 형성되어 전기적으로 접촉한다. 전기적 커넥터(112)는 패시베이션 층(110)을 통해 연장되며 각자의 패드(108)에 물리적으로 그리고 전기적으로 커플링한다. 일부 실시예에서, 전기적 커넥터(112)는, 도 1과 관련하여 상기에 기재된 다이 커넥터(66)와 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 전기적 커넥터(112)는 전도성 필라(개별적으로 도시되지 않음) 위의 캡 층을 갖는 전도성 필라를 포함한다. 전기적 커넥터(112)는 가끔씩 마이크로 범프로 지칭된다. 일부 실시예에서, 전기적 커넥터(112)의 전도성 필라는 구리, 알루미늄, 금, 니켈, 팔라듐 등 또는 이들의 조합과 같은 전도성 재료를 포함하고, 스퍼터링, 인쇄, 전해 도금, 무전해 도금, CVD 등에 의해 형성될 수 있다. 전도성 필라는 무연일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 전기적 커넥터(112)의 캡 층은 니켈, 주석, 주석-납, 금, 구리, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
다른 실시예에서, 전기적 커넥터(112)는 전도성 필라를 포함하지 않으며, 솔더 볼 및/또는 범프, 예컨대 C4(controlled collapse chip connection), ENIG(electroless nickel immersion gold), ENEPIG(electroless nickel electroless palladium immersion gold technique) 형성된 범프 등이다. 이러한 실시예에서, 전기적 커넥터(112)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서 전기적 커넥터(112)가 솔더로 형성될 때, 전기적 커넥터(112)는, 증발, 전해도금, 인쇄, 솔더 트랜스퍼, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해, 처음에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다.
도 2를 더 참조하면, 웨이퍼(102)는, 복수의 스크라이브 라인 영역(102B)의 각각이 인접한 다이 영역(102A) 사이에 개재되도록, 복수의 다이 영역(102A) 및 복수의 스크라이브 라인 영역(102B)을 포함한다. 아래에 보다 상세하게 기재되는 바와 같이, 집적 회로 다이 및 보강재 구조물이 다이 영역(102A)에서 그리고/또는 스크라이브 라인 영역(102B)에서 웨이퍼(102)에 본딩되고, 결과적인 구조물은 스크라이브 라인 영역(102B)을 통해 다이싱함으로써 개별화된다.
도 3을 참조하면, 단일 집적 회로 다이(50)가 각각의 다이 영역(102A)에서 본딩되도록, 집적 회로 다이(50)는 다이 영역(102A)에서 웨이퍼(102)에 본딩된다. 일부 실시예에서, 집적 회로 다이(50)는 전도성 조인트(114)를 형성하도록, 예를 들어 플립칩 본딩을 통해, 전기적 커넥터(112), 다이 커넥터(66) 및 솔더 영역(68)에 의해 웨이퍼(102)에 본딩된다. 전도성 조인트(114)는 집적 회로 다이(50)를 웨이퍼(102)에 전기적으로 커플링한다. 집적 회로 다이(50)와 웨이퍼(102) 간의 본딩 프로세스는 솔더 본딩, 다이렉트 금속-금속(예컨대, 구리-구리 또는 주석-주석) 본딩, 하이브리드 본딩 등일 수 있다. 실시예에서 본딩 프로세스가 솔더 본딩일 때, 집적 회로 다이(50)는 리플로우 프로세스에 의해 웨이퍼(102)에 본딩된다. 본딩 프로세스 후에, 금속간 화합물(IMC; intermetallic compound)(도시되지 않음)이 커넥터(66 및 112)와 솔더 영역(68)의 계면에서 형성될 수 있다.
도 3을 더 참조하면, 집적 회로 다이(50)와 웨이퍼(102) 사이의 갭에 언더필(116)이 형성된다. 언더필(116)은 폴리머, 에폭시, 몰딩 언더필 등과 같은 임의의 수락가능한 재료를 포함할 수 있다. 언더필(116)은 집적 회로 다이(50)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 집적 회로 다이(50)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 언더필(116)은 전도성 조인트(114)를 보호한다.
도 4a, 도 4b 및 도 4c는 다양한 실시예에 따라 웨이퍼(102)에 부착되어 있는 보강재 구조물(118)을 포함하는 웨이퍼-레벨 적층 구조물(100)의 평면도를 예시한다. 도 5는 도 4a, 도 4b 및 도 4c에서의 라인 A-A을 따른 웨이퍼-레벨 적층 구조물(100)의 단면도를 예시한다. 보강재 구조물(118)은, 예를 들어 픽-앤-플레이스 툴을 사용함으로써, 웨이퍼(102) 상에 배치될 수 있다.
도 4a에서, 보강재 구조물(118)은, 보강재 구조물(160)이 웨이퍼(102)의 다이 영역(102A) 및 스크라이브 라인 영역(102B) 둘 다와 중첩되도록 웨이퍼(102)에 부착된다. 예시된 실시예에서, 보강재 구조물(118)은 복수의 분리된(disconnected) 부분(118A 및 118B)을 포함한다. 각각의 분리된 부분(118A)은 제1 방향(예컨대, 도 4a의 수평 방향)을 따르는 각자의 스크라이브 라인 영역(102B)을 따라 연장된다. 일부 실시예에서, 각각의 분리된 부분(118A)은 웨이퍼(102)의 하나의 에지로부터 웨이퍼의 반대편 에지로 각자의 스크라이브 라인 영역(102B)을 따라 연장된다. 각각의 분리된 부분(118B)은 제2 방향(예컨대, 도 4a의 수직 방향)을 따르는 각자의 스크라이브 라인 영역(102B)을 따라 연장되고, 인접한 분리된 부분(118A) 사이에 개재된다. 일부 실시예에서, 분리된 부분(118A 및 118B) 각각의 폭은 각자의 스크라이브 라인 영역(102B)의 폭보다 더 크다. 일부 실시예에서, 각각의 분리된 부분(118B)은 각자의 분리된 부분(118A)으로부터 거리 D1만큼 떨어져 있다. 일부 실시예에서, 거리 D1은 약 50 ㎛ 내지 약 1500 ㎛이다. 일부 실시예에서, 각각의 집적 다이(50)는 각자의 분리된 부분(118A)으로부터 거리 D2만큼 떨어져 있다. 일부 실시예에서, 거리 D2는 약 70 ㎛ 내지 약 6000 ㎛이다. 일부 실시예에서, 각각의 집적 다이(50)는 각자의 분리된 부분(118B)으로부터 거리 D3만큼 떨어져 있다. 일부 실시예에서, 거리 D3는 약 70 ㎛ 내지 약 6000 ㎛이다.
도 4b에서, 보강재 구조물(118)은, 보강재 구조물(160)이 웨이퍼(102)의 다이 영역(102A) 및 스크라이브 라인 영역(102B) 둘 다와 중첩되도록 웨이퍼(102)에 부착된다. 예시된 실시예에서, 보강재 구조물(118)은 복수의 개구(122)를 갖는 단일 연속 구조물이다. 각각의 집적 회로 다이(50)는 각자의 개구(122)에 배치된다. 일부 실시예에서, 보강재 구조물(118)은 복수의 부분(118C 및 118D)을 포함한다. 일부 실시예에서, 부분(118C 및 118D) 각각의 폭은 각자의 스크라이브 라인 영역(102B)의 폭보다 더 크다. 각각의 부분(118C)은 제1 방향(예컨대, 도 4b의 수평 방향)을 따르는 각자의 스크라이브 라인 영역(102B)을 따라 연장된다. 일부 실시예에서, 각각의 부분(118C)은 각자의 스크라이브 라인 영역(102B)을 따라 웨이퍼(102)의 하나의 에지로부터 웨이퍼의 반대편 에지로 연장된다. 각각의 부분(118D)은 제2 방향(예컨대, 도 4d의 수직 방향)을 따르는 각자의 스크라이브 라인 영역(102B)을 따라 연장되고, 인접한 분리된 부분(118C) 사이에 개재되며, 인접한 분리된 부분(118C)과 물리적으로 접촉한다. 일부 실시예에서, 각각의 집적 다이(50)는 각자의 부분(118C)으로부터 거리 D4만큼 떨어져 있다. 일부 실시예에서, 거리 D4는 약 70 ㎛ 내지 약 6000 ㎛이다. 일부 실시예에서, 각각의 집적 다이(50)는 각자의 부분(118D)으로부터 거리 D5만큼 떨어져 있다. 일부 실시예에서, 거리 D5는 약 70 ㎛ 내지 약 6000 ㎛이다.
도 4c에서, 보강재 구조물(118)은, 보강재 구조물(160)이 웨이퍼(102)의 다이 영역(102A) 및 스크라이브 라인 영역(102B) 둘 다와 중첩되도록 웨이퍼(102)에 부착된다. 예시된 실시예에서, 보강재 구조물(118)은 복수의 분리된 부분(118E)을 포함한다. 각각의 분리된 부분(118E)은 동일한 평면도 형상을 갖는다. 분리된 부분(118E)은, 인접한 분리된 부분(118E)이 제1 방향(예컨대, 도 4c의 수직 방향)을 따라 다이 영역(102A)의 폭 만큼 서로에 대해 시프트되도록 배열된다. 각각의 분리된 부분(118E)은 제1 부분(118E1) 및 복수의 제2 부분(118E2)을 포함한다. 각각의 부분(118E1)은 제1 방향(예컨대, 도 4c의 수직 방향)을 따르는 각자의 스크라이브 라인 영역(102B)을 따라 연장된다. 일부 실시예에서, 각각의 부분(118E1)은 각자의 스크라이브 라인 영역(102B)을 따라 웨이퍼(102)의 하나의 에지로부터 웨이퍼의 반대편 에지로 연장된다. 각각의 부분(118E2)은 제2 방향(예컨대, 도 4c의 수평 방향)을 따르는 각자의 스크라이브 라인 영역(102B)을 따라 연장된다. 각각의 부분(118E2)은 각자의 부분(118E1)에 접속되고 인접한 부분(118E1)으로부터 이격된다. 각각의 분리된 부분(118E)의 부분(118E2)은 제1 방향(예컨대, 도 4c의 수직 방향)을 따라 다이 영역(102A)의 2 폭인 거리만큼 이격된다. 일부 실시예에서, 부분(118E1 및 118E2) 각각의 폭은 각자의 스크라이브 라인 영역(102B)의 폭보다 더 크다. 각각의 분리된 부분(118E)의 부분(118E2)은 인접한 분리된 부분(118E)의 부분(118E1)으로부터 거리 D6만큼 이격된다. 일부 실시예에서, 거리 D6은 약 50 ㎛ 내지 약 1500 ㎛이다. 일부 실시예에서, 각각의 집적 다이(50)는 각자의 부분(118E2)으로부터 거리 D7만큼 떨어져 있다. 일부 실시예에서, 거리 D7는 약 70 ㎛ 내지 약 6000 ㎛이다. 일부 실시예에서, 각각의 집적 다이(50)는 각자의 부분(118E1)으로부터 거리 D8만큼 떨어져 있다. 일부 실시예에서, 거리 D8는 약 70 ㎛ 내지 약 6000 ㎛이다.
일부 실시예에서, 보강재 구조물(118)은, 개별화 동안 및/또는 그 후에, 또는 예를 들어 리플로우 프로세스와 같은 후속 열 프로세스 동안, 휨을 감소시키거나 막도록 도울 수 있다. 보강재 구조물(118)이 휨을 감소시키도록 도울 수 있는 한 가지 방식은 실제 개별화 프로세스 동안 패키지에 지지(support)를 제공하는 것이다. 보강재 구조물(118)이 휨을 막을 수 있는 또다른 방식은, 웨이퍼(102)와 후속 형성되는 봉지재(134)(도 7 참조) 간의 CTE 미스매치를 감소시키는 것인데, 보강재 구조물(118)이 웨이퍼(102)와 유사한 CTE를 가지며 웨이퍼-레벨 적층 구조물(100)에서의 봉지재(134)의 양을 감소시킨다. 휨을 감소시킴으로써, 휨으로 인한 스트레스도 또한 감소된다. 일부 실시예에서, 보강재 구조물을 사용함으로써, 스트레스가 약 33% 만큼 감소된다.
일부 실시예에서 보강재 구조물(118)이 후속 형성되는 봉지재(134)(도 7 참조)보다 더 큰 열 전도성을 가질 때, 보강재 구조물(118)은 웨이퍼-레벨 적층 구조물(100)에서 봉지재(134)(도 7 참조)의 양을 감소시킴으로써 결과적인 패키지 구조물의 열 저항을 더 감소시킬 수 있다. 일부 실시예에서, 보강재 구조물(118)을 사용함으로써, 결과적인 패키지 구조물의 열 저항이 약 3 % 만큼 감소된다.
도 5를 참조하면, 보강재 구조물(118)은 다이 영역(102A) 및 스크라이브 라인 영역(102B) 둘 다에서 웨이퍼(102)에 부착된다. 보강재 구조물(118)은 부착 구조물(120)을 이용해 웨이퍼(102)에 부착된다. 일부 실시예에서, 부착 구조물(120)은 보강재 구조물(118)을 웨이퍼(102)에 접착시키는 접착제이다. 다른 실시예에서, 부착 구조물(120)은 보강재 구조물(118)을 웨이퍼(102)에 본딩하는 금속 캡 층(가끔씩 마이크로 범프로 지칭됨)을 갖는 하나 이상의 금속 필라이다. 일부 실시예에서, 보강재 구조물(118)은 더미 구조물이며, 그리하여 보강재 구조물(118)에 활성 회로부가 들어가지 않는다. 보강재 구조물(118)은 실리콘, 유전체 재료 등, 또는 이들의 조합으로 제조될 수 있다. 유전체 재료는 PCB(printed circuit board) 코어 재료, 실리콘 산화물, 알루미늄 산화물, 알루미늄 질화물 등 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 보강재 구조물(118)은 더미 다이로서 재활용된 결함있는 활성 다이를 포함할 수 있다. 예시된 실시예에서, 보강재 구조물(118)의 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)는 집적 회로 다이(50)의 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)와 동일하다. 다른 실시예에서, 보강재 구조물(118)의 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)는 집적 회로 다이(50)의 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)와 상이할 수 있다.
일부 실시예에서, 부착 구조물(120)이 접착제인 경우, 접착제는 임의의 적합한 접착제, 에폭시, DAF(die attach film) 등일 수 있다. 접착제(120)는 보강재 구조물(118)의 하부 표면에 도포될 수 있거나, 또는 웨이퍼(102) 위에 도포될 수 있다. 보강재 구조물(118)은 예를 들어 픽-앤-플레이스 툴을 사용함으로써 접착제(120)에 의해 웨이퍼(102)에 부착될 수 있다. 언더필(116)은 보강재 구조물(118)이 부착되기 전에 또는 그 후에 경화될 수 있다. 일부 실시예에서, 접착제(120)는 접착제(120)가 전기적 커넥터(112)의 측벽 및 상부 표면을 따라 연장되는 두께를 갖도록 형성될 수 있다. 일부 실시예에서, 접착제(120)는 약 10 ㎛ 내지 약 100 ㎛의 두께를 갖는다.
도 6을 참조하면, 일부 실시예에서, 전기적 커넥터(112)의 일부는 접착제(120) 및 보강재 구조물(118)에 의해 덮이지 않을 수 있다. 이러한 실시예에서, 이들 노출된 전기적 커넥터(112)는 하나 이상의 표면 디바이스(124)를 웨이퍼(102)에 본딩하는데 사용된다. 표면 디바이스(124)는 결과적인 패키지 구조물에 추가적인 기능성 또는 프로그래밍을 제공하도록 사용될 수 있다. 일부 실시예에서, 표면 디바이스(124)는 저항기, 인덕터, 커패시터, 점퍼, 이들의 조합 등과 같은 수동 소자를 포함하는 IPD(integrated passive device) 또는 SMD(surface mount device)를 포함할 수 있다. 일부 실시예에서, 표면 디바이스(124)는 표면 디바이스(124)의 회로부에 전기적으로 커플링되는 하나 이상의 전기적 커넥터(126)를 포함한다. 일부 실시예에서, 솔더 층(128)이 전기적 커넥터(126), 전기적 커넥터(112) 또는 둘 다 위에 형성된다. 일부 실시예에서, 표면 디바이스(124)는 전도성 조인트(130)를 형성하도록, 예를 들어 플립칩 본딩을 통해 전기적 커넥터(112 및 126) 및 솔더 층(128)에 의해 웨이퍼(102)에 본딩된다. 일부 실시예에서, 보강재 구조물(118)은 표면 디바이스(124)의 플립칩 본딩 동안 수행되는 리플로우 프로세스로 인한 휨을 막도록 돕는다. 예시된 실시예에서, 표면 디바이스(124)는 보강재 구조물(118)을 웨이퍼(102)에 부착한 후에 웨이퍼(102)에 부착된다. 다른 실시예에서, 표면 디바이스(124)는 보강재 구조물(118)을 웨이퍼(102)에 부착하기 전에 웨이퍼(102)에 부착될 수 있다.
도 6을 더 참조하면, 표면 디바이스(124)와 웨이퍼(102) 사이의 갭에 언더필(132)이 형성된다. 언더필(132)은, 도 3과 관련하여 상기에 기재된 언더필(116)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 언더필(132)은 전도성 조인트(130)를 보호한다.
도 7에서, 다양한 컴포넌트 상에 봉지재(134)가 형성된다. 봉지재(134)는 몰딩 컴파운드, 폴리머, 에폭시, 실리콘 산화물 필러 재료 등 또는 이들의 조합일 수 있고, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 봉지재(134)를 경화하도록 열 경화, UV 경화 등과 같은 경화 단계가 수행된다. 일부 실시예에서, 집적 회로 다이(50) 및 보강재 구조물(118)은 봉지재(134)에 매립된다.
도 8에서, 도 7의 구조물이 플립오버되어 캐리어 기판(136)에 부착된다. 캐리어 기판(136)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 일부 실시예에서, 도 7의 구조물은 이형 층(138)을 사용하여 캐리어 기판(136)에 부착된다. 일부 실시예에서, 이형 층(138)은 에폭시계 열-이형 재료이며, 이는 LTHC(light-to-heat-conversion) 이형 코팅과 같이 가열되면 그의 접착 특성을 잃는다. 다른 실시예에서, 이형 층(138)은 UV(ultra-violet) 광에 노출되면 그의 접착 특성을 잃는 UV 글루일 수 있다. 이형 층(138)은 액체로서 디스펜싱되어 경화될 수 있거나, 캐리어 기판(136) 위에 적층된 라미네이트 막일 수 있거나, 또는 기타 등등일 수 있다. 이형 층(138)의 상부 표면은 평평해질 수 있고 높은 수준의 평면성(planarity)을 가질 수 있다.
도 7의 구조물을 캐리어 기판(136)에 부착한 후에, TV(106)가 노출될 때까지 기판(104)을 박형화하도록 기판(104)에 대해 박형화 프로세스가 수행된다. 박형화 프로세스는 에칭 프로세스, 그라인딩 프로세스, CMP 프로세스 등, 또는 이들의 조합을 포함할 수 있다.
도 9에서, 기판(104)을 박형화한 후에, 하나 이상의 패시베이션 층(140)이 기판(104) 위에 형성된다. 패시베이션 층(140)은, 도 1에 관련하여 상기에 기재된 패시베이션 층(64)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다.
하나 이상의 패시베이션 층(140)을 형성한 후에, 복수의 전기적 커넥터(142)가 TV(106)와 전기적 접촉하여 형성된다. 일부 실시예에서, 전기적 커넥터(142)는 하나 이상의 패시베이션 층(140)을 통해 연장되며 각자의 TV(106)에 물리적 접촉한다.
전기적 커넥터(142)를 형성한 후에, 전기적 커넥터(142) 위에 절연 층(144)이 형성된다. 일부 실시예에서, 절연 층(144)은 전기적 커넥터(142)의 측벽 및 상부 표면을 따라 연장된다. 일부 실시예에서, 절연 층(144)은, 도 1과 관련하여 상기에 기재된 패시베이션 층(64)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 패시베이션 층(140) 및 절연 층(144)은 동일한 재료를 포함한다. 다른 실시예에서, 패시베이션 층(140) 및 절연 층(144)은 상이한 재료를 포함한다.
도 10에서, 캐리어 기판(136)(도 9 참조)을 봉지재(134)로부터 탈착하도록(또는 “본딩 분리”) 웨이퍼-레벨 적층 구조물(100)에 대해 캐리어 기판 본딩 분리가 수행된다. 일부 실시예에 따르면, 본딩 분리는, 이형 층(138)이 광의 열을 받아 분해되고 캐리어 기판(136)이 제거될 수 있도록, 이형 층(138)(도 9 참조) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 그 다음, 웨이퍼-레벨 적층 구조물(100)이 플립오버되어 테이프(146) 상에 배치된다.
그 후에, 봉지재(134)의 과도한 부분을 제거하도록 그라인딩과 같은 평탄화 단계가 수행될 수 있으며, 과도한 부분은 집적 회로 다이(50) 및 보강재 구조물(118)의 상부 표면 위에 있는 것이다. 예시된 실시예에서, 집적 회로 다이(50) 및 보강재 구조물(118)의 상부 표면이 노출되며, 평탄화 단계 후에 봉지재(134)의 상부 표면과 동일 높이에 있다(level). 다른 실시예에서, 집적 회로 다이(50)는 보강재 구조물(118)보다 더 큰 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)를 가지며, 보강재 구조물(118)은 평탄화 단계 후에 여전히 봉지재(134)에 의해 덮인다. 또 다른 실시예에서, 보강재 구조물(118)은 집적 회로 다이(50)보다 더 큰 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)를 가지며, 집적 회로 다이(50)는 평탄화 단계 후에 여전히 봉지재(134)에 의해 덮인다.
평탄화 단계를 수행한 후에, 웨이퍼(102) 및 보강재 구조물(118)은 도 11에 예시된 다이-레벨 적층 구조물(150)과 같은 복수의 다이-레벨 적층 구조물을 형성하도록 스크라이브 라인 영역(102B)을 따라 개별화된다. 다이-레벨 적층 구조물(150)은 무엇보다도 집적 회로 다이(50), 웨이퍼(102)의 부분 및 보강재 구조물(118)의 부분(118’)을 포함한다. 웨이퍼(102)의 부분은 또한 개재된(interposed) 다이로도 지칭될 수 있다. 개별화는 레이저 그루빙, 쏘잉, 다이싱 등에 의해 이루어질 수 있다. 상기에 설명된 바와 같이, 보강재 구조물(118)은 개별화 프로세스 동안 그리고 그 후에 야기되는 스트레스 및 휨을 감소시키도록 돕는다. 개별화 프로세스 후에, 보강재 구조물(118)의 남은 부분(118’)은 다이-레벨 적층 구조물(150)의 측방향 범위과 경계를 접하는(coterminous) 측벽 표면을 갖는다. 일부 실시예에서, 보강재 구조물(118)은 약 50 ㎛ 내지 약 800 ㎛의 두께 T1를 갖는다. 일부 실시예에서, 다이-레벨 적층 구조물(150)은 약 60 ㎛ 내지 약 900 ㎛의 두께 T2를 갖는다. 일부 실시예에서, T2에 대한 T1의 비(T1/T2)는 약 0.3 내지 약 0.9이다.
도 12a, 도 12b 및 도 12c는 각각 도 4a, 도 4b 및 도 4c에 도시된 보강재 구조물(118) 실시예의 각각에서 다이-레벨 적층 구조물(150)의 평면도를 예시한다. 집적 회로 다이(50)에 의해 덮이지 않은 웨이퍼(102)(도 11 참조)의 부분은 영역 S1을 갖는다. 보강재 부분(118’)은 조합된 영역 S2를 갖는다. 일부 실시예에서, S1에 대한 S2의 비(S2/S1)는 약 0.3 내지 약 0.9이다.
도 13은 일부 실시예에 따른 다이-레벨 적층 구조물(152)의 단면도를 예시한다. 다이-레벨 적층 구조물(152)은 다이-레벨 적층 구조물(150)(도 11 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 다이-레벨 적층 구조물(152)은, 도 2, 도 3 ,도 4a 내지 도 4c, 도 5 내지 도 11, 및 도 12a 내지 도 12c와 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 다이-레벨 적층 구조물(150)과는 달리, 다이-레벨 적층 구조물(152)의 보강재 구조물(118’)은 집적 회로 다이(50)의 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)보다 작은 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)를 갖는다. 따라서, 봉지재(134)는 보강재 구조물(118’)의 상부 표면을 따라 연장되며 이를 덮는다.
도 14는 일부 실시예에 따른 다이-레벨 적층 구조물(154)의 단면도를 예시한다. 다이-레벨 적층 구조물(154)은 다이-레벨 적층 구조물(150)(도 11 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 다이-레벨 다이 구조물(154)은, 도 2, 도 3 ,도 4a 내지 도 4c, 도 5 내지 도 11, 및 도 12a 내지 도 12c와 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 다이-레벨 적층 구조물(154)에서는, 다이-레벨 적층 구조물(150)과는 대조적으로, 표면 디바이스(124)(도 11 참조)가 생략된다. 따라서, 봉지재(134)는, 보강재 구조물(118’) 및 집적 회로 패키지(50)에 의해 덮이지 않은 전기적 커넥터(112)의 측벽 및 상부 표면을 따라 연장되며 이와 물리적 접촉한다.
도 15는 일부 실시예에 따른 다이-레벨 적층 구조물(156)의 단면도를 예시한다. 다이-레벨 적층 구조물(156)은 다이-레벨 적층 구조물(152)(도 13 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 다이-레벨 다이 구조물(156)은, 도 2, 도 3 ,도 4a 내지 도 4c, 도 5 내지 도 11, 및 도 12a 내지 도 12c와 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 다이-레벨 적층 구조물(156)에서는, 다이-레벨 적층 구조물(152)과는 대조적으로, 표면 디바이스(124)(도 13 참조)가 생략된다. 따라서, 봉지재(134)는, 보강재 구조물(118’) 및 집적 회로 패키지(50)에 의해 덮이지 않은 전기적 커넥터(112)의 측벽 및 상부 표면을 따라 연장되며 이와 물리적 접촉한다.
도 16 및 도 17은 일부 실시예에 따른 웨이퍼-레벨 적층 구조물(158)의 평면도 및 단면도를 예시한다. 구체적으로, 도 16은 웨이퍼-레벨 적층 구조물(158)의 평면도를 예시하고, 도 17은 도 16에서의 라인 AA를 따라 웨이퍼-레벨 적층 구조물(158)의 단면도를 예시한다. 웨이퍼-레벨 적층 구조물(158)은 웨이퍼-레벨 적층 구조물(100)(도 10 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 웨이퍼-레벨 다이 구조물(158)은, 도 2, 도 3 ,도 4a 내지 도 4c, 및 도 5 내지 도 10과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 예시된 실시예에서, 보강재 구조물(118)(도 10 참조) 대신에 보강재 구조물(160)이 이용된다.
도 16을 참조하면, 일부 실시예에서, 보강재 구조물(160)은 활성 회로부를 포함한다. 예를 들어, 보강재 구조물(160)은 복수의 다이 영역(162)을 포함할 수 있다. 일부 실시예에서, 각각의 다이 영역(162)은 시일 링(164)에 의해 둘러싸인다. 각각의 시일 링(164)은 후속 개별화 프로세스로부터 각자의 다이 영역(162)을 보호한다. 일부 실시예에서, 보강재 구조물(160)은 시일 링(164) 밖에 활성 회로부를 포함하지 않는다. 따라서, 활성 회로부는 개별화 프로세스에 의해 손상되지 않는다.
보강재 구조물(160)은, 보강재 구조물(160)이 웨이퍼(102)의 다이 영역(102A) 및 스크라이브 라인 영역(102B) 둘 다와 중첩되도록 웨이퍼(102)에 부착된다. 일부 실시예에서, 보강재 구조물(160)은, 시일 링(164) 밖의 보강재 구조물(160)의 부분이 스크라이브 라인 영역(102B)과 중첩되도록 웨이퍼(102)에 부착된다. 따라서, 보강재 구조물(160)의 다이 영역(162)은 개별화 프로세스에 의해 손상되지 않는다.
일부 실시예에서, 보강재 구조물(160)은 복수의 분리된 부분(160A 및 160B)을 포함한다. 각각의 분리된 부분(160A)은 제1 방향(예컨대, 도 16의 수평 방향)을 따르는 각자의 스크라이브 라인 영역(102B)을 따라 연장된다. 일부 실시예에서, 각각의 분리된 부분(160A)은 각자의 스크라이브 라인 영역(102B)을 따라 웨이퍼(102)의 하나의 에지로부터 웨이퍼의 반대편 에지로 연장된다. 각각의 분리된 부분(160B)은 제2 방향(예컨대, 도 16의 수직 방향)을 따르는 각자의 스크라이브 라인 영역(102B)을 따라 연장되고, 인접한 분리된 부분(160A) 사이에 개재된다. 일부 실시예에서, 각각의 분리된 부분(160B)은 각자의 분리된 부분(160A)으로부터 거리 D9 만큼 떨어져 있다. 일부 실시예에서, 거리 D9는 약 50 ㎛ 내지 약 1500 ㎛이다. 일부 실시예에서, 각각의 집적 다이(50)는 각자의 분리된 부분(160A)으로부터 거리 D10 만큼 떨어져 있다. 일부 실시예에서, 거리 D10은 약 70 ㎛ 내지 약 6000 ㎛이다. 일부 실시예에서, 각각의 집적 다이(50)는 각자의 분리된 부분(160B)으로부터 거리 D11 만큼 떨어져 있다. 일부 실시예에서, 거리 D11은 약 70 ㎛ 내지 약 6000 ㎛이다.
도 17을 참조하면, 보강재 구조물(160)의 각각의 다이 영역(162)(도 16 참조)은 집적 회로 다이(50)(도 1 참조)와 유사한 구조를 가질 수 있으며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 보강재 구조물(160)은 도 3에 관련하여 상기에 기재된 집적 회로 다이(50)와 유사한 방식으로 웨이퍼(102)에 본딩되고, 기재는 여기에서 반복되지 않는다. 보강재 구조물(160)이 웨이퍼(102)에 본딩된 후에, 보강재 구조물(160)과 웨이퍼(102) 사이의 갭 안에 언더필(166)이 디스펜싱된다. 일부 실시예에서, 언더필(166)은, 도 3과 관련하여 상기에 기재된 언더필(116)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 예시된 실시예에서, 보강재 구조물(160)의 높이(기판(104)의 상부 표면으로부터 측정될 때)는 집적 회로 다이(50)의 높이(기판(104)의 상부 표면으로부터 측정될 때)와 동일하다. 다른 실시예에서, 보강재 구조물(160)의 높이(기판(104)의 상부 표면으로부터 측정될 때)는 집적 회로 다이(50)의 높이(기판(104)의 상부 표면으로부터 측정될 때)와 상이할 수 있다.
도 17을 더 참조하면, 도 18 및 도 19에 예시된 다이-레벨 적층 구조물(170)과 같은 복수의 다이-레벨 적층 구조물을 형성하도록, 스크라이브 라인 영역(102B)을 따라 웨이퍼(102) 및 보강재 구조물(160)에 대해 개별화 프로세스(168)가 수행된다. 개별화 프로세스(168)는 그루빙, 쏘잉, 다이싱, 에칭 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 개별화 프로세스(168)는, 보강재 구조물(160)을 개별화하기 위한 레이저 그루빙 프로세스에 이어서 웨이퍼(102)를 개별화하기 위한 쏘잉 프로세스를 포함한다. 레이저 그루빙 프로세스를 사용함으로써, 보강재 구조물(160)의 다이 영역(162)(도 16 참조)에의 손상이 감소되거나 회피된다.
도 18 및 도 19는 일부 실시예에 따른 다이-레벨 적층 구조물(170)의 평면도 및 단면도를 예시한다. 구체적으로, 도 18은 다이-레벨 적층 구조물(170)의 평면도를 예시하고, 도 19은 도 18에서의 라인 AA를 따라 다이-레벨 적층 구조물(170)의 단면도를 예시한다. 일부 실시예에서, 다이-레벨 적층 구조물(170)은 무엇보다도 집적 회로 다이(50), 웨이퍼(102)의 부분 및 보강재 구조물(160)의 부분(160’)을 포함한다. 보강재 구조물(160)의 부분(160’)은 다이-레벨 적층 구조물(170)의 측방향 범위와 경계를 접하는 측벽 표면을 갖는다. 예시된 실시예에서, 집적 회로 다이(50)에 의해 덮이지 않은 웨이퍼(102)의 부분은 영역 S3을 갖는다. 보강재 부분(160’)은 조합된 영역 S4를 갖는다. 일부 실시예에서, S3에 대한 S4의 비(S4/S3)는 약 0.3 내지 약 0.9이다.
도 20은 일부 실시예에 따른 다이-레벨 적층 구조물(172)의 단면도를 예시한다. 다이-레벨 적층 구조물(172)은 다이-레벨 적층 구조물(170)(도 19 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 다이-레벨 적층 구조물(172)은, 도 16 및 도 17과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 다이-레벨 적층 구조물(170)과는 달리, 다이-레벨 적층 구조물(172)의 보강재 구조물(160’)은 집적 회로 다이(50)의 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)보다 작은 높이(기판(104)의 상부 표면(104a)으로부터 측정될 때)를 갖는다. 따라서, 봉지재(134)는 보강재 구조물(160’)의 상부 표면을 따라 연장되며 이를 덮는다.
도 21은 일부 실시예에 따른 다이-레벨 적층 구조물(174)의 단면도를 예시한다. 다이-레벨 적층 구조물(174)은 다이-레벨 적층 구조물(170)(도 19 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 다이-레벨 적층 구조물(174)은, 도 16 및 도 17과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 다이-레벨 적층 구조물(174)에서, 다이-레벨 적층 구조물(170)과는 대조적으로, 표면 디바이스(124)(도 19 참조)가 생략된다. 따라서, 봉지재(134)는 보강재 구조물(160’) 및 집적 회로 패키지(50)에 의해 덮이지 않은 전기적 커넥터(112)의 측벽 및 상부 표면을 따라 연장되며 이와 물리적 접촉한다.
도 22은 일부 실시예에 따른 다이-레벨 적층 구조물(176)의 단면도를 예시한다. 다이-레벨 적층 구조물(176)은 다이-레벨 적층 구조물(172)(도 20 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 다이-레벨 적층 구조물(176)은, 도 16 및 도 17과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 다이-레벨 적층 구조물(176)에서, 다이-레벨 적층 구조물(172)과는 대조적으로, 표면 디바이스(124)(도 20 참조)가 생략된다. 따라서, 봉지재(134)는 보강재 구조물(160’) 및 집적 회로 패키지(50)에 의해 덮이지 않은 전기적 커넥터(112)의 측벽 및 상부 표면을 따라 연장되며 이와 물리적 접촉한다.
도 23 내지 도 29는 일부 실시예에 따라 패키지 컴포넌트(200)를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다. 복수의 패키지 영역 중의 패키지 영역(200A)이 예시되어 있고, 다이-레벨 적층 구조물(150)(도 11 참조) 중의 하나 이상은 패키지 영역의 각각에서 집적 회로 패키지를 형성하도록 패키징된다. 집적 회로 패키지는 또한, 집적 팬 아웃(InFO) 패키지로도 지칭될 수 있다. 패키지 컴포넌트(200)는 또한 웨이퍼-레벨 패키징된 구조물로도 지칭될 수 있다.
도 23에서, 캐리어 기판(202)이 제공되고, 캐리어 기판(202) 상에 이형 층(204)이 형성된다. 캐리어 기판(202)은, 복수의 패키지가 동시에 캐리어 기판(202) 상에 형성될 수 있도록 웨이퍼일 수 있다. 일부 실시예에서, 캐리어 기판(202)은, 도 9와 관련하여 상기에 기재된 캐리어 기판(136)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 일부 실시예에서, 이형 층(204)은, 도 9와 관련하여 상기에 기재된 이형 층(138)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다.
일부 실시예에서, 재배선 구조물(206)이 이형 층(204) 상에 형성된다. 재배선 구조물(206)은 또한 배면 재배선 구조물로도 지칭될 수 있다. 도시된 실시예에서, 재배선 구조물(206)은 절연 층(208), 금속화 패턴(210)(가끔식 재배선 층 또는 재배선 라인으로 지칭됨) 및 절연 층(212)을 포함한다. 다른 실시예에서, 재배선 구조물(206)은 생략된다. 또 다른 실시예에서, 금속화 패턴 없는 절연 층이 재배선 구조물(206) 대신에 이형 층(204) 상에 형성된다.
절연 층(208)이 이형 층(204) 상에 형성된다. 절연 층(208)의 하부 표면은 이형 층(204)의 상부 표면과 접촉한다. 일부 실시예에서, 절연 층(208)은 PBO, 폴리이미드, BCB 등과 같은 폴리머로 형성된다. 다른 실시예에서, 절연 층(208)은, 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, 또는 BPSG 등과 같은 산화물 등; 또는 기타로 형성된다. 절연 층(208)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 수락가능한 퇴적 프로세스에 의해 형성될 수 있다.
금속화 패턴(210)이 절연 층(208) 상에 형성된다. 금속화 패턴(210)을 형성하기 위한 예로서, 시드 층이 절연 층(208) 위에 형성된다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 일부 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 그 다음 시드 층 상에 포토레지스트가 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(210)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예를 들어 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 예를 들어 습식 또는 건식 에칭에 의한 것과 같은 수락가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료는 금속화 패턴(210)을 형성한다.
절연 층(212)이 금속화 패턴(210) 및 절연 층(208) 상에 형성된다. 절연 층(212)은 절연 층(208)과 유사한 재료 및 방법을 사용하여 형성될 수 있다. 그 다음, 절연 층(212)은 금속화 패턴(210)의 일부를 노출시키는 개구(214)를 형성하도록 패터닝된다. 패터닝은 수락가능한 프로세스에 의해, 예를 들어 절연 층(212)이 감광 재료일 때 절연 층(212)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용한 에칭에 의해 수행될 수 있다. 절연 층(212)이 감광 재료인 경우, 절연 층(212)은 노출 후에 현상될 수 있다.
도 23은 설명을 위한 목적으로 단일 금속화 패턴(210)을 갖는 재배선 구조물(206)을 예시한다. 일부 실시예에서, 재배선 구조물(206)은 임의의 수의 절연 층 및 금속화 패턴을 포함할 수 있다. 더 많은 절연 층 및 금속화 패턴이 형성될 경우, 상기에 설명되는 단계 및 프로세스는 반복될 수 있다.
도 24에서, 쓰루 비아(TV)(216)가 개구(214)(도 13 참조)에 형성되며, 재배선 구조물(206)(예컨대, 절연 층(212))의 최상부 절연 층으로부터 멀어지는 방향으로 연장된다. TV(216)를 형성하기 위한 예로서, 시드 층(도시되지 않음)이 재배선 구조물(206) 위에, 예컨대 절연 층(212) 및 개구(214)에 의해 노출된 금속화 패턴(210)의 부분 상에 형성된다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 특정 실시예에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 TV(216)에 대응한다. 패터닝은 시드 층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 전도성 재료가 포토레지스트의 개구에 그리고 시드 층의 노출된 부분 상에 형성된다. 전도성 재료는 전해도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료가 위에 형성되지 않은 시드 층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 수락가능한 애싱 또는 스트립핑 프로세스에 의해, 예를 들어 산소 플라즈마 등을 사용하여 제거될 수 있다. 포토레지스트가 제거되면, 시드 층의 노출된 부분은 예를 들어 습식 또는 건식 에칭에 의한 것과 같은 수락가능한 에칭 프로세스를 사용함으로써 제거된다. 시드 층의 남은 부분 및 전도성 재료는 TV(216)를 형성한다.
도 25에서, 다이-레벨 적층 구조물(150)은 접착제(218)에 의해 재배선 구조물(206)의 절연 층(212)에 부착된다. 도시된 실시예에서, 단일 다이-레벨 적층 구조물(150)이, 패키지 영역(200A)과 같은 패키지 영역 각각에서 부착된다. 다른 실시예에서, 둘 이상의 다이-레벨 적층 구조물(150)이 패키지 영역 각각에서 부착될 수 있다. 접착제(218)는 다이-레벨 적층 구조물(150)의 배면 상에 있으며, 다이-레벨 적층 구조물(150)을 재배선 구조물(206)에, 예컨대 절연 층(212)에 접착시킨다. 접착제(218)는 임의의 적합한 접착제, 에폭시, DAF(die attach film) 등일 수 있다. 접착제(218)는 다이-레벨 적층 구조물(150)의 배면에 도포될 수 있거나, 재배선 구조물(206)이 이용되지 않는 경우 캐리어 기판(202)의 표면 위에 도포될 수 있거나, 또는 적용가능한 경우 재배선 구조물(206)의 상부 표면에 도포될 수 있다. 예를 들어, 접착제(218)는 도 10에 관련하여 상기 기재된 개별화 프로세스(148)를 수행하기 전에 웨이퍼-레벨 적층 구조물(100)의 배면에 도포될 수 있다.
도 26에서, 다양한 컴포넌트 상에 그리고 그 주위에 봉지재(220)가 형성된다. 형성 후에, 봉지재(220)는 TV(216) 및 다이-레벨 적층 구조물(150)을 봉지한다. 봉지재(220)는, 도 7에 관련하여 상기에 기재된 봉지재(134)와 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다.
도 27에서, TV(216) 및 커넥터(142)를 노출시키도록 봉지재(220)에 대해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한, 커넥터(142) 및 TV(216)가 노출될 때까지 TV(216), 절연 층(144), 및/또는 커넥터(142)의 재료를 제거할 수 있다. TV(216), 커넥터(142), 절연 층(144), 및 봉지재(220)의 상부 표면은, 평탄화 프로세스 후에 실질적으로 공면이다(coplanar)(프로세스 변동 내에서). 평탄화 프로세스는 예를 들어 CMP 프로세스, 그라인딩 프로세스, 에칭 프로세스 등, 또는 이들의 조합일 수 있다. 일부 실시예에서, 평탄화는, 예를 들어 TV(216) 및/또는 커넥터(142)가 이미 노출되어 있는 경우, 생략될 수 있다.
도 28에서, 재배선 구조물(222)이 봉지재(220), 다이-레벨 적층 구조물(150) 및 TV(216) 위에 형성된다. 재배선 구조물(222)은 또한 전면 재배선 구조물로도 지칭될 수 있다. 재배선 구조물(222)은 절연 층(224, 228, 232 및 236), 및 금속화 패턴(226, 230 및 234)을 포함한다. 금속화 패턴은 또한 재배선 층 또는 재배선 라인으로도 지칭될 수 있다. 재배선 구조물(222)은 3개의 금속화 패턴 층을 갖는 예로서 도시되어 있다. 더 많거나 더 적은 절연 층 및 금속화 패턴이 재배선 구조물(222)에 형성될 수 있다. 더 적은 절연 층 및 금속화 패턴이 형성될 경우, 아래에 설명되는 단계 및 프로세스는 생략될 수 있다. 더 많은 절연 층 및 금속화 패턴이 형성될 경우, 아래에 설명되는 단계 및 프로세스는 반복될 수 있다.
일부 실시예에서, 절연 층(224)이 봉지재(220), 다이-레벨 적층 구조물(150) 및 TV(216) 상에 퇴적된다. 일부 실시예에서, 절연 층(224)은, 도 23과 관련하여 상기에 기재된 절연 층(208)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 그 다음, 절연 층(224)은 패터닝된다. 패터닝은 절연 층(224)에 TV(216) 및 커넥터(142)의 일부를 노출시키는 개구를 형성한다. 패터닝은 수락가능한 프로세스에 의해, 예를 들어 절연 층(224)이 감광 재료로 제조될 때 절연 층(224)을 광에 노출 및 현상함으로써 또는 절연 층(224)이 비-감광 재료로 제조될 때, 예를 들어 이방성 에칭을 사용한 에칭에 의해 이루어질 수 있다.
그 다음, 금속화 패턴(226)이 형성된다. 금속화 패턴(226)은 절연 층(224)의 주면 상에 이를 따라 연장하는 부분(예컨대, 전도성 라인)을 포함한다. 금속화 패턴(226)은 TV(216) 및 커넥터(142)를 물리적으로 그리고 전기적으로 커플링하도록 절연 층(224)을 통해 연장되는 부분(예컨대, 전도성 비아)을 더 포함한다. 일부 실시예에서, 금속화 패턴(226)은, 도 23과 관련하여 상기에 기재된 금속화 패턴(210)과 유사한 재료 및 방법을 사용하여 형성되고, 기재는 여기에서 반복되지 않는다.
금속화 패턴(226)을 형성한 후에, 절연 층(228)이 금속화 패턴(226) 및 절연 층(224) 상에 퇴적된다. 일부 실시예에서, 절연 층(228)은 절연 층(224)과 유사한 재료 및 방법을 사용하여 형성될 수 있다.
그 다음, 금속화 패턴(230)이 형성된다. 금속화 패턴(230)은 절연 층(228)의 주면 상에 이를 따라 연장되는 부분(예컨대, 전도성 라인)을 포함한다. 금속화 패턴(230)은 금속화 패턴(226)에 물리적으로 그리고 전기적으로 커플링하도록 절연 층(228)을 통해 연장되는 부분(예컨대, 전도성 비아)을 더 포함한다. 금속화 패턴(230)은 금속화 패턴(226)과 유사한 재료 및 방법을 사용하여 형성될 수 있다. 일부 실시예에서, 금속화 패턴(230)은 금속화 패턴(226)과 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(230)의 전도성 라인 및/또는 비아는 금속화 패턴(226)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(230)은 금속화 패턴(226)보다 더 큰 피치로 형성될 수 있다.
금속화 패턴(230)을 형성한 후에, 절연 층(232)이 금속화 패턴(230) 및 절연 층(228) 상에 퇴적된다. 절연 층(232)은 절연 층(224)과 유사한 재료 및 방법을 사용하여 형성될 수 있다.
그 다음, 금속화 패턴(234)이 형성된다. 금속화 패턴(234)은 절연 층(232)의 주면 상에 이를 따라 연장하는 부분(예컨대, 전도성 라인)을 포함한다. 금속화 패턴(234)은 금속화 패턴(230)에 물리적으로 그리고 전기적으로 커플링하도록 절연 층(232)을 통해 연장되는 부분(예컨대, 전도성 비아)을 더 포함한다. 금속화 패턴(234)은 금속화 패턴(226)과 유사한 재료 및 방법을 사용하여 형성될 수 있다. 금속화 패턴(234)은 재배선 구조물(222)의 최상부 금속화 패턴이다. 그리하여, 재배선 구조물(222)의 모든 중간 금속화 패턴(예컨대, 금속화 패턴(226 및 230))은 금속화 패턴(234)과 봉지재(220) 사이에 배치된다. 일부 실시예에서, 금속화 패턴(234)은 금속화 패턴(226 및 230)과 상이한 크기를 갖는다. 예를 들어, 금속화 패턴(234)의 전도성 라인 및/또는 비아는 금속화 패턴(226 및 230)의 전도성 라인 및/또는 비아보다 더 넓거나 더 두꺼울 수 있다. 또한, 금속화 패턴(234)은 금속화 패턴(226 및 230)보다 더 큰 피치로 형성될 수 있다.
금속화 패턴(234)을 형성한 후에, 절연 층(236)이 금속화 패턴(234) 및 절연 층(232) 상에 퇴적된다. 절연 층(236)은 절연 층(224)과 유사한 재료 및 방법을 사용하여 형성될 수 있다. 절연 층(236)은 재배선 구조물(222)의 최상부 절연 층이다. 그리하여, 재배선 구조물(222)의 모든 금속화 패턴(예컨대, 금속화 패턴(226, 230 및 234))은 절연 층(236)과 봉지재(220) 사이에 배치된다. 또한, 재배선 구조물(222)의 모든 중간 절연 층(예컨대, 절연 층(224, 228, 232))은 절연 층(236)과 봉지재(220) 사이에 배치된다.
또한 도 28에서, 재배선 구조물(222)을 형성한 후에, 재배선 구조물(222)에의 외부 접속을 위해 UBM(238)이 형성된다. UBM(238)은 절연 층(236)의 주면 상의, 이를 따라 연장하는 패드 부분을 가지며, 금속화 패턴(234)에 물리적으로 그리고 전기적으로 커플링하도록 절연 층(236)을 통해 연장되는 비아 부분을 갖는다. 그 결과, UBM(238)이 재배선 구조물(222)을 통해 TV(216) 및 다이-레벨 적층 구조물(150)에 전기적으로 커플링된다. UBM(238)은 금속화 패턴(234)과 동일한 재료로 형성될 수 있다. 실시예에서, UBM(238)은, 티타늄 층, 구리 층, 및 니켈 층과 같은 3개의 전도성 재료 층을 포함한다. 크롬/크롬-구리 합금/구리/금의 구성, 티타늄/티타늄 텅스텐/구리의 구성, 또는 구리/니켈/금의 구성과 같은 다른 구성의 재료 및 층이 또한 UBM(238)의 형성에 이용될 수 있다. 일부 실시예에서, UBM(238)은 금속화 패턴(226, 230, 및 234)과 상이한 크기를 갖는다.
UBM(238)을 형성한 후에, 전도성 커넥터(240)가 UBM(238) 상에 형성된다. 전도성 커넥터(240)는 볼 그리드 어레이(BGA; ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프 등일 수 있다. 전도성 커넥터(240)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서 전도성 커넥터(240)가 솔더로 제조될 때, 전도성 커넥터(240)는, 증발, 전해도금, 인쇄, 솔더 트랜스퍼, 볼 배치 등을 통해 처음에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 또다른 실시예에서, 전도성 커넥터(240)는 스퍼터링, 인쇄, 전해 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대, 구리 필라)를 포함한다. 금속 필라는 무연일 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층이 금속 필라의 상부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 29에서, 캐리어 기판(202)(도 28 참조)을 재배선 구조물(206)로부터 탈착하도록(또는 “본딩 분리”) 도 28의 구조물에 대해 캐리어 기판 본딩 분리가 수행된다. 일부 실시예에 따르면, 본딩 분리는, 이형 층(204)이 광의 열을 받아 분해되고 캐리어 기판(202)이 제거될 수 있도록, 이형 층(204)(도 28 참조) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 그 다음, 구조물이 플립오버되어 테이프(도시되지 않음) 상에 배치된다.
그 후에, 금속화 패턴(210)에 접촉하도록 절연 층(208)을 통해 연장되는 전도성 커넥터(242)가 형성된다. 금속화 패턴(210)의 일부를 노출시키도록 개구가 절연 층(208)을 통해 형성된다. 개구는 예를 들어 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다. 전도성 커넥터(242)는 개구에 형성된다. 일부 실시예에서, 전도성 커넥터(242)는 플럭스를 포함하고 플럭스 디핑 프로세스로 형성된다. 일부 실시예에서, 전도성 커넥터(242)는 솔더 페이스트, 은 페이스트 등과 같은 전도성 페이스트를 포함하고, 인쇄 프로세스로 디스펜싱된다. 일부 실시예에서, 전도성 커넥터(242)는, 도 28과 관련하여 상기에 기재된 전도성 커넥터(240)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다.
도 30 및 도 31은 일부 실시예에 따라 디바이스 스택(1000)의 형성 및 구현을 예시한다. 디바이스 스택은 패키지 컴포넌트(200)에 형성된 집적 회로 패키지로부터 형성된다. 디바이스 스택은 또한 PoP(package-on-package) 구조물로도 지칭될 수 있다.
도 30에서, 패키지 컴포넌트(300)가 패키지 컴포넌트(200)에 커플링된다. 패키지 컴포넌트(300)의 하나는 패키지 컴포넌트(200)의 각각의 영역에서 집적 회로 디바이스 스택(예컨대, 도 31에 예시된 디바이스 스택(1000))을 형성하도록 패키지 영역 각각(예컨대, 디바이스 영역(200A))에서 커플링된다.
패키지 컴포넌트(300)는 예를 들어 기판(302) 및 기판(302)에 커플링된 하나 이상의 적층 다이(310)(예컨대, 310A 및 310B)를 포함한다. 적층 다이(310)(310A 및 310B)의 하나의 세트가 예시되어 있지만, 다른 실시예에서, 기판(302)의 동일 표면에 나란히 커플링되는 복수의 적층 다이(310)(각각 하나 이상의 적층 다이를 가짐)가 배치될 수 있다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 일부 실시예에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료도 또한 사용될 수 있다 또한, 기판(302)은 SOI(silicon-on-insulator) 기판일 수 있다. 일반적으로, SOI 기판은 에피텍셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판(302)은 하나의 대안의 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로서 다른 PCB(printed circuit board) 재료 또는 막을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트와 같은 빌드업 필름이 기판(302)에 사용될 수 있다.
기판(302)은 능동 및 수동 소자(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 디바이스들이 패키지 컴포넌트(300)를 위한 설계의 구조적 및 기능적 요건을 생성하도록 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
기판(302)은 또한 금속화 층(도시되지 않음) 및 전도성 비아(308)를 포함할 수 있다. 금속화 층은 능동 및 수동 소자 위에 형성될 수 있고, 기능 회로부를 형성하기 위해 다양한 디바이스들을 접속시키도록 설계된다. 금속화 층은, 전도성 재료의 층들을 상호접속시키는 비아를 가지며 유전체(예컨대, 로우-k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교대 층들로 형성될 수 있고, 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판(302)에는 능동 및 수동 소자가 실질적으로 없다.
기판(302)은, 적층 다이(310)에 커플링하도록 기판(302)의 제1 측 상의 본드 패드(304) 및 전도성 커넥터(242)에 커플링하도록 기판(302)의 제1 측과는 반대편인 기판(302)의 제2 측 상의 본드 패드(306)를 가질 수 있다. 일부 실시예에서, 본드 패드(304 및 306)는 기판(302)의 제1 및 제2 측 상의 유전체 층(도시되지 않음) 안으로 리세스(도시되지 않음)를 형성함으로써 형성된다. 리세스는 본드 패드(304 및 306)가 유전체 층 안에 매립되게 하도록 형성될 수 있다. 다른 실시예에서, 본드 패드(304 및 306)가 유전체 층 상에 형성될 수 있을 때에 리세스는 생략된다. 일부 실시예에서, 본드 패드(304 및 306)는 구리, 티타늄, 니켈, 금, 팔라듐 등, 또는 이들의 조합으로 제조되는 얇은 시드 층(도시되지 않음)을 포함한다. 본드 패드(304 및 306)의 전도성 재료는 얇은 시드 층 위에 퇴적될 수 있다. 전도성 재료는 전기-화학 도금 프로세스, 무전해 도금 프로세스, CVD, ALD, PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 실시예에서, 본드 패드(304 및 306)의 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합을 포함한다.
일부 실시예에서, 본드 패드(304) 및 본드 패드(306)는, 예를 들어 티타늄 층, 구리 층, 및 니켈 층과 같은 3개의 전도성 재료 층을 포함하는 UBM이다. 크롬/크롬-구리 합금/구리/금의 구성, 티타늄/티타늄 텅스텐/구리의 구성, 또는 구리/니켈/금의 구성과 같은 다른 구성의 재료 및 층이 본드 패드(304 및 306)의 형성에 이용될 수 있다. 본드 패드(304 및 306)에 대하여 사용될 수 있는 임의의 적합한 재료 또는 재료층은 완전히 본 출원의 범위 내에 포함되는 것으로 의도된다. 일부 실시예에서, 전도성 비아(308)는 기판(302)을 통해 연장되며 본드 패드(304)의 적어도 하나를 본드 패드(306)의 적어도 하나에 커플링한다.
예시된 실시예에서, 적층 다이(310)는 와이어 본드(312)에 의해 기판(302)에 커플링되지만, 전도성 범프와 같은 다른 접속이 사용될 수 있다. 실시예에서, 적층 다이(310)는 적층 메모리 다이이다. 예를 들어, 적층 다이(310)는 메모리 다이, 예컨대 LP(low-power) DDR(double data rate) 메모리 모듈, 예컨대 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등 메모리 모듈일 수 있다.
적층 다이(310) 및 와이어 본드(312)는 봉지재(314)에 의해 봉지될 수 있다. 일부 실시예에서, 봉지재(314)는, 도 7과 관련하여 상기에 예시된 봉지재(134)와 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 봉지재(314)를 경화하도록 경화 프로세스가 수행될 수 있고, 경화 프로세스는 열 경화, UV 경화 등 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층 다이(310) 및 와이어 본드(312)는 봉지재(314)에 매립되고, 봉지재(314)의 경화 후에, 봉지재(314)의 과도한 부분을 제거하고 패키지 컴포넌트(300)에 대한 실질적으로 평면인 표면을 제공하도록 그라인딩과 같은 평탄화 단계가 수행된다.
패키지 컴포넌트(300)가 형성된 후에, 패키지 컴포넌트(300)는 전도성 커넥터(242), 본드 패드(306) 및 재배선 구조물(206)의 금속화 패턴(210)에 의해 패키지 컴포넌트(200)에 기계적으로 그리고 전기적으로 본딩된다. 일부 실시예에서, 적층 다이(310)는 와이어 본드(312), 본드 패드(304 및 306), 전도성 비아(308), 전도성 커넥터(242), 재배선 구조물(206), TV(216) 및 재배선 구조물(222)을 통해 다이-레벨 적층 구조물(150)에 커플링될 수 있다.
일부 실시예에서, 적층 다이(310)와는 반대편인 기판(302)의 측 상에 솔더 레지스트(도시되지 않음)가 형성된다. 전도성 커넥터(242)는 기판(302)에서의 전도성 특징부(예컨대, 본드 패드(306))에 전기적으로 그리고 기계적으로 커플링되도록 솔더 레지스트에서의 개구에 배치될 수 있다. 솔더 레지스트는 기판(302)의 영역을 외부 손상으로부터 보호하는데 사용될 수 있다.
일부 실시예에서, 전도성 커넥터(242)는 리플로우되기 전에 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가지며, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 패키지 컴포넌트(300)가 패키지 컴포넌트(200)에 부착된 후에 남아 있다. 일부 실시예에서, 다이-레벨 적층 구조물(150)의 보강재 구조물(118’)은, 보강재 구조물(118’)이 웨이퍼(102)와 유사한 CTE를 가지며 다이-레벨 적층 구조물(150)에서의 봉지재(134)의 양을 감소시키므로, 웨이퍼(102)와 다이-레벨 적층 구조물(150)의 봉지재(134) 간의 CTE 미스매치를 감소시킴으로써, 리플로우 프로세스 동안 휨을 감소시키도록 도울 수 있다. 휨을 감소시킴으로써, 휨으로 인한 스트레스도 또한 감소된다.
일부 실시예에서, 패키지 컴포넌트(200)와 패키지 컴포넌트(300) 사이에 전도성 커넥터(242)를 둘러싸는 언더필(도시되지 않음)이 형성된다. 언더필은 전도성 커넥터(242)의 리플로우으로부터 생기는 스트레스를 감소시키고 조인트를 보호할 수 있다. 언더필은 패키지 컴포넌트(300)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 패키지 컴포넌트(300)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시예에서, 이는 언더필로서 작용할 수 있다.
도 30에서 또한, 스크라이브 라인 영역을 따라, 예컨대 패키지 컴포넌트(200)의 인접한 패키지 영역 사이에, 쏘잉함으로써 개별화 프로세스(316)가 수행된다. 쏘잉은 패키지 컴포넌트(200)의 패키지 영역을 다른 패키지 영역으로부터 개별화한다. 결과적인 개별화된 디바이스 스택의 각각(예컨대, 도 31에 예시된 디바이스 스택(1000))은 패키지 컴포넌트(200)의 패키지 영역(예컨대, 패키지 영역(200A)) 중의 하나로부터 이루어진다. 그 다음, 각각의 개별화된 디바이스 스택은 도 31에서 아래에 기재되는 바와 같이 전도성 커넥터(240)를 사용하여 패키지 기판(400)에 실장될 수 있다. 일부 실시예에서, 개별화 프로세스(316)는 패키지 컴포넌트(300)가 패키지 컴포넌트(200)에 커플링된 후에 수행된다. 다른 실시예(도시되지 않음)에서, 개별화 프로세스(316)는, 패키지 컴포넌트(300)가 패키지 컴포넌트(200)에 커플링되기 전에, 예컨대 캐리어 기판(202)(도 28 참조)이 본딩 분리되고 전도성 커넥터(242)가 형성된 후에, 수행된다.
도 31에서, 디바이스 스택(1000)은 전도성 커넥터(240)를 사용하여 패키지 기판(400)에 실장된다. 패키지 기판(400)은 기판 코어(402) 및 기판 코어(402) 위의 본드 패드(404)를 포함한다. 기판 코어(402)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있다. 대안으로서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료도 또한 사용될 수 있다. 추가적으로, 기판 코어(402)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피텍셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 기판 코어(402)는 하나의 대안의 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리섬유 수지이다. 코어 재료에 대한 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로서 다른 PCB 재료 또는 막을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드업 필름이 기판 코어(402)에 사용될 수 있다.
기판 코어(402)는 능동 및 수동 소자(도시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 디바이스가 디바이스 스택을 위한 설계의 구조적 및 기능적 요건을 생성하도록 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
기판 코어(402)는 또한 금속화 층 및 비아(도시되지 않음)를 포함할 수 있으며, 본드 패드(404)가 금속화 층 및 비아에 물리적으로 그리고/또는 전기적으로 커플링된다. 금속화 층은 능동 및 수동 소자 위에 형성될 수 있고, 기능 회로부를 형성하기 위해 다양한 디바이스들을 접속시키도록 설계된다. 금속화 층은, 전도성 재료의 층들을 상호접속시키는 비아를 가지며 유전체(예컨대, 로우-k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교대 층들로 형성될 수 있고, 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(402)에는 능동 및 수동 소자가 실질적으로 없다.
일부 실시예에서, 커넥터(240)는 패키지 컴포넌트(200)를 본드 패드(404)에 부착시키도록 리플로우된다. 일부 실시예에서, 다이-레벨 적층 구조물(150)의 보강재 구조물(118’)은 리플로우 프로세스로 인한 휨을 막도록 돕는다. 커넥터(240)는, 기판 코어(402)에서의 금속화 층을 포함하는 패키지 기판(400)을 패키지 컴포넌트(200)에 전기적으로 그리고/또는 물리적으로 커플링한다. 일부 실시예에서, 솔더 레지스트(406)가 기판 코어(402) 상에 형성된다. 커넥터(240)는, 본드 패드(404)에 전기적으로 그리고 기계적으로 커플링되도록, 솔더 레지스트(406)에서의 개구에 배치될 수 있다. 솔더 레지스트(406)는 기판 코어(402)의 영역을 외부 손상으로부터 보호하는데 사용될 수 있다.
커넥터(240)는 리플로우되기 전에 그 위에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수 있으며, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 패키지 컴포넌트(200)가 패키지 기판(400)에 부착된 후에 남아 있다. 이 남아있는 에폭시 부분은, 커넥터(240)를 리플로우함으로써 생기는 스트레스를 감소시키고 조인트를 보호하기 위한 언더필로서 작용할 수 있다. 일부 실시예에서, 패키지 컴포넌트(200)와 패키지 기판(400) 사이에 그리고 커넥터(240)를 둘러싸는 언더필(408)이 형성될 수 있다. 언더필(408)은 패키지 컴포넌트(200)가 부착된 후에 모세관 플로우 프로세스에 의해 형성될 수 있고, 또는 패키지 컴포넌트(200)가 부착되기 전에 적합한 퇴적 방법에 의해 형성될 수 있다. 일부 실시예에서, 언더필(408)은, 도 3과 관련하여 상기에 기재된 언더필(116)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다.
일부 실시예에서, 수동 소자(예컨대 SMD, 도시되지 않음)가 또한 패키지 컴포넌트(200)에(예컨대, UBM(238)에) 또는 패키지 기판(400)에(예컨대, 본드 패드(404)에) 부착될 수 있다. 예를 들어, 수동 소자는, 커넥터(240)와 동일한, 패키지 컴포넌트(200) 또는 패키지 기판(400)의 표면에 본딩될 수 있다. 수동 소자는 패키지 컴포넌트(200)를 패키지 기판(400) 상에 실장하기 전에 패키지 컴포넌트(200)에 부착될 수 있고, 또는 패키지 컴포넌트(200)를 패키지 기판(400) 상에 실장하기 전에 또는 실장한 후에 패키지 기판(400)에 부착될 수 있다.
패키지 컴포넌트(200)는 다른 디바이스 스택에서 구현될 수 있다. 예를 들어, PoP 구조물이 도시되어 있지만, 패키지 컴포넌트(200)는 또한 FCBGA(Flip Chip Ball Grid Array) 패키지에서 구현될 수도 있다. 이러한 실시예에서, 패키지 컴포넌트(200)는 패키지 기판(400)과 같은 기판에 실장되지만, 패키지 컴포넌트(300)는 생략된다. 대신, 리드나 열 스프리더가 패키지 컴포넌트(200)에 부착될 수 있다. 패키지 컴포넌트(300)가 생략될 때, 재배선 구조물(206) 및 TV(216)도 또한 생략될 수 있다.
도 32는 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1100)의 단면도를 예시한다. 디바이스 스택(1100)은 디바이스 스택(1000)(도 31 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1100)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1100)은 패키지 컴포넌트(500)에 본딩된 패키지 컴포넌트(300)를 포함한다. 패키지 컴포넌트(500)는 패키지 컴포넌트(200)(도 31 참조)와 유사하며, 차이점으로는, 다이-레벨 적층 구조물(152)이 다이-레벨 적층 구조물(150)(도 31 참조) 대신에 패키지 컴포넌트(500)에 패키징되었다는 것이다.
도 33은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1200)의 단면도를 예시한다. 디바이스 스택(1200)은 디바이스 스택(1000)(도 31 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1200)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1200)은 패키지 컴포넌트(510)에 본딩된 패키지 컴포넌트(300)를 포함한다. 패키지 컴포넌트(510)는 패키지 컴포넌트(200)(도 31 참조)와 유사하며, 차이점으로는, 다이-레벨 적층 구조물(154)이 다이-레벨 적층 구조물(150)(도 31 참조) 대신에 패키지 컴포넌트(510)에 패키징되었다는 것이다.
도 34은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1300)의 단면도를 예시한다. 디바이스 스택(1300)은 디바이스 스택(1000)(도 31 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1300)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1300)은 패키지 컴포넌트(520)에 본딩된 패키지 컴포넌트(300)를 포함한다. 패키지 컴포넌트(520)는 패키지 컴포넌트(200)(도 31 참조)와 유사하며, 차이점으로는, 다이-레벨 적층 구조물(156)이 다이-레벨 적층 구조물(150)(도 31 참조) 대신에 패키지 컴포넌트(520)에 패키징되었다는 것이다.
도 35는 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1400)의 단면도를 예시한다. 디바이스 스택(1400)은 디바이스 스택(1000)(도 31 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1400)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1400)은 패키지 컴포넌트(530)에 본딩된 패키지 컴포넌트(300)를 포함한다. 패키지 컴포넌트(530)는 패키지 컴포넌트(200)(도 31 참조)와 유사하며, 차이점으로는, 다이-레벨 적층 구조물(170)이 다이-레벨 적층 구조물(150)(도 31 참조) 대신에 패키지 컴포넌트(530)에 패키징되었다는 것이다.
도 36은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1500)의 단면도를 예시한다. 디바이스 스택(1500)은 디바이스 스택(1000)(도 31 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1500)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1500)은 패키지 컴포넌트(540)에 본딩된 패키지 컴포넌트(300)를 포함한다. 패키지 컴포넌트(540)는 패키지 컴포넌트(200)(도 31 참조)와 유사하며, 차이점으로는, 다이-레벨 적층 구조물(172)이 다이-레벨 적층 구조물(150)(도 31 참조) 대신에 패키지 컴포넌트(540)에 패키징되었다는 것이다.
도 37은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1600)의 단면도를 예시한다. 디바이스 스택(1600)은 디바이스 스택(1000)(도 31 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1600)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1600)은 패키지 컴포넌트(550)에 본딩된 패키지 컴포넌트(300)를 포함한다. 패키지 컴포넌트(550)는 패키지 컴포넌트(200)(도 31 참조)와 유사하며, 차이점으로는, 다이-레벨 적층 구조물(174)이 다이-레벨 적층 구조물(150)(도 31 참조) 대신에 패키지 컴포넌트(550)에 패키징되었다는 것이다.
도 38은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1700)의 단면도를 예시한다. 디바이스 스택(1700)은 디바이스 스택(1000)(도 31 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1700)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1700)은 패키지 컴포넌트(560)에 본딩된 패키지 컴포넌트(300)를 포함한다. 패키지 컴포넌트(560)는 패키지 컴포넌트(200)(도 31 참조)와 유사하며, 차이점으로는, 다이-레벨 적층 구조물(176)이 다이-레벨 적층 구조물(150)(도 31 참조) 대신에 패키지 컴포넌트(560)에 패키징되었다는 것이다.
도 39는 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1800)의 단면도를 예시한다. 디바이스 스택(1800)은 디바이스 스택(1000)(도 31 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1800)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1800)은 패키지 컴포넌트(570)에 본딩된 패키지 컴포넌트(300)를 포함한다. 재배선 구조물(206)(도 31 참조)이 패키지 컴포넌트(570)에서 생략되었다는 차이점 외에, 패키지 컴포넌트(570)는 패키지 컴포넌트(200)(도 31 참조)와 유사하다. 따라서, 커넥터(242)는 TV(216)에 직접 본딩된다.
도 40은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(1900)의 단면도를 예시한다. 디바이스 스택(1900)은 디바이스 스택(1100)(도 32 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(1900)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(1900)은 패키지 컴포넌트(580)에 본딩된 패키지 컴포넌트(300)를 포함한다. 재배선 구조물(206)(도 32 참조)이 패키지 컴포넌트(580)에서 생략되었다는 차이점 외에, 패키지 컴포넌트(580)는 패키지 컴포넌트(500)(도 32 참조)와 유사하다. 따라서, 커넥터(242)는 TV(216)에 직접 본딩된다.
도 41은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(2000)의 단면도를 예시한다. 디바이스 스택(2000)은 디바이스 스택(1200)(도 33 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(2000)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(2000)은 패키지 컴포넌트(590)에 본딩된 패키지 컴포넌트(300)를 포함한다. 재배선 구조물(206)(도 33 참조)이 패키지 컴포넌트(590)에서 생략되었다는 차이점 외에, 패키지 컴포넌트(590)는 패키지 컴포넌트(510)(도 33 참조)와 유사하다. 따라서, 커넥터(242)는 TV(216)에 직접 본딩된다.
도 42는 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(2100)의 단면도를 예시한다. 디바이스 스택(2100)은 디바이스 스택(1300)(도 34 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(2100)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(2100)은 패키지 컴포넌트(600)에 본딩된 패키지 컴포넌트(300)를 포함한다. 재배선 구조물(206)(도 34 참조)이 패키지 컴포넌트(600)에서 생략되었다는 차이점 외에, 패키지 컴포넌트(600)는 패키지 컴포넌트(520)(도 34 참조)와 유사하다. 따라서, 커넥터(242)는 TV(216)에 직접 본딩된다.
도 43은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(2200)의 단면도를 예시한다. 디바이스 스택(2200)은 디바이스 스택(1400)(도 35 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(2200)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(2200)은 패키지 컴포넌트(610)에 본딩된 패키지 컴포넌트(300)를 포함한다. 재배선 구조물(206)(도 35 참조)이 패키지 컴포넌트(610)에서 생략되었다는 차이점 외에, 패키지 컴포넌트(610)는 패키지 컴포넌트(530)(도 35 참조)와 유사하다. 따라서, 커넥터(242)는 TV(216)에 직접 본딩된다.
도 44는 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(2300)의 단면도를 예시한다. 디바이스 스택(2300)은 디바이스 스택(1500)(도 36 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(2300)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(2300)은 패키지 컴포넌트(620)에 본딩된 패키지 컴포넌트(300)를 포함한다. 재배선 구조물(206)(도 36 참조)이 패키지 컴포넌트(620)에서 생략되었다는 차이점 외에, 패키지 컴포넌트(620)는 패키지 컴포넌트(540)(도 36 참조)와 유사하다. 따라서, 커넥터(242)는 TV(216)에 직접 본딩된다.
도 45는 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(2400)의 단면도를 예시한다. 디바이스 스택(2400)은 디바이스 스택(1600)(도 37 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(2400)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(2400)은 패키지 컴포넌트(630)에 본딩된 패키지 컴포넌트(300)를 포함한다. 재배선 구조물(206)(도 37 참조)이 패키지 컴포넌트(630)에서 생략되었다는 차이점 외에, 패키지 컴포넌트(630)는 패키지 컴포넌트(550)(도 37 참조)와 유사하다. 따라서, 커넥터(242)는 TV(216)에 직접 본딩된다.
도 46은 일부 실시예에 따라 패키지 기판(400) 상에 실장된 디바이스 스택(2500)의 단면도를 예시한다. 디바이스 스택(2500)은 디바이스 스택(1700)(도 38 참조)과 유사하며, 유사한 특징은 유사한 참조 번호에 의해 표기되고 유사한 특징의 기재는 여기에서 반복되지 않는다. 디바이스 스택(2500)은, 도 23 내지 도 31과 관련하여 상기에 기재된 프로세스 단계와 유사한 프로세스 단계를 사용하여 형성될 수 있고, 기재는 여기에서 반복되지 않는다. 디바이스 스택(2500)은 패키지 컴포넌트(640)에 본딩된 패키지 컴포넌트(300)를 포함한다. 재배선 구조물(206)(도 38 참조)이 패키지 컴포넌트(640)에서 생략되었다는 차이점 외에, 패키지 컴포넌트(640)는 패키지 컴포넌트(560)(도 38 참조)와 유사하다. 따라서, 커넥터(242)는 TV(216)에 직접 본딩된다.
다른 특징 및 프로세스도 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 확인 테스트를 돕기 위해 테스트 구조가 포함될 수 있다. 테스트 구조는 예를 들어 재배선 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있으며, 이는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 한다. 확인 테스트는 최종 구조물 뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은, 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호 다이의 중간 검증을 통합한 테스트 방법과 함께 사용될 수 있다.
실시예는 이점을 달성할 수 있다. 일부 실시예에서, 보강재 구조물은 성형 적층된 다이 구조물의 에지에 배치되며, (예를 들어 리플로우 프로세스와 같은) 열적 프로세스 중의 몰딩 화합물 팽창을 막고 성형 적층된 다이 구조물의 몰딩 화합물과 활성 다이 간의 CTE 미스매치로 인한 스트레스를 감소시키는 배리어로서 작용한다. 다른 실시예에서, 보강재 구조물은 개별화 프로세스 동안 성형 적층된 다이 구조물의 휨을 감소시켰다. 일부 실시예에서, 보강재 구조물을 사용함으로써, 스트레스가 약 33% 만큼 감소된다. 보강재 구조물은 성형 적층된 다이 구조물의 몰딩 화합물(낮은 열 전도성을 가짐)을 보강재 구조물(몰딩 화합물보다 더 큰 열 전도성을 가짐)로 대체함으로써 패키지 구조물의 열 특성의 개선(예를 들어, 패키지 구조물의 열 저항을 감소시키는 것과 같은)을 더욱 가능하게 한다. 일부 실시예에서, 보강재 구조물을 사용함으로써, 패키지 구조물의 열 저항이 약 3 % 만큼 감소된다. 여기에서 설명되는 다양한 실시예는, 패키지 구조물의 열적 및 기계적 성능을 개선하고, 프로세스 핸들링의 견고성을 증가시키며, 보강재 재료에 대한 선택 유연성으로 인해 패키지 구조물의 기능적 맞춤화를 가능하게 한다.
실시예에 따르면, 방법은, 인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계; 상기 제1 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이를 본딩하는 단계; 상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계 - 상기 보강재 구조물은 평면도에서 상기 제2 전기적 커넥터를 덮음 - ; 상기 집적 회로 다이 및 상기 보강재 구조물을 제1 봉지재로 봉지하는 단계; 및 적층 구조물을 형성하도록 상기 인터포저 웨이퍼 및 상기 보강재 구조물을 개별화하는 단계를 포함한다.
실시예는 다음 특징 중의 하나 이상을 포함할 수 있다. 상기 방법에서, 상기 보강재 구조물은 더미 구조물이다. 상기 방법에서, 상기 보강재 구조물은 접착제에 의해 상기 인터포저 웨이퍼의 제1 측에 부착된다. 상기 방법에서, 상기 접착제는 상기 제2 전기적 커넥터의 측벽 및 상부 표면을 따라 연장된다. 상기 방법에서, 상기 보강재 구조물은 활성 회로부를 포함한다. 상기 방법에서, 상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계는, 상기 제2 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼에 상기 보강재 구조물을 전기적으로 커플링하는 단계를 포함한다. 상기 방법에서, 상기 보강재 구조물은 제1 부분 및 상기 제1 부분으로부터 분리된 제2 부분을 포함하고, 상기 제1 부분은 상기 인터포저 웨이퍼의 제1 에지로부터 상기 인터포저 웨이퍼의 제2 에지로 제1 방향으로 상기 인터포저 웨이퍼의 제1 측을 따라 연장되며, 상기 제2 부분은 상기 제1 방향과는 상이한 제2 방향으로 상기 인터포저 웨이퍼의 제1 측을 따라 연장된다.
다른 실시예에 따르면, 방법은, 인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터를 형성하는 단계 - 상기 인터포저 웨이퍼는 다이 영역들 및 스크라이브 라인 영역들을 포함하며, 상기 스크라이브 라인 영역들의 각각은 상기 다이 영역들의 인접한 다이 영역들 사이에 개재됨 - ; 상기 제1 전기적 커넥터의 제1 그룹을 사용하여 상기 다이 영역들 중의 제1 다이 영역에서 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이의 활성 측을 본딩하는 단계; 상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계 - 상기 보강재 구조물은 평면도에서 상기 제1 다이 영역 및 상기 제1 다이 영역에 인접한 상기 스크라이브 라인 영역들 중의 제1 스크라이브 라인 영역과 중첩되며, 상기 제1 전기적 커넥터의 제2 그룹은 상기 보강재 구조물과 상기 인터포저 웨이퍼 사이에 개재됨 - ; 상기 집적 회로 다이 및 상기 보강재 구조물을 제1 봉지재로 봉지하는 단계 - 상기 집적 회로 다이의 배면은 상기 제1 봉지재의 제1 측과 동일 높이에 있음 - ; 상기 인터포저 웨이퍼의 제2 측 상에 제2 전기적 커넥터를 형성하는 단계 - 상기 인터포저 웨이퍼의 제2 측은 상기 인터포저 웨이퍼의 제1 측의 반대편임 - ; 적층 구조물을 형성하도록 상기 인터포저 웨이퍼의 제1 다이 영역을 상기 인터포저 웨이퍼의 다른 다이 영역들로부터 개별화하는 단계; 및 상기 적층 구조물을 제2 봉지재로 봉지하는 단계 - 상기 제2 봉지재는 상기 적층 구조물의 측벽을 따라 연장되고, 상기 제2 봉지재는 제1 표면 및 상기 제1 표면의 반대편인 제2 표면을 가지며, 상기 제2 봉지재의 제1 표면은 상기 제2 전기적 커넥터의 노출된 표면과 동일 높이에 있음 - 를 포함한다.
실시예는 다음 특징 중의 하나 이상을 포함할 수 있다. 상기 방법에서, 상기 보강재 구조물은 더미 구조물이다. 상기 방법은, 상기 제2 봉지재의 제1 측 및 상기 제2 전기적 커넥터의 노출된 표면 상에 제1 재배선 구조물을 형성하는 단계를 더 포함한다. 상기 방법은, 상기 제2 봉지재의 제2 측 및 상기 집적 회로 다이의 배면 상에 제2 재배선 구조물을 형성하는 단계를 더 포함한다. 상기 방법에서, 상기 보강재 구조물은 활성 회로부를 포함한다. 상기 방법에서, 상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계는, 상기 제1 전기적 커넥터의 제2 그룹에 상기 보강재 구조물을 기계적으로 그리고 전기적으로 본딩하는 단계를 포함한다.
또 다른 실시예에 따르면, 구조물은, 적층 구조물을 포함하고, 상기 적층 구조물은: 인터포저 다이; 상기 인터포저 다이의 제1 측에 본딩된 집적 회로 다이; 상기 인터포저 다이의 제1 측에 부착된 보강재 구조물로서, 평면도에서 상기 인터포저 다이의 제1 에지를 따라 연장된 제1 부분 - 상기 제1 부분의 제1 측벽은 상기 인터포저 다이의 제1 측벽과 공면임 - ; 및 평면도에서 상기 인터포저 다이의 제2 에지를 따라 연장된 제2 부분 - 상기 제2 부분의 제1 측벽은 상기 인터포저 다이의 제2 측벽과 공면이며, 상기 제2 부분은 상기 제1 부분으로부터 이격됨 - 을 포함하는, 상기 보강재 구조물; 및 상기 집적 회로 다이의 측벽, 상기 보강재 구조물의 제1 부분의 제2 측벽 및 상기 보강재 구조물의 제2 부분의 제2 측벽을 따라 연장된 제1 봉지재 - 상기 보강재 구조물의 제1 부분의 제2 측벽은 상기 보강재 구조물의 제1 부분의 제1 측벽의 반대편이고, 상기 보강재 구조물의 제2 부분의 제2 측벽은 상기 보강재 구조물의 제2 부분의 제1 측벽의 반대편임 - 를 포함한다.
실시예는 다음 특징 중의 하나 이상을 포함할 수 있다. 상기 구조물에서, 상기 보강재 구조물의 제1 부분의 폭은 평면도에서 상기 인터포저 다이의 제1 에지의 길이와 동일하다. 상기 구조물에서, 상기 보강재 구조물의 제2 부분의 폭은 평면도에서 상기 인터포저 다이의 제2 에지의 길이보다 작다. 상기 구조물에서, 상기 보강재 구조물은 더미 구조물이다. 상기 구조물에서, 상기 보강재 구조물은 접착제에 의해 상기 인터포저 다이의 제1 측에 부착된다. 상기 구조물에서, 상기 보강재 구조물은 활성 회로부를 포함한다. 상기 구조물에서, 상기 보강재 구조물은 전도성 커넥터에 의해 상기 인터포저 다이의 제1 측에 부착된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계;
상기 제1 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이를 본딩하는 단계;
상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재(stiffener) 구조물을 부착하는 단계 - 상기 보강재 구조물은 평면도에서 상기 제2 전기적 커넥터를 덮음 - ;
상기 집적 회로 다이 및 상기 보강재 구조물을 제1 봉지재로 봉지하는 단계; 및
적층 구조물을 형성하도록 상기 인터포저 웨이퍼 및 상기 보강재 구조물을 개별화하는(singulate) 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 보강재 구조물은 더미 구조물인 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 보강재 구조물은 접착제에 의해 상기 인터포저 웨이퍼의 제1 측에 부착되는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 접착제는 상기 제2 전기적 커넥터의 측벽 및 상부 표면을 따라 연장되는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 보강재 구조물은 활성 회로부를 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계는, 상기 제2 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼에 상기 보강재 구조물을 전기적으로 커플링하는 단계를 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 보강재 구조물은 제1 부분 및 상기 제1 부분으로부터 분리된(disconnected) 제2 부분을 포함하고, 상기 제1 부분은 상기 인터포저 웨이퍼의 제1 에지로부터 상기 인터포저 웨이퍼의 제2 에지로 제1 방향으로 상기 인터포저 웨이퍼의 제1 측을 따라 연장되며, 상기 제2 부분은 상기 제1 방향과는 상이한 제2 방향으로 상기 인터포저 웨이퍼의 제1 측을 따라 연장되는 것인, 방법.
실시예 8. 방법에 있어서,
인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터를 형성하는 단계 - 상기 인터포저 웨이퍼는 다이 영역들 및 스크라이브 라인 영역들을 포함하며, 상기 스크라이브 라인 영역들의 각각은 상기 다이 영역들의 인접한 다이 영역들 사이에 개재됨 - ;
상기 제1 전기적 커넥터의 제1 그룹을 사용하여 상기 다이 영역들 중의 제1 다이 영역에서 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이의 활성 측을 본딩하는 단계;
상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계 - 상기 보강재 구조물은 평면도에서 상기 제1 다이 영역 및 상기 제1 다이 영역에 인접한 상기 스크라이브 라인 영역들 중의 제1 스크라이브 라인 영역과 중첩되며, 상기 제1 전기적 커넥터의 제2 그룹은 상기 보강재 구조물과 상기 인터포저 웨이퍼 사이에 개재됨 - ;
상기 집적 회로 다이 및 상기 보강재 구조물을 제1 봉지재로 봉지하는 단계 - 상기 집적 회로 다이의 배면은 상기 제1 봉지재의 제1 측과 동일 높이에 있음(level) - ;
상기 인터포저 웨이퍼의 제2 측 상에 제2 전기적 커넥터를 형성하는 단계 - 상기 인터포저 웨이퍼의 제2 측은 상기 인터포저 웨이퍼의 제1 측의 반대편임 - ;
적층 구조물을 형성하도록 상기 인터포저 웨이퍼의 제1 다이 영역을 상기 인터포저 웨이퍼의 다른 다이 영역들로부터 개별화하는 단계; 및
상기 적층 구조물을 제2 봉지재로 봉지하는 단계 - 상기 제2 봉지재는 상기 적층 구조물의 측벽을 따라 연장되고, 상기 제2 봉지재는 제1 표면 및 상기 제1 표면의 반대편인 제2 표면을 가지며, 상기 제2 봉지재의 제1 표면은 상기 제2 전기적 커넥터의 노출된 표면과 동일 높이에 있음 -
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
상기 보강재 구조물은 더미 구조물인 것인, 방법.
실시예 10. 실시예 8에 있어서,
상기 제2 봉지재의 제1 측 및 상기 제2 전기적 커넥터의 노출된 표면 상에 제1 재배선 구조물을 형성하는 단계를 더 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 제2 봉지재의 제2 측 및 상기 집적 회로 다이의 배면 상에 제2 재배선 구조물을 형성하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 8에 있어서,
상기 보강재 구조물은 활성 회로부를 포함하는 것인, 방법.
실시예 13. 실시예 12에 있어서,
상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계는, 상기 제1 전기적 커넥터의 제2 그룹에 상기 보강재 구조물을 기계적으로 그리고 전기적으로 본딩하는 단계를 포함하는 것인, 방법.
실시예 14. 구조물에 있어서,
적층 구조물을 포함하고,
상기 적층 구조물은:
인터포저 다이;
상기 인터포저 다이의 제1 측에 본딩된 집적 회로 다이;
상기 인터포저 다이의 제1 측에 부착된 보강재 구조물로서,
평면도에서 상기 인터포저 다이의 제1 에지를 따라 연장된 제1 부분 - 상기 제1 부분의 제1 측벽은 상기 인터포저 다이의 제1 측벽과 공면임(coplanar) - ; 및
평면도에서 상기 인터포저 다이의 제2 에지를 따라 연장된 제2 부분 - 상기 제2 부분의 제1 측벽은 상기 인터포저 다이의 제2 측벽과 공면이며, 상기 제2 부분은 상기 제1 부분으로부터 이격됨 -
을 포함하는, 상기 보강재 구조물; 및
상기 집적 회로 다이의 측벽, 상기 보강재 구조물의 제1 부분의 제2 측벽 및 상기 보강재 구조물의 제2 부분의 제2 측벽을 따라 연장된 제1 봉지재 - 상기 보강재 구조물의 제1 부분의 제2 측벽은 상기 보강재 구조물의 제1 부분의 제1 측벽의 반대편이고, 상기 보강재 구조물의 제2 부분의 제2 측벽은 상기 보강재 구조물의 제2 부분의 제1 측벽의 반대편임 -
를 포함하는 것인, 구조물.
실시예 15. 실시예 14에 있어서,
상기 보강재 구조물의 제1 부분의 폭은 평면도에서 상기 인터포저 다이의 제1 에지의 길이와 동일한 것인, 구조물.
실시예 16. 실시예 15에 있어서,
상기 보강재 구조물의 제2 부분의 폭은 평면도에서 상기 인터포저 다이의 제2 에지의 길이보다 작은 것인, 구조물.
실시예 17. 실시예 14에 있어서,
상기 보강재 구조물은 더미 구조물인 것인, 구조물.
실시예 18. 실시예 17에 있어서,
상기 보강재 구조물은 접착제에 의해 상기 인터포저 다이의 제1 측에 부착되는 것인, 구조물.
실시예 19. 실시예 14에 있어서,
상기 보강재 구조물은 활성 회로부를 포함하는 것인, 구조물.
실시예 20. 실시예 19에 있어서,
상기 보강재 구조물은 전도성 커넥터에 의해 상기 인터포저 다이의 제1 측에 부착되는 것인, 구조물.

Claims (10)

  1. 방법에 있어서,
    인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계 - 상기 인터포저 웨이퍼는 다이 영역들 및 스크라이브 라인 영역들을 포함하고, 상기 스크라이브 라인 영역들의 각각은 상기 다이 영역들 중 인접한 다이 영역들 사이에 개재되고, 상기 제1 전기적 커넥터 및 상기 제2 전기적 커넥터는 상기 다이 영역들 내에 있음 - ;
    상기 제1 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이를 본딩하는 단계;
    상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재(stiffener) 구조물을 부착하는 단계 - 상기 보강재 구조물은 평면도에서 상기 제2 전기적 커넥터를 덮고, 상기 보강재 구조물은 상기 평면도에서 상기 스크라이브 라인 영역들 중의 스크라이브 라인 영역과 상기 다이 영역들 중 인접한 다이 영역들의 일부와 중첩됨 - ;
    상기 집적 회로 다이 및 상기 보강재 구조물을 제1 봉지재로 봉지하는 단계; 및
    적층 구조물을 형성하도록 상기 인터포저 웨이퍼 및 상기 보강재 구조물을 개별화하는(singulate) 단계
    를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 보강재 구조물은 더미 구조물인 것인, 방법.
  3. 청구항 2에 있어서,
    상기 보강재 구조물은 접착제에 의해 상기 인터포저 웨이퍼의 제1 측에 부착되는 것인, 방법.
  4. 청구항 3에 있어서,
    상기 접착제는 상기 제2 전기적 커넥터의 측벽 및 상부 표면을 따라 연장되는 것인, 방법.
  5. 청구항 1에 있어서,
    상기 보강재 구조물은 활성 회로부를 포함하는 것인, 방법.
  6. 청구항 5에 있어서,
    상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계는, 상기 제2 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼에 상기 보강재 구조물을 전기적으로 커플링하는 단계를 포함하는 것인, 방법.
  7. 청구항 1에 있어서,
    상기 보강재 구조물은 제1 부분 및 상기 제1 부분으로부터 분리된(disconnected) 제2 부분을 포함하고, 상기 제1 부분은 상기 인터포저 웨이퍼의 제1 에지로부터 상기 인터포저 웨이퍼의 제2 에지로 제1 방향으로 상기 인터포저 웨이퍼의 제1 측을 따라 연장되며, 상기 제2 부분은 상기 제1 방향과는 상이한 제2 방향으로 상기 인터포저 웨이퍼의 제1 측을 따라 연장되는 것인, 방법.
  8. 방법에 있어서,
    인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터를 형성하는 단계 - 상기 인터포저 웨이퍼는 다이 영역들 및 스크라이브 라인 영역들을 포함하며, 상기 스크라이브 라인 영역들의 각각은 상기 다이 영역들의 인접한 다이 영역들 사이에 개재되고, 상기 제1 전기적 커넥터는 상기 다이 영역들 내에 있음 - ;
    상기 제1 전기적 커넥터의 제1 그룹을 사용하여 상기 다이 영역들 중의 제1 다이 영역에서 상기 인터포저 웨이퍼의 제1 측에 집적 회로 다이의 활성 측을 본딩하는 단계;
    상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 제1 측에 보강재 구조물을 부착하는 단계 - 상기 보강재 구조물은 평면도에서 상기 제1 다이 영역의 일부 및 상기 제1 다이 영역에 인접한 상기 스크라이브 라인 영역들 중의 제1 스크라이브 라인 영역과 중첩되며, 상기 제1 전기적 커넥터의 제2 그룹은 상기 보강재 구조물과 상기 인터포저 웨이퍼 사이에 개재됨 - ;
    상기 집적 회로 다이 및 상기 보강재 구조물을 제1 봉지재로 봉지하는 단계 - 상기 집적 회로 다이의 배면은 상기 제1 봉지재의 제1 측과 동일 높이에 있음(level) - ;
    상기 인터포저 웨이퍼의 제2 측 상에 제2 전기적 커넥터를 형성하는 단계 - 상기 인터포저 웨이퍼의 제2 측은 상기 인터포저 웨이퍼의 제1 측의 반대편임 - ;
    적층 구조물을 형성하도록 상기 인터포저 웨이퍼의 제1 다이 영역을 상기 인터포저 웨이퍼의 다른 다이 영역들로부터 개별화하는 단계; 및
    상기 적층 구조물을 제2 봉지재로 봉지하는 단계 - 상기 제2 봉지재는 상기 적층 구조물의 측벽을 따라 연장되고, 상기 제2 봉지재는 제1 표면 및 상기 제1 표면의 반대편인 제2 표면을 가지며, 상기 제2 봉지재의 제1 표면은 상기 제2 전기적 커넥터의 노출된 표면과 동일 높이에 있음 -
    를 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 제2 봉지재의 제1 측 및 상기 제2 전기적 커넥터의 노출된 표면 상에 제1 재배선 구조물을 형성하는 단계를 더 포함하는, 방법.
  10. 방법에 있어서,
    인터포저 웨이퍼의 제1 측 상에 제1 전기적 커넥터, 제2 전기적 커넥터, 및 제3 전기적 커넥터를 형성하는 단계 - 상기 인터포저 웨이퍼는 다이 영역들 및 스크라이브 라인 영역들을 포함하고, 상기 스크라이브 라인 영역들의 각각은 상기 다이 영역들 중 인접한 다이 영역들 사이에 개재되고, 상기 제1 전기적 커넥터, 상기 제2 전기적 커넥터 및 상기 제3 전기적 커넥터는 상기 다이 영역들 내에 있음 - ;
    상기 제1 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼의 상기 제1 측에 집적 회로 다이를 본딩하는 단계;
    상기 집적 회로 다이에 인접한 상기 인터포저 웨이퍼의 상기 제1 측에 보강재 구조물을 부착하는 단계 - 상기 제2 전기적 커넥터는 상기 보강재 구조물과 상기 인터포저 웨이퍼 사이에 개재되고, 상기 보강재 구조물은 평면도에서 상기 스크라이브 라인 영역들 중의 스크라이브 라인 영역과 상기 다이 영역들 중 인접한 다이 영역들의 일부와 중첩됨 - ;
    상기 제3 전기적 커넥터를 사용하여 상기 인터포저 웨이퍼의 상기 제1 측에 표면 디바이스를 본딩하는 단계 -
    상기 집적 회로 다이, 상기 보강재 구조물, 및 상기 표면 디바이스를 제1 봉지재로 봉지하는 단계 - 상기 집적 회로 다이의 제1 표면은 상기 제1 봉지재의 제1 표면과 동일 높이에 있고, 상기 집적 회로 다이의 제1 표면 및 상기 제1 봉지재의 제1 표면은 상기 인터포저 웨이퍼로부터 멀어지는 쪽을 향함 - ; 및
    적층 구조물을 형성하기 위해 상기 인터포저 웨이퍼 및 상기 보강재 구조물을 다이싱하는 단계
    를 포함하는, 방법.
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