DE102013109095A1

DE102013109095A1 - Halbleitergehäusevorrichtung mit passiven energiebauteilen

Info

Publication number: DE102013109095A1
Application number: DE102013109095.8A
Authority: DE
Inventors: Peter R. Harper
Original assignee: Maxim Integrated Products Inc
Current assignee: Maxim Integrated Products Inc
Priority date: 2012-09-14
Filing date: 2013-08-22
Publication date: 2014-03-20
Anticipated expiration: 2033-08-23
Also published as: US9564415B2; US20140077385A1; CN103681576B; CN103681576A; DE102013109095B4

Abstract

Eine Halbleitergehäusevorrichtung ist offenbart, die ein darin integriertes passives Energiebauteil enthält. In einer Ausführungsform enthält die Halbleitergehäusevorrichtung ein Halbleitersubstrat mit einer ersten Oberfläche und einer zweiten Oberfläche. Das Halbleitersubstrat enthält eine oder mehrere integrierte Schaltungen, die proximal zu der ersten Oberfläche ausgebildet sind. Die Halbleitergehäusevorrichtung enthält auch ein passives Energiebauteil, das über der zweiten Oberfläche positioniert ist. Das passive Energiebauteil ist mit einer oder mehreren integrierten Schaltungen verbunden. Die Halbleitergehäusevorrichtung enthält auch eine Verkapselungsstruktur, die über der zweiten Oberfläche angeordnet ist und zumindest im Wesentlichen das passive Energiebauteil einkapselt.

Description

Hintergrund
Herkömmliche Fertigungsverfahren, die bei der Herstellung von Halbleiterbauelementen verwendet werden, benutzen Mikrolithographie, um integrierte Schaltungen auf einen kreisförmigen Wafer zu strukturieren, der aus einem Halbleiter, wie etwa Silizium, Galliumarsenid und so weiter, ausgebildet ist. Typischerweise werden die strukturierten Wafer in einzelne Chips integrierter Schaltungen oder Dies segmentiert, um die integrierten Schaltungen voneinander zu trennen. Die einzelnen Chips integrierter Schaltungen werden unter Verwendung einer Vielzahl von Gehäusetechniken montiert oder aufgebaut, um Halbleiterbauelemente zu bilden, die auf einer Leiterplatte montiert werden können.
Mit den Jahren entwickelten sich die Gehäusetechniken fort, um kleinere, billigere, zuverlässigere und umweltfreundlichere Gehäuse zu entwickeln. Zum Beispiel wurden Chip-Scale-Packaging-Techniken entwickelt, die direkt oberflächenmontierbare Gehäuse mit einem Flächenbedarf verwenden, der nicht wesentlich größer als die (z. B. nicht größer als das 1,2-Fache der) Fläche des Chips der integrierten Schaltung ist. Wafer-Level-Packaging (WLP) ist eine Chip-Scale-Packaging-Technik (Gehäusetechnik im Chipmaßstab), die eine Vielzahl von Techniken umfasst, durch die Chips integrierter Schaltungen auf Wafer-Ebene, vor der Segmentierung, aufgebaut werden. Wafer-Level-Packaging erweitert die Wafer-Fertigungsverfahren, indem es Arbeitsgänge der Bauteil-Zwischenverbindung und Arbeitsgänge für den Bauteilschutz einschließt. Folglich rationalisiert Wafer-Level-Packaging den Fertigungsprozess, indem es die Integration von Waferfertigungs-, Gehäuse-, Prüfungs- und Burn-In-Arbeitsgängen auf Wafer-Ebene ermöglicht.
Zusammenfassung
Eine Halbleitergehäusevorrichtung, die ein passives Energiebauteil enthält, ist offenbart. In einer Ausführungsform enthält die Halbleitergehäusevorrichtung ein Halbleitersubstrat mit einer ersten Oberfläche und einer zweiten Oberfläche. Das Halbleitersubstrat enthält eine oder mehrere integrierte Schaltungen, die proximal zu (z. B. benachbart zu, in oder auf) der ersten Oberfläche ausgebildet sind. Die Halbleitergehäusevorrichtung enthält auch ein passives Energiebauteil, das über der zweiten Oberfläche positioniert ist. In einer oder mehreren Ausführungsformen enthält die Halbleitergehäusevorrichtung eine Substrat-Durchkontaktierung, die eine elektrische Verbindung zu dem passiven Energiebauteil herstellt. Die Halbleitergehäusevorrichtung enthält auch eine Verkapselungsstruktur, die über der zweiten Oberfläche angeordnet ist und zumindest im Wesentlichen das passive Energiebauteil einkapselt.
Diese Zusammenfassung ist vorgesehen, um eine Auswahl von Konzepten in vereinfachter Form vorzustellen, die im Folgenden in der genauen Beschreibung näher beschrieben sind. Diese Zusammenfassung hat nicht die Absicht, entscheidende Eigenschaften oder wesentliche Besonderheiten des beanspruchten Gegenstandes der Erfindung festzulegen, noch ist beabsichtigt, dass sie als Hilfe zur Bestimmung des Umfangs des beanspruchten Gegenstandes verwendet wird.
Zeichnungen
Die genaue Beschreibung erfolgt unter Bezugnahme auf die begleitenden Figuren. Die Verwendung derselben Bezugsnummern an verschiedenen Stellen in der Beschreibung und in den Figuren kann auf ähnliche oder identische Elemente hinweisen.
1A ist eine schematische seitliche Teil-Schnittansicht, die eine Wafer-Level-Halbleiter-Package-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung darstellt, wobei die Halbleitergehäusevorrichtung vielfache darin eingebaute passive Energiebauteile enthält.
1B ist eine schematische seitliche Teil-Schnittansicht, die eine Wafer-Level-Package-Vorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Offenbarung darstellt.
1C ist eine schematische seitliche Teil-Schnittansicht, die eine Wafer-Level-Package-Vorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Offenbarung darstellt.
2 ist ein Flussdiagramm, das ein Verfahren in einem Ausführungsbeispiel zum Fertigen von Wafer-Level-Package-Vorrichtungen gemäß der vorliegenden Offenbarung darstellt, wie etwa der in 1A gezeigten Vorrichtung.
3–5 sind schematische Teil-Schnittansichten, die die Herstellung einer Wafer-Level-Halbleitergehäusevorrichtung, wie etwa der in der 1A gezeigten Vorrichtung, gemäß dem in 2 gezeigten Verfahren darstellen.
Genaue Beschreibung
Übersicht
Integrierte Schaltkreissysteme, wie etwa integrierten Schaltungssysteme für die Energieverwaltung (power management integrated circuit, PMIC), erfordern im Allgemeinen passive Energiebauteile, wie etwa Induktivitäten und/oder Kondensatoren, um das System zu ergänzen. Bei aktuellen IC-Konstruktionen liegen die passiven Energiebauteile außerhalb der integrierten Schaltungen für die Energieverwaltung, was zusätzliche Fläche auf der Leiterplatte erfordert. Außerdem führen die externen passiven Energiebauteile zu zusätzlichen parasitären RLC-Werten, die die Leistungsfähigkeit des Systems verschlechtern. Die externen passiven Bauteile können auch einen zusätzlichen Pin am IC-Die für einen externen Sense-Leitungsanschluss erfordern.
Demgemäß ist eine Halbleitergehäusevorrichtung offenbart, die ein oder mehrere darin eingebaute passive Energiebauteile enthält. In einer Ausführungsform enthält die Halbleitergehäusevorrichtung ein Halbleitersubstrat mit einer ersten Oberfläche und einer zweiten Oberfläche. Das Halbleitersubstrat enthält eine oder mehrere integrierte Schaltungen, die proximal zu (z. B. benachbart zu, in oder auf) der ersten Oberfläche ausgebildet sind. Die Halbleitergehäusevorrichtung enthält auch ein oder mehrere passive Energiebauteile, die über der zweiten Oberfläche positioniert sind. Zum Beispiel können die passiven Energiebauteile auf der zweiten Oberfläche oberflächenmontiert sein. Zu passiven Energiebauteilen können gehören, sind jedoch nicht unbedingt darauf beschränkt: Sie können einen Kondensator, eine Induktivität, einen Widerstand und so weiter umfassen. Zum Beispiel enthält die Halbleitergehäusevorrichtung in einer Ausführungsform eine Substrat-Durchkontaktierung (TSV), wie etwa eine Mikro-TSV (μTSV), die eine innere elektrische Verbindung zwischen dem passiven Energiebauteil und den integrierten Schaltungen vorsieht. Die Halbleitergehäusevorrichtung enthält auch eine Verkapselungsstruktur, die über der zweiten Oberfläche angeordnet ist und zumindest im Wesentlichen das passive Energiebauteil einkapselt. Durch Integrieren des passiven Energiebauteils in die Halbleitergehäusevorrichtung können die RLC-Werte reduziert werden, verglichen mit außerhalb angeordneten passiven Energiebauteilen.
Beispielhafte Ausführungsformen
Die 1A bis 1C stellen Wafer-Level-Package-Vorrichtungen (WLP) dar, die ein oder mehrere passive Energiebauteile (z. B. Kondensatoren, Induktivitäten, Widerstände usw.) enthalten, die mit einer oder mehreren Dies integrierter Schaltungen über eine in den Dies ausgebildete Substrat-Durchkontaktierung (TSV) verbunden sind. In einer Ausführungsform kann der Die der integrierten Schaltung eine oder mehrere integrierte Schaltungen für die Energieverwaltung (PMICs) umfassen, eingerichtet, für ein oder mehrere Host-Systeme Energieverwaltungsfunktionalität vorzusehen. In einer weiteren Ausführungsform kann der Die der integrierten Schaltung ein Die einer integrierten Funk-Schaltung (HF-Schaltung) oder dergleichen sein.
Nun ist mit Bezug auf die 1A bis 1C eine Wafer-Level-Halbleiter-Package-Vorrichtung 100 beschrieben. Die Wafer-Level-Package-Vorrichtung 100 enthält einen oder mehrere Dies (z. B. Chips integrierter Schaltungen) 102, die in einem Halbleitersubstrat 103 ausgebildet sind, wie etwa einem Teil eines Wafers 104. Wie oben beschrieben, enthält der Die 102 integrierte Schaltungen 105, eingerichtet, Funktionalität für ein oder mehrere Host-Systeme und dergleichen vorzusehen. In Ausführungsformen könne die integrierten Schaltungen aus Digitalschaltungen, Analogschaltungen, Speicherschaltungen, Kombinationen davon und so weiter bestehen. Die integrierten Schaltungen 105 können mit einer oder mehreren leitfähigen Schichten verbunden sein, wie etwa Kontaktflächen, Umverdrahtungsschichten (RDLs) oder dergleichen, die über dem Die 102 aufgebracht sind. Diese leitfähigen Schichten sehen elektrische Kontakte vor, durch die die integrierten Schaltungen mit anderen Bauteilen verbunden sind, die mit der Vorrichtung 100 verknüpft sind (z. B. Leiterplatten usw.). Die Anzahl und Anordnung leitfähiger Schichten (z. B. Kontaktflächen) kann variieren, abhängig von der Komplexität und Anordnung der integrierten Schaltungen, der Größe und Form des Dies 102 und so weiter.
Wie er hier benutzt ist, bezieht sich der Begriff „Halbleitersubstrat” auf Substrate, die aufgebaut sind aus Materialien, wie etwa, jedoch nicht beschränkt auf: Silizium, Siliziumdioxid, Aluminiumoxid, Saphir, Germanium, Galliumarsenid (GaAs), Legierungen von Silizium und Germanium und/oder Indiumphosphid (InP). Weiter kann für die Zwecke der vorliegenden Offenbarung ein Halbleitersubstrat als ein Halbleiter oder als ein elektrischer Isolator ausgebildet sein und kann Schichten sowohl von halbleitendem als auch isolierendem Material enthalten. Zum Beispiel kann in Ausführungsformen ein Halbleitersubstrat unter Verwendung eines Isolators, wie etwa Siliziumoxid, mit einer darauf ausgebildeten Schicht halbleitenden Materials, wie etwa Silizium, ausgebildet sein. Elektrische Bauteile, wie etwa Transistoren und Dioden, können in dem Halbleiter hergestellt sein. In anderen Ausführungsformen kann das Halbleitersubstrat als Isolator, Dielektrikum und so weiter ausgebildet sein.
Die Wafer-Level-Package-Vorrichtung 100 enthält auch ein oder mehrere Energiebauteile (in den 1A bis 1C gezeigte passive Energiebauteile 106, 108). In einer oder mehreren Ausführungsformen umfassen die Energiebauteile 106, 108 eine Induktivität, einen Kondensator und/oder einen Widerstand. Während die 1A bis 1C ein passives Energiebauteil 106, das als eine Induktivität bezeichnet ist, und ein passives Energiebauteil 108 darstellen, das als ein Kondensator bezeichnet ist, versteht sich, dass die passiven Energiebauteile 106, 108 untereinander vertauscht sein können. In einer bestimmten Ausführungsform umfassen die passiven Energiebauteile 106, 108 oberflächenmontierte (SMT-)Energiebauteile.
Wie in den 1A bis 1C gezeigt, enthält die Wafer-Level-Package-Vorrichtung 100 eine Vielzahl von Anbringungshöckern 110. Die Anbringungshöcker 110 umfassen Löthöcker, die mechanische und/oder elektrische Verbindung zwischen den über dem Die 102 angebrachten Kontaktflächen und entsprechenden Flächen bieten, die auf der Oberfläche einer Leiterplatte ausgebildet sind. In einer oder mehreren Ausführungsformen können die Anbringungshöcker 110 aus einem bleifreien Lot, wie etwa einem Lot aus Zinn-Silber-Kupfer-Legierung (Sn-Ag-Cu) (d. h. SAC), einem Lot aus Zinn-Silber-Legierung (Sn-Ag), einem Lot aus Zinn-Kupfer-Legierung (Sn-Cu) und so weiter, hergestellt sein. Jedoch ist in Betracht gezogen, dass Zinn-Blei-Lote (PbSn) verwendet werden können. Beispielhafte Verfahren zum Ausbilden der Anbringungshöcker 110 unter Verwendung von Wafer-Level-Packaging-Techniken sind nachstehend genauer beschrieben.
Höcker-Schnittstellen 112 können an den Kontaktflächen des Dies 102 angebracht sein, um eine zuverlässige Verbindungsgrenze zwischen den Kontaktflächen und den Anbringungshöckern 110 vorzusehen. Zum Beispiel umfassen bei der in den 1A bis 1C gezeigten Wafer-Level-Package-Vorrichtung 100 die Höcker-Schnittstellen 112 Kontaktflächen-Strukturen 114 (z. B. Umverteilungsstrukturen), die auf die Kontaktflächen des Chips der integrierten Schaltung 102 aufgebracht sind. Die Kontaktflächen-Strukturen 114 können eine Vielfalt an Zusammensetzungen aufweisen. Zum Beispiel können die Kontaktflächen-Strukturen 114 vielfache Schichten verschiedener Metalle enthalten (z. B. Aluminium (Al), Nickel (Ni), Kupfer (Cu), Vanadium (V), Titan (Ti) usw.), die als Adhäsionsschicht, als Diffusionssperrschicht, als lötbare Schicht, als Oxidationssperrschicht und so weiter fungieren. Jedoch sind andere Trägerstrukturen möglich. In einer weiteren Ausführungsform können die Höcker-Schnittstellen 112 Metallisierungsstrukturen unter der Kugel umfassen.
Gemeinsam gesehen, umfassen die Anbringungshöcker 110 und zugehörigen Höcker-Schnittstellen 112 (z. B. die Kontaktflächenstruktur 114) Höckereinheiten 116, die eingerichtet sind, mechanische und/oder elektrische Verbindung des Dies 102 mit der Leiterplatte vorzusehen. Wie in den 1A bis 1C dargestellt, können die Wafer-Level-Package-Vorrichtungen 100 eine oder mehrere Anordnungen 118 von Höckereinheiten 116 enthalten, abhängig von verschiedenen Auslegungsabwägungen.
Es ist in Betracht gezogen, dass der Die (der Chip der integrierten Schaltung) 102 aktive Schaltungen (integrierten Schaltungen 105) proximal (z. B. benachbart) zur Vorderseite oder Oberfläche 118 des Dies 102 enthalten kann. Als Vorderseite wird die Fläche 118 proximal zu den Höckereinheiten 116 betrachtet (z. B. distal zu den passiven Energiebauteilen 106, 108). Somit wird die Fläche 120 als die passive Fläche oder Rückseite (z. B. ohne aktive Schaltung) des Dies 102 betrachtet. Die Wafer-Level-Package-Vorrichtung 100 enthält auch eine oder mehrere vorderseitige Umverdrahtungsschichten 122, die über der Fläche 118 (z. B. der Vorderseite) aufgebracht sind, und eine oder mehrere rückseitige Umverdrahtungsschichten 124, die über der Fläche 120 (z. B. der Rückseite) aufgebracht sind. In dieser Ausführungsform umfassen die Umverdrahtungsschichten 122 die Kontaktflächen-Strukturen 114. Jedoch versteht sich, dass je nach den Anforderungen der Vorrichtungen 100 andere Anordnungen möglich sind (dass z. B. Umverdrahtungsschichten 122 und die Kontaktflächen-Strukturen 114 verschiedene Schichten sind). Die Umverdrahtungsschichten 122, 124 enthalten eine Umverdrahtungsstruktur, bestehend aus einem Umverdrahtungs- und Zwischenverbindungssystem aus Dünnfilmmetall (z. B. Aluminium, Kupfer), das die Kontaktflächen zu einer Flächenanordnung elektrischer Schnittstellen umverdrahtet (z. B. Höcker-Schnittstellen 112, elektrischen Schnittstellen 132, die hier genauer beschrieben sind).
Wie gezeigt, sind die passiven Energiebauteile 106, 108 über der Fläche 118 positioniert und elektrisch mit den rückseitigen Umverdrahtungsschichten 124 verbunden (z. B. den Umverdrahtungsschichten 124A, 124B, 124C). Eine oder mehrere der rückseitigen Umverdrahtungsschichten 124 sind mit einer oder mehreren der vorderseitigen Umverdrahtungsschichten 122 elektrisch verbunden. In einer Ausführungsform sehen die vorderseitigen Umverdrahtungsschichten 122 (z. B. die vorderseitigen Umverdrahtungsschichten 122A, 122B) eine elektrische Verbindung mit den Kontaktflächen des Dies 102 sowie mit einer oder mehreren Höckereinheiten 116 vor. In einer bestimmten Ausführungsform sind, wie in den 1A bis 1C gezeigt, die rückseitigen Umverdrahtungsschichten 124A, 124C mit den vorderseitigen Umverdrahtungsschichten 122A bzw. 122B über Substrat-Durchkontaktierungen (TSVs) 128 (die TSVs 128A, 128B) elektrisch verbunden. In einer bestimmten Ausführungsform können die TSVs 128 Mikro-TSV-Strukturen umfassen. Die TSVs 128 erstrecken sich zumindest im Wesentlichen durch das Substrat 103 (erstrecken sich z. B. im Wesentlichen in die Tiefe (D) des Substrats 103). In einer oder mehreren Ausführungsformen weisen die TSVs 128 ein Aspektverhältnis von mindestens ungefähr 1:1 bis mindestens ungefähr 10:1 auf. Die TSVs 128 enthalten ein leitfähiges Material 130, wie etwa Kupfer, Polysilizium oder dergleichen, das darin abgeschieden ist. In einer bestimmten Ausführungsform können die TSVs 128 eine ungefähre Größe im Bereich von ungefähr fünfzig Mikrometer (50 μm) bis ungefähr fünf Mikrometer (5 μm) und eine ungefähre Tiefe im Bereich von ungefähr fünfzig Mikrometer (50 μm) bis ungefähr einhundert Mikrometer (100 μm) aufweisen.
Die passiven Energiebauteile 106, 108 sind kommunikativ mit den jeweiligen Umverdrahtungsschichten 124 (124A, 124B, 124C) über eine elektrische Schnittstelle 132 verbunden. Wie in den 1A bis 1C gezeigt, können die elektrischen Schnittstellen 132 in einer Vielfalt von Weisen gestaltet sein. Zum Beispiel kann, wie in 1A gezeigt, die elektrische Schnittstelle 132 eine zumindest im Wesentlichen nicht kugelige Querschnittsform umfassen und aus einer lötbaren Legierung bestehen, wie etwa einer Zinn-Silber-Kupfer-Legierung (SnAgCu), einer Zinn-Blei-Legierung (SnPb) oder einer Zinn-Antimon-Legierung (SnSb). In einer bestimmten Ausführungsform umfasst die elektrische Schnittstelle 132 eine Oberflächenmontage-Anschlussfläche zum Verbinden des passiven Energiebauteils 106, 108 mit der zugehörigen Umverdrahtungsschicht 124. Zum Beispiel kann die Oberflächenmontage-Anschlussfläche eine allgemein trapezförmige Querschnittsform aufweisen. Jedoch versteht sich, dass andere Querschnittsformen verwendet werden können (z. B. rechteckig, quadratisch, oval, elliptisch usw.). Es ist in Betracht gezogen, dass die elektrische Schnittstelle 132 einen höheren Schmelzpunkt aufweisen kann, verglichen mit dem Schmelzpunkt der Anbringungshöcker 110, um zumindest im Wesentlichen Aufschmelzen der elektrischen Schnittstelle 132 zu verhindern, wenn die Anbringungshöcker 110 einem Wiederaufschmelzverfahren unterworfen werden. Wie in 1A gezeigt, verbindet eine erste elektrische Schnittstelle 132A das passive Energiebauteil 106 mit der Umverdrahtungsschicht 124A; eine zweite elektrische Schnittstelle 132B und eine dritte elektrische Schnittstelle 132C verbinden die passiven Energiebauteile 106 bzw. 108 mit der Umverdrahtungsstruktur 124B; und eine vierte elektrische Schnittstelle 132D verbindet das passive Energiebauteil 108 mit der Umverdrahtungsschicht 124D. Somit sind die passiven Energiebauteile 106, 108 kommunikativ mit den vorderseitigen Umverdrahtungsschichten 122A, 122B (sowie den integrierten Schaltungen 105) verbunden.
Die Vorrichtung 100 enthält weiter eine Verkapselungsstruktur 134, die, zumindest im Wesentlichen, die passiven Energiebauteile 106, 108 verkapselt und durch den Die 102 getragen ist. In einer oder mehreren Ausführungsformen ist die Verkapselungsstruktur 134 eingerichtet, mechanischen Schutz und Schutz vor der Umwelt für die passiven Energiebauteile 106, 108 vorzusehen. Die Verkapselungsstruktur 134 kann eine Formmasse (z. B. einen Verguss), ein Keramikmaterial, Kunststoff, ein Epoxidmaterial oder dergleichen umfassen. Die Breite (W1) der Verkapselungsstruktur 132 ist zumindest ungefähr die Breite (W2) des Dies 102. In einer Ausführungsform bedeckt die Formmasse zumindest im Wesentlichen die passiven Energiebauteile 106, 108. Eine mechanische Versteifungseinheit 135 kann verwendet sein, um mechanische Festigkeit vorzusehen und die Ebenheit der Vorrichtung 100 zu steuern. Die Versteifungseinheit 135 kann aus einer Anzahl geeigneter Materialien bestehen, wie etwa, aber nicht darauf beschränkt, einem Siliziummaterial, einem Aluminiumoxidmaterial (Al₂O₃), einem Keramikmaterial oder Alloy 42.
Die 1B und 1C stellen zusätzliche Ausführungsformen der vorliegenden Offenbarung dar. Wie in 1B gezeigt, können die passiven Energiebauteile 106, 108 innerhalb eines Bereichs des Wafers ausgebildet sein. (Z. B. sind passive Energiebauteile 106, 108 innerhalb eines Dies ausgebildet.) In dieser Ausführungsform kann die elektrische Schnittstelle 132 Anbringungshöcker 133 umfassen, die eine elektrische Verbindung zwischen den passiven Energiebauteilen 106, 108 und den zugehörigen Umverdrahtungsschichten 124 herstellen. Wie gezeigt, verkapselt eine Unterfüllung 136 zumindest teilweise die elektrischen Schnittstellen 132 und dient dazu, mechanische Stützung und/oder Schutz vor der Umwelt für die elektrischen Schnittstellen 132 zu bieten. Die Unterfüllung 136 kann zumindest teilweise über einer ersten Schutzschicht 137 (z. B. dielektrischem Material usw.) aufgebracht sein. In einer Ausführungsform kann die Unterfüllung 136 gefülltes Epoxid oder ein anderes dielektrisches Material sein. Wie in 1C gezeigt, kann in einer weiteren Ausführungsform ein Halbleitersubstrat 138 über der Fläche 120 aufgebracht und mit der Umverdrahtungsschicht 124 über die elektrischen Schnittstellen 132 elektrisch verbunden sein. Wie gezeigt, ist das Halbleitersubstrat 138 auf der Unterfüllung 136 getragen. In dieser Ausführungsform umfasst das Halbleitersubstrat 138 ein monolithisches passives Energiebauteil-Substrat (z. B. einen passiven Die), das ein oder mehrere aus einem Widerstand, einer Induktivität und/oder einem Kondensator enthält. Somit können vielfache passive Energiebauteile (z. B. zwei der drei Bauteile, alle drei Bauteile) innerhalb des monolithischen Substrats ausgebildet sein. Es ist in Betracht gezogen, dass ein Flip-Chip-Verfahren verwendet werden kann, um die elektrischen Schnittstellen 132 auf den jeweiligen passiven Energiebauteilen (den passiven Energiebauteilen 106, 108, dem monolithischen Halbleitersubstrat mit darin ausgebildeten passiven Energiebauteilen) zu positionieren und dann die passiven Energiebauteile an der rückseitigen Umverdrahtungsschicht 124 anzubringen. Außerdem kann, wie in den 1A bis 1C gezeigt, die Wafer-Level-Package-Vorrichtung 100 auch eine zweite Schutzschicht 140 enthalten, die über der Fläche 118 (z. B. der Vorderseite) aufgebracht ist, um zumindest teilweise mechanische Stützung für die Anbringungshöcker 110 vorzusehen. Die zweite Schutzschicht 140 kann vielfache Polymerschichten umfassen, die dazu dienen, während der Fertigung des Substrats 103 als mechanische Spannungspuffer zu fungieren.
Beispielhaftes Herstellungsverfahren
Die folgende Beschreibung legt beispielhafte Techniken zum Fertigen eines Halbleiterchipgehäuses dar, der ein oder mehrere darin eingebaute oberflächenmontierte (SMT) passive Energiebauteile enthält, wobei das Chipgehäuse in einem Wafer-Level-Package-Verfahren (WLP) ausgebildet ist. 2 stellt in einer beispielhaften Ausführungsform ein Verfahren 200 zum Herstellen einer Halbleitervorrichtung dar, wie etwa der in den 1A bis 1C dargestellten und oben beschriebenen Chip-Gehäuse 100. Die 3 bis 5 stellen Abschnitte von beispielhaften Halbleiterwafern dar, die verwendet sind, um Halbleitervorrichtungen 300 herzustellen (wie etwa die in 1A gezeigte Vorrichtung 100). In dem dargestellten Verfahren 200 wird ein Halbleiterwafer (z. B. ein Substrat) bearbeitet (Block 202), um darin integrierte Schaltungen auszubilden. Die integrierten Schaltungen können in einer Vielfalt von Weisen gestaltet sein. Zum Beispiel können die integrierten Schaltungen digitale integrierte Schaltungen, analoge integrierten Schaltungen, integrierte Schaltungen mit gemischten Signalen, Speicherschaltungen und so weiter sein. In einem bestimmten Beispiel könne die integrierten Schaltungen integrierte Schaltungen für die Energieverwaltung sein, eingerichtet, Batterieanforderungen zu verwalten, Spannung zu regeln, Ladefunktionen zu verwalten und so weiter. In einer oder mehreren Ausführungsformen können Spitzentechniken verwendet werden, um die integrierten Schaltungen 301 in dem Halbleiterwafer auszubilden, wie etwa dem in 3 dargestellten Wafer 302. Sobald die integrierten Schaltungen 301 in dem Wafer 302 ausgebildet sind, wird eine Schutzschicht (z. B. Passivierungsschichten, Dielektrikumsschichten usw.) 303 über dem Wafer 302 ausgebildet, um Schutz für die integrierten Schaltungen während der Fertigung und des Gebrauchs zu bieten. Die Schutzschicht 303 wird über der Vorderseite (z. B. der aktiven Seite) oder der Fläche 304 oder dem Wafer 302 ausgebildet.
Vor der Ausbildung von Höcker-Schnittstellen (Höcker-Schnittstellen 306 [z. B. Löthöckern 308]) werden Substrat-Durchkontaktierungen in dem Halbleiterwafer ausgebildet (Block 204). Wie in 5 gezeigt, wird eine zweite Schutzschicht 310 über der Rückseite (z. B. passiven Seite) oder der Fläche 312 des Wafers 302 ausgebildet (z. B. aufgebracht). Wie gezeigt, wurde der Wafer 302 umgedreht (z. B. ein Flip-Chip-Verfahren, sobald die Vorderseite des Wafers 302 bearbeitet wurde). Die zweite Schutzschicht 310 wird dann selektiv geätzt, um zumindest im Wesentlichen Teile der Schutzschicht 310 zu entfernen. Eine oder mehrere Mikro-Substrat-Durchkontaktierungen (TSVs) (z. B. Silizium-Durchkontaktierungen) 314 werden dann im Halbleiterwafer ausgebildet und ein leitfähiges Material 316 (z. B. Kupfer, Polysilizium usw.) darin aufgebracht. Die Bildung der Mikro-TSVs 314 kann selektives Entfernen (über ein geeignetes Ätzverfahren) von Teilen des Wafers 302 enthalten, sodass sich die TSVs 314 von der Rückseite des Wafers 302 zur Vorderseite des Wafers 302 erstrecken. Die TSVs 314 (314A, 314B) dienen dazu, Verbindungen zwischen der Vorderseite des Wafers 302 und der Rückseite des Wafers 302 vorzusehen. Das leitfähige Material 316 kann durch geeignete Abscheidungsverfahren, wie etwa ein Kupfer-Damaszierverfahren oder dergleichen, aufgebracht werden. In einer bestimmten Ausführungsform können die Mikro-TSVs 314 eine ungefähre Größe von ungefähr zehn Mikrometer (10 μm) bis ungefähr zwanzig Mikrometer (20 μm) und eine ungefähre Tiefe von ungefähr fünfzig Mikrometer (50 μm) bis ungefähr einhundert Mikrometer (100 μm) aufweisen.
Sobald die Schutzschicht über der Vorderseite (Vorderfläche) des Wafers ausgebildet ist, werden Löthöcker über dem Halbleiterwafer ausgebildet (Block 206). Zum Beispiel werden Lotkugeln über Höcker-Schnittstellen 306 (z. B. Trägerstrukturen, UBMs [Metallisierungen unter Höckern], vorderseitigen Umverdrahtungsschichten) positioniert und aufgeschmolzen, um Löthöcker (z. B. Anbringungshöcker) 308 zu bilden (siehe 4). In einer Ausführungsform wird die Schutzschicht 303 vor dem Setzen und Ausbilden der Löthöcker selektiv geätzt.
Eine oder mehrere Umverdrahtungsschichten werden über der Rückseite des Halbleiterwafers ausgebildet (Block 208). Wie in 4 gezeigt, werden die Umverdrahtungsschichten 316A, 316B, 316C über der Fläche 312 des Wafers 302 aufgebracht. Sobald die Umverdrahtungsschichten 316A, 316B, 316C ausgebildet (aufgebracht) sind, können die Umverdrahtungsschichten 316A, 316B, 316C selektiv geätzt werden, um elektrisches Übersprechen und/oder elektrische Kurzschlüsse zu verhindern. Ein oder mehrere passive Energiebauteile werden über und in Kontakt mit der Rückseite des Halbleiterwafers positioniert (z. B. oberflächenmontiert) (Block 210). Wie oben beschrieben, können die passiven Energiebauteile Kondensatoren, Induktivitäten und/oder Widerstände umfassen. Wie in 5 gezeigt, werden die passiven Energiebauteile 318A, 318B über und in Kontakt mit den Umverdrahtungsschichten 316A, 316B, 316C positioniert. Die passiven Energiebauteile 318A, 318B stehen in elektrischem Kontakt mit den jeweiligen Umverdrahtungsschichten 316A, 316B, 316C über elektrische Schnittstellen 320 (SMT-Kontaktflächen, Löthöcker usw.). Wie gezeigt, stehen die passiven Energiebauteile 318A, 318B über die Umverdrahtungsschichten 316A, 316B, 316C, die TSVs 314 und die Anbringungsschnittstellen 306 in elektrischer Verbindung mit der Vorderseite (z. B. integrierten Schaltungen 301 des Wafers 302 usw.).
Eine Verkapselungsstruktur wird dann über dem Halbleiterwafer über der Rückseite des Halbleiterwafers ausgebildet (Block 212). Eine Verkapselungsstruktur, wie zum Beispiel die in 5 gezeigte Verkapselungsstruktur 322, kann einen Verguss 324 (z. B. eine Formmasse) umfassen. Die Formmasse kann ein flüssiges oder pulveriges Material umfassen, wie etwa ein Epoxidmaterial, ein Material auf Grundlage von Kunstharz und/oder ein thermoplastisches Elastomermaterial. Zum Beispiel kann in einem bestimmten Fall eine Epoxidgrundlage mit einem sphärischen Silica-Füllmaterial verwendet werden. Die Formmasse kann auf Grundlage von Eigenschaften gewählt sein, enthaltend, aber nicht beschränkt auf: Wärmeausdehnungskoeffizient (CTE), Elastizitätsmodul und/oder Partikelgröße. Sobald die Verkapselungsstruktur ausgebildet ist, wird eine Versteifungseinheit an der Verkapselungsstruktur angebracht (Block 214). Wie in 5 gezeigt, ist eine Versteifungseinheit 323 an der Verkapselungsstruktur 322 angebracht, um zusätzliche mechanische Festigkeit vorzusehen und Verziehen der Struktur 322 zu steuern. In einigen Ausführungsformen kann ein Transferspritzverfahren bei der Formmasse verwendet werden. In einer Ausführungsform kann eine flüssige Formmasse verwendet werden, um den Verguss 324 auszubilden. In anderen Ausführungsformen kann ein Formpressverfahren bei der Formmasse verwendet werden. Zum Beispiel wird eine körnige Formmasse in ein Formpressnest gebracht, Druck wird auf die Formmasse ausgeübt, und dann werden Wärme und Druck aufrecht erhalten, bis das Formmaterial ausgehärtet ist. Es ist anzumerken, dass die Dicke der Formmasse gewählt werden kann, um die Auswirkungen des Drucks auf die passiven Energiebauteile 318A, 318B zu verhindern oder zu minimieren. Zum Beispiel kann, wenn Formpressen verwendet wird, die Dicke der Formmasse so gewählt werden, dass sie größer ist als die Höhe der Träger der passiven Energiebauteile 318A, 318B. In einigen Ausführungsformen kann Planarisierung verwendet werden, um die Oberfläche des Vergusses zu ebnen (Block 216). Als Nächstes kann das Halbleitersubstrat vereinzelt werden, um einzelne integrierte Schaltungsvorrichtungen vorzusehen (Block 218). Zum Beispiel kann der Wafer 302 vereinzelt werden, um einzelne Chip-Gehäuse, wie etwa die Chip-Gehäuse 100 mit darin eingebauten passiven Energiebauteilen vorzusehen, was dazu dienen kann, RLC-Impedanzwerte zu reduzieren (verglichen mit Chip-Gehäusen, die extern mit passiven Energiebauteilen verbunden sind.
Schlussbemerkung
Obwohl der Gegenstand der Offenbarung sprachlich spezifisch für Aufbaumerkmale und/oder Verfahrensvorgänge beschrieben ist, versteht es sich, dass der in den angehängten Ansprüchen definierte Gegenstand nicht unbedingt auf die oben beschriebenen speziellen Merkmale und Arbeitsgänge beschränkt ist. Vielmehr sind die oben beschriebenen speziellen Merkmale und Arbeitsgänge als Beispielformen zum Umsetzen der Ansprüche offenbart.

Claims

Halbleitergehäusevorrichtung, umfassend: ein Halbleitersubstrat mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei das Halbleitersubstrat eine oder mehrere integrierte Schaltungen enthält, die proximal zu der ersten Oberfläche ausgebildet sind; mindestens ein passives Energiebauteil, das über der zweiten Oberfläche angeordnet ist; und eine Verkapselungsstruktur, die über der zweiten Oberfläche angeordnet ist, wobei die Verkapselungsstruktur zumindest im Wesentlichen das mindestens eine passive Energiebauteil einkapselt.
Halbleitervorrichtung nach Anspruch 1, weiter umfassend eine Substrat-Durchkontaktierung, die sich zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstreckt, wobei die Substrat-Durchkontaktierung konfiguriert ist, das mindestens eine passive Energiebauteil mit mindestens einer aus der einen oder den mehreren integrierten Schaltungen zu verbinden.
Halbleitervorrichtung nach Anspruch 2, weiter umfassend eine über der zweiten Oberfläche ausgebildete Umverdrahtungsschicht, wobei die Umverdrahtungsschicht konfiguriert ist, eine elektrische Verbindung zwischen dem mindestens einen passiven Energiebauteil und der Substrat-Durchkontaktierung herzustellen.
Halbleitervorrichtung nach Anspruch 1, weiter umfassend eine Vielzahl von über der ersten Oberfläche angeordneten Anbringungshöckern.
Halbleitervorrichtung nach Anspruch 4, wobei die Vielzahl von Anbringungshöckern eine Vielzahl von Löthöckern umfasst.
Halbleitervorrichtung nach Anspruch 1, wobei das mindestens eine passive Energiebauteil mindestens eins aus einem Kondensator, einer Induktivität und einem Widerstand umfasst.
Halbleitervorrichtung nach Anspruch 1, wobei die Verkapselungsstruktur aus einem Verguss besteht, der über der zweiten Oberfläche des Halbleitersubstrats geformt ist.
Halbleitervorrichtung nach Anspruch 1, weiter umfassend eine Versteifungseinheit, die über der Verkapselungsstruktur angeordnet ist, um der Verkapselungsstruktur mechanische Festigkeit zu verleihen.
Halbleiter-Wafer-Level-Package-Vorrichtung, umfassend: ein Halbleitersubstrat mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei das Halbleitersubstrat eine oder mehrere integrierte Schaltungen für die Energieverwaltung enthält, die proximal zu der ersten Oberfläche ausgebildet sind; mindestens ein passives Energiebauteil, das über der zweiten Oberfläche angeordnet ist; eine Verkapselungsstruktur, die über der zweiten Oberfläche angeordnet ist, wobei die Verkapselungsstruktur zumindest im Wesentlichen das mindestens eine passive Energiebauteil einkapselt; und eine Substrat-Durchkontaktierung, die sich zumindest im Wesentlichen durch das Halbleitersubstrat erstreckt, wobei die Substrat-Durchkontaktierung konfiguriert ist, das mindestens eine passive Energiebauteil mit der einen oder den mehreren integrierten Schaltungen für die Energieverwaltung zu verbinden.
Halbleitervorrichtung nach Anspruch 9, weiter umfassend eine über der zweiten Oberfläche ausgebildete Umverdrahtungsschicht, wobei die Umverdrahtungsschicht konfiguriert ist, eine elektrische Verbindung zwischen dem mindestens einen passiven Energiebauteil und der Substrat-Durchkontaktierung herzustellen.
Halbleitervorrichtung nach Anspruch 9, weiter umfassend eine Vielzahl von über der ersten Oberfläche angeordneten Anbringungshöckern, wobei mindestens einer aus der Vielzahl von Anbringungshöckern mit dem mindestens einen passiven Energiebauteil über die Substrat-Durchkontaktierung elektrisch verbunden ist.
Halbleitervorrichtung nach Anspruch 9, wobei das mindestens eine passive Energiebauteil ein Halbleitersubstrat umfasst, in dem mindestens eins aus einem Kondensator, einer Induktivität und einem Widerstand ausgebildet ist.
Halbleitervorrichtung nach Anspruch 12, wobei das Halbleitersubstrat mit der Substrat-Durchkontaktierung über einen oder mehrere über dem Halbleitersubstrat angeordnete Löthöcker elektrisch verbunden ist.
Halbleitervorrichtung nach Anspruch 13, weiter umfassend eine Vielzahl von über der ersten Oberfläche angeordneten Anbringungshöckern, wobei die Vielzahl von Anbringungshöckern einen ersten Schmelzpunkt aufweist und der eine oder die mehreren Löthöcker einen zweiten Schmelzpunkt aufweisen, wobei der zweite Schmelzpunkt höher ist als der erste Schmelzpunkt.
Verfahren zum Fertigen eines Wafer-Level-Package, umfassend: Bearbeiten eines Halbleiterwafers, um eine oder mehrere integrierte Schaltungen darin auszubilden, wobei der Halbleiterwafer eine erste Oberfläche und eine zweite Oberfläche aufweist, wobei die eine oder die mehreren integrierten Schaltungen proximal zur ersten Oberfläche liegen; Ausbilden einer Substrat-Durchkontaktierung in dem Halbleiterwafer, wobei sich die Substrat-Durchkontaktierung zumindest im Wesentlichen von der ersten Oberfläche zur zweiten Oberfläche erstreckt; und Positionieren eines passiven Energiebauteils über der zweiten Oberfläche, wobei das passive Energiebauteil über die Substrat-Durchkontaktierung mit der einen oder den mehreren integrierten Schaltungen verbunden wird.
Verfahren nach Anspruch 15, weiter umfassend: Ausbilden einer Umverdrahtungsschicht über der zweiten Oberfläche, wobei die Umverdrahtungsschicht mit der Substrat-Durchkontaktierung und dem passiven Energiebauteil elektrisch verbunden ist; und Ausbilden einer Verkapselungsstruktur über der zweiten Oberfläche, wobei die Verkapselungsstruktur zumindest im Wesentlichen das passive Energiebauteil einkapselt.
Verfahren nach Anspruch 16, wobei die Verkapselungsstruktur einen Verguss umfasst, der über der zweiten Oberfläche geformt ist.
Verfahren nach Anspruch 15, welches weiter das Anbringen einer Versteifungseinheit an der Verkapselungsstruktur umfasst.
Verfahren nach Anspruch 15, wobei das passive Energiebauteil mindestens eins aus einem Kondensator, einer Induktivität und einem Widerstand umfasst.
Verfahren nach Anspruch 15, welches das Aufbringen eines leitfähigen Materials in der Substrat-Durchkontaktierung umfasst.