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DE102012202281A1 - Halbleiteranordnung für Druckkontaktierung - Google Patents

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DE102012202281A1
DE102012202281A1 DE201210202281 DE102012202281A DE102012202281A1 DE 102012202281 A1 DE102012202281 A1 DE 102012202281A1 DE 201210202281 DE201210202281 DE 201210202281 DE 102012202281 A DE102012202281 A DE 102012202281A DE 102012202281 A1 DE102012202281 A1 DE 102012202281A1
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contact plate
chip
semiconductor
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DE201210202281
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English (en)
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Olaf Hohlfeld
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Infineon Technologies AG
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Infineon Technologies AG
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Publication date
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    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
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    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
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    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

Die Erfindung betrifft Halbleiteranordnung mit einem Halbleiterchip (1). Dieser weist einen Halbleiterkörper (10) mit einer Oberseite (10t) und einer der Oberseite (10t) entgegengesetzten Unterseite (10b) auf. Auf die Oberseite (10t) ist eine obere Chipmetallisierung (11) aufgebracht, auf die Unterseite (10b) eine untere Chipmetallisierung (12). Eine obere Kontaktplatte (12) ist mittels einer oberen Verbindungsschicht (31) stoffschlüssig mit der oberen Chipmetallisierung (11) verbunden. Entsprechend ist eine untere Kontaktplatte (22) mittels einer unteren Verbindungsschicht (32) stoffschlüssig mit der unteren Chipmetallisierung (12) verbunden.

Description

  • Die vorliegende Anmeldung betrifft Halbleiteranordnungen, bei denen ein oder mehrere Halbleiterchips mit Hilfe von Druckkontakten elektrisch kontaktiert werden. Bei herkömmlichen "Presspack"-Anordnungen werden Halbleiterchips jeweils zwischen zwei Molybdän-Plättchen eingelegt, aneinander gepresst und dadurch elektrisch kontaktiert, wobei die entsprechenden Kontakte lediglich als Druckkontakte ausgebildet sind. Falls es bei der Montage zwischen den Chips und den entsprechenden Molybdän-Plättchen zu Verunreinigungen kommt, so werde diese Verunreinigungen aufgrund der den Druckkontakt bewirkenden Anpresskraft in die Chipmetallisierung des Halbleiterchips eingedrückt und können dort beispielsweise zu Gate-Emitter-Kurzschlüssen oder anderen Schäden führen. Um derartige Schäden zu vermeiden, werden dicke Chipmetallisierungen verwendet, was jedoch zu längeren Prozessierungszeiten bei der Chipherstellung und entsprechend höheren Kosten führt.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Lösung für diese Probleme bereitzustellen. Diese Aufgabe wird durch eine Halbleiteranordnung gemäß Patentanspruch 1, durch eine Druckkontaktanordnung gemäß Patentanspruch 11, durch einen Halbleiterchip gemäß Patentanspruch 12 sowie durch ein Verfahren zur Herstellung einer Halbleiteranordnung gemäß Patentanspruch 13 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Ein Aspekt der vorliegenden Erfindung betrifft eine Halbleiteranordnung mit einem Halbleiterchip. Der Halbleiterchip weist einen Halbleiterkörper mit einer Oberseite und einer der Oberseite entgegengesetzten Unterseite auf. Auf die Oberseite ist eine obere Chipmetallisierung aufgebracht, auf die Unterseite eine untere Chipmetallisierung. Weiterhin umfasst die Halbleiteranordnung eine metallische obere Kontaktplatte und eine metallische untere Kontaktplatte. Eine als Lotschicht oder als Sinterschicht ausgebildete obere Verbindungsschicht ist zwischen der oberen Chipmetallisierung und der oberen Kontaktplatte angeordnet und verbindet diese stoffschlüssig miteinander. Außerdem ist eine als Lotschicht oder als Sinterschicht ausgebildete untere Verbindungsschicht zwischen der unteren Chipmetallisierung und der unteren Kontaktplatte angeordnet und verbindet diese stoffschlüssig miteinander.
  • Da die Verbindung zwischen den Kontaktplatten und dem Halbleiterchip nicht vor Ort erfolgen muss, sondern beispielsweise unter Reinraumbedingungen erfolgen kann, können auch besonders dünne Chipmetallisierungen eingesetzt werden, ohne dass die Gefahr einer Beschädigung der oberen bzw. unteren Chipmetallisierung durch Verschmutzung besteht. Nach Herstellung der Verbindung zwischen den beiden Kontaktplatten und dem Halbleiterchip ist ein ausreichender mechanischer Schutz der Chipmetallisierungen und damit des Halbleiterchips durch die Kontaktplatten gewährleistet.
  • Die Herstellung eines "Presspacks" lässt sich dann beispielsweise dadurch realisieren, dass eine oder mehrere derartige jeweils mit zwei Kontaktplatten geschützte Halbleiteranordnungen mit Hilfe einer Druckkontaktanordnung elektrisch kontaktiert werden, indem die Halbleiteranordnungen zwischen einem elektrisch leitenden oberen Druckstück und einem elektrisch leitenden unteren Druckstück eingespannt werden, so dass bei jeder der Halbleiteranordnungen zwischen der oberen Kontaktplatte und dem oberen Druckstück ein elektrisch leitender Druckkontakt ausgebildet ist, und/oder dass zwischen der unteren Kontaktplatte und dem unteren Druckstück ein elektrisch leitender Druckkontakt ausgebildet ist.
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die beigefügten Figuren anhand von Ausführungsbeispielen erläutert. Es zeigen:
  • 1 einen Querschnitt durch einen Halbleiterchip;
  • 2 eine unterseitige Ansicht des Halbleiterchips gemäß 1;
  • 3 eine Draufsicht auf einen Halbleiterchip gemäß 1;
  • 4 eine Draufsicht auf eine alternative Ausgestaltung eines Halbleiterchips;
  • 5 einen Vertikalschnitt durch einen Halbleiterchip, bevor dieser mit zwei Kontaktplatten verbunden wird;
  • 6 die Anordnung gemäß 5 nach dem Verbinden der beiden Kontaktplatten mit dem Halbleiterchip;
  • 7 verschiedene Schritte eines Verfahrens zum Verbinden zweier Kontaktplatten mit einem Halbleiterchip;
  • 8 verschiedene Schritte eines Verfahrens zum gleichzeitigen Verbinden mehrerer sich in einem Waferverbund befindlicher Halbleiterchips mit einer unteren Kontaktplatte;
  • 9 mehrere Schritte eines Verfahrens, bei dem im Waferverbund hergestellte und mit Kontaktplatten versehene Halbleiterchips vereinzelt werden;
  • 10 einen Zwischenschritt eines Verfahrens, bei dem einer von mehreren in einem Waferverbund miteinander verbundenen Halbleiterchips nur dann mit einer oberseitigen Kontaktplatte versehen wird, wenn ein zuvor ein an diesem Halbleiterchip durchgeführter Funktionstest erfolgreich war;
  • 11 eine Draufsicht auf einen Halbleiterchip gemäß 3, der mit einer oberen Kontaktplatte bestückt ist, deren Grundfläche identisch ist mit der Grundfläche einer oberen Chipmetallisierung;
  • 12 eine Draufsicht auf einen Halbleiterchip gemäß 4, der mit einer oberen Kontaktplatte bestückt ist, deren Grundfläche identisch ist mit der Grundfläche einer oberen Chipmetallisierung;
  • 13 eine Draufsicht auf einen Halbleiterchip gemäß 3, der mit einer oberen Kontaktplatte bestückt ist, die seitlich über eine Chipmetallisierung des Halbleiterchips sowie über den Halbleiterchip hinausragt;
  • 14 eine Draufsicht auf einen Halbleiterchip gemäß 4, der mit einer oberen Kontaktplatte bestückt ist, die seitlich über eine Chipmetallisierung des Halbleiterchips sowie über den Halbleiterchip hinausragt;
  • 15 eine Draufsicht auf einen Halbleiterchip gemäß 3, der mit einer oberen Kontaktplatte bestückt ist, die seitlich weder über den Halbleiterchip noch über eine Metallisierung des Halbleiterchips hinausragt;
  • 16 eine Draufsicht auf einen Halbleiterchip gemäß 4, der mit einer oberen Kontaktplatte bestückt ist, die seitlich weder über den Halbleiterchip noch über eine Metallisierung des Halbleiterchips hinausragt;
  • 17 einen Halbleiterchip, der mit einer oberen und einer unteren Kontaktplatte jeweils stoffschlüssig verbunden ist, wobei auf eine Randstruktur des Halbleiterchips ein Polymer aufgebracht ist;
  • 18 einen Halbleiterchip, der mit einer oberen und einer unteren Kontaktplatte jeweils stoffschlüssig verbunden ist, wobei auf eine Randstruktur des Halbleiterchips ein Polymer aufgebracht ist, das sich bis zum seitlichen Rand der oberen Kontaktplatte erstreckt;
  • 19 einen Halbleiterchip, der mit einer oberen und einer unteren Kontaktplatte jeweils stoffschlüssig verbunden ist, wobei auf eine Randstruktur des Halbleiterchips ein Polymer aufgebracht ist, das den seitlichen Rand des Halbleiterchips bedeckt und das sich bis zu den seitlichen Rändern der oberen bzw. unteren Kontaktplatte erstreckt;
  • 20 eine Anordnung entsprechend 19, bei der das Polymer mittels einer Spritz- oder Gießtechnik auf den stoffschlüssigen Verbund aus dem Halbleiterchip und den beiden Kontaktplatten aufgebracht wurde;
  • 21 eine Druckkontaktanordnung, bei der mehrere einzelne, jeweils mit einer oberen und einer unteren Kontaktplatte stoffschlüssig verbundene Halbleiterchips zwischen zwei Druckstücken eingespannt und dadurch elektrisch von diesen druckkontaktiert werden;
  • 22 eine Druckkontaktanordnung, bei der mehrere im Waferverbund miteinander verbundene Halbleiterchips zwischen zwei Druckstücken eingespannt und dadurch elektrisch von diesen druckkontaktiert werden, wobei die Halbleiterchips jeweils mit einer eigenen oberen Kontaktplatte stoffschlüssig verbunden sind, und jeweils mit einer allen Halbleiterchips gemeinsamen unteren Kontaktplatte stoffschlüssig verbunden sind;
  • 23 einen Querschnitt durch einen Halbleiterchip zur Veranschaulichung der dünnen oberen und unteren Chipmetallisierung;
  • 24 eine Draufsicht auf einen Abschnitt des Halbleiterchips gemäß 23;
  • 25 eine Ansicht entsprechend 5 mit dem Unterschied, dass die obere und die untere Kontaktplatte jeweils als Mehrschichtplatten ausgebildet sind;
  • 26 die Komponenten gemäß 25 nach dem stoffschlüssigen Verbinden der beiden Kontaktplatten mit dem Halbleiterchip;
  • 27 eine Ansicht entsprechend 5 mit dem Unterschied, dass die obere und die untere Kontaktplatte jeweils ein Aluminiumnitridplättchen aufweisen, das von einer Aluminiumschicht umhüllt ist; und
  • 28 die Komponenten gemäß 27 nach dem stoffschlüssigen Verbinden der beiden Kontaktplatten mit dem Halbleiterchip.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder gleich wirkende Teile.
  • 1 zeigt eine Schnittansicht eines Halbleiterchips 1. Dieser umfasst einen Halbleiterkörper 10. Der Halbleiterkörper 10 basiert auf einem beliebigen Halbleitergrundmaterial, beispielsweise Silizium, Siliziumkarbid, Galliumarsenid, Germanium etc. Der Halbleiterköper 10 kann eine beliebige Kombination aus ndotierten und p-dotierten Halbleitergebieten aufweisen, dielektrische Schichten, beispielsweise aus Siliziumoxid oder Siliziumnitrid, sowie elektrisch leitende Verbindungen aus Metall und/oder aus polykristallinem Halbleitermaterial. Der Halbleiterkörper 10 kann ein beliebiges steuerbares Halbleiterbauelement wie z.B. einen MOSFET, einen IGBT, einen J-FET oder einen Thyristor enthalten, oder eine Diode.
  • Weiterhin weist der als flaches Plättchen ausgebildete Halbleiterkörper 10 eine Oberseite 10t und einer der Oberseite 10t entgegengesetzte Unterseite 10b auf. Die Oberseite 10t und die Unterseite 10t bilden die beiden flächenmäßig größten Seiten des Halbleiterkörpers 10. Auf die Oberseite 10t ist eine obere Chipmetallisierung 11 aufgebracht, auf die Unterseite 10b eine untere Chipmetallisierung 12. Bei den Chipmetallisierungen 11, 12 handelt es sich um Kontaktmetallisierungen des Halbleiterchips 1, die dazu dienen, den Halbleiterchip 1 nach Außen hin elektrisch zu kontaktieren. Beispielsweise kann es sich bei den Chipmetallisierungen 11 und 12 um einen Drain- bzw. Source-Anschluss, einen Source- bzw. Drainanschluss, einen Emitter- bzw. Kollektor-Anschluss, einen Kollektor- bzw. Emitteranschluss, einen Anoden- bzw. Kathodenanschluss oder um einen Kathoden- bzw. Anodenanschluss handeln.
  • 2 zeigt eine untere Ansicht des Halbleiterchips 1 gemäß 1. Hieraus ist ersichtlich, dass der seitliche Rand der unteren Chipmetallisierung 12 vom seitlichen Rand des Halbleiterkörpers 10 beabstandet sein kann. Alternativ dazu könnte sich die untere Chipmetallisierung 12 jedoch auch bis zum seitlichen Rand des Halbleiterkörpers 10 erstrecken.
  • 3 zeigt eine Draufsicht auf den Halbleiterchip 1 gemäß 1. In dieser Ansicht ist zu erkennen, dass ein Halbleiterchip 1 optional einen Steueranschluss wie z.B. einen Gate- oder Basis-Anschluss aufweisen kann, der durch eine weitere obere Chipmetallisierung 13 gebildet ist. Diese weitere Chipmetallisierung 13 ist ebenfalls auf die Oberseite 10t aufgebracht. Alternativ dazu könnte die weitere Metallisierung 13 eines Steueranschlusses auch auf die Unterseite 10b aufgebracht sein.
  • Je nach Art des in dem Halbleiterchip 1 realisierten Bauelementes kann es sich bei einem derartigen Steueranschluss um einen Gate-Anschluss oder um einen Basis-Anschluss handeln. Bei dem Beispiel gemäß 3 befindet sich der Steueranschluss 13 im Bereich einer Ecke der Oberseite 10t. Gemäß einer weiteren, in 4 gezeigten Ausgestaltung kann die Chipmetallisierung 13 eines Steueranschlusses auch ringförmig von der oberen Chipmetallisierung 11 umschlossen werden. Dabei kann sich die Metallisierung 13 des Steueranschlusses insbesondere auch in der Mitte der Unterseite 10b befinden. Allerdings ist die Position der Metallisierung 13 eines Steueranschlusses nicht auf die in den 3 und 4 gezeigten Varianten beschränkt. Falls es sich bei dem in dem Halbleiterchip 1 realisierten Bauelement um eine Diode handelt, ist eine Metallisierung 13 eines Steueranschlusses nicht erforderlich.
  • Wie im Weiteren anhand der 5 und 6 zu erkennen ist, kann ein Halbleiterchip 1, wie er vorangehend erläutert wurde, mit einer oberen Kontaktplatte 21 sowie mit einer unteren Kontaktplatte 22 jeweils stoffschlüssig zu einer Halbleiteranordnung 100 verbunden werden, die eine obere Kontaktfläche 100t aufweist, sowie eine der oberen Kontaktfläche 100t entgegengesetzte untere Kontaktfläche 100b. Hierzu wird die obere Kontaktplatte 21 mit Hilfe einer oberen Verbindungsschicht 31 stoffschlüssig mit der oberen Chipmetallisierung 11 verbunden. Entsprechend wird die untere Kontaktplatte 22 mit Hilfe einer unteren Verbindungsschicht 32 stoffschlüssig mit der unteren Chipmetallisierung 12 verbunden. Die Dicken d21 und/oder d22 der oberen Kontaktplatte 21 bzw. der unteren Kontaktplatte 22 können – unabhängig voneinander – beispielsweise wenigstens 0,3 mm betragen. Optional können die Dicken d21 und/oder d22 der oberen Kontaktplatte 21 bzw. der unteren Kontaktplatte 22 – ebenfalls unabhängig voneinander – beispielsweise mindestens 5 mm betragen. Die Dicken d21 und/oder d22 der oberen Kontaktplatte 21 bzw. der unteren Kontaktplatte 22 können – wiederum unabhängig voneinander – beispielsweise auch weniger 5 mm, z.B. höchstens 2,5 mm betragen.
  • Sofern die Oberseite 10t oder die Unterseite 10b mit einer Metallisierung 13 eines Steueranschlusses versehen ist, kann die betreffende Kontaktplatte 21 oder 22, die sich auf derselben Seite befindet wie die Metallisierung 13, im Bereich der Metallisierung 13 des Steueranschlusses ausgespart sein.
  • Die Herstellung der stoffschlüssigen Verbindungen zwischen den Metallisierungen 11, 12 und den Kontaktplatten 21 bzw. 22 kann unter erhöhten Reinheitsbedingungen, z.B. in einem Reinraum, erfolgen, so dass die Chipmetallisierungen 11 und 12 nicht durch Verschmutzungen beschädigt werden und die Funktion des in dem Halbleiterchip realisierten Bauelementes gewährleistet bleibt.
  • Bei den Verbindungsschichten 31, 32 kann es sich jeweils um Lotschichten oder jeweils um Sinterschichten handeln. Ebenso ist es möglich, dass die obere Verbindungsschicht 31 als Lotschicht und die untere Verbindungsschicht 32 als Sinterschicht ausgebildet sind. Umgekehrt können auch die obere Verbindungsschicht 31 als Sinterschicht sein und die untere Verbindungsschicht 32 als Lotschicht ausgebildet sein.
  • Sofern eine Verbindungsschicht 31, 32 als Lotschicht ausgebildet ist, kann es sich bei dieser insbesondere um eine Diffusionslotschicht handeln. Unter einer Diffusionslotschicht wird eine Schicht verstanden, die dadurch entsteht, dass aus einem oder beiden der mittels eines Lotes zu verbindenden, metallischen Kontaktflächen während des Lötvorgangs Material aus den Kontaktflächen in das flüssige Lot eindiffundiert und zusammen mit dem Lot eine oder mehrere intermetallische Phasen ausbildet, welche einen Schmelzpunkt aufweisen, der höher ist als der Schmelzpunkt, den das Lot vor dem Lötvorgang besitzt.
  • Die Ausbildung intermetallischer Phasen hängt insbesondere von der Löttemperatur, der Lötdauer sowie der Dicke des Lotes ab. Um in einer Verbindungsschicht 31 oder 32 einen hohen Anteil intermetallischer Phasen und damit einhergehend eine höhere Festigkeit dieser Verbindungsschicht 31 bzw. 32 zu erzielen, ist es vorteilhaft, die Verbindungsschichten 31 bzw. 32 möglichst dünn herzustellen, da dann das Metall aus der oberen Chipmetallisierung 11 und/oder der oberen Kontaktplatte 21 bzw. aus der unteren Metallisierungsschicht 12 und/oder der unteren Kontaktplatte 22 in das gesamte flüssige Lot oder zumindest in einen großen Teil hiervon eindiffundiert. So kann beispielsweise eine Verbindungsschicht 31 und/oder 32 einen Anteil von wenigstens 90 Gewichtsprozent intermetallischer Phasen aufweisen.
  • Wenn das verwendete Lot z.B. Zinn enthält und wenn eines oder beide der miteinander zu verbindenden Metalle, d. h. bei der Herstellung der oberen Verbindungsschicht 31 die obere Chipmetallisierung 11 und/oder die obere Kontaktplatte 21, bzw. bei der Herstellung der unteren Verbindungsschicht 32 die untere Chipmetallisierung 12 und/oder die untere Kontaktplatte 22, Kupfer enthält, so können die Verbindungsschichten 31 bzw. 32 nach Abschluss des Lötprozesses eine oder mehrere intermetallische Kupfer-Zinn-Phasen wie beispielsweise Cu6Sn5 oder Cu3Sn aufweisen. Cu6Sn5 stellt diejenige der intermetallischen Kupfer-Zinn-Phasen mit dem niedrigsten Schmelzpunkt (ca. 415°C) dar. Hierdurch ist eine ausreichende Festigkeit der Verbindung auch bei hohen Chiptemperaturen sowie Anpressdrücken, wie sie beispielsweise in Presspack-Zellen auftreten, gewährleistet.
  • Falls eine oder beide der Verbindungsschichten 31 oder 32 als Sinterverbindungen ausgebildet sind, können diese mit Hilfe eines Niedertemperatur-Sinterverfahrens (NTV) hergestellt werden. Unter einem derartigen Niedertemperatur-Sinterverfahren wird im Sinne der vorliegenden Anmeldung ein Verfahren verstanden, bei dem zwischen die miteinander zu verbindenden Fügepartnern eine sinterfähige Paste eingebracht und bei aneinander gepressten Fügepartnern in einem Temperaturbereich von 180°C bis 300°C gesintert wird, ohne dabei eine Temperatur von 300°C zu überschreiten, wobei sich diese Temperaturangaben auf die Temperatur der sinterfähigen Paste beziehen. Der Anpressdruck während des Sinters kann beispielsweise 2 N/mm2 bis 40 N/mm2 betragen. Als sinterfähig Paste eignen sich Pasten, die eine Mischung aus einem Edelmetallpulver und einem Lösungsmittel enthalten. Als Edelmetall eignet sich beispielsweise Silber.
  • Um die Sinterfähigkeit der miteinander zu verbindenden Kontaktflächen der Fügepartner zu erhöhen, können deren Oberflächen jeweils optional mit einer Edelmetallschicht, beispielsweise Silber, Palladium oder Gold, versehen werden. Falls eine Kontaktfläche bereits als Edelmetallkontaktfläche ausgebildet ist, kann von einer derartigen Edelmetallbeschichtung natürlich abgesehen werden.
  • Um eine Kontaktplatte 21 bzw. 22 stoffschlüssig mit einer oberen Chipmetallisierung 11 bzw. mit einer unteren Chipmetallisierung 12 zu versintern, wird die sinterfähig Paste vor dem Aneinanderpressen der beiden Fügepartner auf eine oder beide der miteinander zu verbindenden Kontaktflächen der Fügepartner aufgetragen und getrocknet, um das enthaltene Lösungsmittel zumindest teilweise zu entfernen. Nach dem Aneinanderpressen der Fügepartner erstreckt sich die getrocknete sinterfähige Paste durchgehend zwischen den miteinander zu verbindenden Kontaktflächen der beiden Fügepartner 11 und 21 bzw. 12 und 22. Da die getrocknete sinterfähige Paste nach dem Trocknen nicht mehr als Paste vorliegt, wird im Folgenden auch der Begriff "sinterfähige Schicht" verwendet.
  • Ein Beispiel hierfür wird in 7 anhand mehrerer Schritte gezeigt. Bei diesem Beispiel wird ein einzelner Halbleiterchip 1 mit einer oberen Kontaktplatte 21 sowie mit einer unteren Kontaktplatte 22 versintert. Hierzu wird in einem ersten Schritt (A1) eine sinterfähige Paste 32' auf die dem Halbleiterkörper 10 abgewandte Seite der unteren Chipmetallisierung 12 aufgetragen und getrocknet. Alternativ oder ergänzend könnte die sinterfähige Paste 32' auch auf die mit dem Halbleiterchip 1 zu verbindende Seite der unteren Kontaktplatte 22 aufgetragen und getrocknet werden, was in Schritt (A2) gezeigt ist.
  • Unabhängig davon, ob das Auftragen der sinterfähigen Paste 32' gemäß den Schritten (A1) und/oder (A2) erfolgt, werden der Halbleiterchip 1 und die untere Kontaktplatte 22 aneinander gepresst, so dass sich die sinterfähig Schicht zwischen der unteren Metallisierung 12 und der unteren Kontaktplatte 22 befindet. Dann wird die sinterfähige Schicht 32' unter Beibehaltung des Anpressdrucks wie vorangehend erläutert in einem Temperaturbereich von 180°C bis 300°C gesintert, wobei die Temperatur der sinterfähigen Schicht 32' immer kleiner oder gleich 300°C gehalten wird. Hierzu kann die Temperatur der sinterfähigen Paste 32' zumindest für 1 Sekunde in dem genannten Temperaturbereich von 180°C bis 300°C getempert werden. Durch den Sinterprozess bildet sich aus der sinterfähigen Schicht 32' eine feste Verbindungsschicht 32, welche die untere Chipmetallisierung 12 mit der unteren Kontaktplatte 22 stoffschlüssig verbindet, was im Ergebnis in 7 (B) gezeigt ist.
  • In einem nachfolgenden Schritt wird die obere Kontaktplatte 21 während eines weiteren Sinterschrittes mit Hilfe einer sinterfähigen Schicht 31' mit der oberen Metallisierung 11 des Halbleiterchips 1 verbunden. Das Auftragen und Trocknen der sinterfähigen Paste 31', die ebenso aufgebaut sein kann wie die sinterfähige Paste 32', kann, wie in 7 (C1) gezeigt ist, auf die mit dem Halbleiterchip 1 zu verbindende Seite der oberen Kontaktplatte 21 erfolgen, und/oder auf die dem Halbleiterkörper 10 abgewandte Seite der oberen Chipmetallisierung 11, was in 7 (C2) dargestellt ist.
  • Nach dem Auftragen der sinterfähigen Paste 31' werden die obere Kontaktplatte 21 und die obere Chipmetallisierung 11 bei dazwischen befindlicher sinterfähiger Schicht 31' aneinander gepresst und die sinterfähige Schicht 31' wird unter Beibehaltung des Anpressdrucks in einem Temperaturbereich von 180°C bis 300°C, allerdings nicht oberhalb von 300°C, gesintert, so dass die sinterfähige Schicht 31' in eine feste Sinterschicht 31 umgewandelt wird, die die obere Chipmetallisierung 11 stoffschlüssig mit der oberen Kontaktplatte 21 verbindet, was im Ergebnis in 7 (D) gezeigt ist.
  • Während bei dem Ausführungsbeispiel gemäß 7 ein einzelner Halbleiterchip 1 jeweils stoffschlüssig mit einer oberen Kontaktplatte 21 und einer unteren Kontaktplatte 22 verbunden wurde, erfolgt bei einem weiteren, anhand von 8 erläuterten Ausführungsbeispiel die Bestückung von mehreren Halbleiterchips mit einer gemeinsamen unteren Kontaktplatte im Waferverbund. Hierzu wird ein Wafer 100, der einen prozessierten Halbleiterkörper 110 mit mehreren individuellen Halbleiterbauelementen umfasst und der mit einer zu oberen Chipmetallisierungen 11 strukturierten oberen Metallisierung 111 sowie mit einer unteren Metallisierung 112 versehen ist, an der unteren Metallisierung 112 mit einer Kontaktplatte 122 versintert.
  • Wie in 8 (A1) dargestellt ist, wird eine sinterfähige Paste 132' auf die dem Halbleiterkörper 110 abgewandte Seite der unteren Metallisierung 112 und/oder, wie in 8 (A2) gezeigt ist, auf die mit dem Wafer 100 zu verbindende Seite der unteren Kontaktplatte 122, aufgetragen und getrocknet. Der Wafer 100 und die untere Kontaktplatte 122 werden dann mit der dazwischen befindlichen sinterfähigen Schicht 132' aneinander gepresst und auf die gleiche Weise versintert, wie dies vorangehend von 7 beim Versintern der unteren Metallisierung 12 mit der unteren Kontaktplatte 22 erläutert wurde. Der Aufbau der sinterfähigen Paste bzw. Schicht 132' entspricht dabei dem Aufbau der sinterfähigen Paste bzw. Schicht 32'. Nach dem Tempern der sinterfähigen Schicht 32' in einem Temperaturbereich von 180°C bis 300°C, ohne dabei die Temperatur von 300°C zu überschreiten, wird die sinterfähige Schicht 132' in eine Sinterschicht 132 umgewandelt, welche die untere Kontaktplatte 122 mit der unteren Metallisierung 112 des Wafers 100 stoffschlüssig verbindet, was im Ergebnis in 8 (B) gezeigt ist.
  • Anschließend erfolgt das Vereinzeln dieses Verbundes, so dass im Ergebnis die einzelnen Halbleiterchips 1 des Wafers 100 als voneinander unabhängige Halbleiterchips 1 vorliegen, die jeweils an ihrer unteren Metallisierung 12 mit einem ebenfalls vereinzelten Abschnitt 22 der unteren Kontaktplatte 122 versintert sind. Das Vereinzeln des Wafers 100 und der damit verbundenen unteren Kontaktplatte 122 erfolgt dabei zweckmäßigerweise während desselben Sägeschrittes.
  • Der Aufbau der vereinzelten, in 8 (C) gezeigten und mit einer unteren Kontaktplatte 22 versehenen Halbleiterchips 1 entspricht damit dem Aufbau der in 7 (B) gezeigten Anordnung. Demgemäß kann eine weitere Bestückung jeweils der oberen Chipmetallisierung 11 mit einer oberen Kontaktplatte 21 entsprechen dem anhand der 7 (C1), (C2) und (D) erläuterten Verfahren erfolgen.
  • Gemäß einem weiteren, anhand von 9 erläuterten Verfahren können die im Waferverbund befindlichen Halbleiterchips zunächst mit einer gemeinsamen unteren Kontaktplatte 122 versintert werden, wie dies vorangehend unter Bezugnahme auf 8 (A1), (A2) und (B) erläutert wurde. Ausgehend von der Anordnung gemäß 8 (B) kann dann auf die obere Chipmetallisierung 11 eines jeden der Halbleiterchips eine separate, obere Kontaktplatte 21 gesintert werden. Hierbei kann dasselbe Sinterverfahren angewendet werden, wie es vorangehend anhand der 7 (C1), (C2) und (D) erläutert wurde, mit dem Unterschied, dass das Versintern erfolgt, wenn sich die einzelnen Halbleiterchips 1 noch im Waferverbund befinden. Die oberen Kontaktplatten 21 können dabei nacheinander oder aber während eines gemeinsamen Niedertemperatursinterschrittes erfolgen. Bei einem gemeinsamen Sinterschritt kann das Aufsetzen der Einzelnen oberen Kontaktplatten 21 auf die jeweilige obere Chipmetallisierung 11 nacheinander oder zeitlich parallel zueinander erfolgen. 9 (A) zeigt die Anordnung nach dem Versintern.
  • Danach kann der Verbund, beispielsweise durch Sägen, zu einzelnen, jeweils mit einer oberen Kontaktplatte 21 und mit einer unteren Kontaktplatte 22 versehenen Halbleiterchips vereinzelt werden, was im Ergebnis in 9 (B) gezeigt ist.
  • Wenn sich nachfolgend herausstellen sollte, dass ein auf diese Weise hergestellter und mit Kontaktplatten 21, 22 versehener Halbleiterchip 10 nicht funktionsfähig ist, bedeutet dies natürlich eine Verschwendung des Materials insbesondere für die Kontaktplatten 21, 22. Dies kann teilweise dadurch vermieden werden, dass die einzelnen Chips des in 8 (B) gezeigten Wafers 100 jeweils auf ihre elektrische Funktion hin geprüft und nur dann mit einer oberen Kontaktplatte 21 bestückt und stoffschlüssig mit dieser verbunden werden, wenn sich der betreffende Halbleiterchip 10 in einem vorangehenden Test als funktionsfähig erwiesen hat. Bei einem entsprechenden, in 10 gezeigten Beispiel war in dem Waferverbund 110 der dritte Halbleiterchip von links fehlerhaft und wurde deshalb nicht mit einer oberen Kontaktplatte 21 versehen.
  • Bei den vorangehend erläuterten Sinterverfahren wurde zunächst die untere Verbindungsschicht 132 und danach die oberen Verbindungsschichten 31 durch Sintern jeweils im Temperaturbereich von 180°C bis kleiner oder gleich 300°C hergestellt. Grundsätzlich kann die Reihenfolge der Herstellung auch vertauscht sein.
  • Ebenso können eine obere sinterfähige Paste 31' und eine untere sinterfähige Paste 32' bzw. 132' zugleich gesintert werden, indem zunächst sowohl die obere sinterfähige Paste 31' auf die obere Kontaktplatte 21 und/oder die obere Chipmetallisierung 11 aufgebracht wird, als auch die untere sinterfähige Paste 32' oder 132' auf die untere Kontaktplatte 22 bzw. 122 und/oder die untere Chipmetallisierung 12 bzw. Wafer-Metallisierung 112 aufgebracht wird. Die aufgetragenen sinterfähigen Pasten 31', 32' bzw. 132' können dann in einem gemeinsamen Trocknungsschritt zu sinterfähigen Schichten 31', 32' bzw. 132' getrocknet werden.
  • Nach dem Trocknungsschritt kann/können dann z.B. zunächst die untere(n) Kontaktplatte(n) 22 bzw. 122 unter Verwendung der sinterfähigen Schichten 32' bzw. 132' durch Vorsintern aneinander vorfixiert werden. Der auf diese Weise vorgesinterte Verbund kann dann unter Verwendung der sinterfähigen Schicht(en) 31' mit einer oder mehreren oberen Kontaktplatten 21 bestückt und für eine Dauer von wenigstens 1 Sekunde in einem Temperaturbereich von 180°C bis 300°C endgültig versintert werden. Bei diesem Temperschritt wird auch die vorgesinterte Verbindung endgültig gesintert, d.h., die vorgesinterten sinterfähigen Schichten 32' bzw. 132' werden für wenigstens 1 Sekunde in einem Temperaturbereich von 180°C bis 300°C endgültig gesintert. Optional kann vor dem endgültigen Versintern noch ein Vorsinterschritt erfolgen, durch den die eine oder die mehreren oberen Kontaktplatten 21 an dem vorgesinterten Verbund vorfixiert wird.
  • Als Vorsintern wird im Sinne der vorliegenden Erfindung ein Temperschritt verstanden, bei dem die betreffende sinterfähige Paste 31', 32' bzw. 132' für eine Dauer von wenigstens 0,5 Sekunden bei einer Temperatur im Bereich von ca. 90°C bis ca. 140°C getempert und dadurch soweit gefestigt wird, dass die durch die betreffende sinterfähige Schicht 31', 32' bzw. 132' miteinander zu verbindenden Metallisierungen 11, 12 bzw. 112 und Kontaktplatten 21, 22 bzw. 122 zueinander vorfixiert werden, so dass die vorfixierte Einheit problemlos weiterverarbeitet werden. Der Anpressdruck, mit dem die miteinander zu verbindenden Teile während des Temperschrittes zum Vorsintern aneinander gepresst werden, kann dabei z.B. 0,01 N/mm2 bis 0,1 N/mm2 betragen.
  • Das Vorsintern kann z.B. dadurch erfolgen, dass eine nicht mit einer sinterfähigen Paste oder Schicht 31', 32' oder 132' versehene Kontaktplatte 21, 22 bzw. 122 vorgeheizt und auf die mit einer sinterfähigen Schicht 31', 32' bzw. 132' versehene Chipmetallisierung 11, 12 bzw. 112 gepresst wird, so dass die Wärme der vorgeheizten Kontaktplatte 21, 22 bzw. 122 das Vorsintern bewirkt. Alternativ oder ergänzend kann die für das Vorsintern erforderliche Wärme auch mit Hilfe eines beheizbaren Anpresswerkzeugs zugeführt werden, welches den Halbleiterchip 1 und die durch Vorsintern mit diesem zu verbindende Kontaktplatte 21, 22 bzw. 122 aneinander presst.
  • Vorangehend wurde die Herstellung stoffschlüssiger Verbindungen zwischen oberen Kontaktplatten 21 und oberen Chipmetallisierungen 11 sowie zwischen unteren Kontaktplatten 22 und unteren Chipmetallisierungen 12 anhand der Herstellung von gesinterten oberen bzw. unteren Verbindungsschichten 31 bzw. 32 erläutert. Die in den Figuren gezeigten und erläuterten Verbindungsschichten 31, 32 könnten jedoch auch als Lotschichten ausgebildet sein, wenn bei ihrer Herstellung anstelle einer sinterfähigen Paste 31', 32', 132' ein Lot verwendet wird. Ein derartiges Lot kann ebenfalls als Paste ausgebildet sein und wie anhand der vorangehenden Figuren erläutert auf eine oder beide der jeweils miteinander zu verbindenden Kontaktflächen der aufgetragen werden. Alternativ zu einem als Paste ausgebildeten Lot kann zwischen die miteinander zu verbindenden Kontaktflächen auch ein Lotplättchen eingelegt und dazu verwendet werden, diese Kontaktflächen durch Aufschmelzen des Lotplättchens und nachfolgendes Abkühlen des flüssigen Lotes miteinander zu verlöten. Anstelle ein Lot als Paste auf eine Kontaktfläche aufzutragen oder als Lotplättchen auf eine Kontaktfläche aufzulegen, kann es auch galvanisch auf der jeweiligen Kontaktfläche abgeschieden werden. Im Folgenden wird das Aufbringen eines Lotes auf eine Kontaktfläche am Beispiel einer Lotpaste beschrieben, allerdings kann das Lot statt dessen ebenso galvanisch auf der betreffenden Kontaktfläche abgeschieden oder als Lotplättchen auf diese Kontaktfläche aufgelegt werden. Unabhängig von der Art des Lotes und dessen Auftrag auf einer Kontaktfläche wird das Lot – anstelle des erläuterten Sintervorgangs – aufgeschmolzen und dann bis zu seiner Verfestigung abgekühlt, so dass eine feste, stoffschlüssige Lötverbindung zwischen der oberen Chipmetallisierung 11 und der oberen Kontaktplatte 21 und/oder zwischen der unteren Chipmetallisierung 12 und der unteren Kontaktplatte 22 entsteht, bzw., wenn mehrere in einem Waferverbund miteinander verbundene Halbleiterchips 1 mit einer gemeinsamen unteren Kontaktplatte 122 verbunden werden, zwischen der unteren Metallisierung 112 des Waferverbundes 110 und einer den verbundenen Halbleiterchips 1 gemeinsamen unteren Kontaktplatte 122.
  • Es besteht auch die Möglichkeit, zunächst eine feste, stoffschlüssige Lötverbindung zwischen der oberen Chipmetallisierung 11 und der oberen Kontaktplatte 21 sowie zwischen der unteren Chip- bzw. Wafermetallisierung 12/112 und der unteren Kontaktplatte 22/122 herzustellen, indem zunächst die obere Chipmetallisierung 11 mit einem Lot versehen und anschließend gegen die vorgeheizte obere Kontaktplatte 21 gepresst wird. Danach kann der dadurch gebildete Verbund aus der oberen Kontaktplatte 21 und der oberen Chipmetallisierung 11 an der unteren Chip- bzw. Wafermetallisierung 12/112 mit der unteren Kontaktplatte 22 bzw. 122 verbunden werden, indem die mit einem Lot versehene untere Kontaktplatte 22 bzw. 122 gegen den vorgeheizten Verbund gepresst wird.
  • Wie eingangs bereits erwähnt können bei einem Halbleiterbauelement Sinterverbindungen und Lötverbindungen auch in Kombination miteinander eingesetzt werden. Hierzu kann beispielsweise ein diffusionsfähiges Lot in Pastenform auf die untere Chipmetallisierung 12 oder Wafer-Metallisierung 112 aufgetragen und dann zusammen mit dem Halbleiterchip 1 gegen die vorgeheizte untere Kontaktplatte 32 bzw. 132 gepresst werden, so dass das Lot durch die Wärme der vorgeheizten unteren Kontaktplatte 32 bzw. 132 aufschmilzt und eine Lötverbindung zwischen der unteren Chipmetallisierung 12 bzw. Wafer-Metallisierung 112 und der unteren Kontaktplatte 32 bzw. 132 entsteht. Danach kann die mit einer sinterfähigen Paste 31' versehene obere Kontaktplatte 21 mit der sinterfähigen Paste 31' voran gegen die obere Chipmetallisierung 11 des bereits mit der unteren Kontaktplatte 32 bzw. 132 verbundenen Halbleiterchips 1 gepresst und mit der oberen Chipmetallisierung 11 versintert werden, indem die sinterfähige Paste 31' für eine Dauer von wenigstens 1 Sekunde in einem Temperaturbereich von 180°C bis 300°C getempert wird, während die obere Kontaktplatte 31 gegen den Halbleiterchip 1 gepresst bleibt. Optional kann diesem Temperschritt ein Vorsinter-Schritt vorausgehen, bei dem die sinterfähige Paste 31' bei gegen die obere Kontaktplatte 31 gepresstem Halbleiterchip 1 wie oben erläutert vorgesintert wird.
  • Um eine möglichst optimale thermische und elektrische Anbindung des Halbleiterchips 10 an die obere Kontaktplatte 21 und/oder an die untere Kontaktplatte 22 zu erreichen, kann die Kontaktplatte 21 oder 22 die betreffende Chipmetallisierung 11 bzw. 12 vollständig oder im Wesentlichen vollständig überdecken, was nachfolgend beispielhaft anhand der 11 bis 16 erläutert wird. Gezeigt ist jeweils eine Draufsicht auf den Halbleiterchip 10, der gemäß den 3 (11, 13 und 15) bzw. 4 (12, 14 und 16) aufgebaut ist, wobei die obere Chipmetallisierung 11 jeweils mit einer oberen Kontaktplatte 21 mittels einer Verbindungsschicht 31 (verdeckt) stoffschlüssig verbunden ist. Bei den Anordnungen gemäß den 11 und 12 ist die Grundfläche der oberen Kontaktplatte 21 identisch mit der Oberfläche der oberen Metallisierungsschicht 21. Bei den Anordnungen gemäß den 13 und 14 erstreckt sich die obere Kontaktplatte 21 seitlich jeweils über die Oberfläche der oberen Chipmetallisierung 11 und optional auch über den seitlichen Rand des Halbleiterkörpers 10 hinaus. Soweit der Halbleiterchip 10 und die obere Chipmetallisierung 11 in den 13 und 14 durch die darüber liegende Kontaktplatte 21 verdeckt sind, ist ihr Verlauf anhand von gestrichelten Linien angedeutet. Indem die Kontaktplatte 21 den Halbleiterkörper 10 an seinen seitlichen Rändern überragt, ist der Halbleiterchip 10 gegenüber einer mechanischen Beschädigung der Chipkanten geschützt. Bei den Anordnungen gemäß den 15 und 16 ist die obere Kontaktplatte 21 in seitlicher Richtung jeweils vom Rand der oberen Chipmetallisierung 11 geringfügig beabstandet.
  • Ein Bauelement, das in einem Halbleiterchip 1 gemäß der vorliegenden Erfindung realisiert ist, kann optional eine Randstruktur aufweisen, d.h. einen Bereich, in dem ein elektrisches Feld abgebaut wird, das sich bei einer hohen, am Halbleiterchip 1 anliegenden Sperrspannung am Rand eines pn-Übergangs ausbildet. Oberhalb einer solchen Randstruktur kann, wie in 17 gezeigt ist, der Halbleiterchip 1 auf seiner Oberseite 10t in einem Randbereich der Oberseite 10t, in dem sich diese über die obere Chipmetallisierung 11 hinaus erstreckt, mit einem Polymer 15 versehen sein. Dabei kann ein derartiges Polymer 15 auch den seitlichen Rand der Kontaktplatte 21 vollständig oder zumindest teilweise überdecken, was beispielhaft in 18 gezeigt ist.
  • Bei der Anordnung gemäß 19 wurde das Polymer 15 so aufgetragen, dass es den seitlichen Rand der Anordnung mit dem Halbleiterchip 1, den Verbindungsschichten 31, 32 und den Kontaktplatten 21, 22 vollständig überdeckt.
  • Entsprechendes gilt für die Anordnung gemäß 20, wobei hier das Aufbringen des Polymers 15 dadurch erfolgt ist, dass der Verbund aus Halbleiterchip 1, Verbindungsschichten 31, 32 und Kontaktplatten 21, 22 in eine Form eingelegt und am seitlichen Rand mit dem Polymer vergossen oder umspritzt wurde.
  • Sofern bei einer erfindungsgemäßen Halbleiteranordnung, bei der ein Halbleiterchip oder -wafer 1 mit zwei Kontaktplatten 21 und 22 bzw. 122 jeweils stoffschlüssig verbundenen ist, ein Polymer oder eine andere Passivierung 15 vorgesehen ist, kann die maximale Dicke d15, die diese Passivierung 15 senkrecht zu den Normalenrichtungen der oberen Kontaktfläche 100t und der unteren Kontaktfläche 100b aufweist, kleiner oder gleich 1 mm sein.
  • Optional kann es vorgesehen sein, dass eine Halbleiteranordnung gemäß der vorliegenden Erfindung kein Gehäuse aufweist, oder dass – falls ein Gehäuse vorhanden ist – sich dieses über keine der Ebenen hinaus erstreckt, in denen die obere Kontaktfläche 100t bzw. die untere Kontaktfläche 100b verlaufen.
  • Hierdurch ist sichergestellt, dass die obere Kontaktfläche 100t und die untere Kontaktfläche 100b die in Richtung zu ihren Flächennormalen am weitesten vorspringenden Teile der Halbleiteranordnung darstellen. Die obere Kontaktfläche 100t und die untere Kontaktfläche 100b sind dabei durch die dem Halbleiterkörper 1 abgewandten Seiten der oberen Kontaktplatte 21 bzw. der unteren Kontaktplatte 22/122 gegeben.
  • Ein oder mehrere Halbleiterchips 1, die wie vorangehend erläutert mit Kontaktplatten 21, 22 versehen wurden, können in einer Druckkontaktanordnung verbaut werden. Hierzu werden der eine oder die mehreren bereits mittels stoffschlüssiger Verbindungen 31, 32 mit Kontaktplatten 21, 22 versehenen Halbleiterchips 10 derart zwischen einem elektrisch leitenden oberen Druckstück 51 und einem elektrisch leitenden unteren Druckstück 52 eingespannt, dass zwischen einer jeden der oberen Kontaktplatten 21 und dem oberen Druckstück 51 ein elektrisch leitender Druckkontakt ausgebildet ist, und/oder dass zwischen einer jeden unteren Kontaktplatte 22 und dem unteren Druckstück 52 ein elektrisch leitender Druckkontakt ausgebildet ist, wie dies in 21 gezeigt ist. Hierzu kann ein optionaler, dielektrischer Rahmen 60 vorgesehen sein, der mit dem unteren Druckstück 52 verbunden oder lose auf diesen aufgelegt sein kann, und der für jeden Halbleiterchip 1 einen eigenen Aufnahmebereich aufweist. Optional kann eine Anschlussstruktur 55 vorgesehen sein, die dazu dient, ggf. vorhandene Steueranschlüsse wie Gate- oder Basisanschlüsse oder andere Anschlüsse der Halbleiterchips 1, beispielsweise zur Temperaturüberwachung, zu verschalten. Bei einer solchen Anschlussstruktur 55 kann es sich beispielsweise um eine Leiterplatte handeln.
  • Anstelle von einzelnen Halbleiterchips 1 kann jedoch auch ein Verbund mit zwei oder mehr Halbleiterchips, die sich noch im Waferverbund oder in einem nicht vereinzelten Abschnitt eines Wafers befinden, zwischen ein oberes Druckstück 51 und ein unteres Druckstück 52 eingespannt werden, was in 22 gezeigt ist. Hierzu kann beispielsweise ein mit einer unteren Kontaktplatte 122 und ein mit einer oberen Kontaktplatte 21 versehener Waferverbund mit zwei oder mehr Halbleiterchips eines noch nicht vereinzelten Abschnitts eines Waferverbundes verwendet werden, wie er beispielhaft in den 9 und 10 gezeigt ist.
  • Durch die stoffschlüssige Verbindung sowohl der oberen als auch der unteren Chipmetallisierung mit einer oberen Kontaktplatte 11 bzw. mit einer unteren Kontaktplatte 12 können die obere Chipmetallisierung 11 und die untere Chipmetallisierung 12 mit einer bei gebondeten Halbleitern üblichen Dicke hergestellt werden. Im Gegensatz dazu muß die Dicke der Chipmetallisierung 11, 12 bei normalen Pressaufbauten wegen der möglichen Schädigungsmechanismen teilweise um einen Faktor 2 bis 3 erhöht werden, wofür spezielle Prozesse erforderlich sind. Im Sinne der vorliegenden Erfindung wird als obere Chipmetallisierung 11 bzw. als untere Chipmetallisierung 12 eine ebene Schicht angesehen, die sich im Wesentlichen über die gesamte Fläche eines Anschlusskontaktes, insbesondere eines Drain-, Source-, Emitter-, Kollektor-, Anoden- oder Kathodenkontaktes erstreckt, ohne dass sie durch ein Dielektrikum oder ein Halbleitermaterial unterbrochen wird. Wie in 23 schematisch gezeigt ist, kann die obere Chipmetallisierung 11 mit Hilfe von metallisch oder durch polykristallines Halbleitermaterial gefüllten Kontaktlöchern 17 an tiefer liegende Bereiche des Halbleiterkörpers 10 elektrisch angeschlossen sein. Diese gefüllten Kontaktlöcher 17 werden nicht als Bestandteile der oberen Chipmetallisierung 11 angesehen. Entsprechendes gilt auch für die untere Chipmetallisierung 12, sofern hier entsprechend gefüllte Kontaktöffnungen überhaupt vorgesehen sind. Damit werden für die Ermittlung der Dicke d11 der oberen Chipmetallisierung 11 und die Dicke d12 der unteren Chipmetallisierung 12 nur Metallisierungen gerechnet, die eine größere zusammenhängende Grundfläche aufweisen.
  • Demgemäß gilt für jeden nicht durch ein Dielektrikum oder durch ein Halbleitermaterial unterbrochenen ebenen Abschnitt 61 bzw. 62 der oberen Chipmetallisierung 11 bzw. der unteren Chipmetallisierung 12, der eine Grundfläche von wenigstens 1 mm2 aufweist, dass seine Dicke d61 bzw. d62 kleiner sein kann als 8 µm In diesem Sinne wird als ebener Abschnitt ein Abschnitt verstanden, der oben und unten durch zwei parallel zueinander verlaufende Ebenen E1, E2 begrenzt ist, sowie seitlich durch eine umlaufende Wand W, die an jeder Stelle senkrecht zu diesen Ebenen E1 und E2 verläuft.
  • 24 zeigt eine Draufsicht auf den Halbleiterchip 1 gemäß 23, wobei die seitlichen Begrenzungen derartiger Abschnitte 61 und 62 gestrichelt dargestellt sind. Ebenfalls eingezeichnet sind Flächen A61 an der Oberseite 10t bzw. A62 an der Unterseite 10b, die von den Abschnitten 61 bzw. 62 überdeckt werden. Die Flächen A61 und A62 stellen somit Grundflächen der Abschnitte 61 bzw. 62 dar. Anders als in 24 dargestellt müssen die Grundflächen A61, A62 der Abschnitte 61 bzw. 62 nicht notwendiger Weise rechteckig sein. Vielmehr sind beliebige zusammenhängende, ununterbrochene Grundflächen A61, A62 ebenso möglich.
  • Die vorangehend erläuterten oberen Kontaktplatten 21 bzw. unteren Kontaktplatten 22 und 122 können aus beliebigen Materialien, beispielsweise aus Molybdän, bestehen. Ebenso können diese Kontaktplatten 21, 22, 122 aber auch durch einen Verbund aus zwei oder mehrer Metallschichten gebildet sein, welche beispielsweise hergestellt werden können, indem die einzelnen Schichten miteinander verwalzt werden. Beispielhaft zeigen die 25 und 26, welche ansonsten den 5 bzw. 6 entsprechen, obere Kontaktplatten 21 bzw. untere Kontaktplatten 22, die jeweils aus einer Schichtfolge mit drei Metallschichten 211, 210, 212 bzw. 221, 220, 222 gebildet sind. Die Kontaktschichten 211, 212, 221, 222 können beispielsweise aus Kupfer bestehen, die Metallschichten 210 und 220 beispielsweise aus Eisen.
  • Gemäß einem weiteren Beispiel können eine obere und/oder eine untere Kontaktplatte 21, 22, 122 auch aus AlSiC (Aluminiumsiliziumkarbid) bestehen. Mit diesem aber auch anderen Materialien lassen sich lineare thermische Ausdehnungskoeffizienten ähnlich denen von Halbleitermaterial einstellen. Beispielsweise können eine obere und/oder eine untere Kontaktplatte 21, 22, 122 einen linearen thermischen Ausdehnungskoeffizienten von kleiner oder gleich 6 ppm/K oder von kleiner oder gleich 5 ppm/K aufweisen. Beispielsweise können eine, mehrere oder eine jede der Kontaktplatten 21, 22, 122, unabhängig voneinander, einen linearen thermischen Ausdehnungskoeffizienten im Bereich von 4,8 ppm/K bis 8 ppm/K aufweisen. Als Materialien hierfür können z.B. Metallmatrix-Komposite (MMC) wie das bereits genannten AlSiC, aber auch andere MMC-Materialien eingesetzt werden.
  • Gemäß noch einem anderen, in 27 gezeigten Beispiel können eine obere und/oder eine untere Kontaktplatten 21, 22 (ebenso auch 122 gemäß den 8 bis 10) jeweils ein Plättchen 215 bzw. 225 aus Aluminiumnitrid (AlN) aufweisen, das, beispielsweise in einem Gießprozess, teilweise oder vollständig mit einer Aluminiumbeschichtung 216 bzw. 226 umhüllt wurde. 28 zeigt die Anordnung nach dem stoffschlüssigen Verbinden der Kontaktplatten 21, 22 mit dem Halbleiterchip 1.

Claims (17)

  1. Halbleiteranordnung umfassend: einen Halbleiterchip (1) mit – einem Halbleiterkörper (10), der eine Oberseite (10t) und eine der Oberseite (10t) entgegengesetzte Unterseite (10b) aufweist; – einer auf die Oberseite (10t) aufgebrachten oberen Chipmetallisierung (11); – einer auf die Unterseite (10b) aufgebrachten unteren Chipmetallisierung (12); eine metallische obere Kontaktplatte (21); eine metallische untere Kontaktplatte (22); eine als Lotschicht oder als Sinterschicht ausgebildete obere Verbindungsschicht (31), die zwischen der oberen Chipmetallisierung (11) und der oberen Kontaktplatte (21) angeordnet ist und diese stoffschlüssig miteinander verbindet; und eine als Lotschicht oder als Sinterschicht ausgebildete untere Verbindungsschicht (32), die zwischen der unteren Chipmetallisierung (12) und der unteren Kontaktplatte (22) angeordnet ist und diese stoffschlüssig miteinander verbindet.
  2. Halbleiteranordnung nach Anspruch 1, bei der die metallische obere Kontaktplatte (21) und die metallische untere Kontaktplatte (22) jeweils eine Dicke (d21, d22) von höchstens 2,5 mm aufweisen; und/oder die metallische obere Kontaktplatte (21) und die metallische untere Kontaktplatte (22) jeweils eine Dicke (d21, d22) von wenigstens 5 mm aufweisen.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, bei der die obere Chipmetallisierung (11) einen ebenen, ununterbrochenen Abschnitt (61) aufweist, der wenigstens 1 mm2 der Oberseite (10t) überdeckt; und/oder die untere Chipmetallisierung (12) einen ebenen, ununterbrochenen Abschnitt (62) aufweist, der wenigstens 1 mm2 der Unterseite (10b) überdeckt.
  4. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die Dicke (d61) eines jeden beliebigen ebenen und ununterbrochenen Abschnitts (61) der oberen Chipmetallisierung (11), der eine Grundfläche von wenigstens 1 mm2 aufweist, höchstens 8 µm beträgt; und/oder bei der die Dicke (d62) eines jeden beliebigen ebenen und ununterbrochenen Abschnitts (62) der unteren Chipmetallisierung (12), der eine Grundfläche von wenigstens 1 mm2 aufweist, höchstens 8 µm beträgt.
  5. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die obere Kontaktplatte (21) Molybdän aufweist oder aus Molybdän besteht; und/oder die untere Kontaktplatte (22) Molybdän aufweist oder aus Molybdän besteht.
  6. Halbleiteranordnung nach einem der Ansprüche 1 bis 5, bei der die obere Kontaktplatte (21) zwei Kupferschichten (211, 212) und eine zwischen diesen angeordnete erste Eisenschicht (210) umfasst, wobei sich die eine (212) der Kupferschichten (211, 212) auf der dem Halbleiterchip (1) zugewandten Seite und die andere (211) der Kupferschichten (211, 212) auf der dem Halbleiterchip (1) abgewandten Seite der ersten Eisenschicht (210) befindet; und/oder die untere Kontaktplatte (22) zwei Kupferschichten (221, 222) und eine zwischen diesen angeordnete zweite Eisenschicht (220) umfasst, wobei sich die eine (221) der Kupferschichten (221, 222) auf der dem Halbleiterchip (1) zugewandten Seite und die andere (222) der Kupferschichten (221, 222) auf der dem Halbleiterchip (1) abgewandten Seite der zweiten Eisenschicht (220) befindet.
  7. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die obere Kontaktplatte (21) aus Aluminiumsiliziumkarbid besteht und/oder die untere Kontaktplatte (22) aus Aluminiumsiliziumkarbid besteht.
  8. Halbleiteranordnung nach einem der Ansprüche 1 bis 7, bei der die obere Kontaktplatte (21) ein Plättchen (215) aus Aluminiumnitrid (AlN) aufweist, das teilweise oder vollständig von Aluminium (216) umhüllt ist; und/oder die untere Kontaktplatte (22) ein Plättchen (225) aus Aluminiumnitrid (AlN) aufweist, das teilweise oder vollständig von Aluminium (226) umhüllt ist.
  9. Halbleiteranordnung nach einem der vorangehenden Ansprüche, die kein Gehäuse aufweist; oder die kein Gehäuse aufweist, das sich über eine Ebene hinaus erstreckt, in der eine dem Halbleiterkörper (10) abgewandte Seite (100t, 100b) der oberen Kontaktplatte (21) oder der unteren Kontaktplatte (22, 122) verläuft.
  10. Halbleiteranordnung nach einem der vorangehenden Ansprüche umfassend: eine ebene obere Kontaktfläche (100t), die durch die dem Halbleiterkörper (10) abgewandte Seite (100t) der oberen Kontaktplatte (21) gebildet ist; eine ebene untere Kontaktfläche (100b), die durch die dem Halbleiterkörper (10) abgewandte Seite (100b) der unteren Kontaktplatte (22, 122) gebildet ist; wobei die obere Kontaktfläche (100t) und die untere Kontaktfläche (100b) die in Richtung zu ihren jeweiligen Flächennormalen am weitesten vorspringenden Teile der Halbleiteranordnung darstellen.
  11. Druckkontaktanordnung umfassend: ein elektrisch leitendes oberes Druckstück (51); ein elektrisch leitendes unteres Druckstück (52); eine oder mehrere Halbleiteranordnungen gemäß einem der vorangehenden Ansprüche, von denen jede zwischen dem oberen Druckstück (51) und dem unteren Druckstück (52) so eingespannt ist, dass – zwischen der oberen Kontaktplatte (21) und dem oberen Druckstück (51) ein elektrisch leitender Druckkontakt ausgebildet ist; und/oder – zwischen der unteren Kontaktplatte (22) und dem unteren Druckstück (52) ein elektrisch leitender Druckkontakt ausgebildet ist.
  12. Halbleiterchip (1) umfassend: einen Halbleiterkörper (10), der eine Oberseite (10t) und eine der Oberseite (10t) entgegengesetzte Unterseite (10b) aufweist; eine auf die Oberseite (10t) aufgebrachte obere Chipmetallisierung (11); und eine auf die Unterseite (10b) aufgebrachte untere Chipmetallisierung (12); wobei – die Dicke (d61) eines jeden beliebigen ebenen und ununterbrochenen Abschnitts (61) der oberen Chipmetallisierung (11), der eine Grundfläche von wenigstens 1 mm2 aufweist, höchstens 8 µm beträgt; und/oder – die Dicke (d62) eines jeden beliebigen ebenen und ununterbrochenen Abschnitts (62) der unteren Chipmetallisierung (12), der eine Grundfläche von wenigstens 1 mm2 aufweist, höchstens 8 µm beträgt.
  13. Verfahren zur Herstellung einer gemäß einem der Ansprüche 1 bis 10 ausgebildeten Halbleiteranordnung mit den Schritten: Bereitstellen eines Halbleiterchips (1), der – einen Halbleiterkörper (10) mit einer Kontaktseite (10t, 10b) aufweist; sowie – eine auf die Kontaktseite (10t, 10b) aufgebrachte Chipmetallisierung (11, 12, 112); Bereitstellen einer metallischen Kontaktplatte (21, 22, 122); Herstellen einer Sinterverbindung zwischen einer ersten Kontaktfläche der Chipmetallisierung (11, 12, 112) und einer zweiten Kontaktfläche der Kontaktplatte (21, 22, 122) durch – Aufbringen einer ersten Edelmetallschicht auf die erste Kontaktfläche, sofern diese nicht bereits als Edelmetalloberfläche ausgebildet ist; – Aufbringen einer zweiten Edelmetallschicht auf die zweite Kontaktfläche, sofern diese nicht bereits als Edelmetalloberfläche ausgebildet ist; – Aufbringen einer sinterfähigen Schicht (31', 32', 132'), die ein Edelmetallpulver umfasst, – auf die erste Kontaktfläche oder, sofern diese zuvor mit einer ersten Edelmetallschicht versehen wurde, auf die ersten Edelmetallschicht; und/oder – auf die zweite Kontaktfläche oder, sofern diese zuvor mit einer zweiten Edelmetallschicht versehen wurde, auf die zweite Edelmetallschicht; – Aneinanderpressen des Halbleiterchips (1) und der Kontaktplatte (21, 22) relativ zueinander so, dass die erste Kontaktfläche und die zweite Kontaktfläche einander zugewandt sind und sich die Paste (31', 32', 132') zwischen der ersten Kontaktfläche und der zweiten Kontaktfläche befindet; – Sintern der sinterfähigen Schicht (31', 32', 132'), während der Halbleiterchip (1) und die Kontaktplatte (21, 22) aneinandergepresst sind, indem die sinterfähige Schicht getempert wird.
  14. Verfahren nach Anspruch 13, bei dem die Paste (31', 32', 132') nach dem Auftragen und vor dem Tempern im Bereich von 180°C bis 300°C vorgesintert wird, indem sie, vor und/oder während der Halbleiterchip (1) und die Kontaktplatte (21, 22) aneinandergepresst sind, für eine Dauer von wenigstens 0,5 Sekunden in einem Temperaturbereich von 90°C bis 140°C getempert wird, wobei der Anpressdruck im Bereich von 0,01 N/mm2 bis 0,1 N/mm2 liegt.
  15. Verfahren nach Anspruch 13 oder 14, bei dem der Halbleiterchip (1) während des Temperns im Temperaturbereich von 180°C bis 300°C als Bestandteil eines noch nicht vereinzelten Wafers vorliegt, und bei dem der Wafer nach dem Sintern vereinzelt wird.
  16. Verfahren nach Anspruch 15, bei dem die Kontaktplatte (21, 22) zusammen mit dem Wafer vereinzelt wird.
  17. Verfahren nach Anspruch 15, bei dem die Kontaktplatte (21, 22) durch das Sintern im Temperaturbereich von 180°C bis 300°C nur mit einem Abschnitt des Wafers verbunden wird, der nach dem Vereinzeln des Wafers vollständiger Bestandteil des Halbleiterchips (1) ist.
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013216709A1 (de) * 2013-08-22 2015-02-26 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung
DE102013217801A1 (de) * 2013-09-05 2015-03-05 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102013217802A1 (de) * 2013-09-05 2015-03-05 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer halbleiterbaugruppe, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102014114973A1 (de) * 2014-10-15 2016-04-21 Infineon Technologies Ag Chipkontakt auf aktiver Fläche mit Beanspruchsschutz
EP3059761A3 (de) * 2015-02-17 2016-11-02 SFI Electronics Technology Inc. Oberflächenmontierbares bauelement mit einem oder mehreren chips zwischen zwei leiterplatten und verfahren zur herstellung davon
WO2017029082A1 (en) * 2015-08-14 2017-02-23 Danfoss Silicon Power Gmbh Method for manufacturing a semiconductor device and the corresponding device
CN107393884A (zh) * 2017-06-30 2017-11-24 西安中车永电电气有限公司 一种压接式igbt模块叠层组件及压接式igbt模块内部封装结构
WO2017215798A1 (de) * 2016-06-14 2017-12-21 Auto-Kabel Management Gmbh Leitungsintegrierter halbleiterschalter und verfahren zu dessen herstellung
DE102016125657A1 (de) * 2016-12-23 2018-06-28 Infineon Technologies Ag Verfahren zur herstellung einer elektronikbaugruppe und elektronikbaugruppe
EP3360154A2 (de) * 2015-10-08 2018-08-15 Heraeus Deutschland GmbH & Co. KG Verfahren zum verbinden einer substratanordnung mit einem elektronikbauteil mit verwendung eines auf eine kontaktierungsmaterialschicht aufgebrachten vorfixiermittels, entsprechende substratanordnung und verfahren zu ihrem herstellen
US10115646B2 (en) 2015-06-10 2018-10-30 Infineon Technologies Ag Semiconductor arrangement, semiconductor system and method of forming a semiconductor arrangement
CN109659280A (zh) * 2018-12-27 2019-04-19 西安中车永电电气有限公司 一种压接式igbt内部封装结构
CN111739808A (zh) * 2020-07-07 2020-10-02 黄山市恒悦电子有限公司 一种环保螺栓型电力电子整流芯片成型工艺
EP4322204A1 (de) * 2022-08-11 2024-02-14 Siemens Aktiengesellschaft Gesintertes leistungselektronisches modul

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2550562A1 (de) * 1974-11-13 1976-05-20 Gen Electric Anordnung aus metallischer platte und halbleiter und verfahren zur herstellung derselben
US5221851A (en) * 1991-02-22 1993-06-22 Asea Brown Boveri Ltd. Controlled-turn-off high-power semiconductor component
EP1772900A2 (de) * 2005-10-05 2007-04-11 Semikron Elektronik GmbH & Co. KG Patentabteilung Anordnung mit mindestens einem Leistungshalbleiterbauelement und Herstellungsverfahren eines Leistungshalbleiterbauelements, welches einen Schritt Drucksintern beinhaltet
DE102008055138A1 (de) * 2008-12-23 2010-07-01 Robert Bosch Gmbh Hochtemperaturbeständige lötmittelfreie Bauelementstruktur und Verfahren zum elektrischen Kontaktieren
EP2278616A2 (de) * 2009-07-22 2011-01-26 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul mit einem Sandwich mit einem Leistungshalbleiterbauelement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2550562A1 (de) * 1974-11-13 1976-05-20 Gen Electric Anordnung aus metallischer platte und halbleiter und verfahren zur herstellung derselben
US5221851A (en) * 1991-02-22 1993-06-22 Asea Brown Boveri Ltd. Controlled-turn-off high-power semiconductor component
EP1772900A2 (de) * 2005-10-05 2007-04-11 Semikron Elektronik GmbH & Co. KG Patentabteilung Anordnung mit mindestens einem Leistungshalbleiterbauelement und Herstellungsverfahren eines Leistungshalbleiterbauelements, welches einen Schritt Drucksintern beinhaltet
DE102008055138A1 (de) * 2008-12-23 2010-07-01 Robert Bosch Gmbh Hochtemperaturbeständige lötmittelfreie Bauelementstruktur und Verfahren zum elektrischen Kontaktieren
EP2278616A2 (de) * 2009-07-22 2011-01-26 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul mit einem Sandwich mit einem Leistungshalbleiterbauelement

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013216709B4 (de) * 2013-08-22 2021-03-25 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung
US9984928B2 (en) 2013-08-22 2018-05-29 Infineon Technologies Ag Method for producing a number of chip assemblies and method for producing a semiconductor arrangement
DE102013216709A1 (de) * 2013-08-22 2015-02-26 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung
US9589859B2 (en) 2013-08-22 2017-03-07 Infineon Technologies Ag Semiconductor arrangement, method for producing a number of chip assemblies and method for producing a semiconductor arrangement
CN104425413A (zh) * 2013-09-05 2015-03-18 英飞凌科技股份有限公司 半导体装置及其制造和运行方法和制造半导体组件的方法
CN104425473B (zh) * 2013-09-05 2017-09-29 英飞凌科技股份有限公司 半导体装置及制造和运行方法和制造多个芯片组件的方法
DE102013217801B4 (de) 2013-09-05 2019-07-18 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102013217802B4 (de) 2013-09-05 2020-01-09 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
CN104425473A (zh) * 2013-09-05 2015-03-18 英飞凌科技股份有限公司 半导体装置及制造和运行方法和制造多个芯片组件的方法
US9620459B2 (en) 2013-09-05 2017-04-11 Infineon Technologies Ag Semiconductor arrangement, method for producing a semiconductor module, method for producing a semiconductor arrangement and method for operating a semiconductor arrangement
CN104425413B (zh) * 2013-09-05 2017-09-15 英飞凌科技股份有限公司 半导体装置及其制造和运行方法和制造半导体组件的方法
DE102013217801A1 (de) * 2013-09-05 2015-03-05 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
US9818730B2 (en) 2013-09-05 2017-11-14 Infineon Technologies Ag Semiconductor arrangement, method for producing a number of chip assemblies, method for producing a semiconductor arrangement and method for operating a semiconductor arrangement
DE102013217802A1 (de) * 2013-09-05 2015-03-05 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer halbleiterbaugruppe, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102014114973B4 (de) * 2014-10-15 2020-10-01 Infineon Technologies Ag Einpress-Package mit Chipkontakt auf aktiver Fläche mit Beanspruchsschutz und Verfahren zur Herstellung desselben
DE102014114973A1 (de) * 2014-10-15 2016-04-21 Infineon Technologies Ag Chipkontakt auf aktiver Fläche mit Beanspruchsschutz
EP3059761A3 (de) * 2015-02-17 2016-11-02 SFI Electronics Technology Inc. Oberflächenmontierbares bauelement mit einem oder mehreren chips zwischen zwei leiterplatten und verfahren zur herstellung davon
US10115646B2 (en) 2015-06-10 2018-10-30 Infineon Technologies Ag Semiconductor arrangement, semiconductor system and method of forming a semiconductor arrangement
US10607962B2 (en) 2015-08-14 2020-03-31 Danfoss Silicon Power Gmbh Method for manufacturing semiconductor chips
WO2017029082A1 (en) * 2015-08-14 2017-02-23 Danfoss Silicon Power Gmbh Method for manufacturing a semiconductor device and the corresponding device
EP3360154A2 (de) * 2015-10-08 2018-08-15 Heraeus Deutschland GmbH & Co. KG Verfahren zum verbinden einer substratanordnung mit einem elektronikbauteil mit verwendung eines auf eine kontaktierungsmaterialschicht aufgebrachten vorfixiermittels, entsprechende substratanordnung und verfahren zu ihrem herstellen
WO2017215798A1 (de) * 2016-06-14 2017-12-21 Auto-Kabel Management Gmbh Leitungsintegrierter halbleiterschalter und verfahren zu dessen herstellung
CN109478749A (zh) * 2016-06-14 2019-03-15 自动电缆管理有限公司 导线集成半导体开关以及其生产方法
US10840207B2 (en) 2016-06-14 2020-11-17 Auto-Kabel Management Gmbh Line-integrated switch and method for producing a line-integrated switch
DE102016125657A1 (de) * 2016-12-23 2018-06-28 Infineon Technologies Ag Verfahren zur herstellung einer elektronikbaugruppe und elektronikbaugruppe
DE102016125657B4 (de) * 2016-12-23 2020-03-26 Infineon Technologies Ag Verfahren zur herstellung einer elektronikbaugruppe und elektronikbaugruppe
CN107393884A (zh) * 2017-06-30 2017-11-24 西安中车永电电气有限公司 一种压接式igbt模块叠层组件及压接式igbt模块内部封装结构
CN107393884B (zh) * 2017-06-30 2024-04-26 西安中车永电电气有限公司 一种压接式igbt模块叠层组件及压接式igbt模块内部封装结构
CN109659280A (zh) * 2018-12-27 2019-04-19 西安中车永电电气有限公司 一种压接式igbt内部封装结构
CN111739808A (zh) * 2020-07-07 2020-10-02 黄山市恒悦电子有限公司 一种环保螺栓型电力电子整流芯片成型工艺
CN111739808B (zh) * 2020-07-07 2024-03-29 黄山市恒悦电子有限公司 一种环保螺栓型电力电子整流芯片成型工艺
EP4322204A1 (de) * 2022-08-11 2024-02-14 Siemens Aktiengesellschaft Gesintertes leistungselektronisches modul
WO2024033017A1 (de) * 2022-08-11 2024-02-15 Siemens Aktiengesellschaft Gesintertes leistungselektronisches modul

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