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DE102012204420B4 - Halbleitervorrichtung - Google Patents

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DE102012204420B4
DE102012204420B4 DE102012204420.5A DE102012204420A DE102012204420B4 DE 102012204420 B4 DE102012204420 B4 DE 102012204420B4 DE 102012204420 A DE102012204420 A DE 102012204420A DE 102012204420 B4 DE102012204420 B4 DE 102012204420B4
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Abstract

Halbleitervorrichtung mit:einem Halbleitersubstrat (1) mit einer ersten Hauptoberfläche (1A) und einer zweiten Hauptoberfläche (1B), die einander gegenüberliegen,einem ersten und einem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32), von denen jeder einen Isoliertgateaufbau auf einer Seite der ersten Hauptoberfläche (1A) und eine Emitterregion (3) eines ersten Leitungstyps aufweist, die in der ersten Hauptoberfläche (1A) ausgebildet ist, um den Fluss eines Hauptstroms zwischen der ersten Hauptoberfläche (1A) und der zweiten Hauptoberfläche (1B) zu ermöglichen,einem Stabilisierungsplattenabschnitt (33), der in einer Region in der ersten Hauptoberfläche (1A) ausgebildet ist, die zwischen dem ersten und dem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32) liegt, undeiner Emitterelektrode (11), die auf der ersten Hauptoberfläche (1A) vorhanden ist,wobei der Stabilisierungsplattenabschnitt (33) eine erste Stabilisierungsplatte (5b) aufweist, die so angeordnet ist, dass sie dem ersten Isoliertgate-Feldeffektransistorabschnitt (32) am nächstgelegenen ist, sowie eine zweite Stabilisierungsplatte (5b), die so angeordnet ist, dass sie dem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32) am nächstgelegenen ist, undwobei die Emitterelektrode (11) mit der Emitterregion (3) sowohl des ersten als auch des zweiten Isoliertgate-Feldeffekttransistorabschnitts (32) elektrisch verbunden ist, mit sowohl der ersten Stabilisierungsplatte (5b) als auch der zweiten Stabilisierungsplatte (5b) elektrisch verbunden ist, und mit einer dazwischengefügten Isolationsschicht (4b) auf der gesamten ersten Hauptoberfläche (1A) angeordnet ist, die zwischen der ersten Stabilisierungsplatte (5b) und der zweiten Stabilisierungsplatte (5b) liegt,wobei sowohl der erste als auch der zweite Isoliertgate-Feldeffekttransistorabschnitt (32) eine Bodykontaktregion (6) eines zweiten Leitungstyps beinhalten, die in der ersten Hauptoberfläche (1A) des Halbleitersubstrats (1) ausgebildet ist, sowie eine Gateelektrode (5a),wobei die Emitterelektrode (11) in einer Draufsicht bezüglich einer Region, die zwischen einer Region in dem ersten Isoliertgate-Feldeffekttransistorabschnitt (32), in der die Emitterregion (3) und die Bodykontaktregion (6) ausgebildet sind, und einer Region in dem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32), in der die Emitterregion (3) und die Bodykontaktregion (6) ausgebildet sind, liegt, in einer Endregion, die auf der Seite eines Endabschnitts in einer Längsrichtung der Gateelektrode (5a) liegt, elektrisch mit der ersten und der zweiten Stabilisierungsplatte (5b) verbunden ist,wobei die Halbleitervorrichtung weiterhin eine leitende Schicht (5b) aufweist, welche sich mit der dazwischengefügten Isolationsschicht (4b) über die erste Hauptoberfläche (1A) so erstreckt, dass die erste und die zweite Stabilisierungsplatte (5b) miteinander verbunden werden,wobei die leitende Schicht (5b) in der Endregion angeordnet ist,die Emitterelektrode (11) sowohl mit der ersten als auch mit der zweiten Stabilisierungsplatte (5b) in der Region, die zwischen der Region im ersten Isoliertgate-Feldeffekttransistorabschnitt (32) und der Region im zweiten Isoliertgate-Feldeffekttransistorabschnitt (32) liegt, nicht direkt elektrisch verbunden ist, unddie Emitterelektrode (11) sowohl mit der ersten als auch der zweiten Stabilisierungsplatte (5b) in der Endregion durch die leitende Schicht (5b) zumindest in einem Bereich, in dem die leitende Schicht (5b) mit der ersten oder der zweiten Stabilisierungsplatte (5b) überlappt und in einem Bereich der Endregion, der zwischen der ersten Stabilisierungsplatte (5b) und der zweiten Stabilisierungsplatte (5b) liegt, elektrisch verbunden ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung mit mindestens zwei Isoliertgate-Feldeffekttransistorabschnitten, die einen Stromfluss eines Hauptstroms zwischen gegenüberliegenden Hauptoberflächen eines Halbleitersubstrats ermöglichen.
  • Auf dem Gebiet der Halbleitervorrichtungen mit hoher Spannungsfestigkeit zum Steuern einer Spannung, die einige hundert Volt übersteigt, ist ein Strom, der dabei gehandhabt wird, ebenfalls hoch und deshalb sind Elementeigenschaften erforderlich, durch die die Wärmeentwicklung, d.h. der Verlust, herabgedrückt werden. Zusätzlich ist für ein Verfahren zum Ansteuern eines Gates zur Kontrolle solch einer Spannung und solch eines Stroms ein spannungsgesteuertes Element mit einer kleinen Ansteuerschaltung und einem niedrigen Verlust darin wünschenswert.
  • Aus den oben beschriebenen Gründen hat sich auf diesem Gebiet ein Bipolartransistor mit isoliertem Gate, d.h. ein IGBT, als ein Element etabliert, das mit einer Spannung angesteuert werden kann und einen niedrigen Verlust aufweist. Ein Aufbau dieses IGBT ist ein Aufbau, der angesehen werden kann als Beibehalten einer Spannungsfestigkeit durch Erniedrigen der Dotierungskonzentration in einer Drain eines MOS-(Metall-Oxid-Halbleiter)-Transistors, wobei die Drainseite eine Diode ist zum Verringern des Drainwiderstands.
  • WO 2011/111500 A1 beschreibt eine Halbleitervorrichtung, bei der streifenartigen Gategräben auf einer Hauptoberfläche einer n-Typ-Driftschicht ausgebildet sind. Jeder Graben weist ein Gate-Polysilizium auf, das mit einer Gateelektrode verbunden ist. Zwischen den Gategräben sind ein oder mehrere Dummy-Gräben ausgebildet. In jedem Dummy-Graben ist ein Dummy-Polysilizium so ausgebildet, dass es vom Gate-Polysilizium beabstandet ist und ein Gate-Oxidfilm zwischen einer Grabenoberfläche und dem Dummy-Polysilizium vorhanden ist. Das Dummy-Polysilizium kann mit einer Emitterelektrode verbunden werden.
  • DE 10 2008 052 422 A1 offenbart eine Halbleitervorrichtung mit isoliertem Gate vom Grabentyp. Die Gräben sind ausgehend von einer Oberfläche eines Halbleitersubstrats durch eine Basisschicht und eine Speicherschicht elektrischer Ladung hindurch in dem Substrat ausgebildet. In den Gräben ist eine Gateelektrode oder ein Blindgate ausgebildet. Eine Breite eines Abschnitts der Speicherschicht elektrischer Ladung in einer Richtung, entlang der eine Gateelektrode und ein Blindgate ausgerichtet sind, ist auf höchstens 1,4µm gesetzt.
  • JP 2010-135677 A beschreibt eine Halbleitervorrichtung mit isoliertem Gate vom Grabentyp. Die Halbleitervorrichtung weist eine Zellenregion und eine Außenregion um die Zellenregion herum auf. In der Zellenregion sind mehrere Gräben ausgebildet, die eine Gateelektrode oder eine Dummy-Gateelektrode aufweisen. Die Dummy-Gateelektrode ist mit einem der Schutzringe verbunden, die in der Außenregion ausgebildet sind.
  • JP 2010-050211 A offenbart eine Halbleitervorrichtung mit isoliertem Gate vom Grabentyp. Die Halbleitervorrichtung weist einen Gate-Graben und einen Dummy-Graben auf. Eine Dummy-Gateelektrode ist im Dummy-Graben angeordnet und ist durch eine leitende Schicht mit einer Emitterelektrode elektrisch verbunden.
  • Da bei solch einem IGBT die Diode in einem Bipolarbetrieb arbeitet, wird hier eine Source des MOS-Transistors des IGBT als ein Emitter bezeichnet und die Drainseite wird Kollektorseite genannt.
  • Bei dem IGBT, der ein spannungsgesteuertes Element ist, wird im Allgemeinen eine Spannung von einigen hundert Volt zwischen Kollektor und Emitter angelegt und die Spannung wird durch eine Gatespannung von einigen ± V bis einigen ± 10V gesteuert. In vielen Fällen wird ein IGBT als ein Schaltelement in einem Wechselrichter verwendet. Während sich der IGBT in einem AN-Zustand befindet, fließt ein hoher Strom zwischen dem Kollektor und dem Emitter und eine Spannung zwischen dem Kollektor und dem Emitter erniedrigt sich. Während sich der IGBT in einem AUS-Zustand befindet, fließt ein geringer Strom zwischen dem Kollektor und dem Emitter und eine Spannung zwischen dem Kollektor und dem Emitter steigt an.
  • Da ein IGBT wie oben beschrieben arbeitet, kann normalerweise der Verlust in dem IGBT eingeteilt werden in eine AN-Zustands-Verlustleistung, welche ein Produkt eines Stroms und einer Spannung während des AN-Zustands ist, und einen Schaltverlust zur Zeit des Übergangs, bei dem das Umschalten zwischen dem AN-Zustand und dem AUS-Zustand durchgeführt wird. Da ein Produkt des Leckstroms und der Spannung während des AUS-Zustands sehr gering ist, wird es vernachlässigt.
  • Andererseits ist es sogar in einem anormalen Zustand, wie beispielsweise beim Kurzschluss durch eine Last, wichtig, ebenfalls eine Zerstörung des Elementes zu verhindern. In solch einem Fall wird ein Gate angeschaltet, während eine Versorgungsspannung von einigen 100V zwischen dem Kollektor und dem Emitter anliegt und es fließt ein hoher Strom.
  • Bei einem IGBT mit solch einem Aufbau, bei dem ein MOS-Transistor und eine Diode hintereinandergeschaltet sind, wird ein Maximalstrom durch einen Sättigungsstrom des MOS-Transistors begrenzt. Sogar zur Zeit des oben erwähnten Kurzschlusses wird daher ein Strom begrenzt und eine Zerstörung eines Elementes aufgrund der Wärmeentwicklung kann für einen gewissen Zeitraum verhindert werden.
  • Bei bekannten IGBTs hat sich zur weiteren Verringerung des Verlustes ein Grabengate-Typ-IGBT etabliert, in dem ein Grabengate angewendet wird, das durch einen Graben in einer Oberfläche eines Elements und Einbetten einer Gateelektrode darin ausgebildet wurde (siehe beispielsweise die japanischen Patentoffenlegungsschriften JP H09-331 063 A , JP H08-167 711 A , JP H11-330 466 A , JP 2010-10 556 A , JP 2002-16 252 A und JP 2001-244 325 A ) . Da ein Grabengate-Typ-IGBT ein Element ist, bei dem ein MOS-Transistorabschnitt in der Größe verringert wurde, ist seine Gatekapazität erhöht. Zusätzlich wird ein Sättigungsstrom zur Zeit eines Kurzschlusses sehr hoch und deshalb ist die Verlustleistung groß und der IGBT neigt dazu, nach einem kurzen Zeitraum auszufallen.
  • Weiterhin war in den vergangenen Jahren das Phänomen bekannt, dass zur Zeit eines Kurzschlusses eine Oszillation in einer Gatespannung, einem Gatestrom, einer Kollektor/Emitter-Spannung und einem Kollektorstrom aufgrund einer Rückkopplungskapazität eines IGBT auftritt, was in einer Fehlfunktion resultiert. Dies ist beispielsweise in dem Dokument von M. Takei, Y. Minoya, N. Kumagai, K. Sakurai, „Analysis of IPM Current Oscillation under Short Circuit Condition", Proceedings of 1998 International Symposium on Power Semiconductor Devices & Ics, S. 89 beschrieben. Solch ein Oszillationsphänomen aufgrund einer Rückkopplungskapazität wurde zu einem ernsten Problem in einem Element mit einer großen Gatekapazität, wie beispielsweise einem Grabengate-Typ-IGBT.
  • Um diesem Problem zu begegnen, wurde ein Aufbau vorgeschlagen, bei dem eine Gatekapazität herabgedrückt wird, indem ein Dummy-Graben verwendet wird, welcher ein Graben ist, der nicht elektrisch mit einer Gateelektrode verbunden ist. Weiterhin schlägt WO 2002/058160 A1 einen Aufbau vor, der eine Unterdrückung der Oszillation zur Zeit des Kurzschlusses gestattet.
  • Da in den obigen bekannten Beispielen ein Anteil der Dummy-Gräben (hier im Folgenden als Stabilisierungsplatte oder Graben für eine Stabilisierungsplatte bezeichnet) in einer Halbleitervorrichtung mit einer hohen Spannungsfestigkeit, wie beispielsweise einem Grabengate-Typ-IGBT, erhöht ist zum Herabdrücken der Oszillation zur Zeit eines Kurzschlusses, wachsen eine AN-Spannung (Vce(sat)) und eine Verlustleistung im AN-Zustand an und daher kann die Anzahl der Dummy-Gräben nicht hinreichend vergrößert werden.
  • Die vorliegende Erfindung wurde gemacht angesichts der oben beschriebenen Probleme und eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Halbleitervorrichtung, die in der Lage ist, eine niedrige AN-Spannung zu erzielen und auf einfache Weise die Kurzschlussfähigkeit zu verbessern, sogar wenn ein Anteil der Gräben für die Stabilisierungsplatte vergrößert ist zum Zwecke der Unterdrückung der Oszillation zur Zeit eines Kurzschlusses.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Gemäß der vorliegenden Erfindung ist die Emitterelektrode mit einer dazwischengefügten Isolationsschicht auf der gesamten ersten Hauptoberfläche zwischen der ersten und der zweiten Stabilisierungsplatte angeordnet, und zwar ist die Emitterelektrode nicht durch ein Kontaktloch mit der ersten Hauptoberfläche zwischen der ersten und der zweiten Stabilisierungsplatte verbunden. Während des AN-Zustands fließt deshalb ein geringer Strom in dem Stabilisierungsplattenabschnitt und der Stromfluss konzentriert sich in dem Isoliertgate-Feldeffekttransistorabschnitt, wodurch eine AN-Spannung verringert ist.
  • Aufgrund des Verbindungsaufbaus zwischen der Stabilisierungsplatte und der Emitterelektrode bei der Halbleitervorrichtung gemäß der vorliegenden Erfindung kann des Weiteren ein Transistorabschnitt in der Größe verringert werden. Deshalb fließt ein Strom zu dem Transistorabschnitt in noch konzentrierter Weise und somit kann die AN-Spannung weiter verringert werden. Da die Halbleitervorrichtung in der Größe verringert werden kann, kann ein Anteil der Gräben für die Stabilisierungsplatte auf einfache Weise erhöht werden. Deshalb kann die AN-Spannung weiter abgesenkt werden, eine Verringerung der effektiven Gateweite wird ebenfalls erleichtert, ein Sättigungsstrom wird verringert und eine Kurzschlussfähigkeit kann verbessert werden. Da die Stabilisierungsplatte auf ein Emitterpotential gesetzt werden kann, obwohl die Halbleitervorrichtung in der Größe verringert ist, kann weiterhin gemäß dem Verbindungsaufbau zwischen der Stabilisierungsplatte und der Emitterelektrode bei der Halbleitervorrichtung der vorliegenden Erfindung eine Gatekapazität verringert werden und eine Oszillation zur Zeit eines Kurzschlusses kann herabgedrückt werden.
  • Wie oben beschrieben, kann eine Halbleitervorrichtung erhalten werden, die in der Lage ist, eine niedrige AN-Spannung zu erzielen und auf einfache Weise eine Kurzschlussfähigkeit zu verbessern.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen. Von den Figuren zeigen:
    • 1 eine schematische Draufsicht, die in schematischer Weise einen Aufbau eines Chips einer Halbleitervorrichtung in einer ersten Ausführungsform zeigt,
    • 2 eine Teilaufsicht, die in schematischer Weise einen Aufbau der Halbleitervorrichtung in der ersten Ausführungsform zeigt und eine Region S in 1 vergrößert zeigt,
    • 3 eine Querschnittsansicht entlang der Linie III-III in 2 bei Betrachtung in Richtung des Pfeils,
    • 4 eine Querschnittansicht entlang der Linie IV-IV in 2 bei Betrachtung in Richtung des Pfeils,
    • 5 eine Querschnittsansicht entlang der Linie V-V in 2 bei Betrachtung in der Richtung des Pfeils,
    • 6 eine Querschnittsansicht entlang der Linie VI-VI in 2 bei Betrachtung in einer Richtung des Pfeils,
    • 7 eine Teilaufsicht, die in schematischer Weise einen Aufbau einer Halbleitervorrichtung in einem Vergleichsbeispiel zeigt,
    • 8 eine Querschnittsansicht entlang der Linie VIII-VIII in 7 bei Betrachtung in einer Richtung des Pfeils,
    • 9 ein Diagramm, das die Beziehung zwischen einem Sättigungsstrom und einer AN-Spannung zeigt,
    • 10 ein Diagramm, das die Mesabreitenabhängigkeit eines AN-Spannungs-Verringerungseffekts zeigt,
    • 11 ein Diagramm, das die Beziehung zwischen einem Anteil der Gräben für die Stabilisierungsplatte und einer AN-Spannung zeigt,
    • 12A und 12B Diagramme, die die Stromdichte und einen Strompfad in einem Element der Halbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung entsprechend zeigen,
    • 13A und 13B Diagramme, die die Stromdichte bzw. einen Strompfad in einem Element der Halbleitervorrichtung in dem Vergleichsbeispiel zeigen,
    • 14 ein Diagramm, das eine Ladungsträgerkonzentrationsverteilung in jedem Vorrichtungsaufbau zeigt,
    • 15 eine vergrößerte Ansicht der Seite der Emitterregion in 14,
    • 16 ein Diagramm, das die Beziehung zwischen einem Anteil der Gräben für die Stabilisierungsplatte und einem Sättigungsstrom zeigt,
    • 17 ein Diagramm, das die Beziehung zwischen einer AN-Spannung Vce(sat) und dem Schaltverlust Eoff zeigt,
    • 18 ein Diagramm, das die Beziehung zwischen einer Grabentiefe ausgehend von einem P/N-Übergang und einer Spannungsfestigkeit zeigt,
    • 19 ein Diagramm, das die Veränderung der elektrischen Feldstärke mit der Tiefe zeigt,
    • 20 ein Diagramm, das eine Beziehung zwischen einer Grabentiefe ausgehend von einem P/N-Übergang und einer AN-Spannung zeigt,
    • 21 eine Teilaufsicht, die in schematischer Weise eine Abwandlung einer Halbleitervorrichtung in einer Ausführungsform zeigt, die so ausgestaltet ist, dass ein Kontaktloch für die elektrische Verbindung zwischen einer Emitterelektrode und einer leitenden Schicht 5b1 in einem Dummy-Graben in einer Region angeordnet ist, die zwischen den p+-Dotierungsregionen 6 liegt,
    • 22 eine Querschnittsansicht entlang der Linie XXII-XXII in 21 bei Betrachtung in einer Richtung des Pfeils,
    • 23 eine Teilaufsicht, die in schematischer Weise eine weitere Abwandlung einer Halbleitervorrichtung in einer Ausführungsform zeigt, die so ausgestaltet ist, dass ein Kontaktloch für die elektrische Verbindung zwischen einer Emitterelektrode und der leitenden Schicht 5b1 in einem Dummy-Graben in einer Region angeordnet ist, die zwischen den p+-Dotierungsregionen 6 liegt,
    • 24 eine Querschnittsansicht entlang der Linie XXIV-XXIV in 23 bei Betrachtung in Pfeilrichtung,
    • 25 eine schematische Draufsicht, die einen Aufbau einer Halbleitervorrichtung in einer weiteren Ausführungsform zeigt,
    • 26 eine schematische Draufsicht, die einen Aufbau einer Halbleitervorrichtung in noch einer anderen Ausführungsform zeigt,
    • 27 eine schematische Draufsicht, die einen Aufbau einer Halbleitervorrichtung in noch einer weiteren Ausführungsform zeigt, und
    • 28 eine Querschnittsansicht eines IGBT mit einem Planargate-Aufbau.
  • Eine Halbleitervorrichtung bei einer Ausführungsform der vorliegenden Erfindung wird hier im Folgenden unter Bezugnahme auf die Zeichnungen beschrieben. Wenn die Anzahl, eine Menge oder dergleichen in der unten beschriebenen Ausführungsform erwähnt wird, ist dadurch der Umfang der vorliegenden Erfindung nicht notwendigerweise auf diese Anzahl, Menge oder dergleichen beschränkt, falls nichts anderes spezifiziert ist. Zusätzlich kann es sein, dass gleiche oder entsprechende Elemente mit den gleichen Bezugszeichen versehen sind und eine redundante Beschreibung nicht wiederholt wird.
  • Erste Ausführungsform
  • Ein Aufbau einer Halbleitervorrichtung in der vorliegenden Ausführungsform wird anfänglich unter Bezugnahme auf 1 bis 6 beschrieben.
  • Zunächst Bezug nehmend auf 1 ist ein IGBT-Ausbildungsbereich 40 in einem Zentralabschnitt des Halbleiterchips 100 ausgebildet und ein Randabschlussbereich 41 ist so angeordnet, dass er den IGBT-Ausbildungsbereich 40 umgibt, wenn ein Halbleiterchip 100 zweidimensional betrachtet wird. Eine Mehrzahl von Emitterelektroden 11 ist in dem IGBT-Ausbildungsbereich 40 ausgebildet.
  • Hauptsächlich Bezug nehmend auf 2 und 3 ist diese Halbleitervorrichtung ein Grabengate-Typ-IGBT, der auf einem Halbleitersubstrat 1 mit einer Dicke von beispielsweise 40 µm bis 700 µm ausgebildet ist. Das Halbleitersubstrat 1 weist eine erste Hauptoberfläche (eine obere Oberfläche) 1A und eine zweite Hauptoberfläche (eine untere Oberfläche) 1B auf, die einander gegenüberliegen. Ein Siliciumsubstrat, das als Halbleitersubstrat 1 dient, weist eine n--Region (eine n--Driftregion) 1c (eine erste Region) mit einer Dotierungskonzentration von beispielsweise 1×1012 bis 1×1016 cm-3 auf.
  • In dem Halbleitersubstrat 1 ist auf einer Seite der ersten Hauptoberfläche 1A dieser n--Region 1c eine p-Typ-Bodyregion 2 mit einer Konzentration von beispielsweise 1×1016 bis 1×1018 cm-3 ausgebildet, die in einer Tiefe bis ungefähr 3 µm ausgehend von der ersten Hauptoberfläche 1A liegt und aus einem p-Typ-Halbleiter besteht. Eine n-Typ-Dotierungsregion 14 (eine zweite Region), deren Dotierungskonzentration höher als jene der n--Region 1c und niedriger als die Dotierungskonzentration der p-Typ-Bodyregion 2 ist, ist zwischen der n--Region 1c und der p-Typ-Bodyregion 2 ausgebildet. In der p-Typ-Bodyregion 2 in der ersten Hauptoberfläche 1A ist eine n-Typ-Emitterregion 3 mit einer Konzentration, die beispielsweise nicht niedriger als 1×1019 cm-3 ist, in einer Tiefe bis ungefähr 0,5 µm ausgehend von der ersten Hauptoberfläche 1A angesiedelt. Die n-Typ-Emitterregion 3 ist aus einem n-Typ-Halbleiter ausgebildet.
  • Hauptsächlich Bezug nehmend auf 2 und 4 ist in der ersten Hauptoberfläche 1A eine p+-Diffusionsregion (eine p+-Bodykontaktregion) 6 mit einer Konzentration von ungefähr 1×1020 cm-3 angrenzend an die n-Typ-Emitterregion 3 ausgebildet zum Herstellen eines Kontakts mit niedrigem Widerstand zu der p-Typ-Bodyregion 2.
  • Hauptsächlich Bezug nehmend auf 3 und 4 ist in der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 ein Graben für das Gate 1a ausgebildet, der die n--Region 1c durch die p-Typ-Bodyregion 2 und die n-Typ-Diffusionsregion 14 hindurch erreicht. Dieser Graben für das Gate 1a hat eine Tiefe von beispielsweise 3 µm bis 10 µm ausgehend von der ersten Hauptoberfläche 1A.
  • Auf einer Innenfläche des Grabens für das Gate 1a ist ein Gateisolationsfilm 4a ausgebildet, der beispielsweise aus einem Siliciumoxidfilm mit einer Dicke von 30 nm bis 200 nm ausgebildet ist. Eine Gateelektrode 5a, die aus einem Material mit einem niedrigen Widerstand besteht (beispielsweise polykristallines Silicium, in das Phosphor mit hoher Konzentration eingebracht wurde), ist so ausgebildet, dass sie das Innere des Grabens für das Gate 1a ausfüllt.
  • Somit bilden der Graben für das Gate 1a, der Gateisolationsfilm 4a und die Gateelektrode 5a einen Isoliertgate-Aufbau auf der Seite der ersten Hauptoberfläche 1A des Halbleitersubstrats 1. Zusätzlich bilden die n--Region 1c, die n-Typ-Emitterregion 3 und der Graben für das Gate 1a einen Isoliertgate-Feldeffekttransistorabschnitt (hier ein MOS-Transistorabschnitt) 32 mit der n--Region 1c als Drain und der n-Typ-Emitterregion 3 als Source. Dieser MOS-Transistorabschnitt 32 erlaubt das Fließen eines Hauptstroms zwischen der ersten Hauptoberfläche 1A und der zweiten Hauptoberfläche 1B des Halbleitersubstrats 1.
  • Eine Mehrzahl von MOS-Transistorabschnitten 32 ist in der ersten Hauptoberfläche 1A angeordnet und ein Stabilisierungsplattenabschnitt 33 ist in einer Region der ersten Hauptoberfläche 1A angeordnet, die zwischen zwei MOS-Transistorabschnitten 32 liegt. Dieser Stabilisierungsplattenabschnitt 33 weist beispielsweise zwei Dummy-Gräben auf. Jeder dieser beiden Dummy-Gräben weist einen Graben für die Stabilisierungsplatte 1b, einen Stabilisierungsplattenisolationsfilm 4b und eine Stabilisierungsplatte 5b auf. Es wird bemerkt, dass die Anzahl der Dummy-Gräben, die in dem Stabilisierungsplattenabschnitt 33 ausgebildet ist, nicht auf zwei begrenzt ist und drei oder mehr Dummy-Gräben vorgesehen werden können.
  • Der Graben für die Stabilisierungsplatte 1b ist so ausgebildet, dass er ausgehend von der ersten Hauptoberfläche 1A durch die p-Typ-Bodyregion 2 und die n-Typ-Diffusionsregion 14 hindurch die n--Region 1c erreicht. Der Graben für die Stabilisierungsplatte 1b hat eine Tiefe von beispielsweise 3 µm bis 10 µm ausgehend von der ersten Hauptoberfläche 1A des Halbleitersubstrats 1. Ein Abstand bzw. Rasterabstand (englisch: pitch) (Wpitch) zwischen Gräben für die Stabilisierplatte 1b sowie zwischen einem Graben für das Gate 1a und einem benachbarten Graben für die Stabilisierungsplatte 1b wird auf beispielsweise 0,5µm bis 6,0 µm gesetzt.
  • Ein Rasterabstand zwischen den Gräben für die Stabilisierungsplatte 1b ist vorzugsweise der gleiche wie ein Rasterabstand zwischen dem Graben für das Gate 1a und dem benachbarten Graben für die Stabilisierungsplatte 1b zum Verbessern einer Spannungsfestigkeit. Weiterhin sind in einem Fall, in dem drei oder mehr Dummy-Gräben vorgesehen sind, die Abstände zwischen den Gräben für die Stabilisierungsplatte 1b (Stabilisierungsplattengräben 1b) vorzugsweise zueinander gleich. Insbesondere sind die Abstände zwischen der Mehrzahl von Gräben einschließlich des Grabens für das Gate 1a und des Grabens für die Stabilisierungsplatte 1b vorzugsweise zueinander gleich.
  • Wie in dem Falle des Grabens für das Gate 1a ist der Stabilisierungsplattenisolationsfilm 4b beispielsweise aus einem Siliciumoxidfilm mit einer Dicke von 30 nm bis 200 nm entlang einer Innenfläche dieses Grabens für die Stabilisierungsplatte 1b ausgebildet. Eine leitende Schicht, die beispielsweise aus polykristallinem Silicium besteht, in das Phosphor mit hoher Konzentration eingebracht wurde, und die als Stabilisierungsplatte 5b dient, ist so ausgebildet, dass sie das Innere des Grabens für die Stabilisierungsplatte 1b ausfüllt, wie im Falle des Grabens für das Gate 1a.
  • Hauptsächlich Bezug nehmend auf 2 und 5 sind die Stabilisierungsplatten 5b von zwei Dummy-Geräten über eine leitende Schicht 5b1 elektrisch miteinander verbunden. Diese leitende Schicht 5b1 ist auf der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 mit einer dazwischengefügten Isolationsschicht ausgebildet, welche die gleiche wie die Stabilisierungsplattenisolationsschicht 4b ist, und ist elektrisch von dem Halbleitersubstrat 1 isoliert.
  • Die leitende Schicht 5b1 besteht beispielsweise aus polykristallinem Silicium, in das Phosphor mit einer hohen Konzentration eingebracht wurde, und ist aus der gleichen Schicht ausgebildet wie die Stabilisierungsplatte 5b. Wie in 2 gezeigt, ist eine leitende Schicht 5b1 an einem Endabschnitt in einer Längsrichtung angeordnet, wenn der Graben für das Gate 1a und der Graben für die Stabilisierungsplatte 1b zweidimensional betrachtet werden. Insbesondere ist die leitende Schicht 5b1 bei zweidimensionaler Betrachtung relativ zu der n-Typ-Emitterregion 3 und der p+-Diffusionsregion 6 in der Längsrichtung an der Seite eines Endabschnitts angeordnet. Relativ zu einer Region Rs (einer Region, die in 2 durch eine strichpunktierte Linie umgeben ist), die zwischen einer Region liegt, in der die n-Typ-Emitterregion 3 und die p+-Diffusionsregion 6 eines MOS-Transistorabschnitts 32 (beispielsweise in 2 des linken MOS-Transistorabschnitts 32) ausgebildet sind, und einer Region, in der die n-Typ-Emitterregion und die p+-Diffusionsregion 6 des anderen (in 2 beispielsweise des rechten) MOS-Transistorabschnitts 32 ausgebildet sind, ist die leitende Schicht 5b1 vorzugsweise auf der Seite des Endabschnitts in der Längsrichtung der Gateelektrode 5a angeordnet.
  • Hauptsächlich Bezug nehmend auf 3 bis 5 sind eine Isolationsschicht 22A, eine Zwischenlagenisolationsschicht 9 und eine Isolationsschicht 22B aufeinanderfolgend auf der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 ausgebildet. Die Isolationsschicht 22A wird beispielsweise dadurch ausgebildet, dass die Gateelektrode 5a oder die Stabilisierungsplatte 5b einer thermischen Oxidation oder einer CVD (chemische Gasphasenabscheidungs)-Oxidation unterzogen werden. Die Isolationsschicht 22B wird selektiv auf der Zwischenlagen-Isolationsschicht 9 ausgebildet. Die Zwischenlagen-Isolationsschicht 9 wird mittels CVD (chemische Gasphasenabscheidung) oder dergleichen ausgebildet, indem Silikat verwendet wird, d.h. eine Siliciumoxidschicht, die beispielsweise mit Bor oder Phosphor dotiert ist. Ein Kontaktloch 9a und ein Kontaktloch 9b sind in der Zwischenlagen-Isolationsschicht 9 ausgebildet.
  • Wie in 5 gezeigt, ist das Kontaktloch 9a so ausgebildet, dass es zu der leitenden Schicht 5b1 reicht. Eine Silicidschicht 21b ist auf einer Oberfläche der leitenden Schicht 5b1 , die an einem Bodenabschnitt des Kontaktlochs 9a vorhanden ist, ausgebildet. Wie in 3 und 4 gezeigt, ist das Kontaktloch 9b weiterhin so ausgebildet, dass es zu der n-Typ-Emitterregion 3 und der p+-Diffusionsregion 6, die in der ersten Hauptoberfläche 1A angeordnet sind, reicht. Eine Silicidschicht 21a ist auf den Oberflächen der n-Typ-Emitterregion 3, der p+-Diffusionsregion 6 und der p-Typ-Bodyregion 2 ausgebildet, die an dem Bodenabschnitt des Kontaktlochs 9b vorhanden sind.
  • Hauptsächlich Bezug nehmend auf 2 ist bei zweidimensionaler Betrachtung des Grabens für das Gate 1a und des Grabens für die Stabilisierungsplatte 1b das Kontaktloch 9a auf der Seite des Endabschnitts in der Längsrichtung angeordnet (d.h. auf der Seite des Endabschnitts in der Längsrichtung der Gateelektrode 5a relativ zu der obigen Region Rs). Das Kontaktloch 9b ist bei zweidimensionaler Betrachtung nicht in einer Region R angeordnet, die zwischen zwei Gräben für die Stabilisierungsplatte 1b liegt (einer Region, die in 2 durch eine strichdoppelgepunktete Linie umrandet ist), sondern in einer Region, die zwischen dem Graben für die Stabilisierungsplatte 1b und dem Graben für das Gate 1a liegt.
  • Wie oben beschrieben, ist die Region R als Ganzes, die zwischen zwei Gräben für die Stabilisierungsplatte 1b liegt, mit der Isolationsschicht 4b bedeckt und in dieser Region R ist kein Kontaktloch ausgebildet, das die erste Hauptoberfläche 1A (p-Typ-Bodyregion 2) des Halbleitersubstrats 1 erreicht. In einem Fall, in dem der Stabilisierungsplattenabschnitt 33 drei oder mehr Dummy-Gräben enthält, entspricht eine Region in der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 der obigen Region R, die bei den drei oder mehr Gräben für die Stabilisierungsplatte 1b zwischen dem Graben für die Stabilisierungsplatte 1b, der dem einen Transistorabschnitt 32 (beispielsweise dem linken in 2) am nächstgelegenen ist, und dem Graben für die Stabilisierungsplatte 1b, der dem anderen MOS-Transistorabschnitt 32 (beispielsweise dem rechten in 2) am nächstgelegenen ist, liegt.
  • Hauptsächlich Bezug nehmend auf 3 bis 5 ist auf der Zwischenlagen-Isolationsschicht 9 entlang eines Seitenabschnitts und entlang des Bodenabschnitts des Kontaktlochs 9a, 9b, entlang einer oberen Oberfläche der Zwischenlagen-Isolationsschicht 9 und entlang einer oberen Oberfläche der Isolationsschicht 22B eine Barrierenmetallschicht 10 ausgebildet. In einem Abschnitt der Barrierenmetallschicht 10, der in Kontakt zu dem Halbleitersubstrat 1 ist, ist wie oben beschrieben die Silicidschicht 21a ausgebildet zur Verringerung des Kontaktwiderstandes. Die Emitterelektrode 11 ist auf der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 ausgebildet. Diese Emitterelektrode 11 ist so auf der Barrierenmetallschicht 10 ausgebildet, dass sie in Kontakt zu dieser ist.
  • Somit ist die Emitterelektrode 11, die ein Emitterpotential E bereitstellt, elektrisch über das Kontaktloch 9a mit jeder der beiden Stabilisierungsplatten 5b verbunden und über das Kontaktloch 9b elektrisch jeweils mit der n-Typ-Emitterregion 3 als auch der p+-Verunreinigungsdiffusionsregion 6 verbunden. Insbesondere ist die Emitterelektrode 11 nicht durch ein Kontaktloch oder dergleichen mit der Region R verbunden, die zwischen zwei Gräben für die Stabilisierungsplatte 1b liegt, sondern die Emitterelektrode 11 ist auf der gesamten Oberfläche dieser Region R mit zumindest dem dazwischengefügten Stabilisierungsplattenisolationsfilm 4b angeordnet.
  • Hauptsächlich Bezug nehmend auf 6 ist in der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 bei zweidimensionaler Betrachtung des Grabens für das Gate 1a auf jeder der gegenüberliegenden Seiten in der Längsrichtung eine p-Typ-Wanne 39 ausgebildet. Die Gateelektrode 5a erstreckt sich mit dem dazwischengefügten Gateisolationsfilm 4a über die erste Hauptoberfläche 1A des Halbleitersubstrats 1, in der diese p-Typ-Wanne 39 ausgebildet ist. In der Zwischenlagen-Isolationsschicht 9 ist ein Kontaktloch 9c ausgebildet. Dieses Kontaktloch 9c reicht zu einem Abschnitt der Gateelektrode 5a, welcher sich zu der p-Typ-Wanne 39 hin (bzw. über diese) erstreckt.
  • Auf der Oberfläche der Gateelektrode 5a an einem Bodenabschnitt des Kontaktlochs 9c ist die Silicidschicht 21b ausgebildet. Die Barrierenmetallschicht 10 ist so ausgebildet, dass sie sich entlang eines Seitenabschnitts und des Bodenabschnitts des Kotaktlochs 9c erstreckt und auf dieser Barrierenmetallschicht 10 ist eine Steuerelektrode 11g ausgebildet, die ein Gatepotential G bereitstellt. Diese Steuerelektrode 11g ist eine Schicht, die aus der gleichen Schicht ausgebildet ist wie die Emitterelektrode 11, indem sie beim entsprechenden Strukturierungsschritt getrennt von dieser vorgesehen wird. Dadurch ist die Gateelektrode 5a an dem Endabschnitt in der Längsrichtung derselben über das Kontaktloch 9c mit der Steuerelektrode 11g verbunden, welche das Gatepotential G bereitstellt.
  • Hauptsächlich Bezug nehmend auf 3 bis 6 sind eine n-Typ-Pufferregion 7 und eine p-Typ-Kollektorregion 8 aufeinanderfolgend auf der Seite der zweiten Hauptoberfläche 1B der n--Region 1c ausgebildet. Eine Kollektorelektrode 12, die ein Kollektorpotential C bereitstellt, ist elektrisch mit dieser p-Typ-Kollektorregion 8 verbunden. Beispielsweise wird eine Aluminiumverbindung als Material für diese Kollektorelektrode 12 verwendet.
  • Eine Mesabreite (WMOS), ein Grabenabstand (Wpitch) und eine Grabenbreite (Wtrench) in der Halbleitervorrichtung in der vorliegenden Ausführungsform werden nun unter Bezugnahme auf 2 bis 5 beschrieben.
  • In der in 2 gezeigten zweidimensionalen Ansicht ist die Emitterelekrode 11 auf der Seite des Endabschnitts in der Längsrichtung der Gateelektrode 5a relativ zu der obigen Region Rs elektrisch mit der leitenden Schicht 5b1 verbunden. Da die Stabilisierungsplatte 5b aus einem Material niedrigen Widerstands ausgebildet ist, wird die Stabilisierungsplatte 5b als Ganzes auf ein Emitterpotential gesetzt. Der Grund, weshalb die Stabilisierungsplatte 5b auf das Emitterpotential gesetzt wird, ist die Verringerung einer Gatekapazität, das Herabdrücken einer Oszillation zur Zeit eines Kurzschlusses des IGBT und die Verhinderung eines Ausfalls der Vorrichtung. Die Emitterelektrode 11 ist aus folgenden Gründen auf der Seite des Endabschnitts in der Längsrichtung der Gateelektrode 5a relativ zu der obigen Region Rs elektrisch mit der Stabilisierungsplatte 5b verbunden. Wenn die leitende Schicht 5b1 in der Region Rs oben angeordnet ist, dann wird ein Bereich zum Verbinden der Emitterelektrode 11 mit der n-Typ-Emitterregion 3 oder der p-Typ-Diffusionsregion 6 klein und eine zuverlässige elektrische Verbindung zwischen der Emitterelektrode 11 und der n-Typ-Emitterregion 3 oder der p-Typ-Diffusionsregion 6 kann schwierig werden, wie es später unter Bezugnahme auf 22 und 24 beschrieben wird, falls eine AN-Spannung durch Verringern einer Mesabreite (WMOS) und/oder eines Grabenabstands (Wpitch) verringert wird.
  • In der vorliegenden Ausführungsform stellt eine Mesabreite (WMOS) einen Abstand zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b sowie zwischen Gräben für die Stabilisierungsplatte 1b dar. Eine Mesabreite zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b und eine Mesabreite zwischen Gräben für die Stabilisierungsplatte 1b sind so vorgesehen, dass sie einander gleich sind. Ein Grabenabstand (Wpitch) stellt einen Anordnungsabstand zwischen dem Gategraben 1a und dem Stabilisierungsplattengraben 1b und einen Anordnungsabstand zwischen den Stabilisierungsplattengräben 1b dar. Ein Grabenabstand zwischen dem Gategraben 1a und dem Stabilisierungsplattengraben 1b und ein Grabenabstand zwischen den Stabilisierungsplattengräben 1b sind so vorgesehen, daß sie zueinander gleich sind. Weiterhin stellt eine Grabenelektrodenbreite (Wtrench) eine Breite sowohl der Gateelektrode 5a als auch der Stabilisierungsplatte 5b dar. Eine Grabenelektrodenbreite der Gateelektrode 5a und eine Grabenelektrodenbreite der Stabilisierungsplatte 5b sind so vorgesehen, daß sie einander gleich sind.
  • Der Grabengate-Typ-IGBT in der vorliegenden Ausführungsform wird so ausgebildet, dass die Beziehung zwischen einer Mesabreite (WMOS), einem Grabenabstand (Wpitch) und einer Grabenbreite (Wtrench) der Gleichung W MOS = W pitch − W trench > 0
    Figure DE102012204420B4_0001
    genügt.
  • Eine Funktion und Wirkung der Halbleitervorrichtung in der vorliegenden Ausführungsform wird nun im Vergleich zu bekannten Beispielen beschrieben.
  • 7 und 8 zeigen jeweils einen Aufbau eines bekannten Grabengate-Typ-IGBT. Eine Region X2 in 7 zeigt eine zweidimensionale Gestalt eines Kontaktlochs 9d, das in der Zwischenlagen-Isolationsschicht 9 in dem bekannten Grabegate-Typ-IGBT ausgebildet ist. Die Emitterelektrode 11 ist durch dieses Kontaktloch 9d elektrisch mit der n-Typ-Emitterregion 3, der p+-Diffusionsregion 6, der p-Typ-Bodyregion 2 und der Stabilisierungsplatte 5b verbunden. Insbesondere ist die Emitterelektrode 11 ebenfalls mit der p-Typ-Bodyregion 2 und der p+-Diffusionsregion 6, die in der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 zwischen den Stabilisierungsplatten 5b liegen, elektrisch verbunden.
  • Die p+-Diffusionsregion 6 ist ebenfalls in der ersten Hauptoberfläche 1A des Halbleitersubstrats 1, die zwischen zwei Stabilisierungsplatten 5b liegt, ausgebildet. Darüber hinaus ist die n-Typ-Emitterregion 3 zwischen der Gateelektrode 5a und der p+-Diffusionsregion 6 entlang der Längsrichtung der Gateelektrode 5a ausgebildet.
  • Weiterhin sind bei Betrachtung von oben der Graben für das Gate 1a und der Graben für die Stabilisierungsplatte 1b im Muster identisch zu der Gateelektrode 5a und der Stabilisierungsplatte 5b, die in 1 bzw. 4 gezeigt sind.
  • Es wird bemerkt, dass die bekannten Beispiele ansonsten im Wesentlichen gleich im Aufbau wie die vorliegende Ausführungsform sind und deshalb den gleichen Komponenten die gleichen Bezugszeichen zugewiesen sind und eine Beschreibung derselben nicht wiederholt wird.
  • Bei einem bekannten Aufbau ist die Emitterelektrode 11 ebenfalls mit der p-Typ-Bodyregion 2 und der p+-Diffusionsregion 6, die in der ersten Hauptoberfläche des Halbleitersubstrats zwischen den Stabilisierungsplatten 5b liegen, elektrisch verbunden. Daher wurde in den Untersuchungen der Beispiele, die später beschrieben werden, gefunden, dass die Ladungsträgerkonzentration niedriger wird und der AN-Widerstand höher wird, wenn ein Graben-MOS-Transistorabschnitt sich in dem AN-Zustand befindet.
  • Wie in 2 gezeigt, ist im Gegensatz dazu in dem Aufbau in der vorliegenden Ausführungsform die Emitterelektrode 11 nicht mit der p-Typ-Bodyregion 2 in der Region R elektrisch verbunden, die bei zweidimensionaler Betrachtung zwischen den Stabilisierungsplatten 5b liegt. Die Emitterelektrode 11 ist über das Kontaktloch 9b lediglich mit einer Region elektrisch verbunden, die zwischen der Stabilisierungsplatte 5b und der Gateelektrode 5a liegt. Weiterhin ist die Emitterelektrode 11 elektrisch mit der leitenden Schicht 5b1 verbunden, die außerhalb der Region Rs liegt. Wie in 3 bis 5 gezeigt, ist insbesondere die Emitterelektrode 11 in dem Stabilisierungsplattenabschnitt 33 nicht elektrisch mit der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 verbunden, sondern in dem MOS-Transistorabschnitt 32 elektrisch mit der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 verbunden. Deshalb wurde in den Untersuchungen der Beispiele, die später beschrieben werden, gefunden, dass während des AN-Zustands ein geringer Strom in dem Stabilisierungsplattenabschnitt 33 fließt, jedoch in dem MOS-Transistorabschnitt 32 ein Strom in konzentrierter Weise fließt und daher eine AN-Spannung niedriger ist als in den bekannten Beispielen.
  • Weiterhin wurde gefunden, dass ein obiger Effekt der Verringerung der AN-Spannung in dem Aufbau der vorliegenden Ausführungsform verstärkt wird, wenn ein Anteil der Gräben für die Stabilisierungsplatte 1b in dem Stabilisierungsplattenabschnitt 33, der in einer Einheitszelle eingenommen wird, vergrößert ist und daher die AN-Spannung weiter verringert werden kann. Der Aufbau in der vorliegenden Ausführungsform ist solch ein Aufbau, bei dem ein Anteil der Gräben für die Stabilisierungsplatte 1b, der in einer Einheitszelle eingenommen wird, auf einfache Weise vergrößert werden kann aufgrund der Abwesenheit der p+-Diffusionsregion 6 in der Region R, die zwischen Gräben für die Stabilisierungsplatte 5b liegt, und der speziellen Anordnung der leitenden Schicht 5b1 . Durch Vergrößern eines Anteils dieser Gräben für die Stabilisierungsplatte 1b ist eine Verringerung der effektiven Gateweite W (W1 + ... + Wn in 2) ebenfalls erleichtert. Deshalb ist eine Verringerung des Sättigungsstroms ebenfalls vereinfacht und eine Verbesserung der Kurzschlussfähigkeit ist ebenfalls vereinfacht, was später beschrieben wird.
  • Wie anhand der Gleichung 2 unten ersichtlich ist, die einen Drainstrom ID (Sättigungsstrom) in einem Sättigungsbereich eines MOS-Transistors beschreibt, nimmt der Drainstrom ID des MOS-Transistors ab, wenn eine effektive Gateweite W abnimmt. Durch Vergrößern eines Anteils der Anzahl der Gräben für die Stabilisierungsplatte 1b, die nicht als Gateverbindung dienen, wird bei der vorliegenden Ausführungsform die effektive Gateweite W (W1 + ... + Wn in 2), die in einer effektiven Zellengröße des MOS-Transistorabschnitts 32 eingenommen wird, verringert. Dadurch wird ein Kurzschlussstrom des IGBT herabgedrückt und die Kurzschlussfähigkeit wird verbessert. Wie später näher beschrieben wird, kann durch Vergrößern eines Anteils der Anzahl der Gräben für die Stabilisierungsplatte 1b die AN-Spannung ebenfalls weiter verringert werden und deshalb kann die Kurzschlussfähigkeit verbessert oder beibehalten werden und die AN-Spannung kann verringert werden. I D = 1 2 W L · μ · C o x ( V G − V t h ) 2
    Figure DE102012204420B4_0002
  • In der obigen Gleichung 2 repräsentiert ID einen Drainstrom (Sättigungsstrom) in einem Sättigungsbereich, W repräsentiert eine effektive Gateweite, µ repräsentiert die Mobilität, Cox repräsentiert eine Gateisolationsfilmkapazität pro Einheitsfläche, VG repräsentiert eine Gatespannung und Vth repräsentiert eine Schwellenspannung. L repräsentiert eine Kanallänge und entspricht in der Halbleitervorrichtung der vorliegenden Ausführungsform einem Abstand entlang dem Graben für das Gate 1a von einem unteren Ende der n-Typ-Emitterregion 3 zu einer Grenzfläche zwischen der p-Typ-Bodyregion 2 und der n-Typ-Diffusionsregion 14.
  • Ein Strom, der durch eine Vorrichtung fließt, wenn ein Lastkurzschluss vorliegt, wird durch einen Sättigungsstrom der Vorrichtung bestimmt. Wenn ein Sättigungsstrom niedrig ist, ist ein Strom, der zu der Zeit des Kurzschlusses fließt, ebenfalls niedrig und die energetische Belastung der Vorrichtung nimmt ebenfalls ab. Deshalb kann eine Kurzschlussfähigkeit durch Herabdrücken eines Sättigungsstroms verbessert werden.
  • Da in dem Aufbau in der vorliegenden Ausführungsform die Emitterelektrode 11 in einer Region, die zwischen Stabilisierungsplatten 5b liegt, nicht mit der p-Typ-Bodyregion 2 verbunden ist, kann in dem Aufbau in der vorliegenden Ausführungsform ein Strom in dem MOS-Transistorabschnitt 32 konzentriert werden. Da die Anzahl der Gräben für die Stabilisierungsplatte 1b auf einfache Weise vergrößert werden kann, wird ebenfalls ein Effekt der Verringerung der AN-Spannung erhalten (eine AN-Spannung Vce bezüglich des gleichen Kollektorstroms Jc in einer AN-Zustand-Verlustleistungsregion, die in 9 gezeigt ist, nimmt ab). Durch Verwenden des vorliegenden Aufbaus kann insbesondere die AN-Zustands-Verlustleistung verringert werden, während die Kurzschlussfähigkeit aufrecht erhalten wird.
  • Da weiterhin der MOS-Transistorabschnitt 32 auf einfache Weise in der Größe verringert werden kann, kann eine effektive Gateweite verringert werden durch Reduzieren der Größe des MOS-Transistorabschnitts 32, ein Sättigungsstrom wird erniedrigt und die Kurzschlussfähigkeit wird auf einfache Weise verbessert. Daher kann die Ausbeute der Halbleitervorrichtungen verbessert werden.
  • Bei den oben beschriebenen bekannten Beispielen ist weiterhin die p+-Diffusionsregion 6 zwischen benachbarten Stabilisierungsplatten 5b vorgesehen zum Verringern des Kontaktwiderstands zwischen der p-Typ-Bodyregion 2 und der Emitterelektrode 11. Ein Abschnitt, in dem diese p+-Diffusionsregion 6 vorhanden ist, dient als ein Pfad, über welchen Löcher entkommen, wenn der IGBT abgeschaltet wird und die Abkopplungsfähigkeit beim Abschalten des IGBT, d.h. die Stromdichte und eine Spannung, die abgeschaltet werden können, sind verringert.
  • Im Gegensatz dazu ist gemäß dem Aufbau der vorliegenden Ausführungsform die Emitterelektrode 11, wie oben beschrieben, nicht über ein Kontaktloch mit der p-Typ-Bodyregion 2 verbunden, die zwischen den Stabilisierungsplatten 5b liegt. Deshalb wird zusätzlich zu einer Verringerung der AN-Spannung ein Pfad, durch welchen Löcher entkommen, nicht in einer Region erzeugt, die zwischen Stabilisierungsplatten 5b liegt, wenn der IGBT abgeschaltet wird und eine Verringerung einer Stromdichte und einer Spannung, die abgeschaltet werden können, kann verhindert werden.
  • Wie in 2 gezeigt, ist bei dem Aufbau in der vorliegenden Ausführungsform die Emitterelektrode 11 bei zweidimensionaler Betrachtung in der Region R, die zwischen Stabilisierungsplatten 5b liegt, nicht elektrisch mit der p-Typ-Bodyregion 2 verbunden. Deshalb ist es wie in dem in 23 und 24 gezeigten Aufbau nicht notwendig, eine große Mesabreite zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b sicherzustellen im Hinblick auf eine Verbindung zwischen der Emitterelektrode 11 und der n-Typ-Emitterregion 3 oder der p+-Diffusionsregion 6. Bei der vorliegenden Ausführungsform kann dadurch eine Mesabreite zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b kleiner gemacht werden und ein Freiheitsgrad beim Entwurf dieser Mesabreite ist größer. Da eine Mesabreite kleiner gemacht werden kann, kann zusätzlich eine AN-Spannung weiter herabgesenkt werden.
  • Wenn die Grabenabstände oben in jedem Abschnitt unterschiedlich sind, wird eine elektrische Feldverteilung um jeden Graben 1a, 1b herum nicht gleichförmig, eine Konzentrierung des elektrischen Feldes wird verursacht und eine Spannungsfestigkeit wird herabgesetzt. Deshalb sind bei der vorliegenden Ausführungsform ein Grabenabstand zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b und ein Grabenabstand zwischen den Gräben für die Stabilisierungsplatte 1b so vorgesehen, dass sie zueinander gleich sind. Dadurch wird eine Konzentration des elektrischen Feldes um einen Graben herum verhindert und eine Spannungsfestigkeit kann verbessert werden. Da eine Mesabreite zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b gemäß dem Obigen kleiner gemacht werden kann, kann entsprechend ein Grabenabstand zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b kleiner gemacht werden. Wenn ein Grabenabstand zwischen den Gräben für die Stabilisierungsplatte 1b entsprechend der Verringerung des Grabenabstands zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b ebenfalls verringert wird, kann eine Vorrichtung ebenfalls in der Größe verringert werden, während eine Herabsenkung der Spannungsfestigkeit aufgrund einer Konzentration des elektrischen Feldes verhindert wird.
  • Beispiele
  • Ein spezielles Beispiel des Grabengate-Typ-IGBT mit dem obigen Aufbau wird unten beschrieben.
  • Die Simulationsparameter des Grabengate-IGBT sind wie in Tabelle 1 unten gezeigt. Ein Dummy-Graben-Anteil, der in den vorliegenden Daten verwendet wird, ist in der Tabelle 2 gezeigt. Der Dummy-Graben-Anteil ist definiert als ein Wert, der berechnet wird, indem die Anzahl der Dummy-Gräben (Gräben für die Stabilisierungsplatte) pro Zelle (einem Einheitszellenabschnitt 34) durch die Gesamtzahl der Gräben (die Anzahl der Gräben für das Gate + die Anzahl der Dummy-Gräben) pro Zelle (Einheitszellenabschnitt 34) geteilt wird, d.h., als: Anzahl der Stabilisierungsplatten / die Gesamtzahl der Gräben. Tabelle 1
    Region Dotierungskonzentration
    n--Region 1c 1,313×1013 cm-3
    p-Typ-Bodyregion 2 9,45×1017 cm-3
    n-Typ-Emitterregion 3 20×1019 cm-3
    Grabenoxidfilm (Gateisolationsfilm 4a, Emitterisolationsfilm 4b) 0,12 µm
    P+-Diffusionsregion 6 5,71×1019 cm-3
    n-Typ-Pufferregion 7 30×1016 cm-3
    p-Typ-Kollektorregion 8 1×1018 cm-3
    n-Typ-Diffusionsregion 14 6,5×1016 cm-3
    Tabelle 2
    Dummy-Graben-Anteil Anzahl der Stabilisierungsplatten/Gesamtanzahl der Gräben
    0,5 1/2
    0,67 2/3
    0,75 3/4
    0,8 4/5
    0,875 7/8
    0,9 9/10
    0,92 11/12
    0,93 13/14
  • Es wird bemerkt, dass bei der vorliegenden Ausführungsform nicht ein Absolutwert der Anzahl der Gräben für das Gate 1a und der Anzahl der Gräben für die Stabilisierungsplatte 1b wichtig ist, sondern ein Verhältnis zwischen ihnen. Ungeachtet der Anzahl der Gräben für das Gate 1a und der Gräben für die Stabilisierungsplatte 1b sind nämlich die Eigenschaften einer Vorrichtung in großem Maße abhängig von einem Dummy-Graben-Anteil.
  • Mesabreite (WMOS)
  • Durch Verringerung einer Mesabreite (WMOS) zwischen den Grabenelektroden (zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b sowie zwischen dem Graben für die Stabilisierungsplatte 1b und dem Graben für die Stabilisierungsplatte 1b) kann die Wirkung der Verringerung einer AN-Spannung und der Verringerung einer AN-Zustands-Verlustleistung erhalten werden. 10 zeigt diese Beziehung.
  • 10 zeigt eine Mesabreite (WMOS) [µm] auf der Abszisse und eine AN-Spannung (Vce(sat)) [V] auf der Ordinate. In 10 wurde angenommen, dass eine Grabenbreite (Wtrench) konstant ist. Als Referenz sind in 10 Daten eines bekannten IGBT mit Planargateaufbau und gleichen Parametern (einer Einheitszellenabmessung), der in 28 gezeigt ist, aufgetragen. Bezug nehmend auf 28 ist in dem Planargateaufbau die Gateelektrode 5a auf der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 angeordnet und mit dem dazwischen liegenden Gate-isolationsfilm 4a auf der p-Typ-Bodyregion 2, die zwischen der n-Typ-Emitterregion 3 und der n-Typ-Verunreinigungsdiffusionsregion 14 liegt, ausgebildet. Die Emitterelektrode 11 ist elektrisch mit der n-Typ-Emitterregion 3 und der p+-Diffusionsregion 6 verbunden. Es wird bemerkt, dass der Planargateaufbau des IGBT ansonsten im Wesentlichen gleich dem Aufbau des MOS-Transistorabschnitts 32 des in 2 gezeigten Grabengateaufbaus ist und daher die gleichen Komponenten mit den gleichen Bezugszeichen versehen sind und eine Beschreibung derselben nicht wiederholt wird.
  • Obwohl die in 10 gezeigten Daten repräsentativ Daten bei 298 K (25°C) zeigen, zeigt sich eine ähnliche Tendenz bei anderen Temperaturen. Ein Verhältnis zwischen der Gateelektrode der Grabenelektrode und der Stabilisierungsplatte pro Einheitszelle resultiert aus einer Simulation bei einem Dummy-Graben-Anteil von 0,875 zwischen einer einzigen Gateelektrode und sieben Stabilisierungsplatten.
  • In dem Aufbau in der vorliegenden Ausführungsform ist die Emitterelektrode 11 nicht über ein Kontaktloch mit der p-Typ-Bodyregion 2 in dem Stabilisierungsplattenabschnitt 33 verbunden und daher kann die Ladungsträgerkonzentration in dem MOS-Transistorabschnitt 32 erhöht werden. Deshalb kann eine AN-Spannung niedriger sein als in den bekannten Beispielen, die in 7 und 8 gezeigt sind. Man sieht, dass eine Mesabreite (WMOS) verringert werden kann und die Ladungsträgerdichte in dem MOS-Transistorabschnitt 32 weiter erhöht werden kann bei Verwendung des Aufbaus der vorliegenden Ausführungsform. Daher kann eine AN-Spannung weiter erniedrigt werden als bei den bekannten Beispielen.
  • Zusätzlich zeigt der bekannte Grabenaufbau (siehe 7 und 8) ebenfalls eine ähnliche Tendenz bezüglich der Relation zwischen einer Mesabreite (WMOS) und einem AN-Spannungserniedrigungseffekt. Da bei dem bekannten Aufbau der Kontakt zwischen der Emitterelektrode 11 und der p-Typ-Bodyregion 2 über die gesamte Oberfläche der Region der Stabilisierungsplatte 5b hergestellt wird, ist jedoch, wie vorher beschrieben, die Ladungsträgerkonzentration während des AN-Zustands des Graben-MOS-Transistorabschnitts verringert und der AN-Widerstand wird hoch.
  • Im Gegensatz dazu ist bei dem Aufbau in der vorliegenden Ausführungsform die Emitterelektrode 11 nicht über ein Kontaktloch mit der p-Typ-Bodyregion 2 in dem Stabilisierungsplattenabschnitt 33 verbunden. Deshalb wächst die Ladungsträgerkonzentration während des AN-Zustands in dem Graben-MOS-Transistorabschnitt 32 an und eine hohe Wirkung auf die Erniedrigung der AN-Spannung kann erhalten werden.
  • Dummy-Graben-Anteil
  • Durch Vergrößern eines Verhältnisses der Stabilisierungsplatte 5b zu der Gateelektrode 5a (Vergrößern des Dummy-Graben-Anteils) in dem Aufbau in der vorliegenden Ausführungsform, können eine Erniedrigung der AN-Spannung und ein Effekt der Erniedrigung der AN-Zustands-Verlustleistung erhalten werden. 11 zeigt diese Beziehung. Die Abszisse stellt einen Dummy-Graben-Anteil dar und die Ordinate stellt eine AN-Spannung (Vce(sat)) dar. Da der Energieverlust in einer Vorrichtung dargestellt wird als (in einer Vorrichtung fließender Strom) x (an der Vorrichtung anliegende Spannung), verringert sich die AN-Zustands-Verlustleistung, wenn die AN-Spannung sinkt.
  • 12A, 12B, 13A, 13B und 14 zeigen die Prinzipien bei der Verringerung dieser AN-Spannung. 12A und 13A zeigen jeweils die Stromdichte in einer Vorrichtung, wenn sich der IGBT in dem AN-Zustand befindet. 12B und 13B zeigen jeweils einen Strompfad in einer Region, die zwischen den Stabilisierungsplatten liegt, wenn sich der IGBT in dem AN-Zustand befindet. 14 zeigt die Ladungsträgerkonzentration in der Vorrichtung in dem AN-Zustand. Es wird bemerkt, dass 12A und 12B den Fall der Struktur in der vorliegenden Ausführungsform zeigen, während 13A und 13B den Fall des bekannten Grabenelektrodenaufbaus, der in 7 und 8 gezeigt ist, zeigen, was den Querschnitten entspricht, die in 3 bzw. 8 gezeigt sind.
  • In 12A und 13A bezeichnet das linke Ende (X = 0 µm) den Graben für das Gate 1a und die Gräben für die Stabilisierungsplatte 1b sind mit entsprechenden Rasterabständen (X>0) aufgereiht. 12B und 13B sind vergrößerte Ansichten der umrandeten Bereiche Z in 12A bzw. 13A. Eine Pfeilrichtung in 12B und 13B zeigt eine Richtung des Stromflusses und eine Länge des Pfeils zeigt die Größe der Stromdichte an.
  • Während des AN-Zustands des Aufbaus in der vorliegenden Ausführungsform (2), der in 12A und 12B gezeigt ist, ist eine Spannung an die Gateelektrode des Graben-MOS-Transistorabschnitts 32, der seitlich des Stabilisierungsplattenabschnitts 33 angeordnet ist, angelegt (an das Gate ist eine positive Spannung angelegt, da der vorliegende Aufbau einen n-Kanal-MOS-Transistor beinhaltet) und Elektronen werden über einen Kanalabschnitt (ein Abschnitt in Kontakt mit dem Graben für das Gate 1a in der p-Typ-Bodyregion 2) in die n--Region 1c injiziert. Da die Kollektorseite in Vorwärtsrichtung gepolt ist, werden hier gleichzeitig Löcher von der Kollektorseite in die n--Region 1c injiziert.
  • Hier ist bei dem Aufbau der vorliegenden Ausführungsform die Emitterelektrode 11 in dem Stabilisierungsplattenabschnitt 33, also zwischen benachbarten Gräben für die Stabilisierungsplatte 1b, nicht mit der p-Typ-Bodyregion 2 verbunden. Die Emitterelektrode 11 ist jedoch über das Kontaktloch 9b in dem MOS-Transistorabschnitt 32, also zwischen dem Graben für das Gate 1a und dem Graben für die Stabilisierungsplatte 1b, mit der p-Typ-Bodyregion 2 verbunden. Da bei dem vorliegenden Aufbau alleine durch den Graben-MOS-Transistorabschnitt 32 ein Pfad ausgebildet wird, durch den Löcher zu der Emitterseite fließen, fließt ein geringer Strom in dem Stabilisierungsplattenabschnitt und der Stromfluss konzentriert sich auf den Graben-MOS-Transistorabschnitt 32.
  • Da sich ein Strom auf den Graben-MOS-Transistorabschnitt 32 konzentriert, wächst die Ladungsträgerkonzentration während des AN-Zustands des Graben-MOS-Transistorabschnitts 32 an und die AN-Spannung ist verringert. Wenn ein Anteil, der von den Dummy-Gräben in einer Einheitszelle eingenommen wird, wie dies in 11 gezeigt ist, anwächst, dann wird dieser Effekt verstärkt (d.h. die Ladungsträgerkonzentration während des AN-Zustands des Graben-MOS-Transistors 32 steigt weiter an), die AN-Spannung wird weiter erniedrigt und die AN-Zustands-Verlustleistung wird erniedrigt.
  • Da im Gegensatz dazu bei dem bekannten Grabenelektrodenaufbau die Emitterelektrode ebenfalls mit der p-Typ-Bodyregion 2 zwischen den Stabilisierungsplatten 5b verbunden ist, fließt ebenfalls ein Strom zwischen den Stabilisierungsplatten 5b und die Konzentration des Stroms auf den Graben-MOS-Transistorabschnitt 32 ist weniger wahrscheinlich, wie dies in 13A und 13B gezeigt ist.
  • Bei dem bekannten Aufbau bildet sich ein Pfad für Löcher ebenfalls zwischen den Dummy-Gräben, da es dort einen Verbindungsabschnitt in dem Stabilisierungsplattenabschnitt 33 gibt, durch welchen die Löcher entkommen. Als Folge wird ein Unterschied im Grad der Konzentration des Stroms, wie er in 12B und 13B gezeigt ist, verursacht, und dessen Einfluss ändert die Ladungsträgerkonzentrationsverteilung auf der Emitterseite des Graben-MOS-Transistorabschnitts 32 bei der vorliegenden Ausführungsform im Vergleich zu dem bekannten Beispiel, wie es in 14 gezeigt ist, und ein Unterschied in der AN-Spannung Vce(sat) wird bewirkt.
  • 14 ist ein Diagramm zum Vergleich der Ladungsträgerkonzentrationsverteilung zwischen den Halbleitervorrichtungen in der vorliegenden Ausführungsform, die in 2 bis 6 gezeigt sind, und dem bekannten Beispiel, das in 7 und 8 gezeigt ist, für den Fall, in dem der IGBT in dem Graben-MOS-Transistorabschnitt 32 sich in dem AN-Zustand befindet. Die in 14 gezeigte Ladungsträgerdichteverteilung entspricht dem A-A'-Abschnitt in 3 und 8 und dem B-B'-Abschnitt in 28.
  • 14 und 15 zeigen jeweils eine Beziehung zwischen diesem Vorrichtungsaufbau und der Stromkonzentration. In 14 und 15 ist jeweils ein Abstand von der Emitterregion zu der Kollektorregion auf der Abszisse aufgetragen und eine Ladungsträgerkonzentration auf der Ordinate aufgetragen. 15 ist eine vergrößerte Ansicht der Emitterseite in 14. Die vorliegenden Daten entsprechen dem A-A'-Abschnitt in 3 und 8 und dem B-B'-Abschnitt in 28 und beinhalten einen Abschnitt, in dem ein Kanal ausgebildet wird.
  • Es wird bemerkt, dass 14 einen Vergleich zwischen Fällen zeigt, in denen ein Dummy-Graben-Anteil für jede Halbleitervorrichtung gleich ist (mit Ausnahme des Planargateaufbaus). Bei dem Aufbau der vorliegenden Ausführungsform, der in 2 bis 6 gezeigt ist, wird ein Strompfad lediglich durch einen Graben-MOS-Transistorabschnitt 32 benachbart zu dem Graben für das Gate 1a ausgebildet und folglich wächst eine Ladungsträgerkonzentration auf der Emitterseite während des AN-Zustands an, wie in 14 gezeigt. Im Gegensatz dazu wird bei Verbindung der Emitterelektrode 11 mit der p-Typ-Bodyregion 2 in dem Stabilisierungsplattenabschnitt, wie es bei dem Aufbau des bekannten Beispiels, das in 7 und 8 gezeigt ist, der Fall ist, ein Strompfad ebenfalls in der p-Typ-Bodyregion 2 und der p+-Diffusionsregion 6 zwischen benachbarten Gräben für die Stabilisierungsplatte 1b hervorgerufen. Da ein Strompfad ebenfalls in einem anderen Abschnitt als dem Graben-MOS-Transistorabschnitt ausgebildet wird, wird somit die Ladungsträgerkonzentration während des AN-Zustands des Graben-MOS-Transistorabschnitts verringert. Deshalb haben die bekannten Halbleitervorrichtungen eine höhere AN-Spannung als jene der vorliegenden Ausführungsform.
  • Bezug nehmend auf 14 und 15 erreichen bei der Grabenelektrodenstruktur der vorliegenden Ausführungsform von der Seite der Kollektorregion injizierte Löcher die Emitterseite ohne Verringerung ihrer Dichte innerhalb der n--Region (n--Driftregion) 1c. Durch eine Vergrößerung der Stabilisierungsplatten 5b tritt eine Konzentration der Ladungsträger auf der Emitterseite auf und die Ladungsträgerkonzentration auf der Emitterseite innerhalb der n--Region (n--Driftregion) 1c wächst an. Im Gegensatz dazu erniedrigt sich die Ladungsträgerkonzentration zu der Emitterseite hin sowohl bei dem bekannten Grabenelektrodenaufbau als auch bei dem Planargateaufbau.
  • Insbesondere kann bei dem Grabenelektrodenaufbau der vorliegenden Ausführungsform als Ergebnis des Effekts des Ladungsträgerkonzentrationsanstiegs von der n--Driftregion zu der Emitterseite hin ein AN-Spannungs-Erniedrigungseffekt erzielt werden, wenn der Dummy-Graben-Anteil anwächst. Es wird bemerkt, dass eine Sättigung des Ladungsträgerkonzentrationseffekts auftritt, wenn der Dummy-Graben-Anteil 0,92 übersteigt (siehe 11).
  • Wenn die vorliegenden Ausführungsformen untereinander verglichen werden, dann ist die Ladungsträgerkonzentrierung in einem Fall, in dem der Dummy-Graben-Anteil auf 0,875 gesetzt ist, größer als in einem Fall, in dem er auf 0,67 gesetzt ist. Wenn sich der IGBT in dem AN-Zustand befindet, wandern die Löcher direkt unter dem Stabilisierungsplattenabschnitt 33 zu dem Graben-MOS-Transistorabschnitt 32. Wenn die Distanz der Bewegung größer ist, wächst die Löcherkonzentration direkt unter dem Stabilisierungsplattenabschnitt 33 an. Folglich wird die Ladungsträgerkonzentration in dem Graben-MOS-Transistorabschnitt 32, welcher den einzigen Weg für die Löcher bereitstellt, hoch, da die Ladungsträger sich mit zunehmender Länge des Stabilisierungsplattenabschnitts 33 konzentrieren (der Dummy-Graben-Anteil wächst an). Da die Ladungsträgerkonzentration höher ist, wächst die Ladungsträgerkonzentration in diesem Abschnitt an und ein Widerstand ist verringert und daher ist eine AN-Spannung herabgesetzt.
  • Wie in 14 und 15 gezeigt ist, ist mit Ausnahme der Emitterregion die Löcherdichte im Wesentlichen gleich der Elektronendichte. Wie in 15 gezeigt ist, ist in der Emitterregion die Elektronendichte höher als die Löcherdichte.
  • Es wird bemerkt, dass die Verringerung der Ladungsträgerkonzentration zu dem Emitter hin bei dem bekannten Grabengateaufbau oder Planargateaufbau aufgrund der Erniedrigung der Fähigkeit zur Elektronenzulieferung (Injektionsfähigkeit) stattfindet.
  • Aufgrund des Vorstehenden bewegt sich ein Dummy-Graben-Anteil, der in der Lage ist, einen AN-Spannungs-Erniedrigungseffekt aufgrund der Stabilisierungsplatte 5b zu erzielen, vorzugsweise in einem Bereich von 0,5 (wenn die Anzahl der Stabilisierungsplatten minimiert ist) bis 0,92 (wenn eine Sättigung des Ladungsträgerkonzentrierungseffekts auftritt), also in einem Bereich mit einer Untergrenze von nicht weniger als 0,5 und einer Obergrenze, die nicht höher als 0,92 ist). Bezug nehmend auf 16 kann man auch anhand dieses Diagramms, das die Beziehung zwischen einem Dummy-Graben-Anteil und einem Sättigungsstrom zeigt, sehen, dass durch Vergrößern der Stabilisierungsplatten 5b eine Gateweite kleiner gemacht wird und ein Sättigungsstrom herabgedrückt werden kann.
  • In dem Grabengateaufbau der vorliegenden Ausführungsform dient ein Bereich, in dem der Graben-MOS-Transistorabschnitt 32 und der Stabilisierungsplattenabschnitt 33 integriert sind (der in 3 und 4 gezeigte Einheitszellenabschnitt 34) als eine Zelleneinheit. Wenn der Dummy-Graben-Anteil anwächst, wird weiterhin die in einem Einheitszellenabschnitt 34 eingenommene Gesamtgateweite W kleiner.
  • Gemäß dem Aufbau der vorliegenden Ausführungsform kann ein IGBT realisiert werden, der in der Lage ist, die Kurzschlussfähigkeit aufrecht zu halten und eine niedrige AN-Spannung zu erzielen, indem ein Sättigungsstrom herabgedrückt wird. Da jedoch bei dem Aufbau der vorliegenden Ausführungsform irgendein Dummy-Graben-Anteil gewählt werden kann, können sowohl eine Herabsetzung eines Sättigungsstroms als auch eine niedrige AN-Spannung erzielt werden (siehe 11 und 16).
  • 17 zeigt eine Beziehung zwischen einer AN-Spannung (Vce(sat)) und einem Schaltverlust (Eoff). Die Beziehung ist dergestalt, dass die AN-Zustands-Verlustleistung mit abnehmender AN-Spannung abnimmt. Die im Zusammenhang mit der vorliegenden Ausführungsform gezeigten Datenpunkte sind so aufgetragen, dass sie den Dotierungskonzentrationen (Kollektorkonzentrationen) in der p-Typ-Kollektorregion 8 zwischen 1×1016 und 5×1020 entsprechen, und die AN-Spannung ist niedriger, wenn die Kollektorkonzentration höher ist.
  • Es wird der Grund beschrieben, weshalb die AN-Spannung und der Umschaltverlust in einer Kompromissbeziehung stehen. Bei dem IGBT werden die beiden Vorrichtungseigenschaften der AN-Spannung und des Umschaltverlusts durch einen gemeinsamen Steuerparameter gesteuert, der unabhängig von dem Vorrichtungsaufbau ist. Bei der vorliegenden Ausführungsform stellt beispielsweise die Kollektorkonzentration den Parameter dar.
  • In einem Fall, in dem die AN-Zustands-Verlustleistung durch Verringerung der AN-Spannung herabgesetzt ist, ist die Kollektorkonzentration erhöht zur Erhöhung der Ladungsträgerkonzentration auf der Kollektorseite. Von der Kollektorseite werden dann Löcher mit hoher Konzentration in die n--Region 1c injiziert, während sich der IGBT im AN-Zustand befindet und ein Zeitraum für das Abführen der injizierten Löcher ist erforderlich, wenn der IGBT abgeschaltet wird. Somit steigt der Schaltverlust an. Im Gegensatz dazu wird bei der Verringerung des Schaltverlustes die Kollektorkonzentration verringert, die AN-Spannung wird jedoch höher. Wie oben ausgeführt wurde, genügen die AN-Spannung und der Schaltverlust einer Kompromissbeziehung.
  • Obwohl bei der vorliegenden Ausführungsform die Ladungsträgerkonzentration auf der Kollektorseite die gleiche ist, kann jedoch die AN-Spannung (Vce(sat)) niedriger sein als bei der Halbleitervorrichtung mit dem bekannten Aufbau. Deshalb kann eine in 17 gezeigte Kompromisskurve zu der Seite einer niedrigeren AN-Spannung hin verschoben werden und die Konditionen des Kompromisses können verbessert werden.
  • Mit dem Grabenelektrodenaufbau in der vorliegenden Ausführungsform kann daher die AN-Zustands-Verlustleistung verringert werden und folglich der totale Verlust (Schaltverlust + AN-Zustands-Verlustleistung) ebenfalls verringert werden.
  • Es wird bemerkt, dass die in 11 bis 17 gezeigten Daten Daten sind, die für folgende simulierte Randbedingungen erhalten wurden: Eine Dicke tsub des Halbleitersubstrats 1 ist auf 470 µm gesetzt. Eine Mesabreite (WMOS) ist auf 1,2 µm gesetzt. Eine Grabenbreite (Wtrench) ist auf 1,2 µm gesetzt. Obwohl die Daten repräsentativ für 298 K (25°C) gezeigt sind, zeigt sich eine ähnliche Tendenz bei anderen Temperaturen.
  • Bezüglich der bisher beschriebenen Abhängigkeit von dem Dummy-Graben-Anteil können ähnliche Effekte erzielt werden ungeachtet der Anwesenheit/Abwesenheit der n-Typ-Emitterregion 3 (ein in den 3 und 4 unterschiedlicher Abschnitt).
  • Grabentiefe (D)
  • 18 zeigt die Beziehung zwischen einer Grabentiefe (D: eine Tiefe ausgehend von einem P/N-Übergang auf der Emitterseite, der ausgebildet wird durch die p-Typ-Bodyregion 2 und die n-Typ-Verunreinigungsdiffusionsregion 14; siehe 3) und einer Spannungsfestigkeit. 19 zeigt die Beziehung zwischen einer Tiefe ausgehend von der ersten Hauptoberfläche des Halbleitersubstrats und der elektrischen Feldstärke für verschiedene Grabentiefen (D). In 18 kann eine hinreichende Spannungsfestigkeit erhalten werden, indem eine Grabentiefe (D) zumindest auf solch eine Tiefe gesetzt wird, bei der in dem Grabenelektrodenaufbau in der vorliegenden Ausführungsform die durch die P/N-Übergänge auf der Emitterseite verursachte elektrische Feldkonzentration vermindert wird. Wie in 19 gezeigt, ist eine Grabentiefe (D), die in der Lage ist, die elektrische Feldkonzentration an dem P/N-Übergang auf der Emitterseite zu verringern, nicht kleiner als 1,5 µm ausgehend von dem P/N-Übergang.
  • Es wird ein Mechanismus beschrieben, durch den die elektrische Feldkonzentration verringert wird, wenn eine Grabentiefe größer ist. Wenn der IGBT einer Stehspannung standhält (eine bestimmte Spannungsfestigkeit zeigt), sind Grabenabschnitte eines Gates und einer Stabilisierungsplatte auf 0 V gesetzt, was so hoch wie das Sourcepotential ist. Folglich induzieren diese Grabenabschnitte Ladungen wie in einer Feldplatte, drücken eine Äquipotentiallinie zu dem Kollektor hin und ein Effekt der Verringerung des elektrischen Feldes an dem P/N-Übergang auf der Emitterseite wird erhalten.
  • Eine Grabentiefe, bei der eine Spannungsfestigkeit (Stehspannung) verbessert wird, ist kaum von einer Breite eines Grabens oder einer Mesastruktur, einem Dummy-Graben-Anteil oder einer Dotierungskonzentration abhängig. Andererseits ist eine Grabentiefe, bei der eine Spannungsfestigkeit verbessert ist, abhängig von jeder Dotierungstiefe in dem Graben-MOS-Transistorabschnitt 32, d.h. der Lage eines P/N-Übergangs, der durch die p-Typ-Bodyregion 2 und die n-Typ-Diffusionsregion 14 ausgebildet wird.
  • Wie in 20 gezeigt, kann eine Wirkung der Verringerung der AN-Spannung (Vce(sat)) erhalten werden, indem ein Graben tiefer als 1,5 µm gemacht wird. Wenn beispielsweise die Grabentiefe auf 5,5 µm oder größer gesetzt wird, kann Vce(sat) 1,5 V oder weniger sein.
  • Es wird bemerkt, dass die in 18 bis 20 gezeigten Daten erhalten wurden mit einem Dummy-Graben-Anteil, der auf 0,875 gesetzt war, einer Dicke tsub des Halbleitersubstrats 1, die auf 470 µm gesetzt war, einer Mesabreite (WMOS), die auf 1,2 µm gesetzt war, und einer Grabenbreite (Wtrench), die auf 1,2 µm gesetzt war. Obwohl die Daten bei 298 K (25°C) repräsentativ gezeigt sind, zeigt sich eine ähnliche Tendenz bei anderen Temperaturen.
  • Gestalt des Spitzenendes der Grabenelektrode
  • Wieder Bezug nehmend auf 3 ist für eine Querschnittsform eines Spitzenendes (des bodenseitigen Endes) des Grabens für das Gate 1a und des Grabens für die Stabilisierungsplatte 1b eine abgerundete Gestalt (beispielsweise eine halbkreisförmige Gestalt) gewählt, um eine Spannungsfestigkeit dadurch zu verbessern. Bei einem Graben für das Gate 1a und einem Graben für die Stabilisierungsplatte 1b mit einem Spitzenende in einer eckigen Gestalt wird an diesem eckigen Abschnitt eine Konzentration des elektrischen Feldes verursacht und eine Spannungsfestigkeit wird herabgesetzt. Daher ist die Querschnittsgestalt eines bodenseitigen Endes sowohl des Grabens für das Gate 1a als auch des Grabens für die Stabilisierungsplatte 1b vorzugsweise abgerundet.
  • Weitere Ausführungsformen
  • Obwohl eine Position der Anordnung der leitenden Schicht 5b1 , die zwei Stabilisierungsplatten 5b miteinander verbindet, in einer zweidimensionalen Ansicht relativ zu der Region Rs vorzugsweise an der Seite des Endabschnitts in der Längsrichtung der Gateelektrode 5a ist, wie dies in 2 gezeigt ist, kann die Anordnungsposition in der Region R sein, wie dies in 21 und 23 gezeigt ist.
  • Wie in 21 gezeigt, kann die leitende Schicht 5b1 in einer Region angeordnet sein, die zwischen p+-Diffusionsregionen 6 liegt, von denen jede an einem entlegendsten (am weitesten außen gelegenen) Endabschnitt angeordnet ist, der bei einer Anordnung der n-Typ-Emitterregion 3 und der p+-Diffusionsregion 6 in der Längsrichtung der Gateelektrode 5a der entlegendste (äußerste) Endabschnitt in der Längsrichtung ist. Dabei kann bei zweidimensionaler Betrachtung ein Teil der leitenden Schicht 5b1 mit einem Teil der p+-Diffusionsregion 6 an dem entlegendsten Endabschnitt überlappen. Der Aufbau eines Querschnitts eines Abschnitts, bei dem die leitende Schicht 5b1 in dieser Weise ausgebildet ist, ist in 22 gezeigt.
  • Wie in 23 gezeigt, kann die leitende Schicht 5b1 in einer Region angeordnet sein, die zwischen n-Typ-Emitterregionen 3 oder zwischen p+-Diffusionsregionen 6 liegt, bei denen es sich nicht um die p+-Diffusionsregion 6 an dem äußersten Endabschnitt handelt, wenn die n-Typ-Emitterregionen 3 und p+-Diffusionsregionen 6 in der Längsrichtung der Gateelektrode 5a angeordnet sind. Bei dem Aufbau in 23 ist die leitende Schicht 5b1 in einer Region angeordnet, die zwischen p+-Diffusionsregionen 6 liegt, die sich nicht an dem äußersten Endabschnitt befinden. Ein Querschnittsaufbau eines Abschnitts, in dem die leitende Schicht 5b1 in dieser Weise ausgebildet ist, ist in 24 gezeigt.
  • Wie in 22 und 24 ersichtlich ist, wird in einem Fall, in dem die leitende Schicht 5b1 in der obigen Region R ist, eine Breite einer Region für eine Verbindung der Emitterelektrode 11 mit der ersten Hauptoberfläche 1A des Halbleitersubstrats 1 über die leitende Schicht 5b1 kleiner. Da im Gegensatz dazu in dem in 2 bis 6 gezeigten Aufbau die leitende Schicht 5b1 außerhalb der obigen Region Rs angeordnet ist, verursacht diese leitende Schicht 5b1 nicht eine Verringerung der Fläche eines Abschnitts, in dem die Emitterelektrode 11 in Kontakt zu der p+-Diffusionsregion 6 und der n-Typ-Emitterregion 3 gelangt.
  • Ein Strukturierungsmuster der n-Typ-Emitterregion 3 und der p+-Diffusionsregion 6 bei zweidimensionaler Betrachtung der Halbleitervorrichtung der vorliegenden Ausführungsform kann zusätzlich zu dem in 2 gezeigten Muster ein Strukturierungsmuster sein, wie es in Zusammenhang mit dem bekannten Aufbau in 7 gezeigt ist. Wenn nämlich anstelle des Kontaktlochs 9d bei dem bekannten Aufbau in 7 Kontaktlöcher 9a und 9b verwendet werden, die in 2 gezeigt sind, kann ein Strukturierungsmuster für die n-Typ-Emitterregion 3 und die p+-Diffusionsregion 6, wie es in dem bekannten Aufbau in 7 gezeigt ist, verwendet werden. 25 zeigt einen Aufbau, bei dem die Kontaktlöcher 9a und 9b, die in 2 gezeigt sind, auf das Strukturierungsmuster der n-Typ-Emitterregion 3 und der p+-Diffusionsregion 6, die bei diesem bekannten Aufbau in 7 gezeigt sind, angewendet werden. Auch bei dem Aufbau in 25 kann die gleiche Wirkung wie bei dem in 2 bis 6 gezeigten Aufbau erhalten werden.
  • Selbst wenn bei dem in 2 gezeigten Strukturierungsmuster die p+-Diffusionsregion 6, wie in 26 gezeigt, zwischen der Stabilisierungsplatte 5b und der Stabilisierungsplatte 5b vorhanden ist, kann die gleiche Wirkung erzielt werden wie bei dem in 2 bis 6 gezeigten Aufbau. Wie in 27 gezeigt, kann weiterhin ein streifenartiges Strukturierungsmuster, bei dem sich bei zweidimensionaler Betrachtung sowohl die n-Typ-Emitterregion 3 als auch die p+-Diffusionsregion 6 parallel zueinander entlang der Längsrichtung der Gateelektrode 5a erstrecken, eine ähnliche Wirkung erhalten werden.
  • Obwohl oben als Beispiel ein MOS-Transistorabschnitt beschrieben wurde, ist ein Material für einen Gateisolationsfilm nicht auf einen Siliciumoxidfilm beschränkt. Deshalb ist die vorliegende Erfindung allgemein auf MIS-Transistorabschnitte anwendbar.

Claims (9)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (1) mit einer ersten Hauptoberfläche (1A) und einer zweiten Hauptoberfläche (1B), die einander gegenüberliegen, einem ersten und einem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32), von denen jeder einen Isoliertgateaufbau auf einer Seite der ersten Hauptoberfläche (1A) und eine Emitterregion (3) eines ersten Leitungstyps aufweist, die in der ersten Hauptoberfläche (1A) ausgebildet ist, um den Fluss eines Hauptstroms zwischen der ersten Hauptoberfläche (1A) und der zweiten Hauptoberfläche (1B) zu ermöglichen, einem Stabilisierungsplattenabschnitt (33), der in einer Region in der ersten Hauptoberfläche (1A) ausgebildet ist, die zwischen dem ersten und dem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32) liegt, und einer Emitterelektrode (11), die auf der ersten Hauptoberfläche (1A) vorhanden ist, wobei der Stabilisierungsplattenabschnitt (33) eine erste Stabilisierungsplatte (5b) aufweist, die so angeordnet ist, dass sie dem ersten Isoliertgate-Feldeffektransistorabschnitt (32) am nächstgelegenen ist, sowie eine zweite Stabilisierungsplatte (5b), die so angeordnet ist, dass sie dem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32) am nächstgelegenen ist, und wobei die Emitterelektrode (11) mit der Emitterregion (3) sowohl des ersten als auch des zweiten Isoliertgate-Feldeffekttransistorabschnitts (32) elektrisch verbunden ist, mit sowohl der ersten Stabilisierungsplatte (5b) als auch der zweiten Stabilisierungsplatte (5b) elektrisch verbunden ist, und mit einer dazwischengefügten Isolationsschicht (4b) auf der gesamten ersten Hauptoberfläche (1A) angeordnet ist, die zwischen der ersten Stabilisierungsplatte (5b) und der zweiten Stabilisierungsplatte (5b) liegt, wobei sowohl der erste als auch der zweite Isoliertgate-Feldeffekttransistorabschnitt (32) eine Bodykontaktregion (6) eines zweiten Leitungstyps beinhalten, die in der ersten Hauptoberfläche (1A) des Halbleitersubstrats (1) ausgebildet ist, sowie eine Gateelektrode (5a), wobei die Emitterelektrode (11) in einer Draufsicht bezüglich einer Region, die zwischen einer Region in dem ersten Isoliertgate-Feldeffekttransistorabschnitt (32), in der die Emitterregion (3) und die Bodykontaktregion (6) ausgebildet sind, und einer Region in dem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32), in der die Emitterregion (3) und die Bodykontaktregion (6) ausgebildet sind, liegt, in einer Endregion, die auf der Seite eines Endabschnitts in einer Längsrichtung der Gateelektrode (5a) liegt, elektrisch mit der ersten und der zweiten Stabilisierungsplatte (5b) verbunden ist, wobei die Halbleitervorrichtung weiterhin eine leitende Schicht (5b1) aufweist, welche sich mit der dazwischengefügten Isolationsschicht (4b) über die erste Hauptoberfläche (1A) so erstreckt, dass die erste und die zweite Stabilisierungsplatte (5b) miteinander verbunden werden, wobei die leitende Schicht (5b1) in der Endregion angeordnet ist, die Emitterelektrode (11) sowohl mit der ersten als auch mit der zweiten Stabilisierungsplatte (5b) in der Region, die zwischen der Region im ersten Isoliertgate-Feldeffekttransistorabschnitt (32) und der Region im zweiten Isoliertgate-Feldeffekttransistorabschnitt (32) liegt, nicht direkt elektrisch verbunden ist, und die Emitterelektrode (11) sowohl mit der ersten als auch der zweiten Stabilisierungsplatte (5b) in der Endregion durch die leitende Schicht (5b1) zumindest in einem Bereich, in dem die leitende Schicht (5b1) mit der ersten oder der zweiten Stabilisierungsplatte (5b) überlappt und in einem Bereich der Endregion, der zwischen der ersten Stabilisierungsplatte (5b) und der zweiten Stabilisierungsplatte (5b) liegt, elektrisch verbunden ist.
  2. Halbleitervorrichtung nach Anspruch 1, die weiterhin eine Region (1c, 7, 14) eines ersten Leitungstyps aufweist, die innerhalb des Halbleitersubstrats (1) ausgebildet ist, und eine Bodyregion (2) des zweiten Leitungstyps, die auf der Seite der ersten Hauptoberfläche (1A) der Region (1c, 7, 14) des ersten Leitungstyps ausgebildet ist und eine niedrige Dotierungskonzentration des zweiten Leitungstyps aufweist als die Bodykontaktregion (6), wobei sowohl die erste als auch die zweite Stabilisierungsplatte (5b) so ausgebildet sind, dass sie das Innere eines jeweiligen Grabens für die Stabilisierungsplatte (1b) ausfüllen, der dergestalt ausgebildet ist, dass er ausgehend von der ersten Hauptoberfläche (1A) des Halbleitersubstrats (1) durch die Bodyregion (2) hindurch die Region (1c, 7, 14) des ersten Leitungstyps erreicht, und wobei die Gateelektrode (5a) sowohl des ersten als auch des zweiten Isoliertgate-Feldeffekttransistorabschnitts (32) so ausgebildet ist, dass sie das Innere eines jeweiligen Grabens für das Gate (1a) ausfüllt, der dergestalt ausgebildet ist, dass er ausgehend von der ersten Hauptoberfläche (1A) des Halbleitersubstrats (1) durch die Bodyregion (2) hindurch die Region (1c, 7, 14) des ersten Leitungstyps erreicht.
  3. Halbleitervorrichtung nach Anspruch 2, bei der ein Dummy-Graben-Anteil nicht geringer als 0,5 und nicht höher als 0,92 ist, wobei der Dummy-Graben-Anteil definiert ist als ein Wert, der berechnet wird, indem die Anzahl der Gräben für die Stabilisierungsplatte (1b) durch die Gesamtheit aus der Anzahl der Gräben für das Gate (1a) und der Anzahl der Gräben für die Stabilisierungsplatte (1b) geteilt wird.
  4. Halbleitervorrichtung nach Anspruch 2 oder 3, bei der eine Tiefe des Grabens für das Gate (1a) und eine Tiefe des Grabens für die Stabilisierungsplatte (1b) ausgehend von einem Übergangsabschnitt zwischen der Region (1c, 7, 14) des ersten Leitungstyps und der Bodyregion (2) zu einer Seite der zweiten Hauptoberfläche (1B) hin jeweils nicht kleiner als 1,5 µm ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, bei der ein Spitzenende des Grabens für das Gate (1a) und ein Spitzenende des Grabens für die Stabilisierungsplatte (1b) jeweils in einer abgerundeten Gestalt ausgebildet sind.
  6. Halbleitervorrichtung nach einem der Ansprüche 2 bis 5, bei der eine Mehrzahl von Gräben, die den Graben für die Stabilisierungsplatte (1b) und den Graben für das Gate (1a) beinhaltet, den gleichen Abstand zueinander aufweist.
  7. Halbleitervorrichtung nach einem der Ansprüche 2 bis 6, bei der die Region (1c, 7, 14) des ersten Leitungstyps eine erste Region (1c) des ersten Leitungstyps und eine zweite Region (14) des ersten Leitungstyps aufweist, die bezüglich der ersten Region (1c) auf der Seite der ersten Hauptoberfläche (1A) ausgebildet ist und eine höhere Dotierungskonzentration des ersten Leitungstyps aufweist als die erste Region (1c), wobei sowohl der Graben für die Stabilisierungsplatte (1b) als auch der Graben für das Gate (1a) so ausgebildet sind, dass sie durch die zweite Region (14) hindurch die erste Region (1c) erreichen.
  8. Halbleitervorrichtung nach einem der Ansprüche 2 bis 7, die weiterhin eine Region des zweiten Leitungstyps aufweist, welche in der ersten Hauptoberfläche (1A) zwischen der ersten Stabilisierungsplatte (5b) und der zweiten Stabilisierungsplatte (5b) ausgebildet ist und eine höhere Dotierungskonzentration des zweiten Leitungstyps aufweist als die Bodyregion (2).
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der: sowohl der erste als auch der zweite Isoliertgate-Feldeffekttransistorabschnitt (32) eine Gateelektrode (5a) beinhalten, die in der ersten Hauptoberfläche (1A) des Halbleitersubstrats (1) ausgebildet ist, sowie eine Mehrzahl von Bodykontaktregionen (6) des zweiten Leitungstyps, sowohl in dem ersten Isoliertgate-Feldeffekttransistorabschnitt (32) als auch in dem zweiten Isoliertgate-Feldeffekttransistorabschnitt (32) die Mehrzahl von Bodykontaktregionen (6) in einer Draufsicht in einer Längsrichtung der Gateelektrode (5a) angeordnet ist, und die Emitterelektrode (11) sowohl mit der ersten als auch der zweiten Stabilisierungsplatte (5b) elektrisch verbunden ist in einer Region, die zumindest eine Region aufweist, welche in einer Draufsicht zwischen einer an einem entlegensten Endab- schnitt in der Längsrichtung der Gateelektrode (5a) des ersten Isoliertgate-Feldeffekttransistorabschnitts (32) angeordneten Bodykontaktregion (6) und der in einer Draufsicht an einem entlegensten Endabschnitt in der Längsrichtung der Gateelektrode (5a) des zweiten Isoliertgate-Feldeffekttransistorabschnitts (32) angeordneten Bodykontaktregion (6) liegt.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102792448B (zh) * 2010-03-09 2015-09-09 富士电机株式会社 半导体器件
JP5884557B2 (ja) * 2012-03-02 2016-03-15 トヨタ自動車株式会社 半導体装置
JP5932623B2 (ja) * 2012-12-05 2016-06-08 株式会社 日立パワーデバイス 半導体装置およびそれを用いた電力変換装置
CN104078497B (zh) * 2013-03-28 2019-03-15 南京励盛半导体科技有限公司 一种功率场效应晶体管器件的结构
GB201313126D0 (en) 2013-07-23 2013-09-04 Eco Semiconductors Ltd MOS-Bipolar Device
CN105917469A (zh) * 2014-01-14 2016-08-31 三菱电机株式会社 电力用半导体装置
JP6194812B2 (ja) * 2014-02-18 2017-09-13 トヨタ自動車株式会社 半導体モジュール
JP6566512B2 (ja) * 2014-04-15 2019-08-28 ローム株式会社 半導体装置および半導体装置の製造方法
JP2016039170A (ja) * 2014-08-05 2016-03-22 株式会社東芝 半導体装置
WO2016147529A1 (ja) * 2015-03-16 2016-09-22 富士電機株式会社 半導体装置の製造方法
JP6495751B2 (ja) * 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6406454B2 (ja) * 2015-07-07 2018-10-17 富士電機株式会社 半導体装置
US10332990B2 (en) 2015-07-15 2019-06-25 Fuji Electric Co., Ltd. Semiconductor device
JP6668798B2 (ja) * 2015-07-15 2020-03-18 富士電機株式会社 半導体装置
WO2017010393A1 (ja) * 2015-07-16 2017-01-19 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017033315A1 (ja) * 2015-08-26 2017-03-02 三菱電機株式会社 半導体素子
JP2018537144A (ja) * 2015-09-30 2018-12-20 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． 電気機械トランスデューサフォイルによる微分位相コントラスト撮像のための回折格子の合焦
CN105226090B (zh) 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
JP6634860B2 (ja) * 2016-02-10 2020-01-22 株式会社デンソー 半導体装置
DE112017000063T5 (de) * 2016-02-15 2018-03-22 Fuji Electric Co., Ltd. Halbleitervorrichtung
US11004986B2 (en) * 2016-04-25 2021-05-11 Mitsubishi Electric Corporation Semiconductor device including adjacent semiconductor layers
JP6574744B2 (ja) * 2016-09-16 2019-09-11 株式会社東芝 半導体装置
WO2018105744A1 (ja) * 2016-12-08 2018-06-14 富士電機株式会社 半導体装置
JP6820738B2 (ja) 2016-12-27 2021-01-27 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP7325931B2 (ja) * 2017-05-16 2023-08-15 富士電機株式会社 半導体装置
US10600867B2 (en) * 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
US10396189B2 (en) * 2017-05-30 2019-08-27 Fuji Electric Co., Ltd. Semiconductor device
JP6964566B2 (ja) 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
CN109473475A (zh) * 2018-12-26 2019-03-15 江苏中科君芯科技有限公司 能提高加工良率的igbt器件
JP7272004B2 (ja) * 2019-02-25 2023-05-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
US11545543B2 (en) 2020-10-27 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Trench pattern for trench capacitor yield improvement
US11949007B2 (en) 2020-11-02 2024-04-02 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing semiconductor device
JP7515428B2 (ja) * 2021-02-16 2024-07-12 三菱電機株式会社 半導体装置およびその製造方法
JP2023044189A (ja) * 2021-09-17 2023-03-30 株式会社東芝 半導体装置
JP2024046362A (ja) * 2022-09-22 2024-04-03 株式会社 日立パワーデバイス 半導体装置
CN117352554B (zh) * 2023-12-04 2024-02-27 赛晶亚太半导体科技(北京)有限公司 一种具有栅极沟槽的半导体功率器件
CN117476756A (zh) * 2023-12-28 2024-01-30 深圳天狼芯半导体有限公司 一种具备沟槽发射极的碳化硅igbt及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008052422A1 (de) * 2008-05-13 2009-12-03 Mitsubishi Electric Corp. Halbleitervorrichtung mit reduzierter Kapazität
JP2010050211A (ja) * 2008-08-20 2010-03-04 Denso Corp 半導体装置の製造方法
JP2010135677A (ja) * 2008-12-08 2010-06-17 Denso Corp 半導体装置
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3307785B2 (ja) 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
JPH09331063A (ja) 1996-04-11 1997-12-22 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP3400348B2 (ja) 1998-05-19 2003-04-28 株式会社東芝 絶縁ゲート型半導体装置
JP2001102579A (ja) * 1999-09-30 2001-04-13 Toshiba Corp トレンチゲート付き半導体装置
JP4200626B2 (ja) 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
JP4904612B2 (ja) * 2000-05-22 2012-03-28 富士電機株式会社 Ｉｇｂｔ
JP2002016252A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
KR100447364B1 (ko) 2001-01-19 2004-09-07 미쓰비시덴키 가부시키가이샤 반도체 장치
US6815767B2 (en) * 2001-02-01 2004-11-09 Mitsubishi Denki Kabushiki Kaisha Insulated gate transistor
DE10203164B4 (de) * 2002-01-28 2005-06-16 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
JP3971327B2 (ja) * 2003-03-11 2007-09-05 株式会社東芝 絶縁ゲート型半導体装置
JP5223235B2 (ja) * 2007-05-14 2013-06-26 株式会社デンソー 半導体装置
JP5359182B2 (ja) * 2008-01-28 2013-12-04 富士電機株式会社 半導体装置
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
CN101933141B (zh) * 2008-01-29 2013-02-13 富士电机株式会社 半导体装置
JP5422930B2 (ja) 2008-06-30 2014-02-19 株式会社デンソー 半導体装置
JP2010232335A (ja) * 2009-03-26 2010-10-14 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008052422A1 (de) * 2008-05-13 2009-12-03 Mitsubishi Electric Corp. Halbleitervorrichtung mit reduzierter Kapazität
JP2010050211A (ja) * 2008-08-20 2010-03-04 Denso Corp 半導体装置の製造方法
JP2010135677A (ja) * 2008-12-08 2010-06-17 Denso Corp 半導体装置
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置

Also Published As

Publication number Publication date
US20120267680A1 (en) 2012-10-25
KR20120123192A (ko) 2012-11-08
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US8698195B2 (en) 2014-04-15
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KR101440397B1 (ko) 2014-09-15
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JP2012227335A (ja) 2012-11-15
CN102751329B (zh) 2015-04-08

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