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CN102751329B - 半导体装置 - Google Patents

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Abstract

本发明涉及一种半导体装置。稳定板部(33)形成于由第1和第2绝缘栅型场效晶体管部(32)所夹的第1主面(1A)的区域。稳定板部(33)包含：最靠近第1绝缘栅型场效晶体管部(32)配置的第1稳定板(5b)；和最靠近第2绝缘栅型场效晶体管部(33)配置的第2稳定板(5b)。发射极电极(11)与第1和第2绝缘栅型场效晶体管部(32)的各个发射极区域(3)电连接，并且与第1和第2稳定板(5b)分别电连接，而且隔着绝缘层(4b)配置在由第1和第2稳定板(5b)所夹的第1主面(1A)的整个面上。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及具备用于在半导体基板的彼此对向的主面之间流过主电流的至少2个绝缘栅型场效晶体管部的半导体装置。
背景技术
在对超过数百V的电压进行控制的高耐压半导体装置的领域，由于所处理的电流也很大，因此要求有能够抑制发热即损失的元件特性。另外，作为对这些电压·电流进行控制的栅极的驱动方式，希望是驱动电路规模小、相应的损失小的电压驱动元件。
由于上述原因，目前在该领域，作为能够使用电压驱动且损失小的元件，绝缘栅双极型晶体管即IGBT(Insulated Gate BipolarTransistor)成为了主流。该IGBT的结构是既能够降低MOS(Metal0xide Semiconductor：金属氧化物半导体)晶体管的漏极的杂质浓度从而确保耐压，又能够将漏极侧当做二极管使用从而降低漏极阻抗的结构。
在这种IGBT中，二极管会执行双极型动作，因此，在本说明书中将IGBT的MOS晶体管的源极称为发射极，将漏极侧称为集电极侧。
在作为电压驱动元件的IGBT中，一般来说，在集电极和发射极之间施加有数百V的电压，该电压由±数V～数十V的栅电压进行控制。IGBT常被用作逆变器中的开关元件。当IGBT处于导通状态时，集电极·发射极之间产生大电流，集电极·发射极之间的电压降低。当IGBT处于截止状态时，集电极·发射极之间几乎不流过电流，集电极·发射极之间的电压升高。
通常，IGBT的动作按照上述方式执行，因此，IGBT中的损失划分为导通状态下的电流·电压乘积构成的恒定损失以及导通状态和截止状态发生切换的过渡时的开关损失。截止状态下的泄漏电流·电压乘积非常小，因而可以忽略不计。
另一方面，即使在例如负载发生了短路等的异常状态下也要防止元件的破坏，这也是很重要的。在这种情况下，集电极·发射极之间保持施加数百V的电源电压，栅极变为导通，流过大电流。
在具有将MOS晶体管和二极管串联连接的结构的IGBT中，最大电流受到MOS晶体管的饱和电流的限制。因此，即使如上所述发生了短路时，电流限制也会发生作用，如果在一定时间内，则能够防止因发热而导致的元件的破坏。
近年来的IGBT为了进一步减小损失，采用了在元件表面形成沟槽并在沟槽中填埋栅极电极而形成的沟槽栅极的沟槽栅型IGBT逐渐成为主流(例如，参照日本特开平9-331063号公报、日本特开平8-167711号公报、日本特开平11-330466号公报、日本特开2010-10556号公报、日本特开2002-16252号公报、日本特开2001-244325号公报)。沟槽栅型IGBT是一种将MOS晶体管部分作了微细化处理的元件，因此栅极电容增大。另外，当发生短路时饱和电流变得非常大，因此存在着发热大、在短时间内就会破坏的倾向。
进而，近年来，例如文献(例如Proceeding of 1998InternationalSymposium on Power Semiconductor Devices & ICs，p.89)中所记载，已经得知IGBT的反馈电容导致在发生短路时栅极电压、栅极电流、集电极·发射极电压和集电极电流会出现振荡，进而引发错误动作的现象。这种由反馈电容引起的振荡现象成为诸如沟槽栅型IGBT之类的栅极电容大的元件的深刻问题。
针对这些问题，人们提出了一种使用与栅极电极不产生电气连接的沟槽、即哑沟槽(dummy trench)，从而抑制栅极电容的结构。另外，在国际公开第02/058160(即WO02/058160)中提出了一种能够抑制短路时的振荡的结构。
在上述的以往例中，沟槽栅型IGBT等高耐压半导体装置中以抑制发生短路时的振荡为目的，如果逐渐增加哑沟槽(以下也称为稳定板或稳定板用沟槽)的比例，则导通电压(Vce(sat))和恒定损失就会增加，因此存在着无法充分增加哑沟槽的问题。
发明内容
本发明是借鉴了上述问题而提出的，其目的是提供一种即使在为了抑制短路时的振荡而增加了稳定板用沟槽的比例的情况下，仍然能够降低导通电压并且易于提高短路耐受性的半导体装置。
本发明的半导体装置具备：半导体基板、第1和第2绝缘栅型场效晶体管部、稳定板部和发射极电极。半导体基板具有彼此对向的第1主面和第2主面。第1和第2绝缘栅型场效晶体管部各自在第1主面侧具有绝缘栅极结构，并具有形成于第1主面的第1导电型发射极区域，而且用于在第1主面和第2主面之间流过主电流。稳定板部形成于由第1和第2绝缘栅型场效晶体管部所夹的第1主面的区域。发射极电极设置在第1主面上。稳定板部包含：最靠近第1绝缘栅型场效晶体管部配置的第1稳定板；和最靠近第2绝缘栅型场效晶体管部配置的第2稳定板。发射极电极与第1和第2绝缘栅型场效晶体管部的各个发射极区域电连接，并且与第1和第2稳定板分别电连接，而且隔着绝缘层配置在由第1和第2稳定板所夹的第1主面的整个面上。
根据本发明，发射极电极隔着绝缘层配置在由第1和第2稳定板所夹的第1主面的整个面上。亦即，发射极电极没有通过接触孔(contact hole)与第1和第2稳定板所夹的第1主面发生连接。因此，在导通状态下电流基本上不会流到稳定板部，而是集中流向绝缘栅型场效晶体管部，导通电压降低。
另外，利用本发明的半导体装置中的稳定板和发射极电极的连接结构，可以实现晶体管部的微细化。因此，电流进一步集中流向晶体管部，能够进一步降低导通电压。由于可以实现半导体装置的微细化，因此能够容易地增加稳定板用沟槽的比例。因此，既能够进一步降低导通电压，同时又易于降低有效栅极宽度，能够减少饱和电流，提高短路耐受性。另外，利用本发明的半导体装置中的稳定板和发射极电极的连接结构，即使对半导体装置进行微细化的情况下仍然能够将稳定板作为发射极电位，因此能够降低栅极电容，可以抑制短路时的振荡。
由上可知，可以获得一种能够降低导通电压、进而易于提高短路耐受性的半导体装置。
根据参照附图理解的本发明有关的详细说明，可以明确了解本发明的上述内容以及其他目的、特征、方面和优点。
附图说明
图1是示意性地表示本发明的第1实施方式的半导体装置的芯片状态的结构的概略俯视图。
图2是将图1中的区域S放大后表示出来的、概略表示出本发明的第1实施方式中的半导体装置的结构的局部俯视图。
图3是沿图2中的III-III线的向视剖视图。
图4是沿图2中的IV-IV线的向视剖视图。
图5是沿图2中的V-V线的向视剖视图。
图6是沿图2中的VI-VI线的向视剖视图。
图7是概略表示出比较例中的半导体装置的结构的局部俯视图。
图8是沿图7中的VIII-VIII线的向视剖视图。
图9是表示饱和电流与导通电压之间的关系的图。
图10是表示导通电压降低效果对台面宽度(mesa width)的依赖性的图。
图11是表示稳定板用沟槽比例与导通电压之间的关系的图。
图12A是表示本发明的第1实施方式中的半导体装置的器件内的电流密度的图，图12B是表示本发明的第1实施方式中的半导体装置的器件内的电流通路的图。
图13A是表示比较例中的半导体装置的器件内的电流密度的图，图13B是表示比较例中的半导体装置的器件内的电流通路的图。
图14是表示各器件结构中的载流子浓度分布的图。
图15是图14中的发射极区域侧的放大图。
图16是表示稳定板用沟槽比例与饱和电流之间的关系的图。
图17是表示导通电压Vce(sat)与开关损失E截止之间的关系的图。
图18是表示从P/N结起的沟槽深度与耐压之间的关系的图。
图19是表示深度方向的电场强度分布的图。
图20是表示从P/N结开始的沟槽深度与导通电压之间的关系的图。
图21是概略表示出将用于使发射极电极与哑沟槽内的导电层5b1形成电连接的接触孔配置于p+杂质扩散区6之间所夹的区域而构成的本发明的一个实施方式的半导体装置的一个变形例的局部俯视图。
图22是沿图21中的XXII-XXII线的向视剖视图。
图23是概略表示出将用于使发射极电极与哑沟槽内的导电层5b1形成电连接的接触孔配置于p+杂质扩散区6之间所夹的区域而构成的本发明的一个实施方式的半导体装置的另一个变形例的局部俯视图。
图24是沿图23中的XXIV-XXIV线的向视剖视图。
图25是表示另一个实施方式的半导体装置的结构的概略俯视图。
图26是表示再一个实施方式的半导体装置的结构的概略俯视图。
图27是表示再一个实施方式的半导体装置的结构的概略俯视图。
图28是平面栅结构的IGBT的剖视图。
具体实施方式
下面参照附图说明基于本发明的实施方式的半导体装置。此外，在下面所说明的实施方式中，当提到个数、数量时，除了有特别记载的情况之外，本发明的范围并不一定限定于这些个数、数量等。另外，针对同一部件和相当部件标注相同的参照符号，有时候会省略其重复的说明。
(实施方式1)
首先，使用图1～图6说明本实施方式的半导体装置的结构。
首先，参照图1，在半导体芯片100的俯视图中，IGBT形成区域40形成于半导体芯片100的中央部，包围着该IGBT形成区域40的周围配置着边缘终止(edge termination)区域41。在IGBT形成区域40形成有多个发射极电极11。
主要参照图2和图3，该半导体装置是在仅具有例如40μm～700μm厚度的半导体基板1形成的沟槽栅型IGBT。半导体基板1具有彼此对向的第1主面(上表面)1A和第2主面(下表面)1B。作为半导体基板1的硅基板具有例如杂质浓度约为1×1012～1×1016cm-3的n-区域(n-漂移区域)1c(第1区域)。
在该n-区域1c的第1主面1A侧的半导体基板1内，形成有例如浓度约为1×1016～1×1018cm-3、从第1主面1A起的深度约为3μm的由p型半导体构成的p型体(body)区域2。在n-区域1c和p型体区域2之间形成有杂质浓度比n-区域1c高、并且杂质浓度比p型体区域2低的n型杂质扩散区域14(第2区域)。在p型体区域2内的第1主面1A，形成有例如浓度在1×1019cm-3以上、从第1主面1A起的深度约为0.5μm的由n型半导体构成的n型发射极区域3。
主要参照图2和图4，在与n型发射极区域3相邻的第1主面1A以例如1×1020cm-3左右的浓度形成有p+杂质扩散区域(p+体接触区域)6，用于构成对p型体区域2的低阻抗接触。
主要参照图3和图4，在半导体基板1的第1主面1A上贯穿p型体区域2和n型杂质扩散区域14形成有抵达n-区域1c的栅极用沟槽1a。该栅极用沟槽1a的深度为从第1主面1A起例如3μm～10μm。
在栅极用沟槽1a的内表面形成有由例如30nm～200nm厚度的氧化硅膜构成的栅极绝缘膜4a。以填埋栅极用沟槽1a的内部方式形成由低阻抗材料(例如高浓度地掺入了磷而形成的多晶硅)构成的栅极电极5a。
这样，栅极用沟槽1a和栅极绝缘膜4a以及栅极电极5a就在半导体基板1的第1主面1A侧构成了绝缘栅结构。另外，由n-区域1c和n型发射极区域3以及栅极用沟槽1a构成了以n-区域1c为漏极、以n型发射极区域3为源极的绝缘栅型场效晶体管部(这里是MOS晶体管部)32。该MOS晶体管部32使得在半导体基板1的第1主面1A和第2主面1B之间流过主电流。
在第1主面1A配置有多个MOS晶体管部32，在由2个MOS晶体管部32所夹的第1主面1A的区域形成有稳定板部33。该稳定板部33具有例如2个哑沟槽。这2个哑沟槽分别具有稳定板用沟槽1b、稳定板用绝缘膜4b和稳定板5b。又，形成于稳定板部33的哑沟槽的个数并不限于2个，也可以是3个以上。
稳定板用沟槽1b形成为从第1主面1A开始贯穿p型体区域2和n型杂质扩散区域14而抵达n-区域1c，其具有从半导体基板1的第1主面1A起例如3μm～10μm的深度。稳定板用沟槽1b彼此之间、以及相邻栅极用沟槽1a与稳定板用沟槽1b之间的间距(Wpitch)为例如0.5μm～6.0μm。
为了提高耐压，稳定板用沟槽1b相互之间的间距优选是等同于相邻栅极用沟槽1a与稳定板用沟槽1b之间的间距。另外，当哑沟槽的个数在3个以上时，优选是使稳定板用沟槽1b相互之间的间距彼此相等。即，优选是使包含栅极用沟槽1a和稳定板用沟槽1b的多个沟槽的各间距彼此相等。
沿着该稳定板用沟槽1b的内表面，按照与栅极用沟槽1a相同的方式形成有由厚度为例如30nm～200nm的氧化硅膜构成的稳定板用绝缘膜4b。与栅极用沟槽1a相同地，以填埋稳定板用沟槽1b的内部的方式形成导电层，该导电层由例如高浓度地掺入了磷而形成的多晶硅构成并且成为稳定板5b。
主要参照图2和图5，2个哑沟槽的各自的稳定板5b相互之间通过导电层5b1而彼此电连接。该导电层5b1在半导体基板1的第1主面1A上与稳定板用绝缘膜4b隔着由同一层构成的绝缘层而形成，其与半导体基板1电绝缘。
导电层5b1由例如高浓度地掺入了磷而形成的多晶硅构成，由与稳定板5b相同的层构成。导电层5b1如图2所示配置在栅极用沟槽1a和稳定板用沟槽1b的俯视图的长度方向的端部，并且在俯视图的长度方向上，配置在比n型发射极区域3和p+杂质扩散区域6更靠近端部侧。即，导电层5b1优选是位于比由一个(例如图2中左侧的)MOS晶体管部32的n型发射极区域3及p+杂质扩散区域6的形成区域与另一个(例如图2中右侧的)MOS晶体管部32的n型发射极区域3及p+杂质扩散区域6的形成区域所夹的区域Rs(图2中由单点虚线包围的区域)更靠近栅极电极5a的长度方向的端部侧。
主要参照图3～图5，在半导体基板1的第1主面1A上依次形成有绝缘层22A、层间绝缘膜9、和绝缘层22B。绝缘层22A是通过对栅极电极5a或稳定板5b实施例如热氧化或CVD(Chemical VaporDeposition：化学汽相沉积)氧化而形成的。绝缘层22B在层间绝缘膜9上有选择地形成。层间绝缘膜9是使用硅酸盐即掺杂了例如硼或磷的氧化硅膜，通过CVD(Chemical Vapor Deposition：化学汽相沉积)等处理而形成的。在层间绝缘膜9形成有接触孔9a和接触孔9b。
如图5所示，接触孔9a形成为抵达导电层5b1。在位于接触孔9a的底部的导电层5b1的表面形成有硅化物层21b。另外，如图3和图4所示，接触孔9b以抵达位于第1主面1A的n型发射极区域3和p+杂质扩散区域6的方式形成。在位于接触孔9a底部的n型发射极区域3、p+杂质扩散区域6以及p型体区域2的表面形成有硅化物层21a。
主要参照图2，接触孔9a配置在栅极用沟槽1a和稳定板用沟槽1b的俯视图的长度方向的端部侧(即比上述区域Rs更靠近栅极电极5a的长度方向的端部侧)。接触孔9b并不配置在俯视图中由2个稳定板用沟槽1b所夹的区域R(图2中双点虚线所包围的区域)，而是配置在由稳定板用沟槽1b和栅极用沟槽1a所夹的区域内。
如上可知，2个稳定板用沟槽1b所夹的区域R的整体被绝缘层4b所覆盖，在该区域R内未形成抵达半导体基板1的第1主面1A(p型体区域2)的接触孔。在稳定板部33包含3个以上的哑沟槽的情况下，由最靠近3个以上的稳定板用沟槽1b之中的一个(图2中例如左侧的)MOS晶体管部32的稳定板用沟槽1b和最靠近另一个(图2中例如右侧的)MOS晶体管部32的稳定板用沟槽1b所夹的半导体基板1的第1主面1A的区域对应于上述区域R。
主要参照图3～图5，在层间绝缘膜9上，沿着接触孔9a、9b的侧部及底部、层间绝缘膜9的上表面、和绝缘层22B的上表面地形成有阻挡金属(barrier metal)层10。在阻挡金属层10与半导体基板1相接触的部分，为了降低接触电阻，形成有上述的硅化物层21a。在半导体基板1的第1主面1A上形成有发射极电极11。该发射极电极11在阻挡金属层10上与阻挡金属层10相接地形成。
由此，提供发射极电位E的发射极电极11经由接触孔9a分别与2个稳定板5b电连接，并且经由接触孔9b与n型发射极区域3和p+杂质扩散区域6分别电连接。即，发射极电极11在由2个稳定板用沟槽1b夹的区域R中并未经由接触孔等连接，而是在该区域R的整个面上至少隔着稳定板用绝缘膜4b而配置。
主要参照图6，在栅极用沟槽1a的俯视图的长度方向的两侧的半导体基板1的第1主面1A形成有p型阱(well)39。栅极电极5a在形成有该p型阱39的半导体基板1的第1主面1A上隔着栅极绝缘膜4a而延伸。在层间绝缘膜9形成有接触孔9c。该接触孔9c抵达栅极电极5a延伸到p型阱39上的部分。
在接触孔9c的底部的栅极电极5a的表面形成有硅化物层21b。阻挡金属层10沿着接触孔9c的侧部及底部而形成，在该阻挡金属层10上形成有提供栅电位G的控制电极11g。该控制电极11g是由与发射极电极11相同的层通过形成图案(patterning)而分离之后形成的层。由此，栅极电极5a就会在其长度方向的端部经由接触孔9c与提供栅电位G的控制电极11g电连接。
主要参照图3～图6，在n-区域1c的第2主面1B侧依次形成有n型缓冲区域7和p型集电极区域8。该p型集电极区域8上电连接着提供集电极电位C的集电极电极12。该集电极电极12的材质是例如铝化合物。
接着，使用图2～图5说明本实施方式的半导体装置中的台面宽度(WMOS)、沟槽间距(Wpitch)和沟槽宽度(Wtrench)。
发射极电极11在图2所示的俯视图中在比上述区域Rs更靠近栅极电极5a的长度方向的端部侧与导电层5b1电连接。稳定板5b是由低阻抗材料形成的，因此稳定板5b整体成为发射极电位。之所以将稳定板5b置为发射极电位，是为了减小栅极电容，从而抑制IGBT在发生短路时的振荡，防止器件破坏。之所以在比上述区域Rs更靠近栅极电极5a的长度方向的端部侧将发射极电极11电连接到稳定板5b的理由如下。即，在减小台面宽度(WMOS)和/或沟槽间距(Wpitch)从而降低导通电压时，如果将导电层5b1配置在上述区域Rs中，则如采用图22、图24在后文描述的，用于将发射极电极11连接到n型发射极区域3或p杂质扩散区域6的区域变窄，发射极电极11与n型发射极区域3或p杂质扩散区域6之间的可靠的电连接恐怕难以实现。
在本实施方式中，台面宽度(WMOS)表示栅极用沟槽1a与稳定板用沟槽1b之间、以及稳定板用沟槽1b相互之间的距离。栅极用沟槽1a与稳定板用沟槽1b之间的台面宽度以及稳定板用沟槽1b相互之间的台面宽度设定为相同宽度。另外，沟槽间距(Wpitch)表示栅极用沟槽1a与稳定板用沟槽1b之间的配置间距、以及稳定板用沟槽1b相互之间的配置间距。栅极用沟槽1a与稳定板用沟槽1b的沟槽间距、以及稳定板用沟槽1b相互之间的沟槽间距设定为相同的距离。另外，沟槽电极宽度(Wtrench)表示栅极电极5a和稳定板5b各自的宽度。栅极电极5a的沟槽电极宽度和稳定板5b的沟槽电极宽度设定为相同宽度。
在本实施方式中的沟槽栅型IGBT中，台面宽度(WMOS)、沟槽间距(Wpitch)和沟槽宽度(Wtrench)的关系满足WMOS＝Wpitch-Wtrench＞0(式1)的关系。
接着，通过与以往例进行对比来说明本实施方式的半导体装置的使用效果。
图7和图8中表示以往的沟槽栅型IGBT的结构。图7的区域×2表示出以往的沟槽栅型IGBT中形成于层间绝缘膜9的接触孔9d的平面形状。发射极电极11通过该接触孔9d与n型发射极区域3、p+杂质扩散区域6、p型体区域2和稳定板5b电连接。即，位于由稳定板5b所夹的半导体基板1的第1主面1A的p型体区域2和p+杂质扩散区域6也电连接到发射极电极11。
另外，在由2个稳定板5b所夹的半导体基板1的第1主面1A也形成有p+杂质扩散区域6。另外，n型发射极区域3沿着栅极电极5a的长度方向形成在栅极电极5a与p+杂质扩散区域6之间。
另外，从上表面看起来，栅极用沟槽1a和稳定板用沟槽1b成为与分别在图1和图4所示的栅极电极5a及稳定板5b相同的图案。
又，除此之外的以往例的结构与本实施方式的结构基本相同，因此对于相同的部分标注相同的符号，并不重复其说明。
在以往结构中，发射极电极11也电连接到位于由稳定板5b所夹的半导体基板1的第1主面的p型体区域2和p+杂质扩散区域6。根据后文叙述的实施例中的探讨研究可知，沟槽MOS晶体管部在导通状态下的载流子浓度因此而降低，导通电阻升高。
与此相对，本实施方式的结构中，如图2所示，发射极电极11在俯视图中并未与由稳定板5b所夹的区域R的p型体区域2电连接。发射极电极11经由接触孔9b与由稳定板5b和栅极电极5a所夹的区域电连接，仅与位于区域Rs的外侧的导电层5b1电连接。即，如图3～图5所示，发射极电极11在稳定板部33并未与半导体基板1的第1主面1A电连接，而是在MOS晶体管部32与半导体基板1的第1主面1A电连接。因此，在导通状态下，电流基本不会流到稳定板部33，而是集中流向MOS晶体管部32，根据后文叙述的实施例中的探讨研究可知，其与以往例相比，导通电压降低。
另外，根据后文叙述的实施例中的探讨研究可知，上述的导通电压降低效果随着本实施方式的结构中的稳定板部33的稳定板用沟槽1b占单位单元(cell)的比例的增加而增强，因此，也能够进一步降低导通电压。本实施方式的结构在由稳定板用沟槽5b所夹的区域R未设置p+杂质扩散区域6，并且通过精心配置导电层5b1，形成了一种易于提高稳定板用沟槽1b占单位单元的比例的结构。进而，通过增加该稳定板用沟槽1b的比例，也很容易降低有效栅极宽度W(图2中的W1+...+Wn)。因此，也容易减少饱和电流，能够容易地提高短路耐受性。下面对此进行说明。
根据表示MOS晶体管的饱和区域中的漏极电流ID(饱和电流)的下述式2可知，一旦减小了有效栅极宽度W，MOS晶体管的漏极电流ID就会减少。在本实施方式中，通过增加未进行栅极布线的稳定板用沟槽1b的条数的比例来减小占MOS晶体管部32的有效单元尺寸的有效栅极宽度W(图2中的W1+...+Wn)。由此，IGBT的短路电流受到抑制，短路耐受性得到提高。进而如后文所述，通过增加稳定板用沟槽1b的条数的比例，也能够进一步降低导通电压，因此能够提高或保持短路耐受性，并且降低导通电压。
I D = 1 2 · W L · μ · C ox ( V G - V th ) 2
…(式2)
在上述式2中，ID表示饱和区域中的漏极电流(饱和电流)，W表示有效栅极宽度，μ表示移动度，Cox表示每单位面积的栅极绝缘膜电容，VG表示栅电压，Vth表示阈值电压。L表示沟道长度，在本实施方式的半导体装置中，其相当于沿着从n型发射极区域3的下端直到p型体区域2与n型杂质扩散区域14的交界面的栅极用沟槽1a的距离。
当负载短路时，器件中产生的电流由器件的饱和电流所决定。如果饱和电流小，则短路时流过的电流也小，器件上的能量负载也小。由此，通过抑制饱和电流，就可以提高短路耐受性。
另外，在本实施方式中的结构中，发射极电极11在由稳定板5b所夹的区域不与p型体区域2连接，因此，能够将电流集中到MOS晶体管部32。另外，因为能够容易地增加稳定板用沟槽1b的条数，所以也可以获得导通电压降低的效果(在图9所示的恒定损失区域中，相对于同一集电极电流Jc的导通电压Vce减小)。即，通过使用本结构，在维持短路耐受性的基础上，又能够降低恒定损失。
另外，由于MOS晶体管部32的微细化容易进行，因而通过使MOS晶体管部32实现微细化，能够降低有效栅极宽度，易于减少饱和电流并提高短路耐受性，因此，能够提高半导体装置的成品率。
进而，在上述以往例中，为了降低p型体区域2和发射极电极11之间的接触电阻，在相邻的稳定板5b之间设置了p+杂质扩散区域6。但是，设置有该p+杂质扩散区域6的部位在IGBT截止时会成为空穴穿过的通路，导致IGBT的截止阻断能力、即可截止的电流密度或电压下降。
与此相对，在本实施方式的结构中，如上所述，发射极电极11并未通过接触孔与由稳定板5b所夹的p型体区域2连接。因此，不仅能够降低导通电压，而且当IGBT截止时由稳定板5b所夹的区域中也不会产生空穴穿过的通路，能够防止可截止的电流密度或电压的下降。
另外，在本实施方式中的结构中，如图2所示，发射极电极11在俯视图中在由稳定板5b所夹的区域R并未与p型体区域2电连接。因此，如图23、图24所示的结构所示，不需要为了顾虑发射极电极11与n型发射极区域3或p+杂质扩散区域6的连接而加大栅极用沟槽1a和稳定板用沟槽1b之间的台面宽度。因而，在本实施方式中，在能够减小栅极用沟槽1a和稳定板用沟槽1b之间的台面宽度的同时，能够提高该台面宽度的设计自由度。另外，因为能够减小台面宽度，所以也可以进一步降低导通电压。
另外，如果上述的沟槽间距在各部分的大小不同，则各沟槽1a、1b附近的电场分布会变得不均匀，产生电场集中，导致耐压下降。因此，在本实施方式中将栅极用沟槽1a和稳定板用沟槽1b的沟槽间距、以及稳定板用沟槽1b相互之间的沟槽间距设定为相同大小。由此可以防止沟槽周围发生电场集中，提高耐压。即，在上述结构中，由于能够缩小栅极用沟槽1a和稳定板用沟槽1b之间的台面宽度，因而能够相应地缩小栅极用沟槽1a与稳定板用沟槽1b之间的沟槽间距。进而，相应于栅极用沟槽1a与稳定板用沟槽1b之间的沟槽间距的缩小而缩小稳定板用沟槽1b相互之间的沟槽间距，就既能够防止电场集中导致的耐压下降，也有助于实现器件的小型化。
(实施例)
下面说明具有上述结构的沟槽栅型IGBT的具体的一个例子。
沟槽栅型IGBT的模拟参数按照下述表1所示设定。另外，使用本数据的哑沟槽比例如表2所示。哑沟槽比例定义为每1单元(单位单元(unit cell)部34)的哑沟槽(稳定板用沟槽)的条数除以每1单元(单位单元部34)的全部沟槽的条数(栅极用沟槽条数+哑沟槽条数)所得的数值，即稳定板沟槽条数/全部沟槽条数。
【表1】
【表2】
  哑沟槽比例   稳定板沟槽条数/全部沟槽条数
  0.5   1/2
  0.67   2/3
  0.75   3/4
  0.8   4/5
  0.875   7/8
  0.9   9/10
  0.92   11/12
  0.93   13/14
此外，在本实施方式中，栅极用沟槽1a的条数以及稳定板用沟槽1b的条数的绝对值并不重要，重要的是它们的比例。亦即，栅极用沟槽1a和稳定板用沟槽1b的条数无论有多少，器件的特性也很大程度上依赖于哑沟槽比例。
(i)台面宽度(WMOS)
通过减小沟槽电极之间(栅极用沟槽1a和稳定板用沟槽1b之间、稳定板用沟槽1b和稳定板用沟槽1b之间)的台面宽度(WMOS)，就能够获得导通电压和恒定损失的降低效果。其关系如图10所示。
图10的横轴表示台面宽度(WMOS)[μm]，纵轴表示导通电压(Vce(sat))[V]。在图10中，沟槽宽度(Wtrench)为固定。为便于参照，将图28中所示的以往的平面栅结构IGBT的数据作为相同参数(单位单元(unit cell)尺寸)描绘在图10中。参照图28，在平面栅结构中，栅极电极5a位于半导体基板1的第1主面1A上，其在由n型发射极区域3和n型杂质扩散区域14所夹的p型体区域2上隔着栅极绝缘膜4a而形成。发射极电极11与n型发射极区域3和p+杂质扩散区域6电连接。而且，除此之外的平面栅结构IGBT的结构与图2所示的沟槽栅结构的MOS晶体管部32的结构大致相同，因此对于相同的要素赋予相同的符号，不重复其说明。
此外，图10所示的数据是以298K(25℃)下的数据作为代表例而示出的，在其他温度下也表现出同样的倾向。另外，每1单元的沟槽电极的栅极电极与稳定板的比例是在1个栅极电极、7个稳定板这样的哑沟槽比例为0.875的条件下进行模拟得到的结果。
在本实施方式的结构中，发射极电极11并未通过接触孔与稳定板部33的p型体区域2连接，能够提高MOS晶体管部32的载流子浓度，因此，其与图7、图8所示的以往例相比，能够降低导通电压。由此可知，如果使用本实施方式中的结构，就能够进一步缩小台面宽度(WMOS)，并进一步提高MOS晶体管部32的载流子密度，因此，与以往例相比，进一步降低了导通电压。
另外，就台面宽度(WMOS)与导通电压降低效果的关系而言，以往的沟槽构造(参照图7、图8)也表现出同样的倾向。不过，在先前所述的以往结构中，发射极电极11和p型体区域2的接触在稳定板5b区域的整个面上发生，因此，沟槽MOS晶体管部的导通状态下的载流子浓度下降，导通电阻升高。
与此不同的是，本实施方式中的结构中，发射极电极11并未通过接触孔与稳定板部33的p型体区域2相连接。因此，沟槽MOS晶体管部32中导通状态下的载流子浓度增大，能够获得高的导通电压降低效果。
(ii)哑沟槽比例
在本实施方式的结构中，通过逐渐增加稳定板5b相对于栅极电极5a的比例(增加哑沟槽比例)，能够获得降低导通电压以及恒定损失的效果。该关系如图11所示。横轴表示哑沟槽比例，纵轴表示导通电压(Vce(sat))。器件中的能量损失表示为(器件中流过的电流)×(器件上所施加的电压)，因此，导通电压越是减小，恒定损失越小。
该导通电压的降低原理如图12A、图12B、图13A、图13B和图14所示。图12A、图13A表示当IGBT处于导通状态时器件内的电流密度，图12B、图13B表示当IGBT处于导通状态时稳定板所夹的区域内的电流通路，图14表示导通状态下的器件内的载流子浓度。此外，图12A、图12B表示本实施方式的结构的情形，图13A、图13B表示图7和图8所示的以往的沟槽电极结构的情形，它们分别与图3和图8所示的截面相对应。
在图12A和图13A的各个图中，左端((X＝0μrn)是栅极用沟槽1a，稳定板用沟槽1b以规定的间距并排设置(X＞0)。另外，图12B、图13B是图12A、图13A中的Z所包围的区域的放大图，图12B、图13B中的箭头方向表示电流的流动方向，箭头长度表示电流密度的大小。
在图12A、图12B所示的本实施方式的结构(图2)的导通状态下，稳定板部33的旁边的沟槽MOS晶体管部32的栅极电极上施加有偏置电压(本结构是n沟道MOS晶体管，因此栅极上施加正偏压)，电子经由沟道部(在p型体区域2中与栅极用沟槽1a邻接的部分)注入到n-区域1c。此时，集电极侧被施加正向偏压，因此，同时空穴从集电极侧注入到n-区域1c。
这里，在本实施方式的结构中，在稳定板部33、即相邻的稳定板用沟槽1b之间，发射极电极11并未与p型体区域2连接，而在MOS晶体管部32、即栅极用沟槽1a与稳定板用沟槽1b之间，经由接触孔9b与p型体区域2相连接。因此，在本结构中，空穴流向发射极侧的通路仅是沟槽MOS晶体管部32，因此，稳定板部33中几乎没有电流流过，电流集中流到沟槽MOS晶体管部32。
由于电流集中流到沟槽MOS晶体管部32，因此沟槽MOS晶体管部32在导通状态下的载流子浓度增大，导通电压下降。该效果如图11所示，随着单位单元中哑沟槽所占比例的增加而得到强化(即沟槽MOS晶体管部32的导通状态下的载流子浓度进一步增大)，导通电压变得更低，恒定损失减少。
与此不同的是，如图13A、图13B所示，在以往的沟槽电极结构中，发射极电极11也连接到稳定板5b之间的p型体区域2，因此，稳定板5b之间也会流过电流，电流难以集中到沟槽MOS晶体管部32。
即，在以往的结构中，由于稳定板部33上存在空穴穿过的连接部分，因此哑沟槽之间也会形成空穴的通路。其结果就产生了图12B和图13B所示的电流集中程度的差异。受其影响，如图14所示，本实施方式与以往例相比，沟槽MOS晶体管部32的发射极侧载流子浓度分布发生变化，产生了导通电压Vce(sat)的差异。
图14是对图2～图6所示的本实施方式与图7、图8所示的以往例的半导体装置中沟槽MOS晶体管部32的IGBT处于导通状态时的载流子浓度分布加以比较得到的图。图14所示的载流子密度分布对应于图3、图8的A-A′线部和图28的B-B′线部。
图14和图15中表示该器件结构与电流集中的关系。图14和图15中横轴表示从发射极区域到集电极区域的距离，纵轴表示载流子浓度。图15是图14中的发射极侧的放大图。另外，本数据对应于图3、图8的A-A′线部和图28的B-B′线部，并包含形成了沟道的部位。
此外，图14是对各半导体装置在哑沟槽比例相同的情况下(排除平面栅结构)进行比较得到的。在图2～图6所示的本实施方式的结构中，电流通路仅是与栅极用沟槽1a相邻的沟槽MOS晶体管部32，其结果是，处于导通状态下的发射极侧的载流子浓度如图14所示地增大。反之，如果如图7、图8所示的以往例的结构那样，将发射极电极11连接到p型体区域2，则相邻稳定板用沟槽1b之间的p型体区域2和p+杂质扩散区域6上也会形成电流通路。由此，在沟槽MOS晶体管部以外也会形成电流通路，因此，沟槽MOS晶体管部在导通状态下的载流子浓度下降。因此，以往的半导体装置与本实施方式相比，其导通电压升高。
参照图14和图15，在本实施方式中的沟槽电极结构中，从集电极区域侧注入的空穴在n-区域(n-漂移区域)1c内其密度不降低地到达发射极侧。进而，通过增加稳定板5b，在发射极侧造成载流子集中，在n-区域(n-漂移区域)1c内的发射极侧的载流子浓度上升。与此相对，以往的沟槽电极结构和平面栅结构这两者之中越靠近发射极侧，载流子浓度越低。
即，在本实施方式中的沟槽电极结构中，根据从n-漂移区域到发射极侧的载流子浓度增大效果，能够获得导通电压随着哑沟槽比例的增加而降低的效果。但是，哑沟槽比例一旦超过0.92，则载流子集中效果就会饱和(参照图11)。
对本实施方式相互间进行比较可知，哑沟槽比例0.875与0.67相比，载流子浓度大。当IGBT处于导通状态下，空穴穿过稳定板部33正下方朝着沟槽MOS晶体管部32移动。该移动距离越大，稳定板部33正下方的空穴浓度越高。其结果是，稳定板部33的距离越是增大(哑沟槽比例越是增加)导致载流子越集中，作为唯一的空穴通路的沟槽MOS晶体管部32中的载流子浓度就变得越高。当载流子浓度升高，该部位的载流子浓度就会增大、阻抗下降，因此，导通电压降低。
如图14和图15所示，除了发射极区域之外，空穴的密度与电子的密度大致相同。另外，如图15所示，在发射极区域，电子密度比空穴密度高。
此外，在以往的沟槽栅结构或平面栅结构中，随着靠近发射极载流子下降，这是因为，电子的供应能力(注入能力)下降。
由上可知，能够利用稳定板5b来获得导通电压降低效果的哑沟槽比例优选是设定在稳定板为最小条数时的0.5到载流子集中效果达到饱和的0.92之间的范围内(即0.5以上0.92以下的范围)。
另外，参照图16，根据表示哑沟槽比例与饱和电流的关系的图可知，通过增加稳定板5b，能够缩小栅极宽度，抑制饱和电流。
本实施方式的沟槽栅结构中的单元单位是沟槽MOS晶体管部32和稳定板部33成为一体后的区域(图3、4所示的单位单元部34)。另外，当哑沟槽比例增加时，则占单位单元部34的总栅极宽度W缩小。
利用本实施方式的结构，能够实现可通过抑制饱和电流而在保持短路耐受性的同时降低导通电压的IGBT。但是，在本实施方式的结构中，由于能够任意设定哑沟槽比例，因此可以实现饱和电流的抑制与低导通电压的这两方面(请参照图11、图16)。
图17是表示导通电压Vce(sat)与开关损失(Eoff)的关系的图。即，存在导通电压越低恒定损失变得越小的关系。本实施方式所示的数据点将p型集电极区域8的杂质浓度(集电极浓度)分配为1×1016～5×1020，集电极浓度越高，导通电压变得越低。
下面说明导通电压与开关损失具有交换(trade-off)关系的原因。在IGBT中，除了器件结构以外使用公共控制参数对导通电压和开关损失这2个器件特性进行控制。在本实施方式，例如该参数是集电极浓度。
在通过降低导通电压来减小恒定损失的情况下，为了提高集电极侧的载流子浓度而将集电极浓度设定为高浓度。这样一来，当IGBT处于导通状态时，高浓度的空穴由集电极侧注入到在n-区域1c中，当IGBT截止时，就需要时间来吐出所注入的空穴，开关损失增加。在减小开关损失的情况下，反之集电极浓度降低，而导通电压升高。由上可知，导通电压与开关损失处于交换(trade-off)关系。
但是在本实施方式中，即使集电极侧的载流子浓度相同，与以往结构的半导体装置相比，由于能够降低导通电压(Vce(sat))，因此可以使图17所示的交换曲线(trade curve)向低导通电压侧移动，有可能改善交换特性。
因此，根据本实施方式的沟槽电极结构可以降低恒定损失，由此也能够降低总损失(开关损失+恒定损失)。
此外，图11～图17所示的数据是在仿真模拟过程中半导体基板1的厚度tsub＝470μm、台面宽度(WMOS)＝1.2μm、沟槽宽度(Wtrench)＝1.2μm的条件下取得的。另外，作为代表，表示了298K(25℃)下的数据，在其他温度下也表现出同样的倾向。
另外，关于到此为止所述的哑沟槽比例的关系，无论有无n型发射极区域3(图3和图4的不同的部分)，都能够获得同样的效果。
(iii)沟槽深度(D)
图18表示沟槽深度(D：从p型体区域2和n型杂质扩散区域14所形成的发射极侧的P/N结开始的深度，参照图3)与耐压的关系，图19表示在各种沟槽深度(D)条件下从半导体基板的第1主面开始的深度与电场强度的关系。根据图18，在本实施方式的沟槽电极结构中，通过将沟槽深度(D)设计为大于等于能够缓和发射极侧的P/N结间所产生的电场集中的长度，就能够获得充分的耐压。如图19所示，能够缓解发射极侧的P/N结的电场集中的沟槽深度(D)是从P/N结开始1.5μm以上的深度。
下面说明增大沟槽深度时电场集中得到缓解的机制。当IGBT保持耐压时，栅极和稳定板的沟槽部变成与源极电位相同的0V。其结果是，这些沟槽部就像场板(field plate)那样感应产生电荷，将等电位线向集电极侧推移，从而可以获得发射极侧的P/N结的电场缓和效果。
耐压提高的沟槽深度基本不依赖于沟槽或台面的宽度、哑沟槽比例、杂质浓度。另一方面，耐压提高的沟槽深度依赖于沟槽MOS晶体管部32的各种杂质深度、即p型体区域2与n型杂质扩散区域14所形成的P/N结的位置关系。
另外，如果将沟槽进一步加深到大于1.5μm，则如图20所示，能够获得导通电压(Vce(sat))降低效果。例如，如果达到5.5μ以上，则能够将Vce(sat)降低到1.5V以下。
此外，图18～图20所示的数据是在哑沟槽比例为0.875、半导体基板1的厚度tsub为＝470μm、台面宽度(WMOS)＝1.2μm、沟槽宽度(Wtrench)＝1.2μm的条件下进行评估的。另外，作为代表，表示了298K(25℃)下的数据，而在其他温度下也表现出同样的倾向。
(iv)沟槽电极的顶端(tip end，尖端)形状
再次参照图3，将栅极用沟槽1a和稳定板用沟槽1b各自的顶端的截面形状做成圆角形状(例如半圆形)，就能够实现耐压提高。栅极用沟槽1a和稳定板用沟槽1b的顶端形状是角形的情况下，其角部会发生电场集中，耐压降低。因此，栅极用沟槽1a和稳定板用沟槽1b的顶端的截面形状优选是具有圆形的形状。
(其他实施方式)
此外，如图2所示，连接2个稳定板5b相互间的导电层5b1的俯视图中的配置位置，优选是比起区域Rs配置在更靠栅极电极5a的长度方向的端部侧，但如图21和图23所示，也可以配置在区域Rs内。
如图21所示，导电层5b1也可以配置在由位于栅极电极5a的长度方向上排列的n型发射极区域3和p+杂质扩散区域6之中的长度方向的最靠端部的最端部的p+杂质扩散区域6彼此之间所夹的区域内，并且导电层5b1的一部分在俯视图中看起来与最端部的p+杂质扩散区域6的一部分重合。该结构中形成有导电层5b1的部分的截面结构如图22所示。
如图23所示，导电层5b1也可以配置在由位于在栅极电极5a的长度方向上排列的n型发射极区域3和p+杂质扩散区域6之中最端部的p+杂质扩散区域6以外的n型发射极区域3彼此之间或p+杂质扩散区域6彼此之间所夹的区域内。在图23的结构中，导电层5b1配置在最端部的p+杂质扩散区域6以外的p+杂质扩散区域6彼此之间所夹的区域内。该结构中形成有导电层5b1的部分的截面结构如图24所示。
根据图22和图24可知，当导电层5b1位于上述区域Rs内的情况下，通过导电层5b1将发射极电极11连接到半导体基板1的第1主面1A所需的区域宽度缩小。与此相对，在图2～图6所示的结构中，导电层5b1位于上述区域Rs之外，因此，发射极电极11通过该导电层5b1与p+杂质扩散区域6和n型发射极区域3发生接触的部分的面积没有缩小。
另外，本实施方式中的半导体装置的俯视图中的n型发射极区域3和p+杂质扩散区域6的图案结构并不限于图2所示的图案，也可以是图7的以往结构中所示的图案结构。即，如果使用图2所示的接触孔9a、9b取代图7的以往结构中的接触孔9d，则也可以使用图7的以往结构中所示的n型发射极区域3和p+杂质扩散区域6的图案结构。图25表示出在该图7的以往结构中所示的n型发射极区域3和p+杂质扩散区域6的图案结构中应用了图2所示的接触孔9a、9b的情况下的结构。在该图25的结构中，也能够获得与图2～图6所示的结构相同的效果。
另外，在图2所示的图案结构中，稳定板5b和稳定板5b之间，即使存在图26所示的p+杂质扩散区域6，也能够获得与图2～图6所示的结构相同的效果。另外，如图27所示，如果采用在俯视图中n型发射极区域3和p+杂质扩散区域6分别沿着栅极电极5a的长度方向并排延伸的长方形的图案结构，也能够获得同样的效果。
此外，上述以MOS晶体管部为例进行了说明，但栅极绝缘膜的材质并不限于氧化硅膜。因此，本发明能够应用所有MIS晶体管部。
以上对本发明进行了详细说明和展示，但这只是示例，并不构成限定，发明的范围由附带的权利要求书进行解释，这是应该明确理解的。

Claims (11)

1.一种半导体装置，具备：
半导体基板，具有彼此对向的第1主面和第2主面；
第1和第2绝缘栅型场效晶体管部，分别在所述第1主面侧具有绝缘栅结构，并且具有在所述第1主面形成的第1导电型发射极区域，且用于在所述第1主面和所述第2主面之间流过主电流；
稳定板部，形成于由所述第1和第2绝缘栅型场效晶体管部所夹的所述第1主面的区域；以及
发射极电极，设置在所述第1主面上，其中，
所述稳定板部包含：最靠近所述第1绝缘栅型场效晶体管部配置的第1稳定板；和最靠近所述第2绝缘栅型场效晶体管部配置的第2稳定板，
所述发射极电极与所述第1和第2绝缘栅型场效晶体管部各自的所述发射极区域电连接，并且与所述第1和第2稳定板分别电连接，而且隔着绝缘层配置在由所述第1和第2稳定板所夹的所述第1主面的整个面上，
所述第1和第2绝缘栅型场效晶体管部分别包含形成在所述半导体基板的第1主面的第2导电型体接触区域和栅极电极，
在比由所述第1绝缘栅型场效晶体管部的所述发射极区域及体接触区域的形成区域与所述第2绝缘栅型场效晶体管部的所述发射极区域及体接触区域的形成区域所夹的区域更靠近所述栅极电极的俯视图中的长度方向的端部侧的端部区域中，所述发射极电极与所述第1和第2稳定板分别电连接。
2.如权利要求1所述的半导体装置，其中，还具备以连接所述第1和第2稳定板的方式在所述第1主面上隔着所述绝缘层延伸的导电层，
所述导电层位于所述端部区域。
3.如权利要求1所述的半导体装置，其中，还具备：形成在所述半导体基板的内部的第1导电型区域；和形成在所述第1导电型区域的所述第1主面侧并且具有比所述体接触区域更低的第2导电型杂质浓度的第2导电型体区域，
所述第1和第2稳定板分别以填埋稳定板用沟槽的内部的方式形成，所述稳定板用沟槽以从所述半导体基板的所述第1主面开始贯穿所述体区域并抵达所述第1导电型区域的方式形成，
所述第1和第2绝缘栅型场效晶体管部各自的所述栅极电极以填埋栅极用沟槽的内部的方式形成，所述栅极用沟槽以从所述半导体基板的所述第1主面开始贯穿所述体区域并抵达所述第1导电型区域的方式形成。
4.如权利要求3所述的半导体装置，其中，在将所述稳定板用沟槽的数量除以所述栅极用沟槽的数量与所述稳定板用沟槽的数量之和所得到的数值设定为哑沟槽比例的情况下，
所述哑沟槽比例为0.5以上0.92以下。
5.如权利要求3所述的半导体装置，其中，所述栅极用沟槽的深度和所述稳定板用沟槽的深度为从所述第1导电型区域与所述体区域的接合部开始向所述第2主面侧为1.5μm以上。
6.如权利要求3所述的半导体装置，其中，所述栅极用沟槽的顶端形状和所述稳定板用沟槽的顶端形状是圆角形状。
7.如权利要求3所述的半导体装置，其中，包含所述稳定板用沟槽和所述栅极用沟槽的多条沟槽的各间距彼此相同。
8.如权利要求3所述的半导体装置，其中，所述第1导电型区域包含第1导电型的第1区域和形成在比所述第1区域更靠近所述第1主面侧并且具有比所述第1区域更高的第1导电型杂质浓度的第1导电型的第2区域，
所述稳定板用沟槽和所述栅极用沟槽两者以贯穿所述第2区域并抵达所述第1区域的方式形成。
9.如权利要求3所述的半导体装置，其中，还具备第2导电型区域，所述第2导电型区域形成在所述第1稳定板和所述第2稳定板之间的所述第1主面并且具有比所述体区域更高的第2导电型杂质浓度。
10.一种半导体装置，具备：
半导体基板，具有彼此对向的第1主面和第2主面；
第1和第2绝缘栅型场效晶体管部，分别在所述第1主面侧具有绝缘栅结构，并且具有在所述第1主面形成的第1导电型发射极区域，且用于在所述第1主面和所述第2主面之间流过主电流；
稳定板部，形成于由所述第1和第2绝缘栅型场效晶体管部所夹的所述第1主面的区域；以及
发射极电极，设置在所述第1主面上，其中，
所述稳定板部包含：最靠近所述第1绝缘栅型场效晶体管部配置的第1稳定板；和最靠近所述第2绝缘栅型场效晶体管部配置的第2稳定板，
所述发射极电极与所述第1和第2绝缘栅型场效晶体管部各自的所述发射极区域电连接，并且与所述第1和第2稳定板分别电连接，而且隔着绝缘层配置在由所述第1和第2稳定板所夹的所述第1主面的整个面上，
所述第1和第2绝缘栅型场效晶体管部分别包含形成在所述半导体基板的第1主面的栅极电极和多个第2导电型体接触区域，
在所述第1和第2绝缘栅型场效晶体管部的各个，沿着所述栅极电极的俯视图中的长度方向排列所述多个体接触区域，
在至少包含配置在所述第1绝缘栅型场效晶体管部的所述栅极电极的俯视图中的长度方向的最端部的所述体接触区域和配置在所述第2绝缘栅型场效晶体管部的所述栅极电极的俯视图中的长度方向的最端部的所述体接触区域之间所夹的区域的区域中，所述发射极电极与所述第1和第2稳定板分别电连接。
11.一种半导体装置，具备：
半导体基板，具有彼此对向的第1主面和第2主面；
第1和第2绝缘栅型场效晶体管部，分别在所述第1主面侧具有绝缘栅结构，并且具有在所述第1主面形成的第1导电型发射极区域，且用于在所述第1主面和所述第2主面之间流过主电流；
稳定板部，形成于由所述第1和第2绝缘栅型场效晶体管部所夹的所述第1主面的区域；以及
发射极电极，设置在所述第1主面上，其中，
所述稳定板部包含：最靠近所述第1绝缘栅型场效晶体管部配置的第1稳定板；和最靠近所述第2绝缘栅型场效晶体管部配置的第2稳定板，
所述发射极电极与所述第1和第2绝缘栅型场效晶体管部各自的所述发射极区域电连接，并且与所述第1和第2稳定板分别电连接，而且隔着绝缘层配置在由所述第1和第2稳定板所夹的所述第1主面的整个面上，
所述第1和第2绝缘栅型场效晶体管部分别包含形成在所述半导体基板的第1主面的栅极电极和多个第2导电型体接触区域，
在所述第1和第2绝缘栅型场效晶体管部的各个，沿着所述栅极电极的俯视图中的长度方向排列所述多个体接触区域，
在沿着所述第1绝缘栅型场效晶体管部的所述栅极电极的俯视图中的长度方向排列的所述多个体接触区域之中配置在最端部的所述体接触区域以外的所述体接触区域和沿着所述第2绝缘栅型场效晶体管部的所述栅极电极的俯视图中的长度方向排列的所述多个体接触区域之中配置在最端部的所述体接触区域以外的所述体接触区域之间所夹的区域中，所述发射极电极与所述第1和第2稳定板分别电连接。
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