DE102012110133A1

DE102012110133A1 - Ein Halbleiterbauelement mit einem Durchkontakt und ein Herstellungsverfahren dafür

Info

Publication number: DE102012110133A1
Application number: DE102012110133A
Authority: DE
Inventors: Hermann Gruber; Thomas Gross; Andreas Meiser; Markus Zundel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2011-10-24
Filing date: 2012-10-24
Publication date: 2013-04-25
Anticipated expiration: 2032-10-25
Also published as: CN103065968B; US8941217B2; US20140299972A1; DE102012110133B4; US20130099308A1; US8735262B2; CN103065968A

Abstract

Gemäß einer Ausführungsform beinhaltet ein Verfahren zum Ausbilden eines Halbleiterbauelements (100): Bereitstellen eines Wafer (40) mit einem Halbleitersubstrat (30) mit einer ersten Seite (15), einer zweiten Seite (16) gegenüber der ersten Seite (15) und einem auf der ersten Seite (15) angeordneten Dielektrikumsgebiet (7), Montieren des Wafer (40) mit der ersten Seite (15) auf ein Trägersystem (50), Ätzen eines tiefen vertikalen Grabens (19) von der zweiten Seite (16) durch das Halbleitersubstrat (30) zu dem Dielektrikumsgebiet (7), wodurch ein Mesagebiet von dem verbleibenden Halbleitersubstrat (30) isoliert wird, und Füllen des tiefen vertikalen Grabens (19) mit einem Dielektrikumsmaterial.

Description

ERFINDUNGSGEBIET
Hierin beschriebene Ausführungsformen betreffen Halbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen, insbesondere Halbleitertransistoren und Verfahren zum Ausbilden von Halbleitertransistoren mit einem Halbleitersubstrat mit einem Halbleiterviagebiet zwischen einer ersten Seite und einer zweiten Seite des Halbleitersubstrats zum Anschließen einer Steuerelektrode des Halbleitertransistors.
ALLGEMEINER STAND DER TECHNIK
Viele Funktionen von modernen Einrichtungen in Kraftfahrzeug-, Consumer- und Industrieanwendungen, wie etwa Computertechnologie, Funkkommunikationstechnologie, Umwandeln elektrischer Energie und das Antreiben eines Elektromotors oder einer elektrischen Maschine, basieren auf Halbleiterbauelementen, insbesondere Halbleitertransistoren wie etwa Feldeffekttransistoren (FET), beispielsweise Leistungs-MOSFETs (Metal Oxide Semiconductor Field-Effect Transistors).
Bei vielen Anwendungen werden vertikale MOSFETs mit einer Sourcemetallisierung und einer Gatemetallisierung auf der Frontseite des Halbleitersubstrats und einer Drainmetallisierung auf der Rückseite des Halbleitersubstrats verwendet. Es gibt jedoch Anwendungen, bei denen es wünschenswert ist, dass sich die Sourcemetallisierung des MOSFET auf der Frontseite seines Halbleitersubstrats befindet, wohingegen sich die Gatemetallisierung und die Drainmetallisierung auf der Rückseite des Halbleitersubstrats befinden. Ein derartiges Bauelement wird nachfolgend als ein Source-Down-MOSFET bezeichnet, weil der MOSFET mit seiner Frontseite nach unten (die Sourcemetallisierung ist nach unten gerichtet) auf einen einfachen Systemträger (engl. „lead frame“) gelötet werden kann. Dadurch können zusätzliche Kosten für einen segmentierten Systemträger vermieden werden. Weiterhin können Source-Down-MOSFETs über die Sourcemetallisierung, die sich nahe dem Kanalgebiet befindet, besonders effizient gekühlt werden. Weiterhin kann bei einer Anwendung, bei der die Sourcemetallisierung während des Betriebs auf Referenzpotential liegt, in der Regel auf Masse, auf eine weitere Isolation des Source-Down-MOSFET verzichtet werden. Dies macht Source-Down-MOSFETs besonders interessant für Kraftfahrzeuganwendungen, bei denen der Systemträger, an den die Sourcemetallisierung des MOSFET gelötet oder geklebt ist, einfach an dem Chassis auf Massepotential montiert oder damit verbunden werden kann.
Für Source-Down-MOSFETs wird in der Regel ein leitendes Via durch das Halbleitersubstrat ausgebildet, um die Gatemetallisierung und eine Gateelektrode des MOSFET zu verbinden. Weiterhin sind oftmals ausreichend zuverlässige, elektrisch isolierende Gebiete, beispielsweise thermische Oxide, auf der Ober- und Unterseite des Halbleitersubstrats insbesondere für Leistungshalbleiterbauelemente erwünscht. Das Ausbilden von ausreichend zuverlässigen isolierenden thermischen Oxiden erfordert jedoch in der Regel höhere Temperaturen und stellt somit Grenzen für die Herstellung dar. Dementsprechend ist die Herstellung solcher Bauelemente oftmals komplex und/oder aufwändig. Alternativ können isolierte tiefe vertikale Gräben in einem frühen Prozess von der Sourceseite aus in dem Wafer ausgebildet werden, um Viagebiete zu definieren. Danach kann die Sourceseite fertiggestellt werden und der Wafer wird auf der gegenüberliegenden Seite verdünnt, wodurch die isolierten tiefen vertikalen Gräben exponiert und die Viagebiete ausgebildet werden. Dieses Herstellungsverfahren ist jedoch ebenfalls aufwändig. Außerdem kann die mechanische Stabilität des Wafer geschwächt werden, wenn die isolierten tiefen vertikalen Gräben nicht vollständig gefüllt sind. Dies kann während der Verarbeitung zu einem Waferbruch führen.
KURZE DARSTELLUNG DER ERFINDUNG
Gemäß einer oder mehrerer Ausführungsformen umfasst ein Verfahren zum Ausbilden eines Halbleiterbauelements: das Bereitstellen eines Wafer mit einem Halbleitersubstrat mit einer ersten Seite, einer zweiten Seite gegenüber der ersten Seite und einem Dielektrikumsgebiet auf der ersten Seite; das Ätzen eines tiefen vertikalen Grabens von der zweiten Seite durch das Halbleitersubstrat zu dem Dielektrikumsgebiet, wodurch ein Mesagebiet von dem verbleibenden Halbleitersubstrat isoliert wird; das und Füllen des tiefen vertikalen Grabens mit einem Dielektrikumsmaterial.
Gemäß einer oder mehrerer Ausführungsformen umfasst ein Verfahren zum Ausbilden mehrerer Halbleiterbauelemente: das Bereitstellen eines Wafer mit einem Halbleitersubstrat mit mehreren Halbleiterstrukturen; das Ausbilden einer gemeinsamen Metallisierung für die mehreren Halbleiterstrukturen auf dem Wafer; das Montieren des Wafer auf ein Trägersystem, so dass die gemeinsame Metallisierung von dem Trägersystem bedeckt ist; das Ausbilden von Trenngräben durch das Halbleitersubstrat des montierten Wafer und zwischen den mehreren Halbleiterstrukturen; und das Trennen der mehreren Halbleiterstrukturen entlang der Trenngräben.
Gemäß einer oder mehrerer Ausführungsformen enthält ein Halbleiterbauelement: ein Halbleitersubstrat mit einer ersten Seite, einer zweiten Seite gegenüber der ersten Seite, einem aktiven Bereich mit einer Transistorstruktur mit einer Steuerelektrode und einem Durchkontaktbereich mit einem Halbleitermesa mit isolierten Seitenwänden; eine erste Metallisierung auf der ersten Seite in dem aktiven Bereich; eine Ausnehmung, die sich von der ersten Seite in das Halbleitersubstrat und zwischen dem aktiven Bereich und dem Durchkontaktbereich ersteckt; und eine Steuermetallisierung auf der zweiten Seite und in ohmschem Kontakt mit dem Halbleitermesa. Die Ausnehmung weist in dem Durchkontaktbereich einen sich horizontal verbreiternden Abschnitt auf und ist mindestens teilweise mit einem leitenden Material in ohmschem Kontakt mit dem Halbleitermesa und der Transistorstruktur gefüllt.
Gemäß einer oder mehrerer Ausführungsformen umfasst ein Verfahren zum Ausbilden eines Halbleiterbauelements: das Bereitstellen eines Halbleitersubstrats, das eine erste Seite und eine zweite Seite gegenüber der ersten Seite umfasst; das Definieren eines aktiven Bereichs und eines Durchkontaktbereichs; das Ausbilden einer Ausnehmung von der ersten Seite in das Halbleitersubstrat, so dass die Ausnehmung in dem Durchkontaktbereich einen sich horizontal verbreiternden Abschnitt umfasst; das Ausbilden einer ersten Dielektrikumsschicht auf der Ausnehmung; das Öffnen der ersten Dielektrikumsschicht in dem Durchkontaktbereich; das Montieren des Halbleitersubstrats auf ein Trägersystem; das Ätzen in dem Durchkontaktbereich von der zweiten Seite von zwei tiefen vertikalen Umfangsgräben durch das Halbleitersubstrat zu der ersten Dielektrikumsschicht; und das Isolieren mindestens der Seitenwände der beiden tiefen vertikalen Umfangsgräben, um ein seitlich isoliertes Halbleitermesa auszubilden.
Der Fachmann erkennt bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu, wobei stattdessen das Veranschaulichen der Prinzipien der Erfindung betont wird. Zudem bezeichnen in den Figuren gleiche Bezugszahlen entsprechende Teile. Es zeigen:
1 in einer Draufsicht ein Halbleiterbauelement gemäß einer Ausführungsform;
2 in einem vertikalen Querschnitt ein Halbleiterbauelement gemäß einer Ausführungsform;
3 in einem vertikalen Querschnitt ein Halbleiterbauelement gemäß einer Ausführungsform;
4 in einem vertikalen Querschnitt ein Halbleiterbauelement gemäß einer Ausführungsform;
5A und 5B in vertikalen Querschnitten ein Halbleiterbauelement gemäß Ausführungsformen;
6 in einem vertikalen Querschnitt ein Halbleiterbauelement gemäß einer Ausführungsform;
7 in einer schematischen Ansicht ein Halbleiterbauelement gemäß einer Ausführungsform;
8 in einem vertikalen Querschnitt ein Halbleiterbauelement gemäß einer Ausführungsform;
9A und 9B und 10 Prozesse eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß Ausführungsformen;
11A bis 15B Prozesse eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß Ausführungsformen und
16 und 17 Prozesse eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß Ausführungsformen.
AUSFÜHRLICHE BESCHREIBUNG
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert. Die beschriebenen Ausführungsbeispiele verwenden eine spezifische Sprache, die nicht als den Schutzbereich der beigefügten Ansprüche beschränkend ausgelegt werden sollte. Es versteht sich, dass Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist. Beispielsweise können als Teil einer Ausführungsform dargestellte oder beschriebene Merkmale in Verbindung mit Merkmalen von anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen beinhaltet.
Der Ausdruck „horizontal“, wie er in dieser Patentschrift verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder horizontalen Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafer oder eines Die sein.
Der Ausdruck „vertikal“, wie er in dieser Patentschrift verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche angeordnet ist, d.h. parallel zu der normalen Richtung der ersten Oberfläche des Halbleitersubstrats oder -körpers.
Bei dieser Patentschrift wird eine zweite Oberfläche eines Halbleitersubstrats als durch die untere oder rückseitige Oberfläche ausgebildet angesehen, während eine erste Oberfläche durch die obere, Front- oder Hauptoberfläche des Halbleitersubstrats ausgebildet angesehen wird. Die Ausdrücke „über“ und „unter“, wie sie in dieser Patentschrift verwendet werden, beschreiben deshalb einen relativen Ort eines strukturellen Merkmals zu einem anderen strukturellen Merkmal unter Berücksichtigung dieser Orientierung.
Bei dieser Patentschrift wird n-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während p-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleiterbauelemente mit entgegengesetzten Dotierbeziehungen ausgebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Weiterhin zeigen einige Figuren relative Dotierkonzentrationen durch die Angabe von „–“ oder „+“ bei dem Dotiertyp. Beispielsweise bedeutet „n-“ eine Dotierkonzentration, die kleiner ist als die Dotierkonzentration eines „n“-Dotiergebiets, während ein „n⁺“-Dotiergebiet eine größere Dotierkonzentration als das „n“-Dotiergebiet besitzt. Das Angeben der relativen Dotierkonzentration bedeutet jedoch nicht, dass Dotiergebiete mit der gleichen relativen Dotierkonzentration die gleiche absolute Dotierkonzentration besitzen müssen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n⁺-Dotiergebiete unterschiedliche absolute Dotierkonzentrationen besitzen. Das gleiche gilt beispielsweise für ein n⁺- und ein p⁺-Dotiergebiet.
Bei der Bezugnahme auf Halbleiterbauelemente sind Bauelemente mit mindestens zwei Anschlüssen gemeint, ein Beispiel ist eine Diode. Halbleiterbauelemente können auch Bauelemente mit drei Anschlüssen sein, wie etwa Feldeffekttransistoren (FET) wie etwa ein MOSFET oder IGBTs (Insulated Gate Bipolar Transistors, JFETs (Junction Field Effect Transistors) und Thyristoren, um nur einige zu nennen. Die Halbleiterbauelemente können auch mehr als drei Anschlüsse enthalten. Gemäß einer Ausführungsform sind Halbleiterbauelemente Leistungsbauelemente. Integrierte Schaltungen enthalten mehrere integrierte Bauelemente.
In dieser Patentschrift beschriebene spezifische Ausführungsformen betreffen unter anderem Halbleiterbauelemente und Herstellungsverfahren dafür, insbesondere Halbleitertransistoren mit drei Anschlüssen wie etwa MOSFETs, IGBTs und BJTs (Bipolar Junction Transistors). Die Halbleiterbauelemente sind typischerweise vertikale Leistungshalbleiterbauelemente.
Der Ausdruck „Leistungshalbleiterbauelement“, wie er in dieser Patentschrift verwendet wird, soll ein Halbleiterbauelement auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstromschaltkapazitäten beschreiben. Mit anderen Worten sind Leistungshalbleiterbauelemente für einen hohen Strom, typischerweise im Amperebereich, und/oder Spannungen über 10 V, typischerweise über 20 V, ausgelegt.
In dem Kontext der vorliegenden Patentschrift sollen die Ausdrücke „in ohmschem Kontakt“ und „in Kontakt“ beschreiben, dass zwischen zwei Gebieten, Abschnitten oder Teilen eines Halbleiterbauelements durch ein Halbleiterbauelement oder zwischen verschiedenen Elektroden eines oder mehrerer Bauelemente oder zwischen einer Elektrode oder einer Metallisierung und einem Abschnitt oder einem Teil des Halbleiterbauelements eine ohmsche elektrische Verbindung oder ein ohmscher Stromweg vorliegt. Im Kontext der vorliegenden Patentschrift werden die Ausdrücke „niederohmiger Stromweg“ und widerstandsarmer Stromweg“ synonym verwendet. Weiterhin werden die Ausdrücke „niederohmiger Kontakt“ und „widerstandsarmer Kontakt“ im Kontext der vorliegenden Patentschrift synonym verwendet.
Im Kontext der vorliegenden Patentschrift soll der Ausdruck „Metallisierung“ ein Gebiet oder eine Schicht mit metallischen oder fast metallischen Eigenschaften bezüglich elektrischer Leitfähigkeit beschreiben. Eine Metallisierung kann in Kontakt mit einem Halbleitergebiet stehen, um eine Elektrode, ein Pad und/oder einen Anschluss des Halbleiterbauelements auszubilden. Die Metallisierung kann aus einem Metall wie etwa Al, Cu, W, Ti, Au, Ag, Ni, V, Sn und Co hergestellt sein, kann aber auch aus einem Material mit metallischen oder fast metallischen Eigenschaften bezüglich der elektrischen Leitfähigkeit hergestellt sein, wie etwa ein stark dotiertes Poly-Si (Polysilizium) vom n-Typ oder p-Typ, TiN oder ein elektrisch leitendes Silizid wie etwa WSi₂. Die Metallisierung kann auch unterschiedliche elektrisch leitende Materialien beinhalten, beispielsweise einen Stapel jener Materialien.
Nachfolgend werden Halbleiterbauelemente betreffende Ausführungsformen hauptsächlich unter Bezugnahme auf Halbleiterbauelemente aus Silizium (Si) erläutert. Dementsprechend ist ein monokristallines Halbleitergebiet oder eine monokristalline Schicht typischerweise ein monokristallines Si-Gebiet oder eine monokristalline Si-Schicht. Es ist jedoch zu verstehen, dass der Halbleiterkörper aus einem beliebigen Halbleitermaterial bestehen kann, das sich zum Herstellen eines Halbleiterbauelements eignet. Zu Beispielen zählen elementare Halbleitermaterialien wie etwa Silizium (Si) oder Germanium (Ge), Gruppe-IV-Verbindungshalbleitermaterialien wie etwa Siliziumcarbid (SiC) oder Siliziumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie etwa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indium-Galliumphosphid (InGaP), Aluminium-Galliumnitrid (AlGaN), Aluminium-Indiumnitrid (AlInN), Indium-Galliumnitrid (InGaN), Aluminium-Gallium-Indiumnitrid (AlGaInN) oder Indium-Galliumarsenidphosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien wie etwa Cadmiumtellurid (CdTe) und Quecksilber-Cadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben erwähnten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Beim Kombinieren von zwei verschiedenen Halbleitermaterialien entsteht ein Heteroübergangshalbleitermaterial. Zu Beispielen für Heteroübergangshalbleitermaterialien zählen unter anderem Aluminium-Galliumnitrid (AlGaN)-Aluminium-Gallium-Indiumnitrid (AlGaInN), Indium-Galliumnitrid (InGaN)-Aluminium-Gallium-Indiumnitrid (AlGaInN), Indium-Galliumnitrid (InGaN)-Galliumnitrid (GaN), Aluminium-Galliumnitrid (AlGaN)-Galliumnitrid (GaN), Indium-Galliumnitrid (InGaN)-Aluminiumgalliumnitrid (AlGaN), Silizium-Siliziumcarbid-(SixC1-x) und Silizium-SiGe-Heteroübergangshalbleitermaterialien. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Falls der Halbleiterkörper ein Material mit großem Bandabstand wie etwa SiC oder GaN umfasst, das eine hohe Durchschlagfeldstärke bzw. eine hohe kritische Lavinenfeldstärke aufweist, kann die Dotierung der jeweiligen Halbleitergebiete höher gewählt werden, was den Einschaltwiderstand Ron reduziert. Außerdem ist oftmals der Leckstrom über in Materialien mit einem großen Bandabstand ausgebildeten pn-Übergängen vernachlässigbar. Der Ausdruck „Halbleitermaterial mit großem Bandabstand“, wie er in dieser Patentschrift verwendet wird, soll ein Halbleitermaterial mit einem Elektronenbandabstand von mindestens zwei Elektronenvolt (eV) beschreiben.
Unter Bezugnahme auf 1 wird eine erste Ausführungsform eines Halbleiterbauelements 105 beschrieben. 1 entspricht einem allgemeinen Layout und einer schematischen Draufsicht auf eine erste Seite oder eine erste Oberfläche eines Halbleitersubstrats 30 des Halbleiterbauelements 105. Typischerweise ist eine erste Metallisierung, beispielweise eine Sourcemetallisierung, auf der ersten Seite angeordnet. Die erste Metallisierung kann die erste Seite im Wesentlichen bedecken. Nachfolgend wird die erste Metallisierung auch als eine gemeinsame Metallisierung bezeichnet. Der Klarheit halber sind die gemeinsame Metallisierung sowie etwaige, zwischen der gemeinsamen Metallisierung zu dem Halbleitersubstrat 30 ausgebildete Kontaktstrukturen, in 1 nicht gezeigt. Kurz gesagt besitzt das Halbleiterbauelement 105 einen aktiven Bereich 110 und einen Durchkontaktbereich 120. Der aktive Bereich 110 enthält eine Transistorstruktur in Kontakt mit der gemeinsamen Metallisierung und eine dritte oder Rückmetallisierung (in 1 nicht gezeigt) zum Zuführen eines Laststroms zu der Transistorstruktur. Weiterhin besitzt die Transistorstruktur eine Steuerelektrode, beispielsweise eine isolierte Gateelektrode, die jedoch ebenfalls in 1 nicht gezeigt ist. Typischerweise enthält der aktive Bereich 110 mehrere Transistorstrukturen, beispielsweise MOSFETs und/oder IGBTs, um eine Hochstrom- und/oder Hochspannungsschaltkapazität des Halbleiterbauelements 105 bereitzustellen. Der Durchkontaktbereich 120 enthält ein ausreichend widerstandsarmes Halbleitermesa 30a, das seitlich von anderen Teilen des Halbleitersubstrats 30 isoliert ist, um einen Durchkontakt auszubilden, zum Kontaktieren der Steuerelektrode zu einer Steuermetallisierung, die auf der zweiten Seite angeordnet ist. Nachfolgend wird die Steuermetallisierung auch als zweite Metallisierung bezeichnet.
Bei dem Ausführungsbeispiel ist das Halbleitermesa 30a seitlich durch zwei tiefe vertikale Gräben 19 isoliert, die sich durch das Halbleitersubstrat 30 erstrecken und mit einem Dielektrikumsmaterial 6 gefüllt sind. Die beiden tiefen vertikalen Gräben 19 können jedoch auch zwei Abschnitten eines verbundenen tiefen vertikalen Grabens 19 entsprechen, der in einer Draufsichtsansicht und einem vertikalen Querschnitt das Halbleitermesa 30a umfangsmäßig umgibt. Bei dieser Ausführungsform ist das Halbleitermesa 30a im Wesentlichen als ein Plug ausgebildet.
Gemäß einer Ausführungsform erstreckt sich eine Ausnehmung oder Vertiefung 80 von der ersten Seite in das Halbleitersubstrat 30. Die Ausnehmung 80 erstreckt sich zwischen dem aktiven Bereich 110 und dem Durchkontaktbereich 120 und ist mindestens teilweise mit einem leitenden Material, beispielsweise Poly-Si, in ohmschem Kontakt mit dem Halbleitermesa 30a und der Steuerelektrode der Transistorstruktur gefüllt. Dementsprechend ist die Steuerelektrode durch das Halbleitersubstrat 30 zu der Steuermetallisierung kontaktiert.
Bei dem Ausführungsbeispiel enthält die Ausnehmung 80 einen sich horizontal verbreiternden Abschnitt 80b und einen sich horizontal verbreiternden Abschnitt 80c. Wie unten ausführlicher erläutert wird, erleichtert dies die Herstellung des Halbleiterbauelements 105.
Bei dem Ausführungsbeispiel ist der sich horizontal verbreiternde Abschnitt 80b zwischen dem rechten tiefen vertikalen Graben 19 und dem aktiven Bereich 110 angeordnet. Dies ist jedoch nur ein Beispiel. Der sich horizontal verbreiternde Abschnitt 80b kann auch teilweise oder ganz auf dem rechten vertikalen Graben 19 und/oder auf dem Halbleitermesa 30a angeordnet sein.
Gleichermaßen können die Erweiterung 80a der Ausnehmung 80 links von dem Halbleiterbauelement 105 von der dargestellten differieren. Beispielsweise erstreckt sich die Ausnehmung 80 in einer horizontalen Richtung möglicherweise nur von dem aktiven Bereich 110 zu einer horizontalen Position auf dem linken tiefen vertikalen Graben 19.
Außerdem ist in 1 eine Öffnung 171 einer in 1 nicht gezeigten Isolierschicht, auf dem Halbleitersubstrat 30 angeordnet, gezeigt. Die Öffnung 171 überlappt die Ausnehmung 80 über dem Halbleitermesa 30a, so dass ein niederohmiger Kontakt zwischen dem Halbleitermesa 30a und dem darauf angeordneten leitenden Material zum Kontaktieren der Steuerelektrode vorgesehen wird.
Unter Bezugnahme auf 2 wird eine weitere Ausführungsform beschrieben. 2 entspricht einem vertikalen Querschnitt durch das Halbleiterbauelement 105 entlang einer Linie AA‘ von 1. Falls nicht etwas anderes angegeben ist, ist eine erste Seite 15 des Halbleitersubstrats 30 in den vertikale Querschnitte zeigenden Figuren zur Oberseite orientiert, während eine zweite gegenüberliegende Seite 16 des Halbleitersubstrats 30 zum Boden orientiert ist.
Bei dem Ausführungsbeispiel enthält das Halbleitersubstrat 30 ein gemeinsames Substrat 31, beispielsweise ein hoch n-dotiertes gemeinsames Substrat 31, und eine Epitaxialschicht 32, beispielsweise eine n-dotierte Epitaxialschicht 32. Dementsprechend kann das Halbleiterbauelement 105 beispielsweise einen n-Kanal-MOSFET bilden. Die Dotierbeziehungen können jedoch auch umgekehrt sein, so dass das Halbleiterbauelement 105 einen p-Kanal-MOSFET bilden kann. Noch weiter kann das gemeinsame Substrat 31 p-dotiert und die Epitaxialschicht 32 n-dotiert sein. Bei dieser Ausführungsform kann das Halbleiterbauelement 105 einen n-Kanal-IGBT, einen BJT oder einen Thyristor bilden. Bei dem Ausführungsbeispiel isoliert eine Isolierstruktur 71 das Halbleitermesa 30a seitlich von angrenzenden Halbleitergebieten des Halbleitersubstrats 30. Die Isolierstruktur 71 wird durch dielektrisch gefüllte tiefe vertikale Gräben 19 gebildet, die sich durch das Halbleitersubstrat 30 erstrecken, eine erste Dielektrikumsschicht 7a, die am Boden der Ausnehmung 80 angeordnet ist, und eine auf der zweiten Seite 16 angeordnete Dielektrikumsschicht 9. Die auf der zweiten Seite 16 angeordnete Dielektrikumsschicht 9 kann sich auch entlang der Seitenwände der tiefen vertikalen Gräben 19 erstrecken. Bei dieser Ausführungsform kann der restliche vertikale Graben mit einem Polymer oder irgendeinem anderen dielektrischen Material gefüllt sein.
Gemäß einer Ausführungsform erstreckt sich die Ausnehmung 80 in dem aktiven Bereich 110 zu einer ersten vertikalen Tiefe d1 und in dem Durchkontaktbereich 120 zu einer zweiten vertikalen Tiefe d2, die größer ist als die erste vertikale Tiefe. Dies erleichtert das Herstellen des Halbleiterbauelements 105.
Wie unter Bezugnahme auf 1 erläutert, wird die Ausnehmung 80 mit einem ersten leitenden Material 5 gefüllt, typischerweise Poly-Si, wodurch ein erstes leitendes Gebiet 5 zum Kontaktieren einer Steuerelektrode, beispielsweise einer isolierten Gateelektrode, der in dem aktiven Bereich 110 (in 2 nicht gezeigt) ausgebildeten Transistorstruktur entsteht. Das erste leitende Gebiet 5 füllt die Öffnung 171 der ersten Dielektrikumsschicht 7a, so dass ein niederohmiger Kontakt zwischen dem Halbleitermesa 30a und dem ersten leitenden Gebiet 5 bereitgestellt wird. Dementsprechend bildet das erste leitende Gebiet 5 eine Steuerverdrahtung in dem dargestellten Abschnitt des Halbleiterbauelements 105.
Eine dritte Metallisierung 11 und eine Steuermetallisierung 12 sind auf der zweiten Seite 16 angeordnet. Die dritte Metallisierung 11 steht in ohmschem Kontakt mit dem gemeinsamen Substrat 31 in dem aktiven Bereich 110 und kann beispielsweise eine Drainelektrode eines MOSFET bzw. eine Kollektorelektrode eines IGBT bilden. Die Steuer- oder Gatemetallisierung 12 ist auf dem Halbleitermesa 30a angeordnet. Dementsprechend kontaktiert eine bei der ersten Seite 15 angeordnete Steuerelektrode über das Halbleitermesa 30a eine auf der zweiten Seite 16 angeordnete Steuermetallisierung 12.
Typischerweise enthält die Ausnehmung 80 weiterhin ein zweites leitendes Gebiet 5a, typischerweise ebenfalls aus hochdotiertem Poly-Si, das unter dem ersten leitenden Gebiet 5 angeordnet und durch ein an das Dielektrikumsgebiet 7a angrenzendes Dielektrikumsgebiet 7b von dem ersten leitenden Gebiet 5 isoliert ist. Die Dielektrikumsgebiete 7a, 7b bestehen typischerweise aus Siliziumoxid, beispielsweise durch thermische Oxidation und/oder Abscheidung ausgebildet. Die Dielektrikumsgebiete 7a, 7b können jedoch auch aus anderen dielektrischen Materialien hergestellt sein, beispielsweise Siliziumnitrid, oder durch Schichten aus verschiedenen dielektrischen Materialien ausgebildet sein. In dem aktiven Bereich 110 bilden das erste leitende Gebiet 5 und das zweite leitende Gebiet 5a typischerweise eine Feldelektrode und eine Gateelektrode. Dies wird nachfolgend ausführlicher erläutert.
3 entspricht einem vertikalen Querschnitt durch das Halbleiterbauelement 105 entlang der Linie DD‘ von 1, d.h. einem Schnitt durch den aktiven Bereich 110 des Halbleiterbauelements 105. Bei dem Ausführungsbeispiel enthält das Halbleiterbauelement 105 eine MOSFET-Struktur, insbesondere eine Graben-MOSFET-Struktur, in dem aktiven Bereich 110. Die Ausnehmung 80 bildet in dem aktiven Bereich 110 einen Graben 80, der eine Feldplatte 51a enthält, die durch einen Abschnitt des zweiten leitenden Gebiets 5a gebildet wird, ein Feldoxid oder Felddielektrikum 7a, das durch einen Abschnitt des Dielektrikumsgebiets 7a gebildet wird, eine Gateelektrode 51, die durch einen Abschnitt des ersten leitenden Gebiets 5a gebildet wird, und ein Gateoxid oder ein Gatedielektrikum 7b, das durch einen Abschnitt des in 2 gezeigten Dielektrikumsgebiets 7b gebildet wird. Das Gatedielektrikum 7b erstreckt sich entlang der Seitenwände des Grabens 80 zwischen einem Sourcegebiet 55 vom n⁺-Typ und einem Driftgebiet 32 vom n-Typ, ausgebildet durch einen Abschnitt der Epitaxialschicht 32. Zwischen dem Sourcegebiet 55 und dem Driftgebiet 32 ist ein Bodygebiet 53 vom p-Typ angeordnet. Das Sourcegebiet 55 und das Bodygebiet 53 stehen durch einen leitenden Plug 10A und ein Körperkontaktgebiet 54 vom p⁺-Typ in ohmschem Kontakt mit einer auf der ersten Seite 15 angeordneten Sourceelektrode 10. Der leitende Plug 10A erstreckt sich durch eine Dielektrikumszwischenschicht 8, die die Sourcemetallisierung 10 von der Gateelektrode 51 bzw. der Gateverdrahtung 5 isoliert. Durch entsprechendes Vorspannen der Gateelektrode 51 und der Sourcemetallisierung 10 kann ein leitender Kanal entlang dem Gatedielektrikum 7b und zwischen dem Sourcegebiet 55 und dem Driftgebiet 32 in dem Bodygebiet 53 ausgebildet werden. Typischerweise ist auch die Feldplatte 51 mit der Sourceelektrode 10 verbunden, um die Blockierfähigkeit des Halbleiterbauelements 105 zu erhöhen.
Zum Herstellen des Halbleiterbauelements 105 wird das Halbleitersubstrat 30 typischerweise zuerst vollständig von der ersten Seite 15 aus bearbeitet. Danach werden die tiefen vertikalen Gräben 19 von der zweiten Seite 16 aus geätzt und mit einem dielektrischen Material 6, 9 gefüllt. Dabei kann das Ausbilden von Durchkontakten von der zweiten Seite 16 ohne zusätzliche höhere Temperaturbelastungen durchgeführt werden, die die Transistorcharakteristika beeinflussen.
Insbesondere werden nach dem Bereitstellen eines Halbleitersubstrats 30 ein aktiver Bereich 110 und ein Durchkontaktbereich 120 definiert. Danach wird ein Graben oder eine Ausnehmung 80 auf der ersten Seite 15 in das Halbleitersubstrat 30 geätzt, so dass die Ausnehmung 80 in dem Durchkontaktbereich 120 einen sich horizontal verbreiternden bzw. einen sich horizontal aufweitenden Abschnitt aufweist. Dies wird typischerweise durch Ätzen unter Verwendung einer Maske mit einer entsprechenden horizontalen Verbreiterung erreicht. Aufgrund der Verbreiterung der Maske wird die Ausnehmung 80 in dem Durchkontaktbereich 120 im Vergleich zu dem aktiven Bereich 110 auch tiefer in das Halbleitersubstrat 30 geätzt.
Danach wird eine Felddielektrikumsschicht 7a durch Abscheidung und/oder thermische Oxidation ausgebildet. Ein leitendes Material wie etwa Poly-Si wird typischerweise als eine konforme Schicht 5a auf der Felddielektrikumsschicht 7a in der Ausnehmung 80 abgeschieden. Bei einem nachfolgenden Rückätzungsprozess, beispielsweise unter Verwendung von isotropem Ätzen, wird das leitende Material 5a in dem sich horizontal verbreiternden Abschnitt der Ausnehmung 80 vollständig entfernt, während ein Bodenabschnitt der Ausnehmung 80 in dem aktiven Bereich 110 gefüllt bleibt. Dementsprechend wird eine Feldelektrode 51a ausgebildet. Als ein Beispiel kann die Ausnehmung 80 eine Breite von etwa 700–800 nm in dem aktiven Bereich 110 aufweisen, die sich um das Zweifache oder mehr beispielsweise auf 1,5 mm in dem Durchkontaktbereich 120 verbreitert. Die Verbreitung wird typischerweise so bestimmt, dass der verbreiterte Abschnitt der Ausnehmung 80 konform mit dem abgeschiedenen Poly-Si ausgekleidet ist. Beispielsweise wird die Verbreiterung durch die doppelte Dicke des abgeschiedenen Poly-Si und eines Sicherheitsspielraums von beispielsweise 500 nm bestimmt.
Danach kann die Felddielektrikumsschicht 7a in dem aktiven Bereich 110 teilweise entfernt werden und ein Gateoxid 7b wird ausgebildet. Optional kann ein HDP-Oxid (High Density Plasma – hochdichtes Plasma) auf der Feldelektrode 51a ausgebildet werden. In dem Durchkontaktbereich 120 wird die Feldoxidschicht 7a unter Verwendung einer Fotomaske in einem Gebiet 171 geöffnet, um das Halbleitersubstrat 30 in einem später einen Durchkontakt 30a bildenden Abschnitt freizulegen, wie in 1 gezeigt. Die Fotomaske besitzt typischerweise eine vertikale Dicke von etwa 5 µm bis etwa 10 µm. Durch die Fotomaske kann eine optionale Implantierung durchgeführt werden, um den spezifischen Widerstand des später ausgebildeten Durchkontakts 30a in seinem epitaxialen Abschnitt zu reduzieren.
Danach wird ein zweites leitendes Gebiet 5 auf der ersten Seite 15 beispielsweise durch Abscheidung von Poly-Si, einen optionalen CMP-Prozess (chemisch-mechanisches Polieren) und ein Rückätzen des Poly-Si zum Ausbilden einer Gateelektrode 51 in dem aktiven Bereich 110 und einer Steuerverdrahtung 5 in Kontakt mit dem später ausgebildeten Durchkontakt 32a in dem Durchkontaktbereich 120 ausgebildet.
Danach können das Bodygebiet 53 und das Sourcegebiet 55 beispielsweise durch Implantierung und nachfolgendes Eintreiben ausgebildet werden. Nach dem Abscheiden der Dielektrikumszwischenschicht 8 werden typischerweise in dem aktiven Bereich 120 flache Kontaktgräben ausgebildet, die mit den leitenden Plugs 10A, beispielsweise Poly-Si-Plugs oder Wolfram-Plugs, gefüllt werden. Vor dem Ausbilden der leitenden Plugs 10A kann durch Implantierung und nachfolgendes Eintreiben ein Körperkontaktgebiet 54 ausgebildet werden.
Danach wird eine Sourcemetallisierung 10 auf der ersten Seite 15 ausgebildet. Nun kann das Halbleitersubstrat 30 mit der Sourcemetallisierung 10 auf einem Trägersystem, beispielsweise einem Glaswafer, montiert werden. Das montierte Halbleitersubstrat 30 kann auf der zweiten Seite 16 geeignet verdünnt werden.
In den Durchkontaktbereich 120 werden die tiefen vertikalen Gräben 19 von der zweiten Seite 16 durch das Halbleitersubstrat 30 zu der Felddielektrikumsschicht 7a geätzt. Typischerweise sind die tiefen vertikalen Gräben 19 etwa 5 µm bis 40 µm breit, beispielsweise etwa 20 µm breit, und umgeben den aktiven Bereich 110 in der Draufsicht umfangsmäßig. Um sicherzustellen, dass der zum Ausbilden der tiefen vertikalen Gräben 19 verwendete Ätzprozess bei der Felddielektrikumsschicht 7a stoppt, wird ausreichend Raum, beispielsweise 10 µm oder mehr, der Verbreiterung der Ausnehmung 80 vorgesehen, um die Ausrichtungsgenauigkeit und die Genauigkeit des Ätzprozesses zu berücksichtigen.
Danach werden die tiefen vertikalen Gräben 19 mit einem dielektrischen Material 6, beispielsweise einem Epoxidharz und/oder mit einem Oxid, gefüllt, wobei ein Niedertemperaturoxid-CVD-Prozess verwendet wird. Dadurch wird ein seitlich isoliertes Halbleitermesa 30a als ein Durchkontakt ausgebildet, auf dem danach eine Steuermetallisierung 12 ausgebildet wird. Typischerweise werden die Steuermetallisierung 12 und eine im ohmschem Kontakt mit dem Driftgebiet stehende Drainmetallisierung 11 unter Verwendung einer gemeinsamen Abscheidung und eines nachfolgenden Strukturierungsprozesses ausgebildet.
Falls die horizontale Verbreiterung der Ausnehmung 80 in dem aktiven Bereich 120 größer ist, füllt das abgeschiedene Poly-Si zum Ausbilden der Steuerverdrahtung 5 möglicherweise nur einen Teil der Ausnehmung 80 in dem verbreiterten Abschnitt 80C. Dies ist in 4 dargestellt, die einem vertikalen Querschnitt entlang einer Linie AA‘ von 1 entspricht. Je nach der horizontalen Verbreiterung wird die Steuerverdrahtung 5 möglicherweise nur auf der Seitenwand der Felddielektrikumsschicht 7a abgeschieden. Bei diesen Ausführungsformen kann ein zusätzliches Fülloxid 7a aus Stabilitätsgründen zum Füllen der verbleibenden Ausnehmung 80 verwendet werden. Dies ist in 5A und 5B dargestellt, die vertikalen Querschnitten durch das Halbleiterbauelement 105 entlang einer Linie BB‘ von 1 bzw. einer Linie CC‘ von 1 entsprechen.
Unter Bezugnahme auf 6 wird eine weitere Ausführungsform eines Halbleiterbauelements 106 beschrieben. Das Halbleiterbauelement 106 ist ähnlich dem oben bezüglich 1 bis 5 beschriebenen Halbleiterbauelement 105. 6 entspricht typischerweise auch einem vertikalen Querschnitt entlang einer Linie AA‘ durch das in 1 gezeigte Halbleiterbauelement. Das in 6 gezeigte Halbleiterbauelement 106 besitzt jedoch keine Feldplatte. Das Halbleiterbauelement 106 kann ähnlich wie für das Halbleiterbauelement 105 erläutert hergestellt werden, aber ohne das Ausbilden der Feldplatte.
Wie in 7 und 8 dargestellt, umgibt das als ein Durchkontakt der Halbleiterbauelemente 105, 106 verwendete, seitlich isolierte Halbleitermesa 30a den aktiven Bereich 110 typischerweise umfangsmäßig. Beispielsweise kann das seitlich isolierte Halbleitermesa 30a im Wesentlichen ringförmig sein. Wohingegen 7 eine schematische Perspektivansicht der Halbleiterbauelemente 105, 106 ist, die das Layout der tiefen vertikalen Gräben 19 darstellt, entspricht 8 einem detaillierteren vertikalen Schnitt entlang einer Linie s von 7.
Bezüglich der folgenden Figuren werden weitere Verfahren zum Ausbilden von Halbleiterbauelementen erläutert. Die hierin erläuterten Prozesse zum Ausbilden von Halbleiterbauelementen haben gemeinsam, dass das Halbleitersubstrat zuerst von seiner ersten Seite 15 aus bearbeitet wird. Dies beinhaltet typischerweise mindestens das Ausbilden von Transistorstrukturen und einer Gateverdrahtung 5 bei der ersten Seite 15 und einer gemeinsamen Metallisierung 10 auf dem Halbleitersubstrat und auf der ersten Seite 15. Ein typisches resultierendes Halbleiterbauelement 107 ist in 9A dargestellt, das einen vertikalen Querschnitt durch das Halbleitersubstrat 30 zeigt. Bei dem Ausführungsbeispiel erstrecken sich fünf isolierte Grabengateelektroden 51‘ in dem aktiven Bereich 110 von der ersten Seite 15 durch die Sourcegebiete 55 und die Bodygebiete 53 und teilweise in ein gemeinsames Driftgebiet 32. Der Klarheit halber sind die Elektrikumsgebiete der MOSFET-Strukturen in den 9A, 9B und 10 nicht gezeigt. Außerdem sind die leitenden Plugs 10a zum Kontaktieren der jeweiligen Bodygebiete 53 und Sourcegebiete 55 mit der gemeinsamen Sourcemetallisierung 10 dargestellt. Die leitenden Plugs 10A sind von der Gateverdrahtung 5 isoliert und kontaktieren durch Öffnungen in der Gateverdrahtung 5 die Bodygebiete 53 und die Sourcegebiete 55. Der Klarheit halber ist auch dies in den 9A, 9B und 10 nicht gezeigt. Die Bodygebiete 53 und die Sourcegebiete 55 bei der zentralen isolierten Grabengateelektrode 51‘ sind typischerweise mit der Sourcemetallisierung 10 in einem anderen vertikalen Querschnitt kontaktiert.
Danach wird das Halbleitersubstrat 30 mit der ersten Seite 15 bzw. der gemeinsamen Metallisierung 10 auf ein Trägersystem 50 montiert bzw. an einem Trägersystem 50 befestigt. Vor dem Montieren des Halbleitersubstrats 30 kann die gemeinsame Sourcemetallisierung 10 strukturiert werden. Beispielsweise kann die gemeinsame Sourcemetallisierung 10 auf Schnittlinien eines Wafer entfernt werden, wenn auf dem Wafer mehrere Halbleiterbauelemente 107 parallel hergestellt werden. Dementsprechend kann eine spätere Trennung individueller Chips erleichtert werden.
Danach werden ein oder mehrere tiefe vertikale Gräben 19, beispielsweise zwei tiefe vertikale Umfangsgräben 19, von der zweiten Seite 16 in den Durchkontaktbereich 120 zu einer Felddielektrikumsschicht geätzt (in 9A, 9B und 10 nicht gezeigt), die an und oder auf der ersten Seite 15 angeordnet ist. Mindestens die Seitenwände der tiefen vertikalen Gräben 19 werden isoliert, um ein seitlich isoliertes Halbleitermesa 30a in Kontakt mit der Gateverdrahtung 5 auszubilden. Beispielsweise können die tiefen vertikalen Gräben 19 mit einem dielektrischen Material 6 gefüllt werden. Das resultierende Halbleiterbauelement 107 ist in 9B gezeigt.
Danach werden auf der zweiten Seite 16 eine mit dem Halbleitermesa 30a in Kontakt stehende Gatemetallisierung 12 und eine mit einem Drainkontaktgebiet 31 in Kontakt stehende Drainmetallisierung 11 ausgebildet. Das resultierende Halbleiterbauelement 107 ist in 10 gezeigt und kann als ein MOSFET betrieben werden. Dementsprechend wird ein Common-Source-MOSFET 107 auf kosteneffiziente Weise hergestellt.
Typischerweise werden nach dem Montieren des Halbleitersubstrats 30 auf dem Trägersystem 50 nur Niedertemperaturprozesse verwendet, das heißt Prozesse, die eine Temperatur von unter etwa 400°C erfordern. Dementsprechend werden früher ausgebildete Transistorstrukturen keinen weiteren thermischen Belastungen ausgesetzt.
Bezüglich der 11A bis 15B werden Prozesse eines Verfahrens zum Herstellen eines Halbleiterbauelements 100 ausführlicher erläutert. Die 11A bis 15B entsprechen jeweiligen vertikalen Querschnitten durch das Halbleiterbauelement 100. Der Klarheit halber ist der aktive Bereich 110 des Halbleiterbauelements 100 in den 11A bis 15B nicht im Detail dargestellt.
In einem ersten Prozess wird ein Wafer 40 bereitgestellt. Wie in 11A gezeigt, enthält der Wafer 40 ein Halbleitersubstrat 30 mit einer ersten Seite 15, einer zweiten Seite 16 gegenüber der ersten Seite 15 und einem Dielektrikumsgebiet 7 auf der ersten Seite 15 mindestens in einem Durchkontaktbereich 120. Das Halbleitersubstrat 30 kann ein gemeinsames Substrat 31 und eine oder mehrere Epitaxialschichten 32, die auf dem gemeinsamen Substrat 31 angeordnet sind, enthalten.
Wie oben bezüglich der 1 bis 8 erläutert, kann ein Dielektrikumsgebiet 7 ein Felddielektrikum in dem aktiven Bereich 110 des Halbleiterbauelements 100 bilden. Außerdem ist eine später eine Gate- oder Steuerverdrahtung 5 bildende Kontaktschicht 5, beispielsweise eine Poly-Si-Schicht, auf der ersten Seite 15 und auf dem Dielektrikumsgebiet 7 angeordnet. In dem Durchkontaktbereich 120 ist das Dielektrikumsgebiet 7 ausgenommen. Die Gateverdrahtung 5 ist in ohmschem Kontakt mit dem Halbleitersubstrat 30 durch die Ausnehmung des Dielektrikumsgebiets 7 ausgebildet. Ein weiteres, typischerweise eine Dielektrikumszwischenschicht 8 bildendes Dielektrikumsgebiet 8 ist auf der ersten Seite 15 und der Kontaktschicht 5 ausgebildet. Weiterhin ist eine gemeinsame Metallisierung 10 auf dem weiteren Dielektrikumsgebiet 8 ausgebildet. Wie oben erläutert, kann die gemeinsame Metallisierung 10 in einem Trennungsbereich 130 zwischen verschiedenen Chips des Wafer 40 strukturiert werden, beispielsweise entfernt werden.
Typischerweise wird der Wafer 40 auf der ersten Seite 15 vor dem Bearbeiten des Wafer 40 auf der zweiten Seite 16 fertiggestellt. Dies beinhaltet typischerweise das Ausbilden einer Transistorstruktur in dem aktiven Bereich 110 des Halbleitersubstrats 30 von der ersten Seite 15 aus. Beispielsweise kann eine isolierte Gateelektrodenstruktur in dem aktiven Bereich 110 auf der ersten Seite 15 oder als eine Grabengateelektrodenstruktur ausgebildet werden, die sich von der ersten Seite 15 in das Halbleitersubstrat 30 erstreckt. Weiterhin kann eine Feldplatte unter der isolierten Gateelektrodenstruktur ausgebildet werden. Nach dem Fertigstellen der Waferbearbeitung von der ersten Seite 15 wird der Wafer 40 mit der ersten Seite 15 bzw. der gemeinsamen Metallisierung 10 auf einem Trägersystem 50 montiert, beispielsweise an einen Glaswafer 50 geklebt. Bei einem nachfolgenden Prozess kann das Halbleitersubstrat 30 auf der zweiten Seite 16 geeignet verdünnt werden. Dies kann durch Polieren, Ätzen, Schleifen und/oder einen CMP-Prozess erfolgen.
In dem Durchkontaktbereich 120 werden ein oder mehrere tiefe vertikale Gräben 19 von der zweiten Seite 16 durch das Halbleitersubstrat 30 zu dem Dielektrikumsgebiet 7 geätzt, das für diesen Prozess als ein Ätzstoppgebiet wirkt. Dadurch wird ein später einen Durchkontakt bildendes Halbleitermesagebiet 30a von dem übrigen Halbleitersubstrat 30 isoliert. Die resultierende Halbleiterstruktur 100 ist in 11B gezeigt. Typischerweise ist das Mesagebiet 30a zwischen zwei tiefen vertikalen Umfangsgräben 19 angeordnet. Weiterhin können mehrere Mesagebiete 30a pro Chip bereitgestellt werden, wenn verschiedene Steuerelektroden in jeweiligen aktiven Bereichen 110 ausgebildet werden.
Gemäß einer Ausführungsform wird ein Trenngraben 19a in dem Trennbereich 130 durch das Halbleitersubstrat 30 zu dem weiteren Dielektrikumsgebiet 8 geätzt. Die tiefen vertikalen Gräben 19 und der Trenngraben 19a werden typischerweise in einem gemeinsamen Ätzprozess ausgebildet.
Danach werden die tiefen vertikalen Gräben 19 mit einem dielektrischen Material gefüllt. Beispielsweise kann eine Dielektrikumsschicht 9 von der zweiten Seite 16 beispielsweise unter Verwendung eines CVD-Prozesses (Chemical Vapour Deposition – chemische Abscheidung aus der Dampfphase) ausgebildet werden. Dementsprechend kann eine konforme Schicht 9 ausgebildet werden, die die Seitenwände und Bodenabschnitte der tiefen vertikalen Gräben 19 und die zweite Seite 16 bedeckt. Die resultierende Halbleiterstruktur 100 ist in 12A dargestellt.
Alternativ kann die Dielektrikumsschicht 9a als ein thermisches Oxid ausgebildet werden. Bei dieser Ausführungsform bedeckt die Dielektrikumsschicht 9 nur die Seitenwände der tiefen vertikalen Gräben 19 und das Halbleitersubstrat 30, 30a auf der zweiten Seite 16.
Danach werden die tiefen vertikalen Gräben 19 beispielsweise durch Abscheiden eines Polymers von der zweiten Seite 16, Rückätzen des abgeschiedenen Polymers und/oder einen CMP-Prozess gefüllt. Beispielsweise wird eine strukturierte Maske 17a auf der zweiten Seite 16 ausgebildet. Die Maske 17a bedeckt typischerweise auch den Trenngraben 19a. Darauf folgt das Abscheiden eines Polymers 6. Die resultierende Halbleiterstruktur 100 ist in 12B gezeigt.
Danach wird die Maske 17A entfernt. Die vorstehenden Abschnitte des abgeschiedenen Polymers 6 können zurückgeätzt und/oder in einem CMP-Prozess entfernt werden. Die resultierende Halbleiterstruktur 100 ist in 13A dargestellt.
Bei einer weiteren Ausführungsform kann das Ausbilden der Dielektrikumsschicht 9 mindestens auf der Seitenwand des tiefen vertikalen Grabens 19 entfallen. Dementsprechend kann der tiefe vertikale Graben 19 mit einem homogenen Material 6, beispielsweise einem Polymer oder einem Oxid, gefüllt werden.
Bei Ausführungsformen, bei denen die Dielektrikumsschicht 9 auf der zweiten Seite 16 ausgebildet wird, wird eine zweite Maske 17B mit Öffnungen in dem aktiven Bereich 110 und dem Durchkontaktbereich 120 auf der zweiten Seite 16 ausgebildet. Die resultierende Halbleiterstruktur 100 ist in 13B dargestellt.
Danach wird die Dielektrikumsschicht 9 durch die Maske 17B geätzt, um das Mesagebiet 30a in dem Durchkontaktbereich 120 und das Halbleitersubstrat 30 in dem aktiven Bereich 119 auf der zweiten Seite 16 zu exponieren. Eine gemeinsame Metallschicht wird typischerweise auf der zweiten Seite 16 abgeschieden und strukturiert unter Verwendung einer Maske 17c zum Ausbilden einer zweiten Metallisierung 12 und einer dritten Metallisierung 11, die voneinander getrennt sind. Die resultierende Halbleiterstruktur 100 ist in 14A dargestellt. Die zweite Metallisierung 12 wird in dem Durchkontaktbereich 120 ausgebildet und steht in niederohmigem Kontakt mit einer Gateelektrode der Transistorstruktur des aktiven Bereichs 110 durch das Mesagebiet 30a und die Gateverdrahtung 5.
Bei Ausführungsformen, bei denen die Transistorstruktur ein Bipolartransistor ist, bildet die zweite Metallisierung 12 eine Steuerelektrode, die durch das Mesagebiet 30a und die Steuerverdrahtung 5 in niederohmigem Kontakt mit einer Basis des Bipolartransistors steht. Je nach der Komplexität des Chipdesigns kann das Halbleiterbauelement 100 auch mehrere Mesagebiete 30a zum Verbinden verschiedener Steuer- und/oder Gateelektroden durch das Halbleitersubstrat 30 enthalten.
Danach wird typischerweise eine weitere Dielektrikumsschicht 60 auf der zweiten Seite 16 abgeschieden, und eine weitere strukturierte Maske 17d wird auf der weiteren Dielektrikumsschicht 60 ausgebildet. Die resultierende Halbleiterstruktur 100 ist in 14B dargestellt.
Die Dielektrikumsschicht 60 wird durch die strukturierte Maske 17d geätzt, um eine Dielektrikumsstruktur 60 auf den gefüllten tiefen vertikalen Gräben 19 und zwischen der zweiten Metallisierung 12 und der dritten Metallisierung 11 auszubilden. Die resultierende Halbleiterstruktur 100 ist in 15A dargestellt. Typischerweise ist die Bearbeitung des Halbleiterbauelements 100 auf der Waferebene nun abgeschlossen.
Bei einem nachfolgenden Prozess kann der Wafer 40 entlang des Trenngrabens 19a in individuelle Chips 100 zerlegt werden, wie in 15B angegeben. Um die Chiptrennung zu erleichtern, wird der Trenngraben 19a während der Dielektrikumsfüllung der tiefen vertikalen Gräben nicht gefüllt. Das Trennen des Wafers 40 kann durch Plasmaätzen, Laserschneiden, mechanisches Brechen und eine beliebige Kombination daraus erfolgen.
16 zeigt eine schematische Perspektivansicht des Wafer 40 mit mehreren auf einem Array angeordneten Halbleiterbauelementen 100. Die Orientierung des Wafer 40 ist im Vergleich zu den vorausgegangenen Figuren in 16 kopfüber. Jedes Halbleiterbauelement 100 besitzt zwei tiefe vertikale Umfangsgräben 19, die ein jeweiliges Halbleitermesagebiet umgeben, wodurch ein Durchkontakt entsteht. Weiterhin enthält der Wafer 40 Trenngräben 19A zwischen den Halbleiterbauelementen 100. Der Klarheit halber sind in 16 auf der zweiten Seite angeordnete Dielektrikumsgebiete und Metallisierungen nicht gezeigt.
17 zeigt einen Abschnitt eines vertikalen Querschnitts durch den Wafer 40, der der Ebene e von 16 entspricht, mit zwei entlang den Trenngräben 19a in den Trennbereichen 130 zu trennenden Chips 100. Wie für 16 erläutert, sind in 17 auf der zweiten Seite 16 keine Dielektrikumsgebiete und Metallisierungen gezeigt. Auf der ersten Seite 15 ist eine gemeinsame Metallisierung 10 gezeigt, die über durch eine Dielektrikumszwischenschicht 8 ausgebildete leitende Plugs 10A mit Transistorstrukturen in dem aktiven Bereich 110 in Kontakt steht. Die gemeinsame Metallisierung 10 ist in den Trennbereichen 130 entfernt, um die nachfolgende Chiptrennung zu erleichtern.
Gemäß einer Ausführungsform werden mehrere Halbleiterbauelemente 100 durch die folgenden Prozesse ausgebildet. Ein Wafer 40 mit mehreren Halbleiterstrukturen 100 wird bereitgestellt. Eine gemeinsame Metallisierung 10 wird für die mehreren Halbleiterstrukturen auf dem Wafer 40 ausgebildet. Die Gemäß einer Ausführungsform werden 10 kann in den Trenngebieten 130 strukturiert bzw. entfernt werden. Danach wird der Wafer 40 auf einem Trägersystem montiert, so dass die gemeinsame Metallisierung 10 von dem Trägersystem bedeckt ist. Trenngräben 19a sind durch ein Halbleitersubstrat 30 des montierten Wafer 40 und zwischen den mehreren Halbleiterstrukturen 100 ausgebildet. Schließlich werden die mehreren Halbleiterstrukturen 100 entlang der Trenngräben 19a beispielsweise durch Plasmaätzen, Laserschneiden und/oder mechanisches Brechen getrennt.
Die Trenngräben 19a werden typischerweise durch Plasmaätzen ausgebildet. Alternativ und/oder zusätzlich werden die Trenngräben 19a durch nasschemisches Ätzen ausgebildet.
Gemäß einer Ausführungsform werden die Trenngräben 19a zusammen mit mindestens einem tiefen vertikalen Graben 19 ausgebildet, wodurch ein Halbleitermesagebiet definiert wird. Aus Stabilitätsgründen wird der mindestens eine tiefe vertikale Graben 19 typischerweise mit einem dielektrischen Material gefüllt, während die Trenngräben 19a maskiert sind, um eine spätere Chiptrennung zu erleichtern. Dadurch wird das Halbleitermesagebiet seitlich isoliert, um einen Durchkontakt für eine Steuerelektrode auszubilden. Vor dem Trennen der Halbleiterstrukturen 100 in individuelle Halbleiterbauelemente 100 wird Steuermetallisierung in ohmschen Kontakt mit den mindestens einen seitlich isolierten Mesagebiet und gegenüber der gemeinsamen Metallisierung angeordnet ausgebildet.
Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Räumlich relative Terme wie etwa „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen werden zur Vereinfachung der Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Terme sollen unterschiedliche Orientierungen des Bauelements einschließen, zusätzlich zu den unterschiedlichen Orientierungen als dem in den Figuren gezeigten. Weiterhin werden Terme wie etwa „erster“, „zweiter“ und dergleichen aus dem Beschreiben verschiedener Elemente, Gebiete, Abschnitte usw. verwendet und sollen ebenfalls nicht beschränkend sein. Gleiche Terme beziehen sich durch die Beschreibung hinweg auf gleiche Elemente.
Die Terme „haben“, „enthalten“, „mit“, „umfassen“ und dergleichen, wie sie hierin verwendet werden, sind offene Terme, die die Anwesenheit angegebener Elemente oder Merkmale anzeigen, aber nicht zusätzliche Elemente oder Merkmale ausschließen. Die Artikel „ein/einer/eine“ und „der/die/das“ sollen den Plural sowie den Singular beinhalten, sofern nicht der Kontext deutlich etwas anderes angibt.
Unter Beachtung des obigen Bereichs von Variationen und Anwendungen ist zu verstehen, dass die vorliegende Erfindung nicht durch die vorausgegangene Beschreibung noch durch die beiliegenden Zeichnungen beschränkt wird. Stattdessen wird die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre gesetzlichen Äquivalente beschränkt.

Claims

Verfahren zum Ausbilden eines Halbleiterbauelements (100), das Folgendes umfasst: – Bereitstellen eines Wafer (40), der Folgendes umfasst: – ein Halbleitersubstrat (30) mit einer ersten Seite (15) und einer zweiten Seite (16), die gegenüber der ersten Seite (15) angeordnet ist; und – ein Dielektrikumsgebiet (7) auf der ersten Seite (15); – Montieren des Wafer (40) mit der ersten Seite (15) auf ein Trägersystem (50); – Ätzen eines tiefen vertikalen Grabens von der zweiten Seite (16) durch das Halbleitersubstrat (30) zu dem Dielektrikumsgebiet (7), wodurch ein Halbleitermesagebiet von dem verbleibenden Halbleitersubstrat (30) isoliert wird; und – Füllen des tiefen vertikalen Grabens (19) mit einem Dielektrikumsmaterial.
Verfahren nach Anspruch 1, weiterhin umfassend das Bearbeiten der zweiten Seite (16) zum Dünnen des Halbleitersubstrats (30) vor dem Ätzen des tiefen vertikalen Grabens (19).
Verfahren nach Anspruch 2, wobei das Bearbeiten der zweiten Seite (16) das Polieren, Ätzen, Schleifen und/oder einen CMP-Prozess umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Füllen des tiefen vertikalen Grabens (19) mit einem Dielektrikumsmaterial das Ausbilden einer Dielektrikumsschicht (9) mindestens auf einer Seitenwand des tiefen vertikalen Grabens (19), das Abscheiden eines Polymers, das Rückätzen des abgeschiedenen Polymers und/oder einen chemisch-mechanischen Polierprozess umfasst.
Verfahren nach Anspruch 4, wobei die Dielektrikumsschicht (9) als eine konforme Dielektrikumsschicht ausgebildet wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Montieren des Wafer (40) mit der ersten Seite (15) auf ein Trägersystem (50) das Anbringen des Wafer (40) an einem Glassubstrat umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend vor dem Montieren des Wafer (40): – Ausbilden einer Transistorstruktur in dem Halbleitersubstrat (30); – Ausbilden einer Gateelektrodenstruktur auf der ersten Seite (15); – Ausbilden einer Grabengateelektrodenstruktur, die sich von der ersten Seite (15) in das Halbleitersubstrat (30) erstreckt; und/oder – Ausbilden einer Feldplatte unter der Gateelektrodenstruktur oder der Grabengateelektrodenstruktur.
Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin mindestens Folgendes umfasst: – Ausbilden, auf der zweiten Seite (16), einer zweiten Metallisierung (12) in niederohmigem Kontakt mit einer Gateelektrode einer Gateelektrodenstruktur oder einer Grabengateelektrodenstruktur durch das Halbleitermesagebiet; – Ausbilden, auf der zweiten Seite (16), einer dritten Metallisierung (11) in niederohmigem Kontakt mit einem gemeinsamen Substrat (31) des Halbleitersubstrats (30); und/oder – Ausbilden einer Dielektrikumsstruktur (60) in dem gefüllten tiefen vertikalen Graben (19) und zwischen der dritten und der zweiten Metallisierung.
Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend vor dem Montieren des Wafer (40): – Ausbilden einer Kontaktschicht (5) in ohmschem Kontakt mit dem Halbleitermesagebiet auf der ersten Seite (15); – Ausbilden eines weiteren Dielektrikumsgebiets (8) auf der ersten Seite (15); – Ausbilden einer ersten Metallisierung (10) auf dem weiteren Dielektrikumsgebiet (8) und/oder – Strukturieren der ersten Metallisierung (10).
Verfahren nach Anspruch 9, das weiterhin Folgendes umfasst: – Ätzen eines Trenngrabens (19a) durch das Halbleitersubstrat (30) mindestens nahe an dem weiteren Dielektrikumsgebiet (8) und/oder – Maskieren des Trenngrabens (19a) vor dem Füllen des tiefen vertikalen Grabens (19).
Verfahren nach Anspruch 10, weiterhin umfassend das Trennen des Wafer (40) entlang des Trenngrabens.
Verfahren nach Anspruch 11, wobei das Trennen des Wafer (40) entlang des Trenngrabens das mechanische Brechen, Laserschneiden und/oder Plasmaätzen umfasst.
Verfahren zum Ausbilden mehrerer Halbleiterbauelemente (100), das Folgendes umfasst: – Bereitstellen eines Wafer (40) umfassend ein Halbleitersubstrat (30) umfassend mehrere Halbleiterstrukturen; – Ausbilden einer ersten Metallisierung für die mehreren Halbleiterstrukturen auf dem Wafer (40); – Montieren des Wafer (40) auf ein Trägersystem (50), so dass die erste Metallisierung von dem Trägersystem (50) bedeckt ist; – Ausbilden von Trenngräben (19a) durch das Halbleitersubstrat (30) des montierten Wafer (40) und zwischen den mehreren Halbleiterstrukturen; und – Trennen der mehreren Halbleiterstrukturen entlang der Trenngräben.
Verfahren nach Anspruch 13, wobei das Ausbilden der Trenngräben das Plasmaätzen umfasst.
Verfahren nach Anspruch 13 oder 14, wobei die Trenngräben zusammen mit mindestens einem tiefen vertikalen Graben (19) ausgebildet werden, wobei das Verfahren weiterhin das Füllen des mindestens einen tiefen vertikalen Grabens (19) mit einem Dielektrikumsmaterial umfasst, während die Trenngräben maskiert sind, wodurch mindestens ein seitlich isoliertes Halbleitermesagebiet ausgebildet wird.
Verfahren nach Anspruch 15, weiterhin umfassend das Ausbilden einer Steuermetallisierung, die in ohmschem Kontakt mit dem mindestens einen seitlich isolierten Halbleitermesagebiet ist und gegenüber der ersten Metallisierung angeordnet ist.
Halbleiterbauelement (100), das Folgendes umfasst: – ein Halbleitersubstrat (30), das eine erste Seite (15) und eine zweite Seite (16), die gegenüber der ersten Seite (15) angeordnet ist, umfasst, einen aktiven Bereich (110) und einen Durchkontaktbereich (120), wobei der aktive Bereich (110) eine Transistorstruktur mit einer Steuerelektrode umfasst, wobei der Durchkontaktbereich (120) ein Halbleitermesa (30a) mit isolierten Seitenwänden umfasst; – eine erste Metallisierung (10) auf der ersten Seite (15) in dem aktiven Bereich (110); – eine Ausnehmung (80), die sich von der ersten Seite (15) in das Halbleitersubstrat (30) und zwischen dem aktiven Bereich und dem Durchkontaktbereich erstreckt und in dem Durchkontaktbereich einen sich horizontal verbreiternden Abschnitt (80a) umfasst, wobei die Ausnehmung mindestens teilweise mit einem leitenden Material gefüllt ist, das ein erstes leitendes Gebiet (5) in ohmschem Kontakt mit dem Halbleitermesa und der Transistorstruktur bildet; und – eine Steuermetallisierung (12), die auf der zweiten Seite (16) angeordnet ist und in ohmschem Kontakt mit dem Halbleitermesa ist.
Halbleiterbauelement (100) nach Anspruch 17, wobei sich die Ausnehmung in dem aktiven Bereich bis zu einer ersten vertikalen Tiefe und in dem Durchkontaktbereich bis zu einer zweiten vertikalen Tiefe, die größer ist als die erste vertikale Tiefe, erstreckt.
Halbleiterbauelement (100) nach Anspruch 17 oder 18, wobei das Halbleitermesa zwischen zwei tiefen vertikalen Umfangsgräben (19) angeordnet ist.
Halbleiterbauelement (100) nach einem der Ansprüche 17 bis 19, wobei die Ausnehmung ein zweites leitendes Gebiet umfasst, das unter dem ersten leitenden Gebiet angeordnet und davon isoliert ist.
Verfahren zum Ausbilden eines Halbleiterbauelements (100), das Folgendes umfasst: – Bereitstellen eines Halbleitersubstrats (30), das eine erste Seite (15) und eine zweite Seite (16), die gegenüber der ersten Seite (15) angeordnet ist, umfasst; – Definieren eines aktiven Bereichs (110) und eines Durchkontaktbereichs (120); – Ausbilden einer Ausnehmung (80) von der ersten Seite (15) in das Halbleitersubstrat (30), so dass die Ausnehmung in dem Durchkontaktbereich einen sich horizontal verbreiternden Abschnitt (80b) umfasst; – Ausbilden einer ersten Dielektrikumsschicht (7a) auf der Ausnehmung; – Öffnen der ersten Dielektrikumsschicht (7a) in dem Durchkontaktbereich; – Montieren des Halbleitersubstrats (30) mit der ersten Seite (15) auf ein Trägersystem (50); – Ätzen in dem Durchkontaktbereich von der zweiten Seite (16) her von zwei tiefen vertikalen Umfangsgräben (19) durch das Halbleitersubstrat (30) zu der ersten Dielektrikumsschicht (7a); und – Isolieren mindestens der Seitenwände der beiden tiefen vertikalen Umfangsgräben, um ein seitlich isoliertes Halbleitermesa auszubilden.
Verfahren nach Anspruch 21, wobei die Ausnehmung ausgebildet wird durch maskiertes Ätzen, so dass sich die Ausnehmung in dem aktiven Bereich bis zu einer ersten vertikalen Tiefe und dem Durchgangskontaktbereich bis zu einer zweiten vertikalen Tiefe, die größer ist als die erste vertikale Tiefe, erstreckt.
Verfahren nach Anspruch 21 oder 22, weiterhin umfassend das Ausbilden einer konformen Schicht aus einem leitenden Material in der Ausnehmung, so dass die Ausnehmung vollständig in dem aktiven Bereich gefüllt ist.
Verfahren nach Anspruch 23, weiterhin umfassend das Rückätzen der konformen Schicht, um in dem aktiven Bereich eine Feldelektrode auszubilden.
Verfahren nach Anspruch 24, weiterhin umfassend das Ausbilden einer zweiten Dielektrikumsschicht (7b) auf der Feldelektrode, das Abscheiden eines leitenden Materials auf der Ausnehmung in ohmschem Kontakt mit dem Halbleitermesa, das Rückätzen des leitenden Materials, um eine Gateelektrode (51) auszubilden, und/oder das Ausbilden einer Steuermetallisierung (12) auf der zweiten Seite (16) in ohmschem Kontakt mit dem Halbleitermesa und der Gateelektrode.