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DE102014114897A1 - Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement - Google Patents

Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement Download PDF

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DE102014114897A1
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DE
Germany
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semiconductor
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hard mask
layer
mask layer
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Application number
DE201410114897
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English (en)
Inventor
Peter Brandl
Hermann Peri
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Abstract

Das Produzieren eines vertikalen Halbleiterbauelements beinhaltet Folgendes: Bereitstellen eines Halbleiterwafers (40), der eine erste Halbleiterschicht (1) von einem ersten Leitfähigkeitstyp, eine zweite Halbleiterschicht (2) von einem zweiten Leitfähigkeitstyp, die einen ersten pn-Übergang (14) zur ersten Halbleiterschicht ausbildet, und eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp, die einen zweiten pn-Übergang (15) zur zweiten Halbleiterschicht ausbildet und sich zu einer Hauptoberfläche (103) des Wafers (40) erstreckt, beinhaltet; Ausbilden einer Hartmaske (31) auf der Hauptoberfläche (103), die durch erste Öffnungen (38) voneinander beabstandete Abschnitte der Hartmaske (31) beinhaltet; Nutzen der Hartmaske (31), um tiefe Gräben (50, 50a) von der Hauptoberfläche (103) in die erste Schicht zu ätzen, sodass zwischen benachbarten Gräben Mesagebiete ausgebildet werden, die an der Hauptoberfläche (103) von jeweiligen Hartmaskenabschnitten (31) bedeckt werden; Auffüllen der Gräben und der ersten Öffnungen (38) der Hartmaske (31); und Ätzen der Hartmaske (31), um zweite Öffnungen in der Hartmaske (31) an der Hauptoberfläche (103) der Mesas (20) auszubilden.

Description

  • GEBIET DER TECHNIK
  • Ausführungsformen der vorliegenden Erfindung betreffen Verfahren zum Herstellen vertikaler Halbleiterbauelemente, insbesondere vertikaler Feldeffekthalbleiterbauelemente.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente, insbesondere feldeffektgesteuerte Schaltbauelemente wie ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) und ein Bipolartransistor mit isoliertem Gate (IGBT), wurden bisher für verschiedene Anwendungen genutzt, unter anderem zur Nutzung als Schalter in Stromversorgungen und Stromrichtern, Elektroautos, Klimaanlagen und sogar Stereosystemen.
  • Vor allem im Zusammenhang mit Stromanwendungen werden Halbleiterbauelemente oft mit Blick auf einen geringen Durchlasswiderstand Ron bei geringer Chipfläche A, insbesondere ein kleines Produkt von Ron mal A, schnelles Schalten und/oder geringe Schaltverluste, optimiert. Des Weiteren sind die Halbleiterbauelemente oft gegen hohe Spannungsspitzen zu schützen, die während des Schaltens z. B. von induktiven Lasten auftreten können.
  • DMOSFETs (Doppeldiffusions-Metalloxidhalbleiter-Feldeffekttransistoren) mit Kanalstrukturen, die durch Nutzung eines Doppeldiffusionsprozesses gefertigt werden, um ein Bodygebiet und ein Sourcegebiet vom entgegengesetzten Dotierungstyp auszubilden, werden oft genutzt, vor allem in Leistungsschaltkreisen, die mit Starkströmen und/oder bei Hochspannungen betrieben werden. Bislang werden DMOSFETs entweder als Planar-DMOSFETs implementiert, d. h. DMOSFETs mit einer planaren Gateelektrodenstruktur, oder als Graben-DMOSFETs, in denen die isolierten Gateelektroden in Gräben ausgebildet sind, die sich in das Halbleitersubstrat erstrecken. Planar-DMOSFETs erfordern eine vergleichsweise große Chipfläche A bei einem gegebenen Ron und sind mithin vergleichsweise teuer. Dies gilt insbesondere für Planar-MOSFETs mit Nenndurchbruchspannungen von über 30 V. Da die MOS-Kanäle von Graben-MOSFETs (T-MOSFETs, engl. trench-MOSFETs) entlang der typischerweise vertikalen Wände der Gräben konstruiert werden, kann der Zellenabstand der Graben-DMOSFETs klein ausfallen, woraus eine vergleichsweise kleine Chipfläche A bei einem gegebenen Ron resultiert. Die Fertigung ist jedoch für T-MOSFETs typischerweise komplexer als für Planar-MOSFETs. Typischerweise überwiegt die reduzierte Chipfläche von T-MOSFETs die höheren Fabrikationskosten. Energiebegrenzte Produkte, zum Beispiel in Automobilanwendungen, und/oder sogenannte Multichipprodukte, die weitere Signalkontaktflächen und Verdrahtungen erfordern, profitieren jedoch möglicherweise nicht vollständig von der reduzierten erforderlichen Chipfläche der T-MOSFET-Strukturen, da für die Energiedissipation während des Kommutierens und/oder für die Signalkontaktflächen und/oder für weitere Verdrahtungen eine bestimmte Chipfläche erforderlich ist. Dadurch erhöhen sich die Kosten der Produkte.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform eines Verfahrens zum Produzieren eines vertikalen Halbleiterbauelements beinhaltet das Verfahren Folgendes: Bereitstellen eines Halbleiterwafers, der eine Hauptoberfläche aufweist und eine erste Halbleiterschicht von einem ersten Leitfähigkeitstyp, eine zweite Halbleiterschicht von einem zweiten Leitfähigkeitstyp, die einen ersten pn-Übergang zur ersten Halbleiterschicht ausbildet, und eine dritte Halbleiterschicht vom ersten Leitfähigkeitstyp, die einen zweiten pn-Übergang zur zweiten Halbleiterschicht ausbildet und sich zu einer Hauptoberfläche des Halbleiterwafers erstreckt, beinhaltet; Ausbilden einer Hartmaske auf der Hauptoberfläche, wobei die Hartmaske Hartmaskenabschnitte beinhaltet, die durch erste Öffnungen voneinander beabstandet sind; Nutzen der Hartmaske, um tiefe Gräben von der Hauptoberfläche in die erste Halbleiterschicht zu ätzen, sodass zwischen benachbarten der tiefen Gräben Halbleitermesas ausgebildet werden, die an der Hauptoberfläche von jeweiligen der Hartmaskenabschnitte bedeckt werden; Auffüllen der tiefen Gräben und der ersten Öffnungen der Hartmaske; und Ätzen der Hartmaske, um zweite Öffnungen in der Hartmaske an der Hauptoberfläche der Halbleitermesas auszubilden.
  • Gemäß einer Ausführungsform eines Verfahrens zum Produzieren eines vertikalen Halbleiterbauelements beinhaltet das Verfahren Folgendes: Bereitstellen eines Wafers, der eine Hauptoberfläche, einen ersten pn-Übergang, der zur Hauptoberfläche im Wesentlichen parallel ist, und einen zweiten pn-Übergang, der zur Hauptoberfläche im Wesentlichen parallel und zwischen dem ersten pn-Übergang und der Hauptoberfläche angeordnet ist, aufweist; Ausbilden einer ersten Hartmaskenschicht aus einem ersten Material an der Hauptoberfläche; Ausbilden einer zweiten Hartmaskenschicht aus einem zweiten Material auf der ersten Hartmaskenschicht; Ausbilden einer Mesamaske, die Öffnungen beinhaltet, die Halbleitermesas im Wafer definiert, auf der zweiten Hartmaskenschicht; Ätzen der ersten Hartmaskenschicht und der zweiten Hartmaskenschicht unter Nutzung der Mesamaske, um eine Hartmaske auszubilden, sodass die Hauptoberfläche in ersten Bereichen freigelegt wird und Hartmaskenabschnitte ausgebildet werden, die je einen übriggebliebenen Abschnitt der zweiten Hartmaskenschicht und einen übriggebliebenen Abschnitt der ersten Hartmaskenschicht beinhalten, wobei der übriggebliebene Abschnitt der ersten Hartmaskenschicht in einer zur Hauptoberfläche im Wesentlichen parallelen Richtung eine größere Erstreckung aufweist als der übriggebliebene Abschnitt der zweiten Hartmaskenschicht; Ätzen tiefer Gräben von den ersten Bereichen mindestens bis zum ersten pn-Übergang unter Nutzung der Hartmaske, um die Halbleitermesas auszubilden; und Ätzen flacher Gräben von zweiten Bereichen der Hauptoberfläche in die Halbleitermesas, wobei die zweiten Bereiche der Hauptoberfläche im Wesentlichen Projektionen der übriggebliebenen Abschnittr der zweiten Hartmaskenschicht auf die Hauptoberfläche entsprechen.
  • Gemäß einer Ausführungsform eines vertikalen Halbleiterbauelements beinhaltet das vertikale Halbleiterbauelement Folgendes: einen Halbleiterkörper, der eine Rückseite aufweist und sich in einem Peripheriebereich und in einer vertikalen Richtung, die zur Rückseite im Wesentlichen senkrecht ist, von der Rückseite zu einer ersten Oberfläche des Halbleiterkörpers erstreckt, eine Vielzahl von Gateelektroden, die vom Halbleiterkörper isoliert sind, und eine Rückseitenmetallisierung, die auf der Rückseite angeordnet ist. Der Halbleiterkörper beinhaltet in einem aktiven Bereich eine Vielzahl von voneinander beabstandeten Halbleitermesas, die sich in der vertikalen Richtung von der ersten Oberfläche zu einer über der ersten Oberfläche angeordneten Hauptoberfläche des Halbleiterkörpers erstrecken. In einem vertikalen Querschnitt erstreckt sich der Peripheriebereich zwischen dem aktiven Bereich und einem Rand, der sich zwischen der Rückseite und der ersten Oberfläche erstreckt. Im vertikalen Querschnitt beinhaltet jede der Halbleitermesas eine erste Seitenwand, eine zweite Seitenwand, einen ersten pn-Übergang, der sich zwischen der ersten Seitenwand und der zweiten Seitenwand erstreckt, und ein leitfähiges Gebiet in ohmschem Kontakt mit der Halbleitermesa, das sich von der Hauptoberfläche in die Halbleitermesa erstreckt. Jede der Gateelektroden ist zwischen einem Paar benachbarter Halbleitermesas angeordnet und erstreckt sich in der vertikalen Richtung über die ersten pn-Übergänge der benachbarten Halbleitermesas.
  • Der Fachmann wird beim Lesen der folgenden ausführlichen Beschreibung und beim Betrachten der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Komponenten in den Figuren sind nicht zwingend maßstabsgetreu, vielmehr wird der Schwerpunkt auf die Veranschaulichung der Prinzipien der Erfindung gelegt. Überdies bezeichnen gleiche Bezugszeichen in den Figuren einander entsprechende Teile. In den Zeichnungen:
  • veranschaulichen die 1 bis 7 vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß Ausführungsformen; und
  • veranschaulichen die 8A bis 8D vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil dieses Dokuments bilden und in denen zur Veranschaulichung spezielle Ausführungsformen gezeigt werden, gemäß denen sich die Erfindung praktisch umsetzen lässt. In diesem Zusammenhang werden mit Bezug zur Orientierung der beschriebenen Figur(en) Richtungsbezeichnungen wie „Ober-“, „Unter-“, „Front-“, „Rück-“, „vordere“, „hintere” etc. genutzt. Da Komponenten von Ausführungsformen in etlichen unterschiedlichen Orientierungen positioniert sein können, werden die Richtungsbezeichnungen zu Zwecken der Veranschaulichung genutzt und schränken in keiner Hinsicht ein. Es versteht sich, dass noch andere Ausführungsformen gebraucht und strukturelle oder logische Änderungen vorgenommen werden können, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Die folgende ausführliche Beschreibung ist deshalb nicht als einschränkend aufzufassen, und der Schutzbereich der vorliegenden Erfindung wird von den beigefügten Ansprüchen definiert.
  • Es wird nun im Einzelnen auf verschiedene Ausführungsformen eingegangen, von denen in den Figuren ein oder mehrere Beispiele veranschaulicht werden. Jedes Beispiel ist zur Erläuterung bereitgestellt und soll die Erfindung nicht einschränken. Zum Beispiel können im Rahmen einer Ausführungsform veranschaulichte oder beschriebene Merkmale an oder in Verbindung mit anderen Ausführungsformen genutzt werden, um noch eine weitere Ausführungsform zu schaffen. Die vorliegende Erfindung soll derartige Abwandlungen und Variationen beinhalten. Die Beispiele werden anhand spezieller Formulierungen beschrieben, die nicht als den Schutzbereich der beiliegenden Ansprüche einschränkend auszulegen sind. Die Zeichnungen sind nicht maßstäblich und dienen allein veranschaulichenden Zwecken. Der Klarheit halber sind dieselben Elemente oder Fertigungsschritte in den unterschiedlichen Zeichnungen mit denselben Bezugszeichen versehen, falls nicht anders angegeben.
  • Der Ausdruck „horizontal“, wie in dieser Patentschrift genutzt, soll eine Orientierung beschreiben, die zu einer Hauptoberfläche eines Halbleitersubstrats oder -körpers im Wesentlichen parallel ist. Dabei kann es sich beispielsweise um die obere Oberfläche oder Frontoberfläche, aber auch um eine weiter unten befindliche oder rückseitige Oberfläche eines Wafers oder Die handeln.
  • Der Ausdruck „vertikal“, wie in dieser Patentschrift genutzt, soll eine Orientierung beschreiben, die zur Hauptoberfläche im Wesentlichen senkrecht angeordnet ist, d. h. parallel zur normalen Richtung der Hauptoberfläche des Halbleitersubstrats oder -körpers.
  • Die Ausdrücke „über“ und „unter“, wie in dieser Patentschrift genutzt, sollen eine relative Stelle eines Strukturmerkmals zu einem anderen Strukturmerkmal unter Berücksichtigung dieser Orientierung beschreiben.
  • In dieser Patentschrift wird mit n-dotiert ein erster Leitfähigkeitstyp bezeichnet, während mit p-dotiert ein zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleiterbauelemente mit entgegengesetzten Dotierungsbeziehungen ausgebildet sein, sodass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein kann. Des Weiteren veranschaulichen manche Figuren relative Dotierungskonzentrationen, indem neben dem Dotierungstyp „–“ oder „+“ angezeigt wird. Zum Beispiel bezeichnet „n–“ eine Dotierungskonzentration, die geringer ist als die Dotierungskonzentration eines „n“-Dotierungsgebiets, während ein „n+“-Dotierungsgebiet eine größere Dotierungskonzentration aufweist als das „n“-Dotierungsgebiet. Jedoch bedeutet die Angabe der relativen Dotierungskonzentration nicht, dass Dotierungsgebiete mit der gleichen relativen Dotierungskonzentration auch die gleiche absolute Dotierungskonzentration aufweisen müssen, sofern nicht anders angegeben. Zum Beispiel können zwei unterschiedliche n+-Dotierungsgebiete unterschiedliche absolute Dotierungskonzentrationen aufweisen. Das Gleiche gilt zum Beispiel für ein n+-Dotierungs- und ein p+-Dotierungsgebiet.
  • Spezielle in dieser Patentschrift beschriebene Ausführungsformen betreffen, ohne darauf eingeschränkt zu sein, vertikale Halbleiterbauelemente wie vertikale n-Kanal-oder p-Kanal-MOSFETs oder -IGBTs, insbesondere vertikale Leistungs-MOSFETs und vertikale Leistungs-IGBTs und Fertigungsverfahren dafür.
  • Im Rahmen der vorliegenden Patentschrift ist der Ausdruck „MOS“ (Metalloxidhalbleiter) so zu verstehen, dass er den allgemeineren Ausdruck „MIS“ (Metallisolatorhalbleiter) beinhaltet. Zum Beispiel ist der Ausdruck MOSFET (Metalloxidhalbleiter-Feldeffekttransistor) so zu verstehen, dass er FETS (Feldeffekttransistoren) beinhaltet, die einen Gate-Isolator aufweisen, der kein Oxid ist, d. h. der Ausdruck MOSFET wird in der allgemeineren Ausdrucksbedeutung IGFET (Feldeffekttransistor mit isoliertem Gate) bzw. MISFET (Metallisolatorhalbleiter-Feldeffekttransistor) genutzt.
  • Der Ausdruck „Feldeffekt“, wie in dieser Patentschrift genutzt, soll die durch ein elektrisches Feld vermittelte Ausbildung eines leitfähigen „Kanals“ von einem ersten Leitfähigkeitstyp und/oder Steuerung der Leitfähigkeit und/oder Form des Kanals in einem Halbleitergebiet von einem zweiten Leitfähigkeitstyp, typischerweise einem Bodygebiet vom zweiten Leitfähigkeitstyp, beschreiben. Infolge des Feldeffekts wird ein unipolarer Stromweg durch das Kanalgebiet ausgebildet und/oder zwischen einem Sourcegebiet vom ersten Leitfähigkeitstyp und einem Driftgebiet vom ersten Leitfähigkeitstyp gesteuert. Das Driftgebiet kann in Kontakt mit einem Draingebiet sein.
  • Im Rahmen der vorliegenden Patentschrift soll der Ausdruck „Gateelektrode“ eine Elektrode beschreiben, die sich neben einem Kanalgebiet befindet und ausgestaltet ist, um ein Kanalgebiet auszubilden und/oder zu steuern. Der Ausdruck „Gateelektrode“ soll eine Elektrode oder ein leitfähiges Gebiet einbeziehen, die oder das sich neben dem Bodygebiet befindet und durch ein Isoliergebiet vom Bodygebiet isoliert ist, welches ein Gatedielektrikumsgebiet ausbildet und ausgestaltet ist, um ein Kanalgebiet durch das Bodygebiet auszubilden und/oder durch Aufladung auf eine zweckmäßige Spannung zu steuern.
  • Typischerweise ist die Gateelektrode als Graben-Gateelektrode implementiert, d. h. als Gateelektrode, die in einem Graben angeordnet ist, der sich von der Hauptoberfläche in das Halbleitersubstrat oder den Halbleiterkörper erstreckt.
  • Typischerweise ist das Halbleiterbauelement ein Leistungshalbleiterbauelement, das einen aktiven Bereich mit einer Vielzahl von FET-Zellen (Feldeffekttransistor-Zellen wie MOSFET-Zellen, IGBT-Zellen und rückwärts leitenden IGBT-Zellen) zum Steuern eines Laststroms zwischen zwei Lastmetallisierungen aufweist. Des Weiteren kann das Leistungshalbleiterbauelement einen Peripheriebereich mit mindestens einer Randabschlussstruktur aufweisen, die einen aktiven Bereich von FET-Zellen in der Draufsicht mindestens teilweise umgibt.
  • Im Rahmen der vorliegenden Patentschrift soll der Ausdruck „Metallisierung“ ein Gebiet oder eine Schicht mit metallischen oder fast metallischen Eigenschaften bezüglich der elektrischen Leitfähigkeit beschreiben. Eine Metallisierung kann in Kontakt mit einem Halbleitergebiet sein, um eine Elektrode, eine Kontaktfläche und/oder einen Anschluss des Halbleiterbauelements auszubilden. Die Metallisierung kann aus einem Metall wie Al, Ti, W, Cu und Mo oder einer Metalllegierung wie NiAl hergestellt sein und/oder ein solches Metall oder eine solche Metalllegierung umfassen, kann jedoch auch hergestellt sein aus einem Material mit metallischen oder fast metallischen Eigenschaften bezüglich der elektrischen Leitfähigkeit wie stark dotiertem n-Typ- oder p-Typ-Poly-Si, TiN, einem elektrisch leitfähigen Silicid wie TaSi2, TiSi2, PtSi, WSi2, MoSi oder einem elektrisch leitfähigen Carbid wie AlC, NiC, MoC, TiC, PtC, WC oder Ähnlichem. Die Metallisierung kann auch unterschiedliche elektrisch leitfähige Materialien beinhalten, zum Beispiel einen Stapel aus diesen Materialien.
  • Im Rahmen der vorliegenden Patentschrift sollen die Ausdrücke „in ohmschem Kontakt“, „in mit Widerstand behaftetem elektrischem Kontakt“ und „in mit Widerstand behafteter elektrischer Verbindung“ beschreiben, dass zwischen jeweiligen Elementen oder Abschnitten eines Halbleiterbauelements ein ohmscher Stromweg besteht, mindestens wenn an und/oder über das Halbleiterbauelement keine Spannungen oder nur geringe Prüfspannungen angelegt sind. Ebenso sollen die Ausdrücke in niederohmschem Kontakt, „in mit geringem Widerstand behaftetem elektrischem Kontakt“ und „in mit geringem Widerstand behafteter elektrischer Verbindung“ beschreiben, dass zwischen jeweiligen Elementen oder Abschnitten eines Halbleiterbauelements ein mit geringem Widerstand behafteter ohmscher Stromweg besteht, mindestens wenn an und/oder über das Halbleiterbauelement keine Spannungen angelegt sind. In dieser Patentschrift werden die Ausdrücke „in niederohmschem Kontakt“, „in mit geringem Widerstand behaftetem elektrischem Kontakt“, „elektrisch gekoppelt“ und „in mit geringem Widerstand behafteter elektrischer Verbindung“ synonym genutzt.
  • Im Rahmen der vorliegenden Patentschrift soll der Ausdruck „verarmbares Gebiet“ oder „verarmbare Zone“ den Sachverhalt beschreiben, dass das entsprechende Halbleitergebiet oder die entsprechende Halbleiterzone während des Sperrzustands der Halbleiterkomponente im Wesentlichen vollständig verarmt (im Wesentlichen frei von freien Ladungsträgern) ist, wenn eine angelegte Rückwärtsspannung über einem gegebenen Schwellenwert liegt. Zu diesem Zweck wird die Dotierungsladung des verarmbaren Gebiets entsprechend festgelegt und in einer oder mehreren Ausführungsformen ist das verarmbare Gebiet ein schwach dotiertes Gebiet. Im Sperrzustand bilden das verarmbare Gebiet/die verarmbaren Gebiete ein verarmtes Gebiet/verarmte Gebiete aus, auch als Raumladungsgebiet(e) bezeichnet, typischerweise eine angrenzende verarmte Zone, wodurch der Stromfluss zwischen zwei Elektroden oder Metallisierungen, die mit dem Halbleiterkörper verbunden sind, verhindert werden kann.
  • Im Rahmen der vorliegenden Patentschrift soll der Ausdruck „Halbleitermesa“ einen/eine von typischerweise mehreren Halbleiterbereichen oder -zonen beschreiben, die sich von einem gemeinsamen Halbleitersubstrat oder einer gemeinsamen Halbleiterschicht zu einer Hauptoberfläche des Halbleiterkörpers oder -wafers erstrecken oder eine Hauptoberfläche des Halbleiterkörpers oder -wafers mindestens definieren und voneinander beabstandet sind. Typischerweise ist eine Halbleitermesa in einem vertikalen Querschnitt, der zur Hauptoberfläche im Wesentlichen orthogonal ist, zwischen zwei benachbarten Gräben angeordnet, die sich von der Hauptoberfläche in den Halbleiterkörper oder -wafer erstrecken. Die Gräben können im Wesentlichen vertikal (vertikale Gräben) sein, d. h. die Seitenwände der Gräben bzw. der Halbleitermesa können im vertikalen Querschnitt im Wesentlichen orthogonal zur Hauptoberfläche sein. Im vertikalen Querschnitt können die zwei Seitenwände eines Grabens bzw. einer Halbleitermesa auch verjüngt sein. Die Ausdrücke „Halbleitermesa“, „Mesagebiete“ und „Mesa“ werden in dieser Patentschrift synonym genutzt. Im Folgenden werden die zwei Seitenwände eines Grabens bzw. einer Halbleitermesa auch als erste Seitenwand und zweite Seitenwand bezeichnet.
  • Typischerweise beinhaltet das Halbleiterbauelement eine Vielzahl von Halbleitermesas, die durch Gräben voneinander beabstandet sind, und beinhaltet mindestens zu Halbleitergebieten von einem entgegengesetzten Leitfähigkeitstyp, die einen pn-Übergang ausbilden, die zueinander. Noch typischer beinhaltet jede der Halbleitermesas zwei pn-Übergänge (einen ersten und einen zweiten), die untereinander angeordnet sind und sich in einem vertikalen Querschnitt zwischen oder mindestens zu der ersten Seitenwand und der zweiten Seitenwand erstrecken. Die Gräben können mindestens im aktiven Bereich eine untere Wand beinhalten, die sich zwischen der jeweiligen ersten und der jeweiligen zweiten Wand erstreckt. Die Gräben beinhalten typischerweise auch leitfähige Gateelektroden, die vom gemeinsamen Substrat und von den benachbarten Mesagebieten durch jeweilige dielektrische Schichten isoliert sind, die Gatedielektrikumsgebiete an den Seitenwänden ausbilden. Folglich wird eine FET-Struktur ausgebildet, die im Folgenden auch als MesaFET-Struktur bezeichnet wird. Ebenso wird ein vertikales Halbleiterbauelement mit einer solchen MESAFET-Struktur auch als MesaFET bezeichnet, zum Beispiel als MesaMOSFET bzw. MesaIGBT.
  • Eine Elementarzelle des aktiven Bereichs eines Leistungs-MesaFETs kann in einem horizontalen Querschnitt in der Draufsicht eine Graben-Gateelektrode und einen jeweiligen Abschnitt von zwei nebeneinander liegenden Mesas beinhalten. In diesen Ausführungsformen können Graben-Gateelektroden, Mesas und Elementarzellen jeweilige eindimensionale Gitter ausbilden.
  • Alternativ kann eine Elementarzelle eines aktiven Bereichs eines MesaFETs in einem horizontalen Querschnitt in der Draufsicht eine Graben-Gateelektrode und einen umgebenden Abschnitt einer Mesa beinhalten, wenn die Graben-Gateelektroden ein zweidimensionales Gitter ausbilden, zum Beispiel in der Ausbildung eines Schachbretts.
  • Der Ausdruck „Leistungshalbleiterbauelement“, wie in dieser Patentschrift genutzt, soll ein Halbleiterbauelement auf einem einzigen Chip mit Fähigkeiten zum Schalten hoher Spannungen und/oder hoher Ströme beschreiben. Mit anderen Worten, Leistungshalbleiterbauelemente sind vorgesehen für hohen Strom, typischerweise im Ampere-Bereich, und/oder hohe Spannungen, typischerweise über etwa 30 V, typischer über etwa 100 V, noch typischer über etwa 400 V.
  • Der Ausdruck „Randabschlussstruktur“, wie in dieser Patentschrift genutzt, soll eine Struktur beschreiben, die ein Übergangsgebiet bereitstellt, in dem sich die starken elektrischen Felder um einen aktiven Bereich des Halbleiterbauelements herum graduell zum Potenzial an oder nahe dem Rand des Bauelements und/oder zwischen einem Bezugspotenzial wie der Masse und einer hohen Spannung z. B. am Rand und/oder an der Rückseite des Halbleiterbauelements hin verändern. Die Randabschlussstruktur senkt zum Beispiel möglicherweise die Feldintensität um ein Randgebiet eines gleichrichtenden Übergangs durch eine Verteilung der elektrischen Feldlinien über das Randgebiet.
  • Im Folgenden werden Ausführungsformen, die Halbleiterbauelemente und Fertigungsverfahren zum Bilden von Halbleiterbauelementen betreffen, vorwiegend mit Bezug zu Halbleiterbauelementen aus Silicium (Si) mit einem Halbleiterkörper aus monokristallinem Si erläutert. Folglich ist ein Halbleitergebiet oder eine Halbleiterschicht typischerweise ein Gebiet oder eine Schicht aus monokristallinem Si, falls nicht anders angegeben.
  • Es versteht sich jedoch, dass der Halbleiterkörper aus jedem zum Fertigen eines Halbleiterbauelements geeigneten Halbleitermaterial hergestellt sein kann. Beispiele für solche Materialien beinhalten unter anderem Elementhalbleitermaterialien wie Silicium (Si) oder Germanium (Ge), Gruppe-IV-Verbindungshalbleitermaterialien wie Siliciumcarbid (SiC) oder Siliciumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaP), Aluminiumgalliumnitrid (AlGaN), Aluminiumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP) und binäre oder ternäre II–VI-Halbleitermaterialien wie Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um einige zu nennen. Die oben erwähnten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Beim Kombinieren von zwei unterschiedlichen Halbleitermaterialien wird ein Heteroübergangshalbleitermaterial ausgebildet. Beispiele für Heteroübergangshalbleitermaterialien beinhalten unter anderem Aluminiumgalliumnitrid(AlGaN)-Aluminiumgalliumindiumnitrid(AlGaInN)-, Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitrid(AlGaInN)-, Indiumgalliumnitrid(InGaN)-Galliumnitrid(GaN)-, Aluminiumgalliumnitrid(AlGaN)-Galliumnitrid(GaN)-, Indiumgalliumnitrid(InGaN)-Aluminiumgalliumnitrid(AlGaN)-, Siliciumsiliciumcarbid(SixC1-x)- und Silicium-SiGe-Heteroübergangshalbleitermaterialien. Für Leistungshalbleiteranwendungen werden derzeit vorwiegend Si-, SiC-, GaAs- und GaN-Materialien genutzt. Falls der Halbleiterkörper aus einem Wide-Band-Gap-Material hergestellt ist, d. h. aus einem Halbleitermaterial mit einem Bandabstand von mindestens etwa zwei Elektronenvolt wie SiC oder GaN und mit einer hohen Durchbruchfeldstärke bzw. einer hohen kritischen Avalanche-Feldstärke, kann eine höhere Dotierung der jeweiligen Halbleitergebiete gewählt werden, wodurch sich der Durchlasswiderstand Ron reduziert.
  • Im Zusammenhang mit den 1 bis 7 werden Verfahrensschritte eines Verfahrens zum Ausbilden eines vertikalen Halbleitertransistors 100 in jeweiligen vertikalen Querschnitten durch einen Halbleiterkörper 40 veranschaulicht. Der Klarheit halber veranschaulicht jede der Figuren nur eines von einer Vielzahl von Halbleiterbauelementen 100, die typischerweise parallel auf der Waferebene gefertigt werden. Aus demselben Grund werden nur ein paar Elementarzellen des Halbleiterbauelements 100 veranschaulicht.
  • Bei einem ersten Schritt wird ein Halbleitersubstrat oder -wafer 40, zum Beispiel ein Si-Wafer, der sich zwischen einer Haupt- oder oberen Oberfläche 103 und einer zur Hauptoberfläche 103 entgegensetzt angeordneten hinteren Oberfläche 102 erstreckt, bereitgestellt. Typischerweise beinhaltet der Wafer 40 eine erste Halbleiterschicht 1 von einem ersten Leitfähigkeitstyp (n-Typ), eine zweite (p-Typ-)Halbleiterschicht 2, die über der ersten Halbleiterschicht 1 angeordnet ist und einen ersten pn-Übergang 14 zur ersten Halbleiterschicht ausbildet, und eine dritte (n-Typ-)Halbleiterschicht 3, die über der zweiten Halbleiterschicht 2 angeordnet ist, einen zweiten pn-Übergang 15 zur zweiten Halbleiterschicht 2 ausbildet und sich zu einer Hauptoberfläche 103 des Halbleiterwafers 40 erstreckt.
  • Bei einem späteren Prozessschritt sind Gateelektroden auszubilden, die sich in der vertikalen Richtung über den ersten pn-Übergang 14 und den zweiten pn-Übergang 15 erstrecken und durch jeweilige Gatedielektrikumsgebiete vom Halbleiterkörper 40 isoliert sind, sodass entlang der isolierten Gateelektroden und über den ersten pn-Übergang 14 und den zweiten pn-Übergang 15 während des Bauelementbetriebs Kanalgebiete ausgebildet werden können. Infolge der Ausbildung des ersten pn-Übergangs 14 und des zweiten pn-Übergangs 15 vor der Ausbildung eventueller Mesas bzw. Gräben wird die Prozessvariation verglichen mit Prozessen, bei denen der erste und der zweite pn-Übergang (Source- und Bodygebiete) nach dem Ätzen von Gräben zum Ausbilden von Mesas durch Implantation ausgebildet werden, typischerweise reduziert. Dies ist darauf zurückführbar, dass die Streuung an Rändern und Stufen während der Implantation vermieden wird, wenn sie vor der Ausbildung von Gräben bzw. Mesas ausgeführt wird. Infolge der reduzierten Prozessvariation lässt sich der Abstand reduzieren. Folglich kann Chipfläche eingespart werden.
  • Der Wafer 40 kann ein stark dotiertes (im Ausführungsbeispiel n-dotiertes) Substrat 4 beinhalten, das sich zur hinteren Oberfläche 102 erstreckt und unter der ersten Halbleiterschicht 1 angeordnet ist. In dem zu fertigenden Halbleiterbauelement 100 bilden das Substrat 4 bzw. Abschnitte davon typischerweise eine Kontaktschicht oder einen Kontaktabschnitt 4 aus (Draingebiet oder p-dotiertes Kollektorgebiet, wenn ein IGBT gefertigt werden soll).
  • Gemäß einer Ausführungsform beinhaltet der Schritt des Bereitstellens des Wafers 40 Bereitstellen eines Wafers mit einem stark dotierten Substrat 4, Ausbilden einer oder mehrerer geringer dotierter Epitaxieschichten vom selben oder vom entgegengesetzten Leitfähigkeitstyp auf dem Substrat 4, wobei die Oberfläche der obersten der Epitaxieschichten die (horizontale) Hauptoberfläche 103 ausbildet, typischerweise unmaskiertes Implantieren von p-Typ- und n-Typ-Dotierstoffen von oben und optionales thermisches Ausheilen, zum Beispiel einen schnellen thermischen Prozess (RTP), um zwei im Wesentlichen horizontal orientierte pn-Übergänge 14, 15 in der einen oder den mehreren Epitaxieschichten auszubilden. Der Typ und die Spannungsklasse des zu fertigenden Halbleiterbauelements (Logikpegel, Normalpegel, Leistungspegel) können durch Wählen der Dicke und/oder der Dotierungskonzentrationen der Epitaxieschichten festgelegt werden.
  • Danach kann auf der Hauptoberfläche 103 ein Stapel aus Hartmaskenschichten 31a, 31b, 31c ausgebildet werden.
  • Danach kann auf den Hartmaskenschichten 31a, 31b, 31c eine Mesamaske 7 ausgebildet werden. Die Mesamaske 7 definiert typischerweise Mesagebiete im Wafer 40. In dem in 1 veranschaulichten Ausführungsbeispiel werden drei Maskenabschnitte 7 der Mesamaske 7 gezeigt, die durch Öffnungen mit einer ersten Breite w1 voneinander beabstandet sind und in horizontalen Richtungen drei auszubildende Mesagebiete definieren. Das heißt, die Maskenabschnitte 7 bedecken die auszubildenden Mesas. Die erste Breite w1 lässt sich gemäß einer vorgesehenen Beabstandung der Mesas in einer aktiven Chipfläche festlegen. Die resultierende Struktur 100 wird in 1 veranschaulicht.
  • In dem Ausführungsbeispiel sind die Dotierungsbeziehungen für die Fertigung eines n-Kanal-MOSFET-Bauelements gewählt. In anderen Ausführungsformen, in denen ein p-Kanal-MOSFET-Bauelement gefertigt werden soll, sind die Dotierungsbeziehungen umzukehren.
  • 1 entspricht typischerweise nur einem kleinen Teilabschnitt durch den Wafer 40. Die gestrichelten Linien 41 zeigen vertikal orientierte Seitenränder eines zu fertigenden Halbleiterbauelements 100 bzw. Sägeränder des Wafers 40 an.
  • Die Beabstandung (mit von Öffnungen im vertikalen Querschnitt) w3 zwischen zwei benachbarten Maskenabschnitten 7 von unterschiedlichen zu fertigenden Halbleiterbauelementen 100 ist typischerweise größer als die erste Breite w1, um die Flächenverluste beim Sägen und/oder einen zwischen dem aktiven Bereich und dem Seitenrand 41 angeordneten Peripheriebereich zu berücksichtigen, in dem ein Randabschluss, der eine größere Chipfläche als eine Transistorzelle des aktiven Bereichs nutzen kann, gefertigt zu werden kann.
  • Typischerweise sind der erste pn-Übergang 14 und der zweite pn-Übergang 15 zur Hauptoberfläche 103 bzw. zur hinteren Oberfläche 102 im Wesentlichen parallel. Abschnitte der zweiten Halbleiterschicht 2 und der dritten Halbleiterschicht 3 können Bodygebiete und Sourcegebiete von MOSFET-Zellen im zu fertigenden Feldeffekthalbleiterbauelement 100 ausbilden.
  • In dem in 1 veranschaulichten Ausführungsbeispiel ist die Hartmaskenschicht 31 als Stapel aus drei Schichten 31a, 31b, 31c ausgebildet, typischerweise als ONO-Stapel (Oxid-Nitrid-Oxid, Si02-Si3N4-Si02).
  • Die erste Hartmaskenschicht 31a kann an der Hauptoberfläche 103 durch thermisches Oxidieren für einen Siliciumwafer 40 oder durch Abscheidung ausgebildet werden.
  • Die zweite Hartmaskenschicht 31b und die dritte Hartmaskenschicht 31c können durch Abscheidung auf der ersten Hartmaskenschicht 31a bzw. der zweiten Hartmaskenschicht 31b ausgebildet werden.
  • Gemäß einer Ausführungsform werden die Materialien der Hartmaskenschichten so gewählt, dass die zweite Maskenschicht 31b gegenüber der ersten Maskenschicht 31a und/oder der optionalen dritten Maskenschicht 31c selektiv ätzbar ist. Dadurch wird eine Ausbildung von Mesas und Mesakontakten mit nur einer Fototechnik (zum Bilden der Mesamaske 7) ermöglicht. Auf diese Weise lassen sich die Fabrikationskosten reduzieren und die Prozessvariation wird typischerweise weiter reduziert.
  • Danach werden die Hartmaskenschichten 31a, 31b, 31c unter Nutzung der Mesamaske 7 geätzt. Folglich wird die dritte Halbleiterschicht 3 bzw. der Wafer 40 an der Hauptoberfläche 103 freigelegt.
  • Wie in 2 veranschaulicht, entsprechen die freigelegten Bereiche (erste Bereiche) der dritten Halbleiterschicht 3 typischerweise im Wesentlichen Verlängerungen der Öffnung der Mesamaske 7 auf die dritte Halbleiterschicht 3 bzw. die Hauptoberfläche 103.
  • Des Weiteren wird die Ätzung der Hartmaskenschichten 31a, 31b, 31c, um eine Hartmaske 31 auszubilden, typischerweise derart durchgeführt, dass jeder der Hartmaskenabschnitte 31 einen ersten Teil 31a, im Folgenden auch als unterer Teil 31a bezeichnet, und einen auf dem unteren Teil 31b angeordneten zweiten Teil 31b aufweist. Der erste Teil 31a ist an der Hauptoberfläche 103 angeordnet und weist eine horizontale Erstreckung p-w1 auf, die größer ist als eine horizontale Erstreckung p-w2 des zweiten Teils 31b, wo p der Abstand von auszubildenden Elementarzellen ist.
  • Gemäß einer Ausführungsform weist jeder der Hartmaskenabschnitte 31 weiter einen dritten Teil 31c auf, der auf dem jeweiligen zweiten Teil 31b angeordnet ist und auch eine horizontale Erstreckung w1 aufweist, die kleiner ist als eine horizontale Erstreckung p-w2 des zweiten Teils 31b.
  • In dem Ausführungsbeispiel stimmen die horizontalen Erstreckungen des ersten Teils 31a und des dritten Teils 31c der Hartmaskenabschnitte 31 im Wesentlichen überein.
  • Die Ausbildung der Hartmaske 31 lässt sich durch den Einsatz selektiver Ätzungen bewerkstelligen. Zum Beispiel können drei selektive Ätzungen genutzt werden, um eine ONO-Hartmaskenschicht 31 zu strukturieren: eine erste Ätzung mit gepuffertem Oxid, die gegenüber Nitrid selektiv ist (HF-Ätzung), gefolgt von einer Nitridätzung, die gegenüber Oxid selektiv ist (Nitridsäureätzung), und einer anschließenden, zweiten Ätzung mit gepuffertem Oxid, die gegenüber Nitrid selektiv ist (HF-Ätzung).
  • Infolge der selektiven Ätzungen sind die zweiten Teile 31b in der Draufsicht im Wesentlichen mittig zu den ersten Teilen 31a ausgerichtet. Dies erleichtert eine anschließende, selbst abgeglichene Ausbildung von Mesas und Mesakontakten.
  • Typischerweise wird die Hartmaske 31 derart ausgebildet, dass die Öffnungen der Hartmaske 31 in Randgebieten an der Hauptoberfläche 103 eine dritte Breite w3 aufweisen, die größer ist als die erste Breite w1 der anderen Öffnungen 38 an der Hauptoberfläche 103 in einem aktiven Bauelementbereich.
  • Danach wird die Hartmaske 31 genutzt, um tiefe Gräben 50, 50a von der Hauptoberfläche 103 in die erste Halbleiterschicht 1 zu ätzen. Folglich werden zwischen benachbarten tiefen Gräben 50, 50a Mesagebiete 20 ausgebildet, die an der Hauptoberfläche 103 von jeweiligen Hartmaskenabschnitten 31 bedeckt werden.
  • 3 veranschaulicht die resultierende Halbleiterstruktur 100 nach einem weiteren Ausbilden von Dielektrikumsgebieten 33 an Seitenwänden 21 und unteren Wänden 22 der tiefen Gräben 50, 50a, zum Beispiel durch thermische Oxidation. Weiter erstrecken sich übriggebliebene Abschnitte des ersten pn-Übergangs 14 und des zweiten pn-Übergangs 15 zwischen Seitenwänden 21 der Mesas 20.
  • Die vertikale Erstreckung hM der Mesas 20 bzw. der tiefen Gräben 50, 50a kann abhängig von der Spannungsklasse in einem Bereich von etwa 500 nm bis etwa 5 µm liegen, typischer in einem Bereich von etwa 500 nm bis etwa 2 µm.
  • Auf diese Weise können Sourcegebiete 3 und Bodygebiete 2 in den Mesagebieten 20 ausgebildet werden, die einen aktiven Bauelementbereich 110 definieren.
  • Typischerweise erstrecken sich obere Abschnitte der ersten Halbleiterschicht 1, die typischerweise ein gemeinsames Driftgebiet im zu fertigenden Halbleiterbauelement ausbilden, in die Mesagebiete 20.
  • In einem Peripheriebereich 120, der von den breiteren tiefen Gräben 50a definiert wird, erstreckt sich der Halbleiterkörper 40 nur bis zu einer ersten Oberfläche 101, die zwischen der hinteren Oberfläche 102 und der Hauptoberfläche 103 angeordnet ist.
  • Der Peripheriebereich 120 kann den aktiven Bereich 110 umgeben und kann eine horizontale Erstreckung in einem Bereich von etwa 30 µm bis etwa 50 µm, bis etwa 100 µm oder sogar bis etwa 200 µm aufweisen.
  • Danach lassen sich Gateelektroden 12, 12a in den tiefen Gräben 50, 50a und auf dem Dielektrikumsgebiet 33 ausbilden. Dies beinhaltet typischerweise Abscheiden eines leitfähigen Materials, etwa dotiert wie Polysilicium, und eine teilweise Rückseitenätzung. Die resultierende Halbleiterstruktur 100 wird in 4 veranschaulicht.
  • Die Gateelektrode 12a im Peripheriebereich 120 kann anders geformt sein als die Gateelektroden 12 im aktiven Bereich 110. Die Gateelektrode 12a kann auch als Feldelektrode während eines Sperrmodus dienen.
  • Infolge der weiter unten platzierten oberen Oberfläche 101 im Peripheriebereich 120 ist möglicherweise keine zusätzliche Randabschlussstruktur erforderlich. Folglich können die Fertigung vereinfacht und Kosten mithin reduziert werden.
  • Danach kann ein dielektrisches Material 9 wie TEOS (Tetraethylorthosilicat), das gegenüber dem Material der zweiten Maskenschicht 31b (der zweiten Teile 31b, Si3N4) selektiv ätzbar ist, abgeschieden und ein an den zweiten Teilen 31b der Hartmaske 31 endender CMP-Prozess kann durchgeführt werden. Die resultierende Halbleiterstruktur 100 mit vollständig aufgefüllten tiefen Gräben 50, 50a und Hartmaskenöffnungen wird in 5 veranschaulicht. Optional kann auf den Gateelektroden 12, 12a vor dem Abscheiden des dielektrischen Materials 9 eine Oxidschicht 34 ausgebildet werden, typischerweise durch thermische Oxidation.
  • Danach wird die übriggebliebene Hartmaske 31 geätzt, um die Halbleitermesas 20 an der Hauptoberfläche 103 auszubuchten. Dies beinhaltet typischerweise das Entfernen der zweiten Teile 31b durch selektive Ätzung und das anisotrope Ätzen der ersten Maskenschicht 31.
  • Danach lassen sich flache Gräben 51 von der Hauptoberfläche 103 zu oder in die Halbleitermesas 20 ätzen. Die resultierende Halbleiterstruktur 100 wird in 6 veranschaulicht. Die flachen Gräben 51 bilden typischerweise Kontaktgräben und können sich durch den zweiten pn-Übergang 15 erstrecken. Typischerweise erstrecken sich die flachen Gräben 51 nicht bis zum ersten pn-Übergang 14.
  • Danach können in den flachen Gräben 51 leitfähige Gebiete oder Stopfen 10a ausgebildet werden. Dies beinhaltet möglicherweise Ausbilden eines Silicids an Seitenwänden und/oder unteren Wänden der flachen Gräben 51, Abscheiden eines leitfähigen Materials, etwa von Polysilicium oder eines Metalls, und einen optionalen Planarisierungsprozess. Typischerweise sind die Stopfen 10a in Kontakt mit einer ersten gemeinsamen Metallisierung 10 (z. B. einer Sourcemetallisierung) auf der Hauptoberfläche 103.
  • Darüber hinaus lässt sich eine Gatemetallisierung (nicht gezeigt) in Kontakt mit den Gateelektroden 12, 12a, die von der ersten gemeinsamen Metallisierung 10 isoliert ist, auf der Hauptoberfläche 103 ausbilden.
  • Danach kann auf der Rückseite 102 eine zweite gemeinsame Metallisierung (Rückseitenmetallisierung, Drainmetallisierung) 11 ausgebildet werden.
  • Danach können mehrere im Wafer 40 ausgebildete Bauelemente 100 durch Sägen entlang vertikaler Linien zerteilt werden. Das resultierende, mit drei Anschlüssen ausgestattete vertikale Halbleiterbauelement 100 wird in 7 veranschaulicht und kann als MOSFET betrieben werden:
    In dem Ausführungsbeispiel bleiben die Abschnitte 31a der Hartmaske 31 im gefertigten Halbleiterbauelement 100.
  • Gemäß einer Ausführungsform beinhaltet das gefertigte vertikale Halbleiterbauelement 100 einen Halbleiterkörper 40, der eine Rückseite 102 aufweist und sich in einem Peripheriebereich 120 und in einer vertikalen Richtung von der Rückseite 102 zu einer ersten Oberfläche 101 erstreckt. In einem aktiven Bereich 110 beinhaltet der Halbleiterkörper 40 eine Vielzahl von voneinander beabstandeten Halbleitermesas 20, die sich in der vertikalen Richtung von der ersten Oberfläche 101 zu einer Hauptoberfläche 103 erstrecken. In einem vertikalen Querschnitt erstreckt sich der Peripheriebereich 120 zwischen dem aktiven Bereich 110 und einem Rand 41, der sich zwischen der Rückseite 102 und der ersten Oberfläche 101 erstreckt. Jede der Halbleitermesas 20 verfügt im vertikalen Querschnitt über eine erste Seitenwand 21, eine zweite Seitenwand 21, einen ersten pn-Übergang 14, der sich zwischen der ersten Seitenwand 21 und der zweiten Seitenwand 21 erstreckt, einen zweiten pn-Übergang 15, der über dem ersten pn-Übergang 14 angeordnet ist und sich zwischen der ersten Seitenwand 21 und der zweiten Seitenwand 21 erstreckt, und ein leitfähiges Gebiet 10a in ohmschem Kontakt mit der Halbleitermesa 20, das sich von der Hauptoberfläche 103 in die Halbleitermesa 20 erstreckt. Zwischen benachbarten Mesagebieten 20 ist eine jeweilige Gateelektrode 12 angeordnet, die vom Halbleiterkörper 40 isoliert ist und sich in der vertikalen Richtung über die ersten pn-Übergänge 14 und den zweiten pn-Übergang 15 der benachbarten Mesagebiete 20 erstreckt. Eine Rückseitenmetallisierung 11 ist auf der Rückseite 102 angeordnet.
  • Typischerweise beinhaltet das Halbleiterbauelement 100 weiter eine Gateelektrode 12a, die isoliert von und benachbart zu einer äußersten Halbleitermesa 20 ist und sich in den Peripheriebereich 120 erstreckt.
  • Infolge der Fertigung sind die leitfähigen Gebiete 10a in der Draufsicht im Wesentlichen mittig bezüglich der Halbleitermesas 20 ausgerichtet.
  • Im Zusammenhang mit den 8A bis 8D werden Verfahrensschritte eines Verfahrens zum Ausbilden eines vertikalen Halbleitertransistors 100’ in jeweiligen vertikalen Querschnitten durch einen Halbleiterkörper 40 veranschaulicht. Der Klarheit halber veranschaulicht jede der Figuren nur einen von einer Vielzahl von Halbleitertransistoren 100’, die typischerweise parallel auf der Waferebene gefertigt werden. Die zu fertigenden Halbleitertransistoren 100’ ist dem Halbleiterbauelement 100 ähnlich, das im Zusammenhang mit 7 oben erläutert wurde.
  • Bei einem ersten Schritt wird ein Wafer 40 bereitgestellt, der eine Hauptoberfläche 103, einen ersten pn-Übergang 14, der zur Hauptoberfläche 103 im Wesentlichen parallel ist, und einen zweiten pn-Übergang 15, der zur Hauptoberfläche 103 im Wesentlichen parallel ist und zwischen dem ersten pn-Übergang 14 und der Hauptoberfläche 103 angeordnet ist, aufweist.
  • Danach wird an der Hauptoberfläche 103 eine erste Hartmaskenschicht 31a aus einem ersten Material ausgebildet, zum Beispiel durch thermische Oxidation.
  • Danach wird auf der ersten Hartmaskenschicht 31 eine zweite Hartmaskenschicht 31b aus einem zweiten Material ausgebildet, das ein anderes als das erste Material ist.
  • Danach wird auf der zweiten Hartmaskenschicht 31b eine Mesamaske 7 mit Öffnungen ausgebildet, die Mesagebiete 20 im Halbleitersubstrat 40 definiert.
  • Danach werden die erste Hartmaskenschicht 31a und die zweite Hartmaskenschicht 31b unter Nutzung der Mesamaske 7 geätzt, um eine Hartmaske 31 auszubilden, die Hartmaskenabschnitte 31 mit ersten Öffnungen 38 aufweist, die den
  • Halbleiterkörper 40 im Wesentlichen an der Hauptoberfläche 103 in ersten Bereichen freilegen. Die resultierende Halbleiterstruktur 100’ wird in 8A veranschaulicht.
  • Die Hartmaske 31 ist derart ausgebildet, dass jeder der Hartmaskenabschnitte 31 einen Abschnitt 31b der zweiten Hartmaskenschicht 31b und einen Abschnitt der ersten Hartmaskenschicht 31a beinhaltet, der in einer horizontalen Richtung eine größere Erstreckung p-w1 aufweist als der daneben liegende Abschnitt 31b der zweiten Hartmaskenschicht 31b (w2 > w1).
  • Danach werden unter Nutzung der Hartmaske 31 tiefe Gräben 50 von den ersten Bereichen 38 mindestens bis zum ersten pn-Übergang 14 geätzt, um Halbleitermesas 20 auszubilden. Die resultierende Halbleiterstruktur 100’ wird in 8B veranschaulicht.
  • Danach werden die tiefen Gräben 50 und die ersten Öffnungen 38 der Hartmaske 31 aufgefüllt. Dies geschieht typischerweise ähnlich wie oben im Zusammenhang mit den 4 und 5 erläutert. Die resultierende Halbleiterstruktur 100’ wird in 8C veranschaulicht.
  • Danach werden flache Gräben 51 von zweiten Bereichen 39, die im Wesentlichen Verlängerungen des Abschnitts 31b der zweiten Hartmaskenschicht 31b bis auf die Hauptoberfläche 103 entsprechen, in die Halbleitermesas 20 geätzt. Dies erfolgt typischerweise ähnlich wie im Zusammenhang mit 6 oben erläutert. Die resultierende Halbleiterstruktur 100’ wird in 8D veranschaulicht.
  • Typischerweise erstrecken sich die flachen Gräben 51 vertikal weniger tief in den Wafer 40 als die tiefen Gräben 50.
  • Danach können weitere ähnliche Fertigungsschritte wie oben im Zusammenhang mit 7 erläutert ausgeführt werden, um den Feldeffekttransistor 100’ auszubilden.
  • Die oben im Zusammenhang mit den 1 bis 8D erläuterten Verfahren lassen sich auch so beschreiben: Bereitstellen eines Wafers 40, der eine erste Halbleiterschicht 1 von einem ersten Leitfähigkeitstyp, eine zweite Halbleiterschicht 2 von einem zweiten Leitfähigkeitstyp, die einen ersten pn-Übergang 14 zur ersten Halbleiterschicht 1 ausbildet, und eine dritte Halbleiterschicht 3 vom ersten Leitfähigkeitstyp, die einen zweiten pn-Übergang 15 zur zweiten Halbleiterschicht 2 ausbildet und sich zu einer Hauptoberfläche 103 des Halbleitersubstrats 40 erstreckt, beinhaltet; Ausbilden einer gestapelten Hartmaskenschicht 31a, 31b, 31c auf der Hauptoberfläche 103; Ausbilden einer Mesamaske 7, die in einem zur Hauptoberfläche 103 im Wesentlichen orthogonalen Querschnitt Maskenabschnitte 7 beinhaltet, die durch Öffnungen beabstandet sind und Mesagebiete 20 im Halbleitersubstrat 40 definieren, auf der Hartmaskenschicht 31; Ätzen durch die Hartmaskenschicht 31 und in den Wafer 40 unter Nutzung der Mesamaske 7, sodass Mesagebiete 20 und tiefe Gräben 50, 50a im Wechsel ausgebildet werden, wobei sich die tiefen Gräben 50, 50a von der Hauptoberfläche 103 in die erste Halbleiterschicht 1 erstrecken, jedes der Mesagebiete 20 im Wesentlichen mit einem übriggebliebenen Abschnitt der Hartmaskenschicht 31 bedeckt wird und der übriggebliebene Abschnitt einen zweiten Teil 31b umfasst, der im Querschnitt und in einer zur Hauptoberfläche 103 im Wesentlichen parallelen Richtung eine kleinere Mindesterstreckung aufweist als das jeweilige Mesagebiet 20; und Freilegen der Mesagebiete 20 in Bereichen, die von Verlängerungen der zweiten Teile 31a auf die Hauptoberfläche 103 definiert werden.
  • Wenngleich verschiedene Ausführungsbeispiele der Erfindung offenbart wurden, ergibt sich für den Fachmann, dass verschiedene Änderungen und Abwandlungen vorgenommen werden können, die einige der Vorteile der Erfindung erzielen werden, ohne vom Sinn und vom Schutzbereich der Erfindung abzuweichen. Für den Durchschnittsfachmann ist es naheliegend, dass andere Komponenten, die dieselben Funktionen durchführen, als Ersatz geeignet sein können. Es sei erwähnt, dass mit Bezug zu einer speziellen FIG. erläuterte Merkmale mit Merkmalen anderer Figuren kombiniert werden können, selbst in Fällen, in denen dies nicht explizit erwähnt wurde. Derartige Abwandlungen des Erfindungsgedankens sollen von den beigefügten Ansprüchen abgedeckt sein.
  • Räumlich relative Ausdrücke wie „unter“, „unterhalb“, „weiter unten“, „über“, „obere“ und dergleichen werden zur einfacheren Beschreibung genutzt, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Ausdrücke sollen unterschiedliche Orientierungen des Bauelements zusätzlich zu anderen in den Figuren abgebildeten Orientierungen abdecken. Weiter werden auch Ausdrücke wie „erste“, „zweite“ und dergleichen genutzt, um verschiedene Elemente, Gebiete, Teilabschnitte etc. zu beschreiben, die ebenfalls nicht einschränken sollen. Gleiche Ausdrücke beziehen sich in der Beschreibung je auf gleiche Elemente.
  • Wie hierin genutzt, sind die Ausdrücke „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein genannter Elemente oder Merkmale anzeigen, zusätzliche Elemente oder Merkmale jedoch nicht ausschließen. Die Artikel „ein/eine“ und „der/die/das“ sollen den Plural sowie den Singular beinhalten, sofern der Kontext nicht eindeutig etwas anderes anzeigt.
  • In Anbetracht der diversen Variationen und Anwendungen oben versteht es sich, dass die vorliegende Erfindung von der vorstehenden Beschreibung nicht eingeschränkt wird, und sie wird auch von den beiliegenden Zeichnungen nicht eingeschränkt. Vielmehr wird die vorliegende Erfindung nur von den folgenden Ansprüchen und ihren rechtlichen Äquivalenten eingeschränkt.

Claims (20)

  1. Verfahren zum Produzieren eines vertikalen Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: – Bereitstellen eines Halbleiterwafers (40), der eine erste Halbleiterschicht (1) von einem ersten Leitfähigkeitstyp, eine zweite Halbleiterschicht (2) von einem zweiten Leitfähigkeitstyp, die einen ersten pn-Übergang (14) mit der ersten Halbleiterschicht (1) bildet, und eine dritte Halbleiterschicht (3) vom ersten Leitfähigkeitstyp, die einen zweiten pn-Übergang (15) mit der zweiten Halbleiterschicht (2) bildet und sich bis zu einer Hauptoberfläche (103) des Halbleiterwafers (40) erstreckt, umfasst; – Ausbilden einer Hartmaske (31) auf der Hauptoberfläche (103), wobei die Hartmaske (31) Hartmaskenabschnitte (31), die durch erste Öffnungen (38) voneinander beabstandet sind, umfasst; – Verwenden der Hartmaske (31), um tiefe Gräben (50, 50a) von der Hauptoberfläche (103) in die erste Halbleiterschicht (1) zu ätzen, sodass zwischen benachbarten der tiefen Gräben (50, 50a) Halbleitermesas (20) ausgebildet werden, die an der Hauptoberfläche (103) von einem jeweiligen Hartmaskenabschnitt (31) bedeckt werden; – Auffüllen der tiefen Gräben (50, 50a) und der ersten Öffnungen (38) der Hartmaske (31); und – Ätzen der Hartmaske (31), um zweite Öffnungen (39) in der Hartmaske (31) an der Hauptoberfläche (103) der Halbleitermesas (20) auszubilden.
  2. Verfahren nach Anspruch 1, weiter umfassend Ätzen flacher Gräben (51) von der Hauptoberfläche (103) in die Halbleitermesas (20) nach dem Ätzen der Hartmaske (31), sodass die flachen Gräben (51) sich nicht bis zum ersten pn-Übergang (14) erstrecken.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Hartmaske (31) so ausgebildet wird, dass jeder der Hartmaskenabschnitte (31) einen zweiten Teil (31b) und einen ersten Teil (31a) umfasst, der an der Hauptoberfläche (103) und zwischen dem zweiten Teil (31b) und der ersten Halbleiterschicht (1) angeordnet ist und in einer zur Hauptoberfläche (103) im Wesentlichen parallelen Richtung eine größere Ausdehnung aufweist als der zweite Teil (31b).
  4. Verfahren nach Anspruch 3, wobei die ersten Teile (31a) ein anderes Material umfassen als die zweiten Teile (31b).
  5. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Hartmaske (31) so ausgebildet wird, dass mindestens zwei der ersten Öffnungen (38) in einem vertikalen Querschnitt, der zur Hauptoberfläche (103) im Wesentlichen orthogonal ist, eine dritte Breite an der Hauptoberfläche (103) aufweisen, die größer ist als eine erste Breite der anderen ersten Öffnungen (38) an der Hauptoberfläche (103).
  6. Verfahren nach Anspruch 5, weiter umfassend Zerteilen des Halbleiterwafers (40) entlang im Wesentlichen vertikaler Linien umfasst, von denen jede innerhalb einer der ersten Öffnungen (38), die im vertikalen Querschnitt die dritte Breite aufweisen, liegt.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Ausbilden der Hartmaske (31) Folgendes umfasst: – Ausbilden einer Hartmaskenschicht auf der Hauptoberfläche (103); und/oder – Ausbilden einer ersten Maskenschicht an der Hauptoberfläche (103); und/oder – Ausbilden einer zweiten Maskenschicht, die gegenüber der ersten Maskenschicht selektiv ätzbar ist, auf der ersten Maskenschicht; und/oder – Ausbilden einer dritten Maskenschicht, die gegenüber der zweiten Maskenschicht selektiv ätzbar ist, auf der zweiten Maskenschicht; und/oder – Ausbilden einer im Halbleiterwafer (40) Halbleitermesas (20) definierenden Mesamaske (7) auf der Hartmaskenschicht und/oder der zweiten Maskenschicht und/oder der dritten Maskenschicht in einem zur Hauptoberfläche (103) im Wesentlichen orthogonalen Querschnitt, wobei die Mesamaske (7) Öffnungen umfasst, die die ersten Öffnungen (38) definieren; und/oder – Ätzen der Hartmaskenschicht und/oder der ersten Maskenschicht und/oder der zweiten Maskenschicht und/oder der dritten Maskenschicht, um die Hartmaske (31) auszubilden.
  8. Verfahren nach Anspruch 7, wobei das Auffüllen der tiefen Gräben (50, 50a) und der ersten Öffnungen (38) der Hartmaske (31) Folgendes umfasst: – Ausbilden eines Dielektrikumsgebiets (33) mindestens an den Seitenwänden der tiefen Gräben (50, 50a); und/oder – Ausbilden eines leitfähigen Gategebiets (12, 12a) auf dem Dielektrikumsgebiet (33); und/oder – Abscheiden eines dielektrischen Materials (9), das gegenüber der zweiten Maskenschicht selektiv ätzbar ist; und/oder – einen CMP-Prozess.
  9. Verfahren nach Anspruch 7 oder 8, wobei die Hartmaskenschicht als ONO-Stapel ausgebildet wird.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei das Ätzen der Hartmaske (31) Folgendes umfasst: – Ätzen der zweiten Maskenschicht selektiv gegenüber dem dielektrischen Material und/oder dem Material der ersten Maskenschicht; und/oder – Ätzen der ersten Maskenschicht, um die Halbleitermesas (20) freizulegen.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei die Hartmaske (31) während des Produzierens des vertikalen Halbleiterbauelements nicht vollständig entfernt wird.
  12. Verfahren nach einem der Ansprüche 1 bis 11, wobei das Bereitstellen des Halbleiterwafers (40) Folgendes umfasst: – Ausbilden einer oder mehrerer Epitaxieschichten vom ersten Leitfähigkeitstyp auf einem Substrat (4) mit einer höheren Dotierungskonzentration als in der einen oder den mehreren Epitaxieschichten, sodass eine obere Oberfläche der einen oder der mehreren Epitaxieschichten die Hauptoberfläche (103) ausbildet; und/oder – Implantieren von p-Typ- und/oder n-Typ-Dotierstoffen in die eine oder die mehreren Epitaxieschichten von oben; und/oder – thermisches Ausheilen.
  13. Verfahren zum Produzieren eines vertikalen Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: – Bereitstellen eines Wafers (40), der eine Hauptoberfläche (103), einen ersten pn-Übergang (14), der zur Hauptoberfläche (103) im Wesentlichen parallel ist, und einen zweiten pn-Übergang (15), der zur Hauptoberfläche (103) im Wesentlichen parallel ist und zwischen dem ersten pn-Übergang (14) und der Hauptoberfläche (103) angeordnet ist, umfasst; – Ausbilden einer ersten Hartmaskenschicht (31a) aus einem ersten Material an der Hauptoberfläche (103); – Ausbilden einer zweiten Hartmaskenschicht (31b) aus einem zweiten Material auf der ersten Schicht der Hartmaske (31); – Ausbilden einer Mesamaske (7), die Öffnungen umfasst, die Halbleitermesas (20) im Wafer (40) definieren, auf der zweiten Hartmaskenschicht (31b); – Ätzen der ersten Hartmaskenschicht (31a) und der zweiten Hartmaskenschicht (31b) unter Nutzung der Mesamaske (7), um eine Hartmaske auszubilden, sodass der Wafer (40) in ersten Bereichen freigelegt wird und Hartmaskenabschnitte (31) ausgebildet werden, die jeweils einen übriggebliebenen Abschnitt der zweiten Hartmaskenschicht (31b) und einen übriggebliebenen Abschnitt der ersten Hartmaskenschicht, der in einer zur Hauptoberfläche (103) im Wesentlichen parallelen Richtung eine größere Ausdehnung aufweist als der übriggebliebenen Abschnitt der zweiten Hartmaskenschicht (31b), umfassen; – Ätzen tiefer Gräben (50, 50a) von den ersten Bereichen mindestens bis zum ersten pn-Übergang (14) unter Verwendung der Hartmaske, um die Halbleitermesas (20) auszubilden; und – Ätzen flacher Gräben (51) von zweiten Bereichen der Hauptoberfläche (103) in die Halbleitermesas (20), wobei die zweiten Bereiche im Wesentlichen Projektionen der übriggebliebenen Abschnitte der zweiten Hartmaskenschicht (31b) auf die Hauptoberfläche (103) entsprechen.
  14. Verfahren nach Anspruch 13, weiter umfassend Auffüllen der tiefen Gräben (50, 50a) und der ersten Öffnungen (38) der Hartmaske (31) vor dem Ätzen flacher Gräben (51).
  15. Verfahren nach Anspruch 13 oder 14, weiter umfassend Ätzen der Hartmaske (31) vor dem Ätzen flacher Gräben (51).
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei sich die flachen Gräben (51) in einer zur Hauptoberfläche (103) im Wesentlichen orthogonalen Richtung weniger tief in den Wafer (40) erstrecken als die tiefen Gräben (50, 50a).
  17. Verfahren nach einem der Ansprüche 13 bis 16, weiter umfassend das Ausbilden leitfähiger Gebiete (10a) in den flachen Gräben (51).
  18. Vertikales Halbleiterbauelement, umfassend: – einen Halbleiterkörper (40), der eine Rückseite (102) aufweist und sich in einem Peripheriebereich (120) und in einer vertikalen Richtung, die zur Rückseite (102) im Wesentlichen senkrecht ist, von der Rückseite bis zu einer ersten Oberfläche (101) des Halbleiterkörpers (40) erstreckt, wobei der Halbleiterkörper (40) in einem aktiven Bereich (120) eine Vielzahl von voneinander beabstandeten Halbleitermesas (20) umfasst, die sich in der vertikalen Richtung von der ersten Oberfläche (101) zu einer über der ersten Oberfläche (101) angeordneten Hauptoberfläche (103) erstrecken, wobei sich der Peripheriebereich (120) in einem vertikalen Querschnitt zwischen dem aktiven Bereich (120) und einem Rand (41) erstreckt, der sich zwischen der Rückseite (102) und der ersten Oberfläche (101) erstreckt, wobei jede der Halbleitermesas (20) im vertikalen Querschnitt eine erste Seitenwand, eine zweite Seitenwand, einen ersten pn-Übergang (14), der sich zwischen der ersten Seitenwand und der zweiten Seitenwand erstreckt, und ein leitfähiges Gebiet (10a) in ohmschem Kontakt mit der Halbleitermesa (20), das sich von der Hauptoberfläche (103) in die Halbleitermesa (20) erstreckt, umfasst; – eine Vielzahl von Gateelektroden (12), die vom Halbleiterkörper (40) isoliert sind, wobei jede der Gateelektroden (12) zwischen einem Paar benachbarter Halbleitermesas (20) angeordnet ist und sich in der vertikalen Richtung über die ersten pn-Übergänge (14) der benachbarten Halbleitermesas (20) erstreckt; und – eine Rückseitenmetallisierung (11), die auf der Rückseite (102) angeordnet ist.
  19. Vertikales Halbleiterbauelement nach Anspruch 18, wobei die leitfähigen Gebiete (10a) in der Draufsicht im Wesentlichen mittig bezüglich der Halbleitermesas (20) ausgerichtet sind.
  20. Vertikales Halbleiterbauelement nach Anspruch 18 oder 19, das weiter eine Gateelektrode (12a) umfasst, die isoliert von und benachbart zu einer äußersten Halbleitermesa (20) ist und sich in den Peripheriebereich (120) erstreckt.
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