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DE102018106038A1 - Integrierte schaltkreis-packages und verfahren zu deren herstellung - Google Patents

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DE102018106038A1
DE102018106038A1 DE102018106038.6A DE102018106038A DE102018106038A1 DE 102018106038 A1 DE102018106038 A1 DE 102018106038A1 DE 102018106038 A DE102018106038 A DE 102018106038A DE 102018106038 A1 DE102018106038 A1 DE 102018106038A1
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DE
Germany
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integrated circuit
conductive
circuit die
over
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018106038.6A
Other languages
English (en)
Inventor
Chen-Hua Yu
Hung-Jui Kuo
Ming-Che Ho
Tzung-Hui Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Priority claimed from US15/907,717 external-priority patent/US11410918B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/13184—Tungsten [W] as principal constituent
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Abstract

Es werden ein integriertes Schaltkreis-Package und ein Verfahren zu dessen Herstellung zur Verfügung gestellt Ein Verfahren umfasst das Herstellen einer ersten Umverteilungsschicht über einem Träger, wobei die erste Umverteilungsschicht ein Kontaktpad und ein Bondpad aufweist. Über dem Kontaktpad wird eine leitfähige Säule hergestellt. Eine Rückseite eines integrierten Schaltkreis-Dies wird mittels einer Lötverbindung an dem Bondpad befestigt Ein Verkapselungsmaterial wird entlang einer Seitenwand der leitfähigen Säule und entlang einer Seitenwand des integrierten Schaltkreis-Dies abgeschieden, wobei eine Vorderseite des integrierten Schaltkreis-Dies im Wesentlichen auf gleicher Höhe mit einer Oberseite des Verkapselungsmaterials und einer Oberseite der leitfähigen Säule ist. Über der Vorderseite des integrierten Schaltkreis-Dies, der Oberseite des Verkapselungsmaterials und der Oberseite der leitfähigen Säule wird eine zweite Umverteilungsschicht hergestellt.

Description

  • Prioritätsanspruch und Querverweis
  • Diese Anmeldung beansprucht die Priorität der am 15. November 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/586.291 und dem Titel „Integrated Circuit Packages and Methods of Forming Same“ („Integrierte Schaltkreis-Packages und Verfahren zu deren Herstellung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie etwa Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitfähige Schichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen. Auf einem einzigen Halbleiterwafer werden typischerweise Dutzende oder Hunderte von integrierten Schaltkreisen hergestellt. Die einzelnen Dies werden durch Zersägen der integrierten Schaltkreise entlang von Ritzgräben vereinzelt. Die einzelnen Dies werden dann zum Beispiel einzeln in Mehrchip-Modulen verkappt (packaged), oder es werden andere Packaging-Verfahren verwendet.
  • Die Halbleiter-Branche hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite (z. B. Verkleinerung des Halbleiter-Prozessknotens zu einem Sub-20-nm-Knoten) zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach Verkleinerung, höherer Geschwindigkeit und größerer Bandbreite sowie niedrigerem Stromverbrauch und kürzerer Verzögerungszeit stärker geworden ist, ist ein Bedarf an kreativeren Verkappungsverfahren für kleinere Halbleiter-Dies entstanden.
  • Mit dem weiteren Fortschritt der Halbleiter-Technologien sind gestapelte Halbleiter-Bauelemente, z. B. dreidimensionale integrierte Schaltkreise (3DICs), als eine effektive Alternative entstanden, um die physische Größe von Halbleiter-Bauelementen weiter zu verringern. Bei einem gestapelten Halbleiter-Bauelement werden aktive Schaltkreise, wie etwa Logik-, Speicher-, Prozessor-Schaltkreise und dergleichen, auf unterschiedlichen Halbleiterwafern hergestellt. Es können zwei oder mehr Halbleiterwafer aufeinander angeordnet oder gestapelt werden, um den Formfaktor des HalbleiterBauelements weiteren zu verringern. Package-on-Package(PoP)-Bauelemente sind eine Art von 3DICs, bei denen Dies verkappt werden und dann zusammen mit einem oder mehreren anderen verkappten Dies verkappt werden. Chip-on-Package(CoP)-Bauelemente sind eine weitere Art von 3DICs, bei denen Dies verkappt werden und dann zusammen mit einem oder mehreren anderen Dies verkappt werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 10 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Dies gemäß einigen Ausführungsformen.
    • Die 11 bis 21 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen.
    • Die 22 und 23 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen.
    • 24 ist ein Ablaufdiagramm, das ein Verfahren zur Herstellung eines integrierten Schaltkreis-Dies gemäß einigen Ausführungsformen zeigt.
    • 25 ist ein Ablaufdiagramm, das ein Verfahren zur Herstellung eines integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen zeigt.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden Ausführungsformen in einem bestimmten Zusammenhang beschrieben, und zwar für ein integriertes Schaltkreis-Package, wie etwa ein integriertes Fan-out(InFo)-Package und ein PoP-Package, das ein InFo-Package umfasst. Weitere Ausführungsformen können jedoch auch für andere elektrisch verbundene Komponenten verwendet werden, unter anderem für Package-on-Package-Baugruppen, Die-Die-Baugruppen, Wafer-Wafer-Baugruppen, Die-Substrat-Baugruppen, bei der Montage von Packages, bei der Bearbeitung von Substraten, Interposern oder dergleichen, oder beim Montieren von Eingangskomponenten, Leiterplatten, Dies oder anderen Komponenten oder zum Verbinden von Verkappungs- oder Montagekombinationen jeder Art von integrierten Schaltkreisen oder von elektrischen Komponenten.
  • Verschiedene Ausführungsformen, die hier beschrieben werden, ermöglichen die Herstellung eines integrierten Schaltkreis-Packages mit einem Die-Bondverfahren, mit dem Die-Justierprobleme dadurch verringert oder vermieden werden können, dass eine Überdeckungsverschiebung zwischen dem Die und einer darunter befindlichen Schicht (wie etwa einer darunter befindlichen Umverteilungsschicht) reduziert oder beseitigt wird, und mit dem der thermische Widerstand des integrierten Schaltkreis-Packages verringert werden kann. Verschiedene Ausführungsformen, die hier beschrieben werden, ermöglichen auch das Herstellen von Form-Durchkontaktierungen direkt auf einer darunter befindlichen Umverteilungsschicht und das Verringern des Kontaktwiderstands durch Modifizieren von Seed-Schichten, die bei der Herstellung von Umverteilungsschichten verwendet werden. Verschiedene Ausführungsformen, die hier beschrieben werden, ermöglichen weiterhin das Verringern der Anzahl von Herstellungsschritten und das Senken der Herstellungskosten für die Herstellung von integrierten Schaltkreis-Packages.
  • Die 1 bis 10 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Dies gemäß einigen Ausführungsformen. In 1 ist ein Teil eines Werkstücks 100 gezeigt, das Die-Bereiche 101 hat, die durch Ritzgräben 103 (die auch als Vereinzelungslinien oder Vereinzelungsstraßen bezeichnet werden) getrennt sind. Wie später näher dargelegt wird, wird das Werkstück 100 entlang den Ritzgräben 103 in einzelne integriertes Schaltkreis-Dies (wie etwa integrierte Schaltkreis-Dies 901, die in 9 gezeigt sind) zertrennt Bei einigen Ausführungsformen weist das Werkstück 100 ein Substrat 105; ein oder mehrere aktive und/oder passive Bauelemente 107 auf dem Substrat 105; und eine Verbindungsstruktur 109 über dem Substrat 105 und dem einen oder den mehreren aktiven und/oder passiven Bauelementen 107 auf.
  • Bei einigen Ausführungsformen kann das Substrat 105 aus Silizium bestehen, aber es kann auch aus anderen Elementen der Gruppe III, der Gruppe IV und/oder der Gruppe V bestehen, wie etwa Silizium, Germanium, Gallium, Arsen und Kombinationen davon. Das Substrat 105 kann außerdem in der Form eines Silizium-auf-Isolator(SOI)-Substrats vorliegen. Das SOI-Substrat kann eine Schicht aus einem Halbleitermaterial (z. B. Silizium, Germanium oder dergleichen) aufweisen, die über einer auf einem Siliziumsubstrat hergestellten Isolierschicht (z. B. vergrabenes Oxid oder dergleichen) hergestellt ist. Darüber hinaus sind andere Substrate, die verwendet werden können, mehrschichtige Substrate, Gradient-Substrate, Hybridorientierungssubstrate, Kombinationen davon oder dergleichen.
  • Bei einigen Ausführungsformen können das eine oder die mehreren aktiven und/oder passiven Bauelemente 107 auf dem Substrat 105 hergestellt werden, und sie können verschiedene NMOS-Bauelemente (NMOS: n-Metall-Oxid-Halbleiter) und/oder PMOS-Bauelemente (PMOS: p-Metall-Oxid-Halbleiter) umfassen, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen oder dergleichen. Bei einigen Ausführungsformen können das eine oder die mehreren aktiven und/oder passiven Bauelemente 107 mit geeigneten Verfahren hergestellt werden. Ein Durchschnittsfachmann dürfte erkennen, dass die vorgenannten Beispiele nur der Erläuterung dienen und die vorliegende Erfindung in keiner Weise beschränken sollen. Es können gegebenenfalls auch andere Schaltungen für einen bestimmten Verwendungszweck hergestellt werden.
  • Bei einigen Ausführungsformen kann die Verbindungsstruktur 109 über dem Substrat 105 und dem einen oder den mehreren aktiven und/oder passiven Bauelementen 107 hergestellt werden. Die Verbindungsstruktur 109 verbindet das eine oder die mehreren aktiven und/oder passiven Bauelemente 107 elektrisch zu funktionellen elektrischen Schaltkreisen in dem Werkstück 100. Die Verbindungsstruktur 109 kann eine oder mehrere dielektrische Schichten (nicht dargestellt) und eine oder mehrere Metallisierungsschichten (nicht dargestellt) in den jeweiligen dielektrischen Schichten aufweisen. Die eine oder die mehreren dielektrischen Schichten können eine ILD-Schicht (Zwischenschichtdielektrikum-Schicht) und mehrere IMD-Schichten (Zwischenmetalldielektrikum-Schichten) umfassen, die über dem Substrat und dem einen oder den mehreren aktiven und/oder passiven Bauelementen hergestellt sind. Die ILD/IMDs können zum Beispiel aus einem dielektrischen Low-k-Material, wie etwa Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), FSG, SiOxCy, Aufschleuderglas, Aufschleuderpolymeren, Silizium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffen daraus, Kombinationen davon oder dergleichen, mit einem auf dem Fachgebiet bekannten Verfahren hergestellt werden, wie etwa Schleuderbeschichtung, chemische Aufdampfung (CVD), plasmaunterstützte chemische Aufdampfung (PECVD), einer Kombination davon oder dergleichen. Bei einigen Ausführungsformen können die eine oder die mehreren Metallisierungsschichten verschiedene leitfähige Strukturelemente (wie etwa leitfähige Kontakte in dem ILD, und leitfähige Leitungen und Durchkontaktierungen in den IMDs) aufweisen, die in den ILD/IMDs zum Beispiel mit einem Single-Damascene-Prozess, einem Dual-Damascene-Prozess, einer Kombination davon oder dergleichen hergestellt werden. Bei einigen Ausführungsformen können die leitfähigen Strukturelemente Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Tantal, Aluminium, eine Kombination davon oder dergleichen aufweisen.
  • Bei einigen Ausführungsformen werden Kontaktpads 111 über der Verbindungsstruktur 109 hergestellt. Die Kontaktpads 111 können über die eine oder die mehreren Metallisierungsschichten der Verbindungsstruktur 109 mit dem einen oder den mehreren aktiven und/oder passiven Bauelementen 107 elektrisch verbunden werden. Bei einigen Ausführungsformen können die Kontaktpads 111 ein leitfähiges Material aufweisen, wie etwa Aluminium, Kupfer, Wolfram, Silber, Gold, eine Kombination davon oder dergleichen. Bei einigen Ausführungsformen kann ein leitfähiges Material über der Verbindungsstruktur 109 zum Beispiel durch physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), elektrochemische Plattierung, stromlose Plattierung, eine Kombination davon oder dergleichen abgeschieden werden. Anschließend wird das leitfähige Material strukturiert, um die Kontaktpads 111 herzustellen. Bei einigen Ausführungsformen kann das leitfähige Material mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden. Im Allgemeinen umfassen fotolithografische Verfahren das Abscheiden eines Fotoresistmaterials (nicht dargestellt), das anschließend bestrahlt (belichtet) und entwickelt wird, um einen Teil des Fotoresistmaterials zu entfernen. Das verbliebene Fotoresistmaterial schützt das darunter befindliche Material, wie etwa das leitfähige Material der Kontaktpads 111, vor späteren Bearbeitungsschritten, wie etwa Ätzung. Ein geeigneter Ätzprozess, wie etwa reaktive Ionenätzung (RIE) oder ein anderer Trockenätzprozess, eine isotrope oder anisotrope Nassätzung, oder ein anderer geeigneter Ätz- oder Strukturierungsprozess kann für das leitfähige Material verwendet werden, um freiliegende Teile des leitfähigen Materials zu entfernen und die Kontaktpads 111 herzustellen. Anschließend kann das Fotoresistmaterial zum Beispiel mit einem Ablösungsprozess und einem nachfolgenden Nassreinigungsprozess entfernt werden.
  • Bleiben wir bei 1. Über der Verbindungsstruktur 109 und den Kontaktpads 111 wird eine Passivierungsschicht 113 hergestellt. Bei einigen Ausführungsformen kann die Passivierungsschicht 113 eine oder mehrere Schichten aus nicht fotostrukturierbaren dielektrischen Materialen, wie etwa Siliziumnitrid, Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), einer Kombination davon oder dergleichen, umfassen, und sie kann durch CVD, PVD, ALD, Schleuderbeschichtung, eine Kombination davon oder dergleichen hergestellt werden. Bei anderen Ausführungsformen kann die Passivierungsschicht 113 eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), einer Kombination davon oder dergleichen, umfassen, und sie kann durch Schleuderbeschichtung oder dergleichen hergestellt werden. Diese fotostrukturierbaren dielektrischen Materialien können mit ähnlichen fotolithografischen Verfahren wie bei einem Fotoresistmaterial strukturiert werden.
  • Bei einigen Ausführungsformen werden Öffnungen 115 in der Passivierungsschicht 113 hergestellt, um Teile der Kontaktpads 111 freizulegen. Bei einigen Ausführungsformen, bei denen die Passivierungsschicht 113 ein nicht fotostrukturierbares dielektrisches Material aufweist, kann die Passivierungsschicht 113 mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden. Bei einigen Ausführungsformen wird ein Fotoresistmaterial (nicht dargestellt) über der Passivierungsschicht 113 abgeschieden. Das Fotoresistmaterial wird anschließend bestrahlt (belichtet) und entwickelt, um einen Teil des Fotoresistmaterials zu entfernen. Anschließend werden die belichteten Teile der Passivierungsschicht 113 zum Beispiel mit einem geeigneten Ätzprozess entfernt, um die Öffnungen 115 herzustellen.
  • In 2 wird eine Pufferschicht 201 über der Passivierungsschicht 113 und den Kontaktpads 111 hergestellt Bei einigen Ausführungsformen kann die Pufferschicht 201 eine oder mehrere Schichten aus fotostrukturierbaren dielektrischen Materialen, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), einer Kombination davon oder dergleichen, umfassen, und sie kann durch Schleuderbeschichtung oder dergleichen hergestellt werden. Bei einigen Ausführungsformen wird die Pufferschicht 201 strukturiert, um Öffnungen 203 in der Pufferschicht 201 herzustellen und die Kontaktpads 111 freizulegen. Bei einigen Ausführungsformen können die Öffnungen 203 mit geeigneten fotolithografischen Verfahren hergestellt, um die Pufferschicht 201 zu belichten. Bei einigen Ausführungsformen wird die Pufferschicht 201 nach der Belichtung entwickelt und/oder gehärtet.
  • In 3 wird eine Seed-Schicht 301 durch Schutzabscheidung über der Pufferschicht 201 und in den Öffnungen 203 abgeschieden. Die Seed-Schicht 301 kann eine oder mehrere Schichten aus Kupfer, Titan, Nickel, Gold, Mangan, einer Kombination davon oder dergleichen umfassen und kann durch ALD, PVD, Sputtern, eine Kombination davon oder dergleichen hergestellt werden. Bei einigen Ausführungsformen weist die Seed-Schicht 301 eine Schicht aus Kupfer auf, die über einer Schicht aus Titan hergestellt ist.
  • In 4 wird über der Seed-Schicht 301 eine strukturierte Maske 401 mit Öffnungen 403 hergestellt. Bei einigen Ausführungsformen weist die strukturierte Maske 401 ein Fotoresistmaterial oder ein fotostrukturierbares Material auf. Bei einigen Ausführungsformen wird ein Material für die strukturierte Maske 401 abgeschieden, bestrahlt (belichtet) und entwickelt, um Teile des Materials zu entfernen und die Öffnungen 403 herzustellen, sodass die strukturierte Maske 401 entsteht. Bei der dargestellten Ausführungsform legen die Öffnungen 403 Teile der Seed-Schicht 301 frei, die über den Kontaktpads 111 in den Öffnungen 203 hergestellt sind. Wie später näher dargelegt wird, werden leitfähige Säulen (wie etwa leitfähige Säulen 501, die in 5 gezeigt sind) in den Öffnungen 403 hergestellt, um elektrische Verbindungen zu den Kontaktpads 111 herzustellen.
  • In 5 werden die leitfähigen Säulen 501 in kombinierten Öffnungen hergestellt, die aus den Öffnungen 403 und 203 (siehe 4) bestehen. Bei einigen Ausführungsformen werden die kombinierten Öffnungen mit einem leitfähigen Material, wie etwa Kupfer, Wolfram, Aluminium, Silber, Gold, einer Kombination davon oder dergleichen, durch elektrochemische Plattierung, stromlose Plattierung, ALD, PVD, eine Kombination davon oder dergleichen gefüllt, um die leitfähigen Säulen 501 herzustellen. Bei einigen Ausführungsformen füllen die leitfähigen Säulen 501 die kombinierten Öffnungen teilweise, und die übrigen Teile der kombinierten Öffnungen werden mit einem Lotmaterial gefüllt, um Lotschichten 503 über den leitfähigen Säulen 501 herzustellen. Bei einigen Ausführungsformen können die Lotmaterialien Lote auf Blei-Basis, wie etwa PbSn-Zusammensetzungen; bleifreie Lote, die InSb, Zusammensetzungen aus Zinn, Silber und Kupfer („SAC“) umfassen; und andere eutektische Materialien sein, die einen gemeinsamen Schmelzpunkt haben und leitfähige Lotverbindungen in elektrischen Anwendungen bilden. Als bleifreie Lote können SAC-Lote mit veränderlichen Zusammensetzungen verwendet werden, wie zum Beispiel SAC 105 (Sn 98,5 %, Ag 1,0 %, Cu 0,5 %), SAC 305 und SAC 405. Bleifreie Lote umfassen außerdem SnCu-Verbindungen ohne Verwendung von Silber (Ag) und SnAg-Verbindungen ohne Verwendung von Kupfer (Cu). Bei einigen Ausführungsformen können die Lotschichten 503 durch Verdampfung, elektrochemische Plattierung, stromlose Plattierung, Drucken, Lotübertragung, eine Kombination davon oder dergleichen hergestellt werden.
  • In 6 wird nach dem Herstellen der leitfähigen Säulen 501 und der Lotschichten 503 die strukturierte Maske 401 (siehe 5) entfernt Bei einigen Ausführungsformen kann die strukturierte Maske 401, die ein Fotoresistmaterial aufweist, zum Beispiel mit einem Ablöseverfahren und einer nachfolgenden Nassreinigung entfernt werden. Anschließend werden die freigelegten Teile der Seed-Schicht 301 zum Beispiel mit einem geeigneten Ätzverfahren entfernt. Bei einigen Ausführungsformen kann nach dem Entfernen der freigelegten Teile der Seed-Schicht 301 jeder der Die-Bereiche 101 elektrisch geprüft werden, um erwiesenermaßen gute Dies für die Weiterbearbeitung zu identifizieren. Bei einigen Ausführungsformen kann bei der elektrischen Prüfung eine Sondenkarte eines elektrischen Prüfsystems in Kontakt mit den Lotschichten 503 gebracht werden. Bei einigen Ausführungsformen werden nach Beendigung der elektrischen Prüfung die Lotschichten 503 von den jeweiligen leitfähigen Säulen 501 entfernt. Bei einigen Ausführungsformen können die Lotschichten 503 mit einem geeigneten Entfernungsverfahren, wie zum Beispiel einem geeigneten Ätzverfahren, entfernt werden. Bei der dargestellten Ausführungsform werden die Lotschichten 503 unmittelbar nach der Beendigung der elektrischen Prüfung entfernt Bei anderen Ausführungsformen können die Lotschichten 503 in einem späteren Schritt des Herstellungsprozesses, wie zum Beispiel während nachfolgender Verkappungsschritte, entfernt werden.
  • In 7 wird nach dem Entfernen der Lotschichten 503 eine Schutzschicht 701 über den und um die leitfähigen Säulen 501 hergestellt. Bei einigen Ausführungsformen kann die Schutzschicht 701 eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), einer Kombination davon oder dergleichen, umfassen, und sie kann durch Schleuderbeschichtung oder dergleichen hergestellt werden.
  • Weiterhin kann es in 7 bei einigen Ausführungsformen zweckmäßig sein, das Substrat 105 rückzuschleifen, um zum Beispiel die Dicke des Werkstücks 100 und die Dicken von später hergestellten integrierten Schaltkreis-Dies zu reduzieren. Bei diesen Ausführungsformen wird ein Dünnungsprozess durchgeführt, bei dem ein Band 703, wie etwa ein Rückschleifband, auf eine Oberseite der Schutzschicht 701 aufgebracht wird und eine Rückseite 105b des Substrats 105 durch Schleifen, Ätzen, einen CMP-Prozess, eine Kombination davon oder dergleichen gedünnt wird. Bei einigen Ausführungsformen schützt das Band 703 das Werkstück 100 vor einer Verunreinigung, die durch Schleif-/Ätzflüssigkeiten und/oder Schmutz verursacht wird.
  • In 8 wird nach der Beendigung des vorstehend beschriebenen Dünnungsprozesses eine Seed-Schicht 801 auf der Rückseite 105b des Substrats 105 hergestellt. Bei einigen Ausführungsformen kann die Seed-Schicht 801 mit ähnlichen Materialien und Verfahren wie für die Seed-Schicht 301 hergestellt werden, die vorstehend unter Bezugnahme auf 3 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen kann die Seed-Schicht 801 eine Dicke von etwa 0,06 µm bis etwa 1,1 µm haben. Bei einigen Ausführungsformen kann die Seed-Schicht 801 eine Schicht aus Titan mit einer Dicke von etwa 0,01 µm bis etwa 0,1 µm und eine Schicht aus Kupfer mit einer Dicke von etwa 0,05 µm bis etwa 1 µm umfassen.
  • In 9 wird nach dem Herstellen der Seed-Schicht 801 das Band 703 (siehe 8) entfernt, und das Werkstück 100 wird zu einzelnen integrierten Schaltkreis-Dies 901 vereinzelt. Bei einigen Ausführungsformen kann das Werkstück 100 unter Verwendung eines Klebstoffs 905 an einem Rahmen 903 befestigt werden, um das Werkstück 100 für einen nachfolgenden Vereinzelungsprozess vorzubereiten. Bei einigen Ausführungsformen kann der Rahmen 903 ein Schichtrahmen oder ein geeigneter Träger sein, um eine mechanische Unterstützung für nachfolgende Schritte, wie etwa Vereinzelung, bereitzustellen. Der Klebstoff 905 kann eine Die-Befestigungsschicht, eine Vereinzelungsschicht oder ein geeigneter Klebstoff, Epoxidharz, Ultraviolett-Klebstoff (der sein Haftvermögen verliert, wenn er mit UV-Strahlung bestrahlt wird) oder dergleichen sein und kann durch Abscheidung, Schleuderbeschichtung, Drucken, Laminierung oder dergleichen hergestellt werden. Bei einigen Ausführungsformen kann der Klebstoff 905 eine Mehrschichtstruktur haben und kann eine Ablöseschicht (nicht dargestellt) umfassen. Die Ablöseschicht kann das sichere Entfernen der einzelnen integrierten Schaltkreis-Dies 901 von dem Rahmen 903 nach der Beendigung des Vereinzelungsprozesses unterstützen. Bei einigen Ausführungsformen kann die Ablöseschicht eine UV-Ablöseschicht sein, deren Haftfestigkeit nach dem Bestrahlen mit UV-Strahlung wesentlich geringer ist. Bei anderen Ausführungsformen kann die Ablöseschicht eine thermische Ablöseschicht sein, deren Haftfestigkeit nach dem Behandeln mit einer geeigneten Wärmequelle wesentlich geringer ist Bei einigen Ausführungsformen kann das Werkstück 100 zum Beispiel durch Zersägen, Laser-Ablation, eine Kombination davon oder dergleichen in einzelne integrierte Schaltkreis-Dies 901 vereinzelt werden.
  • Wie in 9 gezeigt ist, weist jeder integrierte Schaltkreis-Die 901 eine einzelne Passivierungsschicht (wie etwa die Passivierungsschicht 113), eine einzelne Pufferschicht (wie etwa die Pufferschicht 201), zwei Kontaktpads (wie etwa die Kontaktpads 111), zwei leitfähige Säulen (wie etwa die leitfähigen Säulen 501) und eine einzelne Schutzschicht (wie etwa die Schutzschicht 701) auf. Ein Durchschnittsfachmann dürfte erkennen, dass Anzahlen von Passivierungsschichten, Pufferschichten, Kontaktpads, leitfähigen Säulen und Schutzschichten nur der Erläuterung dienen und den Schutzumfang der vorliegenden Erfindung nicht beschränken. Bei anderen Ausführungsformen kann jeder Schaltkreis-Die 901 entsprechende Anzahlen von Passivierungsschichten, Pufferschichten, Kontaktpads, leitfähigen Säulen und Schutzschichten in Abhängigkeit von den Entwurfsanforderungen an die integrierten Schaltkreis-Dies 901 aufweisen.
  • In 10 wird nach dem Vereinzeln des Werkstücks 100 in die integrierten Schaltkreis-Dies 901 eine Lotpaste 1001 auf die Seed-Schicht 801 jedes integrierten Schaltkreis-Dies 901 aufgebracht Bei einigen Ausführungsformen kann die Lotpaste 1001 durch Drucken, Tauchen, eine Kombination davon oder dergleichen auf die Seed-Schicht 801 aufgebracht werden. Bei einigen Ausführungsformen kann die Lotpaste 1001 ein Lotmaterial und ein Flussmittel aufweisen. Bei anderen Ausführungsformen kann die Lotpaste 1001 eine flussmittel-freie Lotpaste sein. Bei einigen Ausführungsformen kann das Lotmaterial der Lotpaste 1001 ähnliche Materialien wie die Lotschichten 503 aufweisen, die vorstehend unter Bezugnahme auf 5 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen kann die Lotpaste 1001 eine Dicke von etwa 5 µm bis etwa 100 µm haben.
  • In den 9 und 10 wird bei der dargestellten Ausführungsform die Lotpaste 1001 auf die integrierten Schaltkreis-Dies 901 aufgebracht, nachdem das Werkstück 100 zu den integrierten Schaltkreis-Dies 901 vereinzelt worden ist Bei anderen Ausführungsformen kann die Lotpaste 1001 auf das Werkstück 100 aufgebracht werden, bevor das Werkstück 100 in die integrierten Schaltkreis-Dies 901 vereinzelt wird. Bei diesen Ausführungsformen kann eine Trennsäge während des Vereinzelungsprozesses durch die Lotpaste 1001 verunreinigt werden. Bei einigen Ausführungsformen kann ein geeigneter Reinigungsprozess an der Trennsäge durchgeführt werden, um Verunreinigungen von der Trennsäge zu entfernen. Wie später näher dargelegt wird, kann die Lotpaste 1001 dazu verwendet, während nachfolgender Verkappungsschritte die integrierten Schaltkreis-Dies 901 an einer darunter befindlichen Umverteilungsschicht zu befestigen.
  • Die 11 bis 21 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Packages unter Verwendung der in den 1 bis 10 hergestellten integrierten Schaltkreis-Dies, gemäß einigen Ausführungsformen. Kommen wir zunächst zu 11. Bei einigen Ausführungsformen wird zu Beginn der Herstellung von integrierten Schaltkreis-Packages eine Ablöseschicht 1103 über einem Träger 1101 hergestellt, und über der Ablöseschicht 1103 wird eine Isolierschicht 1105 hergestellt Bei einigen Ausführungsformen kann der Träger 1101 aus Quarz, Glas oder dergleichen bestehen, und er stellt eine mechanische Unterstützung für nachfolgende Schritte bereit Bei einigen Ausführungsformen kann die Ablöseschicht 1103 ein LTHC-Material (LTHC: Licht-Wärme-Umwandlung), einen UV-Klebstoff, eine Polymerschicht oder dergleichen umfassen, und sie kann durch Schleuderbeschichtung, Drucken, Laminierung oder dergleichen hergestellt werden. Bei einigen Ausführungsformen, bei denen die Ablöseschicht 1103 aus einem LTHC-Material besteht, verliert die Ablöseschicht 1103 teilweise oder vollständig ihre Haftfestigkeit, wenn sie belichtet wird, und der Träger 1101 kann problemlos von einer Rückseite einer nachfolgend hergestellten Struktur entfernt werden. Bei einigen Ausführungsformen kann die Isolierschicht 1105 mit ähnlichen Materialien und Verfahren wie für die Pufferschicht 201 hergestellt werden, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt.
  • Weiterhin wird in 11 eine Seed-Schicht 1107 über der Isolierschicht 1105 hergestellt. Bei einigen Ausführungsformen kann die Seed-Schicht 1107 mit ähnlichen Materialien und Verfahren wie für die Seed-Schicht 301 hergestellt werden, die vorstehend unter Bezugnahme auf 3 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen kann die Seed-Schicht 1107 eine Schicht aus Titan mit einer Dicke von etwa 0,01 µm bis etwa 0,1 µm und eine Schicht aus Kupfer mit einer Dicke von etwa 0,06 µm bis etwa 1,1 µm umfassen. Bei einigen Ausführungsformen kann die Schicht aus Titan weggelassen werden, und die Seed-Schicht 1107 kann eine Schicht aus Kupfer mit einer Dicke von etwa 0,12 µm bis etwa 0,7 µm umfassen. Bei diesen Ausführungsformen kann durch das Weggelassen der Titanschicht der Kontaktwiderstand einer resultierenden Umverteilungsschicht verringert werden.
  • Bei einigen Ausführungsformen wird eine strukturierte Maske 1109 mit Öffnungen 1111 und 1113 über der Seed-Schicht 1107 hergestellt. Bei einigen Ausführungsformen kann die strukturierte Maske 1109 mit ähnlichen Materialien und Verfahren wie für die strukturierte Maske 401 hergestellt werden, die vorstehend unter Bezugnahme auf 4 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei der dargestellten Ausführungsform weist die strukturierte Maske 1109 ein Fotoresistmaterial auf, und sie wird mit geeigneten fotolithografischen Verfahren hergestellt. Wie nachstehend näher dargelegt wird, wird ein leitfähiges Material in den Öffnungen 1111 und 1113 abgeschieden, um eine Umverteilungsschicht herzustellen. Bei einigen Ausführungsformen kann das in den Öffnungen 1111 abgeschiedene leitfähige Material Kontaktpads bilden, die elektrische Verbindungen zu später hergestellten leitfähigen Durchkontaktierungen herstellen. Bei einigen Ausführungsformen kann das in den Öffnungen 1113 abgeschiedene leitfähige Material Bondpads bilden, an die später integrierte Schaltkreis-Dies gebondet werden. Bei einigen Ausführungsformen kann eine Breite W1 der Öffnungen 1111 kleiner als eine Breite W2 der Öffnungen 1113 sein. Bei einigen Ausführungsformen kann die Breite W1 etwa 120 µm bis etwa 500 µm betragen. Bei einigen Ausführungsformen kann die Breite W2 etwa 0,5 mm bis etwa 2 mm betragen. Bei einigen Ausführungsformen kann ein Verhältnis W1/W2 etwa 0,06 bis etwa 1 betragen.
  • In 12 wird ein leitfähiges Material 1201 in den Öffnungen 1111 und 1113 abgeschieden. Bei einigen Ausführungsformen kann das leitfähige Material 1201 Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon oder dergleichen sein, und es kann durch elektrochemische Plattierung, stromlose Plattierung, ALD, PVD, eine Kombination davon oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen umfasst das leitfähige Material 1201 erste Teile 1201a, die in den Öffnungen 1111 hergestellt sind, und zweite Teile 1201b, die in den Öffnungen 1113 hergestellt sind. Bei einigen Ausführungsformen können die ersten Teile 1201a des leitfähigen Materials 1201 im Wesentlichen die gleiche Breite wie die Öffnungen 1111 haben. Bei einigen Ausführungsformen können die zweiten Teile 1201b des leitfähigen Materials 1201 im Wesentlichen die gleiche Breite wie die Öffnungen 1113 haben.
  • In 13 wird nach dem Abscheiden des leitfähigen Materials 1201 die strukturierte Maske 1109 (siehe 12) entfernt. Bei einigen Ausführungsformen kann die strukturierte Maske 1109 mit ähnlichen Verfahren wie für die strukturierte Maske 401 entfernt werden, die vorstehend unter Bezugnahme auf 6 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen wird nach dem Entfernen der strukturierten Maske 1109 eine strukturierte Maske 1301 mit Öffnungen 1303 über Seed-Schicht 1107 und dem leitfähigen Material 1201 hergestellt. Bei einigen Ausführungsformen kann die strukturierte Maske 1301 mit ähnlichen Materialien und Verfahren wie für die strukturierte Maske 401 hergestellt werden, die vorstehend unter Bezugnahme auf 4 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen umfasst die strukturierte Maske 1301 eine trocken fotostrukturierbare Schicht, die über die Seed-Schicht 1107 und das leitfähige Material 1201 geschichtet wird und mit geeigneten fotolithografischen Verfahren strukturiert wird. Bei einigen Ausführungsformen schützt die strukturierte Maske 1301 die zweiten Teile 1201b des leitfähigen Materials 1201 und legt die ersten Teile 1201a des leitfähigen Materials 1201 durch jeweilige Öffnungen 1303 frei. Bei einigen Ausführungsformen können die Öffnungen 1303 eine Breite W3 von etwa 100 µm bis etwa 300 µm haben.
  • In 14 werden leitfähige Säulen 1401 in den Öffnungen 1303 hergestellt. Bei einigen Ausführungsformen können die leitfähigen Säulen 1401 mit ähnlichen Materialien und Verfahren wie für die leitfähigen Säulen 501 hergestellt werden, die vorstehend unter Bezugnahme auf 5 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen können die leitfähigen Säulen 1401 auch als leitfähige Durchkontaktierungen 1401 oder Form-Durchkontaktierungen 1401 bezeichnet werden. Bei einigen Ausführungsformen können die leitfähigen Säulen 1401 im Wesentlichen die gleiche Breite wie die Öffnung 1303 haben.
  • In 15 wird nach dem Herstellen der leitfähigen Säulen 1401 die strukturierte Maske 1301 (siehe 14) entfernt. Bei einigen Ausführungsformen, bei denen die strukturierte Maske 1301 eine trocken fotostrukturierbare Schicht umfasst, kann die strukturierte Maske 1301 zum Beispiel mit einem Ablösungsprozess und einem nachfolgenden Nassreinigungsprozess entfernt werden. Anschließend werden die freigelegten Teile der Seed-Schicht 1107 entfernt. Bei einigen Ausführungsformen können die freigelegten Teile der Seed-Schicht 1107 mit ähnlichen Verfahren wie für die freigelegten Teile der Seed-Schicht 301 entfernt werden, die vorstehend unter Bezugnahme auf 6 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen bleiben erste Teile 1107a der Seed-Schicht 1107, die von den ersten Teilen 1201a des leitfähigen Materials 1201 geschützt werden, und zweite Teile 1107b der Seed-Schicht 1107, die von den zweiten Teilen 1201b des leitfähigen Materials 1201 geschützt werden, nach dem Entfernungsprozess zurück. Bei einigen Ausführungsformen können das leitfähige Material 1201 und die verbliebenen Teile der Seed-Schicht 1107 kollektiv als Umverteilungsschicht (RDL) 1501 bezeichnet werden. Bei einigen Ausführungsformen können die RDL 1501 und die Isolierschicht 1105 kollektiv als eine Umverteilungsstruktur 1503 bezeichnet werden. Bei einigen Ausführungsformen können die ersten Teile 1201a des leitfähigen Materials 1201 und entsprechende erste Teile 1107a der Seed-Schicht 1107 als Kontaktpads 1501a der RDL 1501 bezeichnet werden. Bei einigen Ausführungsformen können die zweiten Teile 1201b des leitfähigen Materials 1201 und entsprechende zweite Teile 1107b der Seed-Schicht 1107 als Bondpads 1501b der RDL 1501 bezeichnet werden. Bei einigen Ausführungsformen sind die Kontaktpads 1501a mit entsprechenden leitfähigen Säulen 1401 elektrisch verbunden. Wie später näher dargelegt wird, werden in einem nachfolgenden Prozess integrierte Schaltkreis-Dies an die Bondpads 1501b gebondet. Bei einigen Ausführungsformen können die Kontaktpads 1501a elektrisch miteinander verbunden werden. Bei einigen Ausführungsformen kann jedes der Bondpads 1501b von anderen Bondpads 1501b und jedem der Kontaktpads 1501a. elektrisch getrennt sein. Bei anderen Ausführungsformen können die Kontaktpads 1501a und die Bondpads 1501b elektrisch miteinander verbunden sein.
  • Wie in 15 gezeigt ist, weist die Umverteilungsstruktur 1503 eine einzige Isolierschicht (wie etwa die Isolierschicht 1105) und eine einzige RDL (wie etwa die RDL 1501) auf. Ein Durchschnittsfachmann dürfte erkennen, dass die Anzahl von Isolierschichten und die Anzahl von RDLs nur der Erläuterung dienen und den Schutzumfang der vorliegenden Erfindung nicht beschränken. Bei anderen Ausführungsformen kann die Umverteilungsstruktur geeignete Anzahlen von Isolierschichten und RDLs in Abhängigkeit von den Entwurfsanforderungen an das resultierende verkappte Bauelement aufweisen.
  • In 16 werden integrierte Schaltkreis-Dies 901 (siehe 10) an jeweilige Bondpads 1501b der RDL 1501 gebondet Bei einigen Ausführungsformen werden die integrierten Schaltkreis-Dies 901 zum Beispiel mit einem Pick-und-Place-Gerät auf jeweiligen Bondpads 1501b der RDL 1501 platziert Bei anderen Ausführungsformen können die integrierten Schaltkreis-Dies 901 manuell oder mit einem anderen geeigneten Verfahren auf den jeweiligen Bondpads 1501b der RDL 1501 platziert werden. Bei einigen Ausführungsformen wird nach dem Platzieren der integrierten Schaltkreis-Dies 901 auf den jeweiligen Bondpads 1501b der RDL 1501 ein Aufschmelzprozess an der Lotpaste 1001 (siehe 10) durchgeführt, um Lötverbindungen 1601 herzustellen, mit denen die integrierten Schaltkreis-Dies 901 an die jeweiligen Bondpads 1501b der RDL 1501 gebondet werden, bei einigen Ausführungsformen ist eine Breite der Lötverbindungen 1601 im Wesentlichen gleich einer Breite der integrierten Schaltkreis-Dies 901. Bei einigen Ausführungsformen kann der Aufschmelzprozess bei einer Temperatur von etwa 110 °C bis etwa 260 °C durchgeführt werden. Bei einigen Ausführungsformen entstehen bei dem Aufschmelzprozess intermetallische Verbindungen (nicht dargestellt) an Grenzflächen zwischen den Lötverbindungen 1601 und jeweiligen Seed-Schichten 801 und an Grenzflächen zwischen den Lötverbindungen 1601 und den jeweiligen Bondpads 1501b der RDL 1501. Durch Verwenden der Lötverbindungen 1601 statt Haftschichten (zum Beispiel Die-Befestigungsschichten) zum Bonden der integrierten Schaltkreis-Dies 901 kann der thermische Widerstand um etwa 1,2 % verringert werden. Bei einigen Ausführungsformen können die integrierten Schaltkreis-Dies 901 nach dem Platzieren auf den jeweiligen Bondpads 1501b der RDL 1501 in Bezug zu den jeweiligen Bondpads 1501b der RDL 1501 fehlerhaft justiert sein. Bei einigen Ausführungsformen können durch den Aufschmelzprozess Überdeckungsverschiebungen zwischen den integrierten Schaltkreis-Dies 901 und den jeweiligen Bondpads 1501b der RDL 1501 verringert werden, und die integrierten Schaltkreis-Dies 901 können in Bezug zu den jeweiligen Bondpads 1501b der RDL 1501 selbstjustiert werden. Bei der dargestellten Ausführungsform werden Rückseiten der integrierten Schaltkreis-Dies 901 an den jeweiligen Bondpads 1501b der RDL 1501 befestigt. Daher kann die RDL 1501 auch als eine rückseitige RDL 1501 bezeichnet werden, und die Umverteilungsstruktur 1503 kann auch als eine rückseitige Umverteilungsstruktur 1503 bezeichnet werden.
  • In 17 wird ein Verkapselungsmaterial 1701 über dem Träger 1101 sowie über den und um die integrierten Schaltkreis-Dies 901 und über den und um die leitfähigen Säulen 1401 abgeschieden. Bei einigen Ausführungsformen kann das Verkapselungsmaterial 1701 eine Formmasse sein, wie etwa ein Epoxidharz, ein Harz, ein formbares Polymer oder dergleichen. Die Formmasse kann aufgebracht werden, während sie im Wesentlichen flüssig ist, und kann dann mit einer chemischen Reaktion, wie etwa bei einem Epoxidharz oder einem Harz, gehärtet werden. Bei anderen Ausführungsformen kann die Formmasse ein mit UV-Strahlung oder thermisch gehärtetes Polymer sein, das als ein Gel oder ein formbarer Feststoff aufgebracht wird, das/der um die integrierten Schaltkreis-Dies 901 und die leitfähigen Säulen 1401 und dazwischen verteilt werden kann.
  • In 18 wird bei einigen Ausführungsformen das Verkapselungsmaterial 1701 mit einem CMP-Prozess, einem Schleifprozess, einer Kombination davon oder dergleichen planarisiert. Bei einigen Ausführungsformen wird der Planarisierungsprozess so lange durchgeführt, bis die leitfähigen Säulen 501 der integrierten Schaltkreis-Dies 901 freigelegt sind. Bei einigen Ausführungsformen können Oberseiten der leitfähigen Säulen 501 im Wesentlichen koplanar mit Oberseiten der leitfähigen Säulen 1401 und einer Oberseite des Verkapselungsmaterials 1701 sein. Bei einigen Ausführungsformen, bei denen die Lotschichten 503 (siehe 6) nicht unmittelbar nach der elektrischen Prüfung, die vorstehend unter Bezugnahme auf 6 beschrieben worden ist, entfernt werden, können bei dem Planarisierungsprozess auch die Lotschichten 503 von den Oberseiten der leitfähigen Säulen 501 entfernt werden.
  • In 19 wird eine Umverteilungsstruktur 1901 über den integrierten Schaltkreis-Dies 901, den leitfähigen Säulen 1401 und dem Verkapselungsmaterial 1701 hergestellt. Bei einigen Ausführungsformen kann die Umverteilungsstruktur 1901 Isolierschichten 19031 bis 19033 und Umverteilungsschichten (RDLs) 19051 und 19052 (die leitende Leitungen und Durchkontaktierungen umfassen) aufweisen, die in den Isolierschichten 19031 bis 19033 angeordnet sind. Bei einigen Ausführungsformen können die Isolierschichten 19031 bis 19033 mit ähnlichen Materialien und Verfahren wie für die Pufferschicht 201 hergestellt werden, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen können die RDLs 19051 und 19052 mit ähnlichen Materialien wie für die leitfähigen Säulen 501 hergestellt werden, die vorstehend unter Bezugnahme auf 5 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei der dargestellten Ausführungsform wird die Umverteilungsstruktur 1901 auf Vorderseiten der integrierten Schaltkreis-Dies 901 hergestellt. Daher kann die Umverteilungsstruktur 1901 auch als eine vorderseitige Umverteilungsstruktur 1901 bezeichnet werden, und die RDLs 19051 und 19052 können auch als vorderseitige RDLs 19051 und 19052 bezeichnet werden.
  • Weiterhin können in 19 bei einigen Ausführungsformen Prozessschritte zur Herstellung der Umverteilungsstruktur 1901 das Strukturieren der Isolierschicht 19031 umfassen, um darin Öffnungen herzustellen. Bei einigen Ausführungsformen kann die Isolierschicht 19031 mit ähnlichen Verfahren wie zum Beispiel zum Strukturieren der Pufferschicht 201 hergestellt werden, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Die RDL 19051 wird über der Isolierschicht 19031 und in den Öffnungen in der Isolierschicht 19031 so hergestellt, dass sie die leitfähigen Säulen 1401 und die leitfähigen Säulen 501 kontaktiert. Die RDL 19051 kann verschiedene Leitungen/Leiterbahnen (die „horizontal“ über eine Oberseite der Isolierschicht 19031 hinweg verlaufen) und/oder Durchkontaktierungen (die „vertikal“ in die Isolierschicht 19031 hinein verlaufen) aufweisen. Bei einigen Ausführungsformen wird eine Seed-Schicht (nicht dargestellt) über der Isolierschicht 19031 und in den Öffnungen in der Isolierschicht 19031 abgeschieden. Die Seed-Schicht kann mit ähnlichen Materialien und Verfahren wie für die Seed-Schicht 301 hergestellt werden, die vorstehend unter Bezugnahme auf 3 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt Anschließend wird eine strukturierte Maske (nicht dargestellt) über der Seed-Schicht hergestellt, um die gewünschte Struktur für die RDL 19051 zu definieren. Bei einigen Ausführungsformen kann die strukturierte Maske mit den Öffnungen darin mit ähnlichen Materialien und Verfahren wie für die strukturierte Maske 401 hergestellt werden, die vorstehend unter Bezugnahme auf 4 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen wird ein leitfähiges Material durch elektrochemische Plattierung, stromlose Plattierung, ALD, PVD, Sputtern, eine Kombination davon oder dergleichen auf der Seed-Schicht abgeschieden. Anschließend wird die strukturierte Maske entfernt, und Teile der Seed-Schicht, die nach dem Entfernen der strukturierten Maske freiliegen, werden ebenfalls entfernt. Bei einigen Ausführungsformen kann die strukturierte Maske mit ähnlichen Verfahren wie für die strukturierte Maske 401 entfernt werden, die vorstehend unter Bezugnahme auf 6 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen können die freiliegenden Teile der Seed-Schicht mit ähnlichen Verfahren wie für die freiliegenden Teile der Seed-Schicht 301 entfernt werden, die vorstehend unter Bezugnahme auf 6 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen werden die Isolierschicht 19032 , die RDL 19052 und die Isolierschicht 19033 über der Isolierschicht 19031 und der RDL 19051 hergestellt, wodurch die Herstellung der Umverteilungsstruktur 1901 fertig gestellt wird. Bei einigen Ausführungsformen kann die RDL 19052 über der Isolierschicht 19032 mit ähnlichen Verfahren wie für die RDL 19051 hergestellt werden, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen verläuft die RDL 19052 durch die Isolierschicht 19032 und kontaktiert Teile der RDL 19051 .
  • Wie in 19 gezeigt ist, weist die Umverteilungsstruktur 1901 drei Isolierschichten (wie etwa die Isolierschichten 19031 bis 19033 ) und zwei RDLs (wie etwa die RDLs 19051 und 19052 ) auf, die zwischen jeweilige Isolierschichten geschichtet sind. Ein Durchschnittsfachmann dürfte erkennen, dass die Anzahl von Isolierschichten und die Anzahl von RDLs nur der Erläuterung dienen und den Schutzumfang der vorliegenden Erfindung nicht beschränken. Bei anderen Ausführungsformen kann die Umverteilungsstruktur in Abhängigkeit von den Entwurfsanforderungen an das resultierende Package-Bauelement geeignete Anzahlen von Isolierschichten und RDLs aufweisen.
  • Bleiben wir bei 19. Metallisierungen unter dem Kontakthügel (UBMs) 1907 werden über und in elektrischer Verbindung mit der Umverteilungsstruktur 1901 hergestellt. Bei einigen Ausführungsformen kann eine Gruppe von Öffnungen durch die Isolierschicht 19033 hergestellt werden, um Teile der RDL 19052 freizulegen. Bei einigen Ausführungsformen können die UBMs 1907 mehrere Schichten aus leitfahigen Materialien, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel, aufweisen. Ein Durchschnittsfachmann dürfte jedoch erkennen, dass es zahlreiche geeignete Anordnungen von Materialien und Schichten gibt, wie etwa eine Anordnung Chrom / Chrom-Kupfer-Legierung / Kupfer / Gold, eine Anordnung Titan / Titanwolfram / Kupfer oder eine Anordnung Kupfer / Nickel / Gold, die für die Herstellung der UBMs 1907 geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBMs 1907 verwendet werden können, sollen vollständig innerhalb des Schutzumfangs der vorliegenden Anmeldung liegen. Bei einigen Ausführungsformen werden Verbindungselemente 1909 über und in elektrischer Verbindung mit den UBMs 1907 hergestellt. Bei einigen Ausführungsformen können die Verbindungselemente 1909 Lotkugeln, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), BGA-Kugeln (BGA: Kugelgitter-Array), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Bei einigen Ausführungsformen, bei denen die Verbindungselemente 1909 aus Lotmaterialien bestehen, kann ein Aufschmelzprozess durchgeführt werden, um das Lotmaterial in die gewünschten Kontakthügelformen zu bringen. Bei anderen Ausführungsformen können die Verbindungselemente 1909 leitfähige Säulen sein, die mit ähnlichen Materialien und Verfahren wie für die leitfähigen Säulen 501 hergestellt werden, die vorstehend unter Bezugnahme auf 5 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen, bei denen die Verbindungselemente 1909 leitfähige Säulen sind, können die Verbindungselemente 1909 außerdem Verkappungsschichten aufweisen, die auf den leitfahigen Säulen hergestellt werden können. Bei einigen Ausführungsformen können die Verkappungsschichten ein Lot, Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen und können durch elektrochemische Plattierung, stromlose Plattierung, eine Kombination davon oder dergleichen hergestellt werden.
  • In 20 wird nach der Herstellung der Verbindungselemente 1909 über der Umverteilungsstruktur 1901 die resultierende Struktur an einem Band 2005, das von einem Rahmen 2003 gehalten wird, befestigt, sodass die Verbindungselemente 1909 das Band 2005 kontaktieren. Bei einigen Ausführungsformen kann das Band 2005 eine Die-Befestigungsschicht, ein Vereinzelungsband oder dergleichen sein. Anschließend wird der Träger 1101 (siehe 19) von der resultierenden Struktur abgelöst, um die Isolierschicht 1105 freizulegen. Nach dem Ablösen des Trägers 1101 kann die resultierende Struktur in einzelne integrierte Schaltkreis-Packages 2001 zertrennt werden. Bei einigen Ausführungsformen kann die resultierende Struktur durch Zersägen, Laser-Ablation, eine Kombination davon oder dergleichen in einzelne integrierte Schaltkreis-Dies 901 vereinzelt werden. Anschließend kann jedes der integrierten Schaltkreis-Packages 2001 geprüft werden, um erwiesenermaßen gute Packages für die Weiterbearbeitung zu identifizieren.
  • In 21 wird bei einigen Ausführungsformen ein Werkstück 2101 mit einer Gruppe von Verbindungselementen 2103, die durch Öffnungen in der Isolierschicht 1105 verlaufen, an das integrierte Schaltkreis-Package 2001 gebondet, um ein gestapeltes Halbleiter-Bauelement 2100 herzustellen. Bei der dargestellten Ausführungsform ist das Werkstück 2101 ein Package. Bei anderen Ausführungsformen kann das Werkstück 2101 ein oder mehrere Dies, eine Leiterplatte (PCB), ein Package-Substrat, ein Interposer oder dergleichen sein. Bei einigen Ausführungsformen, bei denen das Werkstück 2101 ein Package ist, ist das gestapelte Halbleiter-Bauelement 2100 ein Package-on-Package(PoP)-Bauelement. Bei einigen Ausführungsformen können die Verbindungselemente 2103 mit ähnlichen Materialien und Verfahren wie für die Verbindungselemente 1909 hergestellt werden, die vorstehend unter Bezugnahme auf 19 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt Bei anderen Ausführungsformen kann das Werkstück 2101 an die RDL 1501 der Umverteilungsstruktur 1503 gebondet werden, bevor der Vereinzelungsprozess durchgeführt wird, der vorstehend unter Bezugnahme auf 20 beschrieben worden ist.
  • In 21 kann ein Unterfüllungsmaterial 2105 in den Zwischenraum zwischen dem Werkstück 2101 und dem integrierten Schaltkreis-Package 2001 und um die Verbindungselemente 2103 injiziert oder in anderer Weise abgeschieden werden. Das Unterfüllungsmaterial 2105 kann zum Beispiel ein flüssiges Epoxidharz, verformbares Gel, Silikongummi oder dergleichen sein, das zwischen den Strukturen verteilt wird und dann gehärtet wird. Dieses Unterfüllungsmaterial 2105 kann unter anderem zum Verringern der Beschädigung und zum Schützen der Verbindungselemente 2103 verwendet werden.
  • Die 22 und 23 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen. 22 zeigt eine Struktur, die der in 20 gezeigten Struktur ähnlich ist, wobei ähnliche Elemente mit ähnlichen Bezugssymbolen bezeichnet sind. Im Unterschied zu der Struktur von 20 weist die Struktur von 22 eine rückseitige Umverteilungsstruktur 2203 mit mehreren RDLs, wie etwa den RDLs 1501 und 2207, und mehreren Isolierschichten auf, wie etwa den Isolierschichten 1105 und 2205.
  • In 22 wird bei einigen Ausführungsformen nach dem Herstellen der Isolierschicht 1105 über dem Träger 1101 und vor dem Herstellen der RDL 1501 und der leitfähigen Säulen 1401, die vorstehend unter Bezugnahme auf die 11 bis 15 beschrieben worden sind, eine RDL 2207 über der Isolierschicht 1105 hergestellt, und über der RDL 2207 wird eine Isolierschicht 2205 hergestellt. Bei einigen Ausführungsformen kann die Isolierschicht 2205 mit ähnlichen Materialien und Verfahren wie für die Isolierschicht 1105 hergestellt werden, die vorstehend unter Bezugnahme auf 11 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei einigen Ausführungsformen kann die RDL 2207 mit ähnlichen Materialien und Verfahren wie zum Beispiel für die RDLs 19051 hergestellt werden, die vorstehend unter Bezugnahme auf 19 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt Bei einigen Ausführungsformen können nach dem Herstellen der RDL 2207 und der Isolierschicht 2205 die Prozessschritte, die vorstehend unter Bezugnahme auf die 11 bis 19 beschrieben worden sind, durchgeführt werden, um die Struktur herzustellen, die in 22 gezeigt ist. Ein Durchschnittsfachmann dürfte erkennen, dass die Anzahl der RDLs und der Isolierschichten nur der Erläuterung dient und den Schutzumfang der vorliegenden Erfindung nicht beschränkt. Bei anderen Ausführungsformen kann die Umverteilungsstruktur 2203 in Abhängigkeit von den Entwurfsanforderungen an das resultierende verkappte Bauelement eine geeignete Anzahl von RDLs und Isolierschichten aufweisen. Anschließend kann die resultierende Struktur in einzelne integrierte Schaltkreis-Packages 2201 zertrennt werden. Bei einigen Ausführungsformen kann die resultierende Struktur durch Zersägen, Laser-Ablation, eine Kombination davon oder dergleichen vereinzelt werden. Anschließend können die einzelnen integrierten Schaltkreis-Packages 2201 geprüft werden, um erwiesenermaßen gute Packages für die Weiterbearbeitung zu identifizieren.
  • In 23 wird bei einigen Ausführungsformen ein Werkstück 2301 mit einer Gruppe von Verbindungselementen 2303, die durch Öffnungen in der Isolierschicht 1105 verlaufen, an das integrierte Schaltkreis-Package 2201 gebondet, um ein gestapeltes Halbleiter-Bauelement 2300 herzustellen. Bei der dargestellten Ausführungsform ist das Werkstück 2301 ein Package. Bei anderen Ausführungsformen kann das Werkstück 2301 ein oder mehrere Dies, eine Leiterplatte (PCB), ein Package-Substrat, ein Interposer oder dergleichen sein. Bei einigen Ausführungsformen, bei denen das Werkstück 2301 ein Package ist, ist das gestapelte Halbleiter-Bauelement 2300 ein Package-on-Package(PoP)-Bauelement. Bei anderen Ausführungsformen, bei denen das Werkstück 2301 ein Die ist, ist das gestapelte Halbleiter-Bauelement 2300 ein Chip-on-Package(CoP)-Bauelement. Bei einigen Ausführungsformen können die Verbindungselemente 2303 mit ähnlichen Materialien und Verfahren wie für die Verbindungselemente 1909 hergestellt werden, die vorstehend unter Bezugnahme auf 19 beschrieben worden sind, und die Beschreibung wird hier nicht wiederholt. Bei anderen Ausführungsformen kann das Werkstück 2301 an die RDL 2207 der Umverteilungsstruktur 2203 gebondet werden, bevor der Vereinzelungsprozess durchgeführt wird, der vorstehend unter Bezugnahme auf 22 beschrieben worden ist.
  • In 23 kann ein Unterfüllungsmaterial 2305 in den Zwischenraum zwischen dem Werkstück 2301 und dem integrierten Schaltkreis-Package 2201 und um die Verbindungselemente 2303 injiziert oder in anderer Weise abgeschieden werden. Das Unterfüllungsmaterial 2305 kann zum Beispiel ein flüssiges Epoxidharz, verformbares Gel, Silikongummi oder dergleichen sein, das/der zwischen den Strukturen verteilt wird und dann gehärtet wird. Dieses Unterfüllungsmaterial 2305 kann unter anderem zum Verringern der Beschädigung und zum Schützen der Verbindungselemente 2303 verwendet werden.
  • 24 ist ein Ablaufdiagramm, das ein Verfahren 2400 zum Herstellen eines integrierten Schaltkreis-Dies gemäß einigen Ausführungsformen zeigt. Das Verfahren beginnt mit dem Schritt 2401, in dem in Kontaktpad (wie etwa das Kontaktpad 111, das in 1 gezeigt ist) über einer Vorderseite (aktiven Seite) eines Substrats (wie etwa des Substrats 105, das in 1 gezeigt ist) hergestellt wird, wie vorstehend unter Bezugnahme auf 1 dargelegt worden ist. Im Schritt 2403 wird eine leitfähige Säule (wie etwa die leitfähige Säule, die in 6 gezeigt ist) über dem Kontaktpad hergestellt, wie vorstehend unter Bezugnahme auf die 1 bis 6 dargelegt worden ist. Im Schritt 2405 wird eine Schutzschicht (wie etwa die Schutzschicht 701, die in 7 gezeigt ist) über und um die leitfähige Säule hergestellt, wie vorstehend unter Bezugnahme auf 7 dargelegt worden ist. Im Schritt 2407 wird eine Rückseite des Substrats gedünnt, wie vorstehend unter Bezugnahme auf 7 dargelegt worden ist. Im Schritt 2409 wird eine Seed-Schicht (wie etwa die Seed-Schicht 801, die in 8 gezeigt ist) auf der Rückseite des Substrats hergestellt, wie vorstehend unter Bezugnahme auf 8 dargelegt worden ist. Im Schritt 2411 wird das Substrat in mehrere integrierte Schaltkreis-Dies (wie etwa die integrierten Schaltkreis-Dies 901, die in 9 gezeigt sind) vereinzelt, wie vorstehend unter Bezugnahme auf 9 dargelegt worden ist. Im Schritt 2413 wird eine Lotpaste (wie etwa die Lotpaste 1001, die in 10 gezeigt ist) auf jede Seed-Schicht der mehreren integrierten Schaltkreis-Dies aufgebracht, wie vorstehend unter Bezugnahme auf 10 dargelegt worden ist. Bei alternativen Ausführungsformen können die Schritte 2411 und 2413 vertauscht werden.
  • 25 ist ein Ablaufdiagramm, das ein Verfahren 2500 zum Herstellen eines integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen zeigt. Das Verfahren beginnt mit dem Schritt 2501, in dem eine erste Umverteilungsschicht (wie etwa die Umverteilungsschicht 1501, die in 15 gezeigt ist) über einem Träger (wie etwa dem Träger 1101, der in 15 gezeigt ist) hergestellt wird, wobei die erste Umverteilungsschicht ein Kontaktpad (wie etwa das Kontaktpad 1501a, das in 15 gezeigt ist) und ein Bondpad (wie etwa das Bondpad 1501b, das in 15 gezeigt ist) aufweist, wie vorstehend unter Bezugnahme auf die 11 bis 15 dargelegt worden ist. Im Schritt 2503 wird eine leitfähige Säule (wie etwa die leitfähige Säule 1401, die in 14 gezeigt ist) über dem Kontaktpad hergestellt, wie vorstehend unter Bezugnahme auf die 13 und 14 dargelegt worden ist. Im Schritt 2505 wird ein integrierter Schaltkreis-Die (wie etwa der integrierte Schaltkreis-Die 901, der in 16 gezeigt ist) mittels einer Lötverbindung (wie etwa der Lötverbindung 1601, die in 16 gezeigt ist) an dem Bondpad befestigt, wie vorstehend unter Bezugnahme auf 16 dargelegt worden ist. Im Schritt 2507 wird ein Verkapselungsmaterial (wie etwa das Verkapselungsmaterial 1701, das in 17 gezeigt ist) über und um die leitfähige Säule und über dem und um den integrierten Schaltkreis-Die abgeschieden, wie vorstehend unter Bezugnahme auf 17 dargelegt worden ist. Im Schritt 2509 wird eine zweite Umverteilungsschicht (wie etwa die Umverteilungsschicht 19051 , die in 19 gezeigt ist) über dem Verkapselungsmaterial, der leitfähigen Säule und dem integrierten Schaltkreis-Die hergestellt, wie vorstehend unter Bezugnahme auf die 18 und 19 dargelegt worden ist.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer ersten Umverteilungsschicht über einem Träger, wobei die erste Umverteilungsschicht ein Kontaktpad und ein Bondpad aufweist; Herstellen einer leitfähigen Säule über dem Kontaktpad; Befestigen einer Rückseite eines integrierten Schaltkreis-Dies mittels einer Lötverbindung an dem Bondpad; Abscheiden eines Verkapselungsmaterials entlang einer Seitenwand der leitfähigen Säule und einer Seitenwand des integrierten Schaltkreis-Dies, wobei eine Vorderseite des integrierten Schaltkreis-Dies im Wesentlichen auf gleicher Höhe mit einer Oberseite des Verkapselungsmaterials und einer Oberseite der leitfähigen Säule ist; und Herstellen einer zweiten Umverteilungsschicht über der Vorderseite des integrierten Schaltkreis-Dies, der Oberseite des Verkapselungsmaterials und der Oberseite der leitfähigen Säule. Bei einer Ausführungsform umfasst das Befestigen der Rückseite des integrierten Schaltkreis-Dies mittels der Lötverbindung an dem Bondpad Folgendes: Aufbringen einer Lotpaste auf die Rückseite des integrierten Schaltkreis-Dies; Platzieren des integrierten Schaltkreis-Dies über dem Bondpad, wobei die Lotpaste in physischem Kontakt mit dem Bondpad ist; und Aufschmelzen der Lotpaste, um die Lötverbindung herzustellen. Bei einer Ausführungsform umfasst das Herstellen der ersten Umverteilungsschicht über dem Träger Folgendes: Herstellen einer Seed-Schicht über dem Träger; Herstellen einer ersten strukturierten Maske über der Seed-Schicht, wobei die erste strukturierte Maske eine erste Öffnung und eine zweite Öffnung hat; Abscheiden eines ersten leitfähigen Materials in der ersten und der zweiten Öffnung, um ein erstes leitfähiges Strukturelement in der ersten Öffnung und ein zweites leitfähiges Strukturelement in der zweiten Öffnung herzustellen; Entfernen der ersten strukturierten Maske; und Entfernen von freiliegenden Teilen der Seed-Schicht, wobei das erste leitfähige Strukturelement und ein erster Teil der Seed-Schicht unter dem ersten leitfähigen Strukturelement das Kontaktpad bilden und das zweite leitfähige Strukturelement und ein zweiter Teil der Seed-Schicht unter dem zweiten leitfähigen Strukturelement das Bondpad bilden. Bei einer Ausführungsform umfasst das Herstellen der leitfähigen Säule über dem Kontaktpad Folgendes: Herstellen einer zweiten strukturierten Maske über der Seed-Schicht, dem ersten leitfähigen Strukturelement und dem zweiten leitfähigen Strukturelement, wobei die zweite strukturierte Maske eine dritte Öffnung hat, wobei die dritte Öffnung einen Teil des ersten leitfähigen Strukturelements freilegt, wobei die zweite strukturierte Maske das zweite leitfähige Strukturelement bedeckt; Abscheiden eines zweiten leitfähigen Materials in der dritten Öffnung, um die leitfähige Säule herzustellen; und Entfernen der zweiten strukturierten Maske. Bei einer Ausführungsform verbindet die leitfähige Säule das Kontaktpad der ersten Umverteilungsschicht elektrisch mit der zweiten Umverteilungsschicht. Bei einer Ausführungsform ist eine Breite des Bondpads größer als eine Breite des Kontaktpads. Bei einer Ausführungsform sind das Kontaktpad und das Bondpad elektrisch voneinander getrennt.
  • Bei einer anderen Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer Isolierschicht über einem Träger; Herstellen einer Seed-Schicht über der Isolierschicht; Herstellen einer ersten strukturierten Maske über der Seed-Schicht, wobei die erste strukturierte Maske eine erste Öffnung und eine zweite Öffnung hat, wobei die erste und die zweite Öffnung die Seed-Schicht freilegen; Abscheiden eines ersten leitfähigen Materials in der ersten und der zweiten Öffnung, um ein erstes leitfähiges Strukturelement in der ersten Öffnung und ein zweites leitfähiges Strukturelement in der zweiten Öffnung herzustellen; Entfernen der ersten strukturierten Maske; Herstellen einer zweiten strukturierten Maske über der Seed-Schicht, dem ersten leitfähigen Strukturelement und dem zweiten leitfähigen Strukturelement, wobei die zweite strukturierte Maske eine dritte Öffnung hat, wobei die dritte Öffnung das erste leitfähige Strukturelement freilegt; Abscheiden eines zweiten leitfähigen Materials in der dritten Öffnung, um eine leitfähige Säule in der dritten Öffnung herzustellen; Entfernen der zweiten strukturierten Maske; Entfernen des freiliegenden Teils der Seed-Schicht; und Befestigen einer Rückseite eines integrierten Schaltkreis-Dies mittels einer Lötverbindung an dem zweiten leitfähigen Strukturelement. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Abscheiden eines Verkapselungsmaterials entlang einer Seitenwand der leitfähigen Säule und entlang einer Seitenwand des integrierten Schaltkreis-Dies, wobei eine Vorderseite des integrierten Schaltkreis-Dies im Wesentlichen auf gleicher Höhe mit einer Oberseite des Verkapselungsmaterials und einer Oberseite der leitfähigen Säule ist Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen einer Umverteilungsschicht über der Vorderseite des integrierten Schaltkreis-Dies, der Oberseite des Verkapselungsmaterials und der Oberseite der leitfähigen Säule. Bei einer Ausführungsform verbindet die leitfähige Säule die Umverteilungsschicht elektrisch mit dem ersten leitfähigen Strukturelement. Bei einer Ausführungsform umfasst das Befestigen der Rückseite des integrierten Schaltkreis-Dies mittels der Lötverbindung an dem zweiten leitfähigen Strukturelement Folgendes: Aufbringen einer Lotpaste auf die Rückseite des integrierten Schaltkreis-Dies; Platzieren des integrierten Schaltkreis-Dies über dem zweiten leitfähigen Strukturelement, wobei die Lotpaste in physischem Kontakt mit dem zweiten leitfähigen Strukturelement ist; und Aufschmelzen der Lotpaste, um die Lötverbindung herzustellen. Bei einer Ausführungsform umfasst das Aufbringen der Lotpaste auf die Rückseite des integrierten Schaltkreis-Dies das Drucken der Lotpaste auf die Rückseite des integrierten Schaltkreis-Dies. Bei einer Ausführungsform sind nach dem Entfernen des freigelegten Teils der Seed-Schicht das erste leitfähige Strukturelement und das zweite leitfähige Strukturelement elektrisch voneinander getrennt.
  • Bei einer noch weiteren Ausführungsform weist eine Halbleiterstruktur Folgendes auf: einen integrierten Schaltkreis-Die, wobei der integrierte Schaltkreis-Die eine Vorderseite und eine Rückseite, die der Vorderseite gegenüberliegt, und mehrere Kontaktelemente auf der Vorderseite hat; ein Verkapselungsmaterial, das entlang einer Seitenwand des integrierten Schaltkreis-Dies verläuft; eine erste Umverteilungsschicht auf der Rückseite des integrierten Schaltkreis-Dies, wobei die erste Umverteilungsschicht ein Kontaktpad und ein Bondpad aufweist; eine Lötverbindung, die sich zwischen der Rückseite des integrierten Schaltkreis-Dies und dem Bondpad befindet; eine zweite Umverteilungsschicht auf der Vorderseite des integrierten Schaltkreis-Dies; und eine leitfähige Durchkontaktierung in dem Verkapselungsmaterial, wobei die leitfähige Durchkontaktierung von der ersten Umverteilungsschicht zu der zweiten Umverteilungsschicht verläuft. Bei einer Ausführungsform verbindet die leitfähige Durchkontaktierung das Kontaktpad der ersten Umverteilungsschicht elektrisch mit der zweiten Umverteilungsschicht. Bei einer Ausführungsform sind das Kontaktpad und das Bondpad elektrisch voneinander getrennt. Bei einer Ausführungsform verläuft ein Teil des Verkapselungsmaterials entlang einer Seitenwand des Kontaktpads und entlang einer Seitenwand des Bondpads. Bei einer Ausführungsform sind die mehreren Kontaktelemente elektrisch mit der zweiten Umverteilungsschicht verbunden. Bei einer Ausführungsform ist eine Breite der Lötverbindung im Wesentlichen gleich einer Breite des integrierten Schaltkreis-Dies.
  • Es können auch andere Elemente und Prozesse verwendet werden. Zum Beispiel können Prüfestrukturen zum Unterstützen der Verifikationsprüfung der 3D-Verkappung oder der 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Verkappung oder der 3DIC-Bauelemente ermöglichen, oder dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier offenbarten Strukturen und Verfahren in Verbindung mit Prüfungsmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen einer ersten Umverteilungsschicht über einem Träger, wobei die erste Umverteilungsschicht ein Kontaktpad und ein Bondpad aufweist; Herstellen einer leitfähigen Säule über dem Kontaktpad; Befestigen einer Rückseite eines integrierten Schaltkreis-Dies mittels einer Lötverbindung an dem Bondpad; Abscheiden eines Verkapselungsmaterials entlang einer Seitenwand der leitfähigen Säule und entlang einer Seitenwand des integrierten Schaltkreis-Dies, wobei eine Vorderseite des integrierten Schaltkreis-Dies im Wesentlichen auf gleicher Höhe mit einer Oberseite des Verkapselungsmaterials und einer Oberseite der leitfähigen Säule ist; und Herstellen einer zweiten Umverteilungsschicht über der Vorderseite des integrierten Schaltkreis-Dies, der Oberseite des Verkapselungsmaterials und der Oberseite der leitfähigen Säule.
  2. Verfahren nach Anspruch 1, wobei das Befestigen der Rückseite des integrierten Schaltkreis-Dies mittels der Lötverbindung an dem Bondpad Folgendes umfasst: Aufbringen einer Lotpaste auf die Rückseite des integrierten Schaltkreis-Dies; Platzieren des integrierten Schaltkreis-Dies über dem Bondpad, wobei die Lotpaste in physischem Kontakt mit dem Bondpad ist; und Aufschmelzen der Lotpaste, um die Lötverbindung herzustellen.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Herstellen der ersten Umverteilungsschicht über dem Träger Folgendes umfasst: Herstellen einer Seed-Schicht über dem Träger; Herstellen einer ersten strukturierten Maske über der Seed-Schicht, wobei die erste strukturierte Maske eine erste Öffnung und eine zweite Öffnung hat; Abscheiden eines ersten leitfähigen Materials in der ersten und der zweiten Öffnung, um ein erstes leitfähiges Strukturelement in der ersten Öffnung und ein zweites leitfähiges Strukturelement in der zweiten Öffnung herzustellen; Entfernen der ersten strukturierten Maske; und Entfernen von freiliegenden Teilen der Seed-Schicht, wobei das erste leitfähige Strukturelement und ein erster Teil der Seed-Schicht unter dem ersten leitfähigen Strukturelement das Kontaktpad bilden und das zweite leitfähige Strukturelement und ein zweiter Teil der Seed-Schicht unter dem zweiten leitfähigen Strukturelement das Bondpad bilden.
  4. Verfahren nach Anspruch 3, wobei das Herstellen der leitfähigen Säule über dem Kontaktpad Folgendes umfasst: Herstellen einer zweiten strukturierten Maske über der Seed-Schicht, dem ersten leitfähigen Strukturelement und dem zweiten leitfähigen Strukturelement, wobei die zweite strukturierte Maske eine dritte Öffnung hat, wobei die dritte Öffnung einen Teil des ersten leitfähigen Strukturelements freilegt, wobei die zweite strukturierte Maske das zweite leitfähige Strukturelement bedeckt; Abscheiden eines zweiten leitfähigen Materials in der dritten Öffnung, um die leitfähige Säule herzustellen; und Entfernen der zweiten strukturierten Maske.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die leitfähige Säule das Kontaktpad der ersten Umverteilungsschicht elektrisch mit der zweiten Umverteilungsschicht verbindet.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Breite des Bondpads großer als eine Breite des Kontaktpads ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Kontaktpad und das Bondpad elektrisch voneinander getrennt sind.
  8. Verfahren mit den folgenden Schritten: Herstellen einer Isolierschicht über einem Träger; Herstellen einer Seed-Schicht über der Isolierschicht; Herstellen einer ersten strukturierten Maske über der Seed-Schicht, wobei die erste strukturierte Maske eine erste Öffnung und eine zweite Öffnung hat, wobei die erste und die zweite Öffnung die Seed-Schicht freilegen; Abscheiden eines ersten leitfähigen Materials in der ersten und der zweiten Öffnung, um ein erstes leitfähiges Strukturelement in der ersten Öffnung und ein zweites leitfähiges Strukturelement in der zweiten Öffnung herzustellen; Entfernen der ersten strukturierten Maske; Herstellen einer zweiten strukturierten Maske über der Seed-Schicht, dem ersten leitfähigen Strukturelement und dem zweiten leitfähigen Strukturelement, wobei die zweite strukturierte Maske eine dritte Öffnung hat, wobei die dritte Öffnung das erste leitfähige Strukturelement freilegt; Abscheiden eines zweiten leitfähigen Materials in der dritten Öffnung, um eine leitfähige Säule in der dritten Öffnung herzustellen; Entfernen der zweiten strukturierten Maske; Entfernen des freiliegenden Teils der Seed-Schicht; und Befestigen einer Rückseite eines integrierten Schaltkreis-Dies mittels einer Lötverbindung an dem zweiten leitfähigen Strukturelement.
  9. Verfahren nach Anspruch 8, das weiterhin das Abscheiden eines Verkapselungsmaterials entlang einer Seitenwand der leitfähigen Säule und entlang einer Seitenwand des integrierten Schaltkreis-Dies umfasst, wobei eine Vorderseite des integrierten Schaltkreis-Dies im Wesentlichen auf gleicher Höhe mit einer Oberseite des Verkapselungsmaterials und einer Oberseite der leitfähigen Säule ist.
  10. Verfahren nach Anspruch 9, wobei das Verfahren weiterhin das Herstellen einer Umverteilungsschicht über der Vorderseite des integrierten Schaltkreis-Dies, der Oberseite des Verkapselungsmaterials und der Oberseite der leitfähigen Säule umfasst.
  11. Verfahren nach Anspruch 10, wobei die leitfähige Säule die Umverteilungsschicht elektrisch mit dem ersten leitfähigen Strukturelement verbindet.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Befestigen der Rückseite des integrierten Schaltkreis-Dies mittels der Lötverbindung an dem zweiten leitfähigen Strukturelement Folgendes umfasst: Aufbringen einer Lotpaste auf die Rückseite des integrierten Schaltkreis-Dies; Platzieren des integrierten Schaltkreis-Dies über dem zweiten leitfähigen Strukturelement, wobei die Lotpaste in physischem Kontakt mit dem zweiten leitfähigen Strukturelement ist; und Aufschmelzen der Lotpaste, um die Lötverbindung herzustellen.
  13. Verfahren nach Anspruch 12, wobei das Aufbringen der Lotpaste auf die Rückseite des integrierten Schaltkreis-Dies das Drucken der Lotpaste auf die Rückseite des integrierten Schaltkreis-Dies umfasst.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei nach dem Entfernen des freigelegten Teils der Seed-Schicht das erste leitfähige Strukturelement und das zweite leitfähige Strukturelement elektrisch voneinander getrennt sind.
  15. Halbleiterstruktur mit: einem integrierten Schaltkreis-Die, wobei der integrierte Schaltkreis-Die eine Vorderseite und eine Rückseite, die der Vorderseite gegenüberliegt, und mehrere Kontaktelemente auf der Vorderseite hat; einem Verkapselungsmaterial, das entlang einer Seitenwand des integrierten Schaltkreis-Dies verläuft; einer ersten Umverteilungsschicht auf der Rückseite des integrierten Schaltkreis-Dies, wobei die erste Umverteilungsschicht ein Kontaktpad und ein Bondpad aufweist; einer Lötverbindung, die sich zwischen der Rückseite des integrierten Schaltkreis-Dies und dem Bondpad befindet; einer zweiten Umverteilungsschicht auf der Vorderseite des integrierten Schaltkreis-Dies; und einer leitfähigen Durchkontaktierung in dem Verkapselungsmaterial, wobei die leitfähige Durchkontaktierung von der ersten Umverteilungsschicht zu der zweiten Umverteilungsschicht verläuft.
  16. Halbleiterstruktur nach Anspruch 15, wobei die leitfähige Durchkontaktierung das Kontaktpad der ersten Umverteilungsschicht elektrisch mit der zweiten Umverteilungsschicht verbindet.
  17. Halbleiterstruktur nach Anspruch 15 oder 16, wobei das Kontaktpad und das Bondpad elektrisch voneinander getrennt sind.
  18. Halbleiterstruktur nach einem der Ansprüche 15 bis 17, wobei ein Teil des Verkapselungsmaterials entlang einer Seitenwand des Kontaktpads und entlang einer Seitenwand des Bondpads verläuft.
  19. Halbleiterstruktur nach einem der Ansprüche 15 bis 18, wobei die mehreren Kontaktelemente elektrisch mit der zweiten Umverteilungsschicht verbunden sind.
  20. Halbleiterstruktur nach einem der Ansprüche 15 bis 19, wobei eine Breite der Lötverbindung im Wesentlichen gleich einer Breite des integrierten Schaltkreis-Dies ist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010038151A1 (en) * 2000-03-09 2001-11-08 Yoshikazu Takahashi Semiconductor device and the method for manufacturing the same
US20080246126A1 (en) * 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US20170317053A1 (en) * 2016-04-29 2017-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Three-Layer Package-on-Package Structure and Method Forming Same

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5101550A (en) 1989-02-10 1992-04-07 Honeywell Inc. Removable drop-through die bond frame
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US7315077B2 (en) * 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
TWI367566B (en) * 2004-05-06 2012-07-01 United Test And Assembly Ct Structurally-enhanced integrated circuit package and method of manufacture
US20060035412A1 (en) * 2004-08-13 2006-02-16 Eugen Popescu Semiconductor attachment method
US7407085B2 (en) 2004-09-22 2008-08-05 Intel Corporation Apparatus and method for attaching a semiconductor die to a heat spreader
KR20080013865A (ko) * 2005-06-06 2008-02-13 로무 가부시키가이샤 반도체 장치, 기판 및 반도체 장치의 제조 방법
US8222716B2 (en) * 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US8310050B2 (en) * 2010-02-10 2012-11-13 Wei-Ming Chen Electronic device package and fabrication method thereof
CN201715681U (zh) 2010-04-28 2011-01-19 陈国良 加热水流旋转即热式电热水器
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9711465B2 (en) * 2012-05-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US9059107B2 (en) 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US9385052B2 (en) 2012-09-14 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over carrier for testing at interim stages
US9818734B2 (en) 2012-09-14 2017-11-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8970010B2 (en) * 2013-03-15 2015-03-03 Cree, Inc. Wafer-level die attach metallization
US9252065B2 (en) 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
US9553059B2 (en) 2013-12-20 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Backside redistribution layer (RDL) structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9735129B2 (en) * 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10177115B2 (en) 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
DE102014114982B4 (de) 2014-10-15 2023-01-26 Infineon Technologies Ag Verfahren zum Bilden einer Chip-Baugruppe
US10153175B2 (en) * 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same
US9633974B2 (en) 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US9893017B2 (en) * 2015-04-09 2018-02-13 STATS ChipPAC Pte. Ltd. Double-sided semiconductor package and dual-mold method of making same
KR101923659B1 (ko) * 2015-08-31 2019-02-22 삼성전자주식회사 반도체 패키지 구조체, 및 그 제조 방법
US9640498B1 (en) 2015-10-20 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out (InFO) package structures and methods of forming same
KR101791249B1 (ko) 2015-11-30 2017-10-27 하나 마이크론(주) 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지의 제조 방법
US10679930B2 (en) 2015-11-30 2020-06-09 Hana Micron Inc. Metal core solder ball interconnector fan-out wafer level package
US11410918B2 (en) * 2017-11-15 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a carrier

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010038151A1 (en) * 2000-03-09 2001-11-08 Yoshikazu Takahashi Semiconductor device and the method for manufacturing the same
US20080246126A1 (en) * 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US20170317053A1 (en) * 2016-04-29 2017-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Three-Layer Package-on-Package Structure and Method Forming Same
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same

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Publication number Publication date
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