DE102013107956B4

DE102013107956B4 - Verfahren zur herstellung einer lateralen halbleitervorrichtung

Info

Publication number: DE102013107956B4
Application number: DE102013107956.3A
Authority: DE
Inventors: Karl-Heinz Gebhardt; Ralf Rudolf; Lincoln O'Riain; Marc Strasser
Original assignee: Infineon Technologies Dresden GmbH and Co KG
Current assignee: Infineon Technologies Dresden & Co Kg De GmbH
Priority date: 2012-07-27
Filing date: 2013-07-25
Publication date: 2017-02-02
Anticipated expiration: 2033-07-26
Also published as: US20140027848A1; US8686505B2; US9000520B2; US20140159154A1; CN103579236A; CN103579236B; DE102013107956A1

Abstract

Verfahren zum Erzeugen einer lateralen Feldeffekt-Halbleitervorrichtung, umfassend: Bereitstellen eines Halbleiterkörpers (40), der ein erstes Halbleitergebiet (3) eines ersten Leitfähigkeitstyps aufweist, das sich zu einer Hauptfläche (101) mit einer eine vertikale Richtung definierenden Normalenrichtung erstreckt, Bilden, auf dem ersten Halbleitergebiet (3), einer ersten Maske (17, 18a), die eine erste Öffnung aufweist, welche in einem vertikalen Querschnitt eine erste horizontale Ausdehnung (w1) hat, Bilden eines ersten Grabens (50) im ersten Halbleitergebiet (3) unter Verwendung der ersten Maske (17, 18a), Bilden, auf dem ersten Halbleitergebiet (3), einer zweiten Maske (18a, 17), die eine zweite Öffnung aufweist, welche im vertikalen Querschnitt eine zweite horizontale Ausdehnung (w2) hat, die größer als die erste horizontale Ausdehnung (w1) ist, anisotropes Ätzen des ersten Halbleitergebiets (3) durch die zweite Maske, um einen verbreiterten ersten Graben (51) zu bilden, Aufbringen eines dielektrischen Materials (9), um den verbreiterten ersten Graben zu füllen, und Planarisieren des dielektrischen Materials, um eine isolierende Struktur (9) zu bilden, wobei die erste Maske und die zweite Maske so gebildet werden, dass der erste Graben und/oder die erste Öffnung innerhalb der zweiten Öffnung angeordnet sind.

Description

TECHN”ISCHES GEBIET
Ausführungsformen der vorliegenden Erfindung betreffen laterale Halbleitervorrichtungen, insbesondere laterale Leistungshalbleitertransistoren mit einer isolierten Feldplatte und zugehörige Verfahren zum Erzeugen von Halbleitervorrichtungen.
HINTERGRUND
Halbleitertransistoren, insbesondere Feldeffekt-gesteuerte Schaltvorrichtungen, wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Bipolartransistoren mit isoliertem Gate (IGBTs) wurden für verschiedene Anwendungen verwendet, einschließlich, jedoch ohne Einschränkung, für die Verwendung als Schalter in Stromversorgungen und Leistungswandlern, Elektroautos, Klimaanlagen und sogar Stereoanlagen. Insbesondere sind in Bezug auf Leistungsvorrichtungen, die in der Lage sind, große Ströme zu schalten und/oder bei höheren Spannungen zu arbeiten, häufig ein niedriger Durchlasswiderstand R_on und eine hohe Durchbruchspannung erwünscht.
Zur Erhöhung der Durchbruchspannung lateraler Feldeffekttransistoren, beispielsweise einer unter Verwendung eines Doppeldiffusionsprozesses hergestellten LDMOS (laterale diffundierte Metall-Oxid-Halbleitervorrichtung), die ein Drain-, Drift- und Sourcegebiet aufweist, die sich zu einer Hauptfläche erstrecken, kann eine Feldelektrode auf einem Feldoxid angeordnet werden, das sich entlang dem Driftgebiet nahe der Hauptfläche erstreckt. Das Feldoxid kann unter Verwendung eines LOCOS-Prozesses (lokale Oxidation von Silicium) gebildet werden. Die Durchbruchspannung der Halbleitervorrichtungen mit einer solchen feldumverteilenden Struktur ist hauptsächlich durch die dielektrischen Eigenschaften und die vertikale Dicke des Feldoxids bestimmt.
Allerdings können dickere Feldoxide den Durchlasswiderstand R_on erhöhen. Insbesondere kann, wenn Halbleiterstrukturen verschiedener Nenndurchbruchspannungen in eine einzige integrierte Halbleitervorrichtung, beispielsweise einen Leistungstransistor und eine Messschaltungsanordnung und/oder eine Logikschaltungsanordnung, die in CMOS-Technologie (komplementärer MOS) oder BiCMOS-Technologie (durch Kombinieren bipolarer Sperrschichttransistoren und von CMOS-Transistoren) wie in der BCD-Technologie (Bipolarer-CMOS-DMOS) gebildet ist, zu integrieren sind, der Durchlasswiderstand R_on der Halbleitertransistoren mit einer niedrigeren Nenndurchbruchspannung erheblich erhöht werden, wenn entsprechende Feldoxide in einem üblichen LOCOS-Prozess gebildet werden.
Außerdem beschreibt die US 20100270616 A1 eine Halbleitervorrichtung, bei der eine Verschlechterung der elektrischen Eigenschaften verhindert werden kann. Ein Halbleitersubstrat hat eine Hauptoberfläche und in der Hauptoberfläche einen Graben. Ein vergrabener Isolationsfilm ist in dem Graben vergraben. Der Graben hat zwei, einander gegenüberliegende Wandoberflächen. Eine Gateelektrodenschicht ist zumindest über dem vergrabenen Isolierfilm angeordnet. Der Graben weist Winkelabschnitte auf, die zwischen zumindest einer der Wandoberflächen und einem Bodenabschnitt des Grabens angeordnet sind. Weiterhin beschreibt die US 6346451 B1 eine laterale Dünnschicht-Silicon-On-Insulator(SOI)-Vorrichtung mit einem Halbleitersubstrat, einer vergrabenen Isolationsschicht auf dem Substrat und einer lateralen Transistorvorrichtung in einer SOI-Schicht auf der vergrabenen Isolierschicht und ein Sourcegebiet eines ersten Leitfähigkeitstyps aufweisend, das in einem Bodygebiet eines zum ersten Leitfähigkeitstyps entgegengesetzten, zweiten Leitfähigkeitstyps gebildet ist. Ein an das Bodygebiet angrenzendes, laterales Driftgebiet des ersten Leitfähigkeitstyps und ein durch das Driftgebiet seitlich vom Bodygebiet beabstandetes Draingebiet des ersten Leitfähigkeitstyps sind vorgesehen. Eine Gateelektrode ist über einem Teil des Bodygebiets vorgesehen, in dem ein Kanalgebiet während des Betriebs ausgebildet ist. Die Gateelektrode erstreckt sich über einen Teil des lateralen Driftgebiets, der benachbart zu dem Bodygebiet ist. Die Gateelektrode ist durch eine Isolationsregion zumindest im Wesentlichen isoliert von dem Bodygebiet und dem Driftgebiet. Um eine verbesserte Durchschlagspannungseigenschaften bereitzustellen, ist eine dielektrische Schicht über zumindest einem Teil des Isolationsbereichs und der Gate-Elektrode vorgesehen und eine Feldplattenelektrode ist über zumindest einem Teil der dielektrischen Schicht, die in direktem Kontakt mit dem Isolationsbereich ist, vorgesehen. Die Elektrodenfeldplatte ist mit einer Elektrode der lateralen Transistorvorrichtung verbunden.
Vor diesem Hintergrund wird ein Verfahren zur Herstellung einer lateralen Feldeffekt-Halbleitervorrichtung gemäß Anspruch 1 angegeben.
ZUSAMMENFASSUNG
Gemäß einer Ausführungsform eines Verfahrens zum Erzeugen einer lateralen Feldeffekt-Halbleitervorrichtung weist das Verfahren folgende Schritte auf: Bereitstellen eines Halbleiterkörpers, der ein erstes Halbleitergebiet eines ersten Leitfähigkeitstyps aufweist, das sich zu einer Hauptfläche erstreckt, die eine eine vertikale Richtung definierende Normalenrichtung aufweist, Bilden, auf dem ersten Halbleitergebiet, einer ersten Maske mit einer ersten Öffnung, die in einem vertikalen Querschnitt eine erste horizontale Ausdehnung aufweist, Bilden eines ersten Grabens im ersten Halbleitergebiet unter Verwendung der ersten Maske, Bilden eines ersten Grabens im ersten Halbleitergebiet unter Verwendung der ersten Maske, Bilden, auf dem ersten Halbleitergebiet, einer zweiten Maske mit einer zweiten Öffnung, die im vertikalen Querschnitt eine zweite horizontale Ausdehnung aufweist, die größer als die erste horizontale Ausdehnung ist, anisotropes Ätzen des ersten Halbleitergebiets durch die zweite Maske, um einen verbreiterten ersten Graben zu bilden, Aufbringen eines dielektrischen Materials, um den verbreiterten ersten Graben aufzufüllen, und Planarisieren des dielektrischen Materials, um eine isolierende Struktur zu bilden. Die erste Maske und die zweite Maske werden so gebildet, dass zumindest eine von der ersten Öffnung und dem ersten Graben bei Betrachtung von oben innerhalb der zweiten Öffnung angeordnet sind.
Das erste Halbleitergebiet kann ein Driftgebiet der lateralen Feldeffekt-Halbleitervorrichtung bilden. Das typischerweise erfolgende Bilden einer lateralen Feldeffektstruktur der lateralen Feldeffekt-Halbleitervorrichtung weist neben dem Bilden der isolierende Struktur typischerweise folgende Schritte auf: Bilden eines Bodygebiets eines zweiten Leitfähigkeitstyps im Driftgebiet, Bilden eines ersten Kontaktgebiets eines ersten Leitfähigkeitstyps im Bodygebiet, Bilden, neben der Hauptfläche, eines zweiten Kontaktgebiets im Driftgebiet, das eine höhere maximale Dotierungskonzentration aufweist als das Driftgebiet, und Bilden einer Elektrode auf der Hauptfläche, so dass die isolierende Struktur einen Gatedielektrikumabschnitt, der eine erste horizontale Grenzfläche zumindest mit dem Driftgebiet bildet und eine erste maximale vertikale Ausdehnung zwischen der ersten horizontalen Grenzfläche und der Elektrode aufweist, und einen Felddielektrikumabschnitt, der mit dem Driftgebiet eine zweite horizontale Grenzfläche und eine dritte horizontale Grenzfläche bildet, die in vertikaler Richtung unter der Hauptfläche angeordnet sind, aufweist. Eine zweite maximale vertikale Ausdehnung des Felddielektrikumabschnitts zwischen der zweiten horizontalen Grenzfläche und der Elektrode ist größer als die erste maximale vertikale Ausdehnung. Eine dritte maximale vertikale Ausdehnung des Felddielektrikumabschnitts zwischen der dritten horizontalen Grenzfläche und der Elektrode ist größer als die zweite maximale vertikale Ausdehnung.
Gemäß einem Beispiel umfasst eine hergestellte Halbleitervorrichtung einen Halbleiterkörper, der eine Hauptfläche mit einer eine vertikale Richtung definierenden Normalenrichtung aufweist, eine auf der Hauptfläche angeordnete Elektrode und eine isolierende Struktur, welche die Elektrode vom Halbleiterkörper isoliert. Der Halbleiterkörper umfasst ein erstes Kontaktgebiet eines ersten Leitfähigkeitstyps, das benachbart zu der Hauptfläche angeordnet ist, ein Bodygebiet eines zweiten Leitfähigkeitstyps, das mit dem ersten Kontaktgebiet einen ersten pn-Übergang bildet, der sich zur Hauptfläche erstreckt, ein Driftgebiet des ersten Leitfähigkeitstyps, das mit dem Bodygebiet einen zweiten pn-Übergang bildet, der sich zur Hauptfläche erstreckt, und ein zweites Kontaktgebiet, das eine höhere maximale Dotierungskonzentration als das Driftgebiet aufweist und benachbart zu der Hauptfläche angeordnet ist. Die isolierende Struktur bildet eine Halbleiter-Isolator-Grenzfläche zumindest mit dem Driftgebiet. Die Halbleiter-Isolator-Grenzfläche umfasst einen ersten horizontalen Grenzflächenabschnitt, einen zweiten horizontalen Grenzflächenabschnitt, der vertikal unter der Hauptfläche und dem ersten horizontalen Grenzflächenabschnitt angeordnet ist, und einen dritten horizontalen Grenzflächenabschnitt, der vertikal unter dem zweiten horizontalen Grenzflächenabschnitt angeordnet ist.
Gemäß einem Beispiel umfasst eine hergestellte Halbleitervorrichtung einen Halbleiterkörper, der eine Hauptfläche mit einer eine vertikale Richtung definierenden Normalenrichtung aufweist, eine auf der Hauptfläche angeordnete Elektrode und eine isolierende Struktur, welche die Elektrode vom Halbleiterkörper isoliert. Der Halbleiterkörper umfasst in einem vertikalen Querschnitt ein erstes Kontaktgebiet eines ersten Leitfähigkeitstyps, das sich zur Hauptfläche erstreckt, ein Bodygebiet eines zweiten Leitfähigkeitstyps, das an das erste Kontaktgebiet angrenzt und sich zur Hauptfläche erstreckt, ein Driftgebiet des ersten Leitfähigkeitstyps, das an das Bodygebiet angrenzt und sich zur Hauptfläche erstreckt, und ein zweites Kontaktgebiet, das eine höhere maximale Dotierungskonzentration hat als das Driftgebiet und sich zur Hauptfläche erstreckt. Die isolierende Struktur umfasst im vertikalen Querschnitt einen Gatedielektrikumabschnitt, der eine erste horizontale Grenzfläche zumindest mit dem Driftgebiet bildet und eine erste maximale vertikale Ausdehnung zwischen der ersten horizontalen Grenzfläche und der Elektrode aufweist, und einen Felddielektrikumabschnitt, der mit dem Driftgebiet eine zweite horizontale Grenzfläche und eine dritte horizontale Grenzfläche bildet, die in vertikaler Richtung unter der Hauptfläche angeordnet sind. Eine zweite maximale vertikale Ausdehnung des Felddielektrikumabschnitts zwischen der zweiten horizontalen Grenzfläche und der Elektrode ist in vertikaler Richtung größer als die erste maximale vertikale Ausdehnung. Eine dritte maximale vertikale Ausdehnung des Felddielektrikumabschnitts zwischen der dritten horizontalen Grenzfläche und der Elektrode ist in vertikaler Richtung größer als die zweite maximale vertikale Ausdehnung.
Fachleute werden beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der anliegenden Zeichnung zusätzliche Merkmale und Vorteile erkennen.
KURZBESCHREIBUNG DER ZEICHNUNG
Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgerecht, wobei der Nachdruck vielmehr auf die Erläuterung der Grundgedanken der Erfindung gelegt ist. Überdies bezeichnen in den Figuren gleiche Bezugszahlen entsprechende Teile. Es zeigen:
1 einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung gemäß einem Beispiel,
2 einen Unterabschnitt des vertikalen Querschnitts durch die in 1 dargestellte Halbleitervorrichtung gemäß einem Beispiel,
3 einen vertikalen Querschnitt durch eine Halbleitervorrichtung gemäß einem Beispiel,
die 4A bis 7 vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß Ausführungsformen, und
die 8A bis 9B vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß Ausführungsformen.
DETAILLIERTE BESCHREIBUNG
In der folgenden detaillierten Beschreibung wird auf die anliegende Zeichnung Bezug genommen, die Teil hiervon ist und in der zur Erläuterung spezifische Ausführungsformen dargestellt sind, in denen die Erfindung verwirklicht werden kann. In dieser Hinsicht werden die Richtung betreffende Begriffe, wie ”oben”, ”unten”, ”vorne”, ”hinten”, ”vorderste”, ”hinterste” usw., mit Bezug auf die Orientierung der beschriebenen Figur bzw. Figuren verwendet. Weil Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, werden die die Richtung betreffenden Begriffe nur zur Erläuterung verwendet und sollten in keiner Weise als einschränkend angesehen werden. Es sei bemerkt, dass auch andere Ausführungsformen verwendet werden können, und dass strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht als einschränkend anzusehen, und der Schutzumfang der vorliegenden Erfindung ist durch die anliegenden Ansprüche definiert.
Es wird nun detailliert auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel dient der Erklärung und soll die Erfindung nicht einschränken. Beispielsweise können Merkmale, die als Teil einer Ausführungsform erläutert oder beschrieben sind, bei anderen Ausführungsformen oder in Zusammenhang mit anderen Ausführungsformen verwendet werden, um eine weitere Ausführungsform zu erhalten. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Abänderungen enthält. Die Beispiele werden unter Verwendung eines spezifischen Sprachgebrauchs beschrieben, der nicht als den Schutzumfang der anliegenden Ansprüche einschränkend auszulegen ist. Die Zeichnung ist nicht maßstabsgerecht und dient nur der Veranschaulichung. Aus Gründen der Klarheit wurden die gleichen Elemente oder Herstellungsschritte in den verschiedenen Zeichnungsbestandteilen mit den gleichen Bezugszahlen bezeichnet, sofern nichts anderes angegeben ist.
Der in dieser Beschreibung verwendete Begriff ”horizontal” soll eine Orientierung beschreiben, die im Wesentlichen zu einer ersten Fläche oder einer Hauptfläche eines Halbleitersubstrats oder -körpers parallel ist. Hierbei kann es sich beispielsweise um die Fläche eines Wafers oder eines Einzelchips handeln.
Der in dieser Beschreibung verwendete Begriff ”vertikal” soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Fläche, d. h. parallel zur Normalenrichtung der ersten Fläche des Halbleitersubstrats oder -körpers angeordnet ist.
In dieser Beschreibung wird davon ausgegangen, dass eine zweite Fläche eines Halbleitersubstrats oder eines Halbleiterkörpers durch die untere oder rückseitige Fläche gebildet ist, während davon ausgegangen wird, dass die erste Fläche durch die obere Fläche, die vordere Fläche oder die Hauptfläche des Halbleitersubstrats gebildet ist. Die Begriffe ”oberhalb” und ”unterhalb”, die in dieser Beschreibung verwendet werden, beschreiben daher einen relativen Ort eines Strukturmerkmals in Bezug auf ein anderes Strukturmerkmal unter Berücksichtigung dieser Orientierung.
In dieser Beschreibung wird n-dotiert als erster Leitfähigkeitstyp bezeichnet, während p-dotiert als zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleitervorrichtungen mit entgegengesetzten Dotierungsbeziehungen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Ferner zeigen einige Figuren relative Dotierungskonzentrationen durch Angeben von ”–” oder ”+” neben dem Dotierungstyp. Beispielsweise bedeutet ”n^–” eine Dotierungskonzentration, die kleiner ist als die Dotierungskonzentration eines ”n”-Dotierungsgebiets, während ein ”n⁺”-Dotierungsgebiet eine höhere Dotierungskonzentration hat als das ”n”-Dotierungsgebiet. Die Angabe der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete mit der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration haben müssen, sofern nichts anderes erwähnt ist. Beispielsweise können zwei verschiedene ”n⁺”-Dotierungsgebiete unterschiedliche absolute Dotierungskonzentrationen haben. Das Gleiche gilt beispielsweise für ein n⁺-Dotierungsgebiet und ein p⁺-Dotierungsgebiet.
Spezifische Ausführungsformen, die in dieser Beschreibung dargelegt sind, betreffen ohne Einschränkung Halbleitervorrichtungen, insbesondere einen Feldeffekt-Halbleitertransistor und Verfahren zu seiner Herstellung. In dieser Beschreibung werden die Begriffe ”Halbleitervorrichtung” und ”Halbleiterbauelement” synonym verwendet. Die Halbleitervorrichtung umfasst typischerweise eine Feldeffektstruktur, wie beispielsweise eine IGBT-Struktur oder ein MOSFET, mit einem pn-Übergang, der eine Körperdiode zwischen einem Driftgebiet des ersten Leitfähigkeitstyps (Leitungstyp) und einem Bodygebiet des zweiten Leitfähigkeitstyps bildet. Die Feldeffektstruktur ist typischerweise eine laterale Feldeffektstruktur, beispielsweise eine DMOS-Struktur mit zwei Kontaktgebieten, die neben einer ersten Fläche des Halbleiterkörpers angeordnet sind. Zwei Lastmetallisierungen, von denen jede in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt mit einem der beiden Kontaktgebiete steht, und eine isolierte Gateelektrode sind typischerweise auf der ersten Fläche angeordnet. Die erste Fläche wird nachstehend auch als Hauptfläche bezeichnet.
Der in dieser Beschreibung verwendete Begriff ”kommutierend” soll das Schalten des Stroms einer Halbleitervorrichtung aus einer Durchlassrichtung oder Leitungsrichtung, in der ein pn-Lastübergang, beispielsweise der pn-Übergang zwischen dem Bodygebiet und dem Driftgebiet, in eine Richtung in Durchlassrichtung vorgespannt ist, die entgegengesetzt oder entgegengerichtet zu der Richtung ist, in der der pn-Lastübergang in Sperrrichtung vorgespannt ist, beschreiben. Das Betreiben der Halbleitervorrichtung mit einem in Sperrrichtung vorgespannten pn-Lastübergang wird nachfolgend auch als Betreiben der Halbleitervorrichtung in einem Sperrmodus bezeichnet. Ebenso wird das Betreiben der Halbleitervorrichtung mit einem in Durchlassrichtung vorgespannten pn-Lastübergang nachfolgend auch als Betreiben der Halbleitervorrichtung in einem Durchlassmodus bezeichnet. Der in dieser Beschreibung verwendete Begriff ”hart kommutierend” soll das Kommutieren mit einer Geschwindigkeit von mindestens etwa 10¹⁰ V/s, typischer mit einer Geschwindigkeit von mindestens etwa 2·10¹⁰ V/s, beschreiben.
Typischerweise ist die Halbleitervorrichtung eine Leistungshalbleitervorrichtung mit einem aktiven Bereich, der mehrere IGBT-Zellen oder MOSFET-Zellen zum Übertragen und/oder Steuern eines Laststroms zwischen den beiden Lastmetallisierungen aufweist. Ferner hat die Leistungshalbleitervorrichtung typischerweise einen peripheren Bereich mit mindestens einer Randabschlussstruktur, welche den aktiven Bereich bei Betrachtung von oben zumindest teilweise umgibt.
Der in der Beschreibung verwendete Begriff ”Leistungshalbleitervorrichtung” soll eine Halbleitervorrichtung auf einem Einzelchip mit Hochspannungs- und/oder Hochstrom-Schaltfähigkeiten beschreiben. Mit anderen Worten sind Leistungshalbleitervorrichtungen für einen hohen Strom, typischerweise im Ampere-Bereich, vorgesehen. In dieser Beschreibung werden die Begriffe ”Leistungshalbleitervorrichtung” und ”Leistungshalbleiterbauelement” synonym verwendet.
Der in dieser Beschreibung verwendete Begriff ”Feldeffekt” soll die durch ein elektrisches Feld vermittelte Bildung eines leitenden ”Kanals” eines ersten Leitfähigkeitstyps und/oder Steuerung der Leitfähigkeit und/oder Form des Kanals in einem Halbleitergebiet eines zweiten Leitfähigkeitstyps, typischerweise einem Bodygebiet des zweiten Leitfähigkeitstyps, beschreiben. Infolge des Feldeffekts wird ein unipolarer Stromweg durch das Kanalgebiet zwischen einem Sourcegebiet oder einem Emittergebiet des ersten Leitfähigkeitstyps und einem Driftgebiet des ersten Leitfähigkeitstyps gebildet und/oder gesteuert. Das Driftgebiet kann in Kontakt mit einem Draingebiet oder einem Kollektorgebiet stehen. Das Draingebiet oder das Kollektorgebiet steht in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt mit einer Drain- oder Kollektorelektrode. Das Sourcegebiet oder Emittergebiet steht in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt mit einer Source- oder Emitterelektrode.
In Zusammenhang mit der vorliegenden Beschreibung sollen die Begriffe ”in einem resistiven elektrischen Kontakt” und ”in einer resistiven elektrischen Verbindung” beschreiben, dass sich ein resistiver (ohmscher) Stromweg zwischen jeweiligen Elementen oder Abschnitten einer Halbleitervorrichtung befindet, zumindest wenn keine Spannungen an und/oder über die Halbleitervorrichtung angelegt sind. Ebenso sollen die Begriffe ”in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt” und ”in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung” beschreiben, dass sich ein einen niedrigen Widerstand aufweisender Stromweg zwischen jeweiligen Elementen oder Abschnitten einer Halbleitervorrichtung befindet, zumindest wenn keine Spannungen an und/oder über die Halbleitervorrichtung angelegt sind. In dieser Beschreibung werden die Begriffe ”in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt”, ”elektrisch gekoppelt” und ”in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung” synonym verwendet. Gemäß einigen Beispielen wird der spezifische Widerstand eines niederresistiven Stromwegs zwischen jeweiligen Elementen oder Abschnitten einer Halbleitervorrichtung, der niedrig ist, wenn an oder über die Halbleitervorrichtung niedrige Spannungen angelegt sind, beispielsweise eine Probenspannung von weniger als einem Volt oder einigen Volt, oberhalb einer Schwellenspannung, beispielsweise infolge der Verarmung eines Halbleitergebiets, das zumindest einen Teil eines Stromwegs bildet, hoch.
In Zusammenhang mit der vorliegenden Beschreibung sollte der Begriff ”MOS” (Metall-Oxid-Halbleiter – ”metal-oxide-semiconductor”) als den allgemeineren Begriff ”MIS” (Metall-Isolator-Halbleiter – ”metal-insulator-semiconductor”) einschließend verstanden werden. Beispielsweise sollte der Begriff MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor – ”metal-oxide-semiconductor field-effect transistor”) als FETs einschließend verstanden werden, die einen Gate-Isolator aufweisen, der kein Oxid ist, so dass der Begriff MOSFET als ein allgemeinerer Begriff als IGFET (Feldeffekttransistor mit isoliertem Gate – ”insulated-gate field-effect transistor”) bzw. MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor – ”metal-insulator-semiconductor field-effect transistor”) verwendet wird.
In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”Gateelektrode” eine Elektrode beschreiben, die sich neben dem Bodygebiet befindet und davon isoliert ist und dafür ausgelegt ist, ein Kanalgebiet durch das Bodygebiet zu bilden und/oder zu steuern.
In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”Feldelektrode” eine Elektrode beschreiben, die neben einem Halbleitergebiet, typischerweise dem Driftgebiet, angeordnet ist, von dem Halbleitergebiet bzw. dem Halbleiterkörper isoliert ist und dafür ausgelegt ist, einen verarmten Abschnitt im Halbleitergebiet durch Laden auf eine geeignete Spannung in Bezug auf das umgebende Halbleitergebiet, d. h. typischerweise eine negative Spannung für ein n-Halbleitergebiet, auszudehnen.
Typischerweise besteht die Feldelektrode aus einem leitenden Gebiet, das in oder auf dem Halbleiterkörper angeordnet ist und vom Halbleiterkörper durch ein isolierendes Gebiet isoliert ist, welches ein Felddielektrikumgebiet bildet. Während des Sperrmodus lagern sich Ladungen, typischerweise negative Ladungen für ein n-Halbleitergebiet, an das isolierende Gebiet an, so dass ein Teil des Halbleitergebiets durch die Ladungen verarmt wird. Das leitende Gebiet kann aus einem Material mit einer elektrischen Leitfähigkeit bestehen, die hoch genug ist, damit das leitende Gebiet während des Vorrichtungsbetriebs ein Äquipotentialgebiet bildet. Beispielsweise kann das leitende Gebiet aus einem Material mit einer metallischen oder nahezu metallischen elektrischen Leitfähigkeit in der Art eines Metalls, beispielsweise Wolfram, hochdotiertem Polysilicium, einem Silicid oder dergleichen bestehen. Typischerweise steht das leitende Gebiet in einer resistiven elektrischen Verbindung mit einer Gatemetallisierung der Halbleitervorrichtung. Ferner kann nur ein Teil des leitenden Gebiets eine Feldelektrode bilden, während ein anderer Teil die Gateelektrode der Feldeffektstruktur bilden kann. Das isolierende Gebiet kann aus einem beliebigen geeigneten dielektrischen Material in der Art von Siliciumoxid, beispielsweise thermischem Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder dergleichen, bestehen.
In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”Mesa” oder ”Mesagebiet” ein Halbleitergebiet zwischen zwei benachbarten Gräben beschreiben, der sich in einem vertikalen Querschnitt in das Halbleitersubstrat oder den Halbleiterkörper erstreckt.
Nachfolgend werden Ausführungsformen, die Halbleitervorrichtungen und Herstellungsverfahren zur Bildung von Halbleitervorrichtungen betreffen, hauptsächlich mit Bezug auf Silicium-(Si)-Halbleitervorrichtungen erklärt. Dementsprechend ist ein einkristallines Halbleitergebiet oder eine einkristalline Halbleiterschicht typischerweise ein einkristallines Si-Gebiet oder eine einkristalline Si-Schicht. Es ist allerdings zu verstehen, dass der Halbleiterkörper aus einem beliebigen Halbleitermaterial bestehen kann, das für die Herstellung einer Halbleitervorrichtung geeignet ist. Beispiele solcher Materialien umfassen ohne Einschränkung elementare Halbleitermaterialien, wie Silicium (Si) oder Germanium (Ge), Verbindungshalbleitermaterialien der Gruppe IV, wie Siliciumcarbid (SiC) oder Siliciumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien, wie Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaP), Aluminiumgalliumnitrid (AlGaN), Aluminiumiondiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien, wie Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um einige zu nennen. Die vorstehend erwähnten Halbleitermaterialien werden auch als Homoübergangs-Halbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroübergangs-Halbleitermaterial gebildet. Beispiele von Heteroübergangs-Halbleitermaterialien umfassen ohne Einschränkung Aluminiumgalliumnitrid(AlGaN)-Aluminiumgalliumindiumnitrid(AlGaInN)-, Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitrid(AlGaInN)-, Indiumgalliumnitrid(InGaN)-Galliumnitrid(GaN)-, Aluminiumgalliumnitrid(AlGaN)-Galliumnitrid(GaN)-, Indiumgalliumnitrid(InGaN)-Aluminiumgalliumnitrid(AlGaN)-, Silicium-Siliciumcarbid(Si_xC_1-x)- und Silicium-SiGe-Heteroübergangs-Halbleitermaterialien. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Falls der Halbleiterkörper ein Material mit einer hohen Bandlücke, wie SiC oder GaN, aufweist, das eine hohe Durchbruchspannung bzw. eine hohe kritische Lawinenfeldstärke hat, kann die Dotierung der jeweiligen Halbleitergebiete höher gewählt werden, wodurch der nachfolgend auch als Durchlasswiderstand R_on bezeichnete Widerstand R_on im Durchschaltzustand verringert wird.
Mit Bezug auf 1 wird eine erste Ausführungsform einer Halbleitervorrichtung 100 erklärt. 1 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 der Halbleitervorrichtung 100. Der Halbleiterkörper 40 erstreckt sich zwischen einer Hauptfläche 101, die eine Normalenrichtung hat, welche eine vertikale Richtung e_n definiert, und einer zweiten Fläche 102, die entgegengesetzt zur ersten Fläche 101 angeordnet ist. Nachfolgend wird die Hauptfläche 101 auch als horizontale Hauptfläche bezeichnet. Gemäß einem Beispiel ist die Halbleitervorrichtung 100 als ein lateraler MOSFET implementiert. Diesem Beispiel gemäß sind eine erste Lastmetallisierung 10, welche eine Sourcemetallisierung bildet, eine zweite Lastmetallisierung 11, welche eine Drainmetallisierung bildet, und eine Gatemetallisierung 12 typischerweise auf der Hauptfläche 101 angeordnet und voneinander isoliert.
Gemäß einem anderen Beispiel bildet die Halbleitervorrichtung 100 einen IGBT. Diesem Beispiel gemäß bildet die erste Lastmetallisierung 10 eine Emittermetallisierung und bildet die zweite Lastmetallisierung 11 eine Kollektormetallisierung.
Es sei bemerkt, dass der in 1 dargestellte Querschnitt nur einem Abschnitt einer komplexeren Halbleitervorrichtung entsprechen kann, beispielsweise einer integrierten Halbleitervorrichtung, die weitere Halbleiterstrukturen aufweist, wie analoge oder digitale Mess- oder Steuerstrukturen, beispielsweise CMOS- oder BiCMOS-Strukturen in der Art von BCD-Strukturen.
Die erste Lastmetallisierung 10 steht in niederresistivem Kontakt mit einem ersten Kontaktgebiet 1 eines ersten Leitfähigkeitstyps, das neben der Hauptfläche 101 angeordnet ist. Ein Bodygebiet 2 eines zweiten Leitfähigkeitstyps grenzt an das erste Kontaktgebiet 1 an und bildet mit dem ersten Kontaktgebiet 1 einen ersten pn-Übergang, der sich zur Hauptfläche 101 erstreckt. Ein Driftgebiet 3 des ersten Leitfähigkeitstyps grenzt an das Bodygebiet 2 an und bildet mit dem Bodygebiet 2 einen zweiten pn-Übergang, der sich zur Hauptfläche 101 erstreckt. Die zweite Lastmetallisierung 11 steht in niederresistivem Kontakt mit einem zweiten Kontaktgebiet 4 eines zweiten Leitfähigkeitstyps, das neben der Hauptfläche 101 angeordnet ist und eine höhere maximale Dotierungskonzentration hat als das Driftgebiet 3.
Gemäß der als Beispiel dienenden Ausführung erstrecken sich das erste Kontaktgebiet 1, das zweite Kontaktgebiet 4, das Bodygebiet 2 und das Driftgebiet 3 zur Hauptfläche 101.
Das zweite Kontaktgebiet 4 kann vom ersten Leitfähigkeitstyp sein und ein Draingebiet einer lateralen MOSFET-Struktur bilden. Diesem Beispiel gemäß bildet das erste Kontaktgebiet 1 ein Sourcegebiet.
Alternativ ist das zweite Kontaktgebiet 4 vom zweiten Leitfähigkeitstyp und bildet ein Kollektorgebiet einer lateralen IGBT-Struktur. Diesem Beispiel gemäß bildet das erste Kontaktgebiet 1 ein Emittergebiet.
Es sei bemerkt, dass die Halbleitervorrichtung 100 mehrere in 1 dargestellte Einheitszellen aufweisen kann, die mit gemeinsamen Lastmetallisierungen 10, 11 und einer gemeinsamen Gatemetallisierung 12 verbunden sind.
Ferner kann ein Feldstoppgebiet des ersten Leitfähigkeitstyps mit einer höheren maximalen Dotierungskonzentration als das Driftgebiet 3 zwischen dem zweiten Kontaktgebiet 4 und dem Driftgebiet 3 angeordnet sein.
Eine Elektrode 13 ist auf der Hauptfläche 101 angeordnet und vom Halbleiterkörper 40 durch eine isolierende Struktur 9 isoliert. Die Elektrode 13 steht in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt mit der Gatemetallisierung 12. Gemäß einem Beispiel sind die erste Lastelektrode 10, die zweite Lastelektrode 11 und die Elektrode 13 über jeweilige Durchkontakte 10a, 11a, 12a, die sich durch ein auf der Hauptfläche 101 angeordnetes Zwischenschichtdielektrikum 15 erstrecken, elektrisch mit den jeweiligen Metallisierungen 10, 11, 12 verbunden. Das Zwischenschichtdielektrikum 15 kann aus einem geeigneten dielektrischen Material, wie Siliciumoxid (SiO₂), Siliciumnitrid (SiN) und Siliciumoxynitrid (SiO_xN_y), TEOS (TetraEthylOrthoSilikat), USG (undotiertes Silikatglas), einem HDP-Oxid (Plasmaoxid hoher Dichte) oder einem dotierten Oxid, beispielsweise PSG (PhosphoSilikatGlas), BPSG (BoroPhosphoSilikat) oder BSG (BoroSilikatGlas) bestehen.
Die Elektrode 13 umfasst einen ersten Abschnitt, der sich in horizontaler Richtung vom ersten Kontaktgebiet 1 entlang dem Bodygebiet 2 und zumindest bis zum Driftgebiet 3 erstreckt, und einen zweiten Abschnitt, der an den ersten Abschnitt angrenzt, über dem Driftgebiet 3 angeordnet ist und vom Bodygebiet 2 beabstandet ist. Die isolierende Struktur 9 umfasst einen Gatedielektrikumabschnitt 9a, der zwischen dem Halbleiterkörper und dem eine Gateelektrode bildenden ersten Abschnitt der Elektrode 13 angeordnet ist, und einen Felddielektrikumabschnitt 9b, der an den Gatedielektrikumabschnitt 9a angrenzt und zwischen dem Driftgebiet 3 und dem eine Feldelektrode bildenden zweiten Abschnitt der Elektrode 13 angeordnet ist.
Der Gatedielektrikumabschnitt 9a ist auf der Hauptfläche 101 angeordnet und erstreckt sich in horizontaler Richtung zumindest zwischen dem ersten und dem zweiten pn-Übergang. Demgemäß kann ein Kanalgebiet (durch die gestrichelte horizontale Linie in 1 angegeben) in einem angrenzenden Abschnitt des Bodygebiets 2 durch Anwenden einer geeigneten Spannungsdifferenz zwischen der Gatemetallisierung 12 und der ersten Lastmetallisierung 10 gebildet werden.
Der Felddielektrikumabschnitt 9b erstreckt sich entlang und in das Driftgebiet 3 und hat eine höhere vertikale Ausdehnung als der Gatedielektrikumabschnitt 9a. Dementsprechend ist die Durchbruchspannung der Halbleitervorrichtung 100 typischerweise erhöht.
Typischerweise ist die isolierende Struktur 9a, 9b durch ein zusammenhängendes dielektrisches Gebiet 9 gebildet. Das dielektrische Gebiet 9 kann aus einem geeigneten dielektrischen Material, wie Siliciumoxid (SiO₂), Siliciumnitrid (SiN) und Siliciumoxynitrid (SiO_xN_y), bestehen, jedoch auch aus Materialien mit einer hohen Dielektrizitätskonstanten, wie Hafniumoxid (HfO) oder dergleichen, bestehen.
Einem Beispiel gemäß bildet der Gatedielektrikumabschnitt 9a eine erste horizontale Grenzfläche 91 mit dem Driftgebiet 3, dem Bodygebiet 2 und dem Sourcegebiet 1 und bildet der Felddielektrikumabschnitt 9b mit dem Driftgebiet eine zweite horizontale Grenzfläche 92 und eine dritte horizontale Grenzfläche 93, die beide unter der Hauptfläche 101 angeordnet sind. Eine zweite maximale vertikale Ausdehnung d₂ des Felddielektrikumabschnitts 9b zwischen der zweiten horizontalen Grenzfläche 92 und der Elektrode 13 ist größer als eine erste maximale vertikale Ausdehnung d₁ zwischen der ersten horizontalen Grenzfläche 91 und der Elektrode 13. Eine dritte maximale vertikale Ausdehnung d₃ des Felddielektrikumabschnitts 9b zwischen der dritten horizontalen Grenzfläche 93 und der Elektrode 13 ist größer als die zweite maximale vertikale Ausdehnung d₂. Dies ist in 2 in weiteren Einzelheiten dargestellt, worin ein vergrößerter Unterabschnitt des in 1 dargestellten Querschnitts dargestellt ist. Demgemäß kann der Felddielektrikumabschnitt in geeigneter Weise verdickt werden, so dass die Durchbruchspannung ohne eine erhebliche Verringerung des Durchlasswiderstands weiter erhöht wird. Die dritte maximale vertikale Ausdehnung d₃ kann beispielsweise um einen Faktor von mindestens etwa 1,2 größer sein als die zweite maximale vertikale Ausdehnung d₂.
Einem Beispiel gemäß bildet die isolierende Struktur 9 eine Halbleiter-Isolator-Grenzfläche mit dem Driftgebiet 3, dem Bodygebiet 2 und dem ersten Kontaktgebiet 1. Die Halbleiter-Isolator-Grenzfläche umfasst einen ersten horizontalen Grenzflächenabschnitt 91, einen zweiten horizontalen Grenzflächenabschnitt 92, der vertikal unter der Hauptfläche 101 und dem ersten horizontalen Grenzflächenabschnitt 91 angeordnet ist, und einen dritten horizontalen Grenzflächenabschnitt 93, der vertikal unter dem zweiten horizontalen Grenzflächenabschnitt 92 angeordnet ist.
Typischerweise bildet der Felddielektrikumabschnitt 9b mit dem Driftgebiet 3 eine vierte horizontale Grenzfläche 94, die in vertikaler Richtung unter der ersten horizontalen Grenzfläche 91 angeordnet ist. Die dritte horizontale Grenzfläche 93 ist bei Betrachtung von oben zwischen der zweiten horizontalen Grenzfläche 92 und der vierten horizontalen Grenzfläche 94 angeordnet. Nachfolgend wird die vierte horizontale Grenzfläche 94 auch als vierter horizontaler Grenzflächenabschnitt der zwischen der isolierenden Struktur 9 und dem Halbleiterkörper 40 gebildeten Halbleiter-Isolator-Grenzfläche bezeichnet.
Ferner erstreckt sich der Felddielektrikumabschnitt 9b typischerweise bis zum zweiten Kontaktgebiet 4, um eine hohe Durchbruchspannung zu gewährleisten.
Gemäß dem in 1 dargestellten Beispiel ist das Driftgebiet 3 in einem Substrat 8 des ersten Leitfähigkeitstyps ausgebildet bzw. darin eingebettet. Das Substrat 8 kann ein gemeinsames Substrat einer integrierten Halbleitervorrichtung sein, welches weitere Halbleiterstrukturen in der Art von CMOS- oder BiCMOS-Strukturen aufweist, die seitlich von der in 1 dargestellten Feldeffektstruktur mit drei Anschlüssen beabstandet sind. Eine Isolierschicht 19 ist typischerweise auf dem Substrat 8 angeordnet und kann eine vertikale Ausdehnung haben, die im Wesentlichen mit der zweiten maximalen vertikalen Ausdehnung d₂ übereinstimmt. Abschnitte der Isolierschicht 19 können ein Feldoxid von mindestens einer der weiteren Halbleiterstrukturen bilden. Demgemäß kann die zweite maximale vertikale Ausdehnung d₂ entsprechend einer Nenndurchbruchspannung von mindestens einer der weiteren Halbleiterstrukturen gewählt werden, die niedriger ist als die Nenndurchbruchspannung der in 1 dargestellten Feldeffektstruktur. Dies erleichtert die Herstellung integrierter Halbleitervorrichtungen mit Halbleiterstrukturen, die unterschiedliche Nenndurchbruchspannungen aufweisen, ohne dass die Durchlasswiderstände erheblich beeinflusst werden.
Typischerweise steht das Bodygebiet 2 auch in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt mit der ersten Lastmetallisierung 10, um einen Latch-up-Effekt zu verhindern. Gemäß dem in 1 dargestellten Beispiel wird dies durch ein hochdotiertes Bodykontaktgebiet 5 des zweiten Leitfähigkeitstyps und ein tiefes Bodyverbindungsgebiet 6 des zweiten Leitfähigkeitstyps erreicht, die eine maximale Dotierungskonzentration zwischen einer maximalen Dotierungskonzentration des Bodygebiets 4 und einer maximalen Dotierungskonzentration des Bodykontaktgebiets 5 aufweisen können. Ferner kann ein tiefes Bodygebiet 7 mit einer höheren maximalen Dotierungskonzentration als das Bodygebiet 4 an das Bodygebiet 2 und das tiefe Bodyverbindungsgebiet 6 angrenzen und darunter angeordnet sein.
Bei Betrachtung von oben überlappt sich die Elektrode 13 typischerweise mit dem ersten Kontaktgebiet 1, dem Bodygebiet 2, dem Driftgebiet 3, dem Gatedielektrikumabschnitt 9a, dem Felddielektrikumabschnitt 9b, der ersten horizontalen Grenzfläche 91, der zweiten horizontalen Grenzfläche 92, der dritten horizontalen Grenzfläche 93 und dem tiefen Bodyverbindungsgebiet 6. Typischer überlappt die Elektrode 13 die dritte horizontale Grenzfläche 93 nur teilweise und überlappt die vierte horizontale Grenzfläche 94 bei Betrachtung von oben nicht. Dies gewährleistet, dass der Felddielektrikumabschnitt 9b seine größte vertikale Ausdehnung dort hat, wo die Elektrode 13 über dem Driftgebiet 3 endet. Demgemäß werden ein besonders niedriger Durchlasswiderstand und eine besonders hohe Durchbruchspannung typischerweise mit einer kombinierten Gate- und Feldelektrode 13 erreicht, die im vertikalen Querschnitt im Wesentlichen stabförmig ist. Zusätzlich spart dies typischerweise Kosten während der Herstellung der Halbleitervorrichtung 100.
Wiederum mit Bezug auf 2 werden weitere Ausführungsformen erklärt. Aus Gründen der Klarheit sind in 2 nur die Elektrode 13 und die isolierende Struktur 9 der Halbleitervorrichtung 100 dargestellt. Bei Betrachtung von oben erstreckt sich die Elektrode 13 typischerweise in der Nähe eines Zentrums der dritten horizontalen Grenzfläche 93. Dies bedeutet, dass die horizontale Ausdehnung x_e der Elektrode 13, wenn sie über dem Driftgebiet 3 und von einer Position x_p, an der die erste horizontale Grenzfläche 91 und die zweite horizontale Grenzfläche 92 bei Betrachtung von oben aneinander angrenzen, gemessen wird, typischerweise gleich oder etwas größer ist als die Summe aus der horizontalen Ausdehnung x₂ der zweiten horizontalen Grenzfläche 92 und der Hälfte der horizontalen Ausdehnung x₃ der dritten horizontalen Grenzfläche 93. Ferner kann die horizontale Ausdehnung x₂ größer gewählt werden als die horizontale Ausdehnung x₄ der vierten horizontalen Grenzfläche 94, beispielsweise um einen Faktor von mehr als etwa zwei oder sogar mehr als etwa 5, um einen besonders niedrigen Durchlasswiderstand zu gewährleisten. Die horizontale Ausdehnung x₂ kann aber auch kleiner gewählt werden als die horizontale Ausdehnung x₄, um eine besonders hohe Durchbruchspannung zu gewährleisten. Die horizontale Gesamtausdehnung x eines Teils der isolierenden Struktur 9, die darunter angeordnet ist, kann, abhängig von der Spannungsklasse, von etwa 1 μm bis etwa 15 μm reichen.
Typischerweise sind die zweite horizontale Grenzfläche 92 und die vierte horizontale Grenzfläche 94 koplanar bzw. im Wesentlichen in einer gemeinsamen horizontalen Ebene angeordnet. Beispielsweise stimmt die maximale vertikale Ausdehnung d₄ des Felddielektrikumabschnitts 9b im Wesentlichen mit der zweiten maximalen vertikalen Ausdehnung d₂ überein.
Einem Beispiel gemäß ist der unterste Abschnitt der isolierenden Struktur 9, der sich zur dritten horizontalen Grenzfläche 93 erstreckt, spitz zulaufend. Demgemäß sind die zweite horizontale Grenzfläche 92, die dritte horizontale Grenzfläche 93 und die vierte horizontale Grenzfläche 94 bei Betrachtung von oben voneinander beabstandet. Gemäß anderen Beispielen grenzt die dritte horizontale Grenzfläche 93 bei Betrachtung von oben an die zweite horizontale Grenzfläche 92 und die vierte horizontale Grenzfläche 94 an.
3 zeigt einen vertikalen Querschnitt durch eine Halbleitervorrichtung 200. Die Halbleitervorrichtung 200 ähnelt der vorstehend mit Bezug auf die 1, 2 erläuterten Halbleitervorrichtung 100. Allerdings ist die horizontale Ausdehnung x₂ der zweiten horizontalen Grenzfläche 92 kleiner als die horizontale Ausdehnung x₃ der dritten horizontalen Grenzfläche 93 und im Wesentlichen gleich der horizontalen Ausdehnung x₄ der vierten horizontalen Grenzfläche 94.
Die 4A bis 7 zeigen ein Verfahren zum Bilden einer Halbleitervorrichtung 100 gemäß mehreren Ausführungsformen. Diese Figuren zeigen vertikale Querschnitte durch einen Halbleiterkörper während oder nach speziellen Verfahrensschritten. Bei einem ersten Prozess wird ein Halbleiterkörper, typischerweise ein Si-Wafer oder ein Si-Substrat, mit einer Hauptfläche 101 und einer entgegengesetzt zur Hauptfläche 101 angeordneten rückseitigen Fläche bereitgestellt. Die Normalenrichtung der Hauptfläche 101 definiert eine vertikale Richtung e_n. Wie in 4A dargestellt ist, weist der Halbleiterkörper typischerweise ein erstes Halbleitergebiet 3 eines ersten Leitfähigkeitstyps (gemäß der als Beispiel dienenden Ausführungsform vom n-Typ) auf, das sich bis zur Hauptfläche 101 erstreckt. Typischerweise bildet das erste Halbleitergebiet 3 oder ein Abschnitt des ersten Halbleitergebiets 3 ein Driftgebiet in der herzustellenden Halbleitervorrichtung. Das erste Halbleitergebiet 3 kann auch in einem gemeinsamen Substrat gebildet werden, das sich zwischen der Hauptfläche 101 und der rückseitigen Fläche (in 4A nicht dargestellt) erstreckt, beispielsweise durch Implantation und thermisches Eintreiben. Ferner wird der Halbleiterkörper typischerweise auf der Hauptfläche 101 mit einer abschirmenden Oxidschicht 17 bedeckt.
Danach wird eine Maske 18 auf der Hauptfläche 101 bzw. einer abschirmenden Oxidschicht 17 gebildet. Das Bilden der Maske 18 kann das Aufbringen eines Harzes und eine photolithographische Strukturierung des Harzes einschließen. Danach kann die abschirmende Oxidschicht 17 durch die Maske 18 geätzt werden, um eine erste Maske 17 zu bilden, die eine erste Öffnung mit einer ersten horizontalen Ausdehnung w₁ aufweist.
Danach wird ein erster Graben 50 unter Verwendung der ersten Maske 17 von der Hauptfläche 101 in das erste Halbleitergebiet 3 gebildet. Die sich ergebende Halbleiterstruktur 100 ist in 4B dargestellt.
Der erste Graben 50 wird typischerweise unter Verwendung eines isotropen Ätzprozesses in das erste Halbleitergebiet 3 geätzt. Demgemäß hat der erste Graben 50 in einem vertikalen Querschnitt die erste horizontale Ausdehnung w₁. Typischerweise liegt die vertikale Ausdehnung des ersten Grabens 50 in einem Bereich von etwa 50 nm bis etwa 1 μm, typischer in einem Bereich von etwa 100 nm bis etwa 500 nm. Ferner liegt die horizontale Ausdehnung w₁ des ersten Grabens 50 im dargestellten vertikalen Querschnitt typischerweise in einem Bereich von etwa 300 nm bis etwa 50 μm und typischer in einem Bereich von etwa 500 nm bis etwa 10 μm.
Gemäß der als Beispiel dienenden Ausführungsform hat der vertikale Graben 50 eine im Wesentlichen horizontale Bodenwand und im Wesentlichen vertikale Seitenwände. Es sei bemerkt, dass die Halbleitervorrichtung 100 typischerweise auf der Waferebene hergestellt wird. Demgemäß können mehrere Halbleitervorrichtungen 100 parallel hergestellt werden. Ferner kann jede der herzustellenden Halbleitervorrichtungen 100 mehrere Feldoxide aufweisen. Demgemäß können mehrere vertikale Gräben 50 parallel gebildet werden. Dies kann auch für die nachstehend erklärten Prozesse gelten.
Es sei ferner bemerkt, dass die Maske 18 vor oder nach dem Ätzen des ersten Grabens 50 entfernt werden kann.
Danach kann die erste Maske 17 entfernt werden. Eine thermische Oxidation des ersten Halbleitergebiets 3 kann ausgeführt werden, so dass eine thermische Oxidschicht 17' gebildet wird. Typischerweise hat die thermische Oxidschicht 17' eine maximale vertikale Ausdehnung, die größer ist als die vertikale Tiefe des ersten Grabens 50. Beispielsweise kann die thermische Oxidschicht 17' für einen ersten vertikalen Graben 50 mit einer vertikalen Ausdehnung von etwa 150 nm eine vertikale Ausdehnung von etwa 200 nm aufweisen. Die sich ergebende Halbleiterstruktur 100 ist in 5A dargestellt.
Danach wird die thermische Oxidschicht 17' typischerweise entfernt. Die sich ergebende Halbleiterstruktur 100 ist in 5B dargestellt. Gemäß dieser Prozesssequenz werden sich verengende und/oder abgerundete Seitenwände des ersten Grabens 50 gebildet. Gemäß anderen Ausführungsformen werden das Bilden und Abziehen der thermischen Oxidschicht 17' fortgelassen.
Danach wird eine zweite Maske auf dem ersten Halbleitergebiet 3 gebildet, die eine Öffnung aufweist, welche im vertikalen Querschnitt eine zweite horizontale Ausdehnung w₂ hat, die größer ist als die erste horizontale Ausdehnung w₁ des ersten Grabens 50, so dass der erste Graben 50 bei Betrachtung von oben innerhalb der Öffnung angeordnet ist. Diesem folgt ein anisotropes Ätzen des ersten Halbleitergebiets 3 durch die zweite Maske, um einen verbreiterten ersten Graben 51 zu bilden. Diese Prozesse werden typischerweise als STI-Prozesse (flache Grabenisolation) ausgeführt. Gemäß der als Beispiel dienenden Ausführungsform wird eine Hartmaskenschicht 9a auf dem ersten Halbleitergebiet 3 gebildet, wie in 6A dargestellt ist. Die Hartmaskenschicht 9a wird typischerweise als ein Stapel dielektrischer Schichten gebildet. Beispielsweise kann ein Stapel von Siliciumdioxid/Siliciumnitrid/Siliciumdioxid als Hartmaskenschicht 9a auf dem ersten Halbleitergebiet 3 gebildet werden. Danach kann eine Resistmaske 18a auf der Hartmaskenschicht 9a gebildet werden und verwendet werden, um eine Aussparung der Hartmaskenschicht 9a oberhalb des ersten vertikalen Grabens 50 zu bilden, so dass der erste Graben 50 vollkommen innerhalb der Aussparung bzw. Öffnung der Hartmaske 9a angeordnet ist, wenn von oben betrachtet wird. Gemäß der als Beispiel dienenden Ausführungsform wird der erste Graben 50 im Wesentlichen in Bezug auf die Öffnung der Hartmaskenschicht 9a zentriert, wenn von oben betrachtet wird. Gemäß anderen Ausführungsformen wird das Zentrum des ersten Grabens 50 in Bezug auf das Zentrum der Öffnung der Hartmaske 9a verschoben, wenn von oben betrachtet wird. Die zweite horizontale Ausdehnung w₂ der Öffnung der Hartmaske 9a im dargestellten vertikalen Querschnitt liegt typischerweise im Bereich von etwa 500 nm bis etwa 200 μm und typischer im Bereich von etwa 1 μm bis etwa 15 μm. Danach wird ein verbreiterter erster Graben 51 durch anisotropes Ätzen des ersten Halbleitergebiets 3 durch die die zweite Maske bildende Hartmaske 9a gebildet. Die sich ergebende Halbleiterstruktur 100 ist in 6B dargestellt.
Infolge des anisotropen Ätzens des ersten Halbleitergebiets 3 hat der verbreiterte erste Graben 51 in den dargestellten vertikalen Querschnitten drei im Wesentlichen horizontale Bodenwandabschnitte 92', 93' und 94' und im Wesentlichen vertikale äußere Seitenwände. Der vertikale Abstand D₂ zwischen der Hauptfläche 101 und den horizontalen Bodenwandabschnitten 92' und 94' entspricht der Ätztiefe des anisotropen Ätzprozesses durch die zweite Maske 9a. Der vertikale Abstand D₂ kann von etwa 100 nm bis etwa 1 μm und typischer von etwa 200 nm bis etwa 800 nm reichen. Der vertikale Abstand D₃ zwischen der Hauptfläche 101 und den zentralen horizontalen Bodenwandabschnitten 92' und 94' ist größer als der vertikale Abstand D₂ und entspricht der Summe der Ätztiefen beider anisotroper Ätzprozesse.
Danach wird ein dielektrisches Material, beispielsweise Siliciumoxid, aufgebracht, um den verbreiterten ersten Graben 51 aufzufüllen. Dies kann unter Verwendung eines CVD-Prozesses (chemische Dampfabscheidung) erreicht werden.
Danach wird zumindest das aufgebrachte dielektrische Material planarisiert, um eine isolierende Struktur 9 mit einer flachen und im Wesentlichen horizontalen Oberfläche zu bilden, auf der eine Elektrode zu bilden ist. Die sich ergebende Halbleiterstruktur ist in 7 dargestellt.
Das Planarisieren umfasst typischerweise einen CMP-Prozess (chemisch-mechanisches Polieren). Die Hartmaske 9a kann bei diesem Prozess als ein Stoppgebiet verwendet werden.
Abhängig von der Menge bzw. der Höhe eines Abschnitts des aufgebrachten dielektrischen Materials, das über die Hartmaske 9a vorsteht, kann das aufgebrachte dielektrische Material vor dem CMP-Prozess über und/oder neben dem verbreiterten Graben 51 teilweise zurückgeätzt werden. Für diesen Zweck kann eine dritte Maskenschicht auf der Hauptfläche 101 gebildet werden, die dritte Maskenschicht zumindest oberhalb des verbreiterten ersten Grabens 51 fortgenommen werden, um eine dritte Maske zu bilden, und das aufgebrachte dielektrische Material durch die dritte Maske geätzt werden.
Danach wird eine Elektrode auf der isolierenden Struktur 9, beispielsweise durch Aufbringen eines leitfähigen Materials und maskiertes Rückätzen, gebildet. Dementsprechend wird die Elektrode vom Halbleiterkörper isoliert und in vertikalen Querschnitten typischerweise im Wesentlichen stabförmig ausgebildet. Die Elektrode bildet typischerweise eine kombinierte Gate- und Feldelektrode.
Gemäß einer Ausführungsform werden die isolierende Struktur 9 und die Elektrode so gebildet, dass die isolierende Struktur einen Gatedielektrikumabschnitt 9a und einen Felddielektrikumabschnitt 9b aufweist. Der Gatedielektrikumabschnitt 9a bildet eine erste horizontale Grenzfläche 91 zumindest mit einem Abschnitt des ersten Halbleitergebiets 1, das ein Driftgebiet 3 bildet, und hat eine erste maximale vertikale Ausdehnung d₁ über der ersten horizontalen Grenzfläche 91 und zwischen der ersten horizontalen Grenzfläche 91 bzw. der Elektrode. Der Felddielektrikumabschnitt 9b bildet im vertikalen Querschnitt mit dem Driftgebiet 3 eine zweite horizontale Grenzfläche 92, eine dritte horizontale Grenzfläche 93 und eine vierte horizontale Grenzfläche 94, die in vertikaler Richtung unterhalb der Hauptfläche 101 angeordnet sind. Die zweite maximale vertikale Ausdehnung d₂ des Felddielektrikumabschnitts 9b oberhalb der zweiten horizontalen Grenzfläche 92 und zwischen der zweiten horizontalen Grenzfläche 92 bzw. der Elektrode 13 ist größer als die erste maximale vertikale Ausdehnung d₁. Die dritte maximale vertikale Ausdehnung d₃ des Felddielektrikumabschnitts 9b oberhalb der dritten horizontalen Grenzfläche 93 und zwischen der dritten horizontalen Grenzfläche 93 bzw. der Elektrode 13 ist größer als die zweite maximale vertikale Ausdehnung d₂.
Vor oder nach dem Bilden der isolierenden Struktur 9 werden typischerweise die folgenden Prozesse ausgeführt. Ein Bodygebiet eines zweiten Leitfähigkeitstyps kann neben der Hauptfläche 101 im ersten Halbleitergebiet 3 gebildet werden. Neben der Hauptfläche 101 kann ein Sourcegebiet oder ein Emittergebiet eines ersten Leitfähigkeitstyps, das eine höhere maximale Dotierungskonzentration hat als das Bodygebiet, im Bodygebiet gebildet werden. Im ersten Halbleitergebiet kann ein Feldstoppgebiet des ersten Leitfähigkeitstyps, das eine höhere maximale Dotierungskonzentration aufweist als das erste Halbleitergebiet, gebildet werden. Neben der Hauptfläche 101 kann ein Draingebiet des ersten Leitfähigkeitstyps mit einer höheren maximalen Dotierungskonzentration als das erste Halbleitergebiet 3 oder ein Kollektorgebiet des zweiten Leitfähigkeitstyps mit einer höheren maximalen Dotierungskonzentration als das erste Halbleitergebiet 3 im ersten Halbleitergebiet 3 gebildet werden. Dies kann durch jeweilige Implantationsprozesse und ein Eintreiben erreicht werden. Ferner können ein Zwischenschichtdielektrikum, eine erste und eine zweite Lastmetallisierung, eine Gatemetallisierung sowie jeweilige Durchkontakte auf der Hauptfläche 101 gebildet werden. Dementsprechend kann eine Feldeffekt-Halbleitervorrichtung, wie sie vorstehend mit Bezug auf die 1 bis 3 erklärt wurde, gebildet werden. Die Halbleitervorrichtung wird typischerweise so gebildet, dass sie eine laterale Leistungs-MOSFET-Struktur oder eine laterale Leistungs-IGBT-Struktur aufweist.
Gemäß einer Ausführungsform weist das Verfahren zum Erzeugen der lateralen Feldeffekt-Halbleitervorrichtung 100 folgende Schritte auf: Bereitstellen eines Halbleiterkörpers, der ein erstes Halbleitergebiet 1 eines ersten Leitfähigkeitstyps aufweist, das sich zu einer Hauptfläche 101 mit einer eine vertikale Richtung definierenden Normalenrichtung erstreckt, Bilden einer ersten Maske 17 auf der Hauptfläche 101, Bilden eines ersten Grabens 50 im ersten Halbleitergebiet 3 unter Verwendung der ersten Maske 17, so dass der erste Graben 50 in einem vertikalen Querschnitt eine erste horizontale Ausdehnung w₁ hat, Bilden einer zweiten Maske 9a auf dem ersten Halbleitergebiet 3, die eine Öffnung mit einer zweiten horizontalen Ausdehnung w₂ aufweist, die größer als die erste horizontale Ausdehnung w₁ ist, so dass der erste Graben 50 bei Betrachtung von oben innerhalb der Öffnung angeordnet ist, anisotropes Ätzen des ersten Halbleitergebiets 3 durch die zweite Maske 9a, um einen verbreiterten ersten Graben 51 zu bilden, Aufbringen eines dielektrischen Materials, um den verbreiterten ersten Graben 51 aufzufüllen, und Planarisieren des dielektrischen Materials, um eine isolierende Struktur 9 zu bilden.
Die 8A bis 9B zeigen ein Verfahren zum Bilden einer Halbleitervorrichtung 101 gemäß mehreren Ausführungsformen. Diese Figuren zeigen vertikale Querschnitte durch einen Halbleiterkörper während oder nach speziellen Verfahrensschritten. In einem ersten Prozess wird ein Halbleiterkörper, typischerweise ein Si-Wafer oder ein Si-Substrat, mit einer Hauptfläche 101 und einer entgegengesetzt zur Hauptfläche 101 angeordneten rückseitigen Fläche bereitgestellt. Die Normalenrichtung e_n der Hauptfläche 101 definiert eine vertikale Richtung e_n. Wie vorstehend mit Bezug auf 4A erklärt wurde, weist der Halbleiterkörper typischerweise ein erstes Halbleitergebiet 3 eines ersten Leitfähigkeitstyps auf, das sich bis zur Hauptfläche 101 erstreckt, und bildet mindestens ein Abschnitt des ersten Halbleitergebiets 3 ein Driftgebiet in der herzustellenden Halbleitervorrichtung. Ferner kann der Halbleiterkörper auf der Hauptfläche 101 mit einer abschirmenden Oxidschicht bedeckt sein. Die abschirmende Oxidschicht kann entfernt werden, und eine Hartmaskenschicht 9a wird typischerweise auf dem ersten Halbleitergebiet 3 gebildet. Dies kann ähnlich erfolgen wie vorstehend mit Bezug auf 6A erklärt wurde. Allerdings wird die Hartmaskenschicht 9a gemäß dieser Ausführungsform auf der flachen Hauptfläche 101 gebildet. Danach wird die Hartmaskenschicht 9a mit einer Aussparung versehen, um das erste Halbleitergebiet 3 beispielsweise unter Verwendung einer Resistmaske 18 freizulegen, um eine zweite Maske 9a mit einer zweiten Öffnung zu bilden, die eine zweite horizontale Ausdehnung w₂ hat. Die sich ergebende Halbleiterstruktur 110 ist in 8A dargestellt.
Danach wird eine erste Maske 18a, typischerweise eine Resistmaske, die eine erste Öffnung aufweist, die im vertikalen Querschnitt eine erste horizontale Ausdehnung w₁ hat, die kleiner als die zweite horizontale Ausdehnung w₂ ist, auf dem ersten Halbleitergebiet 3 bzw. der zweiten Maske 9a gebildet, so dass die erste Öffnung bei Betrachtung von oben innerhalb der zweiten Öffnung angeordnet ist.
Danach wird ein erster Graben 50 unter Verwendung der ersten Maske 18a, typischerweise durch einen anisotropen Ätzprozess, im ersten Halbleitergebiet 3 gebildet. Die sich ergebende Halbleiterstruktur 110 ist in 8B dargestellt. Die erste horizontale Ausdehnung w₁ und die zweite horizontale Ausdehnung w₂ können so gewählt werden, wie vorstehend mit Bezug auf die 4B, 6B erklärt wurde.
Danach wird die erste Maske 18a entfernt, um die zweite Maske 9a freizulegen.
Danach wird ein anisotroper Ätzprozess des ersten Halbleitergebiets 3 durch die zweite Maske 9a verwendet, um einen verbreiterten ersten Graben 51 zu bilden, wird ein dielektrisches Material aufgebracht, um den verbreiterten ersten Graben 51 aufzufüllen, und wird zumindest das dielektrische Material planarisiert, um eine isolierende Struktur 9 zu bilden. Diese Prozesse werden typischerweise wie vorstehend mit Bezug auf 7 erklärt ausgeführt. Die sich ergebende Halbleiterstruktur 110 ist in 9B dargestellt.
Die Halbleiterstruktur 110 ähnelt der in 7 dargestellten Halbleiterstruktur 100. Allerdings grenzt die dritte horizontale Grenzfläche 93, bei Betrachtung der Halbleiterstruktur 110 von oben, an die zweite horizontale Grenzfläche 92 und die vierte horizontale Grenzfläche 94 an.
Ferner können zumindest ein Bodygebiet, ein Bodykontaktgebiet, ein Sourcegebiet oder ein Emittergebiet, ein optionales Feldstoppgebiet und ein Draingebiet oder ein Kollektorgebiet zusätzlich gebildet werden, wie vorstehend mit Bezug auf 7 erklärt wurde. Ferner können ein Zwischenschichtdielektrikum, eine erste und eine zweite Lastmetallisierung und eine Gatemetallisierung sowie jeweilige Durchkontakte auf der Hauptfläche 101 der Halbleitervorrichtung 110 gebildet werden.
Die vorstehend mit Bezug auf die 4A bis 7 und 8A bis 9B erklärten Verfahren haben gemeinsam, dass ein verbreiterter Graben 51 unter Verwendung zweier anisotroper Ätzprozesse durch eine erste Maske und eine zweite Maske, die aufeinander ausgerichtet sind, gebildet wird. Insbesondere hat die erste Maske eine erste Öffnung und hat die zweite Maske eine zweite Öffnung und werden die erste Maske und die zweite Maske so gebildet, dass die erste Öffnung bzw. der durch die erste Öffnung geätzte erste Graben bei Betrachtung von oben innerhalb der zweiten Öffnung angeordnet ist. Gemäß den vorstehend mit Bezug auf die 4A bis 7 erklärten Ausführungsformen wird die erste Maske vor der Bildung der zweiten Maske entfernt. Gemäß den vorstehend mit Bezug auf die 8A bis 9B erklärten Ausführungsformen wird die erste Maske nach der Bildung der zweiten Maske gebildet und bedeckt die zweite Maske während des ersten anisotropen Ätzprozesses. Beide Prozesssequenzen ermöglichen das Bilden von Feldoxiden, die geeignet verdickt sind, um die Durchbruchspannung der Feldeffektstruktur zu erhöhen und/oder den Durchlasswiderstand der Feldeffektstruktur zu verringern. Ferner ermöglichen beide Prozesssequenzen das Bilden eines verdickten Feldoxids nur für die Feldeffektstruktur einer integrierten Halbleitervorrichtung, welche die höchste Nennsperrfähigkeit hat. Demgemäß können integrierte Halbleitervorrichtungen mit Strukturen unterschiedlicher Nennsperrfähigkeiten einfach und kostengünstig gebildet werden.

Claims

Verfahren zum Erzeugen einer lateralen Feldeffekt-Halbleitervorrichtung, umfassend: Bereitstellen eines Halbleiterkörpers (40), der ein erstes Halbleitergebiet (3) eines ersten Leitfähigkeitstyps aufweist, das sich zu einer Hauptfläche (101) mit einer eine vertikale Richtung definierenden Normalenrichtung erstreckt, Bilden, auf dem ersten Halbleitergebiet (3), einer ersten Maske (17, 18a), die eine erste Öffnung aufweist, welche in einem vertikalen Querschnitt eine erste horizontale Ausdehnung (w₁) hat, Bilden eines ersten Grabens (50) im ersten Halbleitergebiet (3) unter Verwendung der ersten Maske (17, 18a), Bilden, auf dem ersten Halbleitergebiet (3), einer zweiten Maske (18a, 17), die eine zweite Öffnung aufweist, welche im vertikalen Querschnitt eine zweite horizontale Ausdehnung (w₂) hat, die größer als die erste horizontale Ausdehnung (w₁) ist, anisotropes Ätzen des ersten Halbleitergebiets (3) durch die zweite Maske, um einen verbreiterten ersten Graben (51) zu bilden, Aufbringen eines dielektrischen Materials (9), um den verbreiterten ersten Graben zu füllen, und Planarisieren des dielektrischen Materials, um eine isolierende Struktur (9) zu bilden, wobei die erste Maske und die zweite Maske so gebildet werden, dass der erste Graben und/oder die erste Öffnung innerhalb der zweiten Öffnung angeordnet sind.
Verfahren nach Anspruch 1, wobei das Planarisieren mindestens einen der folgenden Schritte umfasst: einen CMP-Prozess, Bilden einer dritten Maskenschicht auf der Hauptfläche (101), Aussparen der dritten Maskenschicht zumindest oberhalb des verbreiterten ersten Grabens, und Rückätzen des dielektrischen Materials unter Verwendung der dritten Maske.
Verfahren nach Anspruch 1 oder 2, wobei beim Aufbringen des dielektrischen Materials Siliciumdioxid aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 3, wobei beim Bilden des ersten Grabens das erste Halbleitergebiet anisotrop geätzt wird.
Verfahren nach einem der Ansprüche 1 bis 4, welches ferner mindestens einen der folgenden Schritte umfasst: Bilden eines Bodygebiets (2) eines zweiten Leitfähigkeitstyps, das an das erste Halbleitergebiet angrenzt und benachbart zur Hauptfläche (101) ist, Bilden eines Sourcegebiets (1) oder eines Emittergebiets eines ersten Leitfähigkeitstyps, das an das Bodygebiet (2) angrenzt und benachbart zur Hauptfläche (101) ist, Bilden, im ersten Halbleitergebiet (3), eines Feldstoppgebiets des ersten Leitfähigkeitstyps, das eine höhere maximale Dotierungskonzentration aufweist als das erste Halbleitergebiet, Bilden eines Draingebiets (4) des ersten Leitfähigkeitstyps, das, benachbart zur Hauptfläche (101) ist, das eine höhere maximale Dotierungskonzentration aufweist als das erste Halbleitergebiet und an das erste Halbleitergebiet, das Feldstoppgebiet und/oder die isolierende Struktur (9) angrenzt, Bilden eines Kollektorgebiets des zweiten Leitfähigkeitstyps, das eine höhere maximale Dotierungskonzentration aufweist als das erste Halbleitergebiet und benachbart zur Hauptfläche (101) ist, und Bilden einer Elektrode (13) auf der isolierenden Struktur (9).
Verfahren nach Anspruch 5, wobei die Elektrode (13) so gebildet wird, dass sich die Elektrode (13) im vertikalen Querschnitt in horizontaler Richtung zumindest vom Sourcegebiet bis zu einer horizontalen Position erstreckt, an der die isolierende Struktur (9) eine maximale vertikale Ausdehnung hat, und/oder dass die Elektrode (13) mit der dritten horizontalen Grenzfläche (93) nur teilweise überlappt.
Verfahren nach Anspruch 5 oder 6, wobei die isolierende Struktur (9) so gebildet wird, dass die isolierende Struktur (9) aufweist: einen Gatedielektrikumabschnitt (9a), der eine erste horizontale Grenzfläche (91) zumindest mit dem ersten Halbleitergebiet bildet und eine erste maximale vertikale Ausdehnung (d₁) zwischen der ersten horizontalen Grenzfläche (91) und der Elektrode (13) aufweist, und einen Felddielektrikumabschnitt (9b), der mit dem ersten Halbleitergebiet eine zweite horizontale Grenzfläche (92, 94) und eine dritte horizontale Grenzfläche (93) bildet, wobei die zweite maximale vertikale Ausdehnung (d₂) des Felddielektrikumabschnitts (9b) zwischen der zweiten horizontalen Grenzfläche (92, 94) und der Elektrode (13) größer ist als die erste maximale vertikale Ausdehnung (d₁) und wobei die dritte maximale vertikale Ausdehnung des Felddielektrikumabschnitts (9b) zwischen der dritten horizontalen Grenzfläche (93) und der Elektrode (13) größer als die zweite maximale vertikale Ausdehnung (d₂) ist.
Verfahren nach einem der Ansprüche 1 bis 7, welches ferner vor dem Bilden der zweiten Maske mindestens einen der folgenden Schritte umfasst: Entfernen der ersten Maske, thermisches Oxidieren des ersten Halbleitergebiets, so dass eine Oxidschicht gebildet wird, die eine maximale vertikale Ausdehnung aufweist, die größer ist als die vertikale Tiefe des ersten Grabens, und Entfernen der Oxidschicht.
Verfahren nach einem der Ansprüche 1 bis 8, wobei das Bilden der zweiten Maske mindestens einen der folgenden Schritte aufweist: Bilden eines Hartmaskenstapels auf dem ersten Halbleitergebiet, und Bilden einer Resistmaske auf dem Hartmaskenstapel.
Verfahren nach einem der Ansprüche 1 bis 9, wobei die isolierende Struktur (9) so gebildet wird, dass die isolierende Struktur (9) mit dem ersten Halbleitergebiet (3) eine vierte horizontale Grenzfläche (94) bildet, die in vertikaler Richtung unter der ersten horizontalen Grenzfläche (91) angeordnet ist, und die dritte horizontale Grenzfläche (93) zwischen der zweiten horizontalen Grenzfläche (92) und der vierten horizontalen Grenzfläche (94) angeordnet ist.