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CN111902933A - 微电子组件 - Google Patents

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CN111902933A
CN111902933A CN201980021409.2A CN201980021409A CN111902933A CN 111902933 A CN111902933 A CN 111902933A CN 201980021409 A CN201980021409 A CN 201980021409A CN 111902933 A CN111902933 A CN 111902933A
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CN
China
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die
interconnect
conductive
interconnects
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980021409.2A
Other languages
English (en)
Inventor
A·A·埃尔谢尔比尼
F·艾德
J·M·斯旺
S·利夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

本文公开了微电子组件、相关的设备和方法。在一些实施例中，微电子组件可以包括：具有第一表面和相对的第二表面的封装衬底；嵌入在第一电介质层中的第一管芯，第一管芯具有第一表面和相对的第二表面，其中，第一管芯的第一表面通过第一互连耦合到封装衬底的第二表面；嵌入在第二电介质层中的第二管芯，第二管芯具有第一表面和相对的第二表面，其中，第二管芯的第一表面通过第二互连耦合到第一管芯的第二表面；以及嵌入在第三电介质层中的第三管芯，第三管芯具有第一表面和相对的第二表面，其中，第三管芯的第一表面通过第三互连耦合到第二管芯的第二表面。

Description

微电子组件
相关申请的交叉引用
本申请要求2018年6月14日提交的标题为“MICROELECTRONIC ASSEMBLIES(微电子组件)”的美国非临时专利申请No.16/008879的优先权的权益，该申请的全部内容通过引用并入本文中。
背景技术
集成电路(IC)管芯通常耦合到封装衬底以获得机械稳定性并且有助于连接到诸如电路板的其他部件。常规衬底可实现的互连间距受到制造、材料和热考虑等的约束。
附图说明
通过以下结合附图的具体实施方式，将容易理解实施例。为了有助于描述，相似的附图标记指示相似的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。
图1A是根据各种实施例的示例性微电子组件的侧视截面图。
图1B是根据各种实施例的包括在图1A的微电子组件中的管芯的俯视图。
图1C是根据各种实施例的包括在图1A的微电子组件中的管芯的仰视图。
图2A是根据各种实施例的微电子组件中的多个管芯的示例性布置的俯视图。
图2B是根据各种实施例的包括在图2A的示例性布置中的管芯的俯视图。
图3是根据各种实施例的示例性微电子组件的侧视截面图。
图4A-图4I是根据各种实施例的用于制造图3的微电子组件的示例性工艺中的各个阶段的侧视截面图。
图5是根据各种实施例的示例性微电子组件的侧视截面图。
图6A-图6F是根据各种实施例的用于制造图5的微电子组件的示例性工艺中的各个阶段的侧视截面图。
图7是根据各种实施例的示例性微电子组件的侧视截面图。
图8是根据本文公开的任何实施例的可以包括在微电子组件中的晶片和管芯的俯视图。
图9是根据本文公开的任何实施例的可以包括在微电子组件中的IC器件的截面侧视图。
图10是根据本文公开的任何实施例的可以包括微电子组件的IC器件组件的截面侧视图。
图11是根据本文公开的任何实施例的可以包括微电子组件的示例性电气设备的框图。
具体实施方式
本文公开了微电子组件以及相关的设备和方法。例如，在一些实施例中，微电子组件可以包括具有第一表面和相对的第二表面的封装衬底、具有第一表面和相对的第二表面的第一管芯、具有第一表面和相对的第二表面的第二管芯、以及具有第一表面和相对的第二表面的第三管芯，其中，第一管芯嵌入在第一电介质层中，并且其中，第一管芯的第一表面通过第一互连耦合到封装衬底的第二表面，其中，第二管芯嵌入在第二电介质层中，并且其中，第二管芯的第一表面通过第二互连耦合到第一管芯的第二表面，其中，第三管芯嵌入在第三电介质层中，并且其中，第三管芯的第一表面通过第三互连耦合到第二管芯的第二表面。
由于多管芯IC封装中的两个或更多个管芯的越来越小的尺寸、热约束和功率输送约束等，在这些管芯之间传递大量信号是具有挑战性的，相对于常规方法，本文公开的各种实施例可以帮助以较低成本、以改进的功率效率、以较高带宽和/或以较大设计灵活性实现多个IC管芯的可靠附接。本文公开的各种微电子组件可以展现出较好的功率输送和信号速度，同时相对于常规方法减小了封装的尺寸。本文公开的微电子组件对于计算机、平板计算机、工业机器人以及消费电子产品(例如，可穿戴设备)中的小且低轮廓的应用可以是特别有利的。
在以下具体实施方式中，参考形成其一部分的附图，其中相似的附图标记始终指示相似的部分，并且在附图中通过说明的的方式示出了可以实践的实施例。应当理解，可以利用其他实施例，并且可以在不脱离本公开的范围的情况下进行结构或逻辑改变。因此，以下具体实施方式不应被理解为限制意义的。
各种操作可以以对理解所要求保护的主题的最有帮助的方式被依次描述为多个离散的动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别地，这些操作可以不以所呈现的顺序执行。所描述的操作可以以与所描述的实施例不同的顺序来执行。在附加的实施例中，可以执行各种附加的操作，和/或可以省略所描述的操作。
为了本公开的目的，短语“A和/或B”意味着(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”意味着(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。附图不一定是按比例的。尽管许多附图示出了具有平坦壁和直角拐角的直线结构，但这仅仅是为了便于说明，并且使用这些技术制成的实际器件将展现出圆化的拐角、表面粗糙度和其他特征。
本描述使用短语“在实施例中”，其可以指代相同或不同实施例中的一个或多个。此外，如关于本公开的实施例所使用的术语“包含”、“包括”、“具有”等是同义的。如本文所使用的，“封装”和“IC封装”是同义的，如“管芯”和“IC管芯”一样。本文可以使用术语“顶部”和“底部”来解释附图的各种特征，但是这些术语仅仅是为了便于讨论，而不是暗示期望的或要求的取向。如本文所使用的，除非另外指明，否则术语“绝缘”意味着“电绝缘”。
当用于描述尺寸的范围时，短语“在X与Y之间”表示包括X和Y的范围。为了方便起见，短语“图4”可以用来指代图4A-图4I的图的集合，短语“图6”可以用来指代图6A-图6F的图的集合，等等。尽管本文可能以单数形式指代某些元件，但是这种元件可以包括多个子元件。例如，“绝缘材料”可以包括一种或多种绝缘材料。如本文所使用的，“导电接触部”可以指代导电材料(例如，金属)的用作不同部件之间的电接口的一部分；导电接触部可以凹入部件的表面、与部件的表面齐平、或从部件的表面延伸出去，并且可以采取任何合适的形式(例如，导电焊盘或插座，或导电线或过孔的一部分)。
图1A是根据各种实施例的微电子组件100的侧视截面图。微电子组件100可以包括耦合到具有多级互连的多层管芯子组件104的封装衬底102。如本文所使用的，术语“多层管芯子组件”可以指代具有三个或三个以上堆叠电介质层的复合管芯，其中一个或多个管芯嵌入在每一层中，并且导电互连和/或导电路径连接一个或多个管芯，包括非相邻层中的管芯。如本文所使用的，术语“多层管芯子组件”和“复合管芯”可以互换使用，如本文所使用的，术语“多级互连”可以指代在第一部件与第二部件之间的互连，其中第一部件和第二部件不在相邻层中，或者术语“多级互连”可以指代跨越一个或多个层的互连(例如，第一层中的第一管芯与第三层中的第二管芯之间的互连，或封装衬底与第二层中的管芯之间的互连)。如图1A所示，多层管芯子组件104可以包括三层。特别地，多层管芯子组件104可以包括具有管芯114-1和管芯114-4的第一层104-1、具有管芯114-2的第二层104-2、以及具有管芯114-3、管芯114-5和管芯114-6的第三层104-3。第一层104-1中的管芯114-1可以通过管芯到封装衬底(DTPS)互连150-1耦合到封装衬底102，可以通过管芯到管芯(DTD)互连130-1耦合到第二层104-2中的管芯114-2，并且可以通过多级(ML)互连152耦合到第三层104-3中的管芯114-3。封装衬底102的顶表面可以包括一组导电接触部146。管芯114-1、114-2及114-4可以包括在管芯的底表面上的一组导电接触部122以及在管芯的顶表面上的一组导电接触部124。管芯114-3、114-5、114-6可以包括在管芯的底表面上的一组导电接触部122。如对于管芯114-1所示，管芯114-1的底表面处的导电接触部122可以通过DTPS互连150-1电耦合并且机械耦合到封装衬底102的顶表面处的导电接触部146；管芯114-1的顶表面上的导电接触部124可以通过DTD互连130-1电耦合并且机械耦合到管芯114-2的底表面上的导电接触部122，并且进一步可以通过ML互连152电耦合并且机械耦合到管芯114-3的底表面上的导电接触部122。如对于管芯114-4所示，管芯114-4的底表面处的导电接触部122可以通过DTPS互连150-1电耦合并且机械耦合到封装衬底102的顶表面处的导电接触部146；管芯114-4的顶表面上的导电接触部124可以通过DTD互件130-1电耦合并且机械耦合到管芯114-2的底表面上的导电接触部122，并且进一步可以通过ML互连152电耦合并且机械耦合到管芯114-5的底表面上的导电接触部122。如对于管芯114-2所示，管芯114-2的底表面上的导电接触部122可以通过ML互连152电耦合并且机械耦合到封装衬底102的顶表面上的导电接触部146，并且可以通过DTD互连130-1电耦合并且机械耦合到管芯114-1和114-4的顶表面上的导电接触部124；管芯114-2的顶表面上的导电接触部124可以分别通过DTD互连130-1和130-2电耦合并且机械耦合到管芯114-3及114-5及114-6的底表面上的导电接触部122。如对于管芯114-3所示，管芯114-3的底表面上的导电接触部122可以进一步通过ML互连152电耦合并且机械耦合到管芯114-2的顶表面上的导电接触部124，并且电耦合并且机械耦合到封装衬底的顶表面上的导电接触部146。如对于管芯114-5所示，管芯114-5的底表面上的导电接触部122可以进一步通过ML互连152电耦合并且机械耦合到管芯114-4的顶表面上的导电接触部124。如对于管芯114-6所示，管芯114-6的底表面上的导电接触部122可以通过DTD互连130-2电耦合并且机械耦合到管芯114-2的顶表面上的导电接触部124。
例如，ML互连152可以由诸如铜、银、镍、金、铝或其他金属或合金的任何适当的导电材料形成。ML互连152可以使用任何合适的工艺形成，包括例如参考图4描述的工艺。在一些实施例中，本文公开的ML互连152可以具有100微米与300微米之间的间距。ML互连152可以在多层管芯子组件104的一个或多个管芯114之间和/或一个或多个管芯114与封装衬底102之间提供更直接的导电路径。ML互连的更直接的连接(即，更短的导电路径)可以通过增加带宽、通过减小电阻、通过降低寄生效应和/或通过更有效地将功率从封装衬底102输送到一个或多个管芯114来改进微电子组件的性能。
在一些实施例中，封装衬底102可以使用光刻限定的过孔封装工艺来形成。在一些实施例中，封装衬底102可以使用标准有机封装制造工艺来制造，并且因此封装衬底102可以采取有机封装的形式。在一些实施例中，封装衬底102可以是通过在电介质材料上层合或旋涂并且通过激光钻孔和镀敷来创建导电过孔和线，而形成在面板载体(例如，如图5所示)上的一组再分布层。在一些实施例中，可以使用诸如再分布层技术的任何合适的技术在可移动载体上形成封装衬底102。可以使用本领域中已知的用于制作封装衬底102的任何方法，并且为了简洁起见，本文将不进一步详细讨论这种方法。
在一些实施例中，封装衬底102可以是较低密度介质，并且管芯114(例如，管芯114-4)可以是较高密度介质或具有带有较高密度介质的区域。如本文所用的，术语“较低密度”和“较高密度”是相对术语，其指示较低密度介质中的导电路径(例如，包括导电互连、导电线和导电过孔)比较高密度介质中的导电路径更大和/或具有更大的间距。在一些实施例中，较高密度介质可以使用改良的半加成工艺或具有先进光刻(具有由先进激光或光刻工艺形成的小垂直互连特征)的半加成堆积工艺来制造，而较低密度介质可以是使用标准印刷电路板(PCB)工艺(例如，使用刻蚀化学成分来去除不需要的铜区域的标准减成工艺，并且具有由标准激光工艺形成的粗糙垂直互连特征)制造的PCB。在其他实施例中，可以使用诸如单镶嵌工艺或双镶嵌工艺的半导体制作工艺来制造较高密度介质。
如图1所示，管芯114-1的DTPS互连150-1可以具有与管芯114-4的DTPS互连150-2不同的间距。在一些实施例中，如管芯114-4上所示，DTPS互连150可以在相同的管芯上具有不同的间距。例如，管芯114-4的DTPS互连150-1可以具有与管芯114-4的DTPS互连150-2不同的间距。在另一示例中，顶表面上的管芯114-2可以具有DTD互连130-1，DTD互连130-1可以具有与相同表面上的DTD互连130-2不同的间距。在同一表面处具有不同间距的互连130的管芯114可以被称为混合间距管芯114。在一些实施例中，DTD互连可以具有5微米与200微米之间(例如，5微米与100微米之间)的间距。在一些实施例中，DTPS互连可以具有200微米与800微米之间(例如，300微米与600微米之间)的间距。
尽管图1A将管芯114-1、114-2及114-4示出为双侧管芯并且将管芯114-3、114-5及114-6示出为单侧管芯，但是管芯114可以为单侧或双侧管芯并且可以为单间距管芯或混合间距管芯。在一些实施例中，附加的部件可以设置在管芯114-3、114-5和/或114-6的顶表面上。诸如表面安装电阻器、电容器和/或电感器的附加的无源部件可以设置在封装衬底102的顶表面或底表面上，或者嵌入在封装衬底102中。在此上下文中，双侧管芯指代在两个表面上具有连接的管芯。在一些实施例中，双侧管芯可以包括穿硅过孔(TSV)以在两个表面上形成连接。双侧管芯的有源表面是含有一个或多个有源器件和大部分互连的表面，取决于设计和电气要求，该有源表面可以面向任一方向。
尽管图1A示出了在特定布置中的管芯114，但是管芯114可以在任何合适的布置中。例如，来自第三层104-3的管芯114-3可以在第一层104-1中的管芯114-1之上延伸重叠距离191，并且可以在第二层104-2中的管芯114-2之上延伸重叠距离193。重叠距离191、193可以是任何合适的距离。在一些实施例中，重叠距离191可以在0.5毫米与50毫米之间(例如，在0.75毫米与20毫米之间，或大约10毫米)。在一些实施例中，重叠距离193可以在0.25毫米与5毫米之间。
图1B是图1A的微电子组件100的管芯114-2的俯视图，其示出了“较粗糙”导电接触部124-1和“较精细”导电接触部124-2。微电子组件100的管芯114-2可以是单侧管芯(在管芯114-2仅在单一表面上具有导电接触部的意义上)，或者如图所示，可以是双侧管芯(在管芯114-2在两个表面(例如，顶表面和底表面)上具有导电接触部122、124的意义上)，并且可以是混合间距管芯(在管芯114-2具有带有不同间距的导电接触部124-1、124-2的组的意义上)。尽管图1B示出了导电接触部124-1、124-2以矩形阵列布置，但是导电接触部124-1、124-2可以以任何合适的图案(例如，三角形、六边形、矩形、导电接触部124-1、124-2之间的不同布置等)布置。例如，本文公开的导电接触部中的任何导电接触部(例如，导电接触部122、124和/或146)可以包括接合焊盘、焊料凸块、导电柱或任何其他合适的导电接触部。
图1C是图1A的微电子组件100的管芯114-2的仰视图，其示出了“较粗糙”导电接触部122-1和“较精细”导电接触部122-2。微电子组件100的管芯114-2可以是双侧管芯，如图所示，或者可以是单侧管芯，并且可以是混合间距管芯，如图所示，或者可以是单间距管芯。尽管图1C示出了导电接触部122-1、122-2以矩形阵列布置，但是导电接触部122-1、122-2可以以任何合适的图案(例如，三角形、六边形、矩形、导电接触部122-1、122-2之间的不同布置等)布置。
如上所述，在图1A的实施例中，管芯114-1可以在微电子组件100的局部区域中提供高密度互连布线。在一些实施例中，管芯114-1的存在可以支持不能完全直接附接到封装衬底102的精细间距半导体管芯(例如，管芯114-2、114-3及114-5)的直接芯片附接。特别地，如上所述，管芯114-1可以支持在封装衬底102中不能实现的迹线宽度和间隔。可穿戴和移动电子设备以及物联网(IoT)应用的激增正在推动电子器件系统尺寸的减小，但是PCB制造工艺的限制和使用期间热膨胀的机械后果已经意味着具有精细互连间距的芯片不能直接安装到PCB。本文公开的微电子组件100的各种实施例能够支持具有高密度互连的芯片和具有低密度互连的芯片，而不牺牲性能或可制造性。
图1A的微电子组件100还可以包括电路板(未示出)。封装衬底102可以通过封装衬底102的底表面处的第二级互连耦合到电路板。第二级互连可以是任何合适的第二级互连，包括用于球栅阵列布置的焊料球、引脚栅阵列布置中的引脚或连接盘栅阵列布置中的连接盘。例如，电路板可以是主板，并且可以具有附接到其的其他部件。电路板可以包括导电路径和其他导电接触部，以用于通过电路板路由电源、地和信号，如本领域已知的。在一些实施例中，第二级互连可以不将封装衬底102耦合到电路板，而是可以代替地将封装衬底102耦合到另一IC封装、中介层或任何其他合适的部件。在一些实施例中，多层管芯子组件可以不耦合到封装衬底102，而是可以代替地耦合到诸如PCB的电路板。
图1A的微电子组件100还可以包括底部填充材料127。在一些实施例中，底部填充材料127可以在相关联的DTPS互连150周围在管芯114中的一个或多个与封装衬底102之间延伸。在一些实施例中，底部填充材料127可以在相关联的DTD互连130周围在管芯114中的不同管芯之间延伸。底部填充材料127可以是诸如适当的环氧树脂材料的绝缘材料。在一些实施例中，底部填充材料127可以包括毛细管底部填充、非导电膜(NCF)或模制底部填充。在一些实施例中，底部填充材料127可以包括环氧树脂助焊剂，当形成DTPS互连150-1和150-2时，该环氧树脂助焊剂辅助将管芯114-1、114-4焊接到封装衬底102，并且然后聚合并且包封DTPS互连150-1和150-2。底部填充材料127可以被选择为具有可以减轻由微电子组件100中的不均匀热膨胀引起的管芯114与封装衬底102之间的应力或使该应力最小化的热膨胀系数(CTE)。在一些实施例中，底部填充材料127的CTE可以具有介于封装衬底102的CTE(例如，封装衬底102的电介质材料的CTE)与管芯114的CTE中间的值。
本文公开的DTPS互连150可以采取任何合适的形式。在一些实施例中，一组DTPS互连150可以包括焊料(例如，遭受热回流以形成DTPS互连150的焊料凸块或球)。包括焊料的DTPS互连150可以包括任何适当的焊料材料，例如铅/锡、锡/铋、共晶锡/银、三元锡/银/铜、共晶锡/铜、锡/镍/铜、锡/铋/铜、锡/铟/铜、锡/锌/铟/铋、或其他合金。在一些实施例中，一组DTPS互连150可以包括诸如各向异性导电膜或各向异性导电膏的各向异性导电材料。各向异性导电材料可以包括分散在非导电材料中的导电材料。在一些实施例中，各向异性导电材料可以包括嵌入在粘合剂或热固性粘附膜(例如，热固性联苯型环氧树脂或丙烯酸基材料)中的微观导电颗粒。在一些实施例中，导电颗粒可以包括聚合物和/或一种或多种金属(例如，镍或金)。例如，导电颗粒可以包括涂覆有镍的金或涂覆有银的铜，其进而被涂覆有聚合物。在另一示例中，导电颗粒可以包括镍。当各向异性导电材料未被压缩时，从材料的一侧到另一侧可能没有导电路径。然而，当各向异性导电材料被充分压缩时(例如，通过各向异性导电材料的任一侧上的导电接触部)，压缩的区域附近的导电材料可以彼此接触，以便在压缩的区域中形成从膜的一侧到另一侧的导电路径。
本文公开的DTD互连130可以采取任何合适的形式。DTD互连130可以具有比微电子组件中的DTPS互连150更精细的间距。在一些实施例中，一组DTD互连130的任一侧上的管芯114可以是未封装的管芯，和/或DTD互连130可以包括通过焊料附接到导电接触部124的小导电凸块(例如，铜凸块)。DTD互连130可能具有太精细的间距以至于不能直接耦合到封装衬底102(例如，太精细以至于不能用作DTPS互连150)。在一些实施例中，一组DTD互连130可以包括焊料。包括焊料的DTD互连130可以包括诸如上述材料中的任何材料的任何适当的焊料材料。在一些实施例中，一组DTD互连130可以包括诸如上述材料中的任何材料的各向异性导电材料。在一些实施例中，DTD互连130可以用作数据传输通道，而DTPS互连150可以用于电源线和地线等。
在一些实施例中，微电子组件100中的一些或全部的DTD互连130可以是金属到金属互连(例如，铜到铜互连、或镀敷的互连)。在这种实施例中，DTD互连130的任一侧上的导电接触部122、124可以被接合在一起(例如，在升高的压力和/或温度下)，而不使用中间焊料或各向异性导电材料。在一些实施例中，可以在金属到金属互连中使用焊料的薄盖以适应平面性，并且该焊料可以在处理期间变成金属间化合物。在利用混合接合的一些金属到金属互连中，电介质材料(例如，氧化硅、氮化硅、碳化硅或有机层)可以存在于接合在一起的金属之间(例如，在提供相关联的导电接触部124的铜焊盘或杆之间)。在一些实施例中，DTD互连130的一侧可以包括金属柱(例如，铜柱)，并且DTD互连的另一侧可以包括凹入在电介质中的金属接触部(例如，铜接触部)。在一些实施例中，金属到金属互连(例如，铜到铜互连)可以包括贵金属(例如，金)或其氧化物能导电的金属(例如，银)。在一些实施例中，金属-金属互连可以包括可以具有降低的熔点的金属纳米结构(例如，纳米棒)。金属到金属互连能够可靠地传导比其他类型的互连更高的电流；例如，当电流流动时，一些焊料互连可以形成易碎的金属间化合物，并且可以约束通过这种互连提供的最大电流以减轻机械故障。
在一些实施例中，微电子组件100中的一些或全部的DTD互连130可以是焊料互连，该焊料互连包括具有比包括在一些或全部的DTPS互连150中的焊料更高熔点的焊料。例如，当在形成DTPS互连150之前形成微电子组件100中的DTD互连130时(例如，如以下参考图4所讨论的)，基于焊料的DTD互连130可以使用较高温度的焊料(例如，具有高于200摄氏度的熔点)，而DTPS互连150可以使用较低温度的焊料(例如，具有低于200摄氏度的熔点)。在一些实施例中，较高温度的焊料可以包括：锡；锡和金；或锡、银和铜(例如，96.5％锡、3％银和0.5％铜)。在一些实施例中，较低温度的焊料可以包括锡和铋(例如，共晶锡铋)或者锡、银和铋。在一些实施例中，较低温度的焊料可以包括铟、铟和锡、或镓。
在本文公开的微电子组件100中，一些或全部的DTPS互连150可以具有比一些或全部的DTD互连130更大的间距。由于在一组DTD互连130的任一侧上的不同管芯114中的材料的类似性大于在一组DTPS互连150的任一侧上的管芯114与封装衬底102之间的类似性，所以DTD互连130可以具有比DTPS互连150更小的间距。特别地，管芯114和封装衬底102的材料成分的不同可能由于操作期间生成的热(以及在各种制造操作期间施加的热)而导致管芯114和封装衬底102的不同膨胀和收缩。为了减轻由这种不同膨胀和收缩(例如，开裂、焊料桥接等)引起的损坏，DTPS互连150可以形成为比DTD互连130更大并且相距更远，由于在DTD互连的任一侧上的管芯114对的更大的材料类似性，DTD互连可以经历更小的热应力。在一些实施例中，本文公开的DTPS互连150可以具有80微米与300微米之间的间距，而本文公开的DTD互连130可以具有7微米与100微米之间的间距。
尽管图1A示出了DTPS互连150、DTD互连130和ML互连152的特定数量和布置的，但是这些仅仅是说明性的，并且可以使用任何合适的数量和布置。例如，本文公开的互连(例如，DTPS、DTD和ML互连)可以由诸如铜、银、镍、金、铝或其他金属或合金的任何适当的导电材料形成。
多层管芯子组件104可以包括绝缘材料(例如，如本领域已知的，在多个层中形成的电介质材料)以形成多个层并且将一个或多个管芯嵌入在层中。在一些实施例中，多层管芯子组件的绝缘材料可以是电介质材料，例如有机电介质材料、阻燃4级材料(FR-4)、双马来酰亚胺三嗪(BT)树脂、聚酰亚胺材料、玻璃增强环氧树脂基体材料、或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。多层管芯子组件104可以包括穿过电介质材料的一个或多个ML互连(例如，包括导电过孔和/或导电柱，如图所示)。多层管芯子组件104可以具有任何合适的尺寸。例如，在一些实施例中，多层管芯子组件104的厚度可以在100μm与2000μm之间。多层管芯子组件104可以具有任何合适数量的层、任何合适数量的管芯、以及任何合适的管芯布置。例如，在一些实施例中，多层管芯子组件104可以具有在3层与20层之间的管芯。在一些实施例中，多层管芯子组件104可以包括具有2个与10个之间的管芯的层。
封装衬底102可以包括绝缘材料(例如，如本领域已知的，在多个层中形成的电介质材料)和穿过电介质材料的一个或多个导电路径(例如，包括导电迹线和/或导电过孔，如图所示)。在一些实施例中，封装衬底102的绝缘材料可以是电介质材料，例如有机电介质材料、阻燃4级材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧树脂基体材料、具有无机填充料的有机电介质或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。特别地，当使用标准PCB工艺形成封装衬底102时，封装衬底102可以包括FR-4，并且封装衬底102中的导电路径可以由通过FR-4的堆积层分离的图案化铜片形成。封装衬底102中的导电路径可以通过衬垫材料(例如粘附衬垫和/或阻挡衬垫，视情况而定)界定。
本文公开的管芯114可以包括绝缘材料(例如，如本领域已知的，在多层中形成的电介质材料)和通过绝缘材料形成的多个导电路径。在一些实施例中，管芯114的绝缘材料可以包括电介质材料，例如二氧化硅、氮化硅、氮氧化物、聚酰亚胺材料、玻璃增强环氧树脂基体材料、或低k或超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质、有机聚合物电介质、光可成像电介质、和/或基于苯并环丁烯的聚合物)。在一些实施例中，管芯114的绝缘材料可以包括半导体材料，例如硅、锗或III-V族材料(例如氮化镓)和一种或多种附加材料。例如，绝缘材料可以包括氧化硅或氮化硅。管芯114中的导电路径可以包括导电迹线和/或导电过孔，并且可以以任何合适的方式连接管芯114中的导电接触部中的任何导电接触部(例如，连接管芯114的同一表面上或不同表面上的多个导电接触部)。以下将参考图9讨论可以包括在本文公开的管芯114中的示例性结构，管芯114中的导电路径可以通过衬垫材料(例如粘附衬垫和/或阻挡衬垫，视情况而定)界定。
在一些实施例中，管芯114-1和/或管芯114-4可以包括导电路径，以将功率、地和/或信号路由到包括在微电子组件100中的一些其他管芯114/从这些其他管芯114路由功率、地和/或信号。例如，管芯114-1、114-4可以包括TSV，TSV包括诸如金属过孔的导电材料过孔，其通过阻挡氧化物与周围的硅或其他半导体材料隔离，或者管芯114-1、114-4可以包括其他导电路径，可以通过该其他导电路径在封装衬底102与管芯114-1、114-4“顶部上”(例如，在一个或多个上部层中)的一个或多个管芯114(例如，在图1A的实施例中，管芯114-2、管芯114-3、管芯114-5和/或管芯114-6)之间传送功率、地和/或信号。在一些实施例中，管芯114-1、114-4可以包括导电路径，以在管芯114-1、114-4的“顶部上”的管芯114中的不同管芯(例如，在图1A的实施例中，管芯114-2、管芯114-3、管芯114-5和/或管芯114-6)之间路由功率、地和/或信号。在一些实施例中，管芯114-1、114-4可以是在管芯114-1、114-4与包括在微电子组件100中的其他管芯114之间传递的信号的源和/或目的地。
在一些实施例中，管芯114-1可以不将功率和/或地路由到管芯114-2；相反，管芯114-2可以通过ML互连152直接耦合到封装衬底102中的功率和/或地线。通过允许管芯114-2经由ML互连152直接耦合到封装衬底102中的功率和/或地线，这种功率和/或地线不需要路由通过管芯114-1，从而允许管芯114-1制成得较小或包括更多有源电路或信号路径。
在一些实施例中，管芯114-1、114-4可以仅包括导电路径，并且可以不含有有源或无源电路。在其他实施例中，管芯114-1、114-4可以包括有源或无源电路(例如，晶体管、二极管、电阻器、电感器和电容器等)。在一些实施例中，管芯114-1、114-4可以包括一个或多个器件层，器件层包括晶体管(例如，如以下参考图9所讨论的)。当管芯114-1、114-4包括有源电路时，功率和/或地信号可以通过封装衬底102路由并且通过管芯114-1、114-4的底表面上的导电接触部122路由到管芯114-1、114-4。
微电子组件100的元件可以具有任何合适的尺寸。仅附图的子集被标记有表示尺寸的附图标记，但这仅是为了说明的清楚，并且本文公开的微电子组件100中的任何微电子组件可以具有拥有本文讨论的尺寸的部件。在一些实施例中，封装衬底102的厚度164可以在0.1毫米与3毫米之间(例如，在0.3毫米与2毫米之间、在0.25毫米与0.8毫米之间、或大约1毫米)。
图1A的微电子组件100的许多元件包括在附图的其他附图中；当讨论这些附图时，不再重复讨论这些元件，并且这些元件中的任何元件可以采取本文公开的任何形式。在一些实施例中，本文公开的微电子组件100中的单个微电子组件可以用作系统级封装(SiP)，其中包括具有不同功能的多个管芯114。在这种实施例中，微电子组件100可以被称为SiP。
图2A示出了其中多个管芯114A设置在中间管芯114B下方、多个管芯114C设置在中间管芯114B上方并且管芯114D完全设置在中间管芯114B上方(例如，以本文参考管芯114-6公开的方式)的布置。管芯114可以是相同的管芯或者可以是不同的管芯，并且可以包括任何合适的电路。例如，在一些实施例中，管芯114A、114C、114D可以是有源或无源管芯，并且管芯114B可以包括输入/输出电路、高带宽存储器和/或增强动态随机存取存储器(EDRAM)。管芯114A可以以本文参考管芯114-1公开的方式中的任何方式连接到封装衬底102(未示出)，并且通过本文公开的DTD互连中的任何DTD互连连接到中间管芯114B。管芯114C和114D可以通过本文公开的DTD互连的任何DTD互连连接到中间管芯114B。在图2A中，管芯114A与相邻管芯114C的边缘205和/或拐角207“重叠”。将管芯114A至少部分地放置在管芯114C之上可以减少布线拥塞并且可以通过使得管芯114A能够通过本文公开的ML互连中的任何ML互连连接到管芯114C来改进管芯的利用。管芯114A、114C和114D可以是单侧管芯或双侧管芯并且可以是单间距管芯或混合间距管芯。
图2B是管芯114B的俯视图，示出了具有“较粗糙”导电接触部124-3和“较精细”导电接触部124-4的混合间距管芯，其被布置成使“较精细”导电接触部124-4框住较粗糙导电接触部124-3。图2A示出了多层管芯的布置和管芯表面上的导电接触部的布置，然而，这些布置仅仅是示例性的，并且可以使用任何合适的布置。
在图1A的实施例中，多层管芯子组件104被示为具有三层。在本文公开的微电子组件100的一些实施例中，多层管芯子组件104可以具有多于三层。例如，图3示出了微电子组件100的实施例，其中多层管芯子组件104具有四层104-1、104-2、104-3、104-4。第一层104-1可以包括管芯114-1和114-4，并且第二层104-2可以包括管芯114-2，如以上参考图1A所讨论的。第三层104-3可以包括管芯114-3和114-5，如以上参考图1A所讨论的，其还可以包括在管芯114-3、114-5的顶表面上的导电接触部124，并且可以省略管芯114-6。第四层104-4可以包括管芯114-7、管芯114-8和管芯114-9，并且管芯114-7、114-8、114-9可以包括在管芯114-7、114-8、114-9的底表面上的导电接触部122。如对于管芯114-7所示，管芯114-7的底表面上的导电接触部122可以通过DTD互连130-1和130-2电耦合并且机械耦合到管芯114-3的顶表面上的导电接触部124。如对于管芯114-8所示，管芯114-8的底表面上的导电接触部122可以通过ML互连152电耦合并且机械耦合到管芯114-2的顶表面上的导电接触部124。如对于管芯114-9所示，管芯114-9的底表面上的导电接触部122可以通过DTD互连130-1和130-2电耦合并且机械耦合到管芯114-5的顶表面上的导电接触部124，并且可以通过ML互连152电耦合并且机械耦合到管芯114-4的顶表面上的导电接触部124。
可以使用任何合适的技术来制造本文公开的微电子组件。例如，图4A-图4I是根据各种实施例的用于制造图3的微电子组件100的示例性工艺中的各个阶段的侧视截面图。尽管以下参考图4A-图4I(以及表示制造过程的其他附图)讨论的操作以特定顺序示出，但是这些操作可以以任何合适的顺序执行。另外，尽管在图4A-图4I(以及表示制造工艺的其他附图)中示出了特定组件，但是以下参考图4A-图4I讨论的操作可以用于形成任何合适的组件。在一些实施例中，根据图4A-图4I的工艺制造的微电子组件100(例如，本文公开的微电子组件100中的任何微电子组件)可以具有作为焊料互连的DTPS互连150和作为非焊料互连(例如，金属到金属互连或各向异性导电材料互连)的DTD互连130。在图4A-图4I的实施例中，可以首先将管芯114组装成复合管芯，并且然后可以将复合管芯耦合到封装衬底102。该方法可以允许DTD互连130的形成中的更严格的公差，并且对于相对小的管芯114和具有三层或更多层的复合管芯可能是特别期望的。
图4A示出了在载体402的顶表面上形成导电柱434之后的包括载体402的组件400A。载体402可以包括用于在制造操作期间提供机械稳定性的任何合适的材料。导电柱434可以被设置以形成其中不存在导电柱434的一个或多个去填充(de-population)区域455。导电柱434可以采取本文公开的任何实施例的形式，并且可以使用任何合适的技术形成，所述技术例如光刻工艺或加成工艺(例如冷喷涂或3维印刷)。例如，可以通过在载体402的顶表面上沉积、曝光和显影光致抗蚀剂层来形成导电柱434。光致抗蚀剂层可以被图案化以形成导电柱形状的空腔。可以在图案化的光致抗蚀剂层中的开口中沉积诸如铜的导电材料以形成导电柱434。可以使用诸如电镀、溅射或化学镀的任何合适的工艺来沉积导电材料。可以去除光致抗蚀剂以暴露导电柱434。导电柱434可以包括任何合适的导电材料，例如，诸如铜的金属。导电柱434可以形成为具有大约等于层中的最厚管芯的厚度的厚度。在一些实施例中，管芯114-1和114-4可以具有相同的厚度。在一些实施例中，管芯114-1和114-4可以具有不同的厚度，并且导电柱可以具有等于较大厚度的厚度(例如，如图5所示)。在一些实施例中，在沉积光致抗蚀剂材料和导电材料之前，可以在载体的顶表面上形成种子层483。种子层483可以是包括铜的任何合适的导电材料。在去除光致抗蚀剂层之后，可以使用包括化学刻蚀等的任何合适的工艺去除种子层483。在一些实施例中，可以省略种子层。
导电柱434可以由诸如金属的任何合适的导电材料形成。在一些实施例中，导电柱434可以包括铜。导电柱434可以具有任何合适的尺寸并且可以跨越一个或多个层以形成ML互连。例如，在一些实施例中，单个导电柱434可以具有在1:1与4:1之间(例如，在1:1与3:1之间)的深宽比(高度:直径)。在一些实施例中，单个导电柱434可以具有在10微米与300微米之间的直径。在一些实施例中，单个导电柱434可以具有在50微米与400微米之间的直径。在一些实施例中，铜柱可以具有在10微米与300微米之间的高度。导电柱可以具有任何合适的截面形状，例如，正方形、三角形和椭圆形等。在一些实施例中，导电柱可以耦合到管芯114的顶表面以用于热传导目的。
图4B示出了在将管芯114-1、114-4放置在组件400A(图4A)的去填充区域455中之后的组件400B。可以使用诸如管芯附接膜(DAF)的任何合适的技术将管芯114放置在载体402上。管芯114可以包括在管芯114顶部上的提供改进的机械稳定性的非电材料层(未示出)或载体(未示出)。作为管芯114的非有源部分的非电材料层可以包括硅、陶瓷或石英、以及其他材料。可以使用任何合适的技术将非电材料层附接到管芯114，所述非电材料层包括例如释放层。例如，释放层(本文也称为去接合层)可以包括临时粘附剂或当暴露于热或光时释放的其他材料。可以使用任何合适的技术去除非电材料层，所述技术包括例如研磨、诸如反应离子刻蚀(RIE)或化学刻蚀的刻蚀，或者如果去接合层包括光反应性或热反应性材料，则施加光或热。载体可以包括任何合适的材料以提供机械稳定性。可以使用任何合适的技术将载体附接到管芯114，所述技术包括例如可去除的粘附剂。
图4C示出了在组件400B(图4B)的管芯114-1、114-4和导电柱434周围提供绝缘材料430之后的组件400C。在一些实施例中，绝缘材料430可以初始沉积在导电柱434和管芯114-1、114-4的顶部上和之上，然后被回抛光以暴露在管芯114-1、114-4的顶表面处的导电接触部124和导电柱434的顶表面。在一些实施例中，绝缘材料430是诸如具有无机二氧化硅颗粒的有机聚合物的模制材料。在一些实施例中，绝缘材料430是电介质材料。在一些实施例中，电介质材料可以包括有机电介质材料、阻燃4级材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧树脂基体材料、或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。可以使用包括层合、或缝隙涂覆和固化的任何合适的工艺形成电介质材料。如果形成电介质层以完全覆盖导电柱434和管芯114-1、114-4，则可以使用任何合适的技术(包括研磨或诸如湿法刻蚀、干法刻蚀(例如，等离子体刻蚀)的刻蚀、湿法喷砂或激光烧蚀(例如，使用准分子激光))来去除电介质层以暴露在管芯114-1、114-4的顶表面处的导电接触部124和导电柱434的顶表面。在一些实施例中，可以最小化绝缘层430的厚度以减少所要求的刻蚀时间。
图4D示出了在管芯114-1、114-4的顶表面处的导电接触部124上和在一个或多个导电柱434的顶表面上形成导电柱435之后的组件400D。导电柱435可以采用本文公开的任何实施例的形式，并且可以使用任何合适的技术(例如，如以上参考图4A所述)形成。可以设置导电柱435以形成其中不存在导电柱435的一个或多个去填充区域456。
图4E示出了在将管芯114-2放置在组件400D(图4D)的去填充区域456中并且将管芯114-2耦合到管芯114-1和114-4，使得管芯114-2的底表面上的导电接触部122可以耦合到管芯114-1和114-4的顶表面上的导电接触部124(经由DTD互连130-1)之后的组件400E。可以使用诸如本文公开的金属到金属附接技术、焊接技术或各向异性导电材料技术的任何合适的技术来形成组件400E的DTD互连130。可以使用诸如以上参考图4B所描述的任何合适的技术将管芯114-2放置在载体402上。在一些实施例中，可以在管芯114-2与管芯114-1、114-4之间施加底部填充材料，和/或可以将底部填充材料施加到DTD互连130。在一些实施例中，管芯可以包括预附接的NCF。
图4F示出了在组件400E(图4E)的管芯114-2和导电柱435周围提供绝缘材料431之后的组件400F。绝缘材料431可以如以上参考图4C所描述而形成。
图4G示出了通过重复图4D-图4F中描述的工艺在组件400F上形成另一层之后的组件400G。如图4G所示，可以通过在管芯114-2的顶表面处的导电接触部124上和在一个或多个导电柱435的顶表面上形成导电柱436，放置管芯114-3、114-5并且经由DTD互连将管芯114-3、114-5耦合到管芯114-2，并且在管芯114-3、114-5和导电柱436周围提供绝缘材料432，来形成组件400G。管芯114-3可以通过ML互连152耦合到管芯114-1，并且管芯114-5可以通过ML互连152耦合到管芯114-4。
图4H示出了通过重复图4E-图4F中描述的工艺在组件400G上形成另一层之后的组件400H。如图4H所示，可以通过放置管芯114-7、114-8、114-9并且在管芯周围提供绝缘材料433来形成组件400H。管芯114-7可以通过DTD互连130-1、130-2耦合到管芯114-3。管芯114-8可以通过ML互连152耦合到管芯114-2。管芯114-9可以通过DTD互连130-1、130-2耦合到管芯114-5，并且可以通过ML互连152耦合到管芯114-4。通过重复如关于图4D-图4F描述的工艺，可以构建复合管芯的附加层。
图4I示出了在去除载体402并且将复合管芯单个化之后的组件400I。在单个化之前或之后，可以视情况而执行进一步的操作(例如，沉积模制材料、附接散热器、沉积阻焊层、附接用于耦合到封装衬底或电路板的焊球，等等)。尽管组件400I在管芯114-1和114-4的底表面上具有导电接触部122以用于电耦合到封装衬底或电路板，但是在一些实施例中，管芯114-7、114-8和/或114-9可以包括顶表面上的导电接触部，使得组件可以被反转或“翻转”并且经由管芯114-7、114-8和/或144-9的顶表面上的互连耦合到封装衬底或电路板。
在本文公开的微电子组件100的一些实施例中，多层管芯子组件104可以包括再分布层(RDL)148，在本文中也称为封装衬底部分。例如，图5示出了微电子组件100的实施例，其中多层管芯子组件104具有四层104-1、104-2、104-3、104-4、以及在第二层104-2与第三层104-3之间的RDL。第一层104-1可以包括管芯114-1和114-4，并且第二层104-2可以包括管芯114-2，如以上参考图3所讨论的。第三层104-3可以包括管芯114-3和114-10，管芯114-3和114-10可以包括在管芯114-3、114-10的底表面上的导电接触部122和在管芯114-3、114-10的顶表面上的导电接触部124。如对于管芯114-3所示，管芯114-3的底表面上的导电接触部122可以通过管芯到RDL(DTRDL)互连155-1、155-2电耦合并且机械耦合到RDL 148的顶表面上的导电接触部174。如对于管芯114-10所示，管芯114-10的底表面上的导电接触部122可以通过DTRDL互连155-2、155-3电耦合并且机械地耦合到RDL 148的顶表面上的导电接触部174。任何合适的技术可以用于形成本文公开的DTRDL互连155，所述技术例如镀敷技术、焊接技术、或各向异性导电材料技术。第四层104-4可以包括管芯114-11、管芯114-12及管芯114-13，并且管芯114-11、114-12、114-13可以包括在管芯114-11、114-12、114-13的底表面上的导电接触部122。如对于管芯114-11所示，管芯114-11的底表面上的导电接触部122可以通过DTD互连130-1和130-2电耦合并且机械耦合到管芯114-3的顶表面上的导电接触部124。如对于管芯114-12所示，管芯114-12的底表面上的导电接触部122可以通过ML互连152电耦合并且机械耦合到RDL 148的顶表面上的导电接触部174。如对于管芯114-13所示，管芯114-13的底表面上的导电接触部122可以通过DTD互连130-1和130-2电耦合并且机械耦合到管芯114-10的顶表面上的导电接触部124，并且可以通过ML互连152电耦合并且机械耦合到RDL 148的顶表面上的导电接触部174。
尽管图5示出了具有单个RDL的多层管芯子组件104，但任何数量的RDL可以包括在复合管芯中并且可以定位在任何管芯层之间。在一些实施例中，微电子组件可以包括在具有导电柱的层上方的RDL，以提供附加的布线能力。可以使用任何合适的技术来形成RDL148，所述技术例如以上参考图1A的封装衬底102的形成所讨论的技术中的任何技术。在一些实施例中，作为形成RDL 148的近端导电接触部174的部分，形成RDL 148可以包括用金属或其他导电材料镀敷管芯114-1的导电接触部122；因此，在管芯114-3、114-10与RDL 148之间的DTPS互连150-4可以是镀敷的互连。然后，根据本文公开的技术中的任何技术，包括作为焊料互连的DTPS互连150和作为非焊料互连(例如，镀敷的互连)的DTPS互连150，可以将管芯114-3和114-10附接到RDL 148的顶表面。
在本文公开的微电子组件100的一些实施例中，包括在多层管芯子组件104中的管芯114可以具有不同的厚度。例如，如图5中所示，管芯114-10可以具有小于管芯114-3的厚度167的厚度165，并且管芯114-11、114-12、114-13可以具有大于管芯114-3的厚度167的厚度169。尽管图5示出了具有相同厚度的管芯114-11、114-12、114-13，但是管芯114可以具有任何合适的厚度并且可以具有变化的厚度。在一些实施例中，由于更大的管芯厚度可以提供增大的机械强度和支持，所以顶部层中的管芯的厚度可以大于除顶部层之外的层中的管芯的厚度，以防止在单个化期间发生破损。在一些实施例中，为了热和/或电气的目的，管芯114可以被制成得更厚或更薄。
图6A-图6F是根据各种实施例的用于制造图5的微电子组件100的示例性工艺中的各个阶段的侧视截面图。图6A示出在载体602的顶表面上形成导电柱634之后的包括载体602的组件600A。载体402可以包括任何合适的材料，以在制造操作期间提供机械稳定性，如以上参考图4所述。导电柱634可以被设置成形成其中不存在导电柱634的一个或多个去填充区域655。导电柱634可以采取本文公开的任何实施例的形式，并且可以使用任何合适的技术形成，例如，如以上参考图4所述。
图6B示出了在将管芯114-1、114-4放置在组件600A(图6A)的去填充区域655中，并且在组件600A(图6A)的管芯114-1、114-4和的导电柱634周围提供绝缘材料630之后的组件600B。可以使用任何合适的技术将管芯114放置在载体602上，并且可以使用任何合适的技术提供绝缘材料，诸如以上参考图4所述。
图6C示出了在组件600B上形成第二管芯层之后的组件600C。可以通过在管芯114-1、114-4的顶表面处的导电接触部124上和在一个或多个导电柱634的顶表面上形成导电柱635，放置管芯114-2，并且在管芯114-2和导电柱635周围提供绝缘材料631，来形成第二管芯层。导电柱635可以采取本文公开的任何实施例的形式，并且可以使用任何合适的技术(例如，如以上参考图4所述)形成。管芯114-2可以通过DTD互连130-2耦合到管芯114-1、114-4并且耦合到导电柱634，如上文参照图4所述。
图6D示出了在组件600C上形成RDL 648之后的组件600D。RDL 148可以使用任何合适的技术来制造，所述技术例如PCB技术或再分布层技术。RDL 648可以包括在RDL 648的底表面上的导电接触部672和在RDL 648的顶表面上的导电接触部674。
图6E示出了在组件600D上形成第三管芯层之后的组件600E。可以通过在RDL 648的顶表面上的导电接触部674上形成导电柱636，放置并且耦合管芯114-3和114-10，以及在管芯114-3、114-10和导电柱636周围提供绝缘材料632，来形成第三管芯层。导电柱635可以采取本文公开的任何实施例的形式，并且可以使用任何合适的技术(例如，如以上参考图4所述)形成。如以上参考图5所述，管芯114-3和114-10可以通过DTRDL互连155-1、155-2和155-3耦合到RDL 648的顶表面上的导电接触部174。
图6F示出了通过重复图6C和/或图4D-图4F中所述的工艺而在组件600E上形成第四管芯层之后的组件600F。如图6F所示，可以通过放置并且耦合管芯114-11、114-12和114-13，并且在管芯114-11、114-12、114-13周围提供绝缘材料来形成组件600F。管芯114-11可以通过DTD互连130-1、130-2耦合到管芯114-3，管芯114-12可以通过ML互连152耦合到RDL648，并且管芯114-13可以通过DTD互连130-1、130-2耦合到管芯114-10并且通过ML互连152耦合到RDL 648。通过重复如关于图6A-图6F所述的工艺，可以构建附加的管芯层和/或RDL。尽管图6将组件600示出为单一的多层管芯组件，但是可以在载体602上形成多个组件，该多个组件从载体602去除，并且然后被单个化。组件600F可以从载体602去除，并且可以视情况而执行进一步的操作(例如，附接到封装衬底102等)。
在本文公开的微电子组件100的一些实施例中，多层管芯子组件104可以包括嵌入封装衬底部分149中的管芯114。例如，图7示出了微电子组件100的实施例，其中多层管芯子组件104具有六个管芯层104-1、104-2、104-3、104-4、104-5、104-6，并且两层(例如，第一层104-1和第四层104-4)可以包括封装衬底部分149。封装衬底部分149可以包括在封装衬底部分149的底表面上的导电接触部172和在封装衬底部分149的顶表面上的导电接触部174。可以使用任何合适的技术来形成封装衬底部分149，所述技术包括例如无凸块堆积层技术、基于载体的板级无芯封装衬底制造技术、或嵌入式板级接合技术。在一些实施例中，作为在封装衬底部分149的顶表面上形成近端导电接触部174的部分，形成封装衬底部分149可以包括用金属或其他导电材料镀敷管芯114的顶表面上的导电接触部124；因此，在管芯114与封装衬底部分149之间的DTPS互连150可以是镀敷的互连。
如图7所示，第一层104-1可以包括嵌入在封装衬底部分149-1中的管芯114-14。管芯114-14可以通过DTPS互连150-1、150-2耦合到封装衬底102。第二层104-2可以包括管芯114-15和114-16。管芯114-15可以通过DTPS互连150-1耦合到封装衬底部分149-1并且通过DTD互连130-2耦合到管芯114-14。管芯114-16可以通过DTPS互连150-1耦合到封装衬底部分149-1并且可以通过DTD互连130-2耦合到管芯114-14。第三层104-3可以包括管芯114-17、114-18和114-19。管芯114-17可以通过DTD互连130-1、130-2耦合到管芯114-15。管芯114-18可以通过ML互连152耦合到管芯114-14。管芯114-19可以通过DTD互连130-1、130-2耦合到管芯114-16并且通过ML互连152耦合到封装衬底部分149-1。第四层104-4可以包括嵌入在封装衬底部分149-2中的管芯114-20。管芯114-20可以通过DTD互连130-2耦合到管芯114-17和114-19。第五层104-5可以包括管芯114-21和114-22。管芯114-21可以通过DTPS互连150-1耦合到封装衬底部分149-2，并且可以通过DTD互连130-2耦合到管芯114-20。管芯114-22可以通过DTD互连130-2耦合到管芯114-20，并且可以通过DTPS互连150-1耦合到封装衬底部分149-2。第六层104-6可以包括管芯114-23、114-24和114-25。管芯114-23可以通过DTD互连130-1、130-2耦合到管芯114-21。管芯114-24可以通过ML互连152耦合到管芯114-20。管芯114-25可以通过DTD互连130-1、130-2耦合到管芯114-22，并且可以通过ML互连152耦合到封装衬底部分149-2。DTPS互连150、DTD互连130和ML互连152可以是本文公开的相应互连中的任何互连。
尽管图7示出了管芯、互连和封装衬底部分的特定数量和布置，但是可以使用任何数量和布置的管芯、互连和封装衬底部分，并且管芯、互连和封装衬底部分还可以包括一个或多个RDL。
本文公开的微电子组件100可以用于任何合适的应用。例如，在一些实施例中，微电子组件100可以用于提供用于现场可编程门阵列(FPGA)收发器和III-V放大器的超高密度和高带宽互连。
更一般地，根据一些常规方法，本文公开的微电子组件100可以允许不同种类的功能电路的“块”分布到管芯114中的不同管芯中，而不是使所有电路包括在单一的大管芯中。在一些这种常规方法中，单一的大管芯将包括所有这些不同电路以实现电路之间的高带宽、低损耗通信，并且可以选择性地禁用这些电路中的一些或全部电路以调整大管芯的能力。然而，因为微电子组件100的ML互连152和/或DTD互连130可以允许管芯114中的不同管芯之间和管芯114中的不同管芯与封装衬底102之间的高带宽、低损耗通信，所以不同电路可以分布到不同管芯114中，从而通过允许容易地交换不同管芯114(例如，使用不同制作技术形成的管芯114)以实现不同功能性而减少制造总成本、改进成品率并增加设计灵活性。
在另一示例中，微电子组件100中的包括有源电路的管芯114-2可以用于提供在其他管芯114之间(例如，在各种实施例中，在管芯114-1与114-4之间，或在管芯114-1与114-3之间)的“有源”桥。在另一示例中，微电子组件100中的管芯114-1可以是处理器件(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)，并且管芯114-2可以包括高带宽存储器、收发器电路和/或输入/输出电路(例如，双数据速率传输电路、外围部件互连快速电路等)。在一些实施例中，管芯114-1可以包括用以与高带宽存储器管芯114-2接口连接的一组导电接触部124、用以与输入/输出电路管芯114-2接口连接的不同的一组导电接触部124等。特定的高带宽存储器管芯114-2、输入/输出电路管芯114-2等可以被选择用于手头的应用。
在另一示例中，微电子组件100中的管芯114-2可以是高速缓存存储器(例如，三级高速缓存存储器)，并且一个或多个管芯114-1、114-4、114-3和/或114-5可以是共享管芯114-2的高速缓存存储器的处理器件(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)。
在另一示例中，管芯114可以是单一的硅衬底，或者可以是诸如存储器堆叠层的复合管芯。
本文公开的微电子组件100可以包括在任何合适的电子部件中。图8-图11示出了可以包括本文公开的微电子组件100中的任何微电子组件或被包括在本文公开的微电子组件100中的任何微电子组件中的装置的各种示例。
图8是可以包括在本文公开的微电子组件100中的任何微电子组件中(例如，作为管芯114中的任何合适的管芯)的晶片1500和管芯1502的俯视图。晶片1500可以由半导体材料构成，并且可以包括具有形成在晶片1500的表面上的IC结构的一个或多个管芯1502。管芯1502中的每一个可以是包括任何合适IC的半导体产品的重复单元。在半导体产品的制作完成之后，晶片1500可以经历单个化工艺，其中管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以是本文公开的管芯114中的任何管芯。管芯1502可以包括一个或多个晶体管(例如，以下讨论的图9的晶体管1640中的一些)、用于将电信号路由到晶体管的支持电路、无源部件(例如，信号迹线、电阻器、电容器或电感器)和/或任何其他IC部件。在一些实施例中，晶片1500或管芯1502可以包括存储器器件(例如，随机存取存储器(RAM)器件，例如静态RAM(SRAM)器件、磁性RAM(MRAM)器件、电阻RAM(RRAM)器件、导电桥接RAM(CBRAM)器件等)、逻辑器件(例如，AND、OR、NAND或NOR门)或任何其他合适的电路元件。这些器件中的多个器件可以组合在单一的管芯1502上。例如，由多个存储器器件形成的存储器阵列可以形成在与处理器件(例如，图11的处理装器件802)或被配置为将信息存储在存储器器件中或执行存储在存储器阵列中的指令的其他逻辑单元相同的管芯1502上。可以使用管芯到晶片组件技术来制造本文公开的微电子组件100中的各种微电子组件，在管芯到晶片组件技术中，一些管芯114被附接到包括管芯114中的其他管芯的晶片1500，并且随后晶片1500被单个化。
图9是可以包括在本文公开的微电子组件100中的任何微电子组件中(例如，在管芯114中的任何管芯中)的IC器件1600的截面侧视图。IC器件1600中的一个或多个可以包括在一个或多个管芯1502(图8)中。IC器件1600可以形成在管芯衬底1602(例如，图8的晶片1500)上，并且可以被包括在管芯(例如，图8的管芯1502)中。管芯衬底1602可以是由半导体材料系统构成的半导体衬底，半导体材料系统包括例如n型或p型材料系统(或两者的组合)。管芯衬底1602可以包括例如使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些实施例中，管芯衬底1602可以使用可以与硅组合或可以不与硅组合的替代材料形成，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI族、III-V族或IV族的其他材料也可以用于形成管芯衬底1602。尽管此处描述了可以形成管芯衬底1602的材料的几个示例，但是可以使用可以用作IC器件1600的基底的任何材料。管芯衬底1602可以是单个化的管芯(例如，图8的管芯1502)或晶片(例如，图8的晶片1500)的一部分。
IC器件1600可以包括设置在管芯衬底1602上的一个或多个器件层1604。器件层1604可以包括形成在管芯衬底1602上的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层1604可以包括例如一个或多个源极和/或漏极(S/D)区域1620、用于控制晶体管1640中在S/D区域1620之间的电流流动的栅极1622、以及用于向/从S/D区域1620路由电信号的一个或多个S/D接触部1624。晶体管1640可以包括诸如器件隔离区域、栅极接触部等的为了清楚起见而未描绘的附加特征。例如，晶体管1640不限于图9中描绘的类型和构造，并且可以包括诸如平面晶体管、非平面晶体管或者两者的组合的各种各样的其他类型和构造。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的FinFET晶体管以及诸如纳米带和纳米线晶体管的环绕或全环绕栅极晶体管。
每个晶体管1640可以包括由至少两层形成的栅极1622、栅极电介质和栅极电极。栅极电介质可以包括一层或层的堆叠层。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用在栅极电介质中的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当使用高k材料时，可以对栅极电介质进行退火工艺以改进其质量。
栅极电极可以形成在栅极电介质上，并且可以包括至少一个p型功函数金属或n型功函数金属，这取决于晶体管1640将是p型金属氧化物半导体(PMOS)晶体管还是n型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，栅极电极可以由两个或更多个金属层的堆叠层组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。为了其他目的，可以包括诸如阻挡层的其他的金属层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)以及以下参考NMOS晶体管讨论的金属中的任何金属(例如，用于功函数调节)。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)以及以上参考PMOS晶体管讨论的金属中的任何金属(例如，用于功函数调节)。
在一些实施例中，当沿着源极-沟道-漏极方向观察晶体管1640的截面时，栅极电极可以由U形结构组成，该U形结构包括基本上平行于管芯衬底1602的表面的底部部分和基本上垂直于管芯衬底1602的顶表面的两个侧壁部分。在其他实施例中，形成栅极电极的金属层中的至少一个可以简单地是基本上平行于管芯衬底1602的顶表面的平面层，并且不包括基本上垂直于管芯衬底1602的顶表面的侧壁部分。在其他实施例中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面非U形层的顶部上的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔物可以形成在栅极堆叠层的相对侧上以夹住栅极堆叠层。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅的材料形成。形成侧壁间隔物的工艺在本领域中是公知的，并且一般地包括沉积和刻蚀工艺步骤。在一些实施例中，可以使用多个间隔物对；例如，可以在栅极堆叠层的相对侧上形成两对、三对或四对侧壁间隔物。
S/D区域1620可以形成在管芯衬底1602内、与每个晶体管1640的栅极1622相邻。例如，S/D区域1620可以使用注入/扩散工艺或刻蚀/沉积工艺形成。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到管芯衬底1602中以形成S/D区域1620。激活掺杂剂并使它们进一步扩散到管芯衬底1602中的退火工艺可以跟在离子注入工艺之后。在后一工艺中，可以首先刻蚀管芯衬底1602以在S/D区域1620的位置处形成凹陷。然后，可以进行外延沉积工艺，以用用于制作S/D区域1620的材料填充凹陷。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制作S/D区域1620。在一些实施例中，可以用诸如硼、砷或磷的掺杂剂原位掺杂外延沉积的硅合金。在一些实施例中，可以使用诸如锗或III-V族材料或合金的一种或多种替代半导体材料来形成S/D区域1620。在其他实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区域1620。
诸如功率和/或输入/输出(I/O)信号的电信号可以通过设置在器件层1604上的一个或多个互连层(在图9中示出为互连层1606-1610)路由到器件层1604的器件(例如，晶体管1640)和/或从器件层1604的器件(例如，晶体管1640)路由所述电信号。例如，器件层1604的导电特征(例如，栅极1622和S/D接触部1624)可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC器件1600的金属化堆叠层(也称为“ILD堆叠层”)1619。
互连结构1628可以被布置在互连层1606-1610内，以根据各种各样的设计来路由电信号；特别地，该布置不限于图9中描绘的互连结构1628的特定构造。尽管图9中描绘了特定数量的互连层1606-1610，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的IC器件。
在一些实施例中，互连结构1628可以包括填充有诸如金属的导电材料的线1628a和/或过孔1628b。线1628a可以被布置成在与管芯衬底1602的其上形成有器件层1604的表面基本上平行的平面的方向上路由电信号。例如，线1628a可以在从图9的视角来看的页面内和页面外的方向上路由电信号。过孔1628b可以被布置成在与管芯衬底1602的其上形成有器件层1604的表面基本上垂直的平面的方向上路由电信号。在一些实施例中，过孔1628b可以将不同互连层1606-1610的线1628a电耦合在一起。
互连层1606-1610可以包括设置在互连结构1628之间的电介质材料1626，如图9所示。在一些实施例中，设置在互连层1606-1610中的不同互连层的中的互连结构1628之间的电介质材料1626可以具有不同的成分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的成分可以是相同的。
第一互连层1606(称为金属1或“M1”)可以直接形成在器件层1604上。在一些实施例中，第一互连层1606可以包括线1628a和/或过孔1628b，如图所示。第一互连层1606的线1628a可以与器件层1604的接触部(例如，S/D接触部1624)耦合。
第二互连层1608(称为金属2或“M2”)可以直接形成在第一互连层1606上。在一些实施例中，第二互连层1608可以包括过孔1628b以将第二互连层1608的线1628a与第一互连层1606的线1628a耦合。尽管为了清楚起见，线1628a和过孔1628b在结构上用每个互连层内(例如，在第二互连层1608内)的线勾画，但是在一些实施例中，线1628a和过孔1628b可以在结构上和/或在材料上相接(例如，在双镶嵌工艺期间同时填充)。
根据结合第二互连层1608或第一互连层1606描述的类似技术和构造，第三互连层1610(称为金属3或“M3”)(以及根据需要的附加互连层)可以连续地形成在第二互连层1608上。在一些实施例中，在IC器件1600中的金属化堆叠层1619中“处于较高位置”(即，更远离器件层1604)的互连层可以较厚。
IC器件1600可以包括阻焊材料1634(例如，聚酰亚胺或类似材料)和形成在互连层1606-1610上的一个或多个导电接触部1636。在图9中，导电接触部1636被示出为采取接合焊盘的形式。导电接触部1636可以与互连结构1628电耦合并且被配置成将(一个或多个)晶体管1640的电信号路由到其他外部器件。例如，焊料接合部可以形成在一个或多个导电接触部1636上，以将包括IC器件1600的芯片与另一部件(例如，电路板)机械地和/或电耦合。IC器件1600可以包括附加的或替代的结构，以路由来自互连层1606-1610的电信号；例如，导电接触部1636可以包括将电信号路由到外部部件的其他相类似特征(例如，杆)。导电接触部1636可以适当地用作导电接触部122或124。
在IC器件1600是双侧管芯(例如，相似于管芯114-1)的一些实施例中，IC器件1600可以包括在(一个或多个)器件层1604的相对侧上的另一金属化堆叠层(未示出)。该金属化堆叠层可以包括如以上参考互连层1606-1610讨论的多个互连层，以在(一个或多个)器件层1604与IC器件1600的与导电接触部1636相对的一侧上的附加导电接触部(未示出)之间提供导电路径(例如，包括导电线和过孔)。这些附加的导电接触部可以适当地用作导电接触部122或124。
在IC器件1600是双侧管芯(例如，相似于管芯114-1)的其他实施例中，IC器件1600可以包括通过管芯衬底1602的一或多个TSV；这些TSV可以与(一个或多个)器件层1604接触，并且可以在(一个或多个)器件层1604与IC器件1600的与导电接触部1636相对的一侧上的附加导电接触部(未示出)之间提供导电路径。这些附加的导电接触部可以适当地用作导电接触部122或124。
图10是可以包括本文公开的微电子组件100中的任何微电子组件的IC器件组件1700的截面侧视图。在一些实施例中，IC器件组件1700可以是微电子组件100。IC器件组件1700包括设置在电路板1702(其可以是例如主板)上的多个部件。IC器件组件1700包括设置在电路板1702的第一面1740上和电路板1702的相对的第二面1742上的部件；一般地，部件可以设置在一个或两个面1740和1742上。以下参考IC器件组件1700讨论的任何IC封装可以采用本文公开的微电子组件100的实施例中的任何合适的实施例的形式。
在一些实施例中，电路板1702可以是包括多个金属层的PCB，该多个金属层通过电介质材料层彼此分离并且通过导电过孔互连。任何一个或多个金属层可以以期望的电路图案形成，以在耦合到电路板1702的部件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB衬底。在一些实施例中，电路板1702可以是例如电路板。
图10中所示的IC器件组件1700包括通过耦合部件1716耦合到电路板1702的第一面1740的中介层上封装结构1736。耦合部件1716可以将中介层上封装结构1736电耦合并且机械地耦合到电路板1702，并且可以包括焊球(如图10所示)、插座的凸出和凹入部分、粘附剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。
中介层上封装结构1736可以包括通过耦合部件1718耦合到中介层1704的IC封装1720。耦合部件1718可以采取诸如以上参考耦合部件1716讨论的形式的用于应用的合适的形式。尽管图10中示出了单一的IC封装1720，但是多个IC封装可以耦合到中介层1704；实际上，附加的中介层可以耦合到中介层1704。中介层1704可以提供用于桥接电路板1702和IC封装1720的中间衬底。IC封装1720可以是或者包括例如管芯(图8的管芯1502)、IC器件(例如，图9的IC器件1600)或者任何其他合适的部件。一般地，中介层1704可以将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，中介层1704可以将IC封装1720(例如，管芯)耦合到耦合部件1716的一组球栅阵列(BGA)导电接触部，以耦合到电路板1702。在图10所示的实施例中，IC封装1720和电路板1702附接到中介层1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以附接到中介层1704的同一侧。在一些实施例中，三个或更多个部件可以通过中介层1704互连。
在一些实施例中，中介层1704可以形成为PCB，其包括通过电介质材料层彼此分离并且通过导电过孔互连的多个金属层。在一些实施例中，中介层1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填充料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，中介层1704可以由替代的刚性或柔性材料形成，其可以包括诸如硅、锗、以及其他III-V族和IV族材料的与上述用于半导体衬底的材料相同的材料。中介层1704可以包括金属互连1708和过孔1710，包括但不限于TSV 1706。中介层1704还可以包括嵌入式器件1714，包括无源和有源器件两者。这些器件可以包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。诸如射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件的更复杂器件也可以形成在中介层1704上。中介层上封装结构1736可以采取本领域已知的任何中介层上封装结构的形式。
IC器件组件1700可以包括通过耦合部件1722耦合到电路板1702的第一面1740的IC封装1724。耦合部件1722可以采取以上参考耦合部件1716讨论的任何实施例的形式，并且IC封装1724可以采取以上参考IC封装1720讨论的任何实施例的形式。
图10所示的IC器件组件1700包括通过耦合部件1728耦合到电路板1702的第二面1742的层叠封装结构1734。层叠封装结构1734可以包括通过耦合部件1730耦合在一起的IC封装1726和IC封装1732，使得IC封装1726被设置在电路板1702与IC封装1732之间。耦合部件1728和1730可以采取以上讨论的耦合部件1716的任何实施例的形式，并且IC封装1726和1732可以采取以上讨论的IC封装1720的任何实施例的形式。层叠封装结构1734可以根据本领域已知的任何层叠封装结构来配置。
图11是可以包括本文公开的微电子组件100中的一个或多个微电子组件的示例性电气设备1800的框图。例如，电气设备1800的部件中的任何合适的部件可以包括本文公开的IC器件组件1700、IC器件1600或管芯1502中的一个或多个，并且可以布置在本文公开的微电子组件100中的任何微电子组件中。图11中示出了包括在电气设备1800中的多个部件，但是这些部件中的任何一个或多个可以被省略或复制，以合适于应用。在一些实施例中，包括在电气设备1800中的部件中的一些或全部可以附接到一个或多个主板。在一些实施例中，这些部件中的一些或全部被制作在单个片上系统(SoC)管芯上。
附加地，在各种实施例中，电气设备1800可以不包括图11中所示的部件中的一个或多个，但是电气设备1800可以包括用于耦合到一个或多个部件的接口电路。例如，电气设备1800可以不包括显示器设备1806，但是可以包括显示器设备1806可以耦合到的显示器设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入设备1824或音频输出设备1808可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电气设备1800可以包括处理设备1802(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。处理设备1802可以包括一个或多个数字信号处理器(DSP)、专用IC(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其他合适的处理设备。电气设备1800可以包括存储器1804，其本身可以包括一个或多个存储器设备，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存存储器、固态存储器、和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理设备1802共享管芯的存储器。该存储器可以用作高速缓存存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋传输力矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电气设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置为用于管理用于向和从电气设备1800传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用调制的电磁辐射经由非固体介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示着相关联的设备不含有任何导线，尽管在一些实施例中它们可能不含有。
通信芯片1812可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会(IEEE)标准，其包括Wi-Fi(IEEE802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修订版)、长期演进(LTE)项目以及任何修订版、更新版和/或修正版(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络一般地被称为WiMAX网络，WiMAX网络是代表微波接入全球互通性的首字母缩写词，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线电业务(GPRS)、通用移动电信系统(UMLS)、高速分组接入(HSPA)、演进HSPA(E-HSPA)或LTE网络来操作。通信芯片1812可以根据增强型数据速率GSM演进(EDGE)、GSM EDGE无线电接入网(GERAN)、通用陆地无线电接入网(UTRAN)或演进型UTRAN(E-UTRAN)来操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其派生物、以及被指示为3G、4G、5G及更高代的任何其他无线协议来操作。在其他实施例中，通信芯片1812可以根据其他无线协议来操作。电气设备1800可以包括天线1822，以有助于无线通信和/或接收其他无线通信(例如AM或FM无线电传输)。
在一些实施例中，通信芯片1812可以管理诸如电、光或任何其他合适的通信协议(例如，以太网)的有线通信。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙的较短范围无线通信，并且第二通信芯片1812可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的较长范围无线通信。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电气设备1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备1800的部件耦合到与电气设备1800分离的能量源(例如，AC线性电源)的电路。
电气设备1800可以包括显示器设备1806(或对应的接口电路，如上所述)。显示器设备1806可以包括诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器的任何视觉指示器。
电气设备1800可以包括音频输出设备1808(或对应的接口电路，如上所述)。音频输出设备1808可以包括诸如扬声器、耳机或耳塞的生成可听指示符的任何设备。
电气设备1800可以包括音频输入设备1824(或对应的接口电路，如上所述)。音频输入设备1824可以包括诸如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)的产生表示声音的信号的任何设备。
电气设备1800可以包括GPS设备1818(或对应的接口电路，如上所述)。GPS设备1818可以与基于卫星的系统通信，并且可以接收电气设备1800的位置，如本领域已知的。
电气设备1800可以包括其他输出设备1810(或对应的接口电路，如上所述)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射器、或附加存储设备。
电气设备1800可以包括其他输入设备1820(或对应的接口电路，如上所述)。其他输入设备1820的示例可以包括加速度计、陀螺仪、罗盘、图像捕捉设备、键盘、诸如鼠标、指示笔、触摸板的光标控制设备、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频识别(RFID)读取器。
电气设备1800可以具有任何期望的形状因子，例如计算设备或手持式、便携式或移动电气设备(例如，蜂窝电话、智能电话、移动因特网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超移动个人计算机等)、台式电气设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字相机、数字视频记录器或可穿戴电气设备。在一些实施例中，电气设备1800可以是处理数据的任何其他电子设备。
以下段落提供了本文公开的实施例的各种示例。
示例1是一种微电子组件，包括：封装衬底，封装衬底具有第一表面和相对的第二表面；第一管芯，第一管芯具有第一表面和相对的第二表面，其中第一管芯嵌入在第一电介质层中，并且其中第一管芯的第一表面通过第一互连耦合到封装衬底的第二表面；第二管芯，第二管芯具有第一表面和相对的第二表面，其中第二管芯嵌入在第二电介质层中，并且其中第二管芯的第一表面通过第二互连耦合到第一管芯的第二表面；以及第三管芯，第三管芯具有第一表面和相对的第二表面，其中第三管芯嵌入在第三电介质层中，并且其中第三管芯的第一表面通过第三互连耦合到第二管芯的第二表面。
示例2可以包括示例1的主题，并且可以进一步指定第二管芯的第一表面通过第四互连耦合到封装衬底的第二表面。
示例3可以包括示例2的主题，并且可以进一步指定第四互连包括导电柱。
示例4可以包括示例3的主题，并且可以进一步指定单个导电柱具有在50微米与400微米之间的直径。
示例5可以包括示例1的主题，并且可以进一步指定第三管芯的第一表面通过第五互连耦合到封装衬底的第二表面。
示例6可以包括示例5的主题，并且可以进一步指定第五互连包括导电柱。
示例7可以包括示例6的主题，并且可以进一步指定单个导电柱具有在50微米与400微米之间的直径。
示例8可以包括示例1的主题，并且可以进一步指定第三管芯的第一表面通过第六互连耦合到第一管芯的第二表面。
示例9可以包括示例8的主题，并且可以进一步指定第六互连包括导电柱。
示例10可以包括示例9的主题，并且可以进一步指定单个导电柱具有在10微米与300微米之间的直径。
示例11可以包括示例1的主题，并且可以进一步包括：第四管芯，第四管芯具有第一表面和相对的第二表面，其中第四管芯嵌入在第一电介质层中，其中第四管芯的第一表面通过第七互连耦合到封装衬底的第二表面，并且其中第四管芯的第二表面通过第八互连耦合到第二管芯的第一表面。
示例12可以包括示例11的主题，并且可以进一步指定第二互连的间距不同于第八互连的间距。
示例13可以包括示例1的主题，并且可以进一步包括：第五管芯，第五管芯具有第一表面和相对的第二表面，其中第五管芯嵌入在第三电介质层中，并且其中第五管芯的第一表面通过第九互连耦合到第二管芯的第二表面。
示例14可以包括示例13的主题，并且可以进一步指定第三互连的间距不同于第九互连的间距。
示例15可以包括示例13的主题，并且可以进一步指定第三管芯的厚度不同于所述第五管芯的厚度。
示例16可以包括示例1的主题，并且可以进一步包括：第六管芯，第六管芯具有第一表面和相对的第二表面，其中第六管芯嵌入在第四电介质层中，其中第六管芯的第一表面通过第十互连耦合到第三管芯的第二表面。
示例17可以包括示例1的主题，并且可以进一步包括：再分布层，再分布层在第一电介质层与第二电介质层之间，或在第二电介质层与第三电介质层之间。
示例18可以包括示例1的主题，并且可以进一步指定第一互连的间距不同于第二互连的间距。
示例19可以包括示例1的主题，并且可以进一步指定第二互连的间距不同于第三互连的间距。
示例20可以包括示例1的主题，并且可以进一步指定第一互连具有在200微米与800微米之间的间距。
示例21可以包括示例1的主题，并且可以进一步指定第二互连具有在5微米与100微米之间的间距。
示例22可以包括示例1的主题，并且可以进一步指定第三互连具有在5微米与100微米之间的间距。
示例23可以包括示例1的主题，并且可以进一步指定第二管芯与第一管芯重叠示例性的0.5毫米与5毫米之间的距离。
示例24可以包括示例1的主题，并且可以进一步指定第三管芯与第二管芯重叠示例性的0.5毫米与5毫米之间的距离。
示例25可以包括示例1的主题，并且可以进一步指定第一互连、第二互连或第三互连包括焊料。
示例26可以包括示例1的主题，并且可以进一步指定第一互连、第二互连或第三互连包括各向异性导电材料。
示例27可以包括示例1的主题，并且可以进一步指定第一互连、第二互连或第三互连包括镀敷的互连。
示例28可以包括示例1的主题，并且可以进一步指定第一互连、第二互连或第三互连包括底部填充材料。
示例29可以包括示例1的主题，并且可以进一步指定第一管芯是双侧管芯。
示例30可以包括示例1的主题，并且可以进一步指定第二管芯是双侧管芯。
示例31可以包括示例1的主题，并且可以进一步指定第三管芯是双侧管芯。
示例32可以包括示例1的主题，并且可以进一步指定第三管芯是单侧管芯。
示例33可以包括示例1的主题，并且可以进一步指定第一管芯或第三管芯是中央处理单元。
示例34可以包括示例1的主题，并且可以进一步指定第二管芯包括存储器器件。
示例35可以包括示例1的主题，并且可以进一步指定第二管芯是高带宽存储器器件。
示例36可以包括示例1的主题，并且可以进一步指定封装衬底是印刷电路板。
示例37可以包括示例1的主题，并且可以进一步指定微电子组件被包括在服务器设备中。
示例38可以包括示例1的主题，并且可以进一步指定微电子组件被包括在便携式计算设备中。
示例39可以包括示例1的主题，并且可以进一步指定微电子组件被包括在可穿戴计算设备中。
示例40是一种计算设备，包括：微电子组件，微电子组件包括：封装衬底，封装衬底具有第一表面和相对的第二表面；第一管芯，第一管芯具有第一表面和相对的第二表面，其中第一管芯嵌入在第一电介质层中，并且其中第一管芯的第一表面通过第一互连耦合到封装衬底的第二表面；第二管芯，第二管芯具有第一表面和相对的第二表面，其中第二管芯嵌入在第二电介质层中，并且其中第二管芯的第一表面通过第二互连耦合到第一管芯的第二表面；以及第三管芯，第三管芯具有第一表面和相对的第二表面，其中第三管芯嵌入在第三电介质层中，并且其中第三管芯的第一表面通过第三互连耦合到第二管芯的第二表面。
示例41可以包括示例40的主题，并且可以进一步指定第二管芯的第一表面通过第四互连耦合到封装衬底的第二表面。
示例42可以包括示例41的主题，并且可以进一步指定第四互连包括导电柱。
示例43可以包括示例42的主题，并且可以进一步指定单个导电柱具有在50微米与400微米之间的直径。
示例44可以包括示例40的主题，并且可以进一步指定第三管芯的第一表面通过第五互连耦合到封装衬底的第二表面。
示例45可以包括示例44的主题，并且可以进一步指定第五互连包括导电柱。
示例46可以包括示例45的主题，并且可以进一步指定单个导电柱具有在50微米与400微米之间的直径。
示例47可以包括示例40的主题，并且可以进一步指定第三管芯的第一表面通过第六互连耦合到第一管芯的第二表面。
示例48可以包括示例47的主题，并且可以进一步指定第六互连包括导电柱。
示例49可以包括示例48的主题，并且可以进一步指定单个导电柱具有在10微米与300微米之间的直径。
示例50可以包括示例40的主题，并且可以进一步包括：再分布层，再分布层在第一电介质层与第二电介质层之间，或在第二电介质层与第三电介质层之间。
示例51可以包括示例40的主题，并且可以进一步指定第一互连的间距不同于第二互连的间距。
示例52可以包括示例40的主题，并且可以进一步指定第二互连的间距不同于第三互连的间距。
示例53可以包括示例40的主题，并且可以进一步指定第一互连具有在200微米与800微米之间的间距。
示例54可以包括示例40的主题，并且可以进一步指定第二互连具有在5微米与100微米之间的间距。
示例55可以包括示例40的主题，并且可以进一步指定第三互连具有在5微米与100微米之间的间距。
示例56是一种微电子组件，包括：第一管芯，第一管芯具有第一表面和相对的第二表面，其中第一管芯嵌入在第一电介质层中；第二管芯，第二管芯具有第一表面和相对的第二表面，其中第二管芯嵌入在第二电介质层中，并且其中第二管芯的第一表面通过第一互连耦合到第一管芯的第二表面；以及第三管芯，第三管芯具有第一表面和相对的第二表面，其中第三管芯嵌入在第三电介质层中，并且其中第三管芯的第一表面通过第二互连耦合到第一管芯的第二表面，其中第二互连包括导电柱。
示例57可以包括示例56的主题，并且可以进一步指定单个导电柱具有在10微米与300微米之间的直径。
示例58可以包括示例56的主题，并且可以进一步指定第一互连的间距不同于第二互连的间距。
示例59可以包括示例56的主题，并且可以进一步指定第一互连具有在5微米与100微米之间的间距。
示例60可以包括示例56的主题，并且可以进一步指定第二互连具有在200微米与800微米之间的间距。
示例61可以包括示例56的主题，并且可以进一步包括：再分布层，再分布层在第一电介质层与第二电介质层之间，或在第二电介质层与第三电介质层之间。
示例62可以包括示例56的主题，并且可以进一步包括：第四管芯，第四管芯具有表面，其中第四管芯嵌入在第四电介质层中，并且其中第四管芯的表面通过第三互连耦合到第二管芯的第二表面或第一管芯的第二表面，并且其中第三互连包括导电柱。
示例63是一种制造微电子组件的方法，包括：在第一管芯与第二管芯之间形成第一互连，其中，第一管芯具有带有第一导电接触部的第一表面和带有第二导电接触部的相对的第二表面，其中第二管芯具有带有第一导电接触部的第一表面和带有第二导电接触部的相对的第二表面，并且其中第一互连将第一管芯的第二导电接触部耦合到第二管芯的第一导电接触部；在第二管芯与第三管芯之间形成第二互连，其中第三管芯具有带有导电接触部的第一表面和相对的第二表面，并且其中第二互连将第二管芯的第二导电接触部耦合到第三管芯的导电接触部；以及在第一管芯与第三管芯之间形成第三互连，其中第三互连将第三管芯的导电接触部耦合到第一管芯的第二导电接触部。
示例64可以包括示例63的主题，并且可以进一步指定第三互连包括导电柱。
示例65可以包括示例64的主题，并且可以进一步指定通过沉积并且图案化光致抗蚀剂材料以形成一个或多个开口、在一个或多个开口中沉积导电材料并且去除光致抗蚀剂材料来形成导电柱。
示例66可以包括示例63的主题，并且可以进一步指定第一互连或第二互连不包括焊料。
示例67可以包括示例63的主题，并且可以进一步指定第一互连或第二互连是金属到金属互连。
示例68可以包括示例63的主题，并且可以进一步指定第一互连或第二互连包括各向异性导电材料。
示例69可以包括示例63的主题，并且可以进一步指定第一互连的间距不同于第二互连的间距。
示例70可以包括示例63的主题，并且可以进一步指定第二互连的间距不同于第三互连的间距。
示例71可以包括示例63的主题，并且可以进一步包括：在第一管芯与第二管芯之间或在第二管芯与第三管芯之间形成再分布层。
示例72可以包括示例63的主题，并且可以进一步包括：在第一管芯与封装衬底之间形成第四互连，其中第四互连将第一管芯上的第一导电接触部耦合到所述封装衬底的表面上的导电接触部。

Claims (25)

1.一种微电子组件，包括：
第一管芯，所述第一管芯具有第一表面和相对的第二表面，其中，所述第一管芯嵌入在第一电介质层中，并且其中，所述第一管芯的所述第一表面通过第一互连耦合到封装衬底的表面；
第二管芯，所述第二管芯具有第一表面和相对的第二表面，其中，所述第二管芯嵌入在第二电介质层中，并且其中，所述第二管芯的所述第一表面通过第二互连耦合到所述第一管芯的所述第二表面；以及
第三管芯，所述第三管芯具有第一表面和相对的第二表面，其中，所述第三管芯嵌入在第三电介质层中，并且其中，所述第三管芯的所述第一表面通过第三互连耦合到所述第二管芯的所述第二表面。
2.根据权利要求1所述的微电子组件，其中，所述第二管芯的所述第一表面通过第四互连耦合到所述封装衬底的所述表面。
3.根据权利要求2所述的微电子组件，其中，所述第四互连包括导电柱。
4.根据权利要求3所述的微电子组件，其中，单个导电柱具有在50微米与400微米之间的直径。
5.根据权利要求1所述的微电子组件，其中，所述第三管芯的所述第一表面通过第五互连耦合到所述封装衬底的所述表面。
6.根据权利要求5所述的微电子组件，其中，所述第五互连包括导电柱。
7.根据权利要求6所述的微电子组件，其中，单个导电柱具有在50微米与400微米之间的直径。
8.根据权利要求1至7中的任一项所述的微电子组件，其中，所述第一互连的间距不同于所述第二互连的间距。
9.根据权利要求1至7中的任一项所述的微电子组件，其中，所述第二互连的间距不同于所述第三互连的间距。
10.一种计算设备，包括：
微电子组件，所述微电子组件包括：
具有表面的封装衬底；
第一管芯，所述第一管芯具有第一表面和相对的第二表面，其中，所述第一管芯嵌入在第一电介质层中，并且其中，所述第一管芯的所述第一表面通过第一互连耦合到所述封装衬底的所述表面；
第二管芯，所述第二管芯具有第一表面和相对的第二表面，其中，所述第二管芯嵌入在第二电介质层中，并且其中，所述第二管芯的所述第一表面通过第二互连耦合到所述第一管芯的所述第二表面；以及
第三管芯，所述第三管芯具有第一表面和相对的第二表面，其中，所述第三管芯嵌入在第三电介质层中，并且其中，所述第三管芯的所述第一表面通过第三互连耦合到所述第二管芯的所述第二表面。
11.根据权利要求10所述的计算设备，其中，所述第三管芯的所述第一表面通过第四互连耦合到所述第一管芯的所述第二表面。
12.根据权利要求11所述的计算设备，其中，所述第四互连包括导电柱。
13.根据权利要求12所述的计算设备，其中，单个导电柱具有在10微米与300微米之间的直径。
14.根据权利要求10所述的计算设备，还包括：
再分布层，所述再分布层在所述第一电介质层与所述第二电介质层之间，或在所述第二电介质层与所述第三电介质层之间。
15.根据权利要求10至14中任一项所述的计算设备，其中，所述第一互连具有在200微米与800微米之间的间距。
16.根据权利要求10至14中任一项所述的计算设备，其中，所述第二互连具有在5微米与100微米之间的间距。
17.根据权利要求10至14中任一项所述的计算设备，其中，所述第三互连具有在5微米与100微米之间的间距。
18.一种微电子组件，包括：
第一管芯，所述第一管芯具有第一表面和相对的第二表面，其中，所述第一管芯嵌入在第一电介质层中；
第二管芯，所述第二管芯具有第一表面和相对的第二表面，其中，所述第二管芯嵌入在第二电介质层中，并且其中，所述第二管芯的所述第一表面通过第一互连耦合到所述第一管芯的所述第二表面；以及
第三管芯，所述第三管芯具有第一表面和相对的第二表面，其中，所述第三管芯嵌入在第三电介质层中，并且其中，所述第三管芯的所述第一表面通过第二互连耦合到所述第一管芯的所述第二表面，其中，所述第二互连包括导电柱。
19.根据权利要求18所述的微电子组件，其中，单个导电柱具有在10微米与300微米之间的直径。
20.根据权利要求18所述的微电子组件，其中，所述第一互连的间距不同于所述第二互连的间距。
21.根据权利要求18所述的微电子组件，其中，所述第一互连具有在5微米与100微米之间的间距。
22.根据权利要求18所述的微电子组件，其中，所述第二互连具有在200微米与800微米之间的间距。
23.一种制造微电子组件的方法，包括：
在第一管芯与第二管芯之间形成第一互连，其中，所述第一管芯具有带有第一导电接触部的第一表面和带有第二导电接触部的相对的第二表面，其中，所述第二管芯具有带有第一导电接触部的第一表面和带有第二导电接触部的相对的第二表面，并且其中，所述第一互连将所述第一管芯的所述第二导电接触部耦合到所述第二管芯的所述第一导电接触部；
在所述第二管芯与第三管芯之间形成第二互连，其中，所述第三管芯具有带有导电接触部的第一表面和相对的第二表面，并且其中，所述第二互连将所述第二管芯的所述第二导电接触部耦合到所述第三管芯的所述导电接触部；以及
在所述第一管芯与所述第三管芯之间形成第三互连，其中，所述第三互连将所述第三管芯的所述导电接触部耦合到所述第一管芯的所述第二导电接触部。
24.根据权利要求23所述的方法，其中，所述第三互连包括导电柱。
25.根据权利要求24所述的方法，其中，通过沉积并且图案化光致抗蚀剂材料以形成一个或多个开口，在所述一个或多个开口中沉积导电材料并且去除所述光致抗蚀剂材料，来形成所述导电柱。
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