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CN116266585A - 具有氮化硅多层的微电子组件 - Google Patents

具有氮化硅多层的微电子组件 Download PDF

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CN116266585A
CN116266585A CN202211456217.4A CN202211456217A CN116266585A CN 116266585 A CN116266585 A CN 116266585A CN 202211456217 A CN202211456217 A CN 202211456217A CN 116266585 A CN116266585 A CN 116266585A
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CN
China
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conductive
die
layer
material layer
microelectronic assembly
Prior art date
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Pending
Application number
CN202211456217.4A
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English (en)
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K·K·达尔马韦卡尔塔
S·V·皮耶塔姆巴拉姆
聂白
陈昊博
J·M·甘巴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
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Publication date
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Abstract

本文公开了微电子组件、相关器件和方法。在一些实施例中，微电子组件可以包括：在第一层中的第一管芯，第一管芯具有带有第一导电触点的第一表面和带有第二导电触点的相对的第二表面；第一材料层，第一材料层在第一管芯的第一表面上，第一材料层包括硅和氮；在第一材料层上的第二材料层，第二材料层包括可光成像电介质；导电过孔，穿过第一材料层和第二材料层，其中，导电过孔中的相应导电过孔电耦合到第一管芯上的第二导电触点中的相应第二导电触点；以及在第二层中的第二管芯，其中，第二层在第一层上，并且其中，第二管芯通过导电过孔电耦合到第一管芯上的第二导电触点。

Description

具有氮化硅多层的微电子组件
背景技术
集成电路(IC)器件(例如，管芯)通常在多管芯IC封装中耦合在一起，以集成特征或功能并且促进与其他部件(例如，封装衬底)的连接。然而，用于组装具有粘合层(包括硅和氮)的多管芯IC封装的当前技术需要厚的氮化硅层，其对IC封装产生高应力并且涉及延长的沉积和蚀刻时间。
附图说明
根据结合附图的以下具体实施方式，将容易理解实施例。为了便于描述，相同的附图标记表示相同的结构元件。在附图的各图中，通过示例而非限制的方式示出了各实施例。
图1是根据各种实施例的示例微电子组件的侧视截面图。
图2A和图2B是根据各种实施例的示例微电子组件的侧视截面放大图。
图3A和图3B是根据各种实施例的示例微电子组件的侧视截面放大图。
图4A-4J是根据各种实施例的用于制造图1的微电子组件的示例工艺中的各种阶段的侧视截面图。
图5是根据各种实施例的制造示例微电子组件的示例方法的流程图。
图6是根据本文公开的任何实施例的可以包括在微电子组件中的晶圆和管芯的俯视图。
图7是根据本文公开的任何实施例的可以包括在微电子组件中的IC器件的截面侧视图。
图8是根据本文公开的任何实施例的可以包括微电子组件的IC器件组件的截面侧视图。
图9是根据本文公开的任何实施例的可以包括微电子组件的示例电气设备的框图。
具体实施方式
本文公开了微电子组件、相关器件和方法。例如，在一些实施例中，微电子组件可以包括：在第一层中的第一管芯，第一管芯具有带有第一导电触点的第一表面和带有第二导电触点的相对的第二表面；第一材料层，第一材料层在第一管芯的第一表面上，第一材料层包括硅和氮；在第一材料层上的第二材料层，第二材料层包括可光成像电介质；导电过孔，穿过第一材料层和第二材料层，其中，导电过孔中的相应导电过孔电耦合到第一管芯上的第二导电触点中的相应第二导电触点；以及在第二层中的第二管芯，其中，第二层在第一层上，并且其中，第二管芯通过导电过孔电耦合到第一管芯上的第二导电触点。
在多管芯IC封装中的两个或更多个管芯之间传送大量信号是具有挑战性的，因为这种管芯的尺寸越来越小并且堆叠管芯的使用越来越多。随着晶体管密度随着每个新的硅节点而增加，生产大的单片管芯变得越来越困难，从而导致行业推动管芯解聚。例如，三维(3D)IC封装架构使用从封装支撑件到多层管芯复合体的直接连接来解决这些问题，该多层管芯复合体包括使用大导电柱的一个或多个第二级管芯和第一层中的一个或多个第一级管芯。导电柱和一个或多个第一级管芯可以嵌入在第一层中的模制材料中。再分布层(RDL)可以在第一层与第二层之间，用于缩放以解决布线和/或互连间隙。常规的多层管芯复合体架构需要在显露的第一级管芯柱与RDL之间的过渡过孔，并且在一些情况下，需要在显露的导电柱与RDL之间的过渡过孔。当前的晶圆级制造在第一层的模制材料与RDL之间使用厚氮化硅层(例如，具有大于1.5微米的厚度)，以通过覆盖抛光的模制材料上的任何缺陷、凹痕和划痕来确保粘合和RDL图案化产量。然而，对于缩放的面板级工艺，厚氮化硅层造成高应力并且可能引起多层管芯复合体的弯曲。另外，过孔直径尺寸目标(例如，1.5微米到2微米)对于面板级光刻工具来说过小。此外，由于长的沉积和蚀刻时间，厚氮化硅层增加了制造时间并且降低了制造产量。通过在制造的多管芯IC封装中结合包括较薄氮化硅层和用于形成过渡过孔的电介质层的氮化硅多层，本文公开的实施例中的各种实施例可以相对于常规方法有助于降低与组装多管芯IC封装相关联的成本和复杂性。
在以下具体实施方式中，参考形成其一部分的附图，其中相同的附图标记始终表示相同的部分，并且在附图中通过图示示出了可以实践的实施例。应当理解，在不脱离本公开内容的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，以下具体实施方式不应被理解为限制性的。
可以以最有助于理解所要求保护的主题的方式依次将各种操作描述为多个分立的动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须是顺序相关的。特别地，可以不以所呈现的顺序执行这些操作。所描述的操作可以以与所描述的实施例不同的顺序来执行。在另外的实施例中，可以执行各种另外的操作，和/或可以省略所描述的操作。
出于本公开内容的目的，短语“A和/或B”是指(A)、(B)或(A和B)。出于本公开内容的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。附图不一定是按比例的。尽管许多附图示出了具有平坦壁和直角拐角的直线结构，但这仅仅是为了便于说明，并且使用这些技术制成的实际器件将表现出圆角、表面粗糙度和其他特征。
本说明书使用短语“在实施例中(in an embodiment或in embodiments)”，其可以各自指代相同或不同实施例中的一个或多个。此外，如关于本公开内容的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。如本文所使用的，“封装”和“IC封装”是同义的，“管芯”和“IC管芯”也是如此。术语“顶部”和“底部”在本文中可以用于解释附图的各种特征，但是这些术语仅仅是为了便于讨论，并且并不暗示着期望的或所需的取向。如本文所使用的，除非另有说明，否则术语“绝缘”意味着“电绝缘”。在整个说明书和权利要求书中，术语“耦合”意味着直接或间接连接，例如连接的物体之间的直接电、机械或磁性连接，或通过一个或多个无源或有源中间设备的间接连接。“一”和“所述”的含义包括复数引用。“在…中”的含义包括“在…中”和“在…上”。除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同对象仅指示正在引用类似对象的不同实例，并且不旨在暗示如此描述的对象必须在时间上、空间上、在排序上或以任何其他方式处于给定序列中。术语“电路”意味着被布置为彼此协作以提供期望功能的一个或多个无源和/或有源部件。术语“基本上”、“接近”、“大约”、“近似”和“约”通常是指基于如本文所述或本领域已知的特定值的上下文，在目标值的+/-20％内(例如，在目标值的+/-5或10％内)。类似地，指示各种元件的取向的术语，例如，“共面”、“垂直”、“正交”、“平行”或元件之间的任何其他角度，通常是指基于如本文所述或本领域已知的特定值的上下文，在目标值的+/-5％-20％内。
当用于描述尺寸范围时，短语“在X与Y之间”表示包括X和Y的范围。为方便起见，短语“图2”可以用于指代图2A和图2B的附图集合，短语“图3”可以用于指代图3A和图3B的附图集合等。尽管本文中可以单数形式提及某些元件，但这种元件可以包括多个子元件。例如，“绝缘材料”可以包括一种或多种绝缘材料。
图1是根据各种实施例的示例微电子组件的侧视截面图。微电子组件100可以包括多层管芯子组件104，多层管芯子组件104具有穿过包括硅和氮(例如，以氮化硅的形式)的第一材料层112和包括电介质材料(例如，可光成像电介质或环氧树脂)的第二材料层116的导电过渡过孔(CTV)113。如本文所使用的，术语“多层管芯子组件”104可以指具有两个或更多个堆叠的电介质层的复合管芯，其在每层中具有一个或多个管芯，并且具有连接一个或多个管芯(包括非相邻层中的管芯)的导电互连和/或导电路径。如本文所用，术语“多层管芯子组件”和“复合管芯”可以互换使用。如图1所示，多层管芯子组件104可以包括两个或更多个层。特别地，多层管芯子组件104可以包括具有管芯114-1和导电柱152的第一层104-1、第一材料层112和第二材料层116(具有延伸穿过第一材料层112和第二材料层116的CTV113)、RDL 148、以及具有管芯114-2和管芯114-3的第二层104-2。多层管芯子组件104还可以包括在第一材料层112和第二材料层116与CTV 113之间的衬层117，在本文中也称为阻挡层。管芯114-2、114-3在本文中可以被称为“第二级管芯”或“顶部管芯”，而管芯114-1在本文中可被称为“第一级管芯”、“桥接管芯”或“嵌入式管芯”。
多层管芯子组件104可以包括第一表面170-1和相对的第二表面170-2。管芯114-1可以包括具有第一导电触点122的底表面(例如，面向第一表面170-1的表面)、具有第二导电触点124的相对的顶表面(例如，面向第二表面170-2的表面)、以及电耦合第一导电触点122和第二导电触点124的穿硅过孔(TSV)115。在一些实施例中，第一管芯114-1上的第二导电触点124的间距可以在20微米与40微米之间。如本文所使用的，间距是中心到中心(例如，从导电触点的中心到相邻导电触点的中心)测量的。CTV 113可以在管芯114-1的顶表面处电耦合到第二导电触点124。管芯114-2、114-3可以包括管芯的底表面(例如，面向第一表面170-1的表面)上的一组导电触点122。管芯114可以包括耦合到管芯114的表面上的相应导电触点(例如，导电触点122、124)的其他导电路径(例如，包括线和过孔)和/或其他电路系统(circuitry)(未示出)。如本文所使用的，“导电触点”可以指代用作不同部件之间的电接口的导电材料(例如，金属)的一部分(例如，导电互连的一部分)；导电触点可以凹入在部件的表面中、与部件的表面齐平(例如，如针对第一导电触点122所示)、或者从部件的表面延伸离开(例如，具有柱形，如针对第二导电触点124所示)，并且可以采用任何合适的形式(例如，导电焊盘或插座、或者导电线或过孔的一部分)。在一般意义上，“互连”是指在两个其他元件之间提供物理连接的任何元件。例如，电互连提供两个电气部件之间的电连接，从而促进它们之间的电信号的通信；光互连提供两个光学部件之间的光连接，从而促进它们之间的光信号的通信。如本文所使用的，电互连和光互连都包括在术语“互连”中。所描述的互连的性质在本文中将参考与其相关联的信号介质来理解。因此，当参考电子设备(例如，使用电信号操作的IC)使用时，术语“互连”描述了由导电材料形成的任何元件，以用于提供到与IC相关联的一个或多个元件的电连接或/和各种这样的元件之间的电连接。在这种情况下，术语“互连”可以指导电迹线(有时也称为“金属迹线”、“线”、“金属线”、“导线”、“金属导线”、“沟槽”或“金属沟槽”)和导电过孔(有时也称为“过孔”或“金属过孔”)两者。有时，导电迹线和导电过孔可以分别被称为“传导迹线”和“传导过孔”，以突出这些元件包括诸如金属的导电材料的事实。同样地，当也参考对光信号进行操作的设备(例如，光子IC(PIC))使用时，“互连”还可以描述由光传导的材料形成的任何元件，以用于提供到与PIC相关联的一个或多个元件的光连接。在这种情况下，术语“互连”可以指代光波导(例如，引导和限制光波的结构)，包括光纤、分光器、光组合器、光耦合器和光过孔。
第一层104-1中的管芯114-1可以由管芯到封装衬底(DTPS)互连150耦合到封装衬底102，并且由管芯到管芯(DTD)互连130耦合到管芯114-2、114-3。特别地，管芯114-1可以通过CTV 113、RDL 148中的导电路径(例如，过孔194和线196)以及DTD互连130电耦合到管芯114-2、114-3。第二层104-2中的管芯114-2、114-3可以通过CTV 113和导电柱152耦合到封装衬底102以形成多级(ML)互连。ML互连可以是功率输送互连或高速信号互连。如本文所使用的，术语“ML互连”可以指代包括第一部件与第二部件之间的导电柱的互连，其中第一部件和第二部件不在相邻层中，或者可以指代跨越一个或多个层的互连(例如，第一层中的第一管芯与第三层中的第二管芯之间的互连、或者封装衬底与第二层中的管芯之间的互连)。特别地，封装衬底102的顶表面可以包括一组导电触点146。如针对管芯114-1所示，管芯114-1的底表面上的导电触点122可以由DTPS互连150电和机械耦合到封装衬底102的顶表面上的导电触点146，并且管芯114-1的顶表面上的导电触点124可以由DTD互连130电和机械耦合到管芯114-2、114-3的底表面上的导电触点122。如针对管芯114-2、114-3所示，管芯的底表面上的导电触点122可以由DTPS互连150穿过RDL中的导电路径、CTV 113和导电柱152电耦合和机械耦合到封装衬底102，以形成ML互连。
第一材料层112可以是任何合适的材料，包括硅和氮(例如，以氮化硅的形式)。在特定实施例中，第一材料层112包括大约3比4的硅与氮的比率。取决于所使用的沉积工艺，氢和/或氧也可以少量存在于第一材料层112中。第一材料层112可以具有任何合适的尺寸，例如，在一些实施例中，第一材料层112可以具有在100纳米与200纳米之间的厚度(例如，高度或z高度)。
第二材料层116可以是任何合适的材料，包括可光成像电介质(例如聚酰亚胺、丙烯酸或苯并环丁烯(BCB)(例如，以苯和环丁烷的形式))、或标准堆积环氧树脂电介质。第二材料层116可以具有任何合适的尺寸，例如，在一些实施例中，第二材料层116可以具有在5微米与10微米之间的厚度(例如，高度或z高度)。
衬层117可以包括任何合适的材料，例如钛、钛和氮(例如，以氮化钛的形式)、钽、钽和氮(例如，以氮化钽的形式)、或钌。衬层117可以具有任何合适的尺寸。例如，衬层117的厚度可以在25纳米与75纳米之间。衬层117可以用作CTV 113周围的扩散阻挡层，以防止和/或减少信号干扰。
CTV 113可以例如由任何合适的导电材料形成，导电材料例如铜、银、镍、金、铝或其他金属或合金。CTV 113可以使用任何合适的工艺形成，所述工艺包括例如光刻工艺、激光钻孔或等离子体蚀刻工艺。CTV 113可以具有任何合适的尺寸和形状。在一些实施例中，CTV 113可以具有圆形、矩形或其他形状的截面。在一些实施例中，CTV 113可以具有在1微米与10微米之间的截面尺寸151(例如，直径)。在一些实施例中，CTV 113可以具有在3微米与10微米之间的截面尺寸151(例如，直径)。在一些实施例中，CTV 113可以具有在3微米与8微米之间的截面尺寸151(例如，直径)。在一些实施例中，CTV 113可以具有在1微米与3微米之间的截面尺寸151(例如，直径)。在一些实施例中，CTV 113可以具有在3微米与5微米之间的截面尺寸151(例如，直径)。如本文所用，在最小尺寸处测量锥形CTV 113的截面尺寸151。在一些实施例中，CTV 113的截面尺寸可以取决于第二材料层116的材料。例如，可光成像电介质可以实现较小的截面尺寸151(例如，在1微米与3微米之间)，并且环氧树脂可以实现较大的截面尺寸151(例如，在3微米与5微米之间)。在一些实施例中，CTV 113的截面尺寸可以不取决于第二材料层116的材料。例如，可光成像电介质和环氧树脂可以实现相同的截面尺寸151(例如，在3微米与8微米之间)。
导电柱152可以由任何合适的导电材料形成，导电材料例如铜、银、镍、金、铝或其他金属或合金。导电柱152可以使用任何合适的工艺形成，所述工艺包括例如光刻工艺或增材工艺，例如冷喷涂或三维打印。在一些实施例中，本文公开的导电柱152可以具有在75微米与200微米之间的间距。如本文中所使用，间距是中心到中心(例如，从导电柱的中心到相邻导电柱的中心)测量的。导电柱152可以具有任何合适的尺寸和形状。在一些实施例中，导电柱152可以具有圆形、矩形或其他形状的截面。
本文所公开的管芯114可以包括绝缘材料(例如，如本领域已知的，形成在多层中的电介质材料)和穿过绝缘材料形成的多个导电路径。在一些实施例中，管芯114的绝缘材料可以包括电介质材料，例如二氧化硅、氮化硅、氮氧化物、聚酰亚胺材料、玻璃增强环氧树脂基质材料、或低k或超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质、有机聚合物电介质、光可成像电介质、和/或基于苯并环丁烯的聚合物)。在一些实施例中，管芯114的绝缘材料可以包括半导体材料，例如硅、锗或III-V族材料(例如，氮化镓)以及一种或多种附加材料。例如，绝缘材料可以包括氧化硅或氮化硅。管芯114中的导电路径可以包括导电迹线和/或导电过孔，并且可以以任何合适方式连接管芯114中的导电触点中的任何电触点(例如，连接管芯114的同一表面上或不同表面上的多个导电触点)。下面参考图7讨论可以包括在本文公开的管芯114中的示例结构。管芯114中的导电路径可以由衬层材料界定，例如粘合衬层和/或阻挡衬层(在合适的情况下)在一些实施例中，管芯114是晶圆。在一些实施例中，管芯114是单片硅、扇出或扇入封装管芯或管芯堆叠体(例如，堆叠的晶圆、堆叠的管芯或堆叠的多层管芯)。
在一些实施例中，管芯114可以包括导电路径，以向/从包括在微电子组件100中的其他管芯114传送电力、接地和/或信号。例如，管芯114-1可以包括TSV(TSV包括导电材料过孔，例如金属过孔(TSV通过阻挡氧化物与周围硅或其他半导体材料隔离))或其他导电路径，电力、接地和/或信号可以通过所述导电路径在封装衬底102与管芯114-1的“顶部”上的一个或多个管芯114(例如，在图1的实施例中，管芯114-2和/或114-3)之间传输。在一些实施例中，管芯114-1可以不将电力和/或接地传送到管芯114-2和114-3；相反，管芯114-2、114-3可以通过ML互连(例如，经由导电柱152)直接耦合到封装衬底102中的电源线和/或接地线。在一些实施例中，第一层104-1中的管芯114-1(在本文中也称为“基部管芯”、“中介层管芯”或“桥接管芯”)可以比第二层104-2中的管芯114-2、114-3更厚。在一些实施例中，管芯114可以跨越多层管芯子组件104的多个层。在一些实施例中，管芯114-1可以是存储器器件(例如，如下面参考图6的管芯1502所描述的)、高频串行器和解串器(SerDes)(例如，快速外围部件互连(PCI))。在一些实施例中，管芯114-1可以是处理管芯、射频芯片、功率转换器、网络处理器、工作负荷加速器、电压调节器管芯、桥接管芯、或安全加密器。在一些实施例中，管芯114-2和/或管芯114-3可以是处理管芯。
多层管芯子组件104可以包括绝缘材料133(例如，形成在多个层中的电介质材料，如本领域中已知的)以形成多个层并且将一个或多个管芯嵌入在层中。特别地，第一管芯114-1和导电柱152可以嵌入在第一层104-1中的绝缘材料133-1中，并且第二管芯114-2和第三管芯114-3可以嵌入在第二层104-2中的绝缘材料133-2中。在一些实施例中，多层管芯子组件104的绝缘材料133可以是电介质材料，例如有机电介质材料、4级阻燃材料(FR-4)、双马来酰亚胺三嗪(BT)树脂、聚酰亚胺材料、玻璃增强环氧树脂基质材料、或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。在一些实施例中，管芯114可以嵌入在非均质电介质中，例如堆叠的电介质层(例如，不同无机电介质的交替层)。在一些实施例中，多层管芯子组件104的绝缘材料133可以是模制材料，例如具有无机二氧化硅颗粒的有机聚合物。多层管芯子组件104可以包括穿过电介质材料的一个或多个ML互连(例如，包括导电过孔和/或导电柱，如图所示)。多层管芯组件104可以具有任何合适的尺寸。例如，在一些实施例中，多层管芯子组件104的厚度可以在100μm与2000μm之间。在一些实施例中，多层管芯子组件104可以包括复合管芯，例如堆叠管芯。多层管芯子组件104可以具有任何合适数量的层、任何合适数量的管芯、以及任何合适的管芯布置。例如，在一些实施例中，多层管芯子组件104可以具有3层与20层之间的管芯。在一些实施例中，多层管芯子组件104可以包括具有2个与50个之间的管芯的层。
封装衬底102可以包括绝缘材料(例如，如本领域已知的，在多个层中形成的电介质材料)和一个或多个导电路径(例如，包括导电迹线和/或导电过孔，如图所示)，以穿过电介质材料传送电力、接地和信号。在一些实施例中，封装衬底102的绝缘材料可以是电介质材料，例如有机电介质材料、阻燃等级4材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧树脂基质材料、具有无机填充物的有机电介质、或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。特别地，当使用标准印刷电路板(PCB)工艺形成封装衬底102时，封装衬底102可以包括FR-4，并且封装衬底102中的导电路径可以通过由FR-4的堆积层分离的图案化铜片形成。封装衬底102中的导电路径可以由衬层材料界定，例如粘合衬层和/或阻挡衬层(在合适的情况下)在一些实施例中，可以使用光刻限定的过孔封装工艺来形成封装衬底102。在一些实施例中，可以使用标准有机封装制造工艺来制造封装衬底102，并且因此封装衬底102可以采用有机封装的形式。在一些实施例中，封装衬底102可以是通过在电介质材料上层压或旋涂并且通过激光钻孔和电镀形成导电过孔和线而形成在面板载体上的一组再分布层。在一些实施例中，可以使用任何合适的技术(例如，再分布层技术)在可去除载体上形成封装衬底102。可以使用本领域已知的用于制造封装衬底102的任何方法，并且为了简洁起见，本文将不进一步详细讨论这些方法。
在一些实施例中，封装衬底102可以是较低密度介质，并且管芯114可以是较高密度介质或者具有带有较高密度介质的区域。如本文所使用的，术语“较低密度”和“较高密度”是相对术语，其指示较低密度介质中的导电路径(例如，包括导电互连、导电线和导电过孔)比较高密度介质中的导电路径更大和/或具有更大的间距。在一些实施例中，可以使用改进的半增材工艺或具有先进光刻的半增材堆积工艺(具有通过先进激光或光刻工艺形成的小垂直互连特征)来制造较高密度介质，而较低密度介质可以是使用标准PCB工艺(例如，使用蚀刻化学物质来去除不需要的铜的区域的标准减材工艺，并且具有通过标准激光工艺形成的粗垂直互连特征)制造的PCB。在其他实施例中，可以使用半导体制造工艺(例如，单镶嵌工艺或双镶嵌工艺)来制造较高密度介质。在一些实施例中，附加管芯可以设置在管芯114-2、114-3的顶表面上。在一些实施例中，附加部件可以设置在管芯114-2、114-3的顶表面上。附加的无源部件(例如，表面安装电阻器、电容器和/或电感器)可以设置在封装衬底102的顶表面或底表面上，或者嵌入在封装衬底102中。
图1的微电子组件100还可以包括底部填充材料127。在一些实施例中，底部填充材料127可以在相关联的DTPS互连150周围在多层管芯子组件104与封装衬底102之间延伸。在一些实施例中，底部填充材料127可以在相关联的DTD互连130周围在第二级管芯114-2、114-3中的不同管芯与RDL 148之间延伸。底部填充材料127可以是绝缘材料，例如适当的环氧树脂材料。在一些实施例中，底部填充材料127可以包括毛细管底部填充物、非导电膜(NCF)或模制底部填充物。在一些实施例中，底部填充材料127可以包括环氧树脂焊剂，该环氧树脂焊剂在形成DTPS互连150时帮助将多层管芯子组件104焊接到封装衬底102，并且然后聚合并且包封DTPS互连150。底部填充材料127可以被选择为具有可以减轻或最小化由微电子组件100中的不均匀热膨胀引起的管芯114与封装衬底102之间的应力的热膨胀系数(CTE)。在一些实施例中，底部填充材料127的CTE可以具有在封装衬底102的CTE(例如，封装衬底102的电介质材料的CTE)与多层管芯子组件104的管芯114和/或绝缘材料133的CTE中间的值。
本文公开的DTPS互连150可以采用任何合适的形式。在一些实施例中，一组DTPS互连150可以包括焊料(例如，经受热回流以形成DTPS互连150的焊料凸块或焊球)，例如，如图1所示，DTPS互连150可以包括多层管芯子组件104的底表面170-1上的导电触点144与封装衬底102的顶表面上的导电触点146之间的焊料。在一些实施例中，一组DTPS互连150可以包括各向异性导电材料，例如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括分散在非导电材料中的导电材料。
本文公开的DTD互连130可以采用任何合适的形式。在微电子组件中，DTD互连130可以具有比DTPS互连150更细的间距。在一些实施例中，一组DTD互连130的任一侧上的管芯114可以是未封装的管芯，和/或DTD互连130可以包括小导电凸块(例如，铜凸块)。DTD互连130可能具有太细的间距而不能直接耦合到封装衬底102(例如，太细而不能用作DTPS互连150)。在一些实施例中，一组DTD互连130可以包括焊料。在一些实施例中，一组DTD互连130可以包括各向异性导电材料，例如上面讨论的任何材料。在一些实施例中，DTD互连130可以用作数据传输通道，而DTPS互连150可以用于电源线和接地线等。在一些实施例中，微电子组件100中的DTD互连130中的一些或全部可以是金属到金属互连(例如，铜到铜互连或镀覆互连)。在这样的实施例中，DTD互连130的任一侧上的导电触点122、124可以在不使用中间焊料或各向异性导电材料的情况下接合在一起(例如，在升高的压力和/或温度下)。本文公开的任何导电触点(例如，导电触点122、124、144和/或146)可以包括例如接合焊盘、焊料凸块、导电柱、或任何其他合适的导电触点。在一些实施例中，微电子组件100中的DTD互连130中的一些或全部可以是焊料互连，其包括熔点比DTPS互连150中的一些或全部中所包括的焊料高的焊料。例如，当在形成DTPS互连150之前形成微电子组件100中的DTD互连130时，基于焊料的DTD互连130可以使用较高温度的焊料(例如，具有高于200摄氏度的熔点)，而DTPS互连150可以使用较低温度的焊料(例如，具有低于200摄氏度的熔点)。在一些实施例中，较高温度的焊料可以包括锡；锡和金；或锡、银和铜(例如，96.5％的锡、3％的银和0.5％的铜)。在一些实施例中，较低温度的焊料可以包括锡和铋(例如，共晶锡铋)；或锡、银和铋。在一些实施例中，较低温度的焊料可以包括铟、铟和锡、或镓。
在本文公开的微电子组件100中，DTPS互连150中的一些或全部可以具有比DTD互连130中的一些或全部更大的间距。由于在一组DTD互连130的任一侧上的不同管芯114和RDL 148中的材料比在一组DTPS互连150的任一侧上的管芯114和第一层104-1与封装衬底102之间的材料具有更大的相似性，DTD互连130可以具有比DTPS互连150更小的间距。特别地，管芯114和封装衬底102的材料成分的差异可能导致管芯114和封装衬底102由于在操作期间生成的热量(以及在各种制造操作期间施加的热量)而引起的差异膨胀和收缩。为了减轻由这种差异膨胀和收缩(例如，开裂、焊料桥接等)引起的损坏，DTPS互连150可以形成为比DTD互连130更大且更远离，DTD互连130可以由于在DTD互连的任一侧上的管芯114对的更大的材料相似性而经历更少的热应力。在一些实施例中，本文公开的DTPS互连150可以具有80微米与300微米之间的间距，而本文公开的DTD互连130可以具有7微米与100微米之间的间距。
图1的微电子组件100还可以包括电路板(未示出)。封装衬底102可以通过封装衬底102的底表面处的第二级互连耦合到电路板。第二级互连可以是任何合适的第二级互连，包括用于球栅阵列布置的焊球、引脚栅阵列布置中的引脚、或连接盘栅阵列布置中的连接盘。电路板可以是例如主板，并且可以具有附接到其的其他部件。如本领域中已知的，电路板可以包括用于通过电路板传送电力、接地和信号的导电路径和其他导电触点。在一些实施例中，第二级互连可以不将封装衬底102耦合到电路板，而是可以替代地将封装衬底102耦合到另一IC封装、中介层或任何其他合适的部件。在一些实施例中，多层管芯子组件104可以不耦合到封装衬底102，而是可以替代地耦合到电路板，例如PCB。
尽管图1示出了具有耦合到封装衬底102和其他管芯114的特定数量的管芯114的多层管芯子组件104，但是该数量和布置仅仅是说明性的，并且多层管芯子组件104可以包括耦合到封装衬底102的任何期望数量和布置的管芯114。尽管图1将管芯114-1示出为双侧管芯，并且将管芯114-2、114-3示出为单侧管芯，但是管芯114可以是单侧管芯或双侧管芯，并且可以是单间距管芯或混合间距管芯。在一些实施例中，附加部件可以设置在管芯114-2和/或114-3的顶表面上。在该上下文中，双侧管芯是指在两个表面上具有连接的管芯。在一些实施例中，双侧管芯可以包括穿通TSV(例如管芯114-1中的TSV 115)，以在两个表面上形成连接。双侧管芯的有源表面(其是包含一个或多个有源器件和大部分互连的表面)可以取决于设计和电气要求而面对任一方向。
图1的微电子组件100的许多元件包括在附图中的其他附图中；在讨论这些附图时不重复对这些元件的讨论，并且这些元件中的任何元件可以采用本文公开的任何形式。此外，图1中示出了包括在微电子组件100中的多个元件，但是微电子组件100中可能不存在多个这些元件。例如，在各种实施例中，可以不包括RDL 148、底部填充材料127和封装衬底102。在一些实施例中，本文公开的微电子组件100中的各个微电子组件可以用作系统级封装(SiP)，其中包括具有不同功能的多个管芯114。在这样的实施例中，微电子组件100可以被称为SiP。
图2A是根据各种实施例的示例微电子组件的侧视截面图。图2A是图1的微电子组件100的放大视图，微电子组件100包括具有导电柱152和管芯114-1(管芯114-1具有第一导电触点122和第二导电触点124)的第一层104-1、第一材料层112、第二材料层116、CTV 113(穿过第一材料层112和第二材料层116耦合到导电柱152和第二导电触点124)、在第一材料层112和第二材料层116与CTV 113之间的衬层117、以及RDL 148。特别地，微电子组件100可以包括穿过第一材料层112和第二材料层116耦合到管芯114-1上的导电柱152和第二导电触点124的CTV 113。微电子组件100还可以包括在第一材料层112和第二材料层116与CTV113之间的衬层117。CTV 113可以形成为具有基本上垂直的侧壁，例如，使用可光成像电介质或其他光刻工艺来形成过孔开口。如图2A所示，CTV 113可以形成为在接合界面119处与导电柱152和/或第二导电触点124对准，使得CTV113的截面在导电柱152和/或第二导电触点124的截面(例如，xy表面区域)内。在CTV 113与导电柱152和第二导电触点124对准的情况下，保持了信号路径之间的距离。例如，相邻导电柱152之间的信号路径保持在距离153-A1，并且相邻第二导电触点124之间的信号路径保持在距离153-A2。
图2B是根据各种实施例的示例微电子组件的侧视截面放大图。如图2B所示，CTV113可以在接合界面119处与导电柱152和/或第二导电触点124未对准，使得CTV 113的截面延伸超过导电柱152和/或第二导电触点124的截面(例如，从其偏移)。在CTV 113与导电柱152和第二导电触点124未对准的情况下，信号路径之间的距离减小，这可能导致短路或泄漏并且增加信号干扰。例如，相邻导电柱152之间的信号路径减小到距离153-B1，并且相邻第二导电触点124之间的信号路径减小到距离153-B2。第一材料层112可以用作电磁阻挡层，并且衬层117可以用作CTV 113周围的扩散阻挡层，以防止和/或减少信号干扰，即使CTV113定位成更靠近相邻信号路径(例如，更靠近相邻导电柱152和/或第二导电触点124)。
图3A是根据各种实施例的示例微电子组件的侧视截面放大图。CTV 113可以形成为具有锥形侧壁(例如，CTV 113具有朝向第一表面170-1的较窄宽度或y轴尺寸以及朝向第二表面170-2的较大宽度)，例如，使用激光钻孔工艺来形成过孔开口。如图3A所示，CTV 113可以形成为在接合界面119处与导电柱152和/或第二导电触点124对准，使得CTV 113的截面在导电柱152和/或第二导电触点124的截面(例如，xy表面区域)内。在CTV 113与导电柱152和第二导电触点124对准的情况下，保持了信号路径之间的距离。例如，相邻导电柱152之间的信号路径保持在距离155-A1，并且相邻第二导电触点124之间的信号路径保持在距离155-A2。
图3B是根据各种实施例的示例微电子组件的侧视截面放大图。如图3B所示，CTV113可以在接合界面119处与导电柱152和/或第二导电触点124未对准，使得CTV 113的截面延伸超过导电柱152和/或第二导电触点124的截面(例如，从其偏移)。在CTV 113与导电柱152和第二导电触点124未对准的情况下，信号路径之间的距离减小，这可能导致短路或泄漏并增加信号干扰。例如，相邻导电柱152之间的信号路径减小到距离155-B1，并且相邻第二导电触点124之间的信号路径减小到距离155-B2。第一材料层112可以用作电磁阻挡层，并且衬层117可以用作CTV 113周围的扩散阻挡层，以防止和/或减少信号干扰，即使CTV113定位成更靠近相邻信号路径(例如，更靠近相邻导电柱152和/或第二导电触点124)。
可以使用任何合适的技术来制造本文公开的微电子组件100。例如，图4A-4J是根据各种实施例的用于制造图1的微电子组件100的示例工艺中的各个阶段的侧视截面图。尽管下面参考图4A-4J(以及表示制造工艺的其他附图)讨论的操作以特定顺序示出，但是这些操作可以以任何合适的顺序执行。此外，在不脱离本公开内容的范围的情况下，还可以执行未示出的附加操作。此外，可以根据本公开内容修改本文关于图4A-4J讨论的操作中的各种操作，以制造本文公开的其他微电子组件100。
图4A示出了在形成多层管芯子组件104的第一层104-1之后的组件。多层管芯子组件104的第一层104-1可以通过以下方式形成：在载体105上形成导电柱152，将管芯114-1放置在载体105上，其中第一导电触点122面对载体105并且第二导电触点124背对载体105，以及在管芯114-1和导电柱152周围提供绝缘材料133-1。在一些实施例中，可以在形成导电柱152之前图案化导电触点144。载体105可以包括用于在制造操作期间提供机械稳定性的任何合适的材料，例如玻璃。导电柱152可以采用本文公开的任何实施例的形式，并且可以使用任何合适的技术形成，例如光刻工艺或增材工艺，例如冷喷涂或三维打印。例如，导电柱152可以通过在载体105的顶表面上沉积、曝光和显影光致抗蚀剂层来形成。光致抗蚀剂层可以被图案化以形成导电柱形状的腔体。导电材料(例如，铜)可以沉积在图案化光致抗蚀剂层中的开口中以形成导电柱152。可以使用任何合适的工艺(例如，电镀、溅射或无电镀)来沉积导电材料。可以去除光致抗蚀剂以暴露导电柱152。在另一示例中，可光成像电介质可以用于形成导电柱152。在一些实施例中，在沉积光致抗蚀剂材料和导电材料之前，可以在载体105的顶表面上形成种子层(未示出)。种子层可以是任何合适的导电材料，包括铜。在去除光致抗蚀剂层之后，可以使用任何合适的工艺(包括化学蚀刻等)去除种子层。在一些实施例中，可以省略种子层。导电柱可以具有任何合适的尺寸并且可跨越一个或多个层。例如，在一些实施例中，单个导电柱可以具有在1:1与4:1之间(例如，在1:1和3:1之间)的纵横比(高度:直径)。在一些实施例中，单个导电柱可以具有10微米与1000微米之间的直径(例如，截面)。例如，单个导电柱可以具有50微米与400微米之间的直径。在一些实施例中，单个导电柱可以具有50与500微米之间的高度(例如，z高度或厚度)。导电柱可以具有任何合适的截面形状，例如正方形、三角形和椭圆形等。
绝缘材料133-1可以是模制材料，例如具有无机二氧化硅颗粒的有机聚合物、环氧树脂材料、或硅和氮材料(例如，以氮化硅的形式)。在一些实施例中，绝缘材料133-1是电介质材料。在一些实施例中，电介质材料可以包括有机电介质材料、4级阻燃材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧树脂基质材料、或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。可以使用任何合适的工艺形成电介质材料，所述工艺包括层压或狭缝涂覆和固化。如果电介质层被形成为完全覆盖导电柱152和管芯114-1，则可以使用任何合适的技术(包括研磨或蚀刻，例如湿法蚀刻、干法蚀刻(例如，等离子体蚀刻)、湿喷砂或激光烧蚀(例如，使用准分子激光))去除电介质层以暴露管芯114-1的顶表面处的导电触点124的顶表面和导电柱152的顶表面。在一些实施例中，绝缘材料133-1的厚度可以减到最小以减少所需的蚀刻时间。
图4B示出了在图4A的组件的顶表面470-2上沉积第一材料层112之后的组件。第一材料层112可以包括硅和氮(例如，以氮化硅的形式)，并且可以使用任何合适的工艺形成，所述工艺包括溅射、等离子体增强气相沉积(PEVD)、原子层沉积(ALD)、层压、喷涂或狭缝涂覆和固化。第一材料层112可以具有任何合适的尺寸，如上面参考图1所述。
图4C示出了在第一材料层112的顶表面470-2上沉积第二材料层116之后的组件。第二材料层116可以包括任何合适的材料，例如电介质材料，如上文参考图1所述，例如，可光成像电介质或环氧树脂。第二材料层116可以使用任何合适的工艺形成，所述工艺包括层压、喷涂或狭缝涂覆和固化。第二材料层116可以具有任何合适的尺寸，并且可以比第一材料层112厚，如上面参考图1所述。第二材料层116可以用于通过覆盖较薄的第一材料层112可能无法平坦化的任何凹坑、划痕或其他表面粗糙度和缺陷来平坦化绝缘材料133-1的顶表面。在一些实施例中，较薄的第一材料层112可以用作绝缘层133-1与第二材料层116之间的粘合层。
图4D示出了在第二材料层116中形成过孔开口111A(例如，腔体)之后的组件。过孔开口111A可以形成为延伸穿过第二材料层116到达第一材料层112。可以使用任何合适的工艺来形成过孔开口111A。例如，当第二材料层116包括环氧树脂时，可以使用激光钻孔、激光烧蚀(例如，使用准分子激光)或等离子体蚀刻来形成过孔开口111a。在另一示例中，当第二材料层116包括可光成像电介质时，可以使用光刻工艺。
图4E示出了在第一材料层112中形成过孔开口111B之后的组件。过孔开口111B可以形成为延伸穿过第一材料层112到达管芯114-1上的第二导电触点124并且到达导电柱152。可以使用任何合适的工艺(例如，等离子体蚀刻工艺)来形成过孔开口111B以去除第一材料层112。在一些实施例中，可以同时和/或使用相同的工艺穿过第二材料层116和第一材料层112形成过孔开口111(例如，过孔开口111A和111B)。过孔开口111可以具有任何合适的形状。例如，过孔开口111可以具有基本上垂直的侧壁以形成矩形过孔，或者可以具有成角度的侧壁以形成圆锥形过孔。过孔开口的形状可以取决于用于形成过孔开口的工艺(例如，用于矩形过孔的光刻工艺和用于圆锥形过孔的激光钻孔工艺)。过孔开口111可以形成为与管芯114-1上的第二导电触点124和导电柱152对准(例如，如图2A和图3A所示)，或者可以形成为与管芯114-1上的第二导电触点124和导电柱152不对准(例如，如图2B和图3B所示)。
图4F示出了在图4E的组件的过孔开口111中和顶表面470-2上沉积衬层117之后的组件。衬层117可以包括任何合适的材料(例如，钛、氮化钛、钽、氮化钽或钌)以及任何合适的尺寸。衬层117可以使用任何合适的技术形成，所述技术例如溅射、PEVD或ALD。在一些实施例中，可以省略衬层117。在一些实施例中，导电种子层(未示出)可以沉积在衬层117的顶部上。在一些实施例中，可以省略导电种子层。
图4G示出了在图4H的组件的过孔开口111中沉积导电材料以形成CTV 113并且在顶表面470-2上图案化导电触点172之后的组件。导电材料可以是任何合适的导电材料(例如铜、银、镍、金、铝或其他金属或合金)，并且可以使用任何合适的工艺(包括光刻、电解电镀或无电镀)沉积。导电触点172可以通过去除衬层117的部分以及种子层(如果沉积的话)来图案化。可以使用任何合适的技术来去除衬层117，所述技术包括湿法蚀刻或干法蚀刻(例如，等离子体蚀刻)。
图4H示出了在图4G的组件的顶表面470-2上形成RDL 148之后的组件。RDL 148可以包括在RDL 148的底表面上的导电触点172与顶表面上的导电触点174之间的导电路径(例如，导电过孔194和线196)。RDL 148可以使用任何合适的技术来制造，所述技术例如PCB技术或再分布层技术。
图4I示出了在将管芯114-2、114-3放置在图4I的组件的顶表面上、形成DTD互连130、以及在管芯114-2、114-3上和周围沉积绝缘材料133-2以形成第二层104-2之后的组件。可以使用任何合适的方法(例如，自动拾取和放置)来放置管芯1142、114-3。管芯114-2、114-3可以包括底表面上的一组第一导电触点122。在一些实施例中，DTD互连130可以包括焊料。在这种实施例中，图4I的组件可以经受焊料回流工艺，在焊料回流工艺期间，DTD互连130的焊料部件熔化并且接合以将管芯114-2、114-3机械且电耦合到图4H的组件的顶表面。绝缘材料133-2可以包括任何合适的材料，并且可以使用任何合适的工艺来形成和去除，包括如上面参考图4A所描述的。在一些实施例中，第一层104-1中的绝缘材料133-1是与第二层104-2中的绝缘材料133-2不同的材料。在一些实施例中，第一层104-1中的绝缘材料133-1是与第二层104-2中的绝缘材料133-2相同的材料。在一些实施例中，可以在沉积绝缘材料133-2之前在DTD互连130周围分配底部填充物127。在一些实施例中，可以省略DTD互连130周围的底部填充物127。
图4J示出了在去除载体105并且在图4I的组件的底表面上执行精加工操作(例如，在底表面上(例如，在第一表面170-1处)沉积阻焊剂(未示出)并且沉积焊料134)之后的组件。在一些实施例中，多层管芯子组件104的底表面上的导电触点144可以在去除载体105之后形成。在一些实施例中，RDL 148(未示出)可以在执行精加工操作之前形成在图4J的组件的底表面上。RDL 148可以包括在RDL 148的底表面上的导电触点与顶表面上的导电触点之间的导电路径。RDL 148可以使用任何合适的技术来制造，所述技术例如PCB技术或再分布层技术。如果一起制造多个组件，则组件可以在去除载体105之后被单切。图4J的组件本身可以是微电子组件100，如图所示。可以在图4J的微电子组件100上执行进一步的制造操作以形成其他微电子组件100；例如，焊料134可以用于经由DTPS互连150将图4J的微电子组件100耦合到封装衬底102，类似于图1的微电子组件100。
图5是根据各种实施例的制造示例微电子组件的示例方法的流程图。在502处，在载体105上形成多层管芯子组件104的第一层104-1。第一层104-1可以包括由绝缘材料133-1围绕的导电柱152和管芯114-1。第一级管芯114-1可以包括在面对载体105的第一表面上的第一导电触点122和在背对载体105的第二表面上的第二导电触点124。可以暴露第二导电触点124和导电柱152的顶表面。在一些实施例中，可以通过研磨或蚀刻绝缘材料133-1来显露第二导电触点124和导电柱152的顶表面。可以使用CMP或任何其他合适的工艺来平坦化绝缘材料133-1的顶表面。在504处，可以在第一层104-1的绝缘材料133-1的顶表面上沉积第一材料层112。在506处，可以在第一材料层112的顶表面上沉积第二材料层116。在508处，可以穿过第一材料层112和第二材料层116形成CTV 113，并且将CTV 113电耦合到管芯114-1上的导电柱152和第二导电触点124的顶表面。可以通过在第一材料层112和第二材料层116中形成过孔开口(例如，腔体)并且在过孔开口中沉积导电材料来形成CTV 113。在一些实施例中，衬层117可以在沉积导电材料之前沉积在过孔开口中。CTV 113可以包括任何合适的导电材料，例如铜。衬层117可以包括任何合适的材料，例如钛。
在510处，形成RDL 148并且将RDL 148电耦合到CTV 113，第二级管芯114-2、114-3放置在RDL 148的顶表面上并且通过DTD互连130电耦合到RDL 148，并且经由RDL 148中的导电路径电耦合到CTV 113，并且去除载体。可以使用任何合适的技术(例如，PCB技术或再分布层技术)来形成RDL 148。在一些实施例中，可省略RDL 148。在一些实施例中，可以在DTD互连周围分配底部填充材料127，并且可以用绝缘材料133-2包封第二级管芯114-2、114-3。可以执行进一步的操作，例如表面精加工操作，以及由DTPS互连150将封装衬底102附接和电耦合到组件的底部。
本文公开的微电子组件100可以用于任何合适的应用。例如，在一些实施例中，微电子组件100可以用于实现用于现场可编程门阵列(FPGA)或处理单元(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)的非常小的形状因子电压调节，尤其是在移动设备和小形状因子设备中。在另一示例中，微电子组件100中的管芯114可以是处理设备(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)。
本文公开的微电子组件100可以包括在任何合适的电子部件中。图6-9示出了可以包括或被包括在本文公开的任何微电子组件100中的装置的各种示例。
图6是可以包括在本文公开的任何微电子组件100中(例如，作为管芯114中任何合适的管芯)的晶圆1500和管芯1502的俯视图。晶圆1500可以由半导体材料构成，并且可以包括具有形成在晶圆1500的表面上的IC结构的一个或多个管芯1502。每个管芯1502可以是包括任何合适IC的半导体产品的重复单元。在半导体产品的制造完成之后，晶圆1500可以经历单切工艺，其中管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以是本文所公开的管芯114中的任何管芯。管芯1502可以包括一个或多个晶体管(例如，下面讨论的图7的晶体管1640中的一些)、用于将电信号传送到晶体管的支持电路系统、无源部件(例如，信号迹线、电阻器、电容器或电感器)和/或任何其他IC部件。在一些实施例中，晶圆1500或管芯1502可以包括存储器设备(例如，随机存取存储器(RAM)设备，例如静态RAM(SRAM)设备、磁性RAM(MRAM)设备、电阻RAM(RRAM)设备、导电桥接RAM(CBRAM)设备等)、逻辑设备(例如，AND、OR、NAND或NOR门)或任何其他合适的电路元件。这些设备中的多个设备可以组合在单个管芯1502上。例如，由多个存储器设备形成的存储器阵列可以形成在与处理设备(例如，图9的处理设备1802)或被配置为将信息存储在存储器设备中或执行存储在存储器阵列中的指令的其他逻辑单元相同的管芯1502上。在一些实施例中，管芯1502(例如，管芯114)可以是中央处理单元、射频芯片、功率转换器或网络处理器。可以使用管芯到晶圆组装技术来制造本文公开的微电子组件100中的各个微电子组件，其中，一些管芯114附接到包括其他管芯114的晶圆1500，并且随后将晶圆1500单切。
图7是可以包括在本文公开的任何微电子组件100中(例如，在管芯114中的任何管芯中)的IC设备1600的截面侧视图。IC设备1600中的一个或多个可以包括在一个或多个管芯1502(图6)中。IC设备1600可以形成在管芯衬底1602(例如，图6的晶圆1500)上，并且可以包括在管芯(例如，图6的管芯1502)中。管芯衬底1602可以是由半导体材料系统构成的半导体衬底，该半导体材料系统包括例如n型或p型材料系统(或两者的组合)。管芯衬底1602可以包括例如使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些实施例中，管芯衬底1602可以使用可与硅组合或不可与硅组合的替代材料形成，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。被分类为II-VI族、III-V族或IV族的其他材料也可以用于形成管芯衬底1602。尽管此处描述了可以形成管芯衬底1602的材料的几个示例，但是可以使用可用作IC设备1600的基础的任何材料。管芯衬底1602可以是经单切管芯(例如，图6的管芯1502)或晶圆(例如，图6的晶圆1500)的一部分。
IC设备1600可以包括设置在管芯衬底1602上的一个或多个设备层1604。设备层1604可以包括形成在管芯衬底1602上的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。设备层1604可以包括例如一个或多个源极和/或漏极(S/D)区域1620、用于控制晶体管1640中的电流在S/D区域1620之间流动的栅极1622、以及用于传送往/来于S/D区域1620的电信号的一个或多个S/D触点1624。晶体管1640可以包括为了清楚起见而未示出的附加特征，例如设备隔离区域、栅极触点等。晶体管1640不限于图7中所示的类型和配置，并且可以包括各种各样的其他类型和配置，例如，举例而言，平面晶体管、非平面晶体管或者两者的组合。非平面晶体管可以包括FinFET晶体管，例如双栅晶体管或三栅晶体管，以及环栅晶体管或全环栅晶体管，例如纳米带和纳米线晶体管。
每个晶体管1640可以包括由至少两层(即，栅极电介质和栅极电极)形成的栅极1622。栅极电介质可以包括一层、或层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用于栅极电介质中的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。在一些实施例中，当使用高k材料时，可以对栅极电介质执行退火工艺以提高其品质。
栅极电极可以形成在栅极电介质上，并且可以包括至少一个p型功函数金属或n型功函数金属，这取决于晶体管1640是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅极电极可以由两个或更多个金属层的堆叠体组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。为了其他目的，可以包括另外的金属层，例如阻挡层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)以及下面参考NMOS晶体管讨论的任何金属(例如，用于功函数调节)。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)以及上面参考PMOS晶体管讨论的任何金属(例如，用于功函数调节)。
在一些实施例中，当沿着源极-沟道-漏极方向观察晶体管1640的截面时，栅极电极可以由U形结构组成，该U形结构包括基本上平行于管芯衬底1602的表面的底部部分和基本上垂直于管芯衬底1602的顶表面的两个侧壁部分。在其他实施例中，形成栅极电极的金属层中的至少一个金属层可以仅仅是基本上平行于管芯衬底1602的顶表面的平面层，并且不包括基本上垂直于管芯衬底1602的顶表面的侧壁部分。在其他实施例中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面非U形层顶部上的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔体可以形成在栅极堆叠体的相对侧上以括住栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅的材料形成。形成侧壁间隔体的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多对间隔体；例如，两对、三对或四对侧壁间隔体可以形成在栅极堆叠体的相对侧上。
S/D区域1620可以形成在管芯衬底1602内，并且邻近每个晶体管1640的栅极1622。可以使用例如注入/扩散工艺或蚀刻/沉积工艺形成S/D区域1620。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到管芯衬底1602中以形成S/D区域1620。在离子注入工艺之后可以接着是退火工艺，该退火工艺激活掺杂剂并且使它们向远方扩散到管芯衬底1602中。在后一工艺中，可以首先蚀刻管芯衬底1602以在S/D区域1620的位置处形成凹槽。然后，可以执行外延沉积工艺，以用用于制造S/D区域1620的材料填充凹槽。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制造S/D区域1620。在一些实施例中，可以用诸如硼、砷或磷的掺杂剂来原位掺杂外延沉积的硅合金。在一些实施例中，可以使用一种或多种替代半导体材料形成S/D区域1620，替代半导体材料例如锗或III-V族材料或合金。在进一步的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区域1620。
可以通过设置在设备层1604上的一个或多个互连层(在图7中被示为互连层1606-1610)传送去往和/或来自设备层1604的设备(例如，晶体管1640)的诸如电力和/或输入/输出(I/O)信号的电信号。例如，设备层1604的导电特征(例如，栅极1622和S/D触点1624)可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC设备1600的金属化堆叠体(也称为“ILD堆叠体”)1619。
互连结构1628可以布置在互连层1606-1610内以根据各种设计来传送电信号(特别地，该布置不限于图7中示出的互连结构1628的特定配置)。尽管图7中示出了特定数量的互连层1606-1610，但本公开内容的实施例包括具有比所示出的互连层更多或更少互连层的IC设备。
在一些实施例中，互连结构1628可以包括填充有诸如金属的导电材料的线1628a和/或过孔1628b。线1628a可以被布置为在基本上平行于管芯衬底1602的其上形成设备层1604的表面的平面的方向上传送电信号。例如，线1628a可以在从图7的视角进出纸面的方向上传送电信号。过孔1628b可以被布置为在基本上垂直于管芯衬底1602的其上形成设备层1604的表面的平面的方向上传送电信号。在一些实施例中，过孔1628b可以将不同互连层1606-1610的线1628a电耦合在一起。
互连层1606-1610可以包括设置在互连结构1628之间的电介质材料1626，如图7所示。在一些实施例中，设置在互连层1606-1610中的不同互连层中的互连结构1628之间的电介质材料1626可以具有不同的成分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的成分可以是相同的。
第一互连层1606(称为金属1或“M1”)可以直接形成在设备层1604上。在一些实施例中，第一互连层1606可以包括线1628a和/或过孔1628b，如图所示。第一互连层1606的线1628a可以与设备层1604的触点(例如，S/D触点1624)耦合。
第二互连层1608(称为金属2或“M2”)可以直接形成在第一互连层1606上。在一些实施例中，第二互连层1608可以包括过孔1628b以将第二互连层1608的线1628a与第一互连层1606的线1628a耦合。尽管为了清楚起见，线1628a和过孔1628b在每个互连层内(例如，在第二互连层1608内)在结构上以线界定，但是在一些实施例中，线1628a和过孔1628b可以在结构上和/或在材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
根据结合第二互连层1608或第一互连层1606所描述的类似技术和配置，可以在第二互连层1608上接连形成第三互连层1610(称为金属3或“M3”)(以及根据需要，形成附加互连层)。在一些实施例中，IC设备1600中的金属化堆叠体1619中“更高”(即，更远离设备层1604)的互连层可以更厚。
IC设备1600可以包括阻焊材料1634(例如，聚酰亚胺或类似材料)和形成在互连层1606-1610上的一个或多个导电触点1636。在图7中，导电触点1636被示出为采取接合焊盘的形式。导电触点1636可以与互连结构1628电耦合并且被配置为将(一个或多个)晶体管1640的电信号传送到其他外部设备。例如，焊料接合可以形成在一个或多个导电触点1636上，以将包括IC设备1600的芯片与另一部件(例如，电路板)机械和/或电耦合。IC设备1600可以包括附加的或替代的结构，以传送来自互连层1606-1610的电信号；例如，导电触点1636可以包括将电信号传送到外部部件的其他类似特征(例如，柱)。
在其中IC设备1600是双侧管芯(例如，类似于管芯114-1)的一些实施例中，IC设备1600可以包括在(一个或多个)设备层1604的相对侧上的另一金属化堆叠体(未示出)。该金属化堆叠体可以包括如以上参考互连层1606-1610所论述的多个互连层，以在(一个或多个)设备层1604与IC设备1600的与导电触点1636相对的一侧上的附加导电触点(未示出)之间提供导电路径(例如，包括导电线和过孔)。
在其中IC设备1600是双侧管芯(例如，类似于管芯114-1)的其他实施例中，IC设备1600可以包括穿过管芯衬底1602的一个或多个TSV；这些TSV可以与(一个或多个)设备层1604接触，并且可以在(一个或多个)设备层1604与IC设备1600的与导电触点1636相对的一侧上的附加导电触点(未示出)之间提供导电路径。
图8是可以包括本文公开的任何微电子组件100的IC设备组件1700的截面侧视图。在一些实施例中，IC设备组件1700可以是微电子组件100。IC设备组件1700包括设置在电路板1702(其可以是例如主板)上的多个部件。IC设备组件1700包括设置在电路板1702的第一面1740和电路板1702的相对第二面1742上的部件；一般地，部件可以设置在一个或两个面1740和1742上。下面参考IC设备组件1700讨论的任何IC封装可以采取本文公开的微电子组件100的实施例中的任何合适的实施例的形式。
在一些实施例中，电路板1702可以是包括多个金属层的PCB，所述多个金属层通过电介质材料层彼此分离并且通过导电过孔互连。任何一个或多个金属层可以以期望的电路图案形成，以在耦合到电路板1702的部件之间传送电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB衬底。在一些实施例中，电路板1702可以是例如电路板。
图8中所示的IC设备组件1700包括通过耦合部件1716耦合到电路板1702的第一面1740的中介层上封装结构(package-on-interposer structure)1736。耦合部件1716可以将中介层上封装结构1736电和机械地耦合到电路板1702，并且可以包括焊球(如图8所示)、插座的凸出和凹入部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。
中介层上封装结构1736可以包括通过耦合组件1718耦合到中介层1704的IC封装1720。耦合部件1718可以采取用于应用的任何合适的形式，例如上面参考耦合部件1716讨论的形式。尽管图8中示出了单个IC封装1720，但是多个IC封装可以耦合到中介层1704；实际上，附加的中介层可以耦合到中介层1704。中介层1704可以提供用于桥接电路板1702和IC封装1720的中间衬底。IC封装1720可以是或者包括例如管芯(图6的管芯1502)、IC设备(例如，图7的IC设备1600)、或者任何其他合适的部件。一般地，中介层1704可以将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，中介层1704可以将IC封装1720(例如，管芯)耦合到耦合部件1716的一组球栅阵列(BGA)导电触点，以用于耦合到电路板1702。在图8所示的实施例中，IC封装1720和电路板1702附接到中介层1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以附接到中介层1704的同一侧。在一些实施例中，三个或更多个部件可以通过中介层1704互连。
在一些实施例中，中介层1704可以被形成为PCB，其包括通过电介质材料层彼此分离并且通过导电过孔互连的多个金属层。在一些实施例中，中介层1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填充物的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，中介层1704可以由交替的刚性或柔性材料形成，交替的刚性或柔性材料可以包括与上述用于半导体衬底的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。中介层1704可以包括金属互连1708和过孔1710，包括但不限于TSV 1706。中介层1704还可以包括嵌入式设备1714，包括无源设备和有源设备两者。这些设备可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)设备和存储器设备。诸如射频设备、功率放大器、功率管理设备、天线、阵列、传感器和微机电系统(MEMS)设备的更复杂设备也可以形成在中介层1704上。中介层上封装结构1736可以采用本领域已知的任何中介层上封装结构的形式。
IC设备组件1700可以包括通过耦合部件1722耦合到电路板1702的第一面1740的IC封装1724。耦合部件1722可以采用以上参考耦合部件1716讨论的任何实施例的形式，并且IC封装1724可以采用以上参考IC封装1720讨论的任何实施例的形式。
图8中所示的IC设备组件1700包括通过耦合部件1728耦合到电路板1702的第二面1742的堆叠式封装结构(package-on-package structure)1734。堆叠式封装结构1734可以包括通过耦合部件1730耦合在一起的IC封装1726和IC封装1732，使得IC封装1726被设置在电路板1702与IC封装1732之间。耦合部件1728和1730可以采用上述耦合部件1716的任何实施例的形式，并且IC封装1726和1732可以采用上述IC封装1720的任何实施例的形式。堆叠式封装结构1734可以根据本领域已知的任何堆叠式封装结构来配置。
图9是可以包括本文公开的一个或多微电子组件100的示例电气设备1800的框图。例如，电气设备1800的部件中的任何合适的部件可以包括本文公开的IC设备组件1700、IC设备1600或管芯1502中的一个或多个，并且可以布置在本文公开的微电子组件100中的任何微电子组件中。图9中示出了包括在电气设备1800中的多个部件，但是这些部件中的任何一个或多个可以被省略或复制，以适合于应用。在一些实施例中，包括在电气设备1800中的一些或全部部件可以附接到一个或多个主板。在一些实施例中，可以将这些部件中的一些或全部制造在单个片上系统(SoC)管芯上。
另外，在各种实施例中，电气设备1800可以不包括图9中所示的一个或多个部件，但是电气设备1800可以包括用于耦合到一个或多个部件的接口电路系统。例如，电气设备1800可以不包括显示设备1806，但是可以包括显示设备1806可以耦合到的显示设备接口电路系统(例如，连接器和驱动器电路系统)。在另一组示例中，电气设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入设备1824或音频输出设备1808可以耦合到的音频输入或输出设备接口电路系统(例如，连接器和支持电路系统)。
电气设备1800可以包括处理设备1802(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。处理设备1802可以包括一个或多个数字信号处理器(DSP)、专用IC(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(执行硬件内的密码算法的专用处理器)、服务器处理器或任何其他合适的处理设备。电气设备1800可以包括存储器1804，存储器1804本身可以包括一个或多个存储器设备，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理设备1802共享管芯的存储器。该存储器可以用作高速缓存存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电气设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置为用于管理无线通信，以用于传输往来于电气设备1800的数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。
通信芯片1812可以实施多种无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE802.11系列)、IEEE 802.16标准(例如，IEEE802.16-2005修订版)、长期演进(LTE)项目以及任何修订版、更新版和/或修正版(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常被称为WiMAX网络，WiMAX是代表微波接入全球互操作的首字母缩写词，WiMAX是通过IEEE802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进HSPA(E-HSPA)或LTE网络进行操作。通信芯片1812可以根据增强型数据速率GSM演进(EDGE)、GSM EDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进型UTRAN(E-UTRAN)进行操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其派生物、以及被命名为3G、4G、5G及后续代的任何其他无线协议进行操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气设备1800可以包括天线1822，以便于无线通信和/或接收其他无线通信(例如AM或FM无线电传输)。
在一些实施例中，通信芯片1812可以管理有线通信，例如电、光或任何其他合适的通信协议(例如，以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙的较短距离无线通信，并且第二通信芯片1812可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的较长距离无线通信。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电气设备1800可以包括电池/电源电路系统1814。电池/电源电路系统1814可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备1800的部件耦合到与电气设备1800分离的能量源(例如，AC线路电源)的电路系统。
电气设备1800可以包括显示设备1806(或如上所讨论的对应接口电路系统)。显示设备1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气设备1800可以包括音频输出设备1808(或如上所讨论的对应接口电路系统)。音频输出设备1808可以包括生成可听指示的任何设备，例如扬声器、耳机或耳塞。
电气设备1800可以包括音频输入设备1824(或如上所讨论的对应接口电路系统)。音频输入设备1824可以包括产生表示声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电气设备1800可以包括GPS设备1818(或如上所讨论的对应接口电路系统)。如本领域已知的，GPS设备1818可以与基于卫星的系统通信，并且可以接收电气设备1800的位置。
电气设备1800可以包括其他输出设备1810(或如上所讨论的对应接口电路系统)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射器、或附加存储设备。
电气设备1800可以包括其他输入设备1820(或如上所讨论的对应接口电路)。其他输入设备1820的示例可以包括加速计、陀螺仪、罗盘、图像捕捉设备、键盘、诸如鼠标、指示笔、触摸板的光标控制设备、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频识别(RFID)读取器。
电气设备1800可以具有任何期望的形状因子，例如计算设备或手持、便携或移动计算设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超移动个人计算机等)、台式电气设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或可穿戴计算设备。在一些实施例中，电气设备1800可以是处理数据的任何其他电子设备。
以下段落提供了本文所公开的实施例的各种示例。
示例1是一种微电子组件，包括：在第一层中的第一管芯，具有带有第一导电触点的第一表面和带有第二导电触点的相对的第二表面；在第一管芯的第一表面上的第一材料层，第一材料层包括硅和氮；在第一材料层上的第二材料层，第二材料层包括可光成像电介质；导电过孔，穿过第一材料层和第二材料层，其中，导电过孔中的相应导电过孔电耦合到第一管芯上的第二导电触点中的相应第二导电触点；以及在第二层中的第二管芯，其中，第二层在第一层上，并且其中，第二管芯通过导电过孔电耦合到第一管芯上的第二导电触点。
示例2可以包括示例1的主题，并且还可以指定：第一材料层的厚度在100纳米与200纳米之间。
示例3可以包括示例1或2的主题，并且还可以指定：第二材料层的厚度在5微米与10微米之间。
示例4可以包括示例1-3中任一项的主题，并且还可以包括在第二材料层与第二层之间的再分布层(RDL)。
示例5可以包括示例1-4中任一项的主题，并且还可以包括在第一层中的导电柱，其中，导电柱通过导电过孔电耦合到导电过孔中的相应一个导电过孔并且电耦合到第二管芯。
示例6可以包括示例1-5中任一项的主题，并且还可以指定：在导电过孔中的相应一个导电过孔与第一管芯的第二导电触点中的相应一个第二导电触点之间的界面处，导电过孔的截面延伸超过第二导电触点的截面。
示例7可以包括示例6的主题，并且还可以指定：导电过孔的直径在1微米与10微米之间。
示例8可以包括示例1-7中任一项的主题，并且还可以包括在第一材料层与导电过孔之间、以及第二材料层与导电过孔之间的衬层，其中，衬层包括钛、钛和氮、钽、钽和氮、或钌。
示例9可以包括示例8的主题，并且还可以指定：衬层的厚度在25纳米与75纳米之间。
示例10可以包括示例1-9中任一项的主题，并且还可以指定：第一管芯的第二导电触点的间距在20微米与40微米之间。
示例11是一种微电子组件，包括：在第一层中的第一管芯，具有带有第一导电触点的第一表面和带有第二导电触点的相对的第二表面；在第一管芯的第一表面上的第一材料层，第一材料层包括硅和氮；在第一材料层上的第二材料层，第二材料层包括电介质；导电过孔，穿过第一材料层和第二材料层，其中，导电过孔中的相应导电过孔电耦合到第一管芯上的第二导电触点中的相应第二导电触点；以及在第二层中的第二管芯，其中，第二层在第一层上，并且其中，第二管芯通过导电过孔电耦合到第一管芯上的第二导电触点。
示例12可以包括示例11的主题，并且还可以指定：第一材料层的厚度在100纳米与200纳米之间。
示例13可以包括示例11或12的主题，并且还可以指定：第二材料层的厚度在5微米与10微米之间。
示例14可以包括示例11-13中任一项的主题，并且还可以指定：在导电过孔中的相应一个导电过孔与第一管芯的第二导电触点中的相应一个第二导电触点之间的界面处，导电过孔的截面延伸超过第二导电触点的截面。
示例15可以包括示例14的主题，并且还可以指定：导电过孔的直径在1微米与10微米之间。
示例16可以包括示例11-15中任一项的主题，并且还可以包括在第一材料层与导电过孔之间、以及第二材料层与导电过孔之间的衬层，其中，衬层包括钛、钛和氮、钽、钽和氮、或钌。
示例17可以包括示例16的主题，并且还可以指定：衬层的厚度在25纳米与75纳米之间。
示例18可以包括示例11-17中任一项的主题，并且还可以包括在第二材料层与第二层之间的再分布层(RDL)。
示例19可以包括示例11-18中任一项的主题，并且还可以包括在第一层中的导电柱，其中，导电柱通过导电过孔电耦合到导电过孔中的相应一个导电过孔并且电耦合到第二管芯。
示例20可以包括示例11-19中任一项的主题，并且还可以指定：第一层还包括一种或多种绝缘材料。
示例21可以包括示例11-20中任一项的主题，并且还可以指定：第一层包括第一表面和面对第一材料层的相对的第二表面，并且微电子组件还可以包括在第一层的第一表面处并且电耦合到第一管芯的第一导电触点的封装衬底。
示例22可以包括示例11-21中任一项的主题，并且还可以指定：第一管芯包括存储器、处理管芯、射频芯片、功率转换器、网络处理器、工作负荷加速器、电压调节器管芯、桥接管芯、或安全加密器，并且第二管芯包括处理管芯。
示例23是一种制造微电子组件的方法，包括：将第一管芯附接到载体，其中，第一管芯包括具有第一导电触点的第一表面和具有第二导电触点的相对的第二表面，并且其中，第一管芯附接到载体，其中，第一导电触点面对载体；在载体上形成导电柱；在第一管芯和导电柱周围形成绝缘材料；在绝缘材料上形成第一材料层，其中，第一材料层包括硅和氮；在第一材料层上形成第二材料层，其中，第二材料层包括电介质材料；形成穿过第一材料层和第二材料层的导电过孔，并且将导电过孔中的相应导电过孔电耦合到第二导电触点中的相应第二导电触点和导电柱；以及通过导电过孔将第二管芯电耦合到第一管芯的第二表面处的第二导电触点并且电耦合到导电柱。
示例24可以包括示例23的主题，并且还可以包括在第一材料层与导电过孔之间、以及第二材料层与导电过孔之间形成衬层，其中，衬层包括钛、钛和氮、钽、钽和氮、或钌。
示例25可以包括示例23或24的主题，并且还可以指定：第一材料层的厚度在100纳米与200纳米之间。
示例26可以包括示例23-25中任一项的主题，并且还可以指定：第二材料层的厚度在5微米与10微米之间。
示例27可以包括示例23-26中任一项的主题，并且还可以指定：电介质材料包括可光成像电介质。
示例28可以包括示例27的主题，并且还可以指定：单个导电过孔的直径在1微米与10微米之间。
示例29可以包括示例23-26中任一项的主题，并且还可以指定：电介质材料包括环氧树脂。
示例30可以包括示例29的主题，并且还可以指定：单个导电过孔的直径在1微米与10微米之间。
示例31可以包括示例23-30中任一项的主题，并且还可以包括在第二材料层与第二管芯之间形成再分布层(RDL)。

Claims (25)

1.一种微电子组件，包括：
第一管芯，所述第一管芯在第一层中，所述第一管芯具有带有第一导电触点的第一表面以及带有第二导电触点的相对的第二表面；
第一材料层，所述第一材料层在所述第一管芯的所述第一表面上，所述第一材料层包括硅和氮；
第二材料层，所述第二材料层在所述第一材料层上，所述第二材料层包括可光成像电介质；
导电过孔，所述导电过孔穿过所述第一材料层和所述第二材料层，其中，所述导电过孔中的相应导电过孔电耦合到所述第一管芯上的所述第二导电触点中的相应第二导电触点；以及
第二管芯，所述第二管芯在第二层中，其中，所述第二层在所述第一层上，并且其中，所述第二管芯通过所述导电过孔电耦合到所述第一管芯上的所述第二导电触点。
2.根据权利要求1所述的微电子组件，其中，所述第一材料层的厚度在100纳米与200纳米之间。
3.根据权利要求1所述的微电子组件，其中，所述第二材料层的厚度在5微米与10微米之间。
4.根据权利要求1-3中任一项所述的微电子组件，还包括：
在所述第二材料层与所述第二层之间的再分布层(RDL)。
5.根据权利要求1-3中任一项所述的微电子组件，还包括：
在所述第一层中的导电柱，其中，所述导电柱通过所述导电过孔电耦合到所述导电过孔中的相应一个导电过孔并且电耦合到所述第二管芯。
6.根据权利要求1-3中任一项所述的微电子组件，其中，在所述导电过孔中的相应一个导电过孔与所述第一管芯的所述第二导电触点中的相应一个第二导电触点之间的界面处，所述导电过孔的截面延伸超过所述第二导电触点的截面。
7.根据权利要求6所述的微电子组件，其中，所述导电过孔的直径在1微米与10微米之间。
8.根据权利要求1-3中任一项所述的微电子组件，还包括：
在所述第一材料层与所述导电过孔之间、以及所述第二材料层与所述导电过孔之间的衬层，其中，所述衬层包括钛、钛和氮、钽、钽和氮、或钌。
9.根据权利要求8所述的微电子组件，其中，所述衬层的厚度在25纳米与75纳米之间。
10.根据权利要求1-3中任一项所述的微电子组件，其中，所述第一管芯的所述第二导电触点的间距在20微米与40微米之间。
11.一种微电子组件，包括：
第一管芯，所述第一管芯在第一层中，所述第一管芯具有带有第一导电触点的第一表面以及带有第二导电触点的相对的第二表面；
第一材料层，所述第一材料层在所述第一管芯的所述第一表面上，所述第一材料层包括硅和氮；
第二材料层，所述第二材料层在所述第一材料层上，所述第二材料层包括电介质；
导电过孔，所述导电过孔穿过所述第一材料层和所述第二材料层，其中，所述导电过孔中的相应导电过孔电耦合到所述第一管芯上的所述第二导电触点中的相应第二导电触点；以及
第二管芯，所述第二管芯在第二层中，其中，所述第二层在所述第一层上，并且其中，所述第二管芯通过所述导电过孔电耦合到所述第一管芯上的所述第二导电触点。
12.根据权利要求11所述的微电子组件，其中，所述第一材料层的厚度在100纳米与200纳米之间。
13.根据权利要求11所述的微电子组件，其中，所述第二材料层的厚度在5微米与10微米之间。
14.根据权利要求11所述的微电子组件，其中，在所述导电过孔中的相应一个导电过孔与所述第一管芯的所述第二导电触点中的相应一个第二导电触点之间的界面处，所述导电过孔的截面延伸超过所述第二导电触点的截面。
15.根据权利要求14所述的微电子组件，其中，所述导电过孔的直径在1微米与10微米之间。
16.根据权利要求11-15中任一项所述的微电子组件，还包括：
在所述第一材料层与所述导电过孔之间、以及所述第二材料层与所述导电过孔之间的衬层，其中，所述衬层包括钛、钛和氮、钽、钽和氮、或钌。
17.根据权利要求16所述的微电子组件，其中，所述衬层的厚度在25纳米与75纳米之间。
18.根据权利要求11-15中任一项所述的微电子组件，其中，所述第一层还包括一种或多种绝缘材料。
19.根据权利要求11-15中任一项所述的微电子组件，其中，所述第一层包括第一表面、以及面对所述第一材料层的相对的第二表面，并且所述微电子组件还包括：
封装衬底，所述封装衬底在所述第一层的所述第一表面处，并且电耦合到所述第一管芯的所述第一导电触点。
20.一种制造微电子组件的方法，包括：
将第一管芯附接到载体，其中，所述第一管芯包括具有第一导电触点的第一表面以及具有第二导电触点的相对的第二表面，并且其中，所述第一管芯附接到所述载体，其中，所述第一导电触点面对所述载体；
在所述载体上形成导电柱；
在所述第一管芯和所述导电柱周围形成绝缘材料；
在所述绝缘材料上形成第一材料层，其中，所述第一材料层包括硅和氮；
在所述第一材料层上形成第二材料层，其中，所述第二材料层包括电介质材料；
形成穿过所述第一材料层和所述第二材料层的导电过孔，并且将所述导电过孔中的相应导电过孔电耦合到所述第二导电触点中的相应第二导电触点和所述导电柱；以及
通过所述导电过孔将第二管芯电耦合到所述第一管芯的所述第二表面处的所述第二导电触点并且电耦合到所述导电柱。
21.根据权利要求20所述的方法，还包括：
在所述第一材料层与所述导电过孔之间、以及所述第二材料层与所述导电过孔之间形成衬层，其中，所述衬层包括钛、钛和氮、钽、钽和氮、或钌。
22.根据权利要求20所述的方法，其中，所述第一材料层的厚度在100纳米与200纳米之间。
23.根据权利要求20所述的方法，其中，所述第二材料层的厚度在5微米与10微米之间。
24.根据权利要求20-23中任一项所述的方法，其中，所述电介质材料包括可光成像电介质。
25.根据权利要求20-23中任一项所述的方法，其中，所述电介质材料包括环氧树脂。
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