CN111211122B - 半导体器件的制作方法与半导体器件 - Google Patents
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Abstract
本公开提供一种半导体器件的制作方法及半导体器件。方法包括：提供具有沟槽隔离结构的第一导电类型的半导体衬底；于相邻沟槽隔离结构之间的半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；于有源区中形成字线沟槽并在字线沟槽中形成埋入式栅极结构，字线沟槽贯穿第二掺杂区域并部分贯穿第一掺杂区域；于相邻字线沟槽之间的有源区上形成位线接触区；在位线接触区下形成连接第二掺杂区域的第三掺杂区域。本公开提供的制作方法可以在限制LDD区域宽度的同时提高LDD区域的活化离子浓度。
Description
技术领域
本公开涉及半导体制造技术领域，具体而言，涉及一种半导体器件的制作方法与使用这种方法制造的半导体器件。
背景技术
随着DRAM(Dynamic Random Access Memory，动态随机存取存储器)制造技术的发展，相同存储芯片尺寸下，利用存取器件的微缩来增加存储单元的密度成为了提高存储能力的主要趋势。当DRAM存储单元尺寸由6F2微缩至4F2时，相邻存储器件的距离缩短将造成相邻晶体管与字符线之间的耦合效应更强，进而造成存储单元一条行线上的存储器件在频率性开关操作过程中引起相邻行线的存储器件漏电流增加，这种效应称为行锤效应(RowHammer Effect)。相关技术中，曾提出在相邻埋藏字元线(Buried Word Line)的存储器件的共源/漏区，在N型阱的植入过程中，通过增加一道掩模曝光显影工艺来增加一道磷离子注入的步骤，以改变存储数组器件结构内部阱的掺杂浓度分布情形。
通过设置正确的磷离子植入剂量及能量来调整空乏区的位置，可以通过空乏区内电场产生的区域性屏蔽效应(Shield effect)来减少特定字符在线存储器件在频率性操作时锤门(hammering gate)引发通漏电流中电子移动到相邻字符在线存储器件的机会。然而，多一道掩模曝光显影工艺将会增加制造成本，因此，需要一种能够不增加制造成本的改善行锤效应的制作工艺。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种半导体器件制造方法和使用这种方法制造的半导体器件，用于至少在一定程度上克服相关技术为降低行锤效应而增加制造成本的问题。
根据本公开的第一方面，提供一种半导体器件的制作方法，包括：
提供具有沟槽隔离结构的第一导电类型的半导体衬底；
于相邻所述沟槽隔离结构之间的所述半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；
其中，在进行第二次掺杂注入前先对第一次掺杂注入形成的第一掺杂区域进行第一非晶化掺杂制程，以于所述第一掺杂区域上表层形成轻掺杂的第一非晶化区域，然后于所述第一非晶化区域进行所述第二次掺杂注入，并进行快速热退火处理以形成第二掺杂区域；
于所述有源区中形成字线沟槽并在所述字线沟槽中形成埋入式栅极结构，所述字线沟槽贯穿所述第二掺杂区域并部分贯穿所述第一掺杂区域；
于相邻所述字线沟槽之间的所述有源区上形成位线接触区；
从所述位线接触区对所述第一掺杂区域与所述第二掺杂区域的接面进行第二非晶化掺杂制程以形成第二非晶化区域，对所述第二非晶化区域进行第三次掺杂注入以在所述位线接触区下形成连接所述第二掺杂区域的第三掺杂区域；
在于所述位线接触区上形成位线接触结构的过程中实现对所述第三掺杂区域的快速热退火处理。
在本公开的示例性实施例中，所述第一非晶化掺杂制程和所述第二非晶化掺杂制程的掺杂离子包括硅离子或锗离子，两次非晶化掺杂制程的掺杂离子注入剂量均大于3e14cm-2。
在本公开的示例性实施例中，在所述第一非晶化掺杂制程和所述第二非晶化掺杂制程中控制半导体衬底的温度<0℃。
在本公开的示例性实施例中，所述第二次掺杂注入包括磷离子注入和砷离子注入，所述磷离子注入的深度大于所述砷离子注入的深度。
在本公开的示例性实施例中，所述第三次掺杂注入包括磷离子注入，所述磷离子注入的剂量大于1e13cm-2。
在本公开的示例性实施例中，所述磷离子注入的剂量大于1e13cm-2，所述砷离子注入的剂量为1e14cm-2～5e14cm-2。
在本公开的示例性实施例中，在形成所述有源区之前还包括于所述半导体衬底中形成第二导电类型的深阱区以及于所述沟槽隔离结构下方形成所述第二导电类型的阱区，所述第二导电类型的阱区位于所述第一掺杂区域的下方且连接所述沟槽隔离结构的底层与所述第二导电类型的深阱区。
在本公开的示例性实施例中，还包括对所述位线接触结构依次进行砷离子注入和热活化处理，以形成活化位线接触区，所述砷离子注入的剂量为1e15cm-2～4e15cm-2，所述热活化处理为快速热退火离子活化，所述快速热退火处理的处理温度为800-1000℃。
在本公开的示例性实施例中，所述第一导电类型与所述第二导电类型相反，所述第一导电类型为P型或N型。
根据本公开的第二方面，提供一种半导体器件，包括：
第一导电类型的半导体衬底，所述衬底上设有沟槽隔离结构；
有源区，设置于所述沟槽隔离结构之间，包括源极区域、漏极区域，所述源极区域、所述漏极区域均包括所述第一导电类型的第一掺杂区域和第二导电类型的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域的上表层，所述漏极区域还包括连接于所述第二掺杂区域下部的第三掺杂区域；
埋入式字线结构，所述埋入式字线结构设置于所述源极区域和所述漏极区域之间并贯穿所述第二掺杂区域，其中所述第三掺杂区域位于所述埋入式字线结构之间。
在本公开的示例性实施例中，所述第二掺杂区域的形成过程包括：
对所述第一掺杂区域注入第一剂量的半导体离子以形成第一非晶化区域；
对所述第一非晶化区域进行第一次第二导电类型离子注入制程，并进行快速热退火工艺以及固相外延再结晶工艺；
其中，所述半导体离子包括硅离子或锗离子，所述半导体离子的注入剂量大于3e14cm-2。
在本公开的示例性实施例中，所述第三掺杂区域的形成过程包括：
对所述埋入式字线结构之间的所述第二掺杂区域与所述第一掺杂区域的接面注入第三剂量的半导体离子以形成第二非晶化区域；
对所述第二非晶化区域进行第二次第二导电类型离子注入制程，并在后续制作位线接触结构的过程中进行快速热退火工艺以及固相外延再结晶工艺；
其中，所述半导体离子包括硅离子或锗离子，所述半导体离子的注入剂量大于3e14cm-2。
在本公开的示例性实施例中，所述第一次第二导电类型离子注入制程包括磷离子注入和砷离子注入，所述磷离子注入的深度大于所述砷离子注入的深度，所述磷离子的注入剂量大于1e13cm-2，所述砷离子的注入剂量为1e14cm-2～5e14cm-2。
在本公开的示例性实施例中，所述第二次第二导电类型离子注入制程包括磷离子注入，所述磷离子的注入剂量大于1e13cm-2。
在本公开的示例性实施例中，所述半导体衬底包括所述第二导电类型的深阱区以及位于所述沟槽隔离结构下方的所述第二导电类型的阱区，所述阱区位于所述第一掺杂区域的下方并连接所述沟槽隔离结构底层与所述深阱区。
在本公开的示例性实施例中，还包括设置于相邻所述埋入式字线结构之间的所述漏极区域上的位线接触结构，所述位线接触结构与所述漏极区域的接触区包括所述第二导电类型的掺杂离子。
在本公开的示例性实施例中，所述掺杂离子为砷，所述掺杂离子的掺杂剂量为1e15cm-2～4e15cm-2。
本公开实施例提供的半导体器件的制作方法通过在LDD区域形成之前对P阱区域进行非晶化处理，有效限制了后续注入的磷离子和砷离子的注入深度，使得在注入大剂量的磷离子和砷离子后，新形成的LDD区域既可以保持扩散深度在安全范围内，不至于引起短通道效应，又能够具有更多的活化离子，从而降低了LDD区域的电阻、增大了导通电流、提升了存储单元的操作速度；此外，通过对位线接触窗区域进行二次非晶化并注入磷离子，可以使DRAM存储单元中共漏极/供源极部位的PN接面空乏区向通道方向延伸，配合较低的导通电阻，能够有效降低行锤效应。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开提供的半导体器件的制作方法的主要流程图。
图2和图3是本公开实施例的原理示意图。
图4A～图4R是本公开一个实施例中半导体器件的制作方法的详细流程示意图。
图5本公开提供的半导体器件的工艺结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
下面结合附图对本公开示例实施方式进行详细说明。
图1是本公开提供的DRAM存储单元制作工艺的主要流程图。
参考图1，半导体器件的制作方法主要可以包括：
步骤S1，提供具有沟槽隔离结构的第一导电类型的半导体衬底；
步骤S2，于相邻所述沟槽隔离结构之间的所述半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区，其中，在进行第二次掺杂注入前先对第一次掺杂注入形成的第一掺杂区域进行第一非晶化掺杂制程，以于所述第一掺杂区域上表层形成轻掺杂的第一非晶化区域，然后于所述第一非晶化区域进行所述第二次掺杂注入，并进行快速热退火处理以形成第二掺杂区域；
步骤S3，于所述有源区中形成字线沟槽并在所述字线沟槽中形成埋入式栅极结构，所述字线沟槽贯穿所述第二掺杂区域并部分贯穿所述第一掺杂区域；
步骤S4，于相邻所述字线沟槽之间的所述有源区上形成位线接触区；
步骤S5，从所述位线接触区对所述第一掺杂区域与所述第二掺杂区域的接面进行第二非晶化掺杂制程以形成第二非晶化区域，对所述第二非晶化区域进行第三次掺杂注入以在所述位线接触区下形成连接所述第二掺杂区域的第三掺杂区域；
步骤S6，在于所述位线接触区上形成位线接触结构的过程中实现对所述第三掺杂区域的快速热退火处理。
本公开实施例提供的制作方法通过在LDD区域形成之前对P阱区域进行非晶化处理，有效限制了后续注入的磷离子和砷离子的注入深度，使得在注入大剂量的磷离子和砷离子后，新形成的LDD区域既可以保持扩散深度在安全范围内，不至于引起短通道效应，又能够具有更多的活化离子，从而降低了LDD区域的电阻、增大了导通电流、提升了存储单元的操作速度；此外，通过对位线接触窗区域进行二次非晶化并注入磷离子，可以使DRAM存储单元中共漏极/供源极部位的PN接面空乏区向通道方向延伸，配合较低的导通电阻，能够有效降低行锤效应。
图2和图3是本公开实施例的原理示意图。
参考图2，在P阱区域1和LDD区域2之间未制作第三掺杂区域时，当字线WLA做频率性开关操作时，产生的电子会通过高位能阶被邻近的字线WLB吸引过去产生漏电流3而引起行锤效应，造成字符间的干扰。
根据PN接面理论基础，PN接面空乏区宽度主要由低浓度区来决定，参考图3，在两邻近字线之间增加第三掺杂区域4(相当于增加了第二掺杂区域的深度)后，PN接面的空乏区域及其内建电场将会向下延伸，这将使得字线WLA通道中产生高位能阶的电子受到空乏区内的内建电场作用而漂移流向共位线(Common bit line)且在极短时间内与空穴复合，堵塞了原本在图2中的漏电流路径，降低了行锤效应所造成的对字线WLB的干扰。
此外，本公开实施例在DRAM Access device器件的LDD区域中，通过在P-Well区域进行硼离子注入来降低轻掺杂漏极区域(Lightly Doped Drain,LDD)内掺杂磷区域的电阻值，增加导通电流，来提升导通/关闭电流比值(on/off current ratio)，其主要可能的机制为PAI(Pre-Amorphization Implantation，预先非晶化掺杂)步骤时所产生的非晶化深度(End-of-Range,EOR)区域在退火时所释放出的间隙原子和硼原子会产生交互作用，进而减少磷与间隙原子之间反应，而使得更多的磷原子产生活化的现象。解决本发明技术问题所采用的技术方案是利用预先非晶化工艺技术，应用于DRAM Access Device LDD的制作，借此提高磷掺杂剂量且可抑制磷的扩散，此法可有效提高LDD区域的活化载流子浓度，降低LDD区域的导通电阻，增加晶体管工作时的驱动电流及操作速度且可避免造成短通道及GIDL(gate-induced drain leakage，栅诱导漏极泄漏电流)效应的创新工艺方式。
下面，以第一导电类型为P型、第二导电类型为N型为例对本公开实施例进行说明。可以理解的是，本公开实施例也可以应用在第一导电类型为N型、第二导电类型为P型的方案中，本公开对此不作特殊限定。
图4A～图4P是本公开一个实施例中半导体器件的制作方法的详细流程示意图。
其中，图4A～图4D对应步骤S1。
在图4A，利用掩模蚀刻工艺在P型衬底1上制作浅沟槽隔离结构2(Shallow TrenchIsolation,STI)，制作过程例如可以包括沉积、涂胶、转印、蚀刻、绝缘层制作、金属沉积等相关STI制作工艺，本公开不以此为限。
在图4B，注入磷离子以形成深N型阱区域3(Deep N-Well，DNW)。
在图4C，通过掩模工艺将磷离子注入到STI的底层，形成连接深N阱区域的N阱区域4(N-Well)。
在图4D，注入硼离子以在P衬底上部形成第一掺杂区域5(P阱区域，P-Well)。
参考图4A～图4D，在形成有源区之前，可以首先在设置有沟槽隔离结构(STI，Shallow Trench Isolation)的P型衬底上顺次进行离子注入以形成深N阱区域、N阱区域、P阱区域，其中沟槽隔离结构内部为二氧化硅，外部为绝缘层。接下来，可以图4D所示结构为基板，制作N型轻掺杂漏极区域(LDD)。在一些实施例中，形成沟槽隔离结构以划分出有源区的步骤也可以在制作深N阱区域、N阱区域、P阱区域之后，本公开不以此为限。
图4E～图4G示出步骤S2的示意图。
在图4E，进行本公开提出的LDD-PAI工艺(第一非晶化工艺)，对P阱区域注入硅离子或锗离子(剂量>3e14cm-2)以形成第一非晶化区域6。
在图4F，对非晶化区域注入磷离子及砷离子，其中磷离子的注入深度大于砷离子的注入深度，磷离子注入剂量大于1e13cm-2，砷离子注入剂量在1e14cm-2～5e14cm-2之间，以提高活化离子浓度来降低LDD区域的导通电阻。
在图4G，进行高温(1000℃以上)快速热退火(Rapid Thermal Anneal)及SPER工艺，使砷、磷离子活化扩散以形成第一掺杂区域7。
离子注入法是把掺杂剂的原子引入固体中的一种材料改性方法。简单地说，离子注入的过程就是在真空系统中，用经过加速的要掺杂的原子的离子照射(注入)固体材料，从而在所选择的(即被注入的)区域形成一个具有特殊性质的表面层(注入层)。其中，注入离子的深度分布可由加速电压控制，即由注入能量来控制。
则更为细化地，如图4E所示，对P阱区域5注入半导体离子的过程例如为：首先，通过离子注入法以第一能量注入第一剂量的锗离子或硅离子于P阱区域5的表层并沿P型衬底1的方向延伸，形成具有第一深度的第一非晶化区域6。
在本公开实施例中，形成第一非晶化区域6过程中注入的硅离子或锗离子的浓度大于3e14cm-2；对第一非晶化区域6进行掺杂制程的N型掺杂离子例如包括磷离子或砷离子，其中磷离子注入的深度大于砷离子注入的深度，磷离子的注入剂量大于1e13cm-2，砷离子的注入剂量为1e14cm-2～5e14cm-2。需要注意的是，由于在硅基板温度为室温时进行预先非晶化制程会在硅基板的非晶化硅层及其下方区域产生EOR缺陷界面(非晶化硅与单晶硅基板的交界面)，即使在后续退火制程后EOR缺陷界面仍然会存在从而增加漏电流路径及大小，因此非晶化过程中衬底的温度需要维持在0℃以下，最佳温度范围是-50℃～-150℃，以有效避免漏电流的产生。
在图4F中注入N型掺杂离子的过程例如可以为：以第二能量对第一非晶化区域6先注入第二剂量的磷离子，形成第二深度的磷离子注入区61；接下来以第三能量对非晶化区域6注入第三剂量的砷离子，以形成第三深度的砷离子注入区62。其中，第三能量小于第二能量，第二能量小于第一能量；第三深度小于第二深度(磷离子的注入深度大于砷离子的注入深度)，第二深度小于等于第一深度(磷离子的注入深度小于非晶化区域的深度)；第三剂量小于第二剂量，第一剂量例如为大于3e14cm-2，第二剂量例如可以为大于1e13cm-2。
接下来，通过快速热退火工艺(温度大于1000℃)使第一非晶化区域6中的砷离子、磷离子活化扩散，再通过固相外延再结晶(Solid Phase Epitaxy Recrystallization,SPER)工艺使第二掺杂区域内的各注入离子再结晶化(SPER)以形成第二掺杂区域7。
在本公开实施例中，在半导体器件的第二掺杂区域7(Source/Drain)形成前，先利用离子注入工艺对P阱区域注入高剂量的硅离子或锗离子，使其注入的单晶硅区域非晶化。非晶化(PAI)过程中产生的非晶化深度(End-of-Range,EOR)区域在退火时所释放出的间隙离子会与P阱区域的硼离子产生交互作用，进而减少磷离子与间隙离子之间反应，使更多的磷离子活化。高剂量的锗离子或硅离子注入后，将使原本具晶向的硅材料区域(P阱区域5)形成非晶向化的结构(第一非晶化区域6)，对后续N型掺杂离子(磷离子和砷离子)的注入深度有抑制效果，进而在达成超浅接面的同一制程条件下(N型掺杂离子的注入量相同)，可增加N型掺杂离子在单位注入区的注入剂量，有效提高N型掺杂离子的活化浓度。
通过对非晶化区域注入中剂量N型深掺杂磷元素(大于传统工艺的剂量)及高剂量浅掺杂砷元素，并在后续高温热退火制作过程中进行固相外延再结晶(Solid PhaseEpitaxy Recrystallization,SPER)工艺，可以在漏极区与源极区形成离子活化浓度更高的N型LDD区，降低晶体管内N型LDD区的串联电阻，进而提升导通电流、提升器件操作速度。
图4H～图4M是步骤S3、步骤S4的示意图。
在图4H，进行字线金属栅区域沟槽定义(Word-Line Metal-Gate region definetrench)。
在图4I，完成字线金属栅区域沟槽区域掩模光刻已形成字线沟槽8。
在步骤S3(参考图4H～图4I)，刻蚀形成字线沟槽。通过一般的刻蚀方法，根据字线沟槽8的深度及空间设计要求完成刻蚀，使字线沟槽8穿过第二掺杂区域7并部分刻蚀第一掺杂区域(P阱区域5)。
在图4J，完成栅极氧化工艺，在字线沟槽8的表面形成栅极绝缘氧化层。通过高温制程在字线沟槽8的表面形成栅极绝缘氧化层81，与此同时，由于高温引起第二掺杂区域7中的锗离子与硅材料产生氧化反应，使得硅材料被转化为锗化硅材料。可以定义字线沟槽8与沟槽隔离结构2之间的第二掺杂区域为源极区域，相邻的字线沟槽8之间的第二掺杂区域为漏极区域。由此，第二掺杂区域7也可以被称为N型轻掺杂漏极区域(LDD)。由于N型掺杂离子(如砷离子和磷离子)在锗化硅材料中的固态溶解度高于硅材料，进一步提高了N型掺杂离子的活化浓度，因而对于同一注入量的N型掺杂离子，由锗化硅材料构成的第二掺杂区域7相比由硅材料构成的LDD区域的串联电阻更小，导通电流更高。
在图4K，完成金属栅极(TiN/W)沉积工艺及干蚀刻工艺。
根据栅极金属层82的深度设计要求，沉积相应的金属量的金属于字线沟槽8内一部分(底部)，在字线沟槽8内形成栅极金属层82。且栅极金属层82的顶部水平线高于第二掺杂区域7与P阱区域5相接的水平线。优选地，本步骤所沉积的金属为钨。
在图4L，完成介电隔离层沉积。优选地，介电隔离层的材料为氮化硅(SiN)，通过一般的沉积方法，沉积氮化硅于字线沟槽8内的栅极金属层82表面，直至覆盖衬底的上表面，以形成介电隔离层83。
在图4M，于相邻字线沟槽之间形成位线接触窗(Bit-Line Contact)可以包括对位线接触窗位置的定义以及进行蚀刻完成位线接触窗区域的制作。首先可以根据第二掺杂区域7中漏极区域的位置在漏极区域的表面确定位线接触窗91的位置，进而确定位线接触窗91对应的介电隔离层83的位置，对该位置向下进行刻蚀介电隔离层83直至露出在字线沟槽8之间的第二掺杂区域7的上表面，以作为位线接触窗91。至此，步骤S4完成。
图4N和图4O是步骤S5的示意图。
在图4N，从位线接触区对第一掺杂区域5与第二掺杂区域7的接面进行第二非晶化掺杂制程以形成第二非晶化区域71。
在图4O，对第二非晶化区域71进行第三次掺杂注入以在位线接触区(位线接触窗91)下形成连接第二掺杂区域7的第三掺杂区域72。
在图4N所示步骤中，第二非晶化掺杂制程的注入离子与离子注入剂量可以与第一非晶化掺杂制程相同。在图4O所示步骤中，第三次掺杂注入包括磷离子注入，磷离子注入的剂量大于1e13cm-2。
图4P～图4R是步骤S6的示意图。在步骤S6中，于位线接触窗上形成初始位线接触结构，并在此过程中完成对第三掺杂区域72的快速热退火处理。在一些实施例中，还包括对该位线接触结构依次进行砷离子注入和热活化处理，以形成活化位线接触区。其中，砷离子注入剂量为1e15cm-2～4e15cm-2，热活化处理为快速热退火离子活化，快速热退火处理的处理温度为800-1000℃。
在图4P，进行原位多晶硅沉积(in-situ Poly-Si Deposition)，以形成覆盖位线接触窗91的多晶硅层92。
在图4Q，进行蚀刻工艺形成初始位线接触结构93并完成对初始位线接触结构93的高浓度剂量N+砷离子注入来降低接触电阻。具体的，通过离子注入工艺使用第四能量对初始位线接触结构93注入N型离子，注入的N型离子优选为砷离子，使本次注入的砷离子位于初始位线接触结构93和第二掺杂区域7的交界面上，以降低这两个区域之间的接触电阻。
在图4R，对初始位线接触结构93即N+漏极和第三掺杂区域72进行高温热退火离子活化工艺和固相外延再结晶工艺(即第二次SPER工艺)后形成位线接触结构9。此时，位线接触结构9中的活化离子掺杂浓度得到提高，具备了更低的电阻与更高的导通电流。位线接触结构9下方对应的漏极区域的LDD区域的深度较源极区域的LDD区域的深度大，能够有效降低行锤效应对邻近器件字线的干扰，进一步降低通道的导通电阻，提升导通电流。
综上所述，本公开实施例通过调整非晶化过程中的离子注入深度及掺杂磷离子的掺杂能量大小来调整源极和漏极的LDD区域扩散深度，进而调整N型轻掺杂浓度区及设计通道的长度，至少具有以下优点：
1.在维持相同掩模数下降低行锤效应，对避免了制作成本的增加；
2.通过在轻掺杂漏极区域(LDD)区域制造之前进行预先非晶化工艺，可以在增加N型掺杂原子的注入剂量的同时抑制后续N型掺杂原子的注入深度，提高LDD区域的离子活化浓度，形成PN界面附近的陡峭界面，增加空乏区宽度；
3.通过二次非晶化工艺调整漏极晶体管通道长度，可以有效降低行锤效应对邻近器件字线的干扰，进一步降低通道的导通电阻，提升导通电流。
图5本公开提供的半导体结构的工艺结构示意图，图5所示的半导体结构是通过图4A～图4R所示的工艺流程制作而成。
参考图5，在本公开实施例中，半导体结构500可以包括：
P型硅衬底部1、沟槽隔离结构2、深N型阱层3、N型阱区4、P阱区域5、第二掺杂区域7(轻掺杂漏极区域/LDD区域)、第三掺杂区域72、栅极绝缘氧化层81、栅极金属层82、N型重掺杂的位线接触结构9以及介质层83。其中，第二掺杂区域7设置有深入到P阱区域5的字线沟槽8，第三掺杂区域72位于两个字线沟槽8之间并与漏极区域对应的第二掺杂区域7的下部连接，栅极绝缘氧化层81覆盖在字线沟槽8表面并延伸平铺在第二掺杂区域7的表面与沟槽隔离结构2相接，字线沟槽8内部沉积有栅极金属层82。栅极金属层82之上沉积有介质层83。
第二掺杂区域7和第三掺杂区域72通过预先非晶化制程形成的非晶化区域可以抑制后续注入离子的扩散深度，在N型掺杂离子注入并进行热退火、再结晶制程后，形成了单位体积内N型离子浓度较高的LDD区域，从而具有较低的导通电阻和较大的导通电流，同时避免了短通道效应以及GIDL效应，能够有效提升器件的操作速度，实现超浅接面制作。第三掺杂区域72的设置使漏极区域对应的LDD区域的深度大于源极区域对应的LDD区域的深度，可以有效抑制行锤效应。
此外，位线接触结构9掺杂有砷离子，以提升导通电流。优选地，在形成第二掺杂区域7和第三掺杂区域72的过程中，非晶化制程注入锗离子或硅离子的剂量大于3e14cm-2，在非晶化制程后对非晶化区域注入的磷离子的掺杂剂量大于1e13cm-2，注入的砷离子的掺杂剂量为1e14cm-2～5e14cm-2，离子注入后热退火的温度为1000℃以上。
在图5所示的半导体结构中，第二掺杂区域7(N型LDD区域(Source/Drain))的制作先通过离子注入工艺注入高剂量的硅或锗离子，使被注入的单晶硅区域形成非晶化区域(PAI)后，再向非晶化区域注入中剂量的N型深掺杂磷离子(大于传统工艺的剂量)及高剂量浅掺杂砷离子，在后续高温热退火制作程序中，通过固相外延再结晶工艺(SPER)提高活化离子掺杂浓度来降低LDD区域的导通电阻。制作第三掺杂区域72的制作过程与第二掺杂区域7的制作相似，仅在向非晶化区域注入中剂量的N型掺杂离子时可以选择仅注入磷离子(大于传统工艺的剂量)。
上述注入制程有效抑制了N型掺杂离子的扩散深度，提高了单位体积内N型掺杂离子的浓度，进而提高了器件操作时的导通电流、操作速度，降低了导通电阻。由于抑制了掺杂元素的扩散深度，有效避免了短通道效应和GIDL效应。同时，通过设置漏极区域的导电通道长于源极区域的导电通道，可以在不增加掩模制程的基础上抑制行锤效应，并同时利用较低的导通电阻进一步降低行锤效应。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。
Claims (16)
1.一种半导体器件的制作方法，其特征在于，包括：
提供具有沟槽隔离结构的第一导电类型的半导体衬底；
于相邻所述沟槽隔离结构之间的所述半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；
其中，在进行第二次掺杂注入前先对第一次掺杂注入形成的第一掺杂区域进行第一非晶化掺杂制程，以于所述第一掺杂区域上表层形成轻掺杂的第一非晶化区域，然后于所述第一非晶化区域进行所述第二次掺杂注入，并进行快速热退火处理以形成第二掺杂区域；
于所述有源区中形成字线沟槽并在所述字线沟槽中形成埋入式栅极结构，所述字线沟槽贯穿所述第二掺杂区域并部分贯穿所述第一掺杂区域；
于相邻所述字线沟槽之间的所述有源区上形成位线接触区；
从所述位线接触区对所述第一掺杂区域与所述第二掺杂区域的接面进行第二非晶化掺杂制程以形成第二非晶化区域，对所述第二非晶化区域进行第三次掺杂注入以在所述位线接触区下形成连接所述第二掺杂区域的第三掺杂区域；
在于所述位线接触区上形成位线接触结构的过程中实现对所述第三掺杂区域的快速热退火处理。
2.如权利要求1所述的制作方法，其特征在于，所述第一非晶化掺杂制程和所述第二非晶化掺杂制程的掺杂离子包括硅离子或锗离子，两次非晶化掺杂制程的掺杂离子注入剂量均大于3e14cm-2。
3.如权利要求2所述的制作方法，其特征在于，在所述第一非晶化掺杂制程和所述第二非晶化掺杂制程中控制半导体衬底的温度<0℃。
4.如权利要求1所述的制作方法，其特征在于，所述第二次掺杂注入包括磷离子注入和砷离子注入，所述磷离子注入的深度大于所述砷离子注入的深度。
5.如权利要求1或4所述的制作方法，其特征在于，所述第三次掺杂注入包括磷离子注入，所述磷离子注入的剂量大于1e13cm-2。
6.如权利要求4所述的制作方法，其特征在于，所述磷离子注入的剂量大于1e13cm-2，所述砷离子注入的剂量为1e14cm-2~5e14cm-2。
7.如权利要求1所述的制作方法，其特征在于，在形成所述有源区之前还包括于所述半导体衬底中形成第二导电类型的深阱区以及于所述沟槽隔离结构下方形成所述第二导电类型的阱区，所述第二导电类型的阱区位于所述第一掺杂区域的下方且连接所述沟槽隔离结构的底层与所述第二导电类型的深阱区。
8.如权利要求6所述的制作方法，其特征在于，还包括对所述位线接触结构依次进行砷离子注入和热活化处理，以形成活化位线接触区，所述砷离子注入的剂量为1e15 cm-2~4e15cm-2，所述热活化处理为快速热退火离子活化，所述快速热退火处理的处理温度为800-1000℃。
9.如权利要求7所述的制作方法，其特征在于，所述第一导电类型与所述第二导电类型相反，所述第一导电类型为P型或N型。
10.一种半导体器件，其特征在于，包括：
第一导电类型的半导体衬底，所述衬底上设有沟槽隔离结构；
有源区，设置于所述沟槽隔离结构之间，包括源极区域、漏极区域，所述源极区域、所述漏极区域均包括所述第一导电类型的第一掺杂区域和第二导电类型的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域的上表层，所述漏极区域还包括连接于所述第二掺杂区域下部的第三掺杂区域；
埋入式字线结构，所述埋入式字线结构设置于所述源极区域和所述漏极区域之间并贯穿所述第二掺杂区域，其中所述第三掺杂区域位于所述埋入式字线结构之间，所述第三掺杂区域的形成过程包括：
对所述埋入式字线结构之间的所述第二掺杂区域与所述第一掺杂区域的接面注入第三剂量的半导体离子以形成第二非晶化区域；
对所述第二非晶化区域进行第二次第二导电类型离子注入制程，并在后续制作位线接触结构的过程中进行快速热退火工艺以及固相外延再结晶工艺；
其中，所述半导体离子包括硅离子或锗离子，所述半导体离子的注入剂量大于3e14cm-2。
11.如权利要求10所述的半导体器件，其特征在于，所述第二掺杂区域的形成过程包括：
对所述第一掺杂区域注入第一剂量的半导体离子以形成第一非晶化区域；
对所述第一非晶化区域进行第一次第二导电类型离子注入制程，并进行快速热退火工艺以及固相外延再结晶工艺；
其中，所述半导体离子包括硅离子或锗离子，所述半导体离子的注入剂量大于3e14cm-2。
12.如权利要求10或11所述的半导体器件，其特征在于，第一次所述第二导电类型离子注入制程包括磷离子注入和砷离子注入，所述磷离子注入的深度大于所述砷离子注入的深度，所述磷离子的注入剂量大于1e13cm-2，所述砷离子的注入剂量为1e14 cm-2~5e14 cm-2。
13.如权利要求10所述的半导体器件，其特征在于，所述第二次第二导电类型离子注入制程包括磷离子注入，所述磷离子的注入剂量大于1e13cm-2。
14.如权利要求10所述的半导体器件，其特征在于，所述半导体衬底包括所述第二导电类型的深阱区以及位于所述沟槽隔离结构下方的所述第二导电类型的阱区，所述阱区位于所述第一掺杂区域的下方并连接所述沟槽隔离结构的底层与所述深阱区。
15.如权利要求10所述的半导体器件，其特征在于，还包括设置于相邻所述埋入式字线结构之间的所述漏极区域上的位线接触结构，所述位线接触结构与所述漏极区域的接触区包括所述第二导电类型的掺杂离子。
16.如权利要求15所述的半导体器件，其特征在于，所述掺杂离子为砷，所述掺杂离子的掺杂剂量为1e15 cm-2~4e15 cm-2。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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