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KR100434955B1 - 반도체 소자의 ｃｍｏｓ 및 그 제조 방법 - Google Patents

반도체 소자의 ｃｍｏｓ 및 그 제조 방법 Download PDF

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KR100434955B1
KR100434955B1 KR10-2001-0074618A KR20010074618A KR100434955B1 KR 100434955 B1 KR100434955 B1 KR 100434955B1 KR 20010074618 A KR20010074618 A KR 20010074618A KR 100434955 B1 KR100434955 B1 KR 100434955B1
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강창용
박명규
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Abstract

본 발명은 반도체 소자의 CMOS(Complementary Metal Oxide Semi Conductor) 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 국부적으로 형성된 SOI(Silicon On Insulator) 또는 에피택셜(Epitaxial)층에 DRAM(Dynamic Random Access Memory)의 센스 앰프(Sense amp)에 사용되는 PMOS를 형성하므로, 상기 PMOS가 셀(Cell) 영역으로부터 격리되어 상기 셀 영역에 인가되는 기판전압(Vpp)의 영향을 받지 않아 상기 PMOS의 문턱전압 증가를 방지함으로 저 문턱전압 소자가 아닌 표준 PMOS를 사용하여도 데이터 센싱(Sensing) 및 PMOS의 안정성을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 ＣＭＯＳ 및 그 제조 방법{CMOS of semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자의 CMOS(Complementary Metal Oxide Semi Conductor) 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 국부적으로 형성된 SOI(Silicon On Insulator) 또는 에피택셜(Epitaxial)층에 DRAM(Dynamic Random Access Memory)의 센스 앰프(Sense amp)에 사용되는 PMOS를 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 CMOS 및 그 제조 방법에 관한 것이다.
DRAM의 고집적화에 따라 구동전압도 감소하게 되고, 그 결과 데이터(Data)를 센싱(Sensing)하는 센스 앰프의 동작에 제약이 있었다. 그 한 예로 센스 앰프의 문턱전압을 낮게 유지해야 한다는 것이다.
그리고 DRAM의 가격 경쟁력에 의해 CMOS의 게이트 전극을 n형 불순물 이온이 도핑(Doping)된 다결정 실리콘층의 단일 물질로 형성하기 때문에 PMOS의 채널(Channel)은 베리드(Buried) 채널 형태가 된다.
도 1은 종래의 반도체 소자의 CMOS를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(11) 표면 내에 형성된 D-n(Deep-n) 웰(well)(13), 상기 D-n 웰(13) 표면 내에 서로 격리되어 나란히 형성된 n 웰(15)과 p 웰(17), 상기 n 웰(15)의 반도체 기판(11)에 형성되며 베리드 채널을 갖는PMOS(19) 및 상기 p 웰(17)의 반도체 기판(11)에 형성되며 표면 채널을 갖는 NMOS(21)로 구성된다.
그러나 종래의 반도체 소자의 CMOS 및 그 제조 방법은 DRAM의 고집적화에 따라 센스 앰프가 셀(Cell) 영역과 동일한 웰 즉 D-n 웰에 형성되기 때문에 센스 앰프에 사용되는 PMOS의 백 바이어스(Back-bias)가 셀 영역에 인가되는 기판전압(Vpp)이므로 PMOS의 문턱전압이 증가되고 전류 구동능력이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 반도체 기판에 국부적으로 형성된 SOI 또는 에피택셜층에 DRAM의 센스 앰프에 사용되는 PMOS를 형성하므로, 상기 PMOS가 셀 영역으로부터 격리되어 상기 셀 영역에 인가되는 기판전압(Vpp)의 영향을 받지 않아 상기 PMOS의 문턱전압 증가를 방지하는 반도체 소자의 CMOS 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 CMOS를 도시한 단면도.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS를 도시한 단면도.
도 5a 내지 도 5d는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 12, 33 : 소자분리막
13, 39 : D-n 웰 15, 37 : n 웰
17, 41 : p 웰 19, 43 : PMOS
21, 45 : NMOS 32 : 절연막
34 : 제 1 감광막 패턴 35 : 산화막
36a : 제 1 p형 에피택셜층 36b : n형 에피택셜층
36c : 제 2 p형 에피택셜층
본 발명의 반도체 소자의 CMOS는 PMOS가 형성될 영역 및 NMOS가 형성될 영역이 각각 정의된 반도체 기판, 상기 반도체 기판 표면 내에 형성된 D-n 웰, 상기 PMOS가 형성될 영역의 D-n 웰 표면 내에 형성된 n 웰, 상기 NMOS가 형성될 영역의 D-n 웰 표면 내에 형성된 p 웰, 상기 n 웰 내에 형성된 산화막, 상기 산화막 상의 n 웰의 반도체 기판에 형성된 PMOS 및 상기 p 웰의 반도체 기판에 형성된 NMOS를 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 CMOS 제조 방법은 PMOS가 형성될 영역 및 NMOS가 형성될 영역이 각각 정의된 반도체 기판을 마련하는 단계, 상기 활성 영역의 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막의 마스크로 상기 반도체 기판의 소자분리 영역에 소자분리막을 형성하는 단계, 상기 PMOS가 형성될 영역의 활성 영역 상의 절연막을 식각하는 단계, 상기 절연막을 마스크로 상기 노출된 활성 영역의 반도체 기판 내에 산소(O)이온의 이온 주입 공정과 열처리 공정을 실시하여 산화막을 성장시키는 단계, 상기 절연막을 마스크로 상기 PMOS가 형성될 영역의 반도체 기판 표면 내에 n 웰을 형성하고, 상기 절연막을 제거하는 단계, 상기 n 웰보다 고 에너지의 이온 주입 및 드라이브 인 공정을 실시하여 상기 반도체 기판 표면 내에 D-n 웰을 형성하는 단계, NMOS용 마스크로 상기 NMOS가 형성될 영역의 D-n 웰 표면 내에 p 웰을 형성하는 단계 및 상기 산화막 상의 n 웰의 반도체 기판에 PMOS를 형성하고, 상기 p 웰의 반도체 기판에 NMOS를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명의 원리는 센스 앰프에 사용되는 PMOS를 D-n 웰과 격리되게 형성하여 셀 영역에 인가되는 기판전압(Vpp)의 영향에 의한 PMOS의 문턱전압 증가를 방지하는 것이다.
상기 PMOS의 문턱전압 증가를 방지하여 저 문턱전압 소자가 아닌 표준 PMOS를 사용하여도 데이터 센싱 및 PMOS의 안정성을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS를 도시한 단면도이고, 도 3a 내지 도 3d는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도로서, “A”는 PMOS가 형성될 영역을 도시한 것이고, “B”는 NMOS가 형성될 영역을 도시한 것이다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS는 특히 센스 앰프에 사용되는 CMOS는 도 2에서와 같이, 반도체 기판(31) 표면 내에 형성된 D-n 웰(39), 상기 PMOS가 형성될 영역(A)의 D-n 웰(39) 내에 형성된 산화막(35), 상기 PMOS가 형성될 영역(A)의 D-n 웰(39) 표면 내에 형성된 n 웰(37), 상기 NMOS가 형성될 영역의 D-n 웰(39) 표면 내에 형성된 p 웰(41), 상기 산화막(35) 상의 n 웰(37)의 반도체 기판(31)에 형성되며 베리드 채널을 갖는 PMOS(43) 및 상기 p 웰(41)의 반도체 기판(31)에 형성되며 표면 채널을 갖는 NMOS(45)로 구성된다.
여기서, 상기 PMOS가 형성될 영역(A)의 반도체 기판(31)에 상기 산화막(35)의 형성으로 SOI가 형성되며, 상기 산화막(35) 상의 n 웰(37)은 상기 산화막(35)에 의해 상기 D-n 웰(39)과 격리된다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 제조 방법은 도 3a를 참조하면, 반도체 기판(31) 상에 활성 영역을 마스킹하는 절연막(32)을 형성한다.
이때, 상기 절연막(32)을 패드 산화막/질화막의 적층 구조로 형성한다.
그리고, 상기 절연막(32)을 마스크로 상기 반도체 기판(31)을 식각하여 트렌치(Trench)를 형성한다.
이어, 전면의 열 산화 공정으로 상기 트렌치에 활성 영역을 정의하는 소자분리막(33)을 형성한다.
도 3b를 참조하면, 상기 절연막(32)을 포함한 전면에 제 1 감광막을 도포하고, 상기 제 1 감광막을 상기 PMOS가 형성될 영역(A)의 절연막(32) 상에만 제거되도록 노광 및 현상하여 제 1 감광막 패턴(34)을 형성한다.
그리고, 상기 제 1 감광막 패턴(34)을 마스크로 상기 절연막(32)을 식각하여 상기 PMOS가 형성될 영역(A)의 활성 영역을 노출시킨다.
이어, 상기 제 1 감광막 패턴(34)을 마스크로 1e15∼ 1e16㎠ 농도의 산소(O)이온을 이온 주입하고 질소 분위기 하에 1000 ∼ 1200℃의 온도로 열처리하여 상기 PMOS가 형성될 영역(A)의 반도체 기판(31) 내에 산화막(35)을 형성한다.
여기서, 상기 산화막(35)을 상기 소자분리막(33)의 바닥 영역을 기준으로 하여 10 ∼ 500Å의 두께로 형성한다.
그리고, 상기 PMOS가 형성될 영역(A)의 반도체 기판(31)에 상기 산화막(35)의 형성으로 SOI가 형성된다.
도 3c를 참조하면, 상기 절연막(32)을 마스크로 n형 불순물 이온을 이온 주입 하고, 드라이브 인(Drive-in) 공정을 실시하여 상기 PMOS가 형성될 영역(A)의 반도체 기판(31) 표면 내에 n 웰(37)을 형성한 다음, 상기 제 1 감광막 패턴(34)과 절연막(32)을 제거한다.
그리고, 상기 n 웰(37)을 포함한 전면에 n형 불순물 이온을 상기 n 웰(37)보다 고 에너지로 이온 주입 하고, 드라이브 인 공정을 실시하여 상기 반도체 기판(31) 표면 내에 D-n 웰(39)을 형성한다.
이어, p 웰 마스크를 사용한 p형 불순물 이온의 이온 주입 공정 및 드라이브 인 공정을 실시하여 상기 NMOS가 형성될 영역(B)의 D-n 웰(39) 표면 내에 p 웰(41)을 형성한다.
여기서, 상기 SOI는 PMOS와 상기 D-n 웰(39) 간의 격리층 역할을 한다.
또한, 상기 D-n 웰(39)을 상기 소자분리막(33) 형성 이전 또는 상기 SOI 형성 이전에 형성할 수 있다.
도 3d를 참조하면, 일반적인 게이트 전극 형성 공정을 진행하여 상기 PMOS가 형성될 영역(A) 및 NMOS가 형성될 영역(B)의 반도체 기판(31) 상에 게이트 졀연막을 개재한 게이트 전극을 형성한다.
여기서, 상기 게이트 전극을 n형 불순물 이온이 도핑된 다결정 실리콘층으로 형성한다.
그리고, 상기 게이트 전극 양측의 n 웰(37) 표면 내에 p형 불순물 이온을 주입하여 p형 불순물 영역을 형성한다.
이어, 상기 게이트 전극 양측의 p 웰(57) 표면 내에 n형 불순물 이온을 주입하여 n형 불순물 영역을 형성한다.
여기서, 상기 게이트 전극, 게이트 절연막 및 p형 불순물 영역의 형성으로 PMOS(43)를 형성하고, 상기 게이트 전극, 게이트 절연막 및 n형 불순물 영역의 형성으로 NMOS(45)를 형성한다.
또한, 상기 SOI에 PMOS(43)뿐만 아니라 NMOS(45)를 형성할 수도 있다.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS를 도시한 단면도이고, 도 5a 내지 도 5d는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도로서, “A”는 PMOS가 형성될 영역을 도시한 것이고, “B”는 NMOS가 형성될 영역을 도시한 것이다.
본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS는 도 4를 참조하면, 반도체 기판(31) 표면 내에 형성된 D-n 웰(39), 상기 PMOS가 형성될 영역(A)의 D-n 웰(39) 표면 내에 순차적으로 적층되어 형성된 제 1 p형 에피택셜층(36a), n형 에피택셜층(36b) 및 제 2 p형 에피택셜층(36c), 상기 NMOS가 형성될 영역의 D-n 웰(39) 표면 내에 형성된 p 웰(41), 상기 n형 에피택셜층(36b)과 제 2 p형 에피택셜층(36c)의 반도체 기판(31)에 형성되며 베리드 채널을 갖는 PMOS(43) 및 상기 p 웰(41)의 반도체 기판(31)에 형성되며 표면 채널을 갖는 NMOS(45)로 구성된다.
여기서, 상기 n형 에피택셜층(36b)은 상기 제 1 p형 에피택셜층(36a)에 의해 상기 D-n 웰(39)과 격리된다.
본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 제조 방법은 도 5a를 참조하면, 반도체 기판(31) 상에 활성 영역을 마스킹하는 절연막(32)을 형성한다.
이때, 상기 절연막(32)을 패드 산화막/질화막의 적층 구조로 형성한다.
그리고, 상기 절연막(32)을 마스크로 상기 반도체 기판(31)을 식각하여 트렌치(Trench)를 형성한다.
이어, 전면의 열 산화 공정으로 상기 트렌치에 활성 영역을 정의하는 소자분리막(33)을 형성한다.
도 5b를 참조하면, 상기 절연막(32)을 포함한 전면에 제 1 감광막(도시하지않음)을 도포하고, 상기 제 1 감광막을 상기 PMOS가 형성될 영역(A)의 절연막(32) 상에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 절연막(32)을 식각하고, 상기 반도체 기판(31)을 2000 ∼ 5000Å의 두께로 식각하여 트렌치를 형성한 후, 상기 제 1 감광막을 제거한다.
도 5c를 참조하면, 상기 절연막(32)을 마스크로 사용하여 두 번의 p형 에피택셜 성장 공정과 한 번의 n형 에피택셜 성장 공정을 진행하므로 제 1 p형 에피택셜층(36a), n형 에피택셜층(36b) 및 제 2 p형 에피택셜층(36c)을 순차적으로 적층하여 상기 트렌치를 매립한 다음, 상기 절연막(32)을 제거한다.
여기서, 상기 제 1 p형 에피택셜층(36a)을 1e13∼ 1e15㎠ 농도의 p형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 300 ∼ 2000Å의 두께로 형성한다.
상기 n형 에피택셜층(36b)을 5e12∼ 1e14㎠ 농도의 n형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 500 ∼ 1500Å의 두께로 형성한다.
상기 제 2 p형 에피택셜층(36c)을 1e13∼ 1e14㎠ 농도의 p형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 100 ∼ 500Å의 두께로 형성한다.
그리고, 상기 제 1 p형 에피택셜층(36a), n형 에피택셜층(36b) 및 제 2 p형 에피택셜층(36c)을 포함한 전면에 n형 불순물 이온의 이온 주입 및 드라이브 인 공정을 실시하므로 상기 반도체 기판(31) 표면 내에 D-n 웰(39)을 형성한다.
이어, p 웰 마스크를 사용한 p형 불순물 이온의 이온 주입 공정 및 드라이브 인 공정을 실시하여 상기 NMOS가 형성될 영역(B)의 D-n 웰(39) 표면 내에 p 웰(41)을 형성한다.
여기서, 상기 제 1 p형 에피택셜층(36a)은 PMOS와 상기 D-n 웰(39) 간의 격리층으로 형성되고, 상기 n형 에피택셜층(36b)은 n 웰 및 펀치-쓰루(Punch-through) 영역으로 형성되며, 상기 제 2 p형 에피택셜층(36c)은 PMOS의 문턱전압조절을 위하여 형성된다.
상기 D-n 웰(39)을 상기 제 1 p형 에피택셜층(36a)보다 깊게 형성되도록 고 에너지의 이온 주입 공정을 사용하여 형성하며, 상기 소자분리막(33) 형성 이전 또는 상기 제 1 p형 에피택셜층(36a), n형 에피택셜층(36b) 및 제 2 p형 에피택셜층(36c) 형성 이전에 형성할 수 있다.
도 5d를 참조하면, 일반적인 게이트 전극 형성 공정을 진행하여 상기 PMOS가 형성될 영역(A) 및 NMOS가 형성될 영역(B)의 반도체 기판(31) 상에 게이트 졀연막을 개재한 게이트 전극을 형성한다.
여기서, 상기 게이트 전극을 n형 불순물 이온이 도핑된 다결정 실리콘층으로 형성한다.
그리고, 상기 게이트 전극 양측의 n 웰(37) 표면 내에 p형 불순물 이온을 주입하여 p형 불순물 영역을 형성한다.
이어, 상기 게이트 전극 양측의 p 웰(57) 표면 내에 n형 불순물 이온을 주입하여 n형 불순물 영역을 형성한다.
여기서, 상기 게이트 전극, 게이트 절연막 및 p형 불순물 영역의 형성으로 PMOS(43)를 형성하고, 상기 게이트 전극, 게이트 절연막 및 n형 불순물 영역의 형성으로 NMOS(45)를 형성한다.
본 발명의 반도체 소자 및 그 제조 방법은 반도체 기판에 국부적으로 형성된 SOI 또는 에피택셜층에 DRAM의 센스 앰프에 사용되는 PMOS를 형성하므로, 상기 PMOS가 셀 영역으로부터 격리되어 상기 셀 영역에 인가되는 기판전압(Vpp)의 영향을 받지 않아 상기 PMOS의 문턱전압 증가를 방지함으로 저 문턱전압 소자가 아닌 표준 PMOS를 사용하여도 데이터 센싱 및 PMOS의 안정성을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (10)

  1. PMOS가 형성될 영역 및 NMOS가 형성될 영역이 각각 정의된 반도체 기판;
    상기 반도체 기판 표면 내에 형성된 D-n 웰;
    상기 PMOS가 형성될 영역의 D-n 웰 표면 내에 형성된 n 웰;
    상기 NMOS가 형성될 영역의 D-n 웰 표면 내에 형성된 p 웰;
    상기 n 웰 내에 형성된 산화막;
    상기 산화막 상의 n 웰의 반도체 기판에 형성된 PMOS;
    상기 p 웰의 반도체 기판에 형성된 NMOS를 포함하는 반도체 소자의 CMOS.
  2. PMOS가 형성될 영역 및 NMOS가 형성될 영역이 각각 정의된 반도체 기판을 마련하는 단계;
    상기 활성 영역의 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막의 마스크로 상기 반도체 기판의 소자분리 영역에 소자분리막을 형성하는 단계;
    상기 PMOS가 형성될 영역의 활성 영역 상의 절연막을 식각하는 단계;
    상기 절연막을 마스크로 상기 노출된 활성 영역의 반도체 기판 내에 산소(O)이온의 이온 주입 공정과 열처리 공정을 실시하여 산화막을 성장시키는 단계;
    상기 절연막을 마스크로 상기 PMOS가 형성될 영역의 반도체 기판 표면 내에 n 웰을 형성하고, 상기 절연막을 제거하는 단계;
    상기 n 웰보다 고 에너지의 이온 주입 및 드라이브 인 공정을 실시하여 상기 반도체 기판 표면 내에 D-n 웰을 형성하는 단계;
    NMOS용 마스크로 상기 NMOS가 형성될 영역의 D-n 웰 표면 내에 p 웰을 형성하는 단계;
    상기 산화막 상의 n 웰의 반도체 기판에 PMOS를 형성하고, 상기 p 웰의 반도체 기판에 NMOS를 형성하는 단계를 포함하는 반도체 소자의 CMOS 제조 방법.
  3. 제 2 항에 있어서,
    상기 산화막을 1e15∼ 1e16㎠ 농도의 산소(O)이온을 이온 주입하고 질소 분위기 하에 1000 ∼ 1200℃의 온도로 열처리하여 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
  4. 제 2 항에 있어서,
    상기 산화막을 상기 소자분리막의 바닥 영역을 기준으로 하여 10 ∼ 500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
  5. PMOS가 형성될 영역 및 NMOS가 형성될 영역이 각각 정의된 반도체 기판;
    상기 반도체 기판 표면 내에 형성된 D-n 웰;
    상기 PMOS가 형성될 영역의 D-n 웰 표면 내에 순차적으로 적층되어 형성된제 1 p형 에피택셜층, n형 에피택셜층 및 제 2 p형 에피택셜층;
    상기 NMOS가 형성될 영역의 D-n 웰 표면 내에 형성된 p 웰;
    상기 n형 에피택셜층과 제 2 p형 에피택셜층의 반도체 기판에 형성된 PMOS;
    상기 p 웰의 반도체 기판에 형성된 NMOS를 포함하는 반도체 소자의 CMOS.
  6. PMOS가 형성될 영역 및 NMOS가 형성될 영역이 각각 정의된 반도체 기판을 마련하는 단계;
    상기 활성 영역의 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막의 마스크로 상기 반도체 기판의 소자분리 영역에 소자분리막을 형성하는 단계;
    상기 PMOS가 형성될 영역의 활성 영역의 절연막과 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 절연막을 마스크로 상기 트렌치에 제 1 p형 에피택셜층, n형 에피택셜층 및 제 2 p형 에피택셜층을 순차적으로 적층하여 상기 트렌치를 매립하고, 상기 절연막을 제거하는 단계;
    상기 반도체 기판 표면 내에 D-n 웰을 형성하되, 상기 D-n 웰을 상기 트렌치보다 깊게 형성하는 단계;
    NMOS용 마스크로 상기 NMOS가 형성될 영역의 D-n 웰 표면 내에 p 웰을 형성하는 단계;
    상기 n형 에피택셜층과 제 2 p형 에피택셜층에 PMOS를 형성하고, 상기 p 웰의 반도체 기판에 NMOS를 형성하는 단계를 포함하는 반도체 소자의 CMOS 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체 기판을 2000 ∼ 5000Å의 두께로 식각하여 트렌치를 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 1 p형 에피택셜층은 상기 PMOS와 D-n 웰의 격리층 역할을 하며 1e13∼ 1e15㎠ 농도의 p형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 300 ∼ 2000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
  9. 제 6 항에 있어서,
    상기 n형 에피택셜층은 n 웰 및 펀치-쓰루 영역이며 5e12∼ 1e14㎠ 농도의 n형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 500 ∼ 1500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 2 p형 에피택셜층을 1e13∼ 1e14㎠ 농도의 p형 불순물 이온을 주입하면서 에피택셜 성장 공정을 진행하여 100 ∼ 500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
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