Nothing Special   »   [go: up one dir, main page]

KR102137371B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102137371B1
KR102137371B1 KR1020130129279A KR20130129279A KR102137371B1 KR 102137371 B1 KR102137371 B1 KR 102137371B1 KR 1020130129279 A KR1020130129279 A KR 1020130129279A KR 20130129279 A KR20130129279 A KR 20130129279A KR 102137371 B1 KR102137371 B1 KR 102137371B1
Authority
KR
South Korea
Prior art keywords
region
semiconductor layer
source
amorphization
type
Prior art date
Application number
KR1020130129279A
Other languages
English (en)
Other versions
KR20150049129A (ko
Inventor
키요타카 이마이
김영권
시지노부 마에다
황순철
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020130129279A priority Critical patent/KR102137371B1/ko
Priority to US14/285,649 priority patent/US9153664B2/en
Priority to DE102014110785.3A priority patent/DE102014110785B4/de
Priority to CN201410440478.6A priority patent/CN104576736B/zh
Publication of KR20150049129A publication Critical patent/KR20150049129A/ko
Application granted granted Critical
Publication of KR102137371B1 publication Critical patent/KR102137371B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

단채널 효과(short channel effect)를 억제하고, 문턱 전압의 변화(variation)를 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 기판 상에, 7E18 내지 1E20 범위의 제1 형의 불순물이 도핑된 제1 부분을 포함하는 스크린층을 형성하고, 상기 스크린층 상에, 언도프(undoped)인 제1 반도체층을 형성하고, 상기 제1 반도체층 상에 게이트 구조체를 형성하고, 상기 게이트 구조체의 양측에, 상기 제1 반도체층 내에 제1 비정질화 영역을 형성하고, 상기 제1 비정질화 영역을 제1 열처리하여, 상기 제1 비정질화 영역을 재결정화(re-crystallization)시키는 것을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. MOS 트랜지스터의 크기가 감소함에 따라, MOS 트랜지스터의 소비 전력은 감소되고, 이에 따라 MOS 트랜지스터의 밀도를 증가시킬 수 있었다.
하지만, 최근의 MOS 트랜지스터에서, MOS 트랜지스터의 크기를 줄이면서 MOS 트랜지스터의 소비 전력을 감소시키는 것이 점점 어려워지고 있다. .
따라서, 단채널(short channel)을 갖는 MOS 트랜지스터에서, MOS 트랜지스터의 소비 전력에 영향을 미치는 동작 전압을 감소시키기 위한 여러 가지 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 단채널 효과(short channel effect)를 억제하고, 문턱 전압의 변화(variation)를 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 단채널 효과를 억제하고, 문턱 전압의 변화를 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 기판 상에, 7E18 내지 1E20 범위의 제1 형의 불순물이 도핑된 제1 부분을 포함하는 스크린층을 형성하고, 상기 스크린층 상에, 언도프(undoped)인 제1 반도체층을 형성하고, 상기 제1 반도체층 상에 게이트 구조체를 형성하고, 상기 게이트 구조체의 양측에, 상기 제1 반도체층 내에 제1 비정질화 영역을 형성하고, 상기 제1 비정질화 영역을 제1 열처리하여, 상기 제1 비정질화 영역을 재결정화(re-crystallization)시키는 것을 포함한다.
상기 제1 비정질화 영역은 PAI(Pre Amorphous ion Implantation) 공정을 이용하여 형성하는 것을 포함한다.
상기 제1 반도체층의 상면으로부터 상기 제1 비정질화 영역의 최하부까지의 깊이는 상기 제1 반도체층의 두께보다 작다.
상기 제1 반도체층은 상기 스크린층과 접촉하여 형성되고, 상기 제1 반도체층은 1E14 내지 3E17 범위의 상기 제1 형의 불순물을 포함한다.
상기 제1 반도체층과 인접하는 부분에, 상기 스크린층은 3E17 내지 7E18 범위의 상기 제1 형의 불순물이 도핑된 제2 부분을 포함한다.
상기 제1 비정질화 영역을 제1 열처리하기 전에, 상기 제1 비정질화 영역에 상기 제1 형과 다른 제2 형의 불순물을 도핑하는 것을 더 포함하고, 상기 제1 비정질화 영역을 재결정화시키는 것은 상기 제2 형의 불순물을 포함하는 소오스/드레인 영역을 형성하는 것을 포함한다.
상기 소오스/드레인 영역을 형성한 후, 상기 소오스/드레인 영역 상에 상기 제1 반도체층의 상면 위로 돌출되는 제2 반도체층을 형성하는 것을 더 포함한다.
상기 제1 비정질화 영역을 열처리하기 전에, 상기 제1 비정질화 영역에 상기 제1 형과 다른 제2 형의 불순물을 도핑하는 것을 더 포함하고, 상기 제1 비정질화 영역을 재결정화시키는 것은 상기 제2 형의 불순물을 포함하는 소오스/드레인 확장 영역을 형성하는 것을 포함한다.
상기 소오스/드레인 확장 영역 내에, 소오스/드레인 영역을 형성하는 것을 더 포함한다.
상기 소오스/드레인 영역을 형성하는 것은 상기 소오스/드레인 확장 영역 및 상기 제1 반도체층 내에 상기 스크린층과 비접촉하는 제2 비정질화 영역을 형성하고, 상기 제2 비정질화 영역에 상기 제2 형의 불순물을 도핑하고, 제2 열처리를 통해, 상기 제2 형의 불순물이 도핑된 상기 제2 비정질 영역을 재결정화시키는 것을 포함한다.
상기 소오스/드레인 영역과 상기 스크린층 사이에 상기 제1 반도체층이 위치한다.
상기 제1 반도체층을 형성하는 것은 에피택셜 공정을 이용하는 것을 포함한다.
상기 제1 열처리 후, 상기 제1 반도체층 상에 상기 게이트 구조체를 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 평탄화하여, 상기 게이트 구조체를 노출시키고, 상기 게이트 구조체를 제거하여, 상기 층간 절연막 내에 상기 제1 반도체층을 노출시키는 트렌치를 형성하고, 상기 트렌치를 채우는 대체(replacement) 금속 게이트를 형성하는 것을 더 포함한다.
상기 게이트 구조체의 폭은 Lg이고, 상기 제1 반도체층은 0.25Lg 내지 0.5Lg 범위의 두께를 갖는다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 기판 상에, 7E18 내지 1E20 범위의 제1 형의 불순물이 도핑된 부분을 포함하는 스크린층을 형성하고, 상기 스크린층 상에, 에피택셜 공정을 이용하여 언도프인 반도체층을 형성하고, 상기 반도체층 상에 게이트 구조체를 형성하고, 상기 게이트 구조체를 마스크로 PAI(Pre Amorphous ion Implantation) 공정을 수행하여 상기 반도체층 내에 상기 스크린층과 비접촉하는 비정질화 영역을 형성하고, 상기 비정질화 영역을 열처리하여, 상기 게이트 구조체의 양측에 재결정화 영역을 형성하는 것을 포함한다.
상기 재결정화 영역은 상기 게이트 스페이서 하부의 상기 반도체층에 스트레스를 인가한다.
상기 재결정화 영역은 적층 결함(stacking fault)을 포함한다.
상기 비정질화 영역을 열처리하기 전에, 상기 비정질화 영역에 상기 제1 형과 다른 제2 형의 불순물을 도핑하는 것을 더 포함하고, 상기 재결정화 영역을 형성하는 것은 상기 제2 형의 불순물을 포함하는 소오스/드레인 영역을 형성하는 것을 포함한다.
상기 비정질화 영역을 열처리하기 전에, 상기 비정질화 영역에 상기 제1 형과 다른 제2 형의 불순물을 도핑하는 것을 더 포함하고, 상기 재결정화 영역을 형성하는 것은 상기 제2 형의 불순물을 포함하는 소오스/드레인 확장 영역을 형성하는 것을 포함한다.
상기 소오스/드레인 확장 영역 내에, 소오스/드레인 영역을 형성하는 것을 더 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 기판 상에, 7E18 내지 1E20 범위의 제1 형의 불순물이 도핑된 부분을 포함하는 스크린층, 상기 스크린층 상에, 상기 스크린층과 접하는 언도프인 반도체층, 상기 반도체층 상에 형성된 게이트 구조체, 상기 게이트 구조체 양측에, 상기 반도체층 내에 형성되고, 상기 스크린층과 비접촉하고, 상기 제1 형과 다른 제2 형의 불순물을 포함하는 소오스/드레인 확장 영역, 및 상기 반도체층 및 상기 소오스/드레인 확정 영역 내에 형성되고, 상기 제2 형의 불순물을 포함하는 소오스/드레인 영역을 포함하고, 상기 소오스/드레인 확장 영역 및 상기 소오스/드레인 영역 중 적어도 하나는 적층 결함을 포함한다.
상기 적층 결함은 상기 스크린층 상에 위치한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11 내지 도 13은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14는 본 발명의 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 이미지 센서 예컨대, 이미지 센서를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 15는 본 발명의 몇몇 실시예에 따라 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 및 도 17은 본 발명의 몇몇 실시예들에 따라 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 7을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 특히, 도 2b는 도 2a를 표면으로부터 깊이에 대한 불순물의 농도 변화를 나타내는 그래프이다.
도 1을 참고하면, 기판(100) 상에 제1 형의 불순물이 도핑된 스크린층(105)을 형성한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
도 1에서, 기판(100)에 불순물 영역이 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 선택적으로 n형 우물(well) 및/또는 p형 우물이 형성될 수 있음은 물론이다.
기판(100) 상에 제1 형의 불순물이 도핑된 스크린층(105)을 형성한다. 스크린층(105)은 트랜지스터의 소오스/드레인 영역에 포함된 불순물의 RDF(Random Dopant Fluctuation)을 감소시키고, 트랜지스터의 문턱 전압의 개선 및 신뢰성의 향상을 가져올 수 있고, 트랜지스터의 문턱 전압의 동적 조정을 가능하게 해줄 수 있는 높은 불순물 농도의 차폐 영역이다.
스크린층(105)은 예를 들어, 임플란트 공정(Implantation Process) 또는 증착 공정 등을 이용하여 형성할 수 있다.
스크린층(105)은 7E18 atoms/㎤ 내지 1E20 atoms/㎤ 범위의 제1 부분(도 2b의 105a)을 포함한다. 이에 대한 것은 도 2a 및 도 2b를 이용하여 상술하도록 한다.
스크린층(105)에 도핑되는 제1 형의 불순물은 기판(100) 상에 형성되는 트랜지스터의 타입에 따라 달라질 수 있다. 만약, 트랜지스터가 pFET인 경우, 스크린층(105)에 도핑되는 제1 형의 불순물은 n형 불순물일 수 있다. 스크린층(105)에 도핑되는 n형 불순물은 예를 들어, 안티몬(antimony, Sb)일 수 있지만, 이에 제한되는 것은 아니다. 반면에, 트랜지스터가 nFET인 경우, 스크린층(105)에 도핑되는 제1 형의 불순물은 p형 불순물일 수 있다. 스크린층(105)에 도핑되는 p형 불순물은 예를 들어, 붕소(boron, B)일 수 있지만, 이에 제한되는 것은 아니다. 즉, 스크린층(105)에 도핑되는 제1 형의 불순물은 기판(100) 상에 형성되는 트랜지스터의 타입과 반대되는 불순물이다.
도 2a 및 도 2b를 참고하면, 스크린층(105) 상에 제1 반도체층(110)을 형성한다. 구체적으로, 스크린층(105) 상에 제1 반도체층(110)을 성장한다.
제1 반도체층(110)은 예를 들어, 에피택셜(epitaxial growth) 공정 등을 이용하여 형성될 수 있다. 즉, 제1 반도체층(110)은 스크린층(105)의 상면 상에 형성되는 에피택셜층이다. 제1 반도체층(110)은 스크린층(105)과 접촉하여 좀 더 구체적으로, 직접 접하여 형성된다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 기판(100) 및 스크린층(105)은 실리콘이므로, 제1 반도체층(110)은 실리콘 에피택셜막일 수 있지만, 이에 제한되는 것은 아니다.
제1 반도체층(110)은 언도프(un-doped)인 반도체층일 수 있다. 여기에서, "언도프인 반도체층"은 의도적으로 주입되거나 도핑된 불순물을 포함하지 않는 반도체층을 의미한다. 즉, 반도체층을 성장시킬 때, 언도프인 반도체층은 p형 불순물, n형 불순물 또는 다른 불순물을 의도적으로 반도체층 내에 인입시키지 않은 반도체층을 의미한다. 하지만, 언도프인 반도체층은 인접하는 막으로부터 확산되어 온 불순물은 포함할 수 있다.
도 2b를 참고하면, 제1 반도체층(110)은 제1 형의 불순물을 A atoms/㎤ 이하로 포함할 수 있다. 예를 들어, 제1 반도체층(110)은 제1 형의 불순물을 1E14 atoms/㎤ 내지 A atoms/㎤ 범위 이하로 포함할 수 있다. 여기에서, A는 1E17 내지 3E17 범위의 값일 수 있다. 또한, 제1 반도체층(110)이 포함하는 제1 형의 불순물 농도의 하한을 1E14 atoms/㎤로 기재하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 반도체층(110)이 포함하는 제1 형의 불순물 농도의 하한을 1E14 atoms/㎤보다 작은 값이 될 수 있음은 물론이다.
A가 1E17인 경우, 제1 반도체층(110)은 제1 형의 불순물을 예를 들어, 1E14 atoms/㎤ 내지 1E17 atoms/㎤ 범위로 포함할 수 있다. 제1 반도체층(110)에 포함되는 제1 형의 불순물은 접촉하는 스크린층(105)으로부터 확산된 것일 수 있지만, 이에 제한되는 것은 아니다.
스크린층(105)은 제1 부분(105a)과 제2 부분(105b)을 포함할 수 있다. 스크린층의 제1 부분(105a)은 제1 형의 불순물을 B atoms/㎤ 이상으로 포함할 수 있다. 여기에서, B는 7E18의 값일 수 있다. 즉, 스크린층의 제1 부분(105a)이 포함하는 제1 형의 불순물의 농도는 상술한 것과 같이, 예를 들어, 7E18 atoms/㎤ 내지 1E20 atoms/㎤ 범위로 포함할 수 있다. 스크린층의 제1 부분(105a)은 스크린층(105)의 주된 역할을 하는 부분일 수 있다.
스크린층의 제2 부분(105b)은 제1 반도체층(110)과 인접한 부분일 수 있다. 즉, 스크린층의 제2 부분(105b)은 제1 반도체층(110)과 직접 접하는 부분이다. 스크린층의 제2 부분(105b)은 제1 형의 불순물을 A atoms/㎤ 내지 B atoms/㎤ 범위로 포함할 수 있다. 예를 들어, A가 3E17인 경우, 스크린층의 제2 부분(105b)은 3E17 atoms/㎤ 내지 7E18 atoms/㎤ 범위의 제1 형의 불순물을 포함할 수 있다. 스크린층의 제2 부분(105b)은 예를 들어, 트랜지스터의 문턱 전압을 조정해주는 역할을 할 수 있다.
도 3을 참고하면, 제1 반도체층(110)과, 스크린층(105)과, 기판(100) 내에 소자 분리막(103)을 형성한다.
소자 분리막(103)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있다.
소자 분리막(103)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 하나를 포함할 수 있다.
이어서, 제1 반도체층(110) 상에 제1 게이트 구조체(120)를 형성한다. 제1 게이트 구조체(120)는 제1 게이트 절연막(122) 및 제1 게이트 전극(124)를 포함한다. 제1 반도체층(110) 상에 제1 게이트 절연막(122) 및 제1 게이트 전극(124)이 순차적으로 형성된다.
제1 게이트 절연막(122)은 예를 들어, 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 유전막, 이들의 조합물 또는 이들이 차례로 적층된 적층막일 수 있다. 고유전율 유전막은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. 제1 게이트 절연막(122)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다. 만약, 제1 게이트 절연막(122)이 고유전율 유전체를 포함할 경우, 제1 게이트 절연막(122)과 제1 게이트 전극(124) 사이에 배리어막이 더 형성될 수 있다. 배리어막은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(124)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄(Al) 및 이들의 조합 중 하나를 포함할 수 있다. 다결정 실리콘은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 3에는 도시하지 않았지만, 제1 게이트 전극(124) 상에 게이트 하드마스크가 더 형성될 수 있다. 게이트 하드마스크는 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있다. 게이트 하드마스크는 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다.
제1 게이트 구조체(120)의 폭은 Lg이고, 제1 게이트 구조체(120)의 하부에 형성된 제1 반도체층(110)의 두께는 t이다. 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 반도체층(110)의 두께(t)는 0.25Lg 내지 0.5Lg 범위의 값을 가질 수 있다.
도 4를 참고하면, 제1 게이트 구조체(120)의 양측에 제1 소오스/드레인 확장 영역(130)을 형성한다. 제1 소오스/드레인 확장 영역(130)은 제1 반도체층(110) 내에 형성된다.
예를 들어, 제1 게이트 구조체(120)가 형성된 제1 반도체층(110) 상에, 제1 반도체층(110)의 상면 및 제1 게이트 구조체(120)를 따라 형성되는 라이너막을 형성할 수 있다.
이어서, 제1 게이트 구조체(120)를 마스크로 이용하여, 라이너막이 형성된 제1 반도체층(110)에 불순물을 도핑할 수 있다. 이를 통해, 제1 게이트 구조체(120)의 양측에 제1 소오스/드레인 확장 영역(130)이 형성된다. 제1 소오스/드레인 확장 영역(130)은 예를 들어 임플란트 공정을 이용하여 형성될 수 있다. 이어서, 적어도 제1 반도체층(110)의 상면 상에 형성된 라이너막을 제거할 수 있다.
제1 소오스/드레인 확장 영역(130)에 포함되는 불순물은 스크린층(105)에 포함되는 제1 형의 불순물과 다른 제2 형의 불순물이다. 즉, 기판(100) 상에 형성되는 트랜지스터가 pFET인 경우, 스크린층(105)은 n형 불순물을 포함하고, 제1 소오스/드레인 확장 영역(130)은 p형 불순물을 포함한다. 반면에, 트랜지스터가 nFET인 경우, 스크린층(105)은 p형 불순물을 포함하고, 제1 소오스/드레인 확장 영역(130)은 n형 불순물을 포함한다. 제1 소오스/드레인 확장 영역(130)에 포함되는 제2 형의 불순물이 p형 불순물인 경우, p형 불순물은 예를 들어, 붕소(B) 등일 수 있고, 제1 소오스/드레인 확장 영역(130)에 포함되는 제2 형의 불순물이 n형 불순물인 경우, n형 불순물은 예를 들어, 인(P), 비소(As) 또는 안티몬(Sb) 등일 수 있다.
도 5를 참고하면, 제1 게이트 구조체(120)의 측면에 게이트 스페이서(125)를 형성한다.
게이트 스페이서(125)는 제1 소오스/드레인 확장 영역(130)의 일부와 오버랩된다. 즉, 게이트 스페이서(125)의 하부에는 제1 소오스/드레인 확장 영역(130)이 위치한다.
게이트 스페이서(125)는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다. 게이트 스페이서(125)는 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다. 게이트 스페이서(125)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
이어서, 제1 비정질화 공정(10)을 통해, 제1 게이트 구조체(120)의 양측에 제1 비정질화 영역(160)을 형성한다. 제1 비정질화 영역(160)은 제1 반도체층(110) 내에 형성된다. 다시 말하면, 제1 게이트 구조체(120) 및 게이트 스페이서(125)에 의해 덮이지 않은 제1 반도체층(110)의 일부를 비정질화시킨다.
제1 비정질화 공정(10)은 예를 들어, PAI(Pre-Amorphization ion Implantation) 공정 등일 수 있다. 즉, 제1 비정질화 영역(160)은 PAI 공정 등을 이용하여 형성될 수 있다. 제1 비정질화 공정(10)에서, 제1 게이트 구조체(120) 및 게이트 스페이서(125)는 마스크로 이용될 수 있다.
예를 들어, 제1 게이트 구조체(120) 및 게이트 스페이서(125)에 의해 노출된 제1 반도체층(110)에 Ge 또는 Si를 임플란트하여 제1 비정질화 영역(160)을 형성할 수 있다. Ge 또는 Si가 제1 반도체층(110)에 임플란트된 후, 측면 확산(lateral diffusion)이 발생할 수 있다. 그러므로, 제1 비정질화 영역(160)은, 게이트 스페이서(125)의 하부까지 확장되어 형성될 수 있다.
제1 비정질화 영역(160)은 제1 반도체층(110) 내에 형성된 제1 소오스/드레인 확장 영역(130) 내에 형성된다. 즉, 제1 비정질화 공정(10)을 통해, 게이트 스페이서(125)에 의해 덮이지 않은 제1 소오스/드레인 확장 영역(130)은 비정질화될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치 제조 방법에서, 제1 반도체층(110) 내에 형성되는 제1 비정질화 영역(160)은 하부의 스크린층(105)과 접촉하지 않는다. 즉, 제1 비정질화 영역(160)과 스크린층(105) 사이에는 제1 반도체층(110)이 위치하게 되어, 스크린층(105)은 제1 비정질화 공정(10)의 영향을 받지 않게 된다.
다시 말하면, 제1 반도체층(110)의 상면으로부터 제1 비정질화 영역(160)의 최하부까지의 깊이는 제1 반도체층(110)의 두께보다 작다.
또한, 제1 비정질화 영역(160)은 제1 소오스/드레인 확장 영역(130)보다 깊게 형성될 수 있다. 즉, 제1 반도체층(110)의 상면으로부터 제1 비정질화 영역(160)의 최하부까지의 깊이는 제1 소오스/드레인 확장 영역(130)의 두께보다 클 수 있다.
예를 들어, PAI 공정을 진행할 때, 이온의 임플란트 에너지를 조절함으로써, 제1 비정질화 영역(160)이 형성되는 깊이는 조절될 수 있다.
제1 비정질화 영역(160)에는 스크린층(105)에 포함된 제1 형의 불순물과 다른 제2 형의 불순물이 도핑될 수 있다. 제1 비정질화 영역(160)은 이 후의 제조 공정을 통해, 소오스/드레인 영역이 될 수 있기 때문이다. 제1 비정질화 영역(160)에 도핑되는 제2 형의 불순물은 제1 소오스/드레인 확장 영역(130)에 포함되는 제2 형의 불순물과 동일할 수 있지만, 이에 제한되는 것은 아니다.
제1 비정질화 영역(160)에 제2 형의 불순물을 도핑하는 것은 예를 들어, 임플란트 공정 등을 이용할 수 있다.
또한, 제1 비정질화 영역(160)에 제2 형의 불순물을 도핑하는 것은 제1 비정질화 공정(10)이 수행된 후에 진행될 수 있지만, 이에 제한되는 것은 아니다.
도 6을 참고하면, 제1 비정질화 영역(160)을 제1 열처리(20)하여, 제1 비정질화 영역(160)을 재결정화(re-crystallization)시킨다. 제1 비정질화 영역(160)을 제1 열처리(20)하여, 제1 게이트 구조체(120)의 양측에 제1 재결정화 영역(140)을 형성한다.
다시 말하면, 제1 열처리(20)를 통해, 제1 비정질화 영역(160)을 재결정화함으로써, 제1 게이트 구조체(120) 및 게이트 스페이서(125)의 양측에 제1 소오스/드레인 영역(140)을 형성할 수 있다. 제1 소오스/드레인 영역(140)은 제2 형의 불순물을 포함할 수 있다.
제1 소오스/드레인 영역(140)은 제1 비정질화 영역(160)을 재결정화함으로써 형성하기 때문에, 제1 열처리(20)에 의해서 형성되는 제1 소오스/드레인 영역(140)은 스크린층(105)과 접촉하지 않는다. 즉, 제1 소오스/드레인 영역(140)과 스크린층(105) 사이에는 제1 반도체층(110)이 위치하게 된다.
제1 재결정화 영역(140)을 형성하는 것은 예를 들어, 고상 에피택시(SPE; Solid Phase Epitaxy) 공정일 수 있다. SPE 공정은 저온 어닐링 공정을 포함할 수 있다. SPE 공정에 의하면, 예컨대, N2, H2, O2 등이 포함된 분위기에서 제1 열처리(20)를 하여, 제2 형의 불순물이 도핑된 제1 비정질화 영역(160)을 고상 결정화시킬 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치 제조 방법에서, 제1 열처리(20)에 의해 형성되는 제1 소오스/드레인 영역(140)은 적층 결함(50)(stacking fault)을 포함할 수 있다. 제1 소오스/드레인 영역(140)에 포함되는 적층 결함(50)은 스크린층(105) 상에 위치하게 된다. 제1 비정질화 영역(160)은 스크린층(105)과 접촉하지 않고, 스크린층(105) 상에 형성기 때문에, 적층 결함(50)은 스크린층(105) 상에 위치하게 된다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 재결정화 영역(140)을 형성하기 위한 제1 열처리(20)는 스트레스 기억 기술(SMT; Stress Memorization Technique)로 이용될 수 있다.
따라서, 제2 형의 불순물이 도핑된 제1 비정질화 영역(160)은 격자 구조가 변형된 상태로 재결정화될 수 있기 때문에, 제1 재결정화 영역(140) 즉, 제1 소오스/드레인 영역(140)은 제1 게이트 구조체(120) 하부의 제1 반도체층(110)에 지속적으로 스트레스를 가할 수 있다. 결과적으로, 제1 재결정화 영역(140)은 제1 반도체층(110)에 지속적으로 스트레스를 인가할 수 있으므로, 제1 재결정화 영역(140)은 제1 반도체층(110)에서 전하 캐리어의 이동도를 증가시켜 반도체 장치의 성능을 향상시킬 수 있다.
도 6에는 도시되지 않았지만, 제1 게이트 구조체(120)와, 제1 비정질화 영역(160)을 덮는 스트레스 유발층이 더 형성될 수도 있다. 스트레스 유발층이 가지고 있는 막의 성질에 따라, 제1 열처리(20)에 의해 재결정화되는 제1 재결정화 영역(140)의 성질은 달라질 수 있다. 즉, 스트레스 유발층이 가지고 있는 막의 성질에 따라, 제1 재결정화 영역(140)은 제1 반도체층(110)에 인장 스트레스를 인가할 수도 있고, 압축 스트레스를 인가할 수도 있다.
이하에서, 제1 비정질화 영역(160)을 스크린층(105)과 접촉하지 않도록 형성하여, 제1 비정질화 영역(160)을 재결정화시킬 때의 효과에 대해서 설명한다.
제1 비정질화 공정(10)을 통해, 스크린층(105)의 적어도 일부를 비정질화시켜 제1 비정질화 영역(160)을 형성할 경우, 제1 열처리(20)에 의해 형성되는 제1 재결정화 영역(140)은 스크린층(105)에 포함된 제1 형의 불순물을 포함하게 된다. 구체적으로, 제1 열처리(20)가 진행되는 동안, 스크린층(105)에 포함된 제1 형의 불순물은 제1 비정질화 영역(160)으로 확산되게 된다. 따라서, 스크린층(105)에 포함되는 제1 형의 불순물은 감소하게 되어, 스크린층(105)은 RDF(Random Dopant Fluctuation)을 효과적으로 막아줄 수 없게 된다. 이에 따라, 제1 소오스/드레인 영역(140)에 포함된 제2 형의 불순물의 RDF는 증가하게 되어, 반도체 장치의 성능 및 신뢰성이 저하될 수 있다.
하지만, 제1 비정질화 영역(160)이 스크린층(105)과 접촉하지 않을 경우, 제1 열처리(20)에 의해 제1 재결정화 영역(140)이 형성되어도, 스크린층(105)에 포함된 제1 형의 불순물이 확산을 최소화할 수 있다. 따라서, 스크린층(105)은 제1 소오스/드레인 영역(140)에 포함된 불순물의 RDF를 감소시킴으로써, 반도체 장치의 성능 및 신뢰성을 향상시킬 수 있다.
도 7을 참고하면, 제1 재결정화 영역(140), 즉 제1 소오스/드레인 영역(140) 상에 제1 반도체층(110)의 상면 위로 돌출되는 제2 반도체층(150)을 형성한다.
제2 반도체층(150)은 예를 들어, 에피택셜(epitaxial growth) 공정 등을 이용하여 형성될 수 있다. 즉, 제2 반도체층(150)은 제1 재결정화 영역(140)의 상면 상에 형성되는 에피택셜층이다.
또한, 제2 반도체층(150)은 제1 재결정화 영역(140)에 포함된 제2 형의 불순물을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 재결정화 영역(140)은 실리콘이므로, 제2 반도체층(150)은 실리콘 에피택셜막일 수 있지만, 이에 제한되는 것은 아니다.
도 1 내지 도 3, 도 7 내지 도 10을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 실시예는 전술한 실시예와 다른 점을 위주로 설명한다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8을 참고하면, 제2 비정질화 공정을 통해, 제1 게이트 구조체(120)의 양측에 제2 비정질화 영역(165)을 형성한다. 제2 비정질화 영역(165)은 제1 반도체층(110) 내에 형성된다. 다시 말하면, 제1 게이트 구조체(120)에 의해 덮이지 않은 제1 반도체층(110)의 일부를 비정질화시킨다.
제2 비정질화 공정(15)은 예를 들어, PAI 공정 등일 수 있다. 제2 비정질화 공정(15)에서, 제1 게이트 구조체(120)는 마스크로 이용될 수 있다. 제2 비정질화 공정(15)에 의해 형성되는 제2 비정질화 영역(165)은 제1 게이트 구조체(120)의 하부까지 확장되어 형성될 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에서, 제1 반도체층(110) 내에 형성되는 제2 비정질화 영역(165)은 하부의 스크린층(105)과 접촉하지 않는다. 즉, 제2 비정질화 영역(165)과 스크린층(105) 사이에는 제1 반도체층(110)이 위치하게 되어, 스크린층(105)은 제2 비정질화 공정(15)의 영향을 받지 않게 된다. 다시 말하면, 제1 반도체층(110)의 상면으로부터 제2 비정질화 영역(165)의 최하부까지의 깊이는 제1 반도체층(110)의 두께보다 작다.
제2 비정질화 영역(165)은 이 후에 진행되는 제조 공정에 의해 소오스/드레인 확장 영역이 될 수 있다. 따라서, 제2 비정질화 영역(165)이 형성되는 깊이는 도 5를 통해 설명한 제1 비정질화 영역(160)이 형성되는 깊이보다 얕을 수 있다.
제2 비정질화 영역(165)에는 스크린층(105)에 포함된 제1 형의 불순물과 다른 제2 형의 불순물을 도핑될 수 있다. 제2 비정질화 영역(160)은 소오스/드레인 확장 영역이 될 수 있기 때문이다. 트랜지스터가 pFET인 경우, 제2 비정질화 영역(165)에 도핑되는 제2 형의 불순물은 p형 불순물을 포함하고, 트랜지스터가 nFET인 경우, 제2 비정질화 영역(165)에 도핑되는 제2 형의 불순물은 n형 불순물을 포함한다. p형 불순물은 예를 들어, 붕소(B) 등일 수 있고, n형 불순물인 경우, n형 불순물은 예를 들어, 인(P), 비소(As) 또는 안티몬(Sb) 등일 수 있다.
제2 비정질화 영역(165)에 제2 형의 불순물을 도핑하는 것은 예를 들어, 임플란트 공정 등을 이용할 수 있다.
도 9를 참고하면, 제2 비정질화 영역(165)을 제2 열처리(25)하여, 제2 비정질화 영역(165)을 재결정화(re-crystallization)시킨다. 제2 비정질화 영역(165)을 제2 열처리(25)하여, 제1 게이트 구조체(120)의 양측에 제2 재결정화 영역(135)을 형성한다.
다시 말하면, 제2 열처리(25)를 통해, 제2 비정질화 영역(165)을 재결정화함으로써, 제1 게이트 구조체(120)의 양측에 제2 소오스/드레인 확장 영역(135)을 형성할 수 있다. 제2 소오스/드레인 확장 영역(135)은 제2 형의 불순물을 포함할 수 있다.
제2 소오스/드레인 확장 영역(135)은 제2 비정질화 영역(165)을 재결정화함으로써 형성하기 때문에, 제2 열처리(25)에 의해서 형성되는 제2 소오스/드레인 확장 영역(135)은 스크린층(105)과 접촉하지 않는다.
제2 재결정화 영역(135)을 형성하는 것은 예를 들어, 고상 에피택시(SPE; Solid Phase Epitaxy) 공정일 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에서, 제2 열처리(25)에 의해 형성되는 제2 소오스/드레인 확장 영역(135)은 적층 결함(50)(stacking fault)을 포함할 수 있다. 제2 소오스/드레인 확장 영역(135)에 포함되는 적층 결함(50)은 스크린층(105) 상에 위치하게 된다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제2 재결정화 영역(135)을 형성하기 위한 제2 열처리(25)는 스트레스 기억 기술(SMT)로 이용될 수 있다.
도 10을 참고하면, 제1 게이트 구조체(120)의 측면에 게이트 스페이서(125)를 형성한다.
게이트 스페이서(125)는 적층 결함(50)을 포함하는 제2 재결정화 영역(135)의 일부와 오버랩된다. 즉, 게이트 스페이서(125)의 하부에는 적층 결함(50)을 포함하는 제2 소오스/드레인 확장 영역(135)이 위치한다.
이어서, 제1 게이트 구조체(120)의 양측에 제2 소오스/드레인 영역(145)을 형성한다. 구체적으로, 제2 소오스/드레인 영역(145)은 게이트 스페이서(125)의 측면에 형성된다.
제2 소오스/드레인 영역(145)은 제2 소오스/드레인 확장 영역(135) 및 제1 반도체층(110) 내에 형성될 수 있다. 따라서, 제2 소오스/드레인 영역(145)은 제1 반도체층(110)의 일부와 제2 소오스/드레인 확장 영역(135)의 일부를 포함할 수 있다. 제2 소오스/드레인 확장 영역(135) 내에 형성되는 제2 소오스/드레인 영역(145)은 적층 결함(50)을 포함할 수 있다.
제2 소오스/드레인 영역(145)의 최하면은 제2 소오스/드레인 확장 영역(135)의 최하면보다 스크린층(105)에 인접한다. 하지만, 제2 소오스/드레인 영역(145)은 스크린층(105)과 접촉하지 않는다.
제2 소오스/드레인 영역(145)은 스크린층(105)에 포함되는 제1 형의 불순물과 다른 제2 형의 불순물을 포함한다. 제2 소오스/드레인 영역(145)에 도핑되는 제2 형의 불순물은 제2 재결정화 영역(135)에 포함되는 제2 형의 불순물과 동일할 수 있지만, 이에 제한되는 것은 아니다.
제2 소오스/드레인 영역(145)에 제2 형의 불순물을 도핑하는 것은 예를 들어, 임플란트 공정 등을 이용할 수 있다.
이어서, 도 7을 참고하여, 제2 소오스/드레인 영역(145) 상에 제1 반도체층(110)의 상면 위로 돌출되는 제2 반도체층(150)을 형성한다.
본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에서, 제2 소오스/드레인 영역(145)은 제2 형의 불순물을 도핑하여 형성하는 것으로 설명하였지만, 이에 제한되는 것은 아니다.
예를 들어, 도 5에서 설명한 것과 같이, 제1 비정질화 공정(10)을 통해, 제2 소오스/드레인 확장 영역(135) 및 제1 반도체층(110) 내에 제1 비정질화 영역(165)을 형성한다. 또한, 제1 비정질화 영역(165)에 제2 형의 불순물을 도핑한다. 이 후, 제1 열처리(20)를 통해, 제2 형의 불순물이 도핑된 제1 비정질화 영역(165)을 재결정화시켜 제2 소오스/드레인 영역(145)을 형성할 수 있음은 물론이다.
즉, 제2 비정질화 공정(15)을 이용하여 제2 소오스/드레인 확장 영역(135)을 형성한 후, 제1 비정질화 공정(10)을 이용하여 제2 소오스/드레인 영역(145)을 형성할 수 있다.
도 1 내지 도 7, 도 11 내지 도 13을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 실시예는 도 1 내지 도 7을 통해 설명한 실시예와 다른 점을 위주로 설명한다.
도 11 내지 도 13은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11을 참고하면, 기판(100) 상에 제2 반도체층(150) 및 제1 게이트 구조체(120)를 덮는 층간 절연막(170)을 형성한다.
층간 절연막(170)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
이어서, 층간 절연막(170)을 평탄화하여, 제1 게이트 구조체(120)를 노출시킨다. 예를 들어, 평탄화 공정에 의해, 제1 게이트 구조체(120)의 상면 즉, 제1 게이트 전극(124)이 노출되도록 할 수 있다. 예를 들어, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
도 12를 참고하면, 제1 게이트 전극(124)을 제거한다. 제1 게이트 전극(124)을 제거한 후, 제1 게이트 절연막(122)을 제거하여, 트렌치(175)를 형성한다. 트렌치(175)에 의해, 제1 반도체층(110)이 노출될 수 있다.
다시 말하면, 제1 반도체층(110) 상에, 트렌치(175)를 포함하는 층간 절연막(170)을 형성한다.
본 발명의 제3 실시예에 따른 반도체 장치 제조 방법에서, 제1 게이트 구조체(120)는 더미 게이트 구조체일 수 있다.
도 13을 참고하면, 트렌치(175)의 측면 및 바닥면을 따라 제2 게이트 절연막(127)을 형성한다. 제2 게이트 절연막(127)이 형성된 트렌치(175)를 채우는 제2 게이트 전극(129)을 형성한다. 제2 게이트 전극(129)은 대체 금속 게이트일 수 있다.
제2 게이트 절연막(127) 및 제2 게이트 전극(129)을 트렌치(175) 내에 형성함으로써, 제1 반도체층(110) 상에 제2 게이트 구조체(128)가 형성된다.
제2 게이트 절연막(127)은 예를 들어, 고유전율 유전막을 포함할 수 있다. 제2 게이트 절연막(127)은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
제2 게이트 전극(129)은 예를 들어, TiN, TaN, TiC, TaC, W 및 Al 중 적어도 하나를 포함할 수 있다. 제2 게이트 전극(129)은 단일막으로 도시하였지만, 2층 이상의 금속층으로 적층될 수 있음은 물론이다.
도 14는 본 발명의 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 이미지 센서 예컨대, 이미지 센서를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1010), 메모리 장치 (1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050), 및 이미지 센서(1060)를 포함한다.
이미지 센서(1060)는 전술한 본 발명의 제1 내지 제3 실시예 중에 어느 하나에 의해 제조된 반도체 장치를 포함하는 이미지 센서일 수 있다. 한편, 도 14에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.
프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 입출력 장치(1040)와 통신을 수행할 수 있다.
실시예에 따라, 프로세서(1010)는 주변 구성요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다.
예를 들어, 메모리 장치(1020)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive(SSD)), 하드 디스크 드라이브(Hard Disk Drive(HDD)), CD-ROM 등을 포함할 수 있다.
입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단, 및 프린터와 디스플레이 등과 같은 출력수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(1060)는 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 상술한 바와 같이, 이미지 센서(1060)는 기준 전압에 대해 오프셋을 보상함으로써 정밀한 이미지 데이터를 생성할 수 있다. 이미지 센서(1060)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
한편, 컴퓨팅 시스템(1000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트폰(Smart Phone), 태블릿 PC 등을 포함할 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 및 도 17은 본 발명의 몇몇 실시예들에 따른 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 16은 태블릿 PC이고, 도 17은 노트북을 도시한 것이다. 본 발명의 실시예들에 따라 제조한 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따라 제조한 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 15: 비정질화 공정 20, 25: 열처리
50: 적층 결함 100: 기판
105: 스크린층 110: 언도프인 반도체층
120, 128: 게이트 구조체 130, 135: 소오스/드레인 확장 영역
140, 145: 소오스/드레인 영역 160, 165: 비정질화 영역

Claims (10)

  1. 기판 상에, 7E18
    Figure 112020034826290-pat00025
    내지 1E20
    Figure 112020034826290-pat00026
    범위의 제1 형의 불순물이 도핑된 제1 부분을 포함하는 스크린층을 형성하고,
    상기 스크린층 상에, 언도프(undoped)인 제1 반도체층을 형성하고,
    상기 제1 반도체층 상에 게이트 구조체를 형성하고,
    상기 게이트 구조체 상에 게이트 스페이서를 형성하고,
    상기 게이트 스페이서를 형성한 후, 상기 게이트 구조체의 양측에 상기 제1 반도체층 내에 제1 비정질화 영역을 형성하고,
    상기 제1 비정질화 영역을 제1 열처리하여, 상기 제1 비정질화 영역을 재결정화(re-crystallization)시키되, 상기 제1 열처리는 스트레스 기억 기술(Stress Memorization Technique)을 이용하고,
    상기 제1 비정질화 영역을 상기 제1 열처리하기 전에, 상기 제1 비정질화 영역에 상기 제1 형과 다른 제2 형의 불순물을 도핑하되, 상기 제1 비정질화 영역을 재결정화시키는 것은 상기 제2 형의 불순물을 포함하는 소오스/드레인 영역을 형성하는 것을 포함하고,
    상기 소오스/드레인 영역을 형성한 후, 상기 소오스/드레인 영역 상에 상기 제1 반도체층의 상면 위로 돌출되는 제2 반도체층을 형성하는 것을 포함하되,
    상기 제2 반도체층은 상기 스크린층과 수직적으로 오버랩되고,
    상기 소오스/드레인 영역은 상기 스크린층 상에 위치한 적층 결함(stacking fault)을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 비정질화 영역은 PAI(Pre Amorphous ion Implantation) 공정을 이용하여 형성하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 반도체층의 상면으로부터 상기 제1 비정질화 영역의 최하부까지의 깊이는 상기 제1 반도체층의 두께보다 작은 반도체 장치 제조 방법.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 제1 비정질화 영역을 재결정화시키는 것은 상기 제2 형의 불순물을 포함하는 소오스/드레인 확장 영역을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제6 항에 있어서,
    상기 소오스/드레인 영역은 상기 소오스/드레인 확장 영역 내에 형성되는 반도체 장치 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 열처리 후, 상기 제1 반도체층 상에 상기 게이트 구조체를 덮는 층간 절연막을 형성하고,
    상기 층간 절연막을 평탄화하여, 상기 게이트 구조체를 노출시키고,
    상기 게이트 구조체를 제거하여, 상기 층간 절연막 내에 상기 제1 반도체층을 노출시키는 트렌치를 형성하고,
    상기 트렌치를 채우는 대체(replacement) 금속 게이트를 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  9. 기판 상에, 7E18
    Figure 112020034826290-pat00027
    내지 1E20
    Figure 112020034826290-pat00028
    범위의 제1 형의 불순물이 도핑된 부분을 포함하는 스크린층을 형성하고,
    상기 스크린층 상에, 에피택셜 공정을 이용하여 언도프인 반도체층을 형성하고,
    상기 반도체층 상에 게이트 구조체를 형성하고,
    상기 게이트 구조체 상에 게이트 스페이서를 형성하고,
    상기 게이트 스페이서를 형성한 후, 상기 게이트 구조체와 상기 게이트 스페이서를 마스크로 PAI(Pre Amorphous ion Implantation) 공정을 수행하여, 상기 반도체층 내에 상기 스크린층과 수직적으로 오버랩되고 상기 스크린층과 비접촉하는 비정질화 영역을 형성하고,
    상기 비정질화 영역을 열처리하여, 상기 게이트 구조체의 양측에 재결정화 영역을 형성하고,
    상기 비정질화 영역을 상기 열처리하기 전에, 상기 비정질화 영역에 상기 제1 형과 다른 제2 형의 불순물을 도핑하는 것을 포함하되,
    상기 재결정화 영역을 형성하는 것은, 상기 제2 형의 불순물을 포함하는 소오스/드레인 영역을 형성하는 것을 포함하고,
    상기 열처리는 스트레스 기억 기술을 이용하고,
    상기 비정질화 영역의 상기 열처리 후, 상기 소오스/드레인 영역은 상기 스크린층 상에 위치한 적층 결함을 포함하는 반도체 장치 제조 방법.
  10. 기판 상에, 7E18
    Figure 112020034826290-pat00029
    내지 1E20
    Figure 112020034826290-pat00030
    범위의 제1 형의 불순물이 도핑된 부분을 포함하는 스크린층;
    상기 스크린층 상에, 상기 스크린층과 접하는 언도프인 제1 반도체층;
    상기 반도체층 상에 형성된 게이트 구조체;
    상기 게이트 구조체 상에 형성된 게이트 스페이서;
    상기 게이트 구조체 양측에, 상기 제1 반도체층 내에 형성되고, 상기 스크린층과 비접촉하고, 상기 제1 형과 다른 제2 형의 불순물을 포함하는 소오스/드레인 확장 영역;
    상기 제1 반도체층 및 상기 소오스/드레인 확정 영역 내에 형성되고, 상기 제2 형의 불순물을 포함하는 소오스/드레인 영역; 및
    상기 소오스/드레인 영역 상에 상기 제1 반도체층의 상면 위로 돌출되는 제2 반도체층을 포함하고,
    상기 소오스/드레인 확장 영역 및 상기 소오스/드레인 영역 중 적어도 하나는 상기 스크린층 상에 위치한 적층 결함을 포함하고,
    상기 제2 반도체층은 상기 스크린층과 수직적으로 오버랩되는 반도체 장치.
KR1020130129279A 2013-10-29 2013-10-29 반도체 장치 및 이의 제조 방법 KR102137371B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130129279A KR102137371B1 (ko) 2013-10-29 2013-10-29 반도체 장치 및 이의 제조 방법
US14/285,649 US9153664B2 (en) 2013-10-29 2014-05-23 Semiconductor device and method for fabricating the same
DE102014110785.3A DE102014110785B4 (de) 2013-10-29 2014-07-30 Verfahren zum Herstellen einer Halbleitervorrichtung
CN201410440478.6A CN104576736B (zh) 2013-10-29 2014-09-01 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130129279A KR102137371B1 (ko) 2013-10-29 2013-10-29 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150049129A KR20150049129A (ko) 2015-05-08
KR102137371B1 true KR102137371B1 (ko) 2020-07-27

Family

ID=52811827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130129279A KR102137371B1 (ko) 2013-10-29 2013-10-29 반도체 장치 및 이의 제조 방법

Country Status (4)

Country Link
US (1) US9153664B2 (ko)
KR (1) KR102137371B1 (ko)
CN (1) CN104576736B (ko)
DE (1) DE102014110785B4 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211122B (zh) * 2018-11-21 2024-05-21 长鑫存储技术有限公司 半导体器件的制作方法与半导体器件
US11557662B2 (en) * 2020-11-02 2023-01-17 Texas Instruments Incorporated Junction field effect transistor on silicon-on-insulator substrate
CN117316764B (zh) * 2023-11-28 2024-02-09 上海威固信息技术股份有限公司 一种半导体硅晶片处理方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040197969A1 (en) * 2003-04-03 2004-10-07 Hao-Yu Chen Semiconductor device with raised segment
US20090001371A1 (en) * 2007-06-29 2009-01-01 Anthony Mowry Blocking pre-amorphization of a gate electrode of a transistor
US20110074498A1 (en) * 2009-09-30 2011-03-31 Suvolta, Inc. Electronic Devices and Systems, and Methods for Making and Using the Same
US20120223389A1 (en) * 2011-03-03 2012-09-06 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187643B1 (en) 1999-06-29 2001-02-13 Varian Semiconductor Equipment Associates, Inc. Simplified semiconductor device manufacturing using low energy high tilt angle and high energy post-gate ion implantation (PoGI)
JP2001352057A (ja) 2000-06-09 2001-12-21 Mitsubishi Electric Corp 半導体装置、およびその製造方法
US6506654B1 (en) * 2002-03-26 2003-01-14 Advanced Micro Devices, Inc. Source-side stacking fault body-tie for partially-depleted SOI MOSFET hysteresis control
US6893909B2 (en) 2003-10-07 2005-05-17 United Microelectronics Corp. Method of manufacturing metal-oxide-semiconductor transistor
EP1754255A1 (en) 2004-05-25 2007-02-21 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing such a device
US7479431B2 (en) * 2004-12-17 2009-01-20 Intel Corporation Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
US7416931B2 (en) * 2006-08-22 2008-08-26 Advanced Micro Devices, Inc. Methods for fabricating a stress enhanced MOS circuit
US7659579B2 (en) 2006-10-06 2010-02-09 International Business Machines Corporation FETS with self-aligned bodies and backgate holes
US7572706B2 (en) * 2007-02-28 2009-08-11 Freescale Semiconductor, Inc. Source/drain stressor and method therefor
US8236709B2 (en) * 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8645101B2 (en) 2011-02-10 2014-02-04 Siemens Energy, Inc. Method for monitoring the condition of a vibration sensor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040197969A1 (en) * 2003-04-03 2004-10-07 Hao-Yu Chen Semiconductor device with raised segment
US20090001371A1 (en) * 2007-06-29 2009-01-01 Anthony Mowry Blocking pre-amorphization of a gate electrode of a transistor
US20110074498A1 (en) * 2009-09-30 2011-03-31 Suvolta, Inc. Electronic Devices and Systems, and Methods for Making and Using the Same
US20120223389A1 (en) * 2011-03-03 2012-09-06 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof

Also Published As

Publication number Publication date
KR20150049129A (ko) 2015-05-08
DE102014110785A1 (de) 2015-04-30
CN104576736B (zh) 2021-07-23
US20150118817A1 (en) 2015-04-30
DE102014110785B4 (de) 2022-10-13
US9153664B2 (en) 2015-10-06
CN104576736A (zh) 2015-04-29

Similar Documents

Publication Publication Date Title
US9337057B2 (en) Semiconductor device and method for fabricating the same
US9793368B2 (en) Semiconductor devices including a rare earth element and methods of forming semiconductor devices including a rare earth element
KR102394887B1 (ko) 반도체 장치의 제조 방법
KR102212267B1 (ko) 반도체 장치 및 그 제조 방법
TWI590456B (zh) 半導體元件以及製造該元件的方法
US9082853B2 (en) Bulk finFET with punchthrough stopper region and method of fabrication
US8710567B2 (en) Semiconductor device and manufacturing method thereof
KR102018101B1 (ko) 반도체 소자 및 이의 제조 방법
KR102078187B1 (ko) 반도체 장치 및 그 제조 방법
US20150340490A1 (en) Semiconductor devices and methods of fabricating the same
US20160351569A1 (en) Semiconductor device and method for manufacturing the same
CN113646889A (zh) 用于堆叠式垂直传输场效应晶体管的混合栅极堆叠集成
CN203277329U (zh) 一种半导体器件
CN106601605B (zh) 栅极堆叠结构、nmos器件、半导体装置及其制造方法
CN103311247A (zh) 半导体器件及其制造方法
US9048236B2 (en) Semiconductor device and method of fabricating the same
KR20160005550A (ko) 반도체 소자
CN103378008A (zh) 双金属栅极cmos器件及其制造方法
CN105321883A (zh) 制造半导体器件的方法
US9240409B2 (en) Semiconductor device and method for fabricating the same
KR102137371B1 (ko) 반도체 장치 및 이의 제조 방법
CN103579314A (zh) 半导体器件及其制造方法
US9240408B2 (en) Integrated circuit device with transistors having different threshold voltages
US20160049478A1 (en) Semiconductor device and method for fabricating the same
KR20150105858A (ko) 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant