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CN114545697B - 像素阵列基板 - Google Patents

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CN114545697B CN202210221158.6A CN202210221158A CN114545697B CN 114545697 B CN114545697 B CN 114545697B CN 202210221158 A CN202210221158 A CN 202210221158A CN 114545697 B CN114545697 B CN 114545697B
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Abstract

一种素阵列基板，包括基板、第一扫描线、第二扫描线、第一数据线、第二数据线、第一半导体层、第二半导体层、第一源极、第一漏极、第二源极、第二漏极、第一像素电极、第二像素电极、第一共用电极与第二共用电极。第一半导体层包括互相分隔开的第一部分与第二部分。第一数据线通过第一源极而电性连接第一半导体层的第一部分。第一数据线或第二数据线通过第二源极而电性连接第二半导体层。第一像素电极与第二像素电极分别电性连接第一漏极以及第二漏极。

Description

像素阵列基板
技术领域
本发明涉及一种像素阵列基板。
背景技术
随着科技的发展，显示器已普遍应用在各式电子产品。以公共显示器为例，一般而言，公共显示器需有高亮度，以便大众观看。实现高亮度的公共显示器的其中一种作法是将公共显示器的背光模块的亮度提高。然而，目前许多平面显示器采用点反转(DotInversion)或二线点反转(2-line dot Inversion)的方式来驱动显示面板。使用点反转或二线点反转的驱动方式可以增进显示品质，但是却会提升显示面板的耗能。
为了降低耗能，通常会改用栏反转(Column Inversion)的方式驱动显示面板。显示数据处理方式。然而，栏反转虽然可以降低显示面板的耗能，但显示画面中却容易因为串音而出现摇头纹的现象，进而破坏整体画面的均匀度。
在出售显示面板之前，若产品的性能未能达到客户的需求，通常会更改显示面板的驱动方式以调整产品的性能。举例来说，当客户想要降低产品的耗能时，将显示面板更改成以栏反转的方式驱动的显示面板；当客户想要改善产品的串音问题时，将显示面板更改成以点反转或二线点反转的方式驱动的显示面板。更改显示面板的驱动方式需要一并修改显示面板中薄膜晶体管的排列方式，因此，需要修改许多掩模工艺，进而提升显示面板的制造成本。
发明内容
本发明提供一种像素阵列基板，可以降低改善显示面板的驱动方式所需要的成本。
本发明的至少一实施例提供一种像素阵列基板，包括基板、第一扫描线、第二扫描线、第一数据线、第二数据线、第一半导体层、第二半导体层、第一源极、第一漏极、第二源极、第二漏极、第一像素电极、第二像素电极、第一共用电极与第二共用电极。基板上方包括两相邻的第一子像素区以及第二子像素区。第一扫描线、第二扫描线、第一数据线与第二数据线设置于基板上方。第一扫描线与第二扫描线分别连接第一栅极以及第二栅极。第一扫描线位于第一子像素区与第二子像素区之间。第一半导体层包括互相分隔开的第一部分与第二部分。第一半导体层的第一部分与第二部分皆重叠于第一栅极。第二半导体层重叠于第二栅极。第一源极以及第一漏极位于第一子像素区中，且第一数据线通过第一源极而电性连接第一半导体层的第一部分。第一源极与第一漏极重叠于第一半导体层的第一部分。第二源极以及第二漏极位于第二子像素区中，且第一数据线或第二数据线通过第二源极而电性连接第二半导体层。第二漏极电性连接第二半导体层。第一像素电极以及第二像素电极设置于基板上方，且分别位于第一子像素区以及第二子像素区中。第一像素电极与第二像素电极分别电性连接第一漏极以及第二漏极。第一共用电极与第二共用电极分别重叠于第一像素电极与第二像素电极。
附图说明
图1是依照本发明的一实施例的一种像素阵列基板的电路示意图。
图2A是依照本发明的一实施例的一种像素阵列基板的局部俯视图。
图2B是沿着图2A线a-a’以及线b-b’的剖面示意图。
图2C是沿着图2A线c-c’以及线d-d’的剖面示意图。
图3是依照本发明的一实施例的一种像素阵列基板的电路示意图。
图4A是依照本发明的一实施例的一种像素阵列基板的局部俯视图。
图4B是沿着图4A线c-c’的剖面示意图。
图5A是依照本发明的一实施例的一种像素阵列基板的局部俯视图。
图5B是沿着图5A线a-a’以及线b-b’的剖面示意图。
图5C是沿着图5A线c-c’以及线d-d’的剖面示意图。
图6A是依照本发明的一实施例的一种像素阵列基板的局部俯视图。
图6B是沿着图6A线c-c’的剖面示意图。
附图标记说明：
10,20,30,40：像素阵列基板
100：基板
110：第一绝缘层
120：第二绝缘层
130：第三绝缘层
a-a’,b-b’,c-c’,d-d’：线
CE1,CE1’：第一共用电极
CE2,CE2’：第二共用电极
CEL,CEL’：共用电极图案层
CN,CN’：连接电极
CL：共用信号线
D1：第一漏极
D2,D2’：第二漏极
DL：数据线
DL1第一数据线
DL2：第二数据线
DM1,DM2,DM3,DM4：虚拟连线
E1：第一方向
E2：第二方向
E3：第三方向
G1：第一栅极
G2：第二栅极
GN1,GN2：窄部
GW1：第一宽部
GW2：第二宽部
GW3：第三宽部
GW4：第四宽部
M1,M2,M2’：导电图案层
PE1,PE1’：第一像素电极
PE2,PE2’：第二像素电极
PEL,PEL’：像素电极图案层
S1：第一源极
S2,S2’：第二源极
SL：扫描线
SL1：第一扫描线
SL2：第二扫描线
SM：半导体图案层
SM1：第一半导体层
SM1a：第一部分
SM1b：第二部分
SM2：第二半导体层
SM2a：第三部分
SM2b：第四部分
T：主动元件
T1：第一主动元件
T2,T2’：第二主动元件
V1,V2,V3,V4：导通孔
w1,w2：宽度
具体实施方式
本文使用的“约”、“近似”或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。举例来说，“约”、“近似”或“实质上”可以表示在所述值的一个或多个偏差内。前述偏差内例如为±30％、±20％、±10％或±5％内。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。本文使用的术语可以进一步理解为诸如在通常使用的字典中所定义的术语，这些术语应当被解释为具有与它们在相关技术中和本发明中的含义一致的含义，并且将不被解释为理想化的意义或过度正式的意义，除非本发明明确地这样定义。
本文参考作为理想化实施例的剖面示意图和俯视图来描述示例性实施例。因此，附图省略了一些作为制造技术及/或(and/or)公差的结果所造成的形状变化。故，本文所述的实施例不应被解释为限于如附图所示的特定形状，而是包括例如由制造导致的形状偏差。例如，附图示出或描述为平坦的区域实际上可能具有粗糙及/或非线性特征。此外，附图所示的锐角实际上可能是圆的。因此，附图中所示的形状是示意性的，并不是旨在示出精确形状，并且附图不是旨在限制权利要求的范围。
图1是依照本发明的一实施例的一种像素阵列基板的电路示意图。
请参考图1，像素阵列基板10包括多条扫描线SL、多条数据线DL以及多个主动元件T。数据线DL沿着第一方向E1延伸，且扫描线SL沿着第二方向E2延伸，其中第一方向E1交错于第二方向E2。在一些实施例中，第一方向E1垂直于第二方向E2。在本实施例中，扫描线SL以及数据线DL定义出多个子像素区SP，主动元件T位于对应的子像素区SP中。
在本实施例中，每条扫描线SL连接对应的多个主动元件T的栅极。
在本实施例中，每条数据线DL的其中一侧分别连接对应的多个主动元件T的源极，而每条数据线DL的其中另一侧则未连接主动元件T。在本实施例中，在第一方向E1上排列的子像素区SP中的主动元件T皆电性连接至同一条数据线DL。
主动元件T为任意形式的薄膜晶体管。举例来说，主动元件T为顶部栅极型薄膜晶体管、底部栅极型薄膜晶体管或其他形式的薄膜晶体管。
在本实施例中，主动元件T的漏极电性连接至电容，前述电容例如包括液晶电容、存储电容或其组合。在一些实施例中，前述电容的一端电性连接至对应的主动元件T，另一端电性连接至共用电极。
图2A是依照本发明的一实施例的一种像素阵列基板的局部俯视图。图2B是沿着图2A线a-a’以及线b-b’的剖面示意图。图2C是沿着图2A线c-c’以及线d-d’的剖面示意图。在此必须说明的是，图2A至图2C的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
请参考图2A至图2C，像素阵列基板10包括基板100、第一扫描线SL1、第二扫描线SL2、第一数据线DL1、第二数据线SL2、第一半导体层SM1、第二半导体层SM2、第一源极S1、第一漏极D1、第二源极S2、第二漏极D2、第一像素电极PE1、第二像素电极PE2、第一共用电极CE1与第二共用电极CE2。在本实施例中，像素阵列基板10还包括多条共用信号线CL。
基板100(图2A省略示出)为透明基板，其材质例如为玻璃、石英、有机聚合物或是其他可适用的材料。基板100上方包括两相邻的第一子像素区SP1以及第二子像素区SP2。在本实施例中，第一子像素区SP1以及第二子像素区SP2在第一方向E1上彼此相邻。
第一扫描线SL1、第二扫描线SL2、第一栅极G1、第二栅极G2以及共用信号线CL设置于基板100上方。第一扫描线SL1与第二扫描线SL2分别连接第一栅极G1以及第二栅极G2。第一扫描线SL1位于第一子像素区SP1与第二子像素区SP2之间。
在本实施例中，第一扫描线SL1、第二扫描线SL2、第一栅极G1、第二栅极G2以及共用信号线CL属于相同的导电图案层M1。换句话说，第一扫描线SL1、第二扫描线SL2、第一栅极G1、第二栅极G2以及共用信号线CL是通过一次图案化工艺(例如包含光刻及蚀刻工艺)所形成。在本实施例中，第一扫描线SL1与第一栅极G1连成一体，且第二扫描线SL2与第二栅极G2连成一体。多条共用信号线CL平行于第一扫描线SL1以及第二扫描线SL2。第一扫描线SL1、第二扫描线SL2以及共用信号线CL沿着第二方向E2延伸。
在一些实施例中，第一扫描线SL1、第二扫描线SL2、第一栅极G1、第二栅极G2以及共用信号线CL为单层或多层结构。举例来说，第一扫描线SL1、第二扫描线SL2、第一栅极G1、第二栅极G2以及共用信号线CL包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的堆叠层或其他导电材料。
在本实施例中，第一栅极G1包括第一宽部GW1、第二宽部GW2以及位于第一宽部GW1与第二宽部GW2之间的窄部GN1。第一宽部GW1与第二宽部GW2的宽度w1大于窄部GN1的宽度w2。在一些实施例中，第一宽部GW1与第二宽部GW2对称地设置于窄部GN1的两侧。
在本实施例中，第二栅极G2包括第三宽部GW3、第四宽部GW4以及位于第三宽部GW3与第四宽部GW4之间的窄部GN2。第三宽部GW3与第四宽部GW4的宽度w1大于窄部GN2的宽度w2。在一些实施例中，第三宽部GW3与第四宽部GW4对称地设置于窄部GN2的两侧。
第一绝缘层110(图2A省略示出)设置于第一扫描线SL1、第二扫描线SL2、第一栅极G1、第二栅极G2以及共用信号线CL之上。在本实施例中，第一绝缘层110为栅极绝缘层。
第一半导体层SM1与第二半导体层SM2设置于基板100上方。在本实施例中，第一半导体层SM1与第二半导体层SM2设置于第一绝缘层110上方，且分别重叠于第一栅极G1以及第二栅极G2。在本实施例中，第一半导体层SM1与第二半导体层SM2属于相同的半导体图案层SM。换句话说，第一半导体层SM1与第二半导体层SM2是通过一次图案化工艺(例如包含光刻及蚀刻工艺)所形成。
在一些实施例中，第一半导体层SM1与第二半导体层SM2为单层或多层结构。举例来说，第一半导体层SM1与第二半导体层SM2包括非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物、或是其他合适的材料、或上述的组合)或其他合适的材料或含有掺杂物(dopant)于上述材料中或上述材料的组合。
在本实施例中，第一半导体层SM1包括互相分隔开的第一部分SM1a与第二部分SM1b。第一半导体层SM1的第一部分SM1a与第二部分SM1b皆重叠于第一栅极G1。举例来说，第一部分SM1a与第二部分SM1b分别重叠于第一栅极G1的第一宽部GW1与第二宽部GW2。在本实施例中，第一半导体层SM1的第一部分SM1a与第二部分SM1b位于第一栅极G1的上方，且第一主动元件T1为底部栅极型薄膜晶体管，但本发明不以此为限。在其他实施例中，第一半导体层SM1的第一部分SM1a与第二部分SM1b位于第一栅极G1的下方，且第一主动元件T1为顶部栅极型薄膜晶体管。
在本实施例中，第二半导体层SM2包括互相分隔开的第三部分SM2a与第四部分SM2b。第二半导体层SM2的第三部分SM2a与第四部分SM2b皆重叠于第二栅极G2。举例来说，第三部分SM2a与第四部分SM2b分别重叠于第二栅极G2的第三宽部GW3与第四宽部GW4。在本实施例中，第二半导体层SM2的第三部分SM2a与第四部分SM2b位于第二栅极G2的上方，且第二主动元件T2为底部栅极型薄膜晶体管，但本发明不以此为限。在其他实施例中，第二半导体层SM2的第三部分SM2a与第四部分SM2b位于第二栅极G2的下方，且第二主动元件T2为顶部栅极型薄膜晶体管。
第一半导体层SM1的第一部分SM1a与第二半导体层SM2的第三部分SM2a之间的虚拟连线DM1不交错于第一半导体层SM1的第二部分SM1b与第二半导体层SM2的第四部分SM2b之间的虚拟连线DM2。前述的虚拟连线DM1例如是连接第一部分SM1a的中心与第三部分SM2a的中心，且前述的虚拟连线DM2例如是连接第二部分SM1b的中心与第四部分SM2b的中心。
第一半导体层SM1的第一部分SM1a与第二半导体层SM2的第四部分SM2b之间的虚拟连线DM3交错于第一半导体层SM1的第二部分SM1b与第二半导体层SM2的第三部分SM2a之间的虚拟连线DM4。前述的虚拟连线DM3例如是连接第一部分SM1a的中心与第四部分SM2b的中心，且前述的虚拟连线DM4例如是连接第二部分SM1b的中心与第三部分SM2a的中心。
第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2设置于基板100上方。在本实施例中，第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2设置于第一绝缘层110上方。在一些实施例中，第一数据线DL1与第二数据线DL2之间距大于或等于77.7微米。换句话说，每个子像素区的宽度(或间距)大于或等于77.7微米。
第一源极S1以及第一漏极D1位于第一子像素区SP1中。第一数据线DL1通过第一源极S1而电性连接第一半导体层SM1的第一部分SM1a，且第一漏极D1电性连接第一半导体层SM1的第一部分SM1a。在本实施例中，第一源极S1与第一漏极D1重叠于第一半导体层SM1的第一部分SM1a，且第一源极S1与第一漏极D1不重叠于第一半导体层SM1的第二部分SM1b。在本实施例中，第一半导体层SM1的第二部分SM1b为浮置，且第一半导体层SM1的第二部分SM1b不重叠于第一源极S1、第一漏极D1、第一数据线DL1以及第二数据线DL2。更具体地说，在本实施例中，第一半导体层SM1的第二部分SM1b不重叠于导电图案层M2。在本实施例中，第一半导体层SM1的第二部分SM1b不与任何导电结构直接接触。
第二源极S2以及第二漏极D2位于第二子像素区SP2中。第一数据线DL1或第二数据线DL2通过第二源极S2而电性连接第二半导体层SM2，且第二漏极D2电性连接第二半导体层SM2。在本实施例中，第一数据线DL1通过第二源极S2而电性连接第二半导体层SM2的第三部分SM2a，且第二漏极D2电性连接第二半导体层SM2的第三部分SM2a。在本实施例中，第二源极S2与第二漏极D2重叠于第二半导体层SM2的第三部分SM2a，且第二源极S2与第二漏极D2不重叠于第二半导体层SM2的第四部分SM2b。在本实施例中，第二半导体层SM2的第四部分SM2b为浮置，且第二半导体层SM2的第四部分SM2b不重叠于第二源极S2、第二漏极D2、第一数据线DL1以及第二数据线DL2。更具体地说，在本实施例中，第二半导体层SM2的第四部分SM2b不重叠于导电图案层M2。在本实施例中，第二半导体层SM2的第四部分SM2b不与任何导电结构直接接触。
在本实施例中，第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2属于相同的导电图案层M2。换句话说，第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2是通过一次图案化工艺(例如包括光刻及蚀刻工艺)所形成。在本实施例中，第一数据线DL1与第一源极S1连成一体，且第一数据线DL1与第二源极S2连成一体。
在一些实施例中，第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2为单层或多层结构。举例来说，第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的堆叠层或其他导电材料。
第一像素电极PE1以及第二像素电极PE2设置于基板100上方，且分别位于第一子像素区SP1以及第二子像素区SP2中。第一像素电极PE1以及第二像素电极PE2彼此分离。在图2A中，为了方便识别第一像素电极PE1以及第二像素电极PE2，以虚线的方式示出第一像素电极PE1以及第二像素电极PE2。
在本实施例中，第一像素电极PE1以及第二像素电极PE2设置于第一绝缘层110上方，且分别电性连接第一漏极D1以及第二漏极D2。在本实施例中，第一像素电极PE1以及第二像素电极PE2直接形成于第一绝缘层110上，且直接分别接触第一漏极D1以及第二漏极D2，但本发明不以此为限。在其他实施例中，第一像素电极PE1与第一漏极D1之间以及第二像素电极PE2与第二漏极D2之间设置有其他绝缘层，且第一像素电极PE1以及第二像素电极PE2通过前述其他绝缘层中的导电孔而分别电性连接第一漏极D1以及第二漏极D2。
第一像素电极PE1以及第二像素电极PE2属于相同的像素电极图案层PEL。换句话说，第一像素电极PE1以及第二像素电极PE2是通过一次图案化工艺(例如光刻及蚀刻工艺)所形成。第一像素电极PE1以及第二像素电极PE2的材料可包括透明导电材料，其例如是(但不限于)：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟镓锌氧化物或是上述至少二者的堆叠层。
在本实施例中，第一主动元件T1包括第一源极S1、第一漏极D1、第一栅极G1以及第一半导体层SM1的第一部分SM1a，且第一主动元件T1电性连接第一数据线DL1、第一扫描线SL1以及第一像素电极PE1。
在本实施例中，第二主动元件T2包括第二源极S2、第二漏极D2、第二栅极G2以及第二半导体层SM2的第三部分SM2a，且第二主动元件T2电性连接第一数据线DL1、第二扫描线SL2以及第二像素电极PE2。
在本实施例中，每条数据线的其中一侧分别连接对应的多个主动元件的源极，而每条数据线的其中另一侧则未连接主动元件。举例来说，第一数据线DL1的一侧连接第一主动元件T1的第一源极S1以及第二主动元件T2的第二源极S2，且第一数据线DL1的另一侧未连接主动元件。换句话说，在本实施例中，在第一方向E1上排列的子像素区(包含第一子像素区SP1与第二子像素区SP2)中的主动元件皆电性连接至同一条数据线。
第二绝缘层120(图2A省略示出)设置于第一数据线DL1、第二数据线SL2、第一半导体层SM1、第二半导体层SM2、第一源极S1、第一漏极D1、第二源极S2、第二漏极D2、第一像素电极PE1以及第二像素电极PE2之上。在本实施例中，第一数据线DL1、第二数据线SL2、第一半导体层SM1、第二半导体层SM2、第一源极S1、第一漏极D1、第二源极S2、第二漏极D2、第一像素电极PE1以及第二像素电极PE2皆位于第一绝缘层110与第二绝缘层120之间。
第一共用电极CE1与第二共用电极CE2设置于第二绝缘层120上，且分别重叠于第一像素电极PE1与第二像素电极PE2。第一共用电极CE1与第二共用电极CE2分离于第一像素电极PE1与第二像素电极PE2。在本实施例中，第一共用电极CE1与第二共用电极CE2通过连接电极CN而互相连接，其中连接电极CN重叠于第一半导体层SM1的第一部分SM1a与第一半导体层SM1的第二部分SM1b之间的间隙，换句话说，第一部分SM1a与第二部分SM1b不重叠于连接电极CN。在本实施例中，由于第一共用电极CE1、第二共用电极CE2与连接电极CN在垂直基板100的第三方向E3上避开第一半导体层SM1以及第二半导体层SM2，借此减少第一共用电极CE1、第二共用电极CE2与连接电极CN对第一主动元件T1以及第二主动元件T2所造成的负面影响。
在本实施例中，第一共用电极CE1通过贯穿第一绝缘层110与第二绝缘层120的导通孔V1而电性连接至对应的共用信号线CL，且第二共用电极CE2通过贯穿第一绝缘层110与第二绝缘层120的导通孔V2而电性连接至对应的共用信号线CL。
在本实施例中，第一共用电极CE1与第二共用电极CE2位于第一像素电极PE1与第二像素电极PE2的上方，其中第一共用电极CE1与第二共用电极CE2较第一像素电极PE1与第二像素电极PE2更靠近液晶层(未绘出)，且第一共用电极CE1与第二共用电极CE2各自具有多个狭缝，但本发明不以此为限。在其他实施例中，第一共用电极CE1与第二共用电极CE2位于第一像素电极PE1与第二像素电极PE2的下方，其中第一像素电极PE1与第二像素电极PE2较第一共用电极CE1与第二共用电极CE2更靠近液晶层(未绘出)，且第一像素电极PE1与第二像素电极PE2各自具有多个狭缝。
第一共用电极CE1、第二共用电极CE2以及连接电极CN属于相同的共用电极图案层CEL。换句话说，第一共用电极CE1、第二共用电极CE2以及连接电极CN是通过一次图案化工艺(例如光刻及蚀刻工艺)所形成。第一共用电极CE1、第二共用电极CE2以及连接电极CN的材料可包括透明导电材料，其例如是(但不限于)：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟镓锌氧化物或是上述至少二者的堆叠层。
基于上述，第一半导体层SM1包括互相分隔开的第一部分SM1a与第二部分SM1b，第二半导体层SM2包括互相分隔开的第三部分SM2a与第四部分SM2b。因此，若因为要更改像素阵列基板10的驱动方式而要修改第一主动元件T1及/或第二主动元件T2的排列方式，使第一主动元件T1及/或第二主动元件T2电性连接至第二数据线DL2，只需要修改导电图案层M2使第一源极S1及/或第二源极S2连接至第二数据线DL2，并使第一源极S1与第一漏极D1重叠于第二部分SM1b及/或使第二源极S2与第二漏极D2重叠于第四部分SM2b。换句话说，不需要修改导电图案层M1、第一绝缘层110、半导体图案层SM、第二绝缘层120、像素电极图案层PEL以及共用电极图案层CEL，就可以获得能够以不同方式驱动的像素阵列基板。因此，重新设计掩模所需要的成本可以被减少。此外，由于只需要修改导电图案层M2中第一源极S1与第一漏极D1的位置及/或第二源极S2与第二漏极D2的位置，子像素的电容(例如液晶电容、寄生电容以及存储电容)与电阻值(例如栅极电阻值、数据线电阻值)在修改导电图案层M2前后的差异不大(例如升幅或降幅小于5％)，因此，修改导电图案层M2前后对像素的电性与充电能力的影响程度小。
在本实施例中，像素阵列基板10可以采用点反转或二线点反转的方式来驱动，且像素阵列基板10能改善串音而导致的显示画面不均匀的问题。然而，若要将像素阵列基板10修改成能搭配耗电量较低的栏反转的方式来驱动，则需修改导电图案层M2使第二源极S2改为连接至第二数据线DL2，移除重叠于SM2a上的第二源极S2与第二漏极D2并使第二源极S2与第二漏极D2重叠于第四部分SM2b。
图3是依照本发明的一实施例的一种像素阵列基板的电路示意图。在此必须说明的是，图3的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图3的像素阵列基板20与图1的像素阵列基板10的主要差异在于：在图3的像素阵列基板20中，每条数据线DL的两侧连接对应的多个主动元件T的源极。在本实施例中，在第一方向E1上排列的子像素区SP中的多个主动元件T交替地连接至相邻两条数据线DL。
图4A是依照本发明的一实施例的一种像素阵列基板的局部俯视图。图4B是沿着图4A线c-c’剖面示意图。在此必须说明的是，图4A与图4B的实施例沿用图3的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图4A与图4B的像素阵列基板20与图2A至图2C的像素阵列基板10的差异在于：像素阵列基板20的导电图案层M2’不同于像素阵列基板10的导电图案层M2。具体地说，修改像素阵列基板10的导电图案层M2，以获得具有导电图案层M2’的像素阵列基板20，使像素阵列基板20能以耗电量较低的栏反转的方式来驱动。
请参考图4A与图4B，导电图案层M2’包括第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2’以及第二漏极D2’。
第一源极S1以及第一漏极D1位于第一子像素区SP1中。第一数据线DL1通过第一源极S1而电性连接第一半导体层SM1的第一部分SM1a，且第一漏极D1电性连接第一半导体层SM1的第一部分SM1a。在本实施例中，第一源极S1与第一漏极D1重叠于第一半导体层SM1的第一部分SM1a，且第一源极S1与第一漏极D1不重叠于第一半导体层SM1的第二部分SM1b。在本实施例中，第一半导体层SM1的第二部分SM1b为浮置，且第一半导体层SM1的第二部分SM1b不重叠于第一源极S1、第一漏极D1、第一数据线DL1以及第二数据线DL2。
第二源极S2’以及第二漏极D2’位于第二子像素区SP2中。第二数据线DL2通过第二源极S2’而电性连接第二半导体层SM2，且第二漏极D2’电性连接第二半导体层SM2。在本实施例中，第二数据线DL2通过第二源极S2’而电性连接第二半导体层SM2的第四部分SM2b，且第二漏极D2’电性连接第二半导体层SM2的第四部分SM2b。在本实施例中，第二源极S2’与第二漏极D2’重叠于第二半导体层SM2的第四部分SM2b，且第二源极S2’与第二漏极D2’不重叠于第二半导体层SM2的第三部分SM2a。在本实施例中，第二半导体层SM2的第三部分SM2a为浮置，且第二半导体层SM2的第三部分SM2a不重叠于第二源极S2’、第二漏极D2’、第一数据线DL1以及第二数据线DL2。具体地说，第二半导体层SM2的第三部分SM2a不重叠于导电图案层M2’。在本实施例中，第二半导体层SM2的第三部分SM2a不与任何导电结构直接接触。
在本实施例中，第一像素电极PE1以及第二像素电极PE2设置于第一绝缘层110上方，且分别电性连接第一漏极D1以及第二漏极D2’。
在本实施例中，第一主动元件T1包括第一源极S1、第一漏极D1、第一栅极G1以及第一半导体层SM1的第一部分SM1a，且第一主动元件T1电性连接第一数据线DL1、第一扫描线SL1以及第一像素电极PE1。
在本实施例中，第二主动元件T2’包括第二源极S2’、第二漏极D2’、第二栅极G2以及第二半导体层SM2的第四部分SM2b，且第二主动元件T2’电性连接第二数据线DL2、第二扫描线SL2以及第二像素电极PE2。
在本实施例中，每条数据线的两侧连接对应的多个主动元件的源极。举例来说，第一数据线DL1的一侧连接第一主动元件T1的第一源极S1，第一数据线DL1的另一侧连接其他主动元件的源极(未绘出)，且第二数据线DL2的一侧连接第二主动元件T2’的第二源极S2’，第二数据线DL2的另一侧连接其他主动元件的源极(未绘出)。换句话说，在本实施例中，在第一方向E1上排列的子像素区(包含第一子像素区SP1与第二子像素区SP2)中的多个主动元件交替地连接至相邻两条数据线。
基于上述，第一半导体层SM1包括互相分隔开的第一部分SM1a与第二部分SM1b，第二半导体层SM2包括互相分隔开的第三部分SM2a与第四部分SM2b。因此，若因为要更改像素阵列基板20的驱动方式而要修改第二主动元件T2’的排列方式，使第二主动元件T2’电性连接至第一数据线DL1，只需要修改导电图案层M2’使第二源极S2’连接至第一数据线DL1，并使第二源极S2’与第二漏极D2’重叠于第三部分SM2a，如图2A至图2C的实施例。换句话说，不需要修改导电图案层M1、第一绝缘层110、半导体图案层SM、第二绝缘层120、像素电极图案层PEL以及共用电极图案层CEL，就可以获得能够以不同方式驱动的像素阵列基板。因此，重新设计掩模所需要的成本可以被减少。此外，由于只需要修改导电图案层M2’中第二源极S2’与第二漏极D2’的位置，子像素的电容(例如液晶电容、寄生电容以及存储电容)与电阻值(例如栅极电阻值、数据线电阻值)在修改导电图案层M2’前后的差异不大(例如升幅或降幅小于5％)，因此，修改导电图案层M2’前后对像素的电性与充电能力的影响程度小。
图5A是依照本发明的一实施例的一种像素阵列基板的局部俯视图。图5B是沿着图5A线a-a’以及线b-b’的剖面示意图。图5C是沿着图5A线c-c’以及线d-d’的剖面示意图。在此必须说明的是，图5A至图5C的实施例沿用图2A至图2C的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图5A至图5C的像素阵列基板30与图2A至图2C的像素阵列基板20的差异在于：在像素阵列基板30中，共用电极图案层CEL’(包含第一共用电极CE1’与第二共用电极CE2’)位于像素电极图案层PEL’(包含第一像素电极PE1’与第二像素电极PE2’)的下方。在图5A中，为了方便识别第一共用电极CE1’与第二共用电极CE2’，以虚线的方式示出第一共用电极CE1’与第二共用电极CE2’。
请参考图5A至图5C，第一共用电极CE1’与第二共用电极CE2’设置于第二绝缘层120上，且分别重叠于第一像素电极PE1’与第二像素电极PE2’。第一共用电极CE1’与第二共用电极CE2’分离于第一像素电极PE1’与第二像素电极PE2’。在本实施例中，第一共用电极CE1’与第二共用电极CE2’通过连接电极CN’而互相连接，其中连接电极CN’重叠于第一数据线DL1以及第二数据线DL2。第一部分SM1a与第二部分SM1b不重叠于连接电极CN’。在本实施例中，由于第一共用电极CE1’、第二共用电极CE2’与连接电极CN’在垂直基板100的第三方向E3上避开第一半导体层SM1以及第二半导体层SM2，借此减少第一共用电极CE1’、第二共用电极CE2’与连接电极CN’对第一主动元件T1以及第二主动元件T2所造成的负面影响。
在本实施例中，第一共用电极CE1’通过贯穿第一绝缘层110与第二绝缘层120的导通孔V1而电性连接至对应的共用信号线CL，且第二共用电极CE2’通过贯穿第一绝缘层110与第二绝缘层120的导通孔V2而电性连接至对应的共用信号线CL。
第三绝缘层130设置于第一共用电极CE1’、第二共用电极CE2’与连接电极CN’上方。第一像素电极PE1’与第二像素电极PE2’设置于第三绝缘层130上方。第一像素电极PE1’通过贯穿第二绝缘层120以及第三绝缘层130的导通孔V3而电性连接至第一漏极D1，且第二像素电极PE2’通过贯穿第二绝缘层120以及第三绝缘层130的导通孔V4而电性连接至第二漏极D2。
在本实施例中，第一共用电极CE1’与第二共用电极CE2’位于第一像素电极PE1’与第二像素电极PE2’的下方，其中第一像素电极PE1’与第二像素电极PE2’较第一共用电极CE1’与第二共用电极CE2’更靠近液晶层(未绘出)，且第一像素电极PE1’与第二像素电极PE2’各自具有多个狭缝。
基于上述，第一半导体层SM1包括互相分隔开的第一部分SM1a与第二部分SM1b，第二半导体层SM2包括互相分隔开的第三部分SM2a与第四部分SM2b。因此，若因为要更改像素阵列基板30的驱动方式而要修改第一主动元件T1及/或第二主动元件T2的排列方式，使第一主动元件T1及/或第二主动元件T2电性连接至第二数据线DL2，只需要修改导电图案层M2。因此，重新设计掩模所需要的成本可以被减少。
图6A是依照本发明的一实施例的一种像素阵列基板的局部俯视图。图6B是沿着图6A线c-c’剖面示意图。在此必须说明的是，图6A与图6B的实施例沿用图5A至图5C的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图6A与图6B的像素阵列基板40与图5A至图5C的像素阵列基板30的差异在于：像素阵列基板40的导电图案层M2’不同于像素阵列基板30的导电图案层M2。具体地说，修改像素阵列基板30的导电图案层M2，以获得具有导电图案层M2’的像素阵列基板40，使像素阵列基板40能以耗电量较低的栏反转的方式来驱动。
请参考图6A与图6B，导电图案层M2’包括第一数据线DL1、第二数据线DL2、第一源极S1、第一漏极D1、第二源极S2’以及第二漏极D2’。
第一源极S1以及第一漏极D1位于第一子像素区SP1中。第一数据线DL1通过第一源极S1而电性连接第一半导体层SM1的第一部分SM1a，且第一漏极D1电性连接第一半导体层SM1的第一部分SM1a。在本实施例中，第一源极S1与第一漏极D1重叠于第一半导体层SM1的第一部分SM1a，且第一源极S1与第一漏极D1不重叠于第一半导体层SM1的第二部分SM1b。在本实施例中，第一半导体层SM1的第二部分SM1b为浮置，且第一半导体层SM1的第二部分SM1b不重叠于第一源极S1、第一漏极D1、第一数据线DL1以及第二数据线DL2。换句话说，第二部分SM1b不重叠于导电图案层M2’。
第二源极S2’以及第二漏极D2’位于第二子像素区SP2中。第二数据线DL2通过第二源极S2’而电性连接第二半导体层SM2，且第二漏极D2’电性连接第二半导体层SM2。在本实施例中，第二数据线DL2通过第二源极S2’而电性连接第二半导体层SM2的第四部分SM2b，且第二漏极D2’电性连接第二半导体层SM2的第四部分SM2b。在本实施例中，第二源极S2’与第二漏极D2’重叠于第二半导体层SM2的第四部分SM2b，且第二源极S2’与第二漏极D2’不重叠于第二半导体层SM2的第三部分SM2a。在本实施例中，第二半导体层SM2的第三部分SM2a为浮置，且第二半导体层SM2的第三部分SM2a不重叠于第二源极S2’、第二漏极D2’、第一数据线DL1以及第二数据线DL2。换句话说，第三部分SM2a不重叠于导电图案层M2’。
在本实施例中，第一像素电极PE1’以及第二像素电极PE2’设置于第三绝缘层130上方，且分别电性连接第一漏极D1以及第二漏极D2’。
在本实施例中，第一主动元件T1包括第一源极S1、第一漏极D1、第一栅极G1以及第一半导体层SM1的第一部分SM1a，且第一主动元件T1电性连接第一数据线DL1、第一扫描线SL1以及第一像素电极PE1’。
在本实施例中，第二主动元件T2’包括第二源极S2’、第二漏极D2’、第二栅极G2以及第二半导体层SM2的第四部分SM2b，且第二主动元件T2’电性连接第二数据线DL2、第二扫描线SL2以及第二像素电极PE2’。
在本实施例中，每条数据线的两侧连接对应的多个主动元件的源极。举例来说，第一数据线DL1的一侧连接第一主动元件T1的第一源极S1，第一数据线DL1的另一侧连接其他主动元件的源极(未绘出)，且第二数据线DL2的一侧连接第二主动元件T2’的第二源极S2’，第二数据线DL2的另一侧连接其他主动元件的源极(未绘出)。换句话说，在本实施例中，在第一方向E1上排列的子像素区(包含第一子像素区SP1与第二子像素区SP2)中的多个主动元件交替地连接至相邻两条数据线。
基于上述，第一半导体层SM1包括互相分隔开的第一部分SM1a与第二部分SM1b，第二半导体层SM2包括互相分隔开的第三部分SM2a与第四部分SM2b。因此，若因为要更改像素阵列基板40的驱动方式而要修改第二主动元件T2’的排列方式，使第二主动元件T2’电性连接至第一数据线DL1，只需要修改导电图案层M2’使第二源极S2’连接至第一数据线DL1，并使第二源极S2’与第二漏极D2’重叠于第三部分SM2a，如图5A至图5C的实施例。因此，重新设计掩模所需要的成本可以被减少。

Claims (15)

1.一种像素阵列基板，包括：
一基板，其中该基板上方包括两相邻的一第一子像素区以及一第二子像素区；
一第一扫描线、一第二扫描线、一第一数据线以及一第二数据线，设置于该基板上方，该第一扫描线连接一第一栅极，该第二扫描线连接一第二栅极，其中该第一扫描线位于该第一子像素区与该第二子像素区之间；
一第一半导体层以及一第二半导体层，其中该第一半导体层包括互相分隔开的一第一部分与一第二部分，其中该第一半导体层的该第一部分与该第二部分皆重叠于该第一栅极，且该第二半导体层重叠于该第二栅极；
一第一源极以及一第一漏极，位于该第一子像素区中，且该第一数据线通过该第一源极而电性连接该第一半导体层的该第一部分，且该第一源极与该第一漏极重叠于该第一半导体层的该第一部分；
一第二源极以及一第二漏极，位于该第二子像素区中，且该第一数据线或该第二数据线通过该第二源极而电性连接该第二半导体层，且该第二漏极电性连接该第二半导体层；
一第一像素电极以及一第二像素电极，设置于该基板上方，且该第一像素电极位于该第一子像素区中，该第二像素电极位于该第二子像素区中，其中该第一像素电极与该第二像素电极分别电性连接该第一漏极以及该第二漏极；以及
一第一共用电极与一第二共用电极，该第一共用电极重叠于该第一像素电极，该第二共用电极重叠于该第二像素电极，
其中该第一半导体层的该第二部分为浮置，且该第一半导体层的该第二部分不重叠于该第一源极、该第一漏极、该第一数据线以及该第二数据线。
2.如权利要求1所述的像素阵列基板，其中该第一扫描线与该第一栅极连成一体，且该第二扫描线与该第二栅极连成一体。
3.如权利要求1所述的像素阵列基板，其中该第一共用电极与该第二共用电极通过一连接电极而互相连接，其中该连接电极重叠于该第一半导体层的该第一部分与该第一半导体层的该第二部分之间的间隙。
4.如权利要求3所述的像素阵列基板，其中该第一半导体层的该第二部分不重叠于该连接电极。
5.如权利要求1所述的像素阵列基板，其中该第二半导体层包括互相分隔开的一第三部分与一第四部分，且该第二半导体层的该第三部分与该第四部分皆重叠于该第二栅极。
6.如权利要求5所述的像素阵列基板，其中该第一半导体层的该第一部分与该第二半导体层的该第三部分之间的一第一虚拟连线不交错于该第一半导体层的该第二部分与该第二半导体层的该第四部分之间的一第二虚拟连线。
7.如权利要求5所述的像素阵列基板，其中该第一数据线通过该第二源极而电性连接至该第二半导体层的该第三部分，且该第二半导体层的该第四部分为浮置。
8.如权利要求5所述的像素阵列基板，其中该第一半导体层的该第一部分与该第二半导体层的该第四部分之间的一第一虚拟连线交错于该第一半导体层的该第二部分与该第二半导体层的该第三部分之间的一第二虚拟连线。
9.如权利要求8所述的像素阵列基板，其中该第二数据线通过该第二源极而电性连接至该第二半导体层的该第四部分，且该第二半导体层的该第三部分为浮置。
10.如权利要求1所述的像素阵列基板，其中该第一半导体层的该第一部分与该第二部分位于该第一栅极的上方。
11.如权利要求1所述的像素阵列基板，其中该第一半导体层的该第一部分与该第二部分位于该第一栅极的下方。
12.如权利要求1所述的像素阵列基板，其中该第一共用电极与该第二共用电极位于该第一像素电极与该第二像素电极的上方。
13.如权利要求1所述的像素阵列基板，其中该第一共用电极与该第二共用电极位于该第一像素电极与该第二像素电极的下方。
14.如权利要求1所述的像素阵列基板，其中该第一栅极包括一第一宽部、一第二宽部以及位于该第一宽部与该第二宽部之间的一窄部，其中该第一宽部与该第二宽部的宽度大于该窄部的宽度，且其中该第一半导体层的该第一部分与该第二部分分别重叠于该第一宽部与该第二宽部。
15.如权利要求1所述的像素阵列基板，其中该第一半导体层的该第一部分不与任何导电结构直接接触。
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