CN105572992A - 像素结构、阵列基板及像素结构制作方法 - Google Patents

Abstract

本发明提供一种像素结构、包括该像素结构的阵列基板以及像素结构的制作方法。一种像素结构，包括：多条平行排列且相互绝缘的扫描线；多条平行排列且相互绝缘的数据线，该多条数据线与该扫描线交叉以限定多个像素。每个像素包括像素电极与薄膜晶体管。该薄膜晶体管包括双栅极、源极以及漏极，该双栅极包括第一栅极与第二栅极。该第一栅极至少部分与该数据线重叠并且与该扫描线电性导通，部分扫描线作为该第二栅极，该源极电性连接该数据线，该漏极电性连接该像素电极。

Description

像素结构、阵列基板及像素结构制作方法

技术领域

本发明涉及一种应用于图像显示的像素结构以及具有该像素结构的阵列基板。

背景技术

液晶显示装置由于其具有重量轻、耗电少、辐射低和携带方便等优点而被广泛应用在现代化信息设备，如显示器、电视、移动电话和数字产品等。

就薄膜晶体管液晶显示器（TFT-LCD）而言，长期以来多以传统非晶硅做为TFT的主要材料，如今已另有一选择，即使用多晶硅取代非晶硅并且有可能成为主流。这主要着眼于不管是电子或空穴的移动速率(mobility)，多晶硅都要比非晶硅提供更佳的移动速率。除此之外，多晶硅TFT还有一个优点是形成LCD面板的驱动电路(包含NMOS晶体管或PMOS晶体管甚至于互补式金氧半晶体管CMOS)可以和像素面板的制造同时进行。由于上述因素，使用多晶硅型TFT的液晶显示器可以提供更佳的切换速率，更具吸引力。

多晶硅型TFT适用于多种液晶显示器，例如面内切换型（In-planeSwitching，IPS）液晶显示器，或者多域垂直配向型（Multi-domainVerticalAlignment，MVA）液晶显示器等。其中，在常见的MVA型液晶显示器中，像素结构包括一TFT和与之电连接的像素电极。该像素电极区具有多个配向区域，每个配向区域分别具有一组彼此配向方向相同的配向狭缝，以有效控制液晶分子的排列。不同配向区域的狭缝的配向方向不同，可使各配向区对应的液晶分子呈现不同的倾倒方向，进而达到增加液晶显示器的广视角范围的目的。

对于采用多晶硅型TFT的MVA液晶显示器而言，多晶硅型TFT的双栅极会占据较多的空间，降低液晶显示器的开口率。并且，多晶硅层的配置可能会影响狭缝间的电力线，使多晶硅层附近的液晶配向紊乱而导致画面产生暗纹。

发明内容

鉴于以上内容，有必要提供一种多晶硅型液晶显示器的像素结构，能够提高开口率和避免画面产生暗纹。

进一步，提供一种包括前述像素结构的阵列基板。

进一步，提供一种制作前述像素结构的方法。

一种像素结构，包括：

多条平行排列且相互绝缘的扫描线；

多条平行排列且相互绝缘的数据线，该多条数据线与该扫描线交叉以限定多个像素，每个像素包括：

一像素电极，该像素电极位于相邻的两条扫描线与相邻的两条数据线构成的区域内；及

一薄膜晶体管，该薄膜晶体管包括双栅极、源极以及漏极，该双栅极包括第一栅极与第二栅极，该第一栅极至少部分与该数据线重叠并且与该扫描线电性导通，部分扫描线作为该第二栅极，该源极电性连接该数据线，该漏极电性连接该像素电极。

进一步，提供一种包括上述像素结构的阵列基板。

一种如前述像素结构的制作方法，该制作方法包括：

在一第一基板上形成该双栅极、扫描线及覆盖该双栅极的栅极绝缘层；

在该栅极绝缘层上形成一多晶硅层；

掺杂该多晶硅层并形成导电杂质掺杂半导体层；

图案化导电杂质掺杂半导体层，以该双栅极为掩膜，自第一基底远离该双栅极的一侧再次掺杂该导电杂质掺杂半导体层，其中，未被该双栅极遮蔽的导电杂质掺杂半导体层进一步掺杂为导体，被该双栅极遮蔽的导电杂质掺杂半导体层未被掺杂；

形成至少一绝缘材料层，图案化该绝缘材料层并形成多个开口从而形成一层间绝缘层，部分该半导体层自该开口曝露出，在对应该开口位置形成该源极、数据线以及漏极；

在该绝缘材料层形成该像素电极。

相较于现有技术，双栅极中形成栅极通道的两个栅极分别至少部分与扫描线以及数据线重叠，有效降低栅极占用像素电极的显示空间，有效提升了开口率。通过将部分多晶硅层对应设置于像素电极的第一狭缝组和第二狭缝组之间，可避免该多晶硅层引起像素电极的电力线不均从而引起画面产生过多暗纹。

附图说明

图1为本发明一较佳实施例中液晶显示装置的侧面结构示意图。

图2为图1所示液晶显示装置中像素结构的平面结构示意图。

图3为图2所示阵列基板沿II-II线之剖面结构示意图。

图4为制作图1所示像素结构的方法流程图。

主要元件符号说明

液晶显示装置	100
		阵列基板	10
液晶层	20
		彩膜基板	30
第一基底	101
		缓冲层	102
像素结构层	103
		第二基底	301
彩色滤光层	302
		控制元件层	303
扫描线	GL
		数据线	DL
公共电极线	CL
		薄膜晶体管	110
像素	111
		像素电极	112
第一方向	X
		第二方向	Y
第一狭缝组	12A
		第二狭缝组	12B
中心电极条	12C
		双栅极	14
第一栅极	141
		第二栅极	142
层间绝缘层	15
		第一接触孔	15A
第二接触孔	15B
		源极	16
漏极	17
		半导体层	18
导电杂质掺杂源极区	18A
		第一栅极通道	18B
第一导电杂质掺杂区	18C
		第二栅极通道	18D
第二导电杂质掺杂区	18E
		导电杂质掺杂漏极区	18F
平坦层	19
		第三接触孔	19A
步骤	S101~S106

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

下面结合附图具体说明本发明，本发明涉及显示装置，该显示装置采用薄膜晶体管阵列进行驱动。为便于后续说明，以液晶显示装置为例进行说明。

图1为本发明较佳实施方式的液晶显示装置的侧面结构示意图。本实施方式中，该液晶显示器以多域垂直配向型（Multi-domainVerticalAlignment，MVA）液晶显示器为例进行说明。

如图1所示，液晶显示装置100包括阵列基板10、液晶层20以及彩膜基板30，其中，液晶层20夹设于阵列基板10与彩膜基板30之间。

进一步，阵列基板10包括依次层叠设置的第一基底101、缓冲层102、像素结构层103。其中，像素结构层103包括呈阵列排布的像素结构11。彩膜基板30依次包括层叠设置的第二基底301、彩色滤光层302以及控制元件层303。阵列基板10与彩膜基板30相互配合控制液晶层20中液晶分子的旋转方向，从而达成液晶显示装置100进行图像显示的功能。

请参阅图2，其为阵列基板10中像素结构层103部分像素结构的平面结构示意图。

像素结构11包括：多条扫描线GL、多条数据线DL、多条公共电极线CL、薄膜晶体管110以及像素电极112。该多条扫描线GL彼此平行且相互绝缘，并沿第一方向X（水平方向）延伸。该多条公共电极线CL彼此平行，并与该扫描线GL大致平行，位于二相邻的扫描线GL之间。该多条数据线DL彼此平行且相互绝缘，并沿第二方向Y（竖直方向）延伸，并与该多条扫描线GL交叉以限定多像素111。每个像素111至少包括一薄膜晶体管110和一与之电连接的像素电极112。其中，该第一方向X与第二方向Y相互垂直。

该像素电极112包括多个狭缝，该狭缝包括第一狭缝组12A和第二狭缝组12B。该像素电极112的第一狭缝组12A和第二狭缝组12B之间为一中心电极条12C，该中心电极条12C与该数据线DL大致平行，并且该第一狭缝组12A和第二狭缝组12B以中心电极条12C为对称分布。

第一狭缝组12A和第二狭缝组12B还包括两个具有不同的配向角度的配向区。也就是说，该像素电极112共包括四个配向区域，但不限于此。不同配向区域的狭缝的配向方向不同，可使各配向区域对应的液晶分子呈现不同的倾倒方向，进而增加液晶显示器的广视角范围。

该薄膜晶体管110包括双栅极14、源极16、漏极17和半导体层18，构成一底栅型（BottomGate）薄膜晶体管。

该双栅极14包括第一栅极141和第二栅极142，其中，该第一栅极141在邻近数据线DL的区域垂直连接于扫描线GL，并且部分与该数据线DL重叠；部分扫描线GL作为该第二栅极142，从而使得第二栅极142完全平行于扫描线GL整体方向，当然，第一栅极141与该扫描线GL电性导通。

该源极16位于数据线DL上，并且电性连接该数据线DL。该漏极17电性连接该像素电极112，同时该漏极17与该公共电极线CL部分重叠，以和公共电极线CL之间形成一存储电容（未标示）。该半导体层18位于该源极16和该漏极17之间，整体呈一L型分布。本实施例中，半导体层18为低温多晶硅材料层。

图3是图2所示的像素结构11沿II-II线的剖面结构示意图。请同时参阅图2-3，自源极16开始至漏极17，分别对应源极16、双栅极14以及漏极17，该半导体层18包括依序排列的导电杂质掺杂源极区18A、第一栅极通道18B、第一导电杂质掺杂区18C、第二栅极通道18D、第二导电杂质掺杂区18E以及导电杂质掺杂漏极区18F。

其中，导电杂质掺杂源极区18A、第一栅极通道18B、第一导电杂质掺杂区18C、第二栅极通道18D沿第一方向X排列，第二导电杂质掺杂区18E以及导电杂质掺杂漏极区18F沿第二方向Y排列，从而构成该L型结构。第二导电杂质掺杂区18E对应于第一狭缝组12A和第二狭缝组12B之间的中心电极条12C。本实施例中，该导电杂质掺杂可以为n型掺杂或p型掺杂。

该导电杂质掺杂源极区18A位于该源极16下方，并通过一第一接触孔15A与该源极16电连接。类似地，该导电杂质掺杂漏极区18F位于该漏极17下方，通过一第二接触孔15B与该漏极17电连接，同时，漏极17还通过一第三接触孔19A与像素电极112电性连接，以向像素电极112传输显示信号。

对应于第一栅极141，该第一栅极通道18B平行数据线DL并部分与数据线DL重叠，对应第二栅极142，第二栅极通道18D与扫描线GL全部重叠，有效降低双栅极14与像素电极112的重叠区域，即降低第一栅极通道18B与第二栅极通道18D占用显示区域的空间，为像素111预留更大的显示空间，有效提高像素的开口率。

该第一导电杂质掺杂区18C位于第一栅极通道18B和第二栅极通道18D之间，以降低栅极通道之间的阻值。

第二栅极通道18D和第二导电杂质掺杂区18E对应于第一狭缝组12A和第二狭缝组12B之间，即第二栅极通道18D和第二导电杂质掺杂区18E对应像素电极的中心电极条12C。利用将由多晶硅构成的部分半导体层18对应设置于像素电极112的第一狭缝组12A和第二狭缝组12B之间，如此将不会引起第一狭缝组12A和第二狭缝组12B的电力线不均，避免液晶分子排列紊乱而造成显示画面产生过多暗纹。

该像素结构11位于第一基底101的缓冲层102表面，自下而上依次分别为双栅极14、栅极绝缘层13、半导体层18、层间绝缘层15、源极16、漏极17、平坦层19以及像素电极112。

该缓冲层102位于第一基底101的表面，该缓冲层102可以包括氮化硅层(B-SiNx)和氧化硅层(B-SiOx)两层结构。

双栅极14中的第一栅极141与第二栅极142分别设置于缓冲层102上。该栅极绝缘层13覆盖于该双栅极14上，该栅极绝缘层13可以包括氮化硅层和氧化硅层。该半导体层18则覆盖于该栅极绝缘层13上并且位于平坦层19与栅极绝缘层13之间。

通常，在制作该双栅极14之后，将会对多晶硅材料的半导体层18进行一掺杂制程，使未被双栅极14覆盖的区域形成导体，被双栅极14覆盖的区域形成半导体，以及半导体两侧形成轻掺杂区域（LDD）。该LDD可以减少电场强度，同时可增加元件的可靠度。因此，该第一导电杂质掺杂区18C和第二导电杂质掺杂区18E在靠近第一栅极通道18B和第二栅极通道18D的两侧，通常还包括LDD（图中未标示）。

另外，本实施例中，半导体层18中，第一栅极通道18B和第二栅极通道18D的材质与粒子浓度相同，导电杂质掺杂源极区18A、第一导电杂质掺杂区18C、第二导电杂质掺杂区18E以及导电杂质掺杂漏极区18F的材质与粒子浓度相同。

该层间绝缘层15位于半导体层18上，可以包括氮化硅层和氧化硅层两层。该层间绝缘层15具有第一接触孔15A和第二接触孔15B，分别露出多晶硅材料的导电杂质掺杂源极区18A和导电杂质掺杂漏极区18F，使后续形成的源极16和漏极17分别通过第一接触孔15A和第二接触孔15B与半导体层18连接并电性导通。

该平坦层19覆盖该源极16、漏极17和层间绝缘层15，并包括第三接触孔19A，以露出部分漏极17。该平坦层19可以是有机材料层。该像素电极112位于该平坦层19上方，并通过该第三接触孔19A与漏极17接触并电性导通。

相较于现有技术，双栅极14中形成栅极通道的第一栅极141部分与数据线DL重叠，而部分扫描线GL作为第二栅极142，则其基本与扫描线GL平行，有效降低双栅极14占用像素电极112的显示空间，有效提升了开口率。

进一步，通过将部分半导体层18对应设置于像素电极112的第一狭缝组12A和第二狭缝组12B之间，可避免低温多晶硅材料之半导体层18引起像素电极112的电力线不均从而引起画面产生过多暗纹。

请参阅图4，其为如图2-3所示像素结构制作方法的流程示意图。

步骤S101，提供一第一基底101，在该第一基底101上形成该双栅极14、扫描线GL及覆盖该双栅极14的栅极绝缘层13。

步骤S102，在该栅极绝缘13上形成一多晶硅材料层。

步骤S103，掺杂该多晶硅层并形成导电杂质掺杂半导体层。

步骤S104，图案化导电杂质掺杂半导体层，以该双栅极14为掩膜，自第一基底101远离该双栅极14的一侧再次掺杂该导电杂质掺杂半导体层，其中，未被该双栅极遮蔽的导电杂质掺杂半导体层进一步掺杂为导体，被该双栅极遮蔽的导电杂质掺杂半导体层未被掺杂，从而形成半导体层18。从而对应形成导电杂质掺杂源极区18A、一第一栅极通道18B、一第一导电杂质掺杂区18C、一第二栅极通道18D、一第二导电杂质掺杂区18E以及一导电杂质掺杂漏极区18F。

步骤S105，形成至少一绝缘材料层，图案化该绝缘材料层并形成多个开口从而层间绝缘层15。本实施中，该多个开口包括第一接触孔15A与第二接触孔15B部分，且半导体层18自该开口曝露出，在对应该开口位置形成该源极16、数据线DL以及漏极17。

步骤S106，在该层间绝缘层15形成该像素电极112。

可见，在低温多晶硅的底栅型（bottomGate）薄膜晶体管制作过程中，通过利用双栅极14作为掩膜自第一基底101背向掺杂多晶硅层形成半导体层18，有效降低了制作的过程和复杂程度，提高了制作效率。

当然，本发明并不局限于上述公开的实施例，本发明还可以是对上述实施例进行各种变更。本技术领域人员可以理解，只要在本发明的实质精神范围的内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围内。

Claims (14)

1.一种像素结构，包括：

多条平行排列且相互绝缘的扫描线；

多条平行排列且相互绝缘的数据线，该多条数据线与该扫描线交叉以限定多个像素，每个像素包括：

一像素电极，该像素电极位于相邻的两条扫描线与相邻的两条数据线构成的区域内；及

一薄膜晶体管，该薄膜晶体管包括双栅极、源极以及漏极，该双栅极包括第一栅极与第二栅极，其特征在于，该第一栅极至少部分与该数据线重叠并且与该扫描线电性导通，部分扫描线作为该第二栅极，该源极电性连接该数据线，该漏极电性连接该像素电极。

2.如权利要求1所述的像素结构，其特征在于，该第二栅极全部与该扫描线重叠。

3.如权利要求1所述的像素结构，其特征在于，该薄膜晶体管还包括一半导体层，该半导体层位于该双栅极与源极、漏极之间，并且在对应第一栅极的区域形成第一栅极通道，在对应第二栅极的区域形成第二栅极通道。

4.如权利要求3所述的像素结构，其特征在于，该半导体层包括依序排列的一导电杂质掺杂源极区、该第一栅极通道、一第一导电杂质掺杂区、该第二栅极通道、一第二导电杂质掺杂区以及一导电杂质掺杂漏极区。

5.如权利要求4所述的像素结构，其特征在于，该像素电极包括多个狭缝，该狭缝包括对称分布的第一狭缝组和第二狭缝组，该半导体层自该第二栅极通道至第二导电杂质掺杂区整体呈L型，且第三导电杂质掺杂区对应于第一狭缝组和第二狭缝组之间。

6.如权利要求5所述的像素结构，其特征在于，该半导体层为低温多晶硅材料制成。

7.如权利要求5该的像素结构，其特征在于，该像素结构还包括公共电极线，该公共电极线位于相邻之二该扫描线之间且平行于该扫描线，该漏极与该公共电极线部分重叠，该漏极重掺杂漏极区通过一第二接触孔与该漏极电连接，并通过一第三接触孔与该像素电极电连接。

8.如权利要求5所述的像素结构，其特征在于，该第三导电杂质掺杂区为连续的半导体层。

9.如权利要求1该的像素结构，其特征在于，该源极正对于该数据线，该导电杂质重掺杂源极区通过一第一接触孔与该源极电连接。

10.如权利要求5该的像素结构，其特征在于，该像素电极的第一狭缝组和第二狭缝组之间具有一中心电极条，该中心电极条与该数据线平行，并且该第一狭缝组和第二狭缝组以中心电极条为中心对称分布。

11.如权利要求5所述的像素结构，其中，该像素结构还包括一栅极绝缘层，该栅极绝缘层位于该半导体层和该双栅极之间。

12.如权利要求11该的像素结构，其特征在于，该像素结构还包括一层间绝缘层，该层间绝缘层位于该半导体层上表面，并包括多个接触孔暴露出部分半导体层。

13.一种阵列基板，包括依次设置的第一基板、缓冲层以及如权利要求3-12任意一项所述的像素结构，且该双栅极设置于该缓冲层表面。

14.一种如权利要求1-12任意一项所述的像素结构的制作方法，其特征在于，该制作方法包括：

在一第一基板上形成该双栅极、扫描线及覆盖该双栅极的栅极绝缘层；

在该栅极绝缘层上形成一多晶硅层；

掺杂该多晶硅层并形成导电杂质掺杂半导体层；

图案化导电杂质掺杂半导体层，以该双栅极为掩膜，自第一基底远离该双栅极的一侧再次掺杂该导电杂质掺杂半导体层，其中，未被该双栅极遮蔽的导电杂质掺杂半导体层进一步掺杂为导体，被该双栅极遮蔽的导电杂质掺杂半导体层未被掺杂；

形成至少一绝缘材料层，图案化该绝缘材料层并形成多个开口从而形成一层间绝缘层，部分该半导体层自该开口曝露出，在对应该开口位置形成该源极、数据线以及漏极；

在该层间绝缘层上形成该像素电极。