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CN103441127A - 半导体存储装置及其制造方法 - Google Patents

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CN103441127A CN2013103829750A CN201310382975A CN103441127A CN 103441127 A CN103441127 A CN 103441127A CN 2013103829750 A CN2013103829750 A CN 2013103829750A CN 201310382975 A CN201310382975 A CN 201310382975A CN 103441127 A CN103441127 A CN 103441127A
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Abstract

本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。

Description

半导体存储装置及其制造方法
本申请是申请号为200880010093.9、申请日为2008年4月3日、发明名称为“半导体存储装置及其制造方法”的分案申请。
技术领域
本发明涉及一种能够电气地进行数据的改写的三维地层叠了存储器单元的半导体存储装置。
背景技术
由于要求半导体存储装置的设计规则的缩小，细微加工逐渐变得困难，为了提高存储器的集成度，提出了很多三维地配置存储器元件的半导体存储装置（专利文献1～3和非专利文献1）。
专利文献1：特开2003－078044号公报
专利文献2：美国专利第5,599,724号
专利文献3：美国专利第5,707,885号
非专利文献1：Masuoka et al.,“Novel Ultrahigh-Density FlashMemory With a Stacked-Surrounding Gate Transistor（S-SGT）Structured Cell”，IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.50，NO4，pp945～951，April2003
发明内容
本发明提供一种能够密集地配置向字线的引出配线的三维地层叠了存储器单元的半导体存储装置。
根据本发明的一个实施例，提供一种半导体存储装置，其特征在于包括：能够电气地进行改写的串联连接了多个存储器单元的多个存储串（memory strings）；经由选择晶体管被连接到上述存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在上述柱状半导体的周围的第一绝缘膜；形成在上述第一绝缘膜的周围的电荷积蓄层；形成在上述电荷积蓄层的周围的第二绝缘膜；形成在上述第二绝缘膜的周围的多个电极，上述存储串的上述多个电极与其他的上述存储串的上述多个电极被共用，分别是2维扩展的导体层，上述导体层的端部分别在与上述位线平行的方向上形成为阶梯状。
根据本发明的一个实施例，提供一种半导体存储装置，其特征在于包括：衬底；能够电气地进行改写的串联连接了多个存储器单元的多个存储串（memory strings）；经由选择晶体管被连接到上述存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在上述柱状半导体的周围的第一绝缘膜；形成在上述第一绝缘膜的周围的电荷积蓄层；形成在上述电荷积蓄层的周围的第二绝缘膜；形成在上述第二绝缘膜的周围的多个电极，上述存储串的上述多个电极与其他的上述存储串的上述多个电极被共用，分别是在上述衬底上2维扩展的导体层，在将上述衬底侧的上述导体层作为第一导体层时，上述导体层的端部的上述位线方向的宽度分别满足以下的公式：第（k－1）导体层的端部的宽度>第k导体层的端部的宽度（k为2以上的自然数）。
根据本发明的一个实施例，提供一种半导体存储装置的制造方法，其特征在于：在半导体衬底上形成导电性杂质的扩散区域，在上述半导体衬底上交替地形成多个绝缘膜和导体，在最上的导体膜上的存储器区域中形成第一保护膜，在端部区域中形成第二保护膜，在上述存储器区域的上述绝缘膜和上述导体上形成多个孔（hole），在上述孔的表面形成第二绝缘膜，对位于上述孔的底部的上述第二绝缘膜进行蚀刻，在上述孔中形成柱状半导体，在上述第二保护膜上形成光敏抗蚀膜，除去上述端部区域的上述导体，减薄（slimming）上述光敏抗蚀膜，在上述减薄后，进一步除去上述端部区域的上述导体，阶梯状地形成上述导体的端部。
根据本发明的一个实施例，半导体存储装置的字线引出部分具有阶梯构造，通过在该阶梯部分配置接触部分，能够降低字线的引出配线部分的面积，能够降低芯片面积。
附图说明
图1是本发明的一个实施例的半导体存储装置1的概要结构图。
图2是表示本发明的一个实施例的半导体存储装置1的一个存储串10的概要构造的图。
图3是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图4是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图5是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图6是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图7是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图8是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图9是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图10是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图11是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图12是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图13是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图14是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图15是表示本发明的一个实施例的半导体存储装置1的制造过程的图。
图16是本发明的一个实施例的半导体存储装置1的概要结构图。
图17是本发明的一个实施例的半导体存储装置1的概要结构图。
符号说明
1：半导体存储装置；2：存储器晶体管区域；3：字线驱动电路；4：源极侧选择栅极线（SGS）驱动电路；5：漏极侧选择栅极线（SGD）驱动电路；7：字线；7a：第一字线引出线；7b：第二字线引出线；7c：第三字线引出线；8：位线；10：存储串；11：柱状的半导体层
具体实施方式
以下，说明本发明的实施例的半导体存储装置及其制造方法。本发明并不只限于以下的实施例。另外，在各实施例中，有以下这样的情况：对同样的结构附加相同的符号，并且不另外进行说明。
（实施例1）图1表示本实施例1相关的本发明的半导体存储装置1的概要结构图。在本实施例中，以本发明的半导体存储装置1中的NAND型非易失性半导体存储装置为例子进行说明。实施例1相关的本发明的半导体存储装置1具有存储器晶体管区域2、字线驱动电路3、源极侧选择栅极线（SGS）驱动电路4、漏极侧选择栅极线（SGD）驱动电路5、字线（WL）7、字线引出线（在本实施例中，第一字线引出线7a、第二字线引出线7b和第三字线引出线7c）、位线（BL）8、源极侧选择栅极线（SGS）30、漏极侧选择栅极线（SGD）31等。如图1所示，在本实施例相关的本发明的半导体存储装置1中，通过层叠多层半导体层来统一地形成构成存储器晶体管区域2的存储器晶体管。另外，如图1所示那样，字线（WL）7在各层中2维地扩展，在每层中由同一导体层形成。存储器晶体管区域2具有被形成为矩阵状的多个存储串10。使用通过光刻过程同时形成的通路孔，位线（BL）8与读出放大器6（未图示）连接，漏极侧选择栅极线（SGD）31与漏极侧选择栅极线SGD驱动电路5连接。
在本实施例相关的本发明的半导体存储装置1中，阶梯状地形成存储器晶体管区域2的各字线7的端部。换一种说法，位于更上部的字线7的端部的与位线大致平行方向（与第二字线引出线方向大致垂直的方向）的宽度比位于更下部的字线7的端部的位线方向的宽度小。
即，在本实施例中，由于字线7的个数是4个（4层、4张），所以如果从位于最下部的字线7开始设为WL1～WL4，则以下这样的关系成立：与WL1的端部的位线大致平行方向的宽度>与WL2的端部的位线大致平行方向的宽度>与WL3的端部的位线大致平行方向的宽度>与WL4的端部的位线大致平行方向的宽度……（1）。
另外，对于字线是n个的情况，以下这样的关系成立：与第（k－1）字线的端部的位线大致平行方向的端部的宽度>与第k字线的端部的位线大致平行方向的端部的宽度（k是2以上n以下的自然数）……（2）。
另外，第一字线引出线分别与该形成为阶梯状的各字线的端部连接。这样，通过阶梯状地形成各字线7的端部，能够密集地配置字线7的引出配线。另外，在实施例中，说明了字线是4个的例子，但本发明的半导体存储装置1并不只限于此，可以与希望的存储容量和芯片面积等对应地适当地变更字线的个数。
本实施例相关的本发明的半导体存储装置1的存储器晶体管区域2具有形成为矩阵状的m×n个（m、n分别是自然数）存储串10。在本实施例中，说明存储器晶体管区域2具有8×8个存储串10的情况。图2（A）表示本实施例相关的本发明的半导体存储装置1的一个存储串10（在此，第mn个存储串）的概要构造，另外，图2（B）表示其等价电路图。存储串10具有4个存储器晶体管MTr1mn～MTr4mn以及2个选择晶体管SSTrmn和SDTrmn，并且分别串联连接。在一个存储串10中，在形成在半导体衬底上的P型区域（P－Well区域）14中的N＋区域15中形成柱状的半导体11，在其周围形成绝缘膜12，进而在其周围形成平面形状（平板形状）的电极13a～13f。该电极13a～13f和绝缘膜12和柱状的半导体11形成存储器晶体管MTr1mn～MTr4mn、选择晶体管SSTrmn、选择晶体管SDTrmn。选择晶体管SSTrmn和选择晶体管SDTrmn的绝缘膜12例如可以使用氧化硅膜。另外，存储器晶体管MTr1mn～MTr4mn的绝缘膜12包含电荷积蓄层，例如是氧化硅膜/氮化硅膜/氧化硅膜的层叠膜。电极13b～13e分别成为字线WL1～WL4（7），电极13f成为漏极侧选择栅极线SGDn，电极13a成为源极侧选择栅极线SGS。另外，位线BLm8与选择晶体管SDTrmn的源/漏的一端连接，选择晶体管SSTrmn的源/漏的一端与源极线SL（在本实施例中为N＋区域15）连接。另外，在本实施例中，表示了将4个存储器晶体管MTr串联连接为一个存储串10的例子（字线7是4个的例子），但并不只限于此。可以根据容量决定构成1个存储串10的存储器晶体管MTr的数量。
在本实施例中，各存储串10在形成在半导体衬底的P－well区域14上的n＋区域（未图示）上具有柱状的半导体。在与柱状半导体垂直的平面内，将各存储串10配置为矩阵状。另外，该柱状的半导体也可以是圆柱状，还可以是角柱状。另外，所谓柱状的半导体不只是相对于同一中心线左右对称的构造，也包含具有以下这样的分段形状的构造的柱状半导体：在相对于中心线具有左右对称形状的柱状半导体上，层叠具有不同的中心线的柱状半导体。
另外，如上所述，由于在每个2维（即平面）地形成多个存储器单元（memory cell）的层（存储器单元层）上，由共通的导体层形成各字线WL1～WL4（7），所以能够大幅地减少字线驱动电路3的数量，能够实现芯片面积的缩小。另外，阶梯状地形成存储器晶体管区域2的各字线7的端部，将第一字线引出线分别连接到该形成为阶梯状的各字线的端部。这样，通过阶梯状地形成各字线7的端部，能够密集地配置字线7的引出配线。
（本实施例1相关的本发明的半导体存储装置的制造方法）以下，使用图3～图9，说明本实施例1相关的本发明的半导体存储装置1的制造方法。另外，以下说明的制造方法是本实施例相关的本发明的半导体存储装置1的制造方法的一个例子，并不限于此。另外，在图3～图9中，为了说明的方便，表示了本实施例1的半导体存储装置1的存储器晶体管区域2和字线引出线7a～7c。另外，在本实施例1相关的本发明的半导体存储装置1中，以字线7为4个（形成字线7的非晶硅膜为4层）的情况为例子进行说明。另外，字线7的个数并不限于此。
首先，说明外围电路晶体管和源极侧选择栅极30（下部选择晶体管）的制造工序。另外，在本实施例的图3～图9中，为了说明的方便，将源极侧选择栅极30以下的部分统一显示为衬底部分100，并且不图示各构成要素。在半导体衬底101上，形成元件分离区域（STI）102。接着，注入硼（B）离子而形成P－well区域104，进而，向半导体衬底101的表面附近注入硼（B）离子，形成用于调整晶体管的阈值Vth的沟道注入区域106。在此，形成在外围电路区域中的晶体管表示了N沟道型晶体管的例子，但通过向希望的区域注入赋予N型的离子，来形成N－well区域，形成P沟道型晶体管。接着，只向存储器晶体管区域2注入磷（P）等杂质离子，形成成为源极线SL的n＋扩散区域107。接着，堆积硅氮化膜和硅氧化膜，按照希望的图案形成光敏抗蚀膜进行湿式蚀刻，由此，只在存储器晶体管区域2中形成硅氮化膜和硅硬化膜。接着，形成外围电路区域的高耐压用晶体管的厚膜的栅极绝缘膜，通过用光敏抗蚀层形成图案而进行湿式蚀刻使得存储器晶体管区域2和高耐压用晶体管区域以外开口，从而形成厚膜栅极绝缘膜。在进行了湿式蚀刻的区域中形成高速动作用晶体管的薄膜栅极绝缘膜。接着，在堆积了添加了磷（P）等导电型杂质的多晶硅（poly－Si）膜和氮化硅膜后，进行蚀刻，形成外围电路区域的晶体管的栅电极110a和罩氮化硅膜113a以及存储器单元区域的选择晶体管的栅电极110b和罩氮化硅膜113b。接着，向外围电路区域的N沟道型晶体管的区域注入P离子或As离子等，形成N型区域112。接着，对在衬底整个面上堆积的氮化硅膜进行各向异性蚀刻，形成侧壁（side wall）114。接着，向外围电路区域的N沟道型晶体管的区域注入砷（As）离子，形成源/漏区域116。接着，向外围电路区域的P沟道型晶体管的区域注入B离子，形成源/漏区域。接着，在衬底整个面上形成氮化硅膜（阻挡氮化硅膜）118。接着，在衬底整个面上形成层间绝缘膜（BPSG膜）124，通过CMP等进行平坦化处理。
接着，形成光敏抗蚀层，在存储器晶体管区域2中矩阵状地形成用于形成选择晶体管的孔126。只形成存储器晶体管区域2的存储串个数（在本实施例中，为8×8＝64）的该孔126。接着，在只向存储器晶体管区域2注入了P离子等后，通过LPCVD法等，只在孔的侧壁和底部形成氧化硅膜、非晶硅膜。接着，通过RIE，对孔的底部的氧化硅膜和非晶硅膜进行蚀刻，形成非晶硅膜128a～128d。接着，在形成了非晶硅膜后，通过CMP等进行平坦化处理，形成非晶硅膜130。接着，只向存储器晶体管的沟道区域注入P离子等。接着，只向存储器晶体管区域2注入As离子等，在形成漏极扩散层后，通过RTA对As离子进行活化。在此，完成外围电路晶体管和下部的选择晶体管。在此，向沟道部分注入了P离子等，但也可以不进行离子注入。接着，在衬底整个面上顺序地形成氮化硅膜132和氧化硅膜134。在本实施例中，通过到此为止的工序，完成衬底部分100。衬底部分100的结构和制造工序并不只限于上述的例子。
接着，如图3所示，在衬底整个面上顺序地形成非晶硅膜136、氧化硅膜138、非晶硅膜140、氧化硅膜142、非晶硅膜144、氧化硅膜146、非晶硅膜148、氧化硅膜150、氮化硅膜152。这些非晶硅膜136、140、144和148成为字线7。在本实施例中，通过等离子体CVD法，分别形成厚度100nm的非晶硅膜136、140、144和148，分别形成厚度70nm的氧化硅膜138、142、146和150。另外，在本实施例中，通过等离子体CVD法，将氮化硅膜152形成为200nm。另外，为了降低电阻，非晶硅膜136、140、144和148也可以是n型的非晶硅膜。另外，也可以使用多晶硅来代替非晶硅。
接着，在氮化硅膜152上形成光敏抗蚀层154（未图示），进行RIE（反应离子蚀刻），由此来对氮化硅膜152进行制图，形成氮化硅膜152a（图4）。接着，除去了该氮化硅膜152的区域成为用于连接第一字线引出线的字线7的端部区域。接着，在衬底整个面上例如形成厚度600nm的BPSG膜156，直到氮化硅膜152的表面露出为止进行CMP处理（图4）。
接着，参照图5。在氮化硅膜152a的一部分和BPSG膜156的一部分上形成光敏抗蚀层158。将该光敏抗蚀层158和氮化硅膜152a作为掩模，将氧化硅膜146作为蚀刻停止层，对BPSG膜156、氧化硅膜150和非晶硅膜148进行蚀刻，形成BPSG膜156a、氧化硅膜150a和非晶硅膜148a。这时，在对BPSG膜156、氧化硅膜150和非晶硅膜148进行了蚀刻后，不进行光敏抗蚀层158的剥离除去。除去了该BPSG膜156、氧化硅膜150和非晶硅膜148的宽度为以后最下的氧化硅膜138露出的宽度。另外，在本实施例中，说明了将氧化硅膜用作蚀刻停止层对层叠膜进行蚀刻的例子，但也可以将非晶硅膜用作蚀刻停止层而对层叠膜进行蚀刻。
接着，参照图6。减薄剩余的光敏抗蚀层158，形成光敏抗蚀层158a。然后，将光敏抗蚀层158a和氮化硅膜152a作为掩模，对BPSG膜156a、氧化硅膜150a、非晶硅膜148a、氧化硅膜146和非晶硅膜144进行蚀刻，形成BPSG膜156b、氧化硅膜150b、非晶硅膜148b、氧化硅膜146a和非晶硅膜144a（都没有图示）。在本实施例相关的本发明的半导体存储装置1中，通过循环进行该光敏抗蚀层的减薄工序和其后的蚀刻工序，能够阶梯状地形成非晶硅膜136、142、146和148（字线7）的端部。
如果详细说明，则再次进行光敏抗蚀层158a的减薄，形成光敏抗蚀层158b（未图示）。然后，将光敏抗蚀层158b和氮化硅膜152a作为掩模，对BPSG膜156b、氧化硅膜150b、非晶硅膜148b、氧化硅膜146a和非晶硅膜144a、氧化硅膜142和非晶硅膜140进行蚀刻，形成BPSG膜156c、氧化硅膜150c、非晶硅膜148c、氧化硅膜146b、非晶硅膜144b、氧化硅膜142a和非晶硅膜140a（图7）。然后，除去光敏抗蚀层158b。
这样，通过循环进行光敏抗蚀层的减薄工序和其后的蚀刻工序，能够将非晶硅膜136、142、146和148（字线7）的端部形成为希望的阶梯状。
接着，形成光敏抗蚀层（未图示），蚀刻除去BPSG膜156c、氧化硅膜150c、非晶硅膜148c、氧化硅膜146b、非晶硅膜144b、氧化硅膜142a、非晶硅膜140a、氧化硅膜138和非晶硅膜136的一部分，由此，形成裂缝160（图8）。
接着，形成用于矩阵状地形成存储器单元的柱状部分的孔170（未图示）使得与存储器晶体管区域2的孔126（未图示）配合（以下称为“存储器插孔（memory plug hole）”）。只形成存储器晶体管区域的存储串个数的该存储器插孔。
接着，顺序地形成氧化硅膜、氮化硅膜、氧化硅膜、非晶硅膜（都没有图示）。接着，通过RIE，对上述非晶硅膜进行蚀刻，形成间隙（spacer）。这些氧化硅膜（第一绝缘膜）、氮化硅膜、氧化硅膜（第二绝缘膜）形成所谓的ONO膜。上述氮化硅膜成为存储器晶体管的电荷积蓄层。另外，也可以使用氧化铝膜等的绝缘膜代替氧化硅膜。
接着，使用形成在存储器插孔170上的非晶硅膜的间隙，对氧化硅膜、氮化硅膜、氧化硅膜进行蚀刻，使形成在孔126中的非晶硅膜130的一部分露出。接着，在形成非晶硅膜使得埋住存储器插孔170后，通过CMP等进行平坦化处理。接着，注入As离子，进行RTA，由此，形成漏极扩散层172。然后，通过与形成下部选择晶体管的工序同样的工序，形成上部选择晶体管。
接着，如图9所示那样，直到非晶硅膜148c、非晶硅膜144b、非晶硅膜140a、非晶硅膜136为止分别形成接触孔，形成分别与非晶硅膜148c、非晶硅膜144b、非晶硅膜140a、非晶硅膜136连接的第一字线引出线7a。也可以与形成该第一字线引出线7a的过程同时地形成第三字线引出线7c。然后，形成位线、第一字线引出线等配线，完成本实施例相关的本发明的半导体存储装置1。
在本实施例相关的本发明的半导体存储装置1中，在每个2维地（即平面地）形成了多个存储器单元的层（存储器单元层）上，通过共通的导体层形成各字线WL1～WL4（7），因此，能够大幅地减少字线驱动电路3的个数，能够实现芯片面积的缩小。另外，阶梯状地形成存储器晶体管区域2的各字线7的端部，将第一字线引出线7a分别连接到该阶梯状地形成的各字线的端部。这样，通过阶梯状地形成各字线7的端部，能够密集地配置字线7的引出配线。
（实施例2）在实施例1相关的本发明的半导体存储装置1中，说明了在与位线8平行的方向上分别阶梯状地形成字线7的端部的例子。在本实施例2相关的本发明的半导体存储装置1中，在与位线8平行的方向上形成实施例1那样的字线7的端部的阶梯状的构造，并且在与位线8垂直的方向上形成多个该阶梯状的构造。由此，能够更密集地形成字线引出配线。另外，本实施例2相关的半导体存储装置1除了字线7的端部的结构以外，与实施例1相关的半导体存储装置1的结构相同，因此，对于与实施例1相关的半导体存储装置1相同的结构，有在此不再另外说明的情况。
（本实施例2相关的本发明的半导体存储装置的制造方法）以下，使用图10～图15，说明本实施例2相关的本发明的半导体存储装置1的制造方法。另外，以下说明的制造方法是本实施例相关的本发明的半导体存储装置1的制造方法的一个例子，并不只限于此。另外，在图10～图15中，为了说明的方便，表示了本实施例2相关的半导体存储装置1的存储器晶体管区域2和字线引出线7a～7c。在本实施例2相关的本发明的半导体存储装置1中，以字线7为12个（形成字线7的非晶硅膜为12层）的情况为例子进行说明。另外，字线7的个数并不只限于此。
首先，通过与在上述实施例1中说明了的方法同样的方法，形成衬底部分100。另外，在衬底部分100上，顺序地形成非晶硅膜200、氧化硅膜202、非晶硅膜204、氧化硅膜206、非晶硅膜208、氧化硅膜210、非晶硅膜212、氧化硅膜214、非晶硅膜216、氧化硅膜218、非晶硅膜220、氧化硅膜222、非晶硅膜224、氧化硅膜226、非晶硅膜228、氧化硅膜230、非晶硅膜232、氧化硅膜234、非晶硅膜236、氧化硅膜238、非晶硅膜240、氧化硅膜242、非晶硅膜244、氧化硅膜246和氮化硅膜248。接着，对氮化硅膜248的一部分进行蚀刻，形成BPSG膜250，直到氮化硅膜248的表面露出为止，进行CMP处理。然后，形成光敏抗蚀层252，利用与在上述实施例1中说明了的过程相同的过程，阶梯状地形成非晶硅膜236、氧化硅膜238、非晶硅膜240、氧化硅膜242、非晶硅膜244、氧化硅膜246和BPSG膜250（图10）。
接着，使用光敏抗蚀层252，统一地对非晶硅膜232、氧化硅膜234、非晶硅膜236、氧化硅膜238、非晶硅膜240、氧化硅膜242、非晶硅膜244、氧化硅膜246、BPSG膜250、非晶硅膜220、氧化硅膜222、非晶硅膜224、氧化硅膜226、非晶硅膜228和氧化硅膜230进行蚀刻，形成非晶硅膜232a、氧化硅膜234a、非晶硅膜236a、氧化硅膜238a、非晶硅膜240a、氧化硅膜242a、非晶硅膜244a、氧化硅膜246a、BPSG膜250a、非晶硅膜220a、氧化硅膜222a、非晶硅膜224a、氧化硅膜226a、非晶硅膜228a和氧化硅膜230a（图11）。
然后，不剥离光敏抗蚀层252，而减薄光敏抗蚀层，形成光敏抗蚀层252a（图12）。接着，统一地对非晶硅膜232a、氧化硅膜234a、非晶硅膜236a、氧化硅膜238a、非晶硅膜240a、氧化硅膜242a、非晶硅膜244a、氧化硅膜246a、BPSG膜250a、非晶硅膜220a、氧化硅膜222a、非晶硅膜224a、氧化硅膜226a、非晶硅膜228a、氧化硅膜230a、非晶硅膜204、氧化硅膜206、非晶硅膜208、氧化硅膜210、非晶硅膜212、氧化硅膜214、非晶硅膜216和氧化硅膜218进行蚀刻，形成非晶硅膜232b、氧化硅膜234b、非晶硅膜236b、氧化硅膜238b、非晶硅膜240b、氧化硅膜242b、非晶硅膜244b、氧化硅膜246b、BPSG膜250b、非晶硅膜220b、氧化硅膜222b、非晶硅膜224b、氧化硅膜226b、非晶硅膜228b、氧化硅膜230b、非晶硅膜204a、氧化硅膜206a、非晶硅膜208a、氧化硅膜210a、非晶硅膜212a、氧化硅膜214a、非晶硅膜216a和氧化硅膜218a（图13）。
然后，剥离除去光敏抗蚀层252a。接着，形成光敏抗蚀层（未图示），与实施例1同样地，形成裂缝（slit）260（图14）。
接着，通过与实施例1相同的工序，只形成存储串个数的存储器插孔170（未图示）。接着顺序地形成氧化硅膜、氮化硅膜、氧化硅膜、非晶硅膜（都没有图示）。接着，通过RIE，对上述非晶硅膜进行蚀刻，形成间隙。这些氧化硅膜（第一绝缘膜）、氮化硅膜、氧化硅膜（第二绝缘膜）形成所谓的ONO膜。上述氮化硅膜成为存储器晶体管的电荷积蓄层。另外，也可以使用氧化铝膜等绝缘膜代替氧化硅膜。
接着，利用形成在存储器插孔170中的非晶硅膜的间隙，对氧化硅膜、氮化硅膜、氧化硅膜进行蚀刻，使形成在孔126中的非晶硅膜130的一部分露出。接着，在形成非晶硅膜使得埋住存储器插孔170后，通过CMP等进行平坦化处理。接着，注入As离子，进行RTA，由此，形成漏极扩散层172。然后，通过与形成下部选择晶体管的工序同样的工序，形成上部选择晶体管。
接着，如图15所示那样，直到非晶硅膜200、204a、208a、212a、216a、220b、224b、228b、232b、236b、240b和244b为止分别形成接触孔，形成分别与非晶硅膜200、204a、208a、212a、216a、220b、224b、228b、232b、236b、240b和244b连接的第一字线引出线7a。也可以与形成该第一字线引出线7a的过程同时地形成第三字线引出线7c。然后，形成位线、第一字线引出线等配线，完成本实施例相关的本发明的半导体存储装置1。
在本实施例2相关的本发明的半导体存储装置1中，在与位线8平行的方向上形成实施例1那样的字线7的端部的阶梯状的构造，并且在与位线8垂直的方向上形成多个该阶梯状的构造。这样，能够更密集地形成字线引出配线。
（实施例3）本实施例3相关的本发明的半导体存储装置1具有在纵向上层叠了多个实施例1相关的本发明的半导体存储装置1的结构。另外，对于其他结构，由于具有与实施例1相关的本发明的半导体存储装置1相同的结构，在此不再另外说明。
如图16所示，本实施例3相关的本发明的半导体存储装置1具有在纵向上层叠了3个实施例1相关的本发明的半导体存储装置1的结构。另外，在本实施例3中，以在纵向上层叠了3个实施例1相关的本发明的半导体存储装置1的情况为例子进行了说明，但并不只限于此。
根据本实施例3相关的本发明的半导体存储装置1，能够更高密度地集成存储器晶体管。
（实施例4）
本实施例4相关的本发明的半导体存储装置1具有在纵向上层叠了多个实施例2相关的的本发明的半导体存储装置1的结构。另外，对于其他结构，由于具有与实施例2相关的本发明的半导体存储装置1相同的结构，在此不再另外说明。
如图17所示，本实施例4相关的本发明的半导体存储装置1具有在纵向上层叠了2个实施例2相关的本发明的半导体存储装置1的结构。另外，在本实施例4中，以在纵向上层叠了2个实施例2相关的本发明的半导体存储装置1的情况为例子进行了说明，但并不只限于此。
根据本实施例4相关的本发明的半导体存储装置1，能够更高密度地集成存储器晶体管。

Claims (20)

1.一种半导体存储装置，其特征在于包括：
能够电气地进行改写的串联连接了多个存储器单元的多个存储串；
经由选择晶体管被连接到上述存储串的一端的位线，其中
上述存储串具备：
柱状半导体；
形成在上述柱状半导体的周围的第一绝缘膜；
形成在上述第一绝缘膜的周围的电荷积蓄层；
形成在上述电荷积蓄层的周围的第二绝缘膜；
形成在上述第二绝缘膜的周围的多个电极，
上述存储串的上述多个电极与其他的上述存储串的上述多个电极被共用，分别是2维扩展的导体层，
上述导体层的端部分别在与上述位线平行的方向上形成为阶梯状。
2.根据权利要求1所述的半导体存储装置，其特征在于：
进而在与上述位线垂直的方向上，阶梯状地形成上述导体层的端部。
3.根据权利要求1所述的半导体存储装置，其特征在于：
上述导体层的上述位线方向的两端部是阶梯状的。
4.根据权利要求1所述的半导体存储装置，其特征在于：
在阶梯状地形成的上述导体层的端部分别配置多个字线引出线。
5.根据权利要求1所述的半导体存储装置，其特征在于：
在阶梯状地形成的上述导体层的端部分别配置多个接触孔。
6.根据权利要求1所述的半导体存储装置，其特征在于：
上述2维扩展的上述导体层分别是板状的导体层。
7.根据权利要求1所述的半导体存储装置，其特征在于：
在与上述柱状半导体垂直的面内，矩阵状地配置上述多个存储串。
8.一种半导体存储装置，其特征在于包括：
衬底；
能够电气地进行改写的串联连接了多个存储器单元的多个存储串；
经由选择晶体管被连接到上述存储串的一端的位线，其中
上述存储串具备：
柱状半导体；
形成在上述柱状半导体的周围的第一绝缘膜；
形成在上述第一绝缘膜的周围的电荷积蓄层；
形成在上述电荷积蓄层的周围的第二绝缘膜；
形成在上述第二绝缘膜的周围的多个电极，
上述存储串的上述多个电极与其他的上述存储串的上述多个电极被共用，分别是在上述衬底上2维扩展的导体层，
在将上述衬底侧的上述导体层作为第一导体层时，上述导体层的端部的上述位线方向的宽度分别满足以下的公式：
第（k－1）导体层的端部的宽度>第k导体层的端部的宽度，其中k为2以上的自然数。
9.根据权利要求8所述的半导体存储装置，其特征在于：
进而在与上述位线垂直的方向上，阶梯状地形成上述导体层的端部。
10.根据权利要求8所述的半导体存储装置，其特征在于：
上述导体层的上述位线方向的两端部是阶梯状的。
11.根据权利要求8所述的半导体存储装置，其特征在于：
在阶梯状地形成的上述导体层的端部分别配置多个字线引出线。
12.根据权利要求8所述的半导体存储装置，其特征在于：
在阶梯状地形成的上述导体层的端部分别配置多个接触孔。
13.根据权利要求8所述的半导体存储装置，其特征在于：
在与上述柱状半导体垂直的面内，矩阵状地配置上述多个存储串。
14.一种半导体存储装置的制造方法，其特征在于包括：
在半导体衬底上形成导电性杂质的扩散区域，
在上述半导体衬底上交替地形成多个绝缘膜和导体，
在最上的导体膜上的存储器区域中形成第一保护膜，在端部区域中形成第二保护膜，
在上述存储器区域的上述绝缘膜和上述导体上形成多个孔，
在上述孔的表面形成第二绝缘膜，
对位于上述孔的底部的上述第二绝缘膜进行蚀刻，
在上述孔中形成柱状半导体，
在上述第二保护膜上形成光敏抗蚀膜，
除去上述端部区域的上述导体，
减薄上述光敏抗蚀膜，
在上述减薄后，进一步除去上述端部区域的上述导体，阶梯状地形成上述导体的端部。
15.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：
循环多次进行上述减薄和蚀刻，阶梯状地形成上述导体的端部。
16.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：
进而在与上述位线垂直的方向上，也阶梯状地形成上述导体层的端部。
17.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：
上述导体层的上述位线方向的两端部是阶梯状的。
18.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：
在阶梯状地形成的上述导体层的端部分别配置多个字线引出线。
19.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：
在阶梯状地形成的上述导体层的端部分别配置多个接触孔。
20.根据权利要求14所述的半导体存储装置的制造方法，其特征在于：
在与上述柱状半导体垂直的面内，矩阵状地配置上述多个存储串。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655368A (zh) * 2016-01-15 2016-06-08 中国科学院上海微系统与信息技术研究所 一种三维堆叠相变存储阵列器件及其制备方法
CN106531740A (zh) * 2015-09-10 2017-03-22 株式会社东芝 半导体存储装置
CN110828471A (zh) * 2019-10-25 2020-02-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111406320A (zh) * 2020-02-25 2020-07-10 长江存储科技有限责任公司 3d nand存储器件及其形成方法
WO2024131211A1 (zh) * 2022-12-20 2024-06-27 成都皮兆永存科技有限公司 高密度三维堆叠存储器的互联结构及制备方法

Families Citing this family (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP4691124B2 (ja) 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5086959B2 (ja) * 2008-09-26 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
JP5300419B2 (ja) * 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
KR101097465B1 (ko) 2009-07-30 2011-12-23 주식회사 하이닉스반도체 비휘발성 메모리 소자 형성방법
JP4929332B2 (ja) 2009-09-24 2012-05-09 株式会社東芝 電子部品の製造方法
KR20110042619A (ko) 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8158967B2 (en) 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
WO2011081438A2 (ko) * 2009-12-31 2011-07-07 한양대학교 산학협력단 3차원 구조를 가지는 메모리 및 이의 제조방법
JP2011142276A (ja) 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101660488B1 (ko) 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
TWI654737B (zh) * 2010-02-16 2019-03-21 凡 歐貝克 具有半導體裝置和結構之系統
KR101702060B1 (ko) * 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
KR101102548B1 (ko) * 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
KR101624978B1 (ko) 2010-05-18 2016-05-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101713228B1 (ko) * 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
US8890233B2 (en) * 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
JP5651415B2 (ja) * 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5269022B2 (ja) * 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
US8822287B2 (en) 2010-12-10 2014-09-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
JP2012174892A (ja) * 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5330440B2 (ja) * 2011-03-23 2013-10-30 株式会社東芝 半導体装置の製造方法
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP5550604B2 (ja) * 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
KR101250851B1 (ko) * 2011-06-30 2013-04-04 서울대학교산학협력단 3차원 적층형 메모리 어레이의 컨택 형성 방법
KR20130046700A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치
KR101912397B1 (ko) * 2011-11-25 2018-10-29 삼성전자주식회사 3차원적으로 배열된 저항성 메모리 셀들을 포함하는 반도체 메모리 장치
US9673389B2 (en) * 2012-01-24 2017-06-06 Kabushiki Kaisha Toshiba Memory device
CN103258824B (zh) * 2012-02-20 2016-02-17 中芯国际集成电路制造(上海)有限公司 闪存的存储单元及形成方法
US8912089B2 (en) 2012-09-05 2014-12-16 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device including a stacked body comprising pluralities of first and second metallic conductive layers
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102024723B1 (ko) 2013-01-02 2019-09-24 삼성전자주식회사 3차원 반도체 장치
US9165823B2 (en) * 2013-01-08 2015-10-20 Macronix International Co., Ltd. 3D stacking semiconductor device and manufacturing method thereof
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102028086B1 (ko) 2013-03-04 2019-10-04 삼성전자주식회사 메모리소자 및 이를 포함하는 장치
US10224279B2 (en) * 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
JP2014183225A (ja) 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP2014192243A (ja) * 2013-03-26 2014-10-06 Toshiba Corp 半導体記憶装置
JP6031394B2 (ja) * 2013-03-29 2016-11-24 旺宏電子股▲ふん▼有限公司 ３ｄｎａｎｄフラッシュメモリ
US9165937B2 (en) * 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
JP2015028990A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
JP2015056452A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
KR102190384B1 (ko) 2013-10-14 2020-12-14 삼성전자주식회사 반도체 장치의 제조 방법
KR20150056309A (ko) 2013-11-15 2015-05-26 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20150057147A (ko) 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
CN104766862A (zh) * 2014-01-06 2015-07-08 旺宏电子股份有限公司 三维存储器结构及其制造方法
KR102183713B1 (ko) 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
CN103871965B (zh) * 2014-03-19 2017-02-08 武汉新芯集成电路制造有限公司 一种阶梯式接触孔的成型方法
US9583539B2 (en) * 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
CN104319276B (zh) * 2014-09-16 2017-05-10 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
US9142538B1 (en) * 2014-09-18 2015-09-22 Macronix International Co., Ltd. Three-dimensional semiconductor device
CN105826296B (zh) * 2015-01-09 2018-09-14 旺宏电子股份有限公司 接垫结构
KR20160096309A (ko) 2015-02-05 2016-08-16 에스케이하이닉스 주식회사 3차원 비휘발성 반도체 장치
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102650535B1 (ko) * 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102635843B1 (ko) 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
KR20170121785A (ko) 2016-04-25 2017-11-03 삼성전자주식회사 3차원 반도체 장치
US9691786B1 (en) 2016-04-29 2017-06-27 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2018037513A (ja) * 2016-08-31 2018-03-08 東芝メモリ株式会社 半導体装置
US10446437B2 (en) * 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
KR102741613B1 (ko) * 2016-12-21 2024-12-16 삼성전자주식회사 3차원 반도체 메모리 장치
KR102508918B1 (ko) 2016-12-22 2023-03-10 삼성전자주식회사 수직형 반도체 소자
KR101799069B1 (ko) * 2017-02-28 2017-11-20 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
WO2018180228A1 (ja) * 2017-03-31 2018-10-04 ソニーセミコンダクタソリューションズ株式会社 メモリ装置
US11114470B2 (en) 2017-06-02 2021-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP7265475B2 (ja) 2017-06-27 2023-04-26 株式会社半導体エネルギー研究所 半導体装置
JP7234110B2 (ja) 2017-07-06 2023-03-07 株式会社半導体エネルギー研究所 メモリセル及び半導体装置
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
JP6863864B2 (ja) * 2017-09-08 2021-04-21 キオクシア株式会社 記憶装置
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
CN107863351B (zh) 2017-11-21 2019-03-19 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
US10147638B1 (en) * 2017-12-29 2018-12-04 Micron Technology, Inc. Methods of forming staircase structures
US10886364B2 (en) * 2018-02-06 2021-01-05 International Business Machines Corporation Vertical memory cell with mechanical structural reinforcement
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR102628007B1 (ko) 2018-05-09 2024-01-22 삼성전자주식회사 수직형 메모리 장치
JP7089067B2 (ja) 2018-05-18 2022-06-21 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその形成方法
KR102619626B1 (ko) 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
CN108807410B (zh) * 2018-07-16 2021-02-05 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2020029216A1 (en) * 2018-08-10 2020-02-13 Yangtze Memory Technologies Co., Ltd. Multi-division 3d nand memory device
CN109496354B (zh) 2018-10-18 2020-01-17 长江存储科技有限责任公司 形成三维存储器设备的多分区阶梯结构的方法
KR102736178B1 (ko) 2019-01-15 2024-12-02 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
CN109952644A (zh) * 2019-01-31 2019-06-28 长江存储科技有限责任公司 三维存储器件中的阶梯形成
JP7132142B2 (ja) * 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法
US10937801B2 (en) * 2019-03-22 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same
KR20240006088A (ko) * 2019-08-23 2024-01-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수직 메모리 디바이스
CN111357109B (zh) 2020-02-17 2021-06-08 长江存储科技有限责任公司 三维存储器件的多分区阶梯结构及其形成方法
CN111430352A (zh) * 2020-04-08 2020-07-17 长江存储科技有限责任公司 一种三维存储器及其制造方法
DE102020123746B4 (de) 2020-05-29 2023-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale nichtflüchtige Speichervorrichtung und Verfahren zu deren Herstellung
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
JP7562449B2 (ja) 2021-03-03 2024-10-07 キオクシア株式会社 半導体記憶装置およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3229012B2 (ja) 1992-05-21 2001-11-12 株式会社東芝 半導体装置の製造方法
JPH0644896A (ja) 1992-07-24 1994-02-18 Mitsubishi Materials Corp 平面型表示装置の電子線制御電極板の製造方法
JP3651689B2 (ja) * 1993-05-28 2005-05-25 株式会社東芝 Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法
US5705885A (en) 1994-11-25 1998-01-06 Kabushiki Kaisha Toshiba Brazing structure for X-ray image intensifier
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
JP3934867B2 (ja) * 2000-09-29 2007-06-20 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体メモリシステム
KR100483035B1 (ko) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3566944B2 (ja) * 2001-06-23 2004-09-15 富士雄 舛岡 半導体記憶装置及びその製造方法
JP3963664B2 (ja) * 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
JP2004356207A (ja) * 2003-05-27 2004-12-16 Fujio Masuoka 半導体記憶装置及びその製造方法
JP2006128390A (ja) * 2004-10-28 2006-05-18 Toshiba Corp 半導体装置及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531740A (zh) * 2015-09-10 2017-03-22 株式会社东芝 半导体存储装置
CN106531740B (zh) * 2015-09-10 2019-11-12 东芝存储器株式会社 半导体存储装置
CN105655368A (zh) * 2016-01-15 2016-06-08 中国科学院上海微系统与信息技术研究所 一种三维堆叠相变存储阵列器件及其制备方法
CN105655368B (zh) * 2016-01-15 2018-09-25 中国科学院上海微系统与信息技术研究所 一种三维堆叠相变存储阵列器件及其制备方法
CN110828471A (zh) * 2019-10-25 2020-02-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110828471B (zh) * 2019-10-25 2023-02-07 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111406320A (zh) * 2020-02-25 2020-07-10 长江存储科技有限责任公司 3d nand存储器件及其形成方法
CN111406320B (zh) * 2020-02-25 2021-03-12 长江存储科技有限责任公司 3d nand存储器件及其形成方法
WO2024131211A1 (zh) * 2022-12-20 2024-06-27 成都皮兆永存科技有限公司 高密度三维堆叠存储器的互联结构及制备方法

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Publication number Publication date
JP5091526B2 (ja) 2012-12-05
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