Nothing Special   »   [go: up one dir, main page]

JP6495838B2 - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP6495838B2
JP6495838B2 JP2016013304A JP2016013304A JP6495838B2 JP 6495838 B2 JP6495838 B2 JP 6495838B2 JP 2016013304 A JP2016013304 A JP 2016013304A JP 2016013304 A JP2016013304 A JP 2016013304A JP 6495838 B2 JP6495838 B2 JP 6495838B2
Authority
JP
Japan
Prior art keywords
layer
line
hole
slit
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016013304A
Other languages
English (en)
Other versions
JP2017135238A (ja
Inventor
康幸 馬場
康幸 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2016013304A priority Critical patent/JP6495838B2/ja
Priority to TW105120355A priority patent/TWI613676B/zh
Priority to CN201610581586.4A priority patent/CN107017260B/zh
Priority to US15/233,885 priority patent/US10020319B2/en
Publication of JP2017135238A publication Critical patent/JP2017135238A/ja
Application granted granted Critical
Publication of JP6495838B2 publication Critical patent/JP6495838B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

実施形態は、半導体記憶装置及びその製造方法に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２００７−２６６１４３号公報
製造コストを低減できる半導体記憶装置及びその製造方法を提供する。
実施形態に係る半導体記憶装置の製造方法は、半導体基板の第１及び第２領域上に、複数の第１絶縁層と複数の第２絶縁層とを交互に積層する工程と、第１領域における最上層の第２絶縁層上に、第３絶縁層と第４絶縁層とを順に積層する工程と、第１領域において、複数の第１絶縁層、複数の第２絶縁層、第３絶縁層、及び第４絶縁層を貫通して半導体基板に達する第１ホールと、第４絶縁層を分離する第１スリットと、第２領域において、複数の第１絶縁層、複数の第２絶縁層、及び第３絶縁層を貫通する第２ホールとを一括して形成する工程と、第１ホール、第２ホール、及び第１スリットの各々の側面に、第１絶縁膜、電荷蓄積層、第２絶縁膜を順に形成する工程と、第１ホール、第２ホール、及び第１スリットの各々を半導体層で埋め込む工程とを含む。
図１は、一実施形態に係る半導体記憶装置のブロック図である。 図２は、一実施形態に係る半導体記憶装置の回路図である。 図３は、一実施形態に係る半導体記憶装置におけるメモリセルアレイの選択ゲート線及びワード線を示す斜視図である。 図４は、一実施形態に係る半導体記憶装置におけるメモリセルアレイの平面図である。 図５は、図４に示した領域ＲＡの平面図である。 図６は、図４に示したＩ−Ｉ線に沿った断面図である。 図７は、図４に示したＩＩ−ＩＩ線に沿った断面図である。 図８は、図４に示したＩＩＩ−ＩＩＩ線に沿った断面図である。 図９は、図４に示したＩＶ−ＩＶ線に沿った断面図である。 図１０は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図１１は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩ−ＩＩ線に沿った断面図である。 図１２は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。 図１３は、一実施形態に係る半導体記憶装置の製造工程を示す平面図である。 図１４は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図１５は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩ−ＩＩ線に沿った断面図である。 図１６は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。 図１７は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図１８は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩ−ＩＩ線に沿った断面図である。 図１９は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。 図２０は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図２１は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩ−ＩＩ線に沿った断面図である。 図２２は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。 図２３は、一実施形態に係る半導体記憶装置の製造工程を示す平面図である。 図２４は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図２５は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図２６は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。 図２７は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図２８は、一実施形態に係る半導体記憶装置の製造工程を示すＩＩＩ−ＩＩＩ線に沿った断面図である。 図２９は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図３０は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。 図３１は、一実施形態に係る半導体記憶装置の製造工程を示すＩ−Ｉ線に沿った断面図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
以下の実施形態では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１ 構成について
一実施形態の半導体記憶装置の構成について説明する。
１．１ 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を備えている。
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。同一ブロックＢＬＫ内のデータは例えば一括して消去される。
ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。そして、ストリングユニットＳＵの各々は、複数のＮＡＮＤストリング１１５を含む。ＮＡＮＤストリング１１５内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内の、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリング１１５の数は任意である。
ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるワード線を選択する。
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンス・増幅する。また、データの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
ソース線ドライバ１１４は、データの書き込み、読み出し、消去の時、ソース線に必要な電圧を印加する。
周辺回路１２０は、シーケンサ１２１及び電圧発生回路１２２を備える。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４等に供給する。
なお、三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
更に、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックＢＬＫが一括して消去されても良く、１つのブロックＢＬＫ内の一部の領域が一括して消去されても良い。
データの消去については、例えば、“不揮発性半導体記憶装置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE)”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．２ メモリセルアレイの構成について
次に、メモリセルアレイ１１１の構成について、図２を用いて説明する。
図２に示すように、ＮＡＮＤストリング１１５の各々は、例えば１６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１５）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。更に、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に選択トランジスタＳＴ１及びＳＴ２の個数は任意である。
メモリセルトランジスタＭＴ０〜ＭＴ１５は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ１５のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。図２の例では、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続され、ストリングユニットＳＵ１にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。
また、同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＳＧＳに共通に接続される。
また、同一のブロックＢＬＫ内にあるＮＡＮＤストリング１１５の各々のメモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ１５に共通に接続される。
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１５のうち、同一行にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の自然数）に接続され、同一列にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（Ｎ−１）のいずれかに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。すなわちソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。
次に、メモリセルアレイ１１１の構造の詳細について、図３乃至図９を用いて説明する。図３は、ストリングユニットＳＵ０及びＳＵ１におけるワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳを示した斜視図である。図４はストリングユニットＳＵ０〜ＳＵ４の平面図である。図５は、図４に示した領域ＲＡを示す平面図であり、ＮＡＮＤストリング１１５とビット線ＢＬとの接続を示している。図６は、図４に示したＩ−Ｉ線に沿った断面図であり、図７は、図４に示したＩＩ−ＩＩ線に沿った断面図であり、図８は、図４に示したＩＩＩ−ＩＩＩ線に沿った断面図であり、図９は、図４に示したＩＶ−ＩＶ線に沿った断面図である。図６及び図７はストリングユニットＳＵ０及びＳＵ１の断面を示しており、図８及び図９はストリングユニットＳＵ１の断面を示している。なお、図３では、説明を簡略化するため、後述するメモリホールＭＨ及びホールＨＲが省略されている。また、図６〜図９では、層間絶縁膜が省略されている。
図３に示すように、本実施形態におけるメモリセルアレイ１１１では、２つのストリングユニットＳＵが、ワード線ＷＬ及び選択ゲート線ＳＧＳを共有している。以下、ワード線ＷＬ及び選択ゲート線ＳＧＳを共有している２つのストリングユニットＳＵをストリンググループと呼ぶ。より具体的には、ストリングユニットＳＵ０及びＳＵ１は、半導体基板１に垂直な第３方向Ｄ３に沿って、下層から４層の選択ゲート線ＳＧＳ（ＳＧＳ＿０〜ＳＧＳ＿３）、及びワード線ＷＬ０〜ＷＬ１５を順に備える。また、ストリングユニットＳＵ０は、ワード線ＷＬ１５の上方に、４層の選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３を備え、ストリングユニットＳＵ１は、ワード線ＷＬ１５の上方に、４層の選択ゲート線ＳＧＤ１＿０〜ＳＧＤ１＿３を備える。
ストリングユニットＳＵ０に含まれる選択ゲート線ＳＧＤ０（ＳＧＤ０＿０〜ＳＧＤ０＿３）とストリングユニットＳＵ１に含まれる選択ゲート線ＳＧＤ１（ＳＧＤ１＿０〜ＳＧＤ１＿３）とは、同じレイヤの配線層がスリットＳＨＥによりストリングユニットＳＵ毎に分離されて構成される。より具体的には、例えば選択ゲート線ＳＧＤ０＿３とＳＧＤ１＿３は同じレイヤの配線層であるが、スリットＳＨＥにより分離されている。以下、選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３を区別しない場合は、選択ゲート線ＳＧＳと表記する。また、選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３、及びＳＧＤ１＿０〜ＳＧＤ１＿３をそれぞれ区別しない場合は、選択ゲート線ＳＧＳ０及びＳＧＤ１と表記する。
選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの一端は、半導体基板１に平行な第１方向Ｄ１に沿って２列並列の階段状に引き出されている。以下、階段状の部分を「階段部」と呼び、階段部において各段の平らな部分を「引き出し部」と呼ぶ。選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々は引き出し部を有する。より具体的には、選択ゲート線ＳＧＳ＿１及びＳＧＳ＿３、奇数ワード線（ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７、ＷＬ９、ＷＬ１１、ＷＬ１３、及びＷＬ１５）、並びにストリングユニットＳＵ０の選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３の引き出し部が、第１方向Ｄ１に沿って階段状に配置されている（以下、「第１階段部」と呼ぶ）。そして、これに隣接して、選択ゲート線ＳＧＳ＿０及びＳＧＳ＿２、偶数ワード線（ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８、ＷＬ１０、ＷＬ１２、及びＷＬ１４）、ワード線ＷＬ１５、並びにストリングユニットＳＵ１の選択ゲート線ＳＧＤ１＿０〜ＳＧＤ１＿３の引き出し部が、第１方向Ｄ１に沿って階段状に配置されている（以下、「第２階段部」と呼ぶ）。本実施形態では、ワード線ＷＬ１５の引き出し部が第１及び第２階段部において引き出されている。そして、第１方向Ｄ１におけるワード線ＷＬ１５の長さが、スリットＳＨＥよりも長い。これにより、例えばスリットＳＨＥがワード線ＷＬ１５を貫通した場合においても、ワード線ＷＬ１５は、一部が切断されるだけで、引き出し部でつながっているため、選択ゲート線ＳＧＤのように２つには分離されない。
そして選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々は、引き出し部において、図示せぬ上方の配線と、コンタクトプラグＣＣを介して接続される。
なお、ワード線ＷＬ及び選択ゲート線ＳＧＳの形状は、スリットＳＨＥにより部分的に切断されていても良く、スリットＳＨＥを形成した際、２つに分離されない形状であれば特に限定されない。
更に、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の引き出し部の配置は任意に設定可能である。例えば第１階段部の奇数ワード線ＷＬと、第２階段部の偶数ワード線の配置を入れ替えても良い。また、ワード線ＷＬ及び選択ゲート線ＳＧＳの引き出し部が、第１方向Ｄ１に沿って１列の階段状に配置されても良く、３列以上の階段状に配置されても良い。
次にストリングユニットＳＵの平面の配置について説明する。
図４に示すように、複数のソース線コンタクトＬＩが第２方向Ｄ２において周期的に配置され、２つのソース線コンタクトＬＩの間に、１つのストリンググループが配置されている。ソース線コンタクトＬＩは、半導体基板１とＮＡＮＤストリング１１５上方の図示せぬソース線ＳＬとを接続する。１つのストリンググループは複数のＮＡＮＤストリング１１５を含む領域ＲＡと第１及び第２階段部を含む領域ＲＢを有する。
まず、領域ＲＡについて説明する。領域ＲＡでは、ストリンググループ内の複数のメモリピラーＭＰが、第２方向Ｄ２に向かって９列の千鳥配列となるように配置されている。メモリピラーＭＰは内部に半導体層を含み、この半導体層がＮＡＮＤストリング１１５の電流経路として機能する。本実施形態では１つのメモリピラーＭＰが１つのＮＡＮＤストリング１１５に対応する。
９列の千鳥配列の中央に位置するメモリピラーＭＰは、ダミーラインＤＳＬの一部となる。ダミーラインＤＳＬは、スリットＳＨＥが埋め込まれて形成されたダミーの配線である。ダミーラインＤＳＬの上面にはコンタクトプラグは形成されず、図示せぬ上層の配線とは電気的に接続されない。
メモリピラーＭＰとビット線ＢＬとの接続について、図５を用いて説明する。図５に示すように、メモリピラーＭＰの上面にはコンタクトプラグが形成され、ビット線ＢＬに接続される。より具体的には、例えばストリングユニットＳＵ０のメモリピラーＭＰ０＿０とストリングユニットＳＵ１のメモリピラーＭＰ１＿０がビット線ＢＬ０に共通に接続される。他のメモリピラーＭＰも同様に、ストリングユニットＳＵ０の１つのメモリピラーＭＰとストリングユニットＳＵ１の１つのメモリピラーＭＰが、１つのビット線ＢＬに共通に接続される。
なお、複数のメモリピラーＭＰは、９列の千鳥配列で無くても良く、任意に設定可能である。更に９列の千鳥配列の中央に位置し、ダミーラインＤＳＬと重なるメモリピラーＭＰは、省略されても良い。
図４に戻り、領域ＲＢについて説明する。領域ＲＢでは、ダミーピラーＤＰが、第１方向Ｄ１に沿って配置された２つの引き出し部の間に配置されている。ダミーピラーＤＰは、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬに対応する空隙を例えばタングステン（Ｗ）等の金属で埋め込む際、空隙となった選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの間の層間絶縁膜を支える柱として機能する。ダミーピラーＤＰは、ダミーラインＤＳＬと同様に、上面にコンタクトプラグが形成されず、図示せぬ上層の配線とは電気的に接続されない。
より具体的には、例えば選択ゲート線ＳＧＤ０＿３及びＳＧＤ０＿２の引き出し部の間にダミーピラーＤＰが２つ配置され、選択ゲート線ＳＧＤ１＿３及びＳＧＤ１＿２の引き出し部の間にダミーピラーＤＰが２つ配置されている。すなわち１つのストリンググループにおいて、第２方向Ｄ２に沿って４つのダミーピラーＤＰが配置されている。また、ワード線ＷＬ１５は、引き出し部の面積が広いため、第１方向Ｄ１に沿ったワード線ＷＬ１５の中央付近にもダミーピラーＤＰが配置されている。
また、コンタクトプラグＣＣは、引き出し部毎に１つ設けられており、それぞれの引き出し部の中央に配置されている。
なお、ダミーピラーＤＰは、ダミーラインＤＳＬ及びコンタクトプラグＣＣに接しない位置であれば、配置及び個数は限定されない。ダミーピラーＤＰは、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬに相当する領域が空隙になった際、層間絶縁膜を支えられるような適切な配置及び個数であれば良い。
更に、コンタクトプラグＣＣは、引き出し部毎に１つ設けられているが、２つ以上でも良く、１つの引き出し部に接続されるコンタクトプラグＣＣの個数は限定されない。
次に、ＮＡＮＤストリング１１５が形成されている領域ＲＡの断面構造について説明する。図６に示すように、第３方向Ｄ３に沿ってＮＡＮＤストリング１１５、すなわちメモリピラーＭＰが形成されている。ストリングユニットＳＵ０とＳＵ１のメモリピラーＭＰは、ワード線ＷＬ（ＷＬ０〜ＷＬ１５）及び選択ゲート線ＳＧＳ（ＳＧＳ＿０〜ＳＧＳ＿３）に相当する配線層に共通に接続されている。そして、ストリングユニットＳＵ０のメモリピラーＭＰは、選択ゲート線ＳＧＤ０（ＳＧＤ０＿１〜ＳＧＤ０＿４）に相当する配線層に共通に接続され、ストリングユニットＳＵ０のメモリピラーＭＰは、選択ゲート線ＳＧＤ１（ＳＧＤ１＿０〜ＳＧＤ１＿３）に相当する配線層に共通に接続されている。
より具体的には、半導体基板１の表面領域には、ｎ型ウェル１０が設けられ、そのｎ型ウェル１０の表面領域にはｐ型ウェル１１が設けられている。また、ｐ型ウェル１１の表面領域に、ｎ＋型拡散層１２が設けられている。そして半導体基板１上には、選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３として機能する４層の配線層、ワード線ＷＬ０〜ＷＬ１５として機能する１６層の配線層、及び選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３あるいはＳＧＤ１＿０〜ＳＧＤ１＿３として機能する４層の配線層が順次積層されている。また、配線層の間には図示せぬ絶縁層が設けられている。
そして、これらの配線層及び絶縁層を貫通してｐ型ウェル１１に達するメモリホールＭＨが設けられている。メモリホールＭＨの側面にはブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５が順に積層されており、メモリホールＭＨの内部は半導体層１６により埋め込まれている。すなわち、メモリピラーＭＰは、半導体層１６と、半導体層１６の側面に設けられたブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５とを含む。ブロック絶縁膜１３及びトンネル絶縁膜１５は、例えばＳｉＯ２膜で形成される。電荷蓄積層１４は、例えばＳｉＮ膜で形成される。半導体層１６は、例えば多結晶シリコンで形成される。メモリピラーＭＰ内の半導体層１６は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のオン時にチャネルが形成される領域である。
このメモリピラーＭＰとワード線ＷＬ０〜ＷＬ１５とにより、メモリセルトランジスタＭＴ０〜ＭＴ１５が形成される。同様に、このメモリピラーＭＰと選択ゲート線ＳＧＤ及びＳＧＳとにより、選択トランジスタＳＴ１及びＳＴ２が形成される。図６では、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ４層設けられているが、これらは電気的にそれぞれ共通に接続されて、実質的に１つの選択トランジスタＳＴ１及びＳＴ２のゲート電極として機能する。
なお、選択ゲート線ＳＧＤ及びＳＧＳに相当する配線層は１層以上設けられていれば良く、その数は限定されるものではない。更に、ＮＡＮＤストリング１１５には、ダミーのメモリセルトランジスタＭＴが含まれても良い。この場合、ダミーワード線ＷＬが例えば選択ゲート線ＳＧＳとワード線ＷＬ０の間、あるいは選択ゲート線ＳＧＤとワード線ＷＬ１５の間に設けられても良い。
また、スリットＳＨＥは、メモリピラーＭＰと同様に、側面にブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５が順に積層されており、内部が半導体層１６により埋め込まれている。よって、ダミーラインＤＳＬは、メモリピラーＭＰと同様に、半導体層１６と、半導体層１６の側面に設けられたブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５とを含む。
なお、スリットＳＨＥ、すなわちダミーラインＤＳＬの底部は下層のワード線ＷＬに達していても良い。例えばスリットＳＨＥがワード線ＷＬ１５を貫通してワード線ＷＬ１４に達していても良い。この場合、スリットＳＨＥの側面にはブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５が形成されているため、ワード線ＷＬ１４及びＷＬ１５、並びに選択ゲート線ＳＧＤは、互いに電気的に接続されない。
更にスリットＳＨＥ内部に、半導体層１６が含まれていなくても良い。例えばスリットＳＨＥの幅が狭い場合、ブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５を形成した段階でスリットＳＨＥ内部が埋め込まれても良い。
また、第１方向Ｄ１に沿ってライン形状のコンタクトプラグ（以下、ソース線コンタクトＬＩ）が設けられている。ソース線コンタクトＬＩは、例えば多結晶シリコンで形成される。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層１２に接続され、上面は図示せぬソース線ＳＬに接続される。
次に、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの引き出し部が形成されている領域ＲＢの断面構造について説明する。
図７及び図８に示すように、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬに相当する配線層を貫通してｐ型ウェル１１に達するホールＨＲ（ダミーピラーＤＰ）が設けられている。ホールＨＲの内部は、メモリホールＭＨ及びスリットＳＨＥと同様に、側面にブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５が順に積層されており、内部が半導体層１６により埋め込まれている。すなわち、ダミーピラーＤＰは、メモリピラーＭＰ及びダミーラインＤＳＬ同様に、半導体層１６と、半導体層１６の側面に設けられたブロック絶縁膜１３、電荷蓄積層１４、及びトンネル絶縁膜１５とを含む。
また、図９示すように、コンタクトプラグＣＣの各々は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬのいずれかの引き出し部の上面に接するように設けられている。そして、コンタクトプラグＣＣの上面は図示せぬ上方の配線と接続される。より具体的には、選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３は、それぞれ異なるコンタクトプラグＣＣを介して上方の配線に共通に接続される。選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３、及び選択ゲート線ＳＧＤ１＿０〜ＳＧＤ１＿３も同様である。また、ワード線ＷＬ０〜ＷＬ１５は、それぞれ異なるコンタクトプラグＣＣを介して、異なる上方の配線に接続される。
なお、ダミーピラーＤＰ（ホールＨＲ）の底面はシリコン基板に接していなくても良く、選択ゲート線ＳＧＳを貫通していれば良い。
更に、複数層設けられた選択ゲート線ＳＧＤ及びＳＧＳは、１つのコンタクトプラグＣＣにより共通に接続されても良い。例えば、４層の選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３は、選択ゲート線ＳＧＳ＿１〜ＳＧＳ＿３を貫通して、選択ゲート線ＳＧＳ＿０に達するコンタクトプラグＣＣに接続されることにより、４層の選択ゲート線ＳＧＳ＿０〜ＳＧＳ＿３が１つのコンタクトプラグＣＣに共通に接続されても良い。選択ゲート線ＳＧＤ０＿０〜ＳＧＤ０＿３、及びにＳＧＤ１＿０〜ＳＧＤ１＿３も同様である。
２ メモリセルアレイの形成方法について
次に、メモリセルアレイ１１１の形成方法について図１０乃至図３１を用いて説明する。図１０、図１４、図１７、図２０、図２４、図２５、図２７、及び図２９〜図３１は、図４に示したＩ−Ｉ線に沿った断面図を示しており、図１１、図１５、図１８、及び図２１は、図４に示したＩＩ−ＩＩ線に沿った断面図を示しており、図１２、図１６、図１９、図２２、図２６、及び図２８は、図４に示したＩＩＩ−ＩＩＩ線に沿った断面図を示している。また、図１３及び図１９は、ストリングユニットＳＵ０〜ＳＵ４の平面図を示している。本実施形態では、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳの配線層に相当する構造を、一旦シリコン窒化膜（以下、「ＳｉＮ膜」と呼ぶ）で形成した後、ＳｉＮ膜を除去してタングステン（Ｗ）で埋め込む方法について説明する。なお、シリコン窒化膜に限定されず、構成元素としてシリコンと窒素を含み、Ｓｉ−Ｎ結合を有する絶縁材料、例えばシリコン酸窒化膜が用いられても良い。
まず、図１０〜図１２に示すように、半導体基板１の上面に、複数の絶縁層（例えばＳｉＯ２膜）２０と複数の絶縁層（例えばＳｉＮ膜）２１とを交互に積層し、絶縁層２１による階段部を形成する。より具体的には、まず、半導体基板１上に絶縁層２０を成膜し、その上面に４層の選択ゲート線ＳＧＳ、１６層のワード線ＷＬ、及び４層の選択ゲート線ＳＧＤに相当する２４層の絶縁層２１と絶縁層２０とを交互に積層する。そして、絶縁層２１を用いて前述した選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬによる第１及び第２階段部を形成する。その後、例えば表面を被覆するように絶縁層２０を成膜し、例えばＣＭＰ（chemical mechanical polishing）により表面を平坦化する。
次に、図１３〜図１６に示すように、絶縁層２０の表面にレジスト３０を塗布し、フォトリソグラフィーにより、メモリホールＭＨ、スリットＳＨＥ、及びホールＨＲのマスクパターンを一括して形成する。
次に、図１７〜図１９に示すように、前述のマスクパターンを用いて、ドライエッチングにより、メモリホールＭＨ、スリットＳＨＥ、及びホールＨＲを一括して形成する。その後、レジスト３０はウエット剥離あるいはアッシングにより除去する。
より具体的には、メモリホールＭＨ及びホールＨＲは、ｐ型ウェル１１に達するように開口する。他方でスリットＳＨＥは、選択ゲート線ＳＧＤに相当する最上層の４層の絶縁層２１をストリングユニットＳＵ毎に分離できていれば良く、その溝深さは、ｐ型ウェル１１に達していなくても良い。なお、スリットＳＨＥは、ワード線ＷＬ１５に相当する最上層から５層目の絶縁層２１に達しない深さに形成する方がより好ましい。
なお、スリットＳＨＥの溝幅は、メモリホールＭＨ及びホールＨＲの直径よりも狭くても良い。スリットＳＨＥの溝幅をメモリホールＭＨ及びホールＨＲの直径よりも狭くすると、スリットＳＨＥのエッチングレートは、メモリホールＭＨやホールＨＲのエッチングレートよりも遅くなる。また、例えばメモリホールＭＨ及びホールＨＲと、スリットＳＨＥとでは、ホール形状とスリット形状の違いにより最適なエッチング条件が異なる。このため、ホール形状に最適なエッチング条件でスリットＳＨＥをエッチングすると、スリットＳＨＥのエッチングレートは、メモリホールＭＨ及びホールＨＲのエッチングレートより遅くなる場合がある。これらの影響により、スリットＳＨＥの溝深さをメモリホールＭＨやホールＨＲの深さよりも浅くできる。
次に、図２０〜図２２に示すように、ブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、及び半導体層１６を順次成膜し、メモリホールＭＨ、ホールＨＲ及びスリットＳＨＥを埋め込む。そして、絶縁層２０上に成膜したブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、及び半導体層１６をエッチングあるいはＣＭＰにより除去し、メモリピラーＭＰ、ダミーピラーＤＰ、及びダミーラインＤＳＬを形成する。
次に、図２３及び図２４に示すように、絶縁層（例えばＳｉＯ２膜）２２を成膜し、メモリピラーＭＰ、ダミーピラーＤＰ、及びダミーラインＤＳＬの表面を被覆した後、フォトリソグラフィー技術とエッチング技術を用いて、第２方向Ｄ２における絶縁層２１の端部（側面）が露出するように、第１方向Ｄ１に沿ってスリットＳＬＴを形成する。
次に、図２５及び図２６に示すように、例えば１００〜２００℃程度の燐酸溶液を用いたウエットエッチングにより絶縁層２１（例えばＳｉＮ膜）を除去する。より具体的には、スリットＳＬＴよりエッチング液を浸透させて絶縁層２１をエッチングする。これにより、ストリングユニットＳＵ内に空隙を形成する（以下、「空隙部」と呼ぶ）。このときメモリピラーＭＰ及びダミーピラーＤＰは、空隙部により積層された絶縁層２０が変形することがないように支える柱の役割を果たす。
次に、図２７及び図２８に示すように、例えばＣＶＤ（chemical vapor deposition）によりバリアメタル層２４（例えば窒化チタン（ＴｉＮ））及び金属層２３（例えばタングステン）を成膜し、ストリングユニットＳＵ内の空隙部を埋め込む。このとき、金属層２３の膜厚は、空隙部を埋め込んでスリットＳＬＴは完全に埋め込まない程度の膜厚にする。なお、ここではバリアメタル層２４として窒化チタンを用い、金属層２３としてタングステンを用いた場合について説明したが、これらに限定されず、導電性の材料であれば良い。
次に、図２９に示すように、スリットＳＬＴ内の金属層２３及びバリアメタル層２４をエッチングにより除去する。これにより各配線層の金属層２３及びバリアメタル層２４を配線層毎に分離して、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬを形成する。
次に、図３０に示すように、スリットＳＬＴ内に絶縁層２５（例えばＳｉＯ２膜）によるサイドウォールを形成する。より具体的には、絶縁層２５を成膜後、ドライエッチングにより絶縁層２５のエッチバックを行う。これにより絶縁層２２の表面及びスリットＳＬＴの底部に成膜された絶縁層２５を除去し、スリットＳＬＴの側壁に絶縁層２５によるサイドウォールを形成する。
次に、図３１に示すようにスリットＳＬＴの内部を、例えば半導体層で埋め込む。そして絶縁層２２表面の半導体層を除去することによりソース線コンタクトＬＩを形成する。
３ 本実施形態に係る効果について
本実施形態に係る構成では、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥを同じ材料で埋め込むことができる。より具体的には、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥをブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、及び半導体層１６を用いて同時に埋め込むことができる。よって、メモリピラーＭＰ、ダミーピラーＤＰ、ダミーラインＤＳＬを一括して形成できるため、製造工程数を削減できる。よって、製造期間を短縮でき、製造コストを低減できる。
更に本実施形態では、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥの形成を一括できる。より具体的には、フォトリソグラフィーにより、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥのマスクパターンを一括して形成できる。更には、メモリホールＭＨ、ホールＨＲ、及びスリットＳＨＥを同時にエッチングすることができる。よって製造工程数を削減できる。従って、製造期間を短縮でき、製造コストを低減できる。
４．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板の上方に積層された複数の第１メモリセルトランジスタ(MT@図6)と、複数の第１メモリセルトランジスタの上方に設けられた第１選択トランジスタ(ST1@図6)とを含む第１メモリストリング(115@図6)を備えた第１ストリングユニット(SU0@図6)と、半導体基板の上方に積層された複数の第２メモリセルトランジスタ(MT@図6)と、複数の第２メモリセルトランジスタの上方に設けられた第２選択トランジスタ(ST1@図6)とを含む第２メモリストリング(115@図6)を備えた第２ストリングユニット(SU1@図6)と、同じレイヤに位置する第１及び第２メモリセルトランジスタのゲートに共通に接続するようにして、複数の第１メモリセルトランジスタ及び複数の第２メモリセルトランジスタに接続された複数の第１配線層(WL@図6)と、第１選択トランジスタのゲートに接続された第２配線層(SGD0@図6)と、第２選択トランジスタのゲートに接続され、第２配線層と同じレイヤに位置する第３配線層(SGD1@図6)と、複数の第１配線層と第２及び第３配線層の１つとを貫通し、半導体基板に接する第１ピラー(MP@図6)と、第２及び第３配線層を貫通することなく、複数の第１配線層の少なくとも１つを貫通する第２ピラー(DP@図6)と、第２配線層と第３配線層とを分離する第１ライン(DSL@図6)とを備える。第１ピラー、第２ピラー、及び第１ラインの各々は、半導体層(16@図6, 7)と、半導体層の側面に順に設けられた第１絶縁膜(15@図6, 7)、電荷蓄積層(14@図6, 7)、及び第２絶縁膜(13@図6, 7)とを含む。
上記実施形態を適用することにより、製造コストを低減できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば上記実施形態において、レジスト３０によりマスクパターンを形成したが、フォトリソグラフィーにより絶縁膜あるいは金属膜を用いたハードマスクを形成し、これをマスクパターンとして用いても良い。
例えば上記実施形態において、３つ以上のストリングユニットＳＵがワード線ＷＬ及び選択ゲート線ＳＧＳを共有する構造としても良い。
例えば上記実施形態において、絶縁層２１は、シリコンと窒素を含む絶縁層でなくても良い。絶縁層２０とウエットエッチングによるエッチング選択比が十分に得られる材料であれば良い。更には、ウエットエッチングは、燐酸溶液を用いたウエットエッチングに限定されない。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
１…半導体基板、１０…ｎ型ウェル、１１…ｐ型ウェル、１２…ｎ＋型拡散層、１３、１５、２０、２１、２２、２５…絶縁層、１４…電荷蓄積層、１６…半導体層、２３、２４…金属層、３０…レジスト、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１１５…ＮＡＮＤストリング、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路。

Claims (3)

  1. 半導体基板の第１及び第２領域上に、複数の第１絶縁層と複数の第２絶縁層とを交互に積層する工程と、
    前記第１領域における最上層の第２絶縁層上に、第３絶縁層と第４絶縁層とを順に積層する工程と、
    前記第１領域において、前記複数の第１絶縁層、前記複数の第２絶縁層、前記第３絶縁層、及び前記第４絶縁層を貫通して前記半導体基板に達する第１ホールと、前記第４絶縁層を分離する第１スリットと、前記第２領域において、前記複数の第１絶縁層、前記複数の第２絶縁層、及び前記第３絶縁層を貫通する第２ホールとを一括して形成する工程と、 前記第１ホール、前記第２ホール、及び前記第１スリットの各々の側面に、第１絶縁膜、電荷蓄積層、第２絶縁膜を順に形成する工程と、
    前記第１ホール、前記第２ホール、及び前記第１スリットの各々を半導体層で埋め込む工程と
    を備えることを特徴とする半導体記憶装置の製造方法。
  2. 前記第４絶縁層を形成した後、レジストを塗布し、当該レジストに前記第１ホール、前記第２ホール、及び前記第１スリットのパターンを一括して露光する工程を更に備えることを特徴とする請求項１記載の半導体記憶装置の製造方法。
  3. 前記第１ホール、前記第２ホール、及び前記第１スリットを前記半導体層により埋め込んだ後、前記複数の第２絶縁層及び前記第４絶縁層の側面が露出するように第２スリットを形成する工程と、
    前記複数の第２絶縁層及び前記第４絶縁層をウエットエッチングにより除去する工程と、
    第１金属層により前記複数の第２絶縁層及び前記第４絶縁層が除去された領域を埋め込む工程と
    を更に備えることを特徴とする請求項１または２記載の半導体記憶装置の製造方法。
JP2016013304A 2016-01-27 2016-01-27 半導体記憶装置及びその製造方法 Expired - Fee Related JP6495838B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016013304A JP6495838B2 (ja) 2016-01-27 2016-01-27 半導体記憶装置及びその製造方法
TW105120355A TWI613676B (zh) 2016-01-27 2016-06-28 半導體記憶裝置及其製造方法
CN201610581586.4A CN107017260B (zh) 2016-01-27 2016-07-21 半导体存储装置及其制造方法
US15/233,885 US10020319B2 (en) 2016-01-27 2016-08-10 Semiconductor memory device having pillars on a peripheral region and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016013304A JP6495838B2 (ja) 2016-01-27 2016-01-27 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2017135238A JP2017135238A (ja) 2017-08-03
JP6495838B2 true JP6495838B2 (ja) 2019-04-03

Family

ID=59360891

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016013304A Expired - Fee Related JP6495838B2 (ja) 2016-01-27 2016-01-27 半導体記憶装置及びその製造方法

Country Status (4)

Country Link
US (1) US10020319B2 (ja)
JP (1) JP6495838B2 (ja)
CN (1) CN107017260B (ja)
TW (1) TWI613676B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233062B2 (en) 2019-08-02 2022-01-25 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107958909B (zh) * 2016-10-17 2020-09-22 中芯国际集成电路制造(北京)有限公司 闪存器件及其制造方法
KR20180106727A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20190013025A (ko) * 2017-07-31 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN107731842B (zh) * 2017-08-29 2019-01-29 长江存储科技有限责任公司 一种提高底部选择栅极下氧化物厚度均一性的方法
JP2019057623A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 積層配線構造体及び積層配線構造体の製造方法
US10446573B2 (en) 2017-11-21 2019-10-15 Macronix International Co., Ltd. Semiconductor structure and method for forming the same
JP6980518B2 (ja) * 2017-12-27 2021-12-15 キオクシア株式会社 半導体記憶装置
JP2019165089A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置
JP2019165132A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2019192869A (ja) 2018-04-27 2019-10-31 東芝メモリ株式会社 半導体記憶装置
TWI691050B (zh) * 2018-07-31 2020-04-11 日商東芝記憶體股份有限公司 半導體記憶裝置
JP2020035913A (ja) 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020038930A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体メモリ装置及び半導体メモリ装置の製造方法
JP2020047644A (ja) 2018-09-14 2020-03-26 キオクシア株式会社 半導体装置
JP2020047757A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2022508036A (ja) * 2018-10-24 2022-01-19 長江存儲科技有限責任公司 三次元メモリデバイス
KR102677082B1 (ko) 2018-11-06 2024-06-21 삼성전자주식회사 반도체 장치
CN109686740B (zh) * 2018-11-27 2021-05-11 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2020092141A (ja) * 2018-12-04 2020-06-11 キオクシア株式会社 半導体記憶装置
KR102714410B1 (ko) * 2018-12-07 2024-10-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
KR102460073B1 (ko) * 2018-12-11 2022-10-28 삼성전자주식회사 채널 홀을 갖는 반도체 소자
JP2020136644A (ja) * 2019-02-26 2020-08-31 キオクシア株式会社 半導体記憶装置
KR102723994B1 (ko) * 2019-02-27 2024-10-30 삼성전자주식회사 집적회로 소자
JP2020141008A (ja) * 2019-02-27 2020-09-03 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2020145218A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020150218A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP7102363B2 (ja) * 2019-03-18 2022-07-19 キオクシア株式会社 半導体記憶装置
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2020155624A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
TWI811513B (zh) * 2019-03-20 2023-08-11 日商東芝股份有限公司 半導體晶圓及半導體裝置之製造方法
CN110391251B (zh) * 2019-06-26 2020-09-11 长江存储科技有限责任公司 三维存储器的形成方法
JP2021040028A (ja) * 2019-09-03 2021-03-11 キオクシア株式会社 半導体記憶装置、及び半導体記憶装置の製造方法
JP2021044446A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2021044512A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021048189A (ja) 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021048371A (ja) * 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置
KR102715394B1 (ko) * 2019-11-05 2024-10-11 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102650428B1 (ko) * 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102682345B1 (ko) 2020-01-17 2024-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN111279465B (zh) * 2020-01-21 2021-10-15 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
JP2021136412A (ja) * 2020-02-28 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2021150296A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150413A (ja) 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN111902938A (zh) 2020-06-12 2020-11-06 长江存储科技有限责任公司 具有漏极选择栅极切口的三维存储器器件及其形成和操作方法
CN111886696B (zh) 2020-06-12 2021-09-14 长江存储科技有限责任公司 具有漏极选择栅极切口的三维存储器器件及其形成方法
TWI837494B (zh) * 2020-08-18 2024-04-01 美商應用材料股份有限公司 用於3d nand之選擇閘極隔離
JP2022050076A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置及びその製造方法
CN112382634B (zh) * 2020-11-10 2021-09-03 长江存储科技有限责任公司 半导体器件及其制作方法
JP2022180178A (ja) * 2021-05-24 2022-12-06 キオクシア株式会社 メモリシステム
KR20220167989A (ko) * 2021-06-15 2022-12-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
JP2023036377A (ja) * 2021-09-02 2023-03-14 キオクシア株式会社 半導体記憶装置およびその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US8829589B2 (en) * 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
JP2012204684A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP2013004778A (ja) * 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
US8593869B2 (en) * 2011-07-27 2013-11-26 Micron Technology, Inc. Apparatuses and methods including memory array and data line architecture
US8796778B2 (en) * 2011-12-09 2014-08-05 Micron Technology, Inc. Apparatuses and methods for transposing select gates
JP2013131275A (ja) * 2011-12-22 2013-07-04 Toshiba Corp 不揮発性半導体記憶装置
JP2013254538A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 不揮発性半導体記憶装置
JP2014045128A (ja) * 2012-08-28 2014-03-13 Toshiba Corp 半導体記憶装置及びその製造方法
US9165823B2 (en) * 2013-01-08 2015-10-20 Macronix International Co., Ltd. 3D stacking semiconductor device and manufacturing method thereof
US9111591B2 (en) * 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
JP2014187191A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US8982626B2 (en) * 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
US9343322B2 (en) * 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
KR102154093B1 (ko) * 2014-02-14 2020-09-10 삼성전자주식회사 3차원 반도체 소자
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233062B2 (en) 2019-08-02 2022-01-25 Samsung Electronics Co., Ltd. Semiconductor device
US11637110B2 (en) 2019-08-02 2023-04-25 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
CN107017260A (zh) 2017-08-04
CN107017260B (zh) 2020-11-06
TW201727636A (zh) 2017-08-01
TWI613676B (zh) 2018-02-01
US20170213845A1 (en) 2017-07-27
US10020319B2 (en) 2018-07-10
JP2017135238A (ja) 2017-08-03

Similar Documents

Publication Publication Date Title
JP6495838B2 (ja) 半導体記憶装置及びその製造方法
JP6581012B2 (ja) 半導体記憶装置及びその製造方法
US20240032297A1 (en) Semiconductor memory device
JP6980518B2 (ja) 半導体記憶装置
TWI724338B (zh) 半導體記憶裝置及進行寫入動作之方法
US9437300B2 (en) Semiconductor memory device
JP4856203B2 (ja) 不揮発性半導体記憶装置
US8488378B2 (en) Nonvolatile semiconductor memory device
JP5317742B2 (ja) 半導体装置
US10991713B2 (en) Semiconductor memory device
JP5259242B2 (ja) 三次元積層不揮発性半導体メモリ
JP5044624B2 (ja) 不揮発性半導体記憶装置
JP2020092141A (ja) 半導体記憶装置
US8760925B2 (en) Non-volatile semiconductor memory device
JP2009266946A (ja) 三次元積層不揮発性半導体メモリ
JP2012252740A (ja) 不揮発性半導体記憶装置
JP6506197B2 (ja) 半導体記憶装置
CN110931488A (zh) 半导体存储器
JP6444836B2 (ja) 半導体記憶装置
KR20130076372A (ko) 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
JP2020047850A (ja) 半導体記憶装置
TWI759811B (zh) 記憶體裝置
US9935115B2 (en) Nonvolatile semiconductor storage device and method of manufacturing nonvolatile semiconductor storage device
JP2021052029A (ja) 半導体装置
JP2021028950A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180201

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190307

R150 Certificate of patent or registration of utility model

Ref document number: 6495838

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees