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KR20140075340A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20140075340A
KR20140075340A KR1020120143588A KR20120143588A KR20140075340A KR 20140075340 A KR20140075340 A KR 20140075340A KR 1020120143588 A KR1020120143588 A KR 1020120143588A KR 20120143588 A KR20120143588 A KR 20120143588A KR 20140075340 A KR20140075340 A KR 20140075340A
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KR
South Korea
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pad structures
semiconductor device
films
mask pattern
film
Prior art date
Application number
KR1020120143588A
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English (en)
Inventor
이기홍
피승호
손현수
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Priority to US13/830,617 priority patent/US8748970B1/en
Priority to CN201810949566.7A priority patent/CN109065544B/zh
Priority to CN201310166162.8A priority patent/CN103871994B/zh
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Abstract

반도체 장치는 계단 형태로 패터닝된 제1 적층막들을 포함하고, 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 제1 적층막으로 구성되고 나머지 단들은 2n개의 제1 적층막들로 구성되고, 상호 단차를 갖는 n개의 제1 패드 구조물들, 여기서, n은 1 이상의 자연수임; 계단 형태로 패터닝된 제2 적층막들을 포함하고, 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 제2 적층막으로 구성되고 나머지 단들은 2n개의 제2 적층막들로 구성되고, 상호 단차를 갖는 n개의 제2 패드 구조물들; 및 상기 제1 패드 구조물들과 상기 제2 패드 구조물들 사이에 위치된 셀 구조물을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
여기서, 3차원 비휘발성 메모리 소자는 기판 상에 적층된 워드라인들에 각각 바이어스를 인가하여 원하는 메모리 셀을 구동한다. 따라서, 메모리 소자의 제조시, 적층된 워드라인들의 콘택 영역을 계단 형태로 패터닝하여 각 워드라인의 패드부를 정의한 후, 워드라인들의 패드부마다 콘택 플러그를 연결시킨다. 그러나, 적층된 워드라인들을 계단 형태로 패터닝하기 위해서는 하나의 마스크 패턴을 축소시키면서 식각 공정을 반복해야하기 때문에, 공정이 복잡하고 난이도가 높다는 어려움이 있다. 또한, 메모리 소자 내에서 콘택 영역이 차지하는 면적이 넓기 때문에, 메모리 소자의 집적도를 향상시키는데 어려움이 있다.
본 발명의 실시예는 집적도를 향상시키고 공정을 간소화하는데 적합한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 계단 형태로 패터닝된 제1 적층막들을 포함하고, 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 제1 적층막으로 구성되고 나머지 단들은 2n개의 제1 적층막들로 구성되고, 상호 단차를 갖는 n개의 제1 패드 구조물들, 여기서, n은 1 이상의 자연수임; 계단 형태로 패터닝된 제2 적층막들을 포함하고, 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 제2 적층막으로 구성되고 나머지 단들은 2n개의 제2 적층막들로 구성되고, 상호 단차를 갖는 n개의 제2 패드 구조물들; 및 상기 제1 패드 구조물들과 상기 제2 패드 구조물들 사이에 위치된 셀 구조물을 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 적층막들을 형성하는 단계; 상기 적층막들을 식각하여, 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 적층막으로 구성되고 나머지 단들은 2n개의 적층막들로 구성된 계단 형태를 갖는 적층물을 형성하는 단계, 여기서, n은 1 이상의 자연수임; 및 상기 적층물을 선택적으로 식각하여, 셀 구조물 및 상기 셀 구조물의 일측에 위치되며 상호 단차를 갖는 제1 패드 구조물들 및 상기 셀 구조물의 타측에 위치되며 상호 단차를 갖는 제2 패드 구조물들을 형성하는 단계를 포함할 수 있다.
반도체 장치의 콘택 영역 면적을 감소시켜 집적도를 향상시킬 수 있다. 또한, 반도체 장치의 제조 공정을 간소화하고, 하부 선택 라인, 상부 선택 라인 및 워드라인들의 패드부를 용이하게 형성할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 2a 내지 도 4c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 6a 내지 도 9d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 본 도면에서는 설명의 편의를 위해 셀 구조물 및 패드 구조물만을 도시하였다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 셀 영역(CR) 및 셀 영역(CR)의 양측에 위치된 제1 및 제2 콘택 영역들(CT1-1~CT1-3, CT2-1~CT2-3)이 정의된 기판(미도시됨) 상에 형성된 셀 구조물(C) 및 제1 및 제2 패드 구조물들(P11~P22)을 포함한다.
여기서, 제1 콘택 영역(CT1-1~CT1-3)은 제1 패드 구조물들(P11, P12)이 형성될 영역이다. 예를 들어, 제1 콘택 영역(CT1-1~CT1-3)은 상부 선택 라인의 콘택 영역(CT1-1), 워드라인들의 콘택 영역(CT1-2) 및 하부 선택 라인의 콘택 영역(CT1-3)을 포함할 수 있다. 제2 콘택 영역(CT2-1~CT2-3)은 제2 패드 구조물들(P21, P22)이 형성될 영역이다. 예를 들어, 제2 콘택 영역(CT2-1~CT2-3)은 상부 선택 라인의 콘택 영역(CT2-1), 워드라인들의 콘택 영역(CT2-2) 및 하부 선택 라인의 콘택 영역(CT2-3)을 포함할 수 있다. 또한, 셀 영역(CR)은 셀 구조물(C)이 형성될 영역으로, 제1 및 제2 콘택 영역들(CT1-1~CT1-3, CT2-1, CT2-3)의 사이에 위치될 수 있다.
셀 구조물(C)과 제1 및 제2 패드 구조물들(P11~P22)은 하나의 적층물을 선택적으로 식각하여 형성된다. 따라서, 셀 구조물(C)과 제1 및 제2 패드 구조물들(P11~P22)은 상호 연결된 상태로 형성된다. 본 명세서에서는 설명의 편의상 영역에 따라 적층물을 셀 구조물(C)과 제1 및 제2 패드 구조물들(P11~P22)로 나누어 정의한다.
제1 패드 구조물들(P11, P12)은 제1 적층막들을 포함하고, 셀 구조물(C)의 일측에 연결된다. 예를 들어, 제1 콘택 영역(CT1-1~CT1-3)에는 n개(예를 들어, n=2)의 제1 패드 구조물들(P11, P12)이 형성된다. 여기서, n은 1 이상의 자연수이다. 각 제1 패드 구조물들(P11, P12)에서 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 제1 적층막으로 구성되고, 나머지 단들은 2n(예를 들어, 2n=4) 개의 제1 적층막들로 구성된 계단 형태를 갖는다. 또한, 제1 패드 구조물들(P11~P12)의 나머지 단들 중에서 최상부 및 최하부의 단은 2n(예를 들어, 2n=4)개 이하의 제1 적층막들로 구성될 수 있다.
제2 패드 구조물들(P21, P22)은 제2 적층막들을 포함하며, 셀 구조물(C)의 타측에 연결된다. 특히, 제2 패드 구조물들(P21, P22)은 제1 패드 구조물들(P11, P12)의 맞은 편에 위치된다. 제2 콘택 영역(CR2)에는 n(예를 들어, n=2)개의 제2 패드 구조물들(P21, P22)이 형성된다. 각 제2 패드 구조물들(P21, P22)에서 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 제2 적층막으로 구성되고, 나머지 단들은 2n(예를 들어, 2n=4) 개의 제2 적층막들로 구성된 계단 형태를 갖는다. 또한, 제2 패드 구조물들(P21, P22)의 나머지 단들 중에서 최상부 및 최하부의 단은 2n(예를 들어, 2n=4)개 이하의 제2 적층막들로 구성될 수 있다.
셀 구조물(C)은 셀 영역(CR)에 형성되며, 제1 패드 구조물(P11, P12)과 제2 패드 구조물(P21, P22)의 사이에 위치된다. 셀 구조물(C)은 제3 적층막들을 포함하며, 제3 적층막들을 적층 방향으로 관통하는 채널막들(미도시됨)을 포함할 수 있다.
여기서, 각각의 제1 내지 제3 적층막들은 층간절연막 및 도전막을 포함할 수 있다. 예를 들어, 제1 적층막들은 제1 층간절연막 및 제1 도전막을 포함하고, 제2 적층막들은 제2 층간절연막 및 제2 도전막을 포함하고, 제3 적층막들은 제3 층간절연막 및 제3 도전막을 포함한다. 이러한 경우, 동일한 층에 형성된 제1 내지 제3 도전막들은 상호 연결되고, 동일한 층에 형성된 제1 내지 제3 층간절연막들은 상호 연결된다. 참고로, 제1 내지 제3 도전막들 중 최상부의 적어도 하나의 제1 내지 제3 도전막들은 상부 선택 라인이고, 최하부의 적어도 하나의 제1 내지 제3 도전막들은 하부 선택 라인이고, 나머지 제1 내지 제3 도전막들은 워드라인들일 수 있다.
또한, 제1 및 제2 패드 구조물들(P11~P22)은 셀 구조물(C)과 반대되는 방향으로 신장되는 계단 형태를 갖는다. 즉, 제1 및 제2 패드 구조물들(P11~P22)은 제1 방향(I-I')으로 신장되는 계단 형태를 가지며, 제1 패드 구조물들(P11, P12)과 제2 패드 구조물들(P21, P22)은 서로 반대 방향으로 신장된다.
여기서, 계단 형태로 패터닝된 제1 및 제2 패드 구조물들(P11~P22)의 각 단의 상부면에는 적층막들의 끝단이 노출된다. 본 명세서에서는 각 단의 상부면에 노출된 영역을 적층막의 패드부로 정의한다. 예를 들어, 적층물에 포함된 적층막들 중 최상부의 적어도 하나의 적층막은 상부 선택 라인을 포함하고, 최하부의 적어도 하나의 적층막은 하부 선택 라인을 포함하고, 나머지 적층막들은 워드라인들을 포함하는 경우, 적층된 하부 선택 라인, 워드라인들 및 상부 선택 라인의 끝단마다 패드부가 정의된다.
이를 보다 구체적으로 살펴보면, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 패드 구조물들(P11, P12)은 1층의 단차를 갖고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제2 패드 구조물들(P21, P22)은 1층의 단차를 갖는다. 또한, 맞은 편에 위치된 한 쌍의 제1 패드 구조물과 제2 패드 구조물(P11/P21, P12/P22)은 n(예를 들어, n=2)층의 단차를 갖는다. 따라서, 제1 패드 구조물들(P11, P12)은 상호 비대칭 구조를 갖고, 제2 패드 구조물들(P21, P22)은 상호 비대칭 구도를 가지며, 제1 패드 구조물들(P11, P12)과 제2 패드 구조물들(P21, P22)은 상호 비대칭 구조를 갖는다.
또한, 제1 및 제2 패드 구조물들(P11~P22)에 있어서, 최상부 및 최하부의 적어도 하나의 단은 상호 대칭 계단 형태를 갖고, 나머지 단들은 비대칭 계단 형태를 갖게 된다. 이러한 경우, 대칭 계단 형태를 이용하여 형성된 상부 선택 라인 및 하부 선택 라인의 패드부들은 단차없이 동일한 높이를 갖게 된다. 따라서, 하나의 메모리 블록에 속한 스트링들의 하부 및 상부 선택 트랜지스터들을 용이하게 제어할 수 있다. 또한, 비대칭 계단 형태를 이용하여 형성된 워드라인들의 패드부들은 제1 및 제2 패드 구조물들(P11~P22)에 분산되어 형성되므로, 종래에 비해 콘택 영역의 면적을 감소시킬 수 있다.
참고로, 본 도면에서는 패드부들 간의 단차를 나타내고자, 각 패드부에 식각된 적층막의 수를 기재하였다. 예를 들어, 하부 선택 라인의 콘택 영역(CT1-3, CT2-3)은 13층의 적층막들이 식각되어 하부 선택 라인의 패드부가 정의되고, 상부 선택 라인의 콘택 영역(CT1-1, CT2-1)은 적층막들이 식각되지 않고 상부 선택 라인의 패드부가 정의된다. 또한, 워드라인의 콘택 영역(CT1-2, CT2-2)은 패드 구조물 별로 선택적으로 식각되어 총 12개의 패드부들이 정의된다.
또한, 본 도면에서는 적층물이 14개의 적층막들 포함하는 경우에 대해 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 하나의 스트링에 포함된 선택 트랜지스터들 및 메모리 셀들의 개수에 따라, 하나의 적층물에 포함된 적층막들의 개수는 변경될 수 있다.
도 2a 내지 도 4c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 각 번호의 a도는 레이아웃을 나타내고, 각 번호의 b, c도는 A-A' 또는 B-B' 단면도를 나타낸다.
도 2a 및 도 2b에 도시된 바와 같이, 셀 영역(CR) 및 셀 영역(CR)의 양측에 위치된 제1 및 제2 콘택 영역들(CT1-1~CT1-3, CT2-1~CT2-3)이 정의된 기판(미도시됨) 상에 적층막들(11~36)을 형성한다.
적층막들(11~36) 중 최상부의 적어도 하나의 적층막(36)은 상부 선택 라인을 형성하기 위한 것이고, 최하부의 적어도 하나의 적층막(11)은 하부 선택 라인을 형성하기 위한 것이고, 나머지 적층막들(12~35)은 워드라인들을 형성하기 위한 것일 수 있다.
각 적층막(11~36)은 제1 물질막(1) 및 제2 물질막(2)을 포함할 수 있다. 예를 들어, 상부의 제2 물질막(2)과 하부의 제1 물질막(1)이 하나의 적층막(11~36)을 구성하며, 적층물은 제1 및 제2 물질막들(1, 2)이 교대로 적층된 구조를 가질 수 있다.
여기서, 제1 물질막(1)은 워드라인 또는 선택 라인을 형성하기 위한 것이고, 제2 물질막(2)은 적층된 도전막들을 상호 분리시키기 위한 것이다. 제1 물질막들(1)은 용도에 따라 두께를 달리하여 형성될 수 있는데, 선택 라인용 도전막은 워드라인용 도전막과 동일한 두께로 형성되거나, 상이한 두께, 예를 들어, 두꺼운 두께로 형성될 수 있다.
또한, 제1 물질막(1)과 제2 물질막(2)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 물질막(1)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막(2)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(1)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 물질막(2)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막(1)은 질화막 등의 희생막으로 형성되고, 제2 물질막(2)은 산화막 등의 절연막으로 형성될 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 셀 구조물(C)에 메모리 셀들을 형성하기 위한 공정을 실시할 수 있다. 예를 들어, 셀 구조물(C)을 관통하는 홀들을 형성한 후, 홀들의 내벽에 메모리막을 형성한다. 여기서, 메모리막은 전하차단막, 전하저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다. 또한, 전하저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 트랩막 및 나노 닷 중 적어도 하나를 포함할 수 있다. 참고로, 메모리막은 전하저장막 대신에 상변화 물질막을 포함할 수 있다. 이어서, 메모리막 상에 채널막을 형성한다.
이어서, 적층막들(11~36) 상에 제1 마스크 패턴(37)을 형성한 후, 제1 마스크 패턴(37)을 식각 베리어로 1층의 적층막(36)을 1차 식각한다. 예를 들어, 제1 마스크 패턴(37)은 제1 및 제2 콘택 영역의 일부(CT1-3, CT2-3)를 노출시키도록 형성된다.
여기서, 1차 식각은 비휘발성 메모리 소자의 하부 선택 라인의 패드부를 형성하기 위한 것이다. 따라서, 하나의 스트링이 복수의 하부 선택 트랜지스터들을 포함하는 경우, 하부 선택 라인들의 패드부들을 각각 형성하기 위해, 제1 마스크 패턴(37)을 축소시킨 후 1층의 적층막을 1차 식각하는 공정을 반복 실시할 수 있다.
이어서, 제1 마스크 패턴(37)을 축소시킨 후, 축소된 제1 마스크 패턴(37)을 식각 베리어로 2n(예를 들어, n=2)층의 적층막들(32~35)을 2차 식각한다. 이때, 먼저 식각된 적층막(36)도 함께 식각되어 기존의 단차를 유지하게 된다. 이어서, 제1 마스크 패턴(37)을 축소시킨 후 2n(예를 들어, n=2)층의 적층막들(31~28)을 식각하는 공정을 반복 실시한다.
이어서, 제1 마스크 패턴(37)을 축소시킨 후, 축소된 제1 마스크 패턴(37)을 식각 베리어로 1층의 적층막(12)을 3차 식각한다. 예를 들어, 제1 마스크 패턴(37)은 제1 및 제2 콘택 영역의 일부(CT1-3, CT2-3)를 노출시키도록 형성된다.
여기서, 3차 식각은 비휘발성 메모리 소자의 상부 선택 라인의 패드부를 형성하기 위한 것이다. 따라서, 하나의 스트링이 복수의 상부 선택 트랜지스터들을 포함하는 경우, 상부 선택 라인들의 패드부들을 각각 형성하기 위해, 제1 마스크 패턴(37)을 축소시킨 후 1층의 적층막을 3차 식각하는 공정을 반복 실시할 수 있다.
이와 같이 1차 내지 3차 식각 공정을 실시함으로써, 적층물이 계단 형태로 패터닝되어 하부 선택 라인의 패드부 및 상부 선택 라인의 패드부가 형성된다. 여기서, 1차 내지 3차 식각 단계 중 적어도 하나의 단계는 반복 실시될 수 있다. 단, 워드라인들의 패드부들은 아직 완성되지 않았으며, 후속 공정에 의해 추가 패터닝되어 완성된다.
참고로, 적층물의 각 단은 동일한 폭을 갖거나 상이한 폭을 가질 수 있다. 예를 들어, 후속 공정에 의해 형성되는 콘택 플러그들과 패드부들의 정렬 마진을 고려하여, 하부에 위치된 단일수록 넓은 폭을 가질 수 있다. 제1 마스크 패턴(37)을 축소시킬 때마다, 축소시키는 폭을 감소 또는 증가시킴으로써, 패드부들의 폭을 조절할 수 있다.
도 3a 내지 도 3c에 도시된 바와 같이, 적층물 상에 제2 마스크 패턴(38)을 형성한 후, 제2 마스크 패턴(38)을 식각 베리어로 1층의 적층막(15, 19, 23, 27, 31, 35)을 식각한다. 여기서, 제2 마스크 패턴(38)은 이웃한 제1 패드 구조물들(P11, P12) 간의 단차 및 이웃한 제2 패드 구조물들(P21, P22) 간의 단차를 형성하기 위한 것이다. 따라서, 제2 마스크 패턴(38)은 맞은 편에 위치된 한 쌍의 제1 및 제2 패드 구조물들(P11, P21)을 노출시키면서, 셀 구조물(C), 나머지 제1 및 제2 패드 구조물(P12, P22)을 덮도록 형성될 수 있다. 이해를 돕기 위해, 도 3a의 레이아웃도에 제1 및 제2 패드 구조물들(P11~P22)마다 식각된 적층막의 수를 나타내었다.
여기서, 제2 마스크 패턴(38)은 맞은 편에 위치된 한 쌍의 제1 및 제2 패드 구조물들(P11, P21)의 끝단을 더 덮도록 형성될 수 있다. 여기서, 끝단은 상부 선택 라인의 콘택 영역(CT1-1, CT2-1) 및 하부 선택 라인의 콘택 영역(CT1-3, CT2-3)일 수 있다. 이와 같이, 끝단을 제2 마스크 패턴(38)으로 덮고 식각 공정을 진행함으로써, 이미 형성된 상부 및 하부 선택 라인의 패드부들이 손상되는 것을 방지할 수 있다.
또한, 식각 마진을 확보하기 위하여, 제2 마스크 패턴(38) 중 끝단을 덮는 영역의 폭이 상부 및 하부 선택 라인의 콘택 영역(CT1-1, CT2-1, CT1-3, CT2-3)의 폭보다 큰 값을 갖도록 할 수 있다(도 3a의 화살표 참조). 이러한 경우, 도 3b에 도시된 바와 같이, 적층물의 마지막 단의 적층막(15)이 덜 식각되어 더미 구조물(D)이 형성될 수 있다.
도 4a 내지 도 4c에 도시된 바와 같이, 적층물 상에 제3 마스크 패턴(39)을 형성한 후, 제3 마스크 패턴(39)을 식각 베리어로 n(예를 들어, n=2)층의 적층막들을 식각한다. 여기서, 제3 마스크 패턴(39)은 맞은 편에 위치된 제1 패드 구조물들(P11, P12)과 제2 패드 구조물들(P21, P22) 간의 단차를 형성하기 위한 것이다. 따라서, 제3 마스크 패턴(39)은 제2 패드 구조물들(P21, P22)을 노출시키면서 셀 구조물(C) 및 제1 패드 구조물들(P11, P12)을 덮도록 형성될 수 있다. 또는, 제3 마스크 패턴(39)이 제1 패드 구조물들(P11~P13)을 노출시키도록 형성되는 것도 가능하다.
여기서, 제3 마스크 패턴(39)은 노출된 제1 패드 구조물들(P11, P12) 또는 노출된 제2 패드 구조물들(P21, P22)의 끝단을 더 덮도록 형성될 수 있다. 여기서, 끝단은 상부 선택 라인의 콘택 영역(CT1-1, CT2-1) 및 하부 선택 라인의 콘택 영역(CT1-3, CT2-3)일 수 있다. 이와 같이, 끝단을 제3 마스크 패턴(39)으로 덮고 식각 공정을 진행함으로써, 이미 형성된 상부 및 하부 선택 라인의 패드부들이 손상되는 것을 방지할 수 있다.
또한, 식각 마진을 확보하기 위하여, 제3 마스크 패턴(39) 중 끝단을 덮는 영역의 폭이 상부 및 하부 선택 라인의 콘택 영역(CT1-1, CT2-1, CT1-3, CT2-3)의 폭보다 큰 값을 갖도록 할 수 있다(도 4a의 화살표 참조). 이러한 경우, 도 4b 및 도 4c에 도시된 바와 같이, 적층물의 마지막 단의 적층막(13/14, 14/15)이 덜 식각되어 더미 구조물들(D)이 형성될 수 있다. 더미 구조물들(D)은 제1 및 제2 패드 구조물들(P11~P22)의 나머지 단들 중 최하부의 단의 상부에 위치된다.
이로써, 모든 제1 및 제2 패드 구조물들(P11~P22) 간에 단차가 형성된다. 즉, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 및 제2 패드 구조물들(P11~P22) 뿐만 아니라, 제1 방향(I-I')으로 맞은 편에 위치된 제1 및 제2 패드 구조물들(P11~P22) 간에도 단차가 형성된다.
참고로, 먼저 제3 마스크 패턴(39)을 이용하여 맞은 편에 위치된 제1 및 제2 패드 구조물들(P11~P22) 간에 단차를 형성한 후에, 제2 마스크 패턴(38)을 이용하여 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 및 제2 패드 구조물들(P11~P22) 간에 단차를 형성하는 것도 가능하다.
이로써, 상호 비대칭의 계단 형태를 갖는 제1 및 제2 패드 구조물들(P11~P22)이 형성된다. 특히, 워드라인용 적층막들(12~35)은 비대칭 계단 형태를 갖고, 하부 선택 라인용 적층막(11) 및 상부 선택 라인용 적층막(36)은 대칭 계단 형태를 갖는 제1 및 제2 패드 구조물들(P11~P22)을 형성할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 메모리 셀들을 형성하기 위한 추가 공정을 실시할 수 있다. 이하, 제1 물질막(1) 및 제2 물질막(2)의 종류에 따라, 추가로 실시되는 공정들에 대해 설명하도록 한다.
일 예로, 제1 물질막(1)은 도전막으로 형성되고 제2 물질막(2)은 절연막으로 형성될 수 있다. 이러한 경우, 적층막들(11~36)을 관통하는 적어도 하나의 슬릿을 형성한 후, 슬릿에 의해 노출된 제1 물질막들(1)을 실리사이드화한다. 이어서, 슬릿 내에 절연막을 매립한다. 이때, 절연막의 증착 방식에 따라 슬릿 내에 에어 갭을 형성하는 것도 가능하다.
다른 예로, 제1 물질막(1)은 도전막으로 형성되고 제2 물질막(2)은 희생막으로 형성될수 있다. 이러한 경우, 적층막들(11~36)을 관통하는 적어도 하나의 슬릿을 형성한 후, 슬릿들 내에 노출된 제2 물질막들(2)을 제거한다. 이어서, 제2 물질막들(2)이 제거된 영역들 및 슬릿 내에 절연막을 매립한다. 이때, 절연막의 증착 방식에 따라 제2 물질막들(2)이 제거된 영역 또는 슬릿 내에 에어 갭을 형성하는 것도 가능하다.
또 다른 예로, 제1 물질막(1)은 희생막으로 형성되고 제2 물질막(2)은 절연막으로 형성될 수 있다. 이러한 경우, 적층막들(11~36)을 관통하는 적어도 하나의 슬릿을 형성한 후, 슬릿 내에 노출된 제1 물질막들(1)을 제거한다. 이어서, 제1 물질막들(1)이 제거된 영역들 내에 텅스텐(W) 등의 도전막을 채워 워드라인, 선택 라인등을 형성한다. 이어서, 슬릿 내에 절연막(40)을 매립한다. 이때, 절연막의 증착 방식에 따라 슬릿 내에 에어 갭을 형성하는 것도 가능하다.
전술한 바와 같은 방법에 따르면, 2n(예를 들어, 2n=4)층이 하나의 단을 구성하는 계단 형태로 적층물을 패터닝하므로, 종래에 비해 패드부 형성 공정을 간소화할 수 있다. 또한, 하부 선택 라인 및 상부 선택 라인의 패드부를 대칭 형태로 형성한 후에 워드라인들의 콘택부들을 비대칭 형태로 형성함으로써, 좁은 면적 내에 효율적으로 콘택부들을 형성할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 본 도면에서는 설명의 편의를 위해 셀 구조물 및 패드 구조물만을 도시하였다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 장치는 셀 영역(CR)에 위치된 셀 구조물(C)과 제1 및 제2 콘택 영역들(CT1-1~CT1-3, CT2-1~CT2-3)에 위치된 제1 및 제2 패드 구조물들(P11~P23)을 포함한다. 여기서, 제1 콘택 영역(CT1-1~CT1-3)에 n(예를 들어, n=3)개의 제1 패드 구조물들(P11~P13)이 위치되고, 제2 콘택 영역(CT2-1~CT2-3)에 n(예를 들어, n=3)개의 제2 패드 구조물들(P21~P23)이 위치된다. 또한, 각각의 제1 및 제2 패드 구조물들(P11~P23)에서 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 적층막으로 구성되고, 나머지 단들은 2n(예를 들어, 2n=6) 개의 적층막들로 구성된 계단 형태를 갖는다. 또한, 각각의 제1 및 제2 패드 구조물들(P11~P23)의 나머지 단들 중에서 최상부 및 최하부의 단은 2n(예를 들어, 2n=6)개 이하의 적층막들로 구성될 수 있다.
예를 들어, 하부 선택 라인의 콘택 영역(CT1-3, CT2-3)은 19층의 적층막들이 식각되어 하부 선택 라인의 패드부가 정의되고, 상부 선택 라인의 콘택 영역(CT1-1, CT2-1)은 적층막들이 식각되지 않고 상부 선택 라인의 패드부가 정의된다. 또한, 워드라인의 콘택 영역(CT1-2, CT2-2)은 패드 구조물 별로 선택적으로 식각되어 총 18개의 패드부들이 정의된다.
도 6a 내지 도 9d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 각 번호의 a도는 레이아웃을 나타내고, 각 번호의 b, c 및 d 도는 A-A', B-B' 또는 C-C' 단면도를 나타낸다.
도 6a 및 도 6b에 도시된 바와 같이, 셀 영역(CR) 및 셀 영역(CR)의 양측에 위치된 제1 및 제2 콘택 영역들(CT1-1~CT1-3, CT2-1~CT2-3)이 정의된 기판(미도시됨) 상에 적층막들(61~86)을 형성한다.
이어서, 적층막들(61~86) 상에 제1 마스크 패턴(87)을 형성한 후, 제1 마스크 패턴(87)을 식각 베리어로 1층의 적층막(86)을 1차 식각한다. 이어서, 제1 마스크 패턴(87)을 축소시킨 후, 축소된 제1 마스크 패턴(87)을 식각 베리어로 2n(예를 들어, n=3)층의 적층막들(83~85)을 2차 식각한다. 이어서, 제1 마스크 패턴(87)을 축소시킨 후, 축소된 제1 마스크 패턴(87)을 식각 베리어로 1층의 적층막(62)을 3차 식각한다. 이로써, 상부 및 하부 선택 라인들의 패드부들이 정의된다.
도 7a 내지 도 7c에 도시된 바와 같이, 적층물 상에 제2 마스크 패턴(88)을 형성한 후, 제2 마스크 패턴(88)을 식각 베리어로 1층의 적층막(85)을 식각한다. 이를 통해, 제1 및 제2 패드 구조물들(P11/P12, P21/P22) 간에 1층의 단차가 형성된다.
여기서, 제2 마스크 패턴(88)은 맞은 편에 위치된 한 쌍의 제1 및 제2 패드 구조물들(P11, P21)을 노출시키면서, 셀 구조물(C), 나머지 제1 및 제2 패드 구조물(P12, P13, P22, P23)을 덮도록 형성될 수 있다. 참고로, 제2 마스크 패턴(88)은 맞은 편에 위치된 한 쌍의 제1 및 제2 패드 구조물들(P11, P21)의 끝단을 더 덮도록 형성될 수 있다.
또한, 제2 마스크 패턴(88) 중 끝단을 덮는 영역의 폭이 상부 및 하부 선택 라인의 콘택 영역(CT1-1, CT2-1, CT1-3, CT2-3)의 폭보다 큰 값을 갖도록 함으로써, 적층물의 마지막 단의 적층막(67)이 덜 식각되어 더미 구조물(D)이 형성될 수 있다.
도 8a 내지 도 8d에 도시된 바와 같이, 맞은 편에 위치된 한 쌍의 제1 및 제2 패드 구조물들(P12, P22)이 더 노출되도록 제2 마스크 패턴(88)을 제2 방향(Ⅱ-Ⅱ')으로 축소시킨 후, 축소된 제2 마스크 패턴(88A)을 식각 베리어로 1층의 적층막(84, 85)을 식각한다.
이로써, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 패드 구조물들(P11~P13) 간에 1층의 단차가 형성되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제2 패드 구조물들 (P21~P23) 간에 1층의 단차가 형성된다. 여기서, 제2 마스크 패턴(88A)의 축소 및 식각 공정은 하나의 콘택 영역에 위치된 패드 구조물들(P11/P12/P13, P21/P22/P23) 간에 모두 단차가 형성될 때까지 반복된다. 예를 들어, 각각의 제1 및 제2 콘택 영역들(CT1-1~CT1-3, CT2-1~CT2-3)이 n개의 제1 또는 제2 패드 구조물들(P11~P23)을 포함하는 경우, 제2 마스크 패턴(88A)을 축소시키면서 식각 공정을 n-1회 실시한다.
참고로, 제2 마스크 패턴(88A)을 축소시키는 대신에 새로운 마스크 패턴을 형성하여 식각 공정을 반복하는 것도 가능하다.
도 9a 내지 도 9d에 도시된 바와 같이, 적층물 상에 제3 마스크 패턴(89)을 형성한 후, 제3 마스크 패턴(89)을 식각 베리어로 n(예를 들어, n=3)층의 적층막들을 식각한다. 여기서, 제3 마스크 패턴(89)은 제2 패드 구조물들(P21~P23)을 노출시키면서 셀 구조물(C) 및 제1 패드 구조물들(P11~P13)을 덮도록 형성될 수 있다.
참고로, 제3 마스크 패턴(89)은 노출된 제2 패드 구조물들(P21~P23)의 끝단을 더 덮도록 형성될 수 있다. 또한, 제3 마스크 패턴(39) 중 끝단을 덮는 영역의 폭이 상부 및 하부 선택 라인의 콘택 영역(CT1-1, CT2-1, CT1-3, CT2-3)의 폭보다 큰 값을 갖도록 함으로써, 적층물의 마지막 단의 적층막(65~67)이 덜 식각되어 더미 구조물들(D)이 형성될 수 있다.
이로써, 모든 제1 및 제2 패드 구조물들(P11~P23) 간에 단차가 형성된다.
참고로, 본 명세서에서는 적층물에 포함된 단들의 일부가 4개 또는 6개의 적층막들을 포함하는 경우에 대해 설명하였는데, 이는 일 실시예일 뿐 본 발명이 이에 한정되는 것은 아니다. 적층물에 포함된 단들의 일부는 2n개의 적층막들을 포함할 수 있으며, 예를 들어, 2개 또는 8개 이상의 적층막들을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 가질 수 있다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 10을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
P11~P13: 제1 패드 구조물들 P21~P23: 제2 패드 구조물들
C: 셀 구조물 CR: 셀 영역
CT1-1~CT1-3: 제1 콘택 영역 CT2-1~CT2-3: 제2 콘택 영역
11~36, 61~85: 적층막들 37, 87: 제1 마스크 패턴
38, 88: 제2 마스크 패턴 39, 89: 제3 마스크 패턴

Claims (21)

  1. 계단 형태로 패터닝된 제1 적층막들을 포함하고, 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 제1 적층막으로 구성되고 나머지 단들은 2n개의 제1 적층막들로 구성되고, 상호 단차를 갖는 n개의 제1 패드 구조물들, 여기서, n은 1 이상의 자연수임;
    계단 형태로 패터닝된 제2 적층막들을 포함하고, 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 제2 적층막으로 구성되고 나머지 단들은 2n개의 제2 적층막들로 구성되고, 상호 단차를 갖는 n개의 제2 패드 구조물들; 및
    상기 제1 패드 구조물들과 상기 제2 패드 구조물들 사이에 위치된 셀 구조물
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    맞은 편에 위치된 상기 제1 및 제2 패드 구조물들은 n층의 단차를 갖는
    반도체 장치.
  3. 제1항에 있어서,
    이웃한 상기 제1 패드 구조물들은 1층의 단차를 갖고, 이웃한 상기 제2 패드 구조물들은 1층의 단차를 갖는
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 패드 구조물들의 상기 최상부의 적어도 하나의 단은 상부 선택 라인의 패드부이고, 상기 최하부의 적어도 하나의 단은 하부 선택 라인의 패드부이고, 상기 나머지 단들은 워드라인들의 패드부들인
    반도체 장치.
  5. 제1항에 있어서,
    각각의 상기 제1 패드 구조물들의 상기 나머지 단들 중 최상부 또는 최하부의 단은 2n개 이하의 상기 제1 적층막들로 구성되고, 상기 제2 패드 구조물들의 상기 나머지 단들 중 최상부 또는 최하부의 단은 2n개 이하의 제2 적층막들로 구성되는
    반도체 장치.
  6. 제1항에 있어서,
    제1 및 제2 패드 구조물들의 나머지 단들 중 최하부의 단의 상부에 위치된 적어도 하나의 더미 구조물
    을 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 패드 구조물들은 상기 셀 구조물의 위치와 반대되는 방향으로 신장되는 계단 형태를 갖는
    반도체 장치.
  8. 제1항에 있어서,
    상기 셀 구조물은,
    제3 적층막들; 및
    상기 제3 적층막들을 관통하는 채널막을 포함하는
    반도체 장치.
  9. 제8항에 있어서,
    각각의 상기 제1 적층막들은 제1 층간절연막 및 제1 도전막을 포함하고, 각각의 상기 제2 적층막들은 제2 층간절연막 및 제2 도전막을 포함하고, 각각의 상기 제3 적층막들은 제3 층간절연막 및 제3 도전막을 포함하는
    반도체 장치.
  10. 제9항에 있어서,
    동일한 층에 형성된 상기 제1 내지 제3 도전막들은 상호 연결되고, 동일한 층에 형성된 상기 제1 내지 제3 층간절연막들을 상호 연결된
    반도체 장치.
  11. 제9항에 있어서,
    최상부의 적어도 하나의 제1 내지 제3 도전막들은 상부 선택 라인이고, 최하부의 적어도 하나의 제1 내지 제3 도전막들은 하부 선택 라인이고, 나머지 제1 내지 제3 도전막들은 워드라인들인
    반도체 장치.
  12. 제9항에 있어서,
    상기 제1 내지 제3 층간절연막들은 동일한 물질로 형성되고, 상기 제1 내지 제3 도전막들은 동일한 물질로 형성되는
    반도체 장치.
  13. 적층막들을 형성하는 단계;
    상기 적층막들을 식각하여, 최상부의 적어도 하나의 단 및 최하부의 적어도 하나의 단은 하나의 적층막으로 구성되고 나머지 단들은 2n개의 적층막들로 구성된 계단 형태를 갖는 적층물을 형성하는 단계, 여기서, n은 1 이상의 자연수임; 및
    상기 적층물을 선택적으로 식각하여, 셀 구조물 및 상기 셀 구조물의 일측에 위치되며 상호 단차를 갖는 제1 패드 구조물들 및 상기 셀 구조물의 타측에 위치되며 상호 단차를 갖는 제2 패드 구조물들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    맞은 편에 위치된 상기 제1 및 제2 패드 구조물들은 n층의 단차를 갖는
    반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 적층물을 형성하는 단계는,
    상기 적층막들의 상부에 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각베리어로 1층의 상기 적층막을 1차 식각하는 단계;
    상기 제1 마스크 패턴을 축소시킨 후, 축소된 상기 제1 마스크 패턴을 식각 베리어로 2n층의 상기 적층막들을 2차 식각하는 단계; 및
    상기 제1 마스크 패턴을 축소시킨 후, 축소된 상기 제1 마스크 패턴을 식각 베리어로 1층의 상기 적층막을 3차 식각하는 단계를 포함하고,
    상기 1차 내지 3차 식각 단계 중 적어도 하나의 단계를 반복 실시하는
    반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 및 제2 패드 구조물들을 형성하는 단계는,
    맞은 편에 위치된 한 쌍의 제1 및 제2 패드 구조물들을 노출시키면서, 상기 셀 구조물, 나머지 제1 및 제2 패드 구조물 및 상기 맞은 편에 위치된 한 쌍의 제1 및 제2 패드 구조물들의 끝단을 덮는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각 베리어로 1층의 상기 적층막을 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 및 제2 패드 구조물들을 형성하는 단계는,
    상기 제2 패드 구조물들을 노출시키면서 상기 셀 구조물, 상기 제1 패드 구조물들 및 상기 제2 패드 구조물들의 끝단을 덮는 제3 마스크 패턴을 형성하는 단계; 및
    상기 제3 마스크 패턴을 식각 베리어로 n층의 상기 적층막들을 식각하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 n이 3 이상의 자연수일 경우, 맞은 편에 위치된 한 쌍의 제1 및 제2 패드 구조물들이 더 노출되도록 상기 제2 마스크 패턴을 축소시킨 후, 축소된 상기 제2 마스크 패턴을 식각 베리어로 1층의 상기 적층막을 식각하는 단계를 반복 실시하는
    반도체 장치의 제조 방법.
  19. 제16항 또는 제17항에 있어서,
    상기 제1 및 제2 패드 구조물들의 끝단은 하부 선택 라인 또는 상부 선택 라인의 콘택 영역들인
    반도체 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 제1 및 제2 패드 구조물들의 끝단을 덮는 상기 제2 및 제3 마스크 패턴들의 폭은 상기 콘택 영역들의 폭과 동일하거나 그보다 큰 값을 갖는
    반도체 장치의 제조 방법.
  21. 제16항에 있어서,
    상기 제1 및 제2 패드 구조물들의 끝단을 덮는 상기 제2 및 제3 마스크 패턴들의 폭이 상기 콘택 영역들의 폭보다 큰 값을 갖는 경우, 상기 제3 마스크 패턴을 식각 베리어로 n층의 상기 적층막들을 식각하는 단계는, 상기 제1 및 제2 패드 구조물들의 나머지 단들 중 최하부의 단의 상부에 위치된 적어도 하나의 더미 구조물을 형성하는
    반도체 장치의 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190514B2 (en) 2012-11-16 2015-11-17 SK Hynix Inc. Three-dimensional non-volatile memory device
KR20160044992A (ko) * 2014-10-16 2016-04-26 매크로닉스 인터내셔널 컴퍼니 리미티드 콘택 개구 식각 윈도우들을 위한 lc 모듈 레이아웃 배치
KR20180073045A (ko) * 2016-12-22 2018-07-02 삼성전자주식회사 수직형 반도체 소자
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
CN108987111A (zh) * 2017-06-01 2018-12-11 三星电机株式会社 电容器
KR20190128895A (ko) * 2018-05-09 2019-11-19 삼성전자주식회사 수직형 메모리 장치

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150139357A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US10319735B2 (en) 2015-09-10 2019-06-11 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US10381361B2 (en) 2015-09-10 2019-08-13 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
US10446437B2 (en) 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
KR20180072915A (ko) * 2016-12-21 2018-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
CN106847822B (zh) * 2017-03-08 2018-11-16 长江存储科技有限责任公司 3d nand存储器件、制造方法以及台阶校准方法
KR102342552B1 (ko) 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
CN108630528A (zh) * 2017-03-23 2018-10-09 旺宏电子股份有限公司 非对称阶梯结构及其制造方法
TWI645548B (zh) * 2017-04-07 2018-12-21 旺宏電子股份有限公司 多層元件的邊緣結構及其製造方法
US10192824B2 (en) 2017-04-10 2019-01-29 Macronix International Co., Ltd. Edge structure for multiple layers of devices, and method for fabricating the same
CN107818983B (zh) * 2017-08-25 2020-05-12 长江存储科技有限责任公司 一种标记图形及其形成方法
US11764062B2 (en) * 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
WO2020000306A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
CN109075173B (zh) 2018-06-28 2019-09-03 长江存储科技有限责任公司 形成用于三维存储器件双侧布线的阶梯结构的方法
WO2020029216A1 (en) * 2018-08-10 2020-02-13 Yangtze Memory Technologies Co., Ltd. Multi-division 3d nand memory device
KR102636958B1 (ko) * 2019-02-26 2024-02-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
JP7134901B2 (ja) * 2019-03-04 2022-09-12 キオクシア株式会社 半導体記憶装置の製造方法
WO2021127974A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. 3d nand memory device and method of forming the same
WO2021127980A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
WO2021189189A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111430352A (zh) * 2020-04-08 2020-07-17 长江存储科技有限责任公司 一种三维存储器及其制造方法
CN118870828A (zh) * 2020-07-27 2024-10-29 长江存储科技有限责任公司 用于三维存储器中的字线触点的阶梯结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307338B1 (en) * 2004-07-26 2007-12-11 Spansion Llc Three dimensional polymer memory cell systems
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
FR2938970A1 (fr) * 2008-11-26 2010-05-28 St Microelectronics Rousset Procede pour empiler et interconnecter des circuits integres
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8476749B2 (en) * 2009-07-22 2013-07-02 Oracle America, Inc. High-bandwidth ramp-stack chip package
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR101096199B1 (ko) * 2009-09-07 2011-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR20110042619A (ko) 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8541819B1 (en) * 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
KR20110111809A (ko) * 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
KR101713228B1 (ko) * 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
JP2012059966A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20130130480A (ko) * 2012-05-22 2013-12-02 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 형성 방법
KR20140008622A (ko) 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190514B2 (en) 2012-11-16 2015-11-17 SK Hynix Inc. Three-dimensional non-volatile memory device
KR20160044992A (ko) * 2014-10-16 2016-04-26 매크로닉스 인터내셔널 컴퍼니 리미티드 콘택 개구 식각 윈도우들을 위한 lc 모듈 레이아웃 배치
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
US10482964B2 (en) 2016-01-08 2019-11-19 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
US10878908B2 (en) 2016-01-08 2020-12-29 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR20180073045A (ko) * 2016-12-22 2018-07-02 삼성전자주식회사 수직형 반도체 소자
CN108987111A (zh) * 2017-06-01 2018-12-11 三星电机株式会社 电容器
CN108987111B (zh) * 2017-06-01 2020-08-14 三星电机株式会社 电容器
KR20190128895A (ko) * 2018-05-09 2019-11-19 삼성전자주식회사 수직형 메모리 장치
US11991883B2 (en) 2018-05-09 2024-05-21 Samsung Electronics Co., Ltd. Vertical memory device

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