CN103022123B - 超级结半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种超级结半导体器件，包括形成于外延层中的交替排列的第一导电类型薄层和第二导电类型薄层，外延层的中间段的掺杂浓度较低，能够保证器件最高的电场发生在外延层的低浓度的中间段区域，从而能使器件在感性负载情况下关断时的击穿定位于外延层的低浓度的中间段中，能提高器件耐电流冲击能力的一致性。本发明还公开了一种超级结半导体器件的制造方法，能大大简化P型薄层或N型薄层的变化的杂质浓度的加工工艺，能减少制造工艺的复杂性，从而降低制造成本。

Description

超级结半导体器件及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超级结半导体器件；本发明还涉及一种超级结半导体器件的制造方法。

背景技术

超级结结构的半导体器件通过利用P/N薄层交替排列的结构来代替现有VDMOS中的漂移区，对NMOS器件，漂移区为N型漂移区；对PMOS器件，漂移区为P型漂移区。P/N薄层技术结合现有VDMOS工艺，就可以制作得到超级结结构的MOSFET，它能在反向击穿电压与现有VDMOS一致的情况下，通过使用低电阻率的外延层，使器件的导通电阻大幅降低。该P/N薄层中P型和N型杂质的载流子分布以及它们的匹配会影响器件的特性包括其反向击穿电压和电流处理能力。一般器件设计中都采用使交替的P/N薄层中达到最佳的电荷平衡以得到器件的最大的反向击穿电压，但这样的条件下器件的反向击穿可能发生在N区也可能发生在P区，发生的纵向位置也容易发生变化，从而使器件的电流处理能力和可靠性的一致性变差。为了改善上述击穿位置易变化的问题，以超级结NMOS器件为例，现有技术一般会采用变化的P型杂质浓度，特别是采用一种顶部P型杂质浓度高、底部浓度低的P型薄层，而且浓度的变化在沿硅片表面垂直的方向是单调的。这样的杂质分布，对于利用沟槽工艺之后填充P型硅形成的P型薄层，变化的P型杂质浓度，特别是三段以上的P型杂质浓度的生产重复性成为问题。

发明内容

本发明所要解决的技术问题是提供一种超级结半导体器件，能够将器件的反向击穿位置定位于外延层的中段区间，从而能提高器件耐电流冲击能力的一致性。为此，本发明还提供一种超级结器件的制造方法，能减少制造工艺的复杂性，从而降低制造成本。

为解决上述技术问题，本发明提供一种超级结半导体器件，形成于第一导电类型的基片上，所述基片上形成有第一导电类型的外延层，超级结半导体器件包括形成于所述外延层中的交替排列的第一导电类型薄层和第二导电类型薄层。

所述外延层由形成于所述基片上的第一外延层、第二外延层和第三外延层组成，所述第一外延层、所述第二外延层和所述第三外延层由下往上依次形成于所述基片上、并都具有第一导电类型。

在所述外延层中形成有沟槽，所述沟槽的底部穿过所述第二外延层进入到所述第一外延层中、且所述沟槽底部不和所述基片接触。

所述第二导电类型薄层由填充于所述沟槽中的第二导电类型硅组成，相邻所述沟槽间的所述外延层组成所述第一导电类型薄层。

所述第一外延层的掺杂浓度为C₁，所述第二外延层的掺杂浓度为C₂，所述第三外延层的掺杂浓度为C₃，所述第二导电类型薄层的掺杂浓度为C_p；所述沟槽的顶部宽度为W₁，相邻所述沟槽的顶部间距为S₁。

其中，C₁和C₃的差异小于正负30％；C₂＜C₁/2，C₂＜C₃/2；S₁C₁/W₁≤C_p≤(S₁C₁/W₁)×1.5。

进一步的改进是，C₁＝C₃，C₂＜C₁/4。

进一步的改进是，C_p＝(S₁C₁/W₁)×1.5。

进一步的改进是，所述沟槽的侧壁为垂直结构、或所述沟槽的侧壁为倾斜结构。

进一步的改进是，所述沟槽的底部为平坦结构、或所述沟槽的底部为具有弯曲弧度的结构。

进一步的改进是，所述超级结半导体器件为超级结NMOS器件，所述第一导电类型为N型，所述第二导电类型为P型，所述第一导电类型薄层为N型薄层、所述第二导电类型薄层为P型薄层、所述第二导电类型硅为P型硅；或者，所述超级结半导体器件为超级结PMOS器件，所述第一导电类型为P型，所述第二导电类型为N型，所述第一导电类型薄层为P型薄层、所述第二导电类型薄层为N型薄层、所述第二导电类型硅为N型硅。

为解决上述技术问题，本发明提供一种超级结半导体器件的制造方法，采用如下步骤形成超级结半导体器件的交替排列的第一导电类型薄层和第二导电类型薄层：

步骤一、在第一导电类型的基片上形成第一导电类型的第一外延层，所述第一外延层的掺杂浓度为C₁。

步骤二、在所述第一外延层上形成第一导电类型的第二外延层，所述第二外延层的掺杂浓度为C₂。

步骤三、在所述第二外延层上形成第一导电类型的第三外延层，所述第三外延层的掺杂浓度为C₃；所述第一外延层、所述第二外延层和所述第三外延层组成第一导电类型的外延层。

步骤四、在所述第三外延层上淀积氧化膜，进行光刻刻蚀形成沟槽；所述沟槽的底部穿过所述第二外延层进入到所述第一外延层中、且所述沟槽底部不和所述基片接触；所述沟槽的顶部宽度为W₁，相邻所述沟槽的顶部间距为S₁。

步骤五、在所述沟槽中填充第二导电类型硅并将所述沟槽完全填满；所述第二导电类型硅的掺杂浓度为C_p。

步骤六、利用回刻或化学机械研磨将所述外延层表面的所述第二导电类型硅和所述氧化膜去除，最后在所述外延层中形成交替排列的第一导电类型薄层和第二导电类型型薄层；所述第二导电类型薄层由填充于所述沟槽中的所述第二导电类型硅组成，相邻所述沟槽间的所述外延层组成所述第一导电类型薄层；其中，C₁和C₃的差异小于正负30％；C₂＜C₁/2，C₂＜C₃/2；S₁C₁/W₁≤C_p≤(S₁C₁/W₁)×1.5。

进一步的改进是，C₁＝C₃，C₂＜C₁/4。

进一步的改进是，C_p＝(S₁C₁/W₁)×1.5。

进一步的改进是，所述超级结半导体器件为超级结NMOS器件，所述第一导电类型为N型，所述第二导电类型为P型，所述第一导电类型薄层为N型薄层、所述第二导电类型薄层为P型薄层、所述第二导电类型硅为P型硅；或者，所述超级结半导体器件为超级结PMOS器件，所述第一导电类型为P型，所述第二导电类型为N型，所述第一导电类型薄层为P型薄层、所述第二导电类型薄层为N型薄层、所述第二导电类型硅为N型硅。

本发明通过在由外延层形成的P型薄层或N型薄层中形成一个具有较低掺杂浓度的中间段，能够保证最高的电场发生在外延层的低浓度的中间段区域，从而能使器件在感性负载情况下关断时的击穿定位于外延层的低浓度的中间段中，能提高器件耐电流冲击能力的一致性。本发明方法能大大简化P型薄层或N型薄层的变化的杂质浓度的加工工艺，能减少制造工艺的复杂性，从而降低制造成本。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例超级结半导体器件单元示意图；

图2A-图10分别为本发明实施例超级结半导体器件的TCAD模拟图一至九。

具体实施方式

如图1所示，是本发明实施例超级结半导体器件单元示意图。本发明实施例超级结半导体器件为方向击穿电压为600V的超级结NMOS器件，形成于N型的基片1上，所述基片1的电阻率为0.001欧姆·厘米～0.005欧姆·厘米。

所述基片1上形成有N型的外延层，超级结半导体器件包括形成于所述外延层中的交替排列的N型薄层和P型薄层。

所述外延层由形成于所述基片1上的第一外延层21、第二外延层22和第三外延层23组成，所述第一外延层21、所述第二外延层22和所述第三外延层23由下往上依次形成于所述基片1上、并都具有N型掺杂。

在所述外延层中形成有沟槽3，所述沟槽3的底部穿过所述第二外延层22进入到所述第一外延层21中、且所述沟槽3底部不和所述基片1接触。所述沟槽3的侧壁为垂直结构、或所述沟槽3的侧壁为倾斜结构。所述沟槽3的底部为平坦结构、或所述沟槽3的底部为具有弯曲弧度的结构。

所述P型薄层由填充于所述沟槽3中的P型硅4组成，相邻所述沟槽3间的所述外延层组成所述N型薄层。

所述第一外延层21的掺杂浓度为C₁，所述第一外延层21的厚度为t3+t4，厚度t4为所述沟槽3底部和所述基片1相隔的距离。

所述第二外延层22的掺杂浓度为C₂，所述第二外延层22的厚度为t2。

所述第三外延层23的掺杂浓度为C₃，所述第三外延层23的厚度为t1。

所述P型薄层的掺杂浓度为C_p；所述沟槽3的顶部宽度为W₁，相邻所述沟槽3的顶部间距为S₁。

其中，C₁和C₃的差异小于正负30％；C₂＜C₁/2，C₂＜C₃/2；S₁C₁/W₁≤C_p≤(S₁C₁/W₁)×1.5。更优选择为，C₁＝C₃，C₂＜C₁/4。Cp＝(S1C1/W1)×1.5。

本发明实施例选择一个具体值为：

所述第一外延层21的掺杂杂质为As、杂质的浓度C₁＝1E15CM^-3，厚度t3＝25微米。

所述第二外延层22的掺杂杂质为As、杂质的浓度C₂＝2E14CM^-3，厚度t2＝5微米。

所述第三外延层23的掺杂杂质为As、杂质的浓度C₃＝1E15CM^-3，厚度t1＝15微米。

本发明实施例超级结半导体器件还包括：

P阱7，形成于所述P型薄层上方并延伸到所述N型薄层中。

栅氧5和多晶硅栅6，由下往上依次形成于所述第三外延层23上，并覆盖延伸到所述N型薄层中的所述P阱7。

源区8，由形成于所述P阱7中的N+掺杂区组成。

层间介质膜9，包覆于所述多晶硅栅6四周。

接触孔10，为在所述层间介质膜9中形成的开孔，用于引出器件的正面电极。

P+接触注入层11，形成于所述接触孔10的下方，用于和所述P阱7相接触。

源极12、背栅电极(未图示)、栅极(未图示)。

漏极14，形成于所述基片1的背面。

对于超级结PMOS器件，和本发明实施例超级结NMOS器件的结构类似，但是需要将基片1、外延层、填充于沟槽3中的硅的掺杂类型都取为相反的类型，则能形成超级结PMOS器件的交替排列的N型薄层和P型薄层。

本发明实施例超级结半导体器件的制造方法为一种超级结NMOS器件的制造方法，采用如下步骤形成超级结半导体器件的交替排列的N型薄层和P型薄层：

步骤一、在N型的基片1上形成N型的第一外延层21，所述第一外延层21的掺杂浓度为C₁。所述基片1的电阻率为0.001欧姆·厘米～0.005欧姆·厘米。

步骤二、在所述第一外延层21上形成N型的第二外延层22，所述第二外延层22的掺杂浓度为C₂。

步骤三、在所述第二外延层22上形成N型的第三外延层23，所述第三外延层23的掺杂浓度为C₃；所述第一外延层21、所述第二外延层22和所述第三外延层23组成N型的外延层。

步骤四、在所述第三外延层23上淀积氧化膜，进行光刻刻蚀形成沟槽3；所述沟槽3的底部穿过所述第二外延层22进入到所述第一外延层21中、且所述沟槽3底部不和所述基片1接触；所述沟槽3的顶部宽度为W₁，相邻所述沟槽3的顶部间距为S₁。

步骤五、在所述沟槽3中填充P型硅4并将所述沟槽3完全填满；所述P型硅4的掺杂浓度为C_p。

步骤六、利用回刻或化学机械研磨将所述外延层表面的所述P型硅4和所述氧化膜去除，最后在所述外延层中形成交替排列的N型薄层和P型型薄层；所述P型薄层由填充于所述沟槽3中的所述P型硅4组成，相邻所述沟槽3间的所述外延层组成所述N型薄层。

上述步骤中，C₁和C₃的差异小于正负30％；C₂＜C₁/2，C₂＜C₃/2；S₁C₁/W₁≤C_p≤(S₁C₁/W₁)×1.5。更优选择为，C₁＝C₃，C₂＜C₁/4。Cp＝(S1C1/W1)×1.5。

本发明实施例方法的各步骤中选择如下具体参数值：

所述第一外延层21的掺杂杂质为As、杂质的浓度C₁＝1E15CM^-3，厚度t3＝25微米。

所述第二外延层22的掺杂杂质为As、杂质的浓度C₂＝2E14CM^-3，厚度t2＝5微米。

所述第三外延层23的掺杂杂质为As、杂质的浓度C₃＝1E15CM^-3，厚度t1＝15微米。

上述步骤中，C₁和C₃的差异小于正负30％；C₂＜C₁/2，C₂＜C₃/2；S₁C₁/W₁≤C_p≤(S₁C₁/W₁)×1.5。

本发明实施例超级结半导体器件的制造方法在形成交替排列的N型薄层和P型薄层后还包括如下步骤：

在所述P型薄层中的顶部部分形成P阱7，所述P阱7还延伸到所述N型薄层中。

在所述第三外延层23上由下往上依次形成栅氧5和多晶硅栅6，所述栅氧5和所述多晶硅栅6覆盖延伸到所述N型薄层中的所述P阱7。

在所述P阱7中进行N+掺杂区形成源区8。

形成层间介质膜9，所述层间介质膜9包覆于所述多晶硅栅6四周。

在所述层间介质膜9中开孔形成接触孔10。

在引出背栅电极的接触孔10的下方的进行P+注入形成P+接触注入层11，所述P+接触注入层11和所述P阱7相接触。

在接触孔10中填充金属引出源极12、背栅电极(未图示)、栅极(未图示)。

在所述基片1的背面淀积金属形成漏极14。

对于超级结PMOS器件的制造方法和本发明实施例超级结NMOS器件的的制造方法类似，在形成器件的交替排列的N型薄层和P型薄层的步骤中，需要将基片1、外延层、填充于沟槽3中的硅的掺杂类型都取为相反的类型。

如图2A至图10所示，分别为本发明实施例超级结半导体器件即超级结NMOS器件的TCAD模拟图一至九。

如图2A所示，是现有超级结半导体器件的交替排列的P/N薄层即N型薄层和P型薄层中的P/N结的位置图，为一个剖面的模拟图，横坐标为和器件表面方向平行的位置坐标，纵坐标为器件表面方向垂直的位置坐标。由于现有技术中的N型薄层和P型薄层沿垂直于硅片表面都是均匀的，两者因此P/N结的位置就是沿沟槽的形状。

如图2B所示，是本发明实施例超级结半导体器件的交替排列的P/N薄层即N型薄层和P型薄层中的P/N结的位置图，为一个剖面的模拟图，横坐标为和器件表面方向平行的位置坐标，纵坐标为器件表面方向垂直的位置坐标。由于本发明实施例的外延层中的杂质浓度不均匀，其中外延层的中间段有5微米厚的区域的掺杂浓度比其他处有小，因此P/N结也在外延层的低浓度处的周围偏离了沟槽的形状。

如图3所示，曲线101为本发明实施例的外延层的杂质浓度沿垂直于基片表面方向的分布曲线，横坐标轴Y为从外延层的顶部表面到基片的位置坐标，单位为微米；纵坐标为各位置处的浓度值的对数。图3中的曲线102还示出了现有超级结半导体器件的外延层的杂质浓度分布曲线。可以看出，本发明实施例的杂质浓度不均匀的外延层，虽然外延层形成时是一个阶梯状的浓度分布，通过一系列的热过程之后，其分布变成了一个缓变的情况。现有超级结半导体器件的外延层杂质浓度分布为一平坦结构。

如图4A所示，是现有超级结半导体器件的击穿发生时的碰撞电离率分布图；如图4B所示，是本发明实施例超级结半导体器件的击穿发生时的碰撞电离率分布图。可以看到，由于本发明实施例的不均匀外延层的存在，相对于现有器件，由于不均匀的外延层的存在，本发明实施例器件的碰撞电离率主要在外延层的中间部分的下半部分即在外延层的低浓度段的下面，如图4B中的区域104所示。而现有器件的碰撞电离率在垂直方向的分布要大很多，更接近于外延层的表面，如图4A中的区域103所示。

如图5A所示，是现有超级结半导体器件的击穿发生时的电场强度分布图；如图5B所示，是本发明实施例超级结半导体器件的击穿发生时的电场强度分布图。可以看到，由于不均匀的外延层的存在，本发明实施例器件的大的电场强度主要在外延层的低浓度位置附近和它以下的部分，如图5B中的区域106所示。而现有器件的大的电场强度在垂直方向的分布范围要大很多，如图5A中的区域105所示。

如图6所示，曲线107为本发明实施例的外延层中的击穿发生时的沿垂直于基片表面方向的电场强度分布曲线，作为比较，同时还示出了现有器件的外延层中的电场强度分布曲线即曲线108。横坐标轴Y为从外延层的顶部表面到基片的位置坐标，单位为微米；纵坐标为各位置处的电场强度。可以看到，由于不均匀的外延层的存在，本发明实施例器件的电场强度有一个峰值，该峰值在在外延层的低浓度位置附近。而现有器件的电场强度分布就比较均匀，中间有较大的区域的电场强度基本不变。

如图7所示，曲线109为本发明实施例的外延层中的击穿发生时的沿垂直于基片表面方向的碰撞电离率分布曲线，作为比较，同时还示出了现有器件的外延层中的碰撞电离率分布曲线即曲线110。横坐标轴Y为从外延层的顶部表面到基片的位置坐标，单位为微米；纵坐标为各位置处的碰撞电离率的对数。可以看到，由于不均匀的外延层的存在，本发明实施例器件的碰撞电离率在外延层的低浓度位置附近有一变化的区域。而现有器件的碰撞电离率分布就比较均匀，中间有较大的区域的碰撞电离率基本不变。

如图8所示，曲线111为本发明实施例的P型柱中的击穿发生时的沿垂直于基片表面方向的电场强度分布曲线，作为比较，同时还示出了现有器件的P型柱的电场强度分布曲线即曲线112。横坐标轴Y为从外延层的顶部表面到基片的位置坐标，单位为微米；纵坐标为各位置处的电场强度。可以看到，由于不均匀的外延层的存在，本发明实施例器件的P型柱的电场强度有一个峰值，该峰值在在外延层的低浓度位置附近。而现有器件的P型柱的电场强度分布就比较均匀，中间有较大的区域的电场强度基本不变。

如图9所示，曲线113为本发明实施例的P型柱中的击穿发生时的沿垂直于基片表面方向的碰撞电离率分布曲线，作为比较，同时还示出了现有器件的P型柱中的碰撞电离率分布曲线即曲线114。横坐标轴Y为从外延层的顶部表面到基片的位置坐标，单位为微米；纵坐标为各位置处的碰撞电离率的对数。可以看到，由于不均匀的外延层的存在，本发明实施例器件的P型柱中的碰撞电离率在外延层的低浓度位置附近有一变化的区域。而现有器件的碰撞电离率分布就比较均匀，中间有较大的区域的碰撞电离率基本不变。

如图10所示，该模拟图为本发明实施例器件的输入输出曲线即Id-Vds曲线，同时也给出了现有器件的输入输出曲线。可以看到本发明实施例器件和现有器件基本一致。可以看出，外延层采用非均匀掺杂的本发明实施例器件的击穿电压与均匀杂质的现有器件的情况基本一致。

从上面TCAD模拟的结果看到，外延层采用非均匀掺杂的情况下，器件的击穿电压与均匀杂质的情况基本一致。而通过采用不均匀的外延层浓度，在反向偏压下，外延层中的电场强度会有一个峰值，从而能使击穿发生的位置随工艺变化的敏感度下降，提高器件的耐电流冲击能力的一致性。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种超级结半导体器件，形成于第一导电类型的基片上，所述基片上形成有第一导电类型的外延层，超级结半导体器件包括形成于所述外延层中的交替排列的第一导电类型薄层和第二导电类型薄层，其特征在于：

所述外延层由形成于所述基片上的第一外延层、第二外延层和第三外延层组成，所述第一外延层、所述第二外延层和所述第三外延层由下往上依次形成于所述基片上、并都具有第一导电类型；

在所述外延层中形成有沟槽，所述沟槽的底部穿过所述第二外延层进入到所述第一外延层中、且所述沟槽底部不和所述基片接触；

所述第二导电类型薄层由填充于所述沟槽中的第二导电类型硅组成，相邻所述沟槽间的所述外延层组成所述第一导电类型薄层；

所述第一外延层的掺杂浓度为C₁，所述第二外延层的掺杂浓度为C₂，所述第三外延层的掺杂浓度为C₃，所述第二导电类型薄层的掺杂浓度为C_p；所述沟槽的顶部宽度为W₁，相邻所述沟槽的顶部间距为S₁；

其中，C₁和C₃的差异小于正负30％；C₂<C₁/2，C₂<C₃/2；S₁C₁/W₁≦C_p≦(S₁C₁/W₁)×1.5；

C1、C2和C3的设置使位于所述外延层的中间段的所述第二外延层的掺杂浓度最低，使所述外延层中的最高的电场发生在所述第二外延层中，使超级结半导体器件在感性负载情况下关断时的击穿定位于所述第二外延层中。

2.如权利要求1所述的超级结半导体器件，其特征在于：C₁＝C₃，C₂<C₁/4。

3.如权利要求1所述的超级结半导体器件，其特征在于：C_p＝(S₁C₁/W₁)×1.5。

4.如权利要求1所述的超级结半导体器件，其特征在于：所述沟槽的侧壁为垂直结构、或所述沟槽的侧壁为倾斜结构。

5.如权利要求1所述的超级结半导体器件，其特征在于：所述沟槽的底部为平坦结构、或所述沟槽的底部为具有弯曲弧度的结构。

6.如权利要求1～5中任一权利要求所述的超级结半导体器件，其特征在于：所述超级结半导体器件为超级结NMOS器件，所述第一导电类型为N型，所述第二导电类型为P型，所述第一导电类型薄层为N型薄层、所述第二导电类型薄层为P型薄层、所述第二导电类型硅为P型硅；或者，所述超级结半导体器件为超级结PMOS器件，所述第一导电类型为P型，所述第二导电类型为N型，所述第一导电类型薄层为P型薄层、所述第二导电类型薄层为N型薄层、所述第二导电类型硅为N型硅。

7.一种超级结半导体器件的制造方法，其特征在于，采用如下步骤形成超级结半导体器件的交替排列的第一导电类型薄层和第二导电类型薄层：

步骤一、在第一导电类型的基片上形成第一导电类型的第一外延层，所述第一外延层的掺杂浓度为C₁；

步骤二、在所述第一外延层上形成第一导电类型的第二外延层，所述第二外延层的掺杂浓度为C₂；

步骤三、在所述第二外延层上形成第一导电类型的第三外延层，所述第三外延层的掺杂浓度为C₃；所述第一外延层、所述第二外延层和所述第三外延层组成第一导电类型的外延层；

步骤四、在所述第三外延层上淀积氧化膜，进行光刻刻蚀形成沟槽；所述沟槽的底部穿过所述第二外延层进入到所述第一外延层中、且所述沟槽底部不和所述基片接触；所述沟槽的顶部宽度为W₁，相邻所述沟槽的顶部间距为S₁；

步骤五、在所述沟槽中填充第二导电类型硅并将所述沟槽完全填满；所述第二导电类型硅的掺杂浓度为C_p；

步骤六、利用回刻或化学机械研磨将所述外延层表面的所述第二导电类型硅和所述氧化膜去除，最后在所述外延层中形成交替排列的第一导电类型薄层和第二导电类型型薄层；所述第二导电类型薄层由填充于所述沟槽中的所述第二导电类型硅组成，相邻所述沟槽间的所述外延层组成所述第一导电类型薄层；其中，C₁和C₃的差异小于正负30％；C₂<C₁/2，C₂<C₃/2；S₁C₁/W₁≦C_p≦(S₁C₁/W₁)×1.5；

C1、C2和C3的设置使位于所述外延层的中间段的所述第二外延层的掺杂浓度最低，使所述外延层中的最高的电场发生在所述第二外延层中，使超级结半导体器件在感性负载情况下关断时的击穿定位于所述第二外延层中。

8.如权利要求7所述的超级结半导体器件的制造方法，其特征在于：C₁＝C₃，C₂<C₁/4。

9.如权利要求7所述的超级结半导体器件的制造方法，其特征在于：C_p＝(S₁C₁/W₁)×1.5。

10.如权利要求7～9中任一权利要求所述的超级结半导体器件的制造方法，其特征在于：所述超级结半导体器件为超级结NMOS器件，所述第一导电类型为N型，所述第二导电类型为P型，所述第一导电类型薄层为N型薄层、所述第二导电类型薄层为P型薄层、所述第二导电类型硅为P型硅；或者，所述超级结半导体器件为超级结PMOS器件，所述第一导电类型为P型，所述第二导电类型为N型，所述第一导电类型薄层为P型薄层、所述第二导电类型薄层为N型薄层、所述第二导电类型硅为N型硅。