CN104517834B - 兼容cmos制程的肖特基二极管的制造方法 - Google Patents
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Abstract
本发明公开了一种兼容CMOS制程的肖特基二极管的制造方法，包括步骤：在硅衬底上形成N型硅外延层；采用光刻工艺选定形成肖特基二极管的金属极的区域；进行硅注入将金属极的形成区域的所述N型硅外延层非晶化；采用高温钛溅射工艺在金属极的形成区域形成一层钛层；对钛层进行第一次快速热退火处理并形成C‑49相位的钛硅合金；进行第二次快速热退火处理将钛硅合金转变为C‑54相位。本发明能降低器件的漏电流，提高器件的性能，能和CMOS制程良好兼容。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种兼容CMOS制程的肖特基二极管的制造方法。
背景技术
肖特基二极管是由金属和N型半导体层相接触形成的，具有反向恢复时间短，正向导通电压低等特点，在半导体集成电路中具有广泛的应用。现有CMOS工艺中，为了降低多晶硅栅或者源漏区的接触电阻，往往会在多晶硅栅或者源漏区的表面形成金属硅化物。如果直接采用现有CMOS工艺中的金属硅化物的形成方法来制造肖特基二极管，肖特基二极管的性能往往较差，具有较大的漏电流。
发明内容
本发明所要解决的技术问题是提供一种兼容CMOS制程的肖特基二极管的制造方法，能降低器件的漏电流，提高器件的性能，能和CMOS制程良好兼容。
为解决上述技术问题，本发明提供的兼容CMOS制程的肖特基二极管的制造方法包括如下步骤：
步骤一、在硅衬底上形成N型硅外延层，N型硅外延层的掺杂浓度满足作为肖特基二极管的半导体极的条件。
步骤二、采用光刻工艺选定形成肖特基二极管的金属极的区域。
步骤三、对选定的所述金属极的形成区域进行硅注入，该硅注入将所述金属极的形成区域的所述N型硅外延层非晶化。
步骤四、采用钛溅射工艺在所述金属极的形成区域形成一层钛层；所述钛溅射工艺的温度根据所述肖特基二极管的漏电特性的要求进行设置，通过升高所述钛溅射工艺的温度来降低所述肖特基二极管的漏电。
步骤五、对所述钛层进行第一次快速热退火处理，所述第一次快速热退火处理使所述钛层和非晶化的硅反应形成C-49相位的钛硅合金。
步骤六、进行第二次快速热退火处理将所述钛硅合金从C-49相位转变为C-54相位；所述第二次快速热退火处理的温度在保证大于从C-49相位到C-54相位的转变温度的条件下根据所述肖特基二极管的漏电特性的要求进行设置，通过降低所述第二次快速热退火处理的温度来降低所述肖特基二极管的漏电；由所述第二次快速热退火处理后的所述钛硅合金和其底部的所述N型硅外延层相接触形成所述肖特基二极管。
进一步的改进是，所述肖特基二极管的漏电特性要求为漏电流小于1E-9安/平方微米。
进一步的改进是，步骤四中所述钛溅射工艺的温度为：450℃～550℃。
进一步的改进是，步骤六中所述第二次快速热退火处理的温度为800℃～840℃。
进一步的改进是，步骤一中在所述N型硅外延层形成后，还包括在所述N型硅外延层中形成场氧层的步骤，通过所述场氧层在所述N型硅外延层中隔离出有源区。
进一步的改进是，所述金属极的形成区域位于一个所述有源区中，所述金属极的形成区域的顶部形成有金属接触引出所述金属极；和所述金属极的形成区域相邻的有源区为所述N型硅外延层的引出区域，在所述N型硅外延层的引出区域的顶部形成有金属接触引出所述半导体极。
进一步的改进是，在所述N型硅外延层的引出区域中形成有N阱，在所述N阱表面形成有N+注入区，该N+注入区和其顶部的所述金属接触形成欧姆接触。
进一步的改进是，所述金属极的形成区域的周侧形成有P型增压环。
进一步的改进是，所述P型增压环由形成于所述金属极的形成区域的周侧的P阱以及形成在所述P阱表面形成的P+注入区组成。
本发明在钛溅射工艺中通过提高工艺温度能减少晶格损伤，从而能降低肖特基二极管的漏电；本发明在第二次快速热退火处理时在保证钛硅合金能进行相位转变的条件下通过降低第二次快速热退火处理的温度能够减少钛硅合金中尖峰(spiking)发生几率，从而能降低肖特基二极管的漏电；本发明还能通过对肖特基二极管的漏电的监控来设置钛溅射工艺温度以及第二次快速热退火温度，从而能良好的保证肖特基二极管的漏电特性为低漏电特性。
本发明通过在钛溅射前采用硅注入工艺对金属极的形成区域的N型硅外延层进行非晶化，能提高后续钛硅合金形成的均匀性，进一步提高器件的性能。
本发明制造工艺完全能够和CMOS制程兼容，工艺成本低。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例方法流程图；
图2是本发明实施例方法形成的肖特基二极管的结构图；
图3是本发明实施例方法的钛溅射工艺温度和现有方法钛溅射工艺温度对肖特基二极管的漏电影响的比较图；
图4是本发明实施例方法的第二次快速热退火处理温度对肖特基二极管的漏电影响的比较图。
具体实施方式
如图1所示，是本发明实施例方法流程图；如图2所示，是本发明实施例方法形成的肖特基二极管的结构图；本发明实施例兼容CMOS制程的肖特基二极管的制造方法包括如下步骤：
步骤一、在硅衬底1上形成N型硅外延层2，N型硅外延层2的掺杂浓度满足作为肖特基二极管的半导体极的条件。
由于本发明实施例方法中CMOS器件和肖特基二极管是集成在一起制造的，还包括在所述硅衬底1上形成P型埋层3和N型埋层4的步骤。所述P型埋层3和所述N型埋层4位于所述N型硅外延层2的底部并会部分扩散到所述N型硅外延层2中。
在所述N型硅外延层2形成后，还包括在所述N型硅外延层2形成场氧层5的步骤，通过所述场氧层5在所述N型硅外延层2中隔离出有源区。所述场氧层5能为局部场氧层(LOCOS)或浅沟槽隔离(STI)结构的场氧层。
之后，还可以根据需要在所述N型硅外延层2中形成N阱；在所述N阱表面形成N+注入区8。较佳为，所述N阱包括了高压N阱(HVNW)6和低压N阱(LVNW)7，所述低压N阱7形成于所述高压N阱6中，所述N+注入区8形成在所述低压N阱7表面。
以及根据需要在所述N型硅外延层2中形成P阱，在所述P阱表面形成P+注入区11。较佳为，所述P阱包括了高压P阱(HVPW)9和低压P阱(LVPW)10，所述低压P阱10形成于所述高压P阱9中，所述P+注入区11形成在所述低压P阱10表面。
步骤二、采用光刻工艺选定形成肖特基二极管的金属极的区域；本发明实施例中所述金属极的形成区域位于一个所述有源区中。
步骤三、对选定的所述金属极的形成区域进行硅注入，该硅注入将所述金属极的形成区域的所述N型硅外延层2非晶化；N型硅外延层2非晶化后，能提高后续钛硅合金12形成的均匀性，进一步提高器件的性能。
步骤四、采用钛溅射工艺在所述金属极的形成区域形成一层钛层；所述钛溅射工艺的温度根据所述肖特基二极管的漏电特性的要求进行设置，通过升高所述钛溅射工艺的温度来降低所述肖特基二极管的漏电；较佳为，所述肖特基二极管的漏电特性要求为漏电流小于1E-9安/平方微米，所述钛溅射工艺的温度为：450℃～550℃。
现有技术常规采用的钛溅射工艺的温度较低，本发明实施例方法采用高温钛溅射工艺来使所述肖特基二极管的漏电降低到要求值；如图3所示，是本发明实施例方法的钛溅射工艺温度和现有方法钛溅射工艺温度对肖特基二极管的漏电影响的比较图；本发明实施例方法采用高温钛溅射工艺能使所述肖特基二极管的漏电流降低到小于1E-9安培/平方微米。
步骤五、对所述钛层进行第一次快速热退火处理，所述第一次快速热退火处理使所述钛层和非晶化的硅反应形成C-49相位的钛硅合金12。
步骤六、进行第二次快速热退火处理将所述钛硅合金12从C-49相位转变为C-54相位；所述第二次快速热退火处理的温度在保证大于从C-49相位到C-54相位的转变温度的条件下根据所述肖特基二极管的漏电特性的要求进行设置，通过降低所述第二次快速热退火处理的温度来降低所述肖特基二极管的漏电，较佳为，所述第二次快速热退火处理的温度为800℃～840℃；由所述第二次快速热退火处理后的所述钛硅合金12和其底部的所述N型硅外延层2相接触形成所述肖特基二极管。
如图4所示，是本发明实施例方法的第二次快速热退火处理温度对肖特基二极管的漏电影响的比较图，可以看出所述第二次快速热退火处理的温度为800℃～840℃时所述肖特基二极管的漏电流较低，能大多降低到小于1E-9安培/平方微米；所述第二次快速热退火处理的温度为860℃时所述肖特基二极管的漏电流较大且不符合要求。
之后形成层间膜13，形成穿过层间膜13的金属接触14，在所述金属接触14中填充金属后在所述层间膜13的顶部表面形成金属层15，对所述金属层15进行光刻刻蚀分别形成阳极和阴极。
所述阳极即为所述金属极，所述阳极通过所述金属接触14和所述钛硅合金12接触。所述金属极的形成区域即所述钛硅合金12的周侧形成有P阱；在所述P阱表面形成P+注入区11。较佳为，所述P阱包括了高压P阱(HVPW)9和低压P阱(LVPW)10，所述低压P阱10形成于所述高压P阱9中，所述P+注入区11形成在所述低压P阱10表面。
所述阴极即为所述半导体极。和所述金属极的形成区域相邻的有源区为所述N型硅外延层2的引出区域，在所述N型硅外延层2的引出区域的顶部形成有金属接触14引出所述半导体极。本发明实施例方法中，在所述N型硅外延层2的引出区域中形成N阱，在所述N阱表面形成N+注入区8，该N+注入区8和其顶部的所述金属接触14形成欧姆接触。较佳为，所述N阱包括了高压N阱(HVNW)6和低压N阱(LVNW)7，所述低压N阱7形成于所述高压N阱6中，所述N+注入区8形成在所述低压N阱7表面。
本发明实施例方法在钛溅射工艺中通过提高工艺温度能减少晶格损伤，从而能降低肖特基二极管的漏电；本发明实施例方法在第二次快速热退火处理时在保证钛硅合金12能进行相位转变的条件下通过降低第二次快速热退火处理的温度能够减少钛硅合金12中尖峰(spiking)发生几率，从而能降低肖特基二极管的漏电；本发明实施例方法还能通过对肖特基二极管的漏电的监控来设置钛溅射工艺温度以及第二次快速热退火温度，从而能良好的保证肖特基二极管的漏电特性为低漏电特性。
本发明实施例方法制造工艺完全能够和CMOS制程兼容，工艺成本低。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (9)
1.一种兼容CMOS制程的肖特基二极管的制造方法，其特征在于，包括如下步骤：
步骤一、在硅衬底上形成N型硅外延层，N型硅外延层的掺杂浓度满足作为肖特基二极管的半导体极的条件；
步骤二、采用光刻工艺选定形成肖特基二极管的金属极的区域；
步骤三、对选定的所述金属极的形成区域进行硅注入，该硅注入将所述金属极的形成区域的所述N型硅外延层非晶化；
步骤四、采用钛溅射工艺在所述金属极的形成区域形成一层钛层；所述钛溅射工艺的温度根据所述肖特基二极管的漏电特性的要求进行设置，通过升高所述钛溅射工艺的温度来降低所述肖特基二极管的漏电；
步骤五、对所述钛层进行第一次快速热退火处理，所述第一次快速热退火处理使所述钛层和非晶化的硅反应形成C-49相位的钛硅合金；
步骤六、进行第二次快速热退火处理将所述钛硅合金从C-49相位转变为C-54相位；所述第二次快速热退火处理的温度在保证大于从C-49相位到C-54相位的转变温度的条件下根据所述肖特基二极管的漏电特性的要求进行设置，通过降低所述第二次快速热退火处理的温度来降低所述肖特基二极管的漏电；由所述第二次快速热退火处理后的所述钛硅合金和其底部的所述N型硅外延层相接触形成所述肖特基二极管。
2.如权利要求1所述的兼容CMOS制程的肖特基二极管的制造方法，其特征在于：所述肖特基二极管的漏电特性要求为漏电流小于1E-9安/平方微米。
3.如权利要求1或2所述的兼容CMOS制程的肖特基二极管的制造方法，其特征在于：步骤四中所述钛溅射工艺的温度为：450℃～550℃。
4.如权利要求1或2所述的兼容CMOS制程的肖特基二极管的制造方法，其特征在于：步骤六中所述第二次快速热退火处理的温度为800℃～840℃。
5.如权利要求1所述的兼容CMOS制程的肖特基二极管的制造方法，其特征在于：步骤一中在所述N型硅外延层形成后，还包括在所述N型硅外延层中形成场氧层的步骤，通过所述场氧层在所述N型硅外延层中隔离出多个有源区。
6.如权利要求5所述的兼容CMOS制程的肖特基二极管的制造方法，其特征在于：所述金属极的形成区域位于一个所述有源区中，所述金属极的形成区域的顶部形成有金属接触引出所述金属极；和所述金属极的形成区域相邻的有源区为所述N型硅外延层的引出区域，在所述N型硅外延层的引出区域的顶部形成有金属接触引出所述半导体极。
7.如权利要求6所述的兼容CMOS制程的肖特基二极管的制造方法，其特征在于：在所述N型硅外延层的引出区域中形成有N阱，在所述N阱表面形成有N+注入区，该N+注入区和其顶部的所述金属接触形成欧姆接触。
8.如权利要求6所述的兼容CMOS制程的肖特基二极管的制造方法，其特征在于：所述金属极的形成区域的周侧形成有P型增压环。
9.如权利要求8所述的兼容CMOS制程的肖特基二极管的制造方法，其特征在于：所述P型增压环由形成于所述金属极的形成区域的周侧的P阱以及形成在所述P阱表面形成的P+注入区组成。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |