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CN110770902A - 竖直存储器件 - Google Patents

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CN110770902A CN201980001757.3A CN201980001757A CN110770902A CN 110770902 A CN110770902 A CN 110770902A CN 201980001757 A CN201980001757 A CN 201980001757A CN 110770902 A CN110770902 A CN 110770902A
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Abstract

本公开内容的各方面提供了一种半导体器件。该半导体器件包括沿垂直于半导体器件的衬底的方向，在衬底上方的阵列区中交替地堆叠的栅极层和绝缘层。此外，该半导体器件包括在阵列区中形成的沟道结构的阵列。在衬底上的连接区中的栅极层和绝缘层以阶梯形式堆叠，其中阶梯台阶具有不均匀的阶梯深度。此外，该半导体器件包括通往栅极层的触点结构。该触点结构形成于具有不均匀的阶梯深度的阶梯台阶上。

Description

竖直存储器件
背景技术
半导体制造商开发了竖直器件技术，例如三维(3D)NAND闪存存储器技术等，以实现更高的数据存储密度而无需更小的存储单元。在一些示例中，3D NAND存储器件包括核心区和阶梯区。核心区包括交替的栅极层和绝缘层的堆叠体。交替的栅极层和绝缘层的堆叠体用于形成竖直地堆叠的存储单元。阶梯区包括阶梯形式的相应栅极层，以便于形成与相应栅极层的触点。触点用于将驱动电路连接到相应栅极层，以用于控制堆叠的存储单元。
发明内容
本公开内容的各方面提供了一种半导体器件。该半导体器件包括沿垂直于半导体器件的衬底的方向，在衬底上方的阵列区中交替地堆叠的栅极层和绝缘层。此外，该半导体器件包括在阵列区中形成的沟道结构的阵列。在衬底上的连接区中的栅极层和绝缘层以阶梯形式堆叠，其中，阶梯台阶具有不均匀的阶梯深度。此外，该半导体器件包括形成于具有不均匀的阶梯深度的阶梯台阶上的触点结构。
在一些实施例中，阶梯台阶包括具有第一深度的第一阶梯台阶，所述第一深度大约是第二阶梯台阶的第二深度的一半。
在一些实施例中，通往一组连续栅极层的触点结构是分别在具有不均匀的阶梯深度的阶梯台阶上形成的。
根据本公开内容的一方面，阶梯台阶包括平行于缝隙结构的竖立面，所述缝隙结构将沟道结构的阵列分成指状部分。在一些实施例中，阶梯台阶包括设置在相邻缝隙结构之间的至少一个竖立面。在一些示例中，阶梯台阶包括与缝隙结构基本上对准的第一竖立面、以及阶梯台阶的设置在相邻缝隙结构之间的至少第二竖立面。
在一些实施例中，阵列区中的第一缝隙结构具有与连接区中的第二缝隙结构基本相同的间距。在一些示例中，第一缝隙结构将阵列区中的沟道结构分成三个指状部分，并且阶梯台阶被配置为具有第一深度和第二深度，第一深度等于间距，第二深度是间距的一半。在示例中，阶梯台阶包括具有第一深度的两个台阶，以及包括具有第二深度的两个台阶。在另一个示例中，阶梯台阶包括具有第一深度的一个台阶，以及包括具有第二深度的四个台阶。
本公开内容的各方面提供了一种用于形成半导体器件的方法。该方法包括沿垂直于半导体器件的衬底的方向，在衬底上方的阵列区和连接区中交替地堆叠牺牲栅极层和绝缘层。然后，该方法包括将连接区中的牺牲栅极层和绝缘层形成为其中阶梯台阶具有不均匀的阶梯深度的阶梯形式。此外，该方法包括在阵列区中形成沟道结构，利用栅极层替换牺牲栅极层，以及在阶梯台阶上形成触点结构。
附图说明
在阅读附图时，从以下具体实施方式可以最好地理解本公开内容的各方面。要指出的是，根据业内标准实践，各种特征不是按比例绘制的。实际上，为了论述清晰，可以任意增大或减小各种特征的尺寸。
图1示出了根据本公开内容的一些实施例的半导体器件的俯视图。
图2示出了根据本公开内容的一些实施例的阶梯划分图案示例的俯视图。
图3示出了根据本公开内容的一些实施例的阶梯划分图案示例的截面图。
图4示出了根据本公开内容的一些实施例的另一阶梯划分图案示例的俯视图。
图5示出了根据本公开内容的一些实施例的另一阶梯划分图案部分示例的截面图。
图6示出了根据本公开内容的一些实施例，概述用于制造半导体器件的工艺示例的流程图。
图7示出了根据本公开内容的一些实施例被掩模层覆盖的半导体器件的俯视图的示例。
图8示出了根据本公开内容的一些实施例，在去除掩模层时半导体器件的俯视图的示例。
图9示出了根据本公开内容的一些实施例被另一掩模层覆盖的半导体器件的俯视图的示例。
图10示出了根据本公开内容的一些实施例在去除另一掩模层时，半导体器件的俯视图的示例。
图11示出了根据本公开内容的一些实施例的半导体器件的透视图的示例。
具体实施方式
以下公开内容提供了很多不同实施例或示例，用于实施所提供主题的不同特征。下文描述部件和布置的具体示例以简化本公开内容。这些当然仅仅是示例而并非意在加以限制。例如，在以下描述中在第二特征上方或在第二特征上形成第一特征可以包括这样的实施例：其中，第一和第二特征被形成为直接接触，以及还可以包括可以在第一和第二特征之间形成额外特征的实施例，使得第一和第二特征可以不直接接触。此外，本公开内容可以在各个示例中重复附图标记和/或字母。这种重复的目的在于简化和清晰，并且自身不指明在讨论的各个实施例和/或配置之间的关系。
此外，空间相关术语，诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等等可以在本文中使用，以便于描述一个元件或特征与另外一个或多个元件或一个或多个特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所示取向之外的、使用的设备或操作中的不同的取向。装置可以以另外的方式取向(旋转90度或在其他的取向)，并且本文中使用的空间相对描述词可以类似被相应地解释。
三维(3D)半导体存储器件可以形成于衬底上，该衬底包括用于形成存储单元阵列的阵列区(在一些示例中也称为核心区)和用于形成通往存储单元的连接的连接区。例如，在阵列区中将存储单元形成为竖直存储单元串的阵列。竖直存储单元串由交替地堆叠的栅极层和绝缘层形成。在连接区，栅极层和绝缘层的堆叠体被图案化为阶梯台阶，以提供用于将栅极层连接到字线的触点焊盘(pad)。
开发了各种制造技术，诸如栅极优先制造技术、栅极最后制造技术等，以制造竖直存储器件。栅极优先制造技术比存储单元的沟道更早地形成存储单元的栅极。栅极最后制造技术使用牺牲栅极层以便于形成用于存储单元的沟道；并且在形成沟道之后，利用用于存储单元的实际栅极替换牺牲栅极层。利用实际栅极替换牺牲栅极包括：去除牺牲栅极层，并且然后形成实际栅极。在一些示例中，为了去除牺牲栅极层，在牺牲栅极层和绝缘层的堆叠体中形成缝隙结构。该缝隙结构是平行的并且设置于阵列区和连接区两者中。缝隙结构将竖直存储单元串的阵列分成指形的部分，并且在本公开内容中这些部分被称为指状存储区、指状结构或指状部分。
通常，阶梯台阶由支承面(tread)和竖立面(riser)形成。在示例中，支承面是水平设置于下竖立面的顶边缘和上竖立面的底边缘之间的部分，并且竖立面是竖直设置于下支承面的内边缘和上支承面的外边缘之间的部分。支承面是可以被配置为供一个或多个触点结构着陆的触点焊盘。该竖立面是层堆叠体的侧壁，例如，交替地设置的(牺牲)栅极层和绝缘层。在一些示例中，阶梯台阶由支承面和该支承面的下方竖立面构成。通过支承面的深度和宽度以及下方竖立面的高度来测量阶梯台阶。支承面的深度是从支承面的外边缘到内边缘的距离。支承面的宽度是从支承面的一侧到另一侧的距离。竖立面的高度是在下方支承面和当前支承面之间的侧壁的竖直距离。在本公开内容中，可以在层对的方面来测量竖立面的高度。例如，层对是(牺牲)栅极层和绝缘层的厚度总和。在一些示例中，在阶梯台阶具有多个层对(例如四个层对、五个层对、六个层对)的高度时，该阶梯台阶被称为组台阶；在阶梯台阶具有一个层对的高度时，该阶梯台阶被称为划分台阶。
根据本公开内容的一些方面，划分台阶可以具有不同的深度。在一些示例中，划分台阶被设置有与缝隙结构平行的竖立面。例如，划分台阶的一些竖立面被设置在缝隙结构之间，并且划分台阶的一些竖立面被设置成与缝隙结构重叠。于是，在一些实施例中，一些划分台阶的深度等于缝隙结构的间距，并且一些其他划分台阶的深度等于缝隙结构的间距的一半。在示例中，缝隙结构的间距被测量为相邻缝隙结构的中心线之间的距离。
图1示出了根据本公开内容的一些实施例的半导体器件100的俯视图。半导体器件100包括由三维(3D)存储单元形成的存储部分110。存储部分110可以包括一个或多个存储平面120，并且存储平面120中的每个存储平面可以包括多个存储块130。在一些示例中，可以在存储平面120处进行并发操作。在一些实施例中，每个存储块130都是执行擦除操作的最小单元。在图1的示例中，存储部分110包括四个存储平面120，并且存储平面120中的每个存储平面包括六个存储块130。存储块130中的每个存储块可以包括多个存储单元，并且每个存储单元都可以通过诸如位线和字线的互连来寻址。在一些示例中，可以垂直地敷设位线和字线以形成金属线的阵列。例如，字线在X方向延伸，并且位线在Y方向延伸。
此外，每个存储块130都可以根据阶梯划分图案被分成块部分140。块部分140具有相同或等效的阶梯划分图案。要指出的是，用于块部分140的阶梯划分图案的布局图案可以是相同图案或者可以是镜像图案。在以下描述中，块部分140被称为阶梯划分图案(SDP)部分140。将参考图2-5中的示例描述SDP部分的细节。
要指出的是，半导体器件100可以是任何适当的器件，例如，存储器电路、具有形成于半导体芯片上的存储器电路的半导体芯片(或管芯)、具有形成于半导体晶圆上的多个半导体管芯的半导体晶圆、半导体芯片的堆叠体、包括组装于封装衬底上的一个或多个半导体芯片的半导体封装等。
还要指出的是，半导体器件100可以包括其他适当的电路(未示出)，例如，在同一衬底或其他适当衬底上形成并且适当地与存储部分110耦合的逻辑电路、电源电路等。通常，存储部分110包括存储单元和外围电路(例如，地址解码器、驱动电路、读出放大器等)。
图2示出了根据本公开内容的一些实施例的SDP部分240的俯视图，图3示出了线A-A’处SDP部分240的截面图。在示例中，SDP部分240是针对图1中SDP部分140的示例。SDP部分240包括阵列区250和连接区260。阵列区250包括存储串251的阵列，并且每个存储串251包括与一个或多个顶部选择晶体管以及一个或多个底部选择晶体管串联连接的多个堆叠的存储单元。连接区260包括顶部选择栅(TSG)连接区261、存储单元栅极(MCG)连接区270。TSG连接区261包括阶梯结构和用于将金属线连接到顶部选择晶体管的栅极以控制顶部选择晶体管的触点结构。MCG连接区270包括阶梯结构和用于将字线连接到存储单元的栅极的触点结构。
要指出的是，连接区260还可以包括底部选择栅(BSG)连接区(未示出)，其包括阶梯结构和用于将金属线连接到底部选择晶体管的栅极以控制底部选择晶体管的触点结构。
在一些实施例中，使用栅极最后制造技术，因此形成缝隙结构以帮助去除牺牲栅极层并且形成实际栅极。在图2和图3的示例中，形成缝隙结构211、212(A)、212(B)、213(A)、213(B)和214。缝隙结构211、212(A)、212(B)、213(A)、213(B)和214在X方向延伸并且彼此平行。缝隙结构211和214使SDP部分240与相邻的SDP部分分开。缝隙结构212(A)和213(A)设置在阵列区250中并且可以将SDP部分240中的存储单元串的阵列分成三个指状存储区241、242和243。缝隙结构212(B)和213(B)设置在连接区260中并且可以将连接区260分成多个部分。
在示例中，缝隙结构211和214是连续的缝隙结构，其填充有绝缘层以使SDP部分240的栅极层与相邻的SDP部分电绝缘。
在一些示例中，连接区260中的缝隙结构的数量与阵列区250中的缝隙结构的数量相同。在图2和图3的示例中，缝隙结构212(B)和213(B)与缝隙结构212(A)和213(A)对准。但是，缝隙结构212(B)和213(B)是与缝隙结构212(A)和213(A)断开的并且不是缝隙结构212(A)和213(A)的连续部分，因此三个指状存储区241-243中的栅极层是连接的。
要指出的是，在另一个示例中，缝隙结构212(B)和213(B)不与缝隙结构212(A)和213(A)对准。在另一示例中，连接区260中的缝隙结构的数量与阵列区250中的缝隙结构的数量不相同。
在一些实施例中，至少一些缝隙结构可以充当用于阵列区250中的存储串251的阵列的公共源极触点。
在图2和图3的示例中，顶部选择栅切口215可以设置于每个指状存储区的中间以将存储指(memory finger)的顶部选择栅(TSG)层分成两个部分，并且因此能够将存储指分成两个独立可编程(读/写)的页。尽管可以在存储块级进行3D NAND存储器的擦除操作，但可以在存储页级进行读取和写入操作。在一些实施例中，虚设(dummy)沟道结构222可以设置于适当地方，用于在制造期间的工艺变化控制和/或用于额外的机械支撑。
要指出的是，在一些示例中，顶部选择栅切口215不切割存储单元栅极层和底部选择栅层。
在TSG连接区261中形成阶梯结构。该阶梯结构具有多个阶梯台阶以暴露顶部选择晶体管的栅极层的一部分，并且被暴露的部分可以被配置为触点焊盘。然后，可以在触点焊盘上形成用于将金属线连接到顶部选择晶体管的栅极以控制顶部选择晶体管的触点结构。在图2和图3的示例中，阶梯结构具有两个阶梯台阶262和263。在示例中，两个阶梯台阶262和263中的每个阶梯台阶具有一个层对的高度。在图2和图3的示例中，虚线示出了支承面的边缘。在示例中，存储串包括第一栅极选择晶体管和第二栅极选择晶体管。第一栅极选择晶体管的栅极与第一阶梯台阶262上的触点结构264连接，以及第二栅极选择晶体管的栅极与第二阶梯台阶263上的触点结构265连接。
在MCG连接区270中，形成多级阶梯结构。在一些实施例中，多级阶梯结构包括区段(section)级、组级(group)和划分(division)级。本公开内容使用一个区段以例示组级和划分级的特征。要指出的是，可以在区段级处的区段中分别使用本公开内容的特征。在一些实施例中，在区段中，使用两级阶梯结构。在图2和图3的示例中，两级阶梯结构具有总共32个层对。32个层对被分成八个组。那么，每个组包括四个层对。两级阶梯结构具有沿诸如X方向的第一方向上升的组台阶G1-G8。此外，每个组台阶区包括具有沿诸如-Y方向的第二方向上升的划分台阶D1-D4的阶梯结构。
要指出的是，在图2和图3的示例中，组台阶G8的区域包括具有沿X和-Y方向二者都上升的划分台阶的阶梯结构，组台阶G1-G7的区域分别包括具有沿-Y方向上升的划分台阶的阶梯结构。
在图2和图3的示例中，两级阶梯结构暴露出存储单元的栅极层的一部分作为触点焊盘，并且触点结构可以形成于触点焊盘上以将存储单元的栅极层连接到字线。在示例中，与串中的顶部选择晶体管相邻的前32个存储单元被顺序地称为M1-M32，其中M1是与顶部选择晶体管相邻的第一存储单元。然后，组台阶G8的区域中的划分台阶D4的支承面提供用于M1的触点焊盘。组台阶G8的区域中的划分台阶D3的支承面提供用于M2的触点焊盘。组台阶G8的区域中的划分台阶D2的支承面提供用于M3的触点焊盘。组台阶G8的区域中的划分台阶D1的支承面提供用于M4的触点焊盘。
此外，组台阶G7的区域中的划分台阶D4的支承面提供用于M5的触点焊盘。组台阶G7的区域中的划分台阶D3的支承面提供用于M6的触点焊盘。组台阶G7的区域中的划分台阶D2的支承面提供用于M7的触点焊盘。组台阶G7的区域中的划分台阶D1的支承面提供用于M8的触点焊盘。
类似地，组台阶G6的区域中的划分台阶D4的支承面提供用于M9的触点焊盘。组台阶G6的区域中的划分台阶D3的支承面提供用于M10的触点焊盘。组台阶G6的区域中的划分台阶D2的支承面提供用于M11的触点焊盘。组台阶G6的区域中的划分台阶D1的支承面提供用于M12的触点焊盘。
类似地，组台阶G5的区域中的划分台阶D4的支承面提供用于M13的触点焊盘。组台阶G5的区域中的划分台阶D3的支承面提供用于M14的触点焊盘。组台阶G5的区域中的划分台阶D2的支承面提供用于M15的触点焊盘。组台阶G5的区域中的划分台阶D1的支承面提供用于M16的触点焊盘。
类似地，组台阶G4的区域中的划分台阶D4的支承面提供用于M17的触点焊盘。组台阶G4的区域中的划分台阶D3的支承面提供用于M18的触点焊盘。组台阶G4的区域中的划分台阶D2的支承面提供用于M19的触点焊盘。组台阶G4的区域中的划分台阶D1的支承面提供用于M20的触点焊盘。
类似地，组台阶G3的区域中的划分台阶D4的支承面提供用于M21的触点焊盘。组台阶G3的区域中的划分台阶D3的支承面提供用于M22的触点焊盘。组台阶G3的区域中的划分台阶D2的支承面提供用于M23的触点焊盘。组台阶G3的区域中的划分台阶D1的支承面提供用于M24的触点焊盘。
类似地，组台阶G2的区域中的划分台阶D4的支承面提供用于M25的触点焊盘。组台阶G2的区域中的划分台阶D3的支承面提供用于M26的触点焊盘。组台阶G2的区域中的划分台阶D2的支承面提供用于M27的触点焊盘。组台阶G2的区域中的划分台阶D1的支承面提供用于M28的触点焊盘。
类似地，组台阶G1的区域中的划分台阶D4的支承面提供用于M29的触点焊盘，并且在该触点焊盘上形成触点结构C1和C2(在图3中示出)。组台阶G1的区域中的划分台阶D3的支承面提供用于M30的触点焊盘，并且在该触点焊盘上形成触点结构C3(在图3中示出)。组台阶G1的区域中的划分台阶D2的支承面提供用于M31的触点焊盘，在该触点焊盘上形成触点结构C4(在图3中示出)。组台阶G1的区域中的划分台阶D1的支承面提供用于M32的触点焊盘，并且在该触点焊盘上形成触点结构C5和C6(在图3中示出)。
在图2和图3的示例中，划分台阶D1和D4的深度(如图3中的深度1所示)等于缝隙结构的间距，以及划分台阶D2和D3的深度(如图3中的深度2所示)等于缝隙结构的间距的一半。
要指出的是，在一些示例中，诸如由图3中的缝隙结构211、212(B)、213(B)和214所示的缝隙结构被填充有绝缘层330和导电材料340。绝缘层330将导电材料340与栅极层绝缘。导电材料340可以用于形成公共源极触点。
根据本公开内容的一方面，当在连接区中的划分的数量(例如，组台阶中的划分台阶的数量)大于阵列区中指状存储区的数量时，可以使用不均匀的划分台阶的深度，因此不需要增加连接区中的缝隙结构，并且可以容易地设计布局，并且布局具有足够空间用于放置触点结构。
图4示出了根据本公开内容的一些实施例的SDP部分440的俯视图，图5示出了线A-A’处SDP部分440的截面图。在示例中，SDP部分440是图1中SDP部分140的示例。SDP部分440包括阵列区450和连接区460。阵列区450包括存储串451的阵列，并且每个存储串451包括与一个或多个顶部选择晶体管以及一个或多个底部选择晶体管串联连接的多个堆叠的存储单元。连接区460包括顶部选择栅(TSG)连接区461、存储单元栅极(MCG)连接区470。TSG连接区461包括阶梯结构和用于将金属线连接到顶部选择晶体管的栅极以控制顶部选择晶体管的触点结构。MCG连接区470包括阶梯结构和用于将字线连接到存储单元的栅极的触点结构。
要指出的是，连接区460还可以包括底部选择栅(BSG)连接区(未示出)，其包括阶梯结构和用于将金属线连接到底部选择晶体管的栅极以控制底部选择晶体管的触点结构。
在一些实施例中，使用栅极最后制造技术，因此形成缝隙结构以帮助去除牺牲栅极层以及形成实际栅极。在图4和图5的示例中，形成缝隙结构411、412(A)、412(B)、413(A)、413(B)和414。缝隙结构411、412(A)、412(B)、413(A)、413(B)和414在X方向延伸并且彼此平行。缝隙结构411和414使SDP部分440与相邻的SDP部分分开。缝隙结构412(A)和413(A)设置在阵列区450中并且可以将SDP部分440中的存储单元串的阵列分成三个指状存储区441、442和443。缝隙结构412(B)和413(B)设置在连接区460中并且可以将连接区460分成多个部分。
在示例中，缝隙结构411和414是连续的缝隙结构，其具有绝缘层以将SDP部分440的栅极层与相邻SDP部分电绝缘。
在一些示例中，连接区460中的缝隙结构的数量与阵列区450中的缝隙结构的数量相同。在图4和图5的示例中，缝隙结构412(B)和413(B)与缝隙结构412(A)和413(A)对准。但是，缝隙结构412(B)和413(B)是与缝隙结构412(A)和413(A)断开的并且不是缝隙结构412(A)和413(A)的连续部分，因此三个指状存储区441-443中的栅极层是连接的。
要指出的是，在另一个示例中，缝隙结构412(B)和413(B)不与缝隙结构412(A)和413(A)对准。在另一示例中，连接区460中的缝隙结构的数量与阵列区450中的缝隙结构的数量不相同。
在一些实施例中，至少一些缝隙结构可以充当用于阵列区450中的存储串451的阵列的公共源极触点。
在图4和图5的示例中，顶部选择栅切口415可以设置于每个指状存储区的中间以将存储器指的TSG层分成两个部分，并且由此能够将存储器指分成两个独立可编程(读/写)的页。尽管可以在存储块级进行3D NAND存储器的擦除操作，但可以在存储页级进行读取和写入操作。在一些实施例中，虚设沟道结构422可以设置于适当地方，用于在制造期间的工艺变化控制和/或用于额外的机械支撑。
要指出的是，在一些示例中，顶部选择栅切口415不切割存储单元栅极层和底部选择栅层。
在TSG连接区461中形成阶梯结构。该阶梯结构具有多个阶梯台阶以暴露出顶部选择晶体管的栅极层的一部分作为触点焊盘。然后，可以在触点焊盘上形成用于将金属线连接到顶部选择晶体管的栅极以控制顶部选择晶体管的触点结构。在图4和图5的示例中，阶梯结构具有两个阶梯台阶462和463。在示例中，两个阶梯台阶462和463中的每个阶梯台阶具有一个层对的高度。在图4和图5的示例中，虚线示出了支承面的边缘。在示例中，存储串包括第一栅极选择晶体管和第二栅极选择晶体管。第一栅极选择晶体管的栅极与第一阶梯台阶462上的触点结构464连接，以及第二栅极选择晶体管的栅极与第二阶梯台阶463上的触点结构465连接。
在MCG连接区470中，形成多级阶梯结构。在一些实施例中，多级阶梯结构包括区段级、组级和划分级。本公开内容使用一个区段以例示组级和划分级的特征。要指出的是，可以在区段级处的区段中分别使用本公开内容的特征。在一些实施例中，在区段中，使用两级阶梯结构。在图4和图5的示例中，两级阶梯结构具有总共40个层对。40个层对被分成八个组。那么，每个组包括五个层对。两级阶梯结构具有沿诸如X方向的第一方向上升的组台阶G1-G8。此外，每个组台阶区包括具有沿诸如-Y方向的第二方向上升的划分台阶D1-D5的阶梯结构。
要指出的是，在图4和图5的示例中，组台阶G8的区域包括具有沿X和-Y方向二者都上升的划分台阶的阶梯结构，组台阶G1-G7的区域分别包括具有沿-Y方向上升的划分台阶的阶梯结构。
在图4和图5的示例中，两级阶梯结构暴露出存储单元的栅极层的一部分作为触点焊盘，触点结构可以形成于触点焊盘上以将存储单元的栅极层连接到字线。在示例中，与串中的顶部选择晶体管相邻的前40个存储单元被顺序地称为M1-M40，其中M1是与顶部选择晶体管相邻的第一存储单元。然后，组台阶G8的区域中的划分台阶D5的支承面提供用于M1的触点焊盘。组台阶G8的区域中的划分台阶D4的支承面提供用于M2的触点焊盘。组台阶G8的区域中的划分台阶D3的支承面提供用于M3的触点焊盘。组台阶G8的区域中的划分台阶D2的支承面提供用于M4的触点焊盘。组台阶G8的区域中的划分台阶D1的支承面提供用于M5的触点焊盘。
此外，组台阶G7的区域中的划分台阶D5的支承面提供用于M6的触点焊盘。组台阶G7的区域中的划分台阶D4的支承面提供用于M7的触点焊盘。组台阶G7的区域中的划分台阶D3的支承面提供用于M8的触点焊盘。组台阶G7的区域中的划分台阶D2的支承面提供用于M9的触点焊盘。组台阶G7的区域中的划分台阶D1的支承面提供用于M10的触点焊盘。
类似地，组台阶G6的区域中的划分台阶D5的支承面提供用于M11的触点焊盘。组台阶G6的区域中的划分台阶D4的支承面提供用于M12的触点焊盘。组台阶G6的区域中的划分台阶D3的支承面提供用于M13的触点焊盘。组台阶G6的区域中的划分台阶D2的支承面提供用于M14的触点焊盘。组台阶G6的区域中的划分台阶D1的支承面提供用于M15的触点焊盘。
类似地，组台阶G5的区域中的划分台阶D5的支承面提供用于M16的触点焊盘。组台阶G5的区域中的划分台阶D4的支承面提供用于M17的触点焊盘。组台阶G5的区域中的划分台阶D3的支承面提供用于M18的触点焊盘。组台阶G5的区域中的划分台阶D2的支承面提供用于M19的触点焊盘。组台阶G5的区域中的划分台阶D1的支承面提供用于M20的触点焊盘。
类似地，组台阶G4的区域中的划分台阶D5的支承面提供用于M21的触点焊盘。组台阶G4的区域中的划分台阶D4的支承面提供用于M22的触点焊盘。组台阶G4的区域中的划分台阶D3的支承面提供用于M23的触点焊盘。组台阶G4的区域中的划分台阶D2的支承面提供用于M24的触点焊盘。组台阶G4的区域中的划分台阶D1的支承面提供用于M25的触点焊盘。
类似地，组台阶G3的区域中的划分台阶D5的支承面提供用于M26的触点焊盘。组台阶G3的区域中的划分台阶D4的支承面提供用于M27的触点焊盘。组台阶G3的区域中的划分台阶D3的支承面提供用于M28的触点焊盘。组台阶G3的区域中的划分台阶D2的支承面提供用于M29的触点焊盘。组台阶G3的区域中的划分台阶D1的支承面提供用于M30的触点焊盘。
类似地，组台阶G2的区域中的划分台阶D5的支承面提供用于M31的触点焊盘。组台阶G2的区域中的划分台阶D4的支承面提供用于M32的触点焊盘。组台阶G2的区域中的划分台阶D3的支承面提供用于M33的触点焊盘。组台阶G2的区域中的划分台阶D2的支承面提供用于M34的触点焊盘。组台阶G2的区域中的划分台阶D1的支承面提供用于M35的触点焊盘。
类似地，组台阶G1的区域中的划分台阶D5的支承面提供用于M36的触点焊盘，并且在该触点焊盘上形成触点结构C1(如图5中所示)，以将M36的栅极连接到字线。组台阶G1的区域中的划分台阶D4的支承面提供用于M37的触点焊盘，并且在该触点焊盘上形成触点结构C2(如图5中所示)。组台阶G1的区域中的划分台阶D3的支承面提供用于M38的触点焊盘，并且在该触点焊盘上形成触点结构C3(如图5中所示)。组台阶G1的区域中的划分台阶D2的支承面提供用于M39的触点焊盘，并且在该触点焊盘上形成触点结构C4(如图5中所示)。组台阶G1的区域中的划分台阶D1的支承面提供用于M40的触点焊盘，并且在该触点焊盘上形成触点结构C5(如图5中所示)。
在图4和图5的示例中，划分台阶D1的深度(如图5中的深度1所示)等于缝隙结构的间距，以及划分台阶D2、D3和D4的深度(如图5中的深度2所示)等于缝隙结构的间距的一半。
要指出的是，在一些示例中，诸如图5中缝隙结构411、412(B)、413(B)和414所示的缝隙结构填充有绝缘层530和导电材料540。绝缘层530将导电材料540与栅极层绝缘。导电材料540可以用于形成公共源极触点。
根据本公开内容的一方面，当在连接区中的划分的数量(例如，组台阶中划分台阶的数量)大于阵列区中指状存储区的数量时，可以使用不均匀的划分台阶的深度，从而不需要增加连接区中的缝隙结构，并且可以容易地设计布局。
图6示出了概述根据本公开内容的一些实施例，用于制造半导体器件(诸如半导体器件100)的工艺示例600的流程图。该工艺在S601处开始，并且进行到S610。
在S610处，在衬底上交替地堆叠牺牲栅极层和绝缘层以形成初始堆叠体。衬底可以是任何适当的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底可以是体(bulk)晶圆或外延层。在一些示例中，绝缘层由诸如二氧化硅等绝缘材料制成，并且牺牲层由氮化硅制成。
在S620处，在连接区中形成具有不均匀的深度的划分台阶。在一些示例中，使用掩模层并且在掩模层上应用修整工艺，以形成蚀刻掩模，用于形成划分台阶。
图7示出了具有被掩模层710覆盖的SDP部分440(A)-(D)的半导体器件700的俯视图的示例。掩模层710用于形成SDP部分440(A)-(D)中的划分台阶。SDP部分440(A)-(D)与SDP部分440相同或者是SDP部分440的镜像。掩模层710覆盖阵列区450和连接区460的与阵列区450相邻的一部分。在一些实施例中，掩模层710可以包括光致抗蚀剂(photoresist)或碳基聚合物材料，并且可以使用诸如光刻(lithography)的图案化工艺来形成。在一些实施例中，掩模层710还可以包括诸如氧化硅、氮化硅、TEOS、含硅的抗反射涂层(SiARC)、非晶硅或多晶硅的硬掩模。可以使用蚀刻工艺来将硬掩模图案化，例如使用O2或CF4化学制剂的反应离子蚀刻(RIE)。此外，掩模层710可以包括光致抗蚀剂和硬掩模的任何组合。
在一些实施例中，可以使用掩模层通过应用重复的蚀刻-修整工艺来形成划分台阶。蚀刻-修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以去除初始堆叠体的具有暴露的表面的一部分。在示例中，蚀刻深度等于作为牺牲栅极层和绝缘层的厚度的层对。在示例中，用于绝缘层450的蚀刻工艺可以比牺牲层具有高选择性，和/或反之亦然。
在一些实施例中，通过诸如反应离子蚀刻(RIE)或其他干蚀刻工艺的非等向性蚀刻执行对堆叠体的蚀刻。在一些实施例中，绝缘层是氧化硅。在该示例中，对氧化硅的蚀刻可以包括使用基于氟的气体(例如氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他适当气体)的RIE。在一些实施例中，可以通过湿化学试剂(例如，氢氟酸或氢氟酸和乙二醇的混合物)来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方法。在一些实施例中，牺牲层是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用于去除单层堆叠体的方法和蚀刻剂不应受到本公开内容的实施例的限制。
修整工艺包括在掩模层710上应用适当的蚀刻工艺(例如，等向性干蚀刻或湿蚀刻)，使得可以在x-y平面中从边缘横向地拉回(例如，向内收缩)掩模层710。在一些实施例中，修整工艺可以包括诸如使用O2、Ar、N2等的RIE的干蚀刻。在一些实施例中，掩模层710的拉回距离与划分台阶的深度相对应。在实施例中，适当地控制拉回距离以形成不同深度的划分台阶。例如，在蚀刻-修整工艺的第一周期中，适当地控制用于掩模层710的修整时间以拉回大约是缝隙结构的间距的距离；以及在蚀刻-修整工艺的第二周期中，适当地控制用于掩模层710的修整时间，以拉回大约是缝隙结构的间距的一半的距离。
在修整掩模层710之后，初始堆叠体的对应于划分的最顶层级的一个部分被暴露，并且初始堆叠体的最顶层级的其他部分保持被掩模层710覆盖。蚀刻-修整工艺的下一个周期以蚀刻工艺恢复。
在一些实施例中，可以由绝缘层覆盖初始堆叠体的最顶层级。在一些实施例中，还可以由其他电介质材料覆盖初始堆叠体的最顶层级。可以向每个蚀刻-修整周期中的蚀刻工艺增加用于去除绝缘层和/或其他电介质材料的工艺步骤以形成划分台阶。
在形成划分台阶之后，可以去除掩模层710。可以使用诸如利用O2或CF4等离子体的干蚀刻，或利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学品)的湿蚀刻的技术来去除掩模层710。
图8示出了在去除掩模层710之后，具有SDP部分440(A)-(D)的半导体器件700的俯视图的示例。如图8所示，形成划分台阶D1-D5。
参考回图6，在S630处，形成连接区中的组台阶。在一些示例中，使用掩模层并且在掩模层上应用修整工艺，以形成蚀刻掩模，用于形成组台阶。
图9示出了具有SDP部分440(A)-(D)的半导体器件700的俯视图的示例，所述SDP部分440(A)-(D)被用于形成SDP部分440(A)-(D)中的组台阶的掩模层910覆盖。掩模层910被设置于阵列区450和连接区460的一部分的上方。掩模层910可以由类似于掩模层710的材料制成，并且可以使用类似的技术形成。
在一些实施例中，类似于用于形成划分台阶的重复的蚀刻-修整工艺，可以使用掩模层910，通过应用重复的蚀刻-修整工艺来形成组台阶。在该示例中，可以通过在X方向上修整掩模层910来形成组台阶。
在一些实施例中，修整工艺确定出组台阶的深度。在一些实施例中，组台阶可以具有相同的深度。在一些实施例中，组台阶可以具有不同的深度。
在一些实施例中，每个组台阶都包括多个层对，例如，图9示例中的5个层对。然后，蚀刻工艺对与组台阶的高度相对应的适当层(例如，交替的牺牲层和绝缘层的五个层对)进行蚀刻。
在形成组台阶之后，可以去除掩模层910。可以使用诸如利用O2或CF4等离子体的干蚀刻，或利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学品)的湿蚀刻的技术来去除掩模层910。
图10示出了在去除掩模层910之后，具有SDP部分440(A)-(D)的半导体器件700的俯视图示例。如图10所示，形成组台阶G1-G8以及划分台阶D1-D5。
图11示出了在去除掩模层910之后，具有SDP部分440(A)-(D)的半导体器件700的透视图示例。如图11所示，形成组台阶G1-G8以及划分台阶D1-D5。
参考回S640，形成沟道结构。在示例中，执行适当的平坦化工艺以获得相对平的表面。然后，使用光刻技术来在光致抗蚀剂和/或硬掩模层中限定沟道孔和虚设沟道孔的图案，以及使用蚀刻技术来将图案转移到牺牲层和绝缘层的堆叠体中。因此，在阵列区110中形成沟道孔，并且在连接区中形成虚设沟道孔。
然后，在沟道孔中形成沟道结构，并且在虚设沟道孔中形成虚设沟道结构。在一些实施例中，虚设沟道结构可以与沟道结构一起形成，因此，虚设沟道结构由与沟道结构相同的材料形成。在一些实施例中，虚设沟道结构与沟道结构以不同方式形成。
在S650处，形成栅缝隙(在一些示例中也称为缝隙结构)。在一些实施例中，栅缝隙被蚀刻成堆叠体中的沟槽。在一些示例中，连接区中的栅缝隙具有与阵列区中的栅缝隙相同的间距。
在S660处，形成实际栅极。在一些实施例中，利用栅缝隙，可以由栅极层替代牺牲层。在示例中，经由栅缝隙向牺牲层施加蚀刻剂以去除牺牲层。在示例中，牺牲层由氮化硅制成，并且经由栅缝隙来施加热硫酸(H2SO4)以去除牺牲层。此外，经由栅缝隙，形成通往阵列区中的晶体管的栅极堆叠体。在示例中，栅极堆叠体由高k电介质层、胶粘层和金属层形成。高k电介质层可以包括提供相对较大介电常数的任何适当材料，例如，氧化铪(HfO2)、氧化铪硅(HfSiO4)、氮氧化铪硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化钛酸锶(SrTiO3)、氧化锆硅(ZrSiO4)、氧化铪锆(HfZrO4)等。胶粘层可以包括诸如钛(Ti)、钽(Ta)的高熔点金属以及它们的氮化物，例如，TiN、TaN、W2N、TiSiN、TaSiN等。金属层包括具有高导电性的金属，例如，钨(W)、铜(Cu)等。
在S670处，可以在半导体器件上执行额外工艺。例如，栅极最后工艺继续到例如利用间隔体材料(例如，氧化硅)和公共源极材料(例如，钨)来填充栅缝隙，以形成缝隙结构。此外，可以形成触点结构，以及可以形成金属迹线。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开内容的各方面。本领域的技术人员应当认识到，他们可以容易地使用本公开内容作为技术，用于设计或修改其他工艺和结构，用于执行相同的目的和/或实现本文所介绍实施例的相同优点。本领域的技术人员还应当认识到，这样的等价构造并不脱离本公开内容的精神和范围，并且它们可以在本文做出各种改变、替换和变化而不脱离本公开内容的精神和范围。

Claims (20)

1.一种半导体器件，包括：
沿垂直于所述半导体器件的衬底的方向，在所述衬底上方的阵列区中交替地堆叠的栅极层和绝缘层；
在所述阵列区中形成的沟道结构的阵列；
在所述衬底上方的连接区中的以阶梯形式堆叠的所述栅极层和所述绝缘层，其中，阶梯台阶具有不均匀的阶梯深度；以及
形成于具有所述不均匀的阶梯深度的所述阶梯台阶上的、通往所述栅极层的触点结构。
2.根据权利要求1所述的半导体器件，其中，所述阶梯台阶包括具有第一深度的第一阶梯台阶，所述第一深度大约是第二阶梯台阶的第二深度的一半。
3.根据权利要求1所述的半导体器件，其中，通往一组连续栅极层的所述触点结构是分别在具有不均匀的阶梯深度的所述阶梯台阶上形成的。
4.根据权利要求1所述的半导体器件，其中，所述阶梯台阶包括平行于缝隙结构的竖立面，所述缝隙结构将所述沟道结构的阵列分成指状部分。
5.根据权利要求4所述的半导体器件，其中，所述阶梯台阶包括设置在相邻缝隙结构之间的至少一个竖立面。
6.根据权利要求4所述的半导体器件，其中，所述阶梯台阶包括：与所述缝隙结构基本上对准的第一竖立面、以及所述阶梯台阶的设置在相邻缝隙结构之间的至少第二竖立面。
7.根据权利要求4所述的半导体器件，其中，所述阵列区中的第一缝隙结构具有与所述连接区中的第二缝隙结构基本相同的间距。
8.根据权利要求7所述的半导体器件，其中，所述第一缝隙结构将所述阵列区中的所述沟道结构分成三个指状部分，并且所述阶梯台阶被配置为具有第一深度和第二深度，所述第一深度等于所述间距，所述第二深度是所述间距的一半。
9.根据权利要求8所述的半导体器件，其中，所述阶梯台阶包括具有所述第一深度的两个台阶，以及包括具有所述第二深度的两个台阶。
10.根据权利要求8所述的半导体器件，其中，所述阶梯台阶包括具有所述第一深度的一个台阶，以及包括具有所述第二深度的四个台阶。
11.一种用于形成半导体器件的方法，包括：
沿垂直于所述半导体器件的衬底的方向，在所述衬底上方的阵列区和连接区中交替地堆叠牺牲栅极层和绝缘层；
将所述连接区中的所述牺牲栅极层和所述绝缘层形成为其中阶梯台阶具有不均匀的阶梯深度的阶梯形式；
在所述阵列区中形成沟道结构；
利用栅极层替换所述牺牲栅极层；以及
在所述阶梯台阶上形成触点结构。
12.根据权利要求11所述的方法，其中，将所述连接区中的所述牺牲栅极层和所述绝缘层形成为其中所述阶梯台阶具有所述不均匀的阶梯深度的所述阶梯形式还包括：
形成包括具有第一深度的第一阶梯台阶的阶梯台阶，所述第一深度大约是第二阶梯台阶的第二深度的一半。
13.根据权利要求11所述的方法，其中，在所述阶梯台阶上形成所述触点结构还包括：
分别在具有不均匀的阶梯深度的所述阶梯台阶上形成所述触点结构，所述触点结构连接到所述栅极层中的一组连续栅极层。
14.根据权利要求11所述的方法，还包括：
形成将所述阵列区分成指状部分的缝隙结构，所述阶梯台阶的竖立面平行于所述缝隙结构。
15.根据权利要求14所述的方法，其中，所述阶梯台阶包括设置在两个相邻缝隙结构之间的至少一个竖立面。
16.根据权利要求14所述的方法，其中，所述阶梯台阶包括：与所述缝隙结构基本上对准的第一竖立面、以及所述阶梯台阶的设置在两个相邻缝隙结构之间的至少第二竖立面。
17.根据权利要求14所述的方法，其中，所述阵列区中的第一缝隙结构具有与所述连接区中的第二缝隙结构基本相同的间距。
18.根据权利要求17所述的方法，其中，所述第一缝隙结构将所述阵列区中的所述沟道结构分成三个指状部分，并且所述阶梯台阶具有等于所述间距的第一深度，以及具有第二深度，所述第二深度是所述间距的一半。
19.根据权利要求18所述的方法，其中，所述阶梯台阶包括具有所述第一深度的两个台阶，以及包括具有所述第二深度的两个台阶。
20.根据权利要求18所述的方法，其中，所述阶梯台阶包括具有所述第一深度的一个台阶，以及包括具有所述第二深度的四个台阶。
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