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TWI815022B - 三維nand記憶體件及其形成方法 - Google Patents

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TWI815022B
TWI815022B TW109123216A TW109123216A TWI815022B TW I815022 B TWI815022 B TW I815022B TW 109123216 A TW109123216 A TW 109123216A TW 109123216 A TW109123216 A TW 109123216A TW I815022 B TWI815022 B TW I815022B
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夏志良
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Abstract

在製造半導體元件的方法中，形成初始堆疊體。初始堆疊體由交替設置在基底之上的犧牲層和絕緣層形成，並且包括依次設置的第一連接區、第一陣列區和第二連接區。第一初始階梯形成在第一連接區中並且形成在第一組犧牲層和絕緣層中。第一頂部選擇閘階梯形成在第二連接區中，並且形成在第二組犧牲層和絕緣層中。隨後在第一連接區中執行蝕刻步驟，以使第一初始階梯沿垂直於基底的垂直方向朝基底移動，從而形成第一底部選擇閘階梯。

Description

三維NAND記憶體件及其形成方法
概括地說，本揭露內容涉及半導體技術領域，以及更具體地說，本揭露涉及三維(3D)NAND記憶體件及其形成方法。
快閃記憶體元件最近已經得到快速發展。快閃記憶體元件能夠在不施加電壓的情況下長時間保存儲存的資料。此外，快閃記憶體元件的讀取速率相對較高，並且容易抹除儲存的資料並將資料重新寫入到快閃記憶體元件中。因此，快閃記憶體元件已被廣泛用於微型電腦、自動控制系統等中。為了增加快閃記憶體元件的位元密度並降低快閃記憶體元件的位元成本，已經開發了三維(3D)NAND(與非)快閃記憶體元件。
在本揭露中，提供了針對製造3D NAND元件的方法的實施例。實施例包括一種方法，該方法與連接階梯同時地形成底部選擇閘(BSG)階梯和頂部選擇閘(TSG)階梯。
在本揭露中，提供了一種用於製造半導體元件的方法。在該方法中，可以形成初始堆疊體。初始堆疊體由犧牲字元線層(也稱為犧牲層)和交替設 置在基底之上的絕緣層形成。初始堆疊體可以包括沿基底的第一方向依次設置的第一連接區、第一陣列區和第二連接區。第一初始階梯然後可以設置在犧牲字元線層和絕緣層的初始堆疊體的第一連接區中，並形成在第一組犧牲字元線層和絕緣層中。第一頂部選擇閘(TSG)階梯可以設置在犧牲字元線層和絕緣層的初始堆疊體的第二連接區中，並形成在第二組犧牲字元線層和絕緣層中。隨後可以在第一連接區中執行蝕刻步驟，以將第一初始階梯沿垂直於基底的垂直方向朝基底移動，從而形成第一底部選擇閘(BSG)階梯。
在該方法中，至少一個停止層可以形成在初始堆疊體上，其中至少一個停止層可以在初始堆疊體中限定第一連接區、第一陣列區和第二連接區。隨後可以基於至少一個停止層來執行修整蝕刻步驟以形成多個壁結構以及第二連接區中的初始連接階梯。壁結構可以被至少一個停止層覆蓋，並且初始連接階梯可以不被覆蓋並且沿基底的垂直於第一方向的第二方向佈置在壁結構之間。
在一些實施例中，可以在第一初始階梯的第一組犧牲字元線層和絕緣層以及第二組犧牲字元線層和絕緣層上執行蝕刻步驟以將第一初始階梯移動到一個或多個最底部犧牲字元線層和最底部絕緣層，並將初始連接階梯沿垂直方向朝基底移動，以形成連接階梯。每個階梯可以形成在初始堆疊體的相應的犧牲層和絕緣層中。
在該方法中，可以依次執行多個切削步驟以將第一連接區中的第一初始階梯朝基底移動以形成第一BSG階梯。切削步驟中的第一切削步驟可以使第一初始階梯朝基底移動第一數量的臺階。切削步驟中的在第一切削步驟之後的第二切削步驟可以使第一初始階梯移動第二數量的臺階，該第二數量的臺階是第一數量的臺階的兩倍。
在該方法中，可以在第二連接區中的初始連接階梯上進一步施加切 削步驟，以使初始連接階梯朝基底移動，以形成連接階梯，其中每個初始連接階梯可以接受相應數量的切削步驟，以使每個初始連接階梯可以在相應的犧牲層和絕緣層中移動。
在該方法中，可以形成第一分隔結構。第一分隔結構可以延伸穿過第一連接區、第一陣列區和第二連接區。第一分隔結構可以沿第一方向形成，並且延伸穿過初始堆疊體進入到基底中。另外，可以在第一陣列區中形成第二分隔結構。第二分隔結構可以沿第一方向設置，並定位於第一分隔結構之間。第二分隔結構可以進一步延伸穿過初始堆疊體進入到基底中，並且延伸穿過第一BSG階梯和第一TSG階梯。
在該方法中，可以在初始堆疊體的第一陣列區中形成溝道結構。溝道結構可以沿垂直方向延伸穿過初始堆疊體進入到基底中。
在一些實施例中，初始堆疊體還可以包括第二陣列區和第三連接區。第二陣列區可以定位於第二連接區和第三連接區之間。因此，第二初始階梯可以形成在第三連接區中，並且第二TSG階梯可以形成在第二連接區中。第一初始階梯和第二初始階梯可以形成在第一組犧牲字元線層和絕緣層中。第一TSG階梯、第二TSG階梯和初始連接階梯可以形成在第二組犧牲字元線層和絕緣層中。因此，可以執行蝕刻步驟以使第一初始階梯、第二初始階梯和初始連接階梯沿垂直方向朝基底移動，從而在第一連接區中形成第一BSG階梯，在第三連接區中形成第二BSG階梯，並且在第二連接區中形成連接階梯。
因此，第一TSG階梯、連接階梯和第二TSG階梯可以沿第一方向延伸，並且連接階梯可以設置在第一TSG階梯和第二TSG階梯之間。第一分隔結構可以進一步延伸穿過第二陣列區和第三連接區。
在該方法中，第三分隔結構可以形成在第二陣列區中。第三分隔結構可以沿第一方向設置，並且定位於第一分隔結構之間。第三分隔結構可以進 一步延伸穿過初始堆疊體進入到基底，並且延伸穿過第二BSG階梯和第二TSG階梯。
根據本揭露的另一方面，提供了一種用於製造半導體元件的方法。在該方法中，可以形成初始堆疊體。初始堆疊體由犧牲字元線層和絕緣層形成，所述犧牲字元線層和絕緣層交替地設置在基底之上。犧牲字元線層和絕緣層的初始堆疊體可以包括沿基底的第一方向依次設置的第一連接區、第一陣列區、第二連接區、第二陣列區和第三連接區。第一初始階梯可以形成在第一連接區中，並且第二初始階梯可以形成在第三連接區中。第一初始階梯和第二初始階梯可以形成在第一組犧牲字元線層和絕緣層中。另外，第一頂部選擇閘(TSG)階梯可以沿第一陣列區形成在第二連接區中，並且第二TSG階梯可以沿第二陣列區形成在第二連接區中。第一TSG階梯和第二TSG階梯可以形成在第二組犧牲字元線層和絕緣層中。隨後可以在第一連接區和第三連接區中執行蝕刻步驟，以使第一初始階梯和第二初始階梯沿垂直於基底的垂直方向朝基底移動，從而在第一連接區中形成第一底部選擇閘(BSG)階梯，並且在第三連接區中形成第二BSG階梯。
在該方法中，至少一個停止層可以形成在初始堆疊體上，其中該至少一個停止層可以在初始堆疊體中限定第一連接區、第一陣列區、第二連接區、第二陣列區和第三連接區。此外，可以基於至少一個停止層來執行修整蝕刻步驟以形成多個壁結構以及第二連接區中的初始連接階梯。壁結構和初始連接階梯可以定位於第一陣列區和第二陣列區之間。壁結構可以被至少一個停止層覆蓋，並且初始連接階梯可以不被覆蓋並且進一步佈置在壁結構之間。
在一些實施例中，可以在第一初始階梯和第二初始階梯的第一組犧牲字元線層和絕緣層上執行蝕刻步驟。因此，蝕刻步驟可以將第一初始階梯和第二初始階梯移動到一個或多個最底部犧牲字元線層和最底部絕緣層。也可以 在第二組犧牲層和絕緣層上執行蝕刻步驟，以使初始連接階梯沿垂直方向朝基底移動以形成連接階梯，其中每個所述連接階梯可以形成在初始堆疊體的相應的犧牲層和絕緣層中。
在一些實施例中，可以依次執行多個切削步驟以將第一初始階梯和第二初始階梯朝基底移動，以分別形成第一BSG階梯和第二BSG階梯。切削步驟中的第一切削步驟可以使第一初始階梯和第二初始階梯分別朝基底移動第一數量的臺階。切削步驟中的在第一切削步驟之後的第二切削步驟可以分別將第一初始階梯和第二初始階梯移動第二數量的臺階，其中第二數量的臺階是第一數量的臺階的兩倍。
還可以在第二連接區中的初始連接階梯上施加切削步驟，以將初始連接階梯朝基底移動，以形成連接階梯，其中，每個所述初始連接階梯可以接受相應數量的切削步驟，以使每個所述初始連接階梯在相應的犧牲層和絕緣層中移動。
根據本揭露的又一方面，提供了一種半導體元件。半導體元件可以具有第一底部選擇閘(BSG)階梯、第一陣列區、連接區、第二陣列區和第二BGS階梯，它們形成為堆疊體並且沿基底的第一方向依次設置。堆疊體可以由交替地設置在基底之上的字元線層和絕緣層形成。第一BSG階梯可以形成在第一組字元線層和絕緣層中，並且第二BSG階梯可以形成在第二組字元線層和絕緣層中。連接區包括沿第一陣列區定位的第一頂部選擇閘(TSG)階梯和沿第二陣列區定位的第二TSG階梯。第一TSG階梯可以形成在第三組字元線層和絕緣層中，並且第二TSG階梯可以形成在第四組字元線層和絕緣層中。第一TSG階梯和第二TSG階梯定位於第一BSG階梯和第二BSG階梯上方。
在半導體元件中，第一分隔結構可以延伸穿過第一BSG階梯、第一陣列區、連接區、第二陣列區和第二BSG階梯。第一分隔結構可以進一步延伸 穿過所述堆疊體進入到基底中並沿第一方向延伸。半導體元件可以具有延伸穿過第一陣列區的第二分隔結構。第二分隔結構可以沿第一方向設置，並定位於第一分隔結構之間。第二分隔結構可以延伸穿過堆疊體進入到基底中，並且進一步延伸穿過第一BSG階梯和第一TSG階梯。半導體元件還可以包括第三分隔結構。第三分隔結構可以延伸穿過第二陣列區。第三分隔結構可以沿第一方向設置，並且定位於第一分隔結構之間。第三分隔結構可以延伸穿過堆疊體，並且進一步延伸穿過第二BSG階梯和第二TSG階梯。
在一些實施例中，連接區還可以包括多個壁結構和連接階梯。連接階梯可以沿基底的垂直於第一方向的第二方向佈置在壁結構之間。連接階梯可以沿第一方向設置在第一TSG階梯和第二TSG階梯之間。每個連接階梯可以形成在堆疊體的相應的字元線層和絕緣層中。
在半導體元件中，連接階梯中的至少一個包括第一組梯級和第二組梯級。第一組梯級可以沿第一方向延伸，並且第二組梯級可以沿第三方向延伸，其中第一方向與第三方向相反。
100:NAND元件
100A:第一連接區
100B:第一陣列區
100C:第二連接區
100D:第二陣列區
100E:第三連接區
100A’、100B’、100C’、100D’、100E’:第一側
100A”、100B”、100C”、100D”、100E”:第二側
101:基底
102:第一TSG階梯
103:連接階梯
104:第二TSG階梯
104a、104b:TSG階梯
105:犧牲層
106:第一壁結構
107:絕緣層
108:第二壁結構
109:第一BSG階梯
109_1、109_2-109_4:BSG階梯
110:第一連接階梯
111:第二BSG階梯
112:第二連接階梯
114:第一分隔結構
116:第二分隔結構
118:第三分隔結構
120-123:第一陣列分隔結構
124-127:第二陣列分隔結構
128:溝道結構
130:初始連接階梯
200:結構
202、204:遮罩層
206:虛線
208、210:間隙
1100:製程
S1102、S1104、S1106、S1108:步驟
當與附圖一起閱讀時，根據以下具體實施方式可以最好地理解本揭露的各方面。注意，根據行業中的標準實作，各種特徵未按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意增加或減小。
圖1是根據本揭露的示例性實施例的3D NAND元件的俯視圖。
圖2是根據本揭露的示例性實施例的3D NAND元件的三維視圖。
圖3是根據本揭露的示例性實施例的3D NAND元件的放大的三維視圖。
圖4、圖5、圖6、圖7、圖8、圖9A、圖9B和圖10包括根據本揭露的示例性實 施例的製造3D NAND元件的各個中間步驟的截面圖、俯視圖和三維視圖。
圖11是根據本揭露的示例性實施例的用於製造3D NAND元件的方法的流程圖。
以下公開內容提供了用於實施所提供的主題的不同特徵的許多不同的實施例或示例。以下描述了元件和佈置的特定示例以簡化本揭露。當然，這些僅僅是示例，而無意於進行限制。例如，在下面的描述中，在第二特徵之上或上的第一特徵的形成可以包括第一特徵和第二特徵可以直接接觸的實施例，並且還可以包括其中可以在第一和第二特徵之間形成附加特徵使得第一和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各個示例中重複附圖標記的數位和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文中可以使用諸如“在...下面”、“在...下方”、“下部”、“在...上方”、“上部”之類的空間相對術語，以描述一個元件或特徵相對於另一個或多個元件或特徵的如圖所示的關係。除了在圖中描述的取向之外，空間相對術語還意圖涵蓋元件在使用或操作中的不同取向。裝置可以以其他方式定向(旋轉90度或以其他取向)，並且本文使用的空間相對描述語可以相應地以類似方式解釋。
3D NAND元件可以包括一個或多個儲存平面，並且一個或多個儲存平面中的每個可以包括多個儲存塊。一個或多個儲存塊中的每個可以具有定位於兩個陣列區之間的連接區。連接區和陣列區形成在交替設置在基底之上的字元線層和絕緣層的堆疊體中。字元線層可以包括依次設置在基底之上的底部選擇閘(BSG)層、閘極層(或字元線層)和頂部選擇閘(TSG)層。陣列區可以 包括多個溝道結構。每個溝道結構可以耦合到字元線層以形成相應的垂直NAND儲存單元串。垂直NAND儲存單元串可以包括一個或多個底部選擇電晶體(BST)、多個儲存單元(MC)以及一個或多個頂部選擇電晶體(TST)，它們沿基底的高度方向(或Z方向)依次並串聯地設置在基底之上。BST可以由溝道結構和BSG層形成，MC可以由溝道結構和字元線層形成，並且TST可以由溝道結構和TSG層形成。
在這樣的3D NAND元件中，連接區可以包括可以形成在BSG層、字元線層和TSG層中的梯級。字元線觸點可以進一步形成在所述梯級上以連接到BSG層、字元線層和TSG層。在3D NAND元件中，字元線層中的梯級(也稱為連接階梯)可以通過梯級劃分方案(SDS)形成，其中梯級可以具有一個或多個下臺階方向以節省處理時間。但是，TSG層中的梯級(也稱為TSG階梯)和BSG層中的梯級(也稱為BSG階梯)無法通過SDS形成，因為一個或多個TSG切割結構和BSG切割結構通常分別形成在TSG層和BSG層中，以將TSG層和BSG層分別劃分為子TSG層和子BSG層。因此，通常分別形成TSG層和BSG層中的梯級以及字元線層中的梯級。
在本揭露中，提供了一種製造方法。在該方法中，可以通過一個或多個修整蝕刻步驟在堆疊體中同時形成初始BSG階梯、初始連接階梯和TSG階梯。隨後可以施加一個或多個去除方法(例如，諸如均厚乾蝕刻步驟的切削步驟)以將初始BSG階梯移動到一個或多個底部字元線層(例如，最底部字元線層)和底部絕緣層(例如，最底部絕緣層)以形成BSG階梯。去除方法還可以將初始連接階梯朝基底移動以形成連接階梯，其中連接階梯中的每個可以形成在堆疊體的相應的字元線層和絕緣層中。本揭露的方法不僅可以獲得產量提升，而且可以獲得成本降低。
圖1是根據本揭露的示例性實施例的3D NAND元件100(也稱為元件 100)的俯視圖。如圖1所示，元件100可以具有沿基底(未示出)的第一方向(例如，X方向)依次設置的第一連接區100A、第一陣列區100B、第二連接區100C、第二陣列區100D和第三連接區100E。第一連接區100A、第一陣列區100B、第二連接區100C、第二陣列區100D和第三連接區100E可以形成在交替設置在基底之上的字元線層和絕緣層的堆疊體中。第一連接區100A可以包括第一BSG階梯109，該第一BSG階梯109形成在與基底相鄰的第一組字元線層和絕緣層中，例如，形成在與基底相鄰的一個或多個最底部字元線層和最底部絕緣層中。類似地，第三連接區100E可以包括第二BSG階梯111，第二BSG階梯111也可以形成在與基底相鄰的第一組字元線層和絕緣層中。
第二連接區100C可以定位於第一陣列區100B和第二陣列區100D之間。第二連接區100C可以包括定位為與第一陣列區100B相鄰的第一TSG階梯102和定位為與第二陣列區100D相鄰的第二TSG階梯104。第二連接區100C還可以包括第一壁結構106、第二壁結構108和多個連接階梯103。第一TSG階梯102、連接階梯103和第二TSG階梯104沿X方向依次佈置。第一TSG階梯102、連接階梯103和第二TSG階梯104還沿基底的Y方向設置在第一壁結構106和第二壁結構108之間。第一TSG階梯102和第二TSG階梯104可以形成在第二組字元線層和絕緣層中，例如，形成在一個或多個頂部字元線層和頂部絕緣層中。另外，連接階梯103中的每個可以形成在堆疊體的相應的字元線層和絕緣層中。
元件100可以包括沿第一連接區100A、第一陣列區100B、第二連接區100C、第二陣列區100D和第三連接區100E的第一側定位的第一分隔結構114。第一分隔結構114可以延伸穿過堆疊體進入到基底中並且沿第一方向(例如，X方向)延伸。如圖1所示，第一連接區100A的第一側可以是100A’，第一陣列區100B的第一側可以是100B’，第二連接區100C的第一側可以是100C’，第二陣列區100D的第一側可以是100D’，並且第三連接區100E的第一側可以是100E’。
元件100可以具有延伸穿過第一連接區100A、第一陣列區100B、第二連接區100C、第二陣列區100D和第三連接區100E的第二分隔結構116。第二分隔結構116可以沿第一方向形成並且延伸穿過堆疊體進入到基底。在一些實施例中，連接階梯103可以由第二分隔結構116分隔成第一連接階梯110和第二連接階梯112。第二分隔結構116可以進一步將第一BSG階梯109劃分為BSG階梯109_1和BSG階梯109_2。
元件100可以包括沿第一連接區100A、第一陣列區100B、第二連接區100C、第二陣列區100D和第三連接區100E的第二側定位的第三分隔結構118。第三分隔結構118可以進一步延伸穿過堆疊體進入到基底並沿第一方向延伸。如圖1所示，第一連接區100A的第二側可以是100A”，第一陣列區100B的第二側可以是100B”，第二連接區100C的第二側可以是100C”，第二陣列區100D的第二側可以是100D”，並且第三連接區100E的第二側可以是100E”。
在一些實施例中，第一分隔結構114、第二分隔結構116和第三分隔結構118可以是閘縫隙(GLS)結構。在一些實施例中，GLS結構可以由導電材料製成並且定位於陣列公共源(ACS)區上以用作觸點，其中ACS區形成在基底中以用作公共源極。在一些實施例中，GLS結構可以由電介質材料製成以用作分隔結構。在一些實施例中，使用後閘極製造技術來形成元件100。因此，形成GLS結構以說明去除犧牲字元線層(也稱為犧牲層)以及形成真正的閘極。
元件100可以包括第一陣列區100B中的第一陣列分隔結構(或第一陣列GLS結構)120-123。第一陣列分隔結構120-123可以沿第一方向(例如，X方向)設置，並且定位於第一分隔結構114和第三分隔結構118之間。第一陣列分隔結構120-123可以延伸穿過堆疊體進入到基底中，並進一步延伸穿過第一BSG階梯109和第一TSG階梯102。元件100還可以包括沿第一方向設置並定位在第一分隔結構114和第三分隔結構118之間的第二陣列分隔結構(或第二陣列GLS結 構)124-127。第二陣列分隔結構124-127可延伸穿過堆疊體進入到基底中，並進一步延伸穿過第二BSG階梯111和第二TSG階梯104。
元件100還可以包括定位於第一陣列區100B和第二陣列區100D中的多個溝道結構128。溝道結構128可以延伸穿過堆疊體進入到基底。溝道結構128中的每個還可以包括溝道層、圍繞溝道層的隧道層、圍繞隧道層的電荷陷阱層以及圍繞電荷陷阱層的阻擋層。此外，溝道結構128可以與字元線層直接接觸。在一些實施例中，諸如HfO2或AlO的高K層可以設置在字元線層和阻擋層之間。
在一些實施例中，可以在圖1中形成兩個儲存塊，其中可以在第一分隔結構114和第二分隔結構116之間限定第一儲存塊，並且可以在第二分隔結構116和第三分隔結構118之間限定第二儲存塊。例如，如圖1所示，第一壁結構106、第一連接階梯110和BSG階梯109_1被包括在第一儲存塊中。第二壁結構108、第二連接階梯112和BSG階梯109_2包括在第二儲存塊中。另外，第一陣列分隔結構120-121和第二陣列分隔結構124-125可以將第一儲存塊劃分成三個子塊(或三個指狀結構)。第一陣列分隔結構122-123和第二陣列分隔結構126-127可以將第二儲存塊劃分成三個子塊(或三個指狀結構)。
圖2是根據本揭露的示例性實施例的元件100的三維視圖。為了簡單和清楚起見，在圖2中示出了第一連接區100A、第一陣列區100B和第二連接區100C。在圖2中，提供了四個儲存塊，並且圖1中的兩個儲存塊被定位於四個儲存塊的中間。如圖2所示，第一分隔結構114定位於第一連接區100A、第一陣列區100B和第二連接區100C中。第三分隔結構118定位於第一連接區100A、第一陣列區100B和第二連接區100C中。第二分隔結構116沿X方向延伸穿過第一連接區100A、第一陣列區100B和第二連接區100C。分隔結構(例如，第一分隔結構114、第二分隔結構116和第三分隔結構118)可以將元件100劃分成多個儲存塊。例如，圖2中示出了四個儲存塊，其中第一BSG階梯109被第一分隔結構114、第 二分隔結構116和第三分隔結構118分隔成四個階梯(或四個子BSG階梯)109_1至109_4。四個階梯109_1至109_4中的每個可以被包括在相應的儲存塊中。
仍參考圖2，第一BSG階梯109可以形成在一個或多個底部字元線層和底部絕緣層中，例如與基底相鄰的最底部字元線層和最底部絕緣層。第一TSG階梯102沿第一陣列區100B定位，並且形成在一個或多個頂部字元線層和頂部絕緣層中。第二TSG階梯104沿第二陣列區100D(未示出)定位，並且也形成在一個或多個頂部字元線層和頂部絕緣層中。連接階梯103定位於第一TSG階梯102和第二TSG階梯104之間。連接階梯103中的每個形成在相應的字元線層和絕緣層中。
圖3是根據本揭露的示例性實施例的元件100中的第二TSG階梯104的放大立體圖。如圖3所示，第二TSG階梯104可以通過第二分隔結構116被分成兩個TSG階梯104a和TSG階梯104b。TSG階梯104a可以被包括在第一儲存塊中並且TSG階梯104b可以被包括在第二儲存塊中。第二TSG階梯104可以包括一個或多個梯級，並且每個梯級可以包括相應的一對字元線層和絕緣層。在圖3的示例性實施例中，第二TSG階梯104可以包括七個梯級。
圖4-圖11包括根據本揭露的示例性實施例的製造3D NAND元件的各種中間步驟的截面圖、俯視圖和三維視圖。如圖4所示，提供了半導體結構200(也稱為結構200)。半導體結構200可以包括初始堆疊體，該初始堆疊體由基底101之上的犧牲字元線層(或犧牲層)105和絕緣層107形成，如圖5所示。可以在結構200上沉積多個遮罩層(也稱為阻擋層或停止層)202和204。遮罩層202可以沿基底101的Y方向定位，並且遮罩層204可以沿基底101的X方向定位。在一些實施例中，可以基於結構200的被遮罩層202覆蓋的部分來形成陣列區(例如，第一陣列區100B)，並且連接區(例如，第二連接區100C)可以形成在遮罩層202之間。另外，可以基於結構200的被遮罩層204覆蓋的部分來形成壁結構(例 如，第一壁結構106)。可以在遮罩層202和遮罩層204之間的間隙208中形成TSG階梯(例如，第一TSG階梯102)。可以在遮罩層204之間的間隙210中形成連接階梯(例如，連接階梯103)。此外，分隔結構(例如，第一分隔結構114)可以形成在虛線206中。因此，可以通過分隔結構來限定多個儲存塊。
圖5是從與包含圖4中的線A-A’的垂直平面相同的平面獲得的結構200的截面圖。如圖所示，結構200可以包括交替地設置在基底101之上的犧牲字元線層105和絕緣層107的初始堆疊體。初始堆疊體可以包括與基底101相鄰的最下面的犧牲字元線層和最下面的絕緣層。初始堆疊體還可以包括與遮罩層202相鄰的頂部犧牲字元線層和頂部絕緣層。初始堆疊體可以根據3D NAND元件的結構包括任何數量的犧牲字元線層和絕緣層。遮罩層202可以定位於初始堆疊體的頂表面上。在一些實施例中，在乾蝕刻步驟期間，遮罩層202和204可以包括TiN、多晶矽、高K電介質材料或另一種合適的阻擋材料。例如，犧牲字元線層105可以由SiN製成，並且絕緣層107可以由SiO製成。可以施加任何合適的製造方法來形成犧牲字元線層105、絕緣層107以及遮罩層202和204，諸如化學氣相沉積(CVD)方法、物理氣相沉積(PVD)方法、原子層沉積(ALD)方法、擴散方法、濺射方法或其組合。
在圖6中，可以沿X方向進行多個修整蝕刻步驟以形成多個階梯。如圖6所示，為了進行修整蝕刻步驟，可以通過還可以包括光阻劑塗覆(例如，旋轉塗覆)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、沖洗、乾燥(例如，旋轉乾燥和/或硬烘烤)、其他合適的微影技術和/或其組合的微影製程(例如，微影或電子束微影)在初始堆疊體以及遮罩層202和204上形成光阻劑層212。光阻劑層212可以沿基底101的Y方向定位並且進一步覆蓋遮罩層204。在一些實施例中，光阻劑層212可以沿X方向依次形成，並且相應地可以沿X方向依次進行修整蝕刻步驟以形成階梯。在一些實施例中，可以通過微影方法同時形 成光阻劑層212，並且因此可以同時進行修整蝕刻步驟以形成階梯。
圖7是連接區(例如，第二連接區100C)中的結構200的三維視圖。如圖7所示，當修整蝕刻步驟完成時，可以形成多個階梯。例如，第一TSG階梯102可以形成在第二連接區100C的與第一陣列區100B(未示出)相鄰的第一端，第二TSG階梯104可以形成在第二連接區100C的相對的第二端，並且多個初始連接階梯130可以定位於第一TSG階梯102和第二TSG階梯104之間。
圖8是連接區(例如，第二連接區100C)中的結構200的放大的三維視圖。如圖8所示，初始連接階梯130可以定位在包括例如第一壁結構106和第二壁結構108的壁結構之間。初始連接階梯130可以沿X方向延伸並且定位在第一TSG階梯102(未示出)和第二TSG階梯104之間。在一些實施例中，第一TSG階梯102、初始連接階梯130和第二TSG階梯104可以形成在一個或多個頂部犧牲字元線層和頂部絕緣層中。在圖8的實施例中，第一TSG階梯102、初始連接階梯130和第二TSG階梯104可以形成在七對頂部犧牲字元線層和頂部絕緣層中。因此，可以在第一TSG階梯102、初始連接階梯130中的每個和第二TSG階梯104中分別形成七個梯級。
在一些實施例中，第一TSG階梯102可以具有沿X方向延伸的梯級，並且第二TSG階梯104可以具有沿與X方向相反的-X方向延伸的梯級。初始連接階梯130中的每個可以具有沿X方向延伸的第一組梯級(例如，第一個七個梯級)和沿-X方向延伸的第二組梯級(例如，第二個七個梯級)。
在圖8的示例中，第一組梯級可以沿X方向具有七個梯級，並且第二組梯級也可以沿-X方向具有七個梯級。應當注意，也可以在一個或多個頂部犧牲字元線層和頂部絕緣層中形成第一初始BSG階梯(未示出)和第二初始BSG階梯(未示出)。第一初始BSG階梯可以被定位為與第一陣列區100B相鄰，並且第二初始BSG階梯可以被定位為與第二陣列區100D相鄰。
隨後可以在第一初始BSG階梯、第二初始BSG階梯和初始連接階梯上施加多個去除方法(或切削步驟)以沿垂直方向(例如Z方向)朝基底101移動第一初始BSG階梯、第二初始BSG階梯和初始連接階梯。在一些實施例中，去除方法(或切削步驟)可以是乾蝕刻步驟，例如可以垂直地轉移圖案的均厚電漿蝕刻步驟。圖9A和圖9B是示出去除方法的示意圖，該去除方法用於將第一初始BSG階梯從初始堆疊體中的一個或多個頂部犧牲字元線層和頂部絕緣層移動到一個或多個最底部犧牲字元線層和最底部絕緣層。
如圖9A所示，第一初始BSG階梯可以定位於第一連接區100A中，並且包括形成在初始堆疊體的七個頂部臺階中的七個梯級(或臺階)。每個梯級/臺階可以包括一對犧牲字元線層和絕緣層。如圖9B所示，可以在第一初始BSG階梯上施加多個去除方法(或切削步驟)以去除第一連接區100A中的犧牲字元線層和絕緣層的部分，並且第一初始BSG階梯的圖案可以沿Z方向朝基底101轉移。應當注意的是，當在第一初始BSG階梯上施加去除方法時，遮罩層(未示出)可以定位在第一陣列區100B之上。
在本揭露的示例中，第一去除方法可以去除七個臺階的犧牲字元線層和絕緣層。在第一去除方法之後的第二去除方法可以去除14個臺階的犧牲字元線層和絕緣層。在第二去除方法之後的第三去除方法可以去除28個臺階的犧牲字元線層和絕緣層。在第三去除方法之後的第四去除方法可以去除56個臺階的犧牲字元線層和絕緣層。在第四去除方法之後的第五去除方法可以去除112個臺階的犧牲字元線層和絕緣層。因此，通過施加多個去除方法，第一初始BSG階梯可以從初始堆疊體中的一個或多個頂部犧牲字元線層和頂部絕緣層移動到一個或多個最底部犧牲字元線層和最底部絕緣層。另外，可以在初始連接區上施加去除方法，從而通過接收適當數量的去除方法，可以在初始堆疊體的相應犧牲字元線層和絕緣層中移動初始連接階梯130中的每個。
圖10是在去除方法完成之後的半導體結構200的三維視圖。如圖10所示，當去除方法完成時，可以在第一連接區100A中形成第一BSG階梯109。另外，第一TSG階梯102、連接階梯103和第二TSG階梯104可以形成在第二連接區100C中。第一BSG階梯109可以定位於一個或多個底部(例如，最底部)犧牲字元線層和底部絕緣層中。第一TSG階梯102和第二TSG階梯104可以定位於一個或多個頂部犧牲字元線層和頂部絕緣層中。連接階梯103中的每個可以定位於相應的犧牲字元線層和絕緣層中。因此，第一陣列區100B可以定位於第一BSG階梯109和第一TSG階梯102之間。
此外，溝道結構(例如，溝道結構128)可以形成在第一陣列區100B和第二陣列區100D(未示出)中。多個GLS溝槽可以形成在半導體結構200中。然後可以用字元線層代替犧牲字元線層105。例如，可以通過GLS溝槽將濕酸倒入結構200中以去除犧牲字元線層105並在絕緣層107之間形成空位。然後字元線層可以形成在絕緣層107之間的空位中。字元線層可以由諸如W或多晶矽的第一導電材料製成。
在一些實施例中，GLS溝槽可以包括沿第一連接區100A、第一陣列區100B、第二連接區100C、第二陣列區100D和第三連接區100E的第一側延伸的第一GLS溝槽。GLS溝槽可以包括延伸穿過第一連接區100A、第一陣列區100B、第二連接區100C、第二陣列區100D和第三連接區100E的第二GLS溝槽。GLS溝槽還可以包括沿第一連接區100A、第一陣列區100B、第二連接區100C、第二陣列區100D和第三連接區100E的第二側延伸的第三GLS溝槽。GLS溝槽可以包括第一陣列GLS溝槽，該第一陣列GLS溝槽定位於第一陣列區100B中並且平行於第一GLS溝槽和第二GLS溝槽延伸。GLS溝槽還可以包括第二陣列GLS溝槽，該第二陣列GLS溝槽定位於第二陣列區100D中並且平行於第一GLS溝槽和第二GLS溝槽延伸。
然後，可以用諸如多晶矽之類的第二導電材料填充GSL溝槽。因此，可以在第一GLS溝槽中形成第一分隔結構(例如，第一分隔結構114)，可以在第二GLS溝槽中形成第二分隔結構(例如，第二分隔結構116)，可以在第三GLS溝槽中形成第三分隔結構(例如，第三分隔結構118)。另外，第一陣列分隔結構120-123和第二陣列分隔結構124-127可以分別形成在第一陣列區100B和第二陣列區100D中。
在本揭露中，隨後可以沿垂直方向(例如，Z方向)形成多個字元線觸點(未示出)，其中，字元線觸點可以從第一TSG階梯102、第二TSG階梯104、第一BSG階梯109、第二BSG階梯111和連接階梯103延伸以耦合到字元線層。當形成字元線觸點時，如圖10所示，可以基於半導體結構200來形成3D NAND元件100。圖10中所示的3D NAND元件100可以具有與圖1和圖2中所示的3D NAND元件100類似的構造。
圖11是根據本揭露的一些實施例的用於製造所公開的3D NAND元件的製程1100的流程圖。製程1100開始於步驟S1102，其中可以在3D NAND元件的基底之上形成犧牲字元線層和絕緣層的初始堆疊體。初始堆疊體可以包括沿基底的第一方向依次設置的第一連接區、第一陣列區和第二連接區。在一些實施例中，步驟S1102可以如參考圖4-5所示執行。
在步驟S1104，可以在初始堆疊體的第一連接區中形成第一初始階梯。可以在第一組犧牲字元線層和絕緣層中形成第一初始階梯。在步驟S1106，可以在初始堆疊體的第二連接區中形成第一頂部選擇閘(TSG)階梯。第一TSG階梯可以形成在第二組犧牲字元線層和絕緣層中。在一些實施例中，步驟S1104和S1106可以如參考圖6-8所示執行。
然後，製程1100進行到步驟S1108，其中，可以在第一連接區中執行蝕刻步驟，以使第一初始階梯沿垂直於基底的垂直方向朝基底移動，從而形成 第一底部選擇閘(BSG)階梯。在一些實施例中，步驟S1108可以如參考圖9A、圖9B和圖10所示執行。
應當注意，可以在製程1100之前、期間和之後提供附加步驟，並且對於製程1100的附加實施例，可以替換、消除或以不同的依次執行所描述的一些步驟。在步驟S1106，可以在第二連接區中形成多個初始連接階梯。在步驟S1108，可以通過蝕刻步驟將初始連接階梯朝基底移動以形成連接階梯，其中連接階梯中的每個可以形成在相應的犧牲字元線層和絕緣層中。
另外，可以在形成BSG階梯和連接階梯之後形成溝道結構。犧牲字元線可以進一步被字元線層代替，並且隨後可以形成多個分隔結構(或GLS結構)。此外，可以在3D NAND元件的第一接觸結構和第二接觸結構之上形成各種附加的互連結構(例如，具有導線和/或過孔的金屬化層)。這樣的互連結構將3D NAND元件與其他接觸結構和/或有源元件電連接以形成功能電路。也可以形成附加的元件特徵，例如鈍化層、輸入/輸出結構等。
本文描述的各種實施例提供了優於現有技術的3D NAND元件的若干優點。例如，在現有技術的3D NAND元件中，BSG階梯和TSG階梯通常與連接階梯分開形成。在本揭露中，可以通過修整蝕刻步驟同時形成初始BSG階梯、TSG階梯和初始連接階梯。隨後可以施加去除方法(例如，切削步驟)以將初始BSG階梯移動到一個或多個字元線層和絕緣層(例如，最底部字元線層和最底部絕緣層)，以形成BSG階梯。該方法還可以將初始連接階梯朝基底移動以形成連接階梯，其中每個連接階梯可以形成在堆疊體的相應的字元線層和絕緣層中。因此，本發明的方法允許BSG階梯、TSG階梯及/或連接階梯同時形成。本發明的方法既可以獲得產量提升，又可以獲得成本降低。
前述內容概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應當理解，他們可以容易地將本揭露 用作設計或修改其他方法和結構的基礎，以完成與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等同構造不脫離本揭露的精神和範圍，並且本領域技術人員可以在本文中進行各種改變、替換和變更，而不脫離本揭露的精神和範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:NAND元件
100A:第一連接區
100B:第一陣列區
100C:第二連接區
100D:第二陣列區
100E:第三連接區
100A’、100B’、100C’、100D’、100E’:第一側
100A’’、100B’’、100C’’、100D’’、100E’’:第二側
102:第一TSG階梯
103:連接階梯
104:第二TSG階梯
104a、104b:TSG階梯
106:第一壁結構
108:第二壁結構
109:第一BSG階梯
109_1、109_2:BSG階梯
110:第一連接階梯
111:第二BSG階梯
112:第二連接階梯
114:第一分隔結構
116:第二分隔結構
118:第三分隔結構
120-123:第一陣列分隔結構
124-127:第二陣列分隔結構
128:溝道結構

Claims (20)

  1. 一種用於製造半導體元件的方法，包括：形成交替地設置在基底之上的犧牲層和絕緣層的初始堆疊體，所述初始堆疊體包括沿所述基底的第一方向依次設置的第一連接區、第一陣列區和第二連接區；在所述初始堆疊體的所述第一連接區中形成第一初始階梯，所述第一初始階梯形成在第一組所述犧牲層和所述絕緣層中；在所述初始堆疊體的所述第二連接區中形成第一頂部選擇閘(TSG)階梯，所述第一頂部選擇閘(TSG)階梯形成在第二組所述犧牲層和所述絕緣層中；以及在所述第一連接區中執行蝕刻步驟，以使所述第一初始階梯沿垂直於所述基底的垂直方向朝所述基底移動，從而形成第一底部選擇閘(BSG)階梯。
  2. 根據請求項1所述的方法，還包括：在所述初始堆疊體上形成至少一個停止層，所述至少一個停止層在所述初始堆疊體中限定所述第一連接區、所述第一陣列區和所述第二連接區；以及基於所述至少一個停止層執行修整蝕刻步驟以形成多個壁結構以及所述第二連接區中的初始連接階梯，所述壁結構被所述至少一個停止層覆蓋，並且所述初始連接階梯未被覆蓋並沿所述基底的垂直於所述第一方向的第二方向佈置在所述壁結構之間。
  3. 根據請求項2所述的方法，其中，執行所述蝕刻步驟包括：在所述第一組所述犧牲層和所述絕緣層以及所述第二組所述犧牲層和所述絕緣層上執行所述蝕刻步驟，以將所述第一初始階梯移動到一個或多個最底部 犧牲層和最底部絕緣層，並使所述初始連接階梯沿所述垂直方向朝所述基底移動以形成連接階梯，每個所述連接階梯形成在所述初始堆疊體的相應的犧牲層和絕緣層中。
  4. 根據請求項3所述的方法，其中，執行所述蝕刻步驟還包括：依次執行多個切削步驟，以使所述第一連接區中的所述第一初始階梯朝所述基底移動，以形成所述第一底部選擇閘(BSG)階梯，其中：所述切削步驟中的第一切削步驟使所述第一初始階梯朝所述基底移動第一數量的臺階；並且所述切削步驟中的在所述第一切削步驟之後的第二切削步驟使所述第一初始階梯移動第二數量的臺階，所述第二數量的臺階是所述第一數量的臺階的兩倍。
  5. 根據請求項4所述的方法，其中，將所述切削步驟進一步施加到所述第二連接區中的所述初始連接階梯上，以使所述初始連接階梯朝所述基底移動，以便形成所述連接階梯，每個所述初始連接階梯接受相應數量的切削步驟，以使每個所述初始連接階梯在相應的犧牲層和絕緣層中移動。
  6. 根據請求項5所述的方法，還包括：形成延伸穿過所述第一連接區、所述第一陣列區和所述第二連接區的第一分隔結構，所述第一分隔結構沿所述第一方向形成並延伸穿過所述初始堆疊體進入到所述基底中。
  7. 根據請求項6所述的方法，還包括：在所述第一陣列區中形成第二分隔結構，所述第二分隔結構沿所述第一方 向設置，並定位於所述第一分隔結構之間，所述第二分隔結構延伸穿過所述初始堆疊體進入到所述基底中，並進一步延伸穿過所述第一底部選擇閘(BSG)階梯和所述第一頂部選擇閘(TSG)階梯。
  8. 根據請求項1所述的方法，還包括：在所述初始堆疊體的所述第一陣列區中形成溝道結構，所述溝道結構沿所述垂直方向延伸穿過所述初始堆疊體進入到所述基底中。
  9. 根據請求項6所述的方法，其中，所述初始堆疊體還包括第二陣列區和第三連接區，所述第二陣列區定位於所述第二連接區和所述第三連接區之間；並且所述方法還包括：在所述第三連接區中形成第二初始階梯，並且在所述第二連接區中形成第二頂部選擇閘(TSG)階梯，所述第一初始階梯和所述第二初始階梯形成在所述第一組所述犧牲層和所述絕緣層中，所述第一頂部選擇閘(TSG)階梯、所述第二頂部選擇閘(TSG)階梯和所述初始連接階梯形成在所述第二組所述犧牲層和所述絕緣層中；以及執行所述蝕刻步驟，以使所述第一初始階梯、所述第二初始階梯和所述初始連接階梯沿所述垂直方向朝所述基底移動，從而在所述第一連接區中形成所述第一底部選擇閘(BSG)階梯，在所述第三連接區中形成第二底部選擇閘(BSG)階梯區，並且在所述第二連接區中形成所述連接階梯。
  10. 根據請求項9所述的方法，其中：所述第一頂部選擇閘(TSG)階梯、所述連接階梯和所述第二頂部選擇閘(TSG) 階梯沿所述第一方向延伸，所述連接階梯設置於所述第一頂部選擇閘(TSG)階梯和所述第二頂部選擇閘(TSG)階梯之間；並且所述第一分隔結構進一步延伸穿過所述第二陣列區和所述第三連接區。
  11. 根據請求項9所述的方法，還包括：在所述第二陣列區中形成第三分隔結構，所述第三分隔結構沿所述第一方向設置，並定位於所述第一分隔結構之間，所述第三分隔結構延伸穿過所述初始堆疊體進入到所述基底中，並進一步延伸穿過所述第二底部選擇閘(BSG)階梯和所述第二頂部選擇閘(TSG)階梯。
  12. 一種用於製造半導體元件的方法，包括：形成交替設置在基底之上的犧牲層和絕緣層的初始堆疊體，所述初始堆疊體包括沿所述基底的第一方向依次設置的第一連接區、第一陣列區、第二連接區、第二陣列區和第三連接區；在所述第一連接區中形成第一初始階梯，並且在所述第三連接區中形成第二初始階梯，所述第一初始階梯和所述第二初始階梯形成在第一組所述犧牲層和所述絕緣層中；沿所述第一陣列區在所述第二連接區中形成第一頂部選擇閘(TSG)階梯，並沿所述第二陣列區在所述第二連接區中形成第二頂部選擇閘(TSG)階梯，所述第一頂部選擇閘(TSG)階梯和所述第二頂部選擇閘(TSG)階梯形成在第二組所述犧牲層和所述絕緣層中；以及在所述第一連接區和所述第三連接區中執行蝕刻步驟，以使所述第一初始階梯和所述第二初始階梯沿垂直於所述基底的垂直方向朝所述基底移動，從而在所述第一連接區中形成第一底部選擇閘(BSG)階梯並且在所述第三連接區 中形成第二底部選擇閘(BSG)階梯。
  13. 根據請求項12所述的方法，還包括：在所述初始堆疊體上形成至少一個停止層，所述至少一個停止層在所述初始堆疊體中限定所述第一連接區、所述第一陣列區、所述第二連接區、所述第二陣列區和所述第三連接區；以及基於所述至少一個停止層執行修整蝕刻步驟以形成多個壁結構以及所述第二連接區中的初始連接階梯，所述初始連接階梯定位於所述第一陣列區和所述第二陣列區之間，所述壁結構被所述至少一個停止層覆蓋，並且所述初始連接階梯未被覆蓋並進一步佈置在所述壁結構之間。
  14. 根據請求項13所述的方法，執行所述蝕刻步驟包括：在所述第一初始階梯和所述第二初始階梯的所述第一組所述犧牲層和所述絕緣層上執行所述蝕刻步驟，以將所述第一初始階梯和所述第二初始階梯移動到一個或多個最底部犧牲層和最底部絕緣層；以及在所述第二組所述犧牲層和所述絕緣層上執行所述蝕刻步驟，以使所述初始連接階梯沿所述垂直方向朝所述基底移動，以形成連接臺階，每個所述連接臺階形成在所述初始堆疊體的相應的犧牲層和絕緣層中。
  15. 根據請求項14所述的方法，其中，執行所述蝕刻步驟還包括：依次執行多個切削步驟，以使所述第一初始階梯和所述第二初始階梯朝所述基底移動，以分別形成所述第一底部選擇閘(BSG)階梯和所述第二底部選擇閘(BSG)階梯，其中：所述切削步驟中的第一切削步驟分別使所述第一初始階梯和所述第二初始階梯 朝所述基底移動第一數量的臺階；並且所述切削步驟中的在所述第一切削步驟之後的第二切削步驟分別使所述第一初始階梯和所述第二初始階梯移動第二數量的臺階，所述第二數量的臺階是所述第一數量的臺階的兩倍。
  16. 根據請求項15所述的方法，其中，在所述第二連接區中的所述初始連接階梯上進一步施加所述切削步驟，以使所述初始連接階梯朝所述基底移動，從而形成所述連接階梯，每個所述初始連接階梯接受相應數量的切削步驟，以使每個所述初始連接階梯在相應的犧牲層和絕緣層中移動。
  17. 一種半導體元件，包括：形成為堆疊體並且沿基底的第一方向依次設置的第一底部選擇閘(BSG)階梯、第一陣列區、連接區、第二陣列區和第二底部選擇閘(BSG)階梯，其中：所述堆疊體由交替地設置在所述基底之上的字元線層和絕緣層形成；所述第一底部選擇閘(BSG)階梯形成在第一組所述字元線層和所述絕緣層中，並且所述第二底部選擇閘(BSG)階梯形成在第二組所述字元線層和所述絕緣層中；所述連接區包括沿所述第一陣列區定位的第一頂部選擇閘(TSG)階梯和沿所述第二陣列區定位的第二頂部選擇閘(TSG)階梯，所述第一頂部選擇閘(TSG)階梯形成在第三組所述字元線層和所述絕緣體中，並且所述第二頂部選擇閘(TSG)階梯形成在第四組所述字元線層和所述絕緣層中；以及所述第一頂部選擇閘(TSG)階梯和所述第二頂部選擇閘(TSG)階梯定位於所述第一底部選擇閘(BSG)階梯和所述第二底部選擇閘(BSG)階梯上方。
  18. 根據請求項17所述的半導體元件，還包括：延伸穿過所述第一底部選擇閘(BSG)階梯、所述第一陣列區、所述連接區、所述第二陣列區和所述第二底部選擇閘(BSG)階梯的第一分隔結構，所述第一分隔結構進一步延伸穿過所述堆疊體進入到所述基底中並沿所述第一方向延伸；延伸穿過所述第一陣列區的第二分隔結構，所述第二分隔結構沿所述第一方向設置，並定位於所述第一分隔結構之間，所述第二分隔結構延伸穿過所述堆疊體進入到所述基底中，並進一步延伸穿過所述第一底部選擇閘(BSG)階梯和所述第一頂部選擇閘(TSG)階梯；以及延伸穿過所述第二陣列區的第三分隔結構，所述第三分隔結構沿所述第一方向設置，並定位於所述第一分隔結構之間，所述第三分隔結構延伸穿過所述堆疊體，並進一步延伸穿過所述第二底部選擇閘(BSG)階梯和所述第二頂部選擇閘(TSG)階梯。
  19. 根據請求項18所述的半導體元件，其中，所述連接區還包括多個壁結構和連接階梯，其中：所述連接階梯沿所述基底的垂直於所述第一方向的第二方向佈置在所述壁結構之間；所述連接階梯沿所述第一方向佈置在所述第一頂部選擇閘(TSG)階梯和所述第二頂部選擇閘(TSG)階梯之間；並且每個所述連接階梯形成在所述堆疊體的相應的字元線層和絕緣層中。
  20. 根據請求項19所述的半導體元件，其中： 所述連接階梯中的至少一個包括第一組梯級和第二組梯級；所述第一組梯級沿所述第一方向延伸；並且所述第二組梯級沿第三方向延伸，所述第一方向與所述第三方向相反。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112366205B (zh) * 2020-11-09 2021-10-22 长江存储科技有限责任公司 一种半导体器件及其制备方法
WO2022126368A1 (en) 2020-12-15 2022-06-23 Yangtze Memory Technologies Co., Ltd. Architecture and method for nand memory operation
CN116322057A (zh) * 2021-02-22 2023-06-23 长江存储科技有限责任公司 三维存储器装置的接触部结构及其形成方法
US11961801B2 (en) 2021-07-12 2024-04-16 Micron Technology, Inc. Integrated circuitry, memory circuitry comprising strings of memory cells, and method of forming integrated circuitry

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201421651A (zh) * 2012-11-16 2014-06-01 Sk Hynix Inc 半導體裝置及其製造方法
US20170263556A1 (en) * 2016-03-11 2017-09-14 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
CN107342289A (zh) * 2016-05-02 2017-11-10 爱思开海力士有限公司 半导体装置及其制造方法
CN109671714A (zh) * 2018-11-30 2019-04-23 长江存储科技有限责任公司 三维存储器及其制造方法
CN109983577A (zh) * 2019-02-21 2019-07-05 长江存储科技有限责任公司 用于三维存储器的具有多重划分的阶梯结构
TW201939499A (zh) * 2018-03-14 2019-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置
TW201944543A (zh) * 2018-04-19 2019-11-16 大陸商長江存儲科技有限責任公司 記憶體設備及其形成方法
CN110534527A (zh) * 2019-09-06 2019-12-03 长江存储科技有限责任公司 三维存储器及其形成方法
TW202015217A (zh) * 2018-10-11 2020-04-16 大陸商長江存儲科技有限責任公司 三維儲存裝置、用於形成三維儲存裝置的方法以及用於在三維儲存裝置中形成通道孔的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR20160096309A (ko) * 2015-02-05 2016-08-16 에스케이하이닉스 주식회사 3차원 비휘발성 반도체 장치
KR20160128731A (ko) 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
KR20170014757A (ko) 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
JP2018152496A (ja) 2017-03-14 2018-09-27 東芝メモリ株式会社 半導体記憶装置
KR102678119B1 (ko) * 2018-08-28 2024-06-26 삼성전자주식회사 3차원 반도체 메모리 장치
CN111293119B (zh) * 2018-10-18 2021-02-19 长江存储科技有限责任公司 形成三维存储器设备的多分区阶梯结构的方法
US11239248B2 (en) * 2019-11-18 2022-02-01 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201421651A (zh) * 2012-11-16 2014-06-01 Sk Hynix Inc 半導體裝置及其製造方法
US20170263556A1 (en) * 2016-03-11 2017-09-14 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
CN107342289A (zh) * 2016-05-02 2017-11-10 爱思开海力士有限公司 半导体装置及其制造方法
US20190051655A1 (en) * 2016-05-02 2019-02-14 SK Hynix Inc. Semiconductor device and method of manufacturing the same
TW201939499A (zh) * 2018-03-14 2019-10-01 日商東芝記憶體股份有限公司 半導體記憶裝置
TW201944543A (zh) * 2018-04-19 2019-11-16 大陸商長江存儲科技有限責任公司 記憶體設備及其形成方法
TW202015217A (zh) * 2018-10-11 2020-04-16 大陸商長江存儲科技有限責任公司 三維儲存裝置、用於形成三維儲存裝置的方法以及用於在三維儲存裝置中形成通道孔的方法
CN109671714A (zh) * 2018-11-30 2019-04-23 长江存储科技有限责任公司 三维存储器及其制造方法
CN109983577A (zh) * 2019-02-21 2019-07-05 长江存储科技有限责任公司 用于三维存储器的具有多重划分的阶梯结构
CN110534527A (zh) * 2019-09-06 2019-12-03 长江存储科技有限责任公司 三维存储器及其形成方法

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