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CN109564855A - 使用离子注入的高电阻率氮化物缓冲层的半导体材料生长 - Google Patents

使用离子注入的高电阻率氮化物缓冲层的半导体材料生长 Download PDF

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Abstract

一种包括提供在其表面上具有缓冲层的单晶衬底的方法。所述缓冲层提供所述衬底的晶体晶格结构与所述半导体层的晶体晶格结构之间的过渡，并且所述缓冲层的电阻率通过使用离子注入将掺杂剂注入到所述缓冲层中而增大；以及在经过离子注入的所述缓冲层上形成半导体层。所述半导体层可以是具有形成于其中的高电子迁移率晶体管的宽带隙半导体层。

Description

使用离子注入的高电阻率氮化物缓冲层的半导体材料生长
技术领域
本公开大体上涉及具有III族氮化物缓冲层的方法和结构，更具体地涉及具有高电阻率III族氮化物缓冲层的方法和结构。
背景技术
如本领域所知，III族氮化物被用于许多半导体器件中。III族氮化物是包括氮化铟(InN)、氮化镓(GaN)、氮化铝(AlN)、氮化硼(BN)及其所有相关合金(包括Inx(AlyGa1-y)1-xN(其中0≤x≤1且0≤y≤1)和Bz(Inx(AlyGa1-y)1-x)1-zN(其中0≤x≤1且0≤y≤1且0≤z≤1))的材料族系。电子器件通常使用III族氮化物材料来利用当两种不同的III族氮化物材料被外延结合在一起时发生的极化不匹配以在产生的异质结处产生电活性载流子。
同样如本领域所知，在许多应用中，这些III族氮化物生长在诸如碳化硅(SiC)、硅(Si)或蓝宝石(Al2O3)衬底的单晶衬底的顶部。由于衬底的晶体晶格结构与III族氮化物的晶体晶格结构之间的晶体晶格结构不匹配，因此在III族氮化物的外延生长期间形成失配位错，以减小外延层中的应变并允许III族氮化物的面内晶格参数向其体晶格结构弛豫。对于电气应用而言，在有源器件区域生长之前，通常在衬底上生长厚度超过1微米的由一种或多种III族氮化物材料组成的缓冲层，以允许该材料在生长过程中弛豫并尽可能多地减少缺陷。
缓冲层是在衬底和晶体半导体器件层之间生长的过渡层，其最小化源自衬底界面处的失配位错到晶体半导体器件层中的晶体缺陷的传播。由于晶格不匹配导致的缓冲层中的位错的减少对于随后由晶体半导体器件层制造的晶体管的性能和可靠性都是至关重要的。
如本领域所知，在许多应用中，晶体半导体器件层由宽带隙半导体材料构成。宽带隙指的是当电子在两个级之间切换时产生半导体作用的能级差。例如，硅和其他常见的非宽带隙材料具有大约0.5至1.5eV(电子伏特)的带隙，而宽带隙材料反之通常具有大约2至6.2eV的带隙。宽带隙III族氮化物半导体材料的示例包括氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铟镓(InGaN)和氮化铟铝(InAlN)。
同样，由于衬底和宽带隙半导体材料之间的晶体晶格结构不匹配，缓冲层用于在两种晶格结构之间过渡。缓冲层可以包括一层或多层材料，并且可以包括生长在诸如SiC、Si或蓝宝石的衬底的顶部的诸如氮化铝(AlN)、氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铟铝(InAlN)或氮化铟镓(InGaN)的层。
在要在其上生长这些宽带隙材料的表面处的晶格匹配缓冲层的晶体质量对于利用这些宽带隙材料构建的电路和器件的性能和可靠性都是至关重要的。衬底和宽带隙材料之间的晶格不匹配导致晶体缺陷。缓冲材料作为过渡层在衬底和宽带隙材料之间生长，这最小化了晶体缺陷传播到用于诸如晶体管和二极管的待构建的有源电子元件的宽带隙材料中。缓冲层中的缺陷还可能产生在许多应用中不期望的电活性载流子。因此，生长防止晶体缺陷传播到有源宽带隙材料层中并且具有高电阻率的缓冲层是至关重要的。
同样如本领域所知，如果缓冲层在晶体管的操作期间不具有足够高的电阻率，则劣质缓冲层会提供进入宽带隙半导体的泄露电流路径。更具体地，除了降低缺陷密度之外，如上所述，缓冲层还需要具有高电阻率，以用于包括用于射频(RF)应用的晶体管的许多应用。如上所述，如果缓冲层在诸如晶体管的电子器件的操作期间没有足够高的电阻率，则缓冲层会提供超出晶体半导体器件层的泄露电流路径。已经尝试例如通过在缓冲层的外延生长期间将诸如Fe(铁)、Be(铍)和C(碳)的杂质掺杂剂引入缓冲层中以提供具有足够大的电阻率的缓冲层。这些杂质能够降低缓冲层的导电性，但是它们还会通过降低晶体半导体器件层中的载流子浓度或通过器件操作期间的不希望的电荷俘获来负面地影响由晶体半导体器件层制造的器件的电性能。
可以通过产生外延晶体材料层的任意数量的技术(包括分子束外延(MBE)、金属有机化学气相沉积(MOCVD)和化学束外延(CBE))来生长缓冲层和晶体半导体层。使用MBE、MOCVD或CBE所需的生长条件(诸如衬底温度、缓冲层组成、缓冲层厚度和杂质掺杂水平)对于生长可再现的高质量缓冲层材料是至关重要的。
发明内容
根据本公开，提供了一种方法，所述方法包括：提供在其表面上具有缓冲层的单晶衬底，所述缓冲层具有一定的电阻率；增大所述缓冲层的所述一定的电阻率，其包括通过离子注入将掺杂剂注入到所述缓冲层中；在经过离子注入的所述缓冲层上形成半导体层。
在一个实施例中，所述半导体层为宽带隙半导体层。
在一个实施例中，所述衬底具有晶体晶格结构，并且所述半导体层具有晶体晶格结构，所述缓冲层提供所述衬底的晶体晶格结构与所述半导体层的晶体晶格结构之间的匹配。
在一个实施例中，在所述离子注入之前在所述缓冲层上形成离子注入保护层，并且掺杂剂的离子注入将所述掺杂剂穿过所述注入保护层注入到所述缓冲层中。
在一个实施例中，在所述离子注入之后去除所述离子注入保护层，并且在暴露的所述缓冲层上形成所述半导体层。
在一个实施例中，所述缓冲层是III族氮化物。
在一个实施例中，所述半导体层为宽带隙半导体层。
在一个实施例中，在宽带隙半导体材料中形成高电子迁移率晶体管。
在一个实施例中，提供了一种半导体结构，所述半导体结构包括：单晶衬底；在所述衬底的表面上的缓冲层，所述缓冲层在其中具有离子注入的电阻掺杂剂；布置在经过离子注入的所述缓冲层上的半导体层。
利用这种方法，可以通过使用离子注入将缓冲层转变为高电阻率材料。这对于在构建于宽带隙材料上的晶体管的操作期间最小化穿过缓冲材料的任何泄漏电流特别有用。虽然离子注入技术目前被用于隔离有源区域(该有源区域被形成以用于构建有源晶体管)并且被用于防止因为经过离子注入的区域的电阻变高而导致的有源晶体管之间的串扰，但发明人已经认识到在晶体管下方的缓冲层上使用离子注入是有效的并且提供了将缓冲层转变成高电阻的晶格匹配层的有利方法。发明人已经认识到，通过离子注入可以显著提高III族氮化物的电阻率，而不会显著改变III族氮化物的晶体结构，从而允许单晶半导体层在电绝缘的经过离子注入的III族氮化物材料的表面上外延生长。本文公开的方法在产生缓冲层时提供了额外的容差，因为无论缓冲层是否具有高缺陷密度(例如失配位错，该失配位错在没有离子注入的情况下是导电的，而该导电是不被希望的)，离子注入都将缓冲层材料转变成高电阻材料。虽然离子注入可能损伤缓冲层的表面下方的缓冲层材料，但缓冲层的顶表面具有充分的原子排序，使其能够被用于随后的外延生长。因此，可以在缓冲层的顶部生长诸如AlN、GaN、AlGaN、InAlN或InGaN的外延单晶III族氮化物膜。
利用这种方法，以相对简单的、可再现的工艺形成掺杂缓冲层从而产生高电阻率缓冲层，因为离子注入将缓冲层材料转变成高电阻材料，而不管缓冲层材料的质量如何。
在以下附图和说明书中阐述了本公开的一个或多个实施例的细节。根据说明书和附图以及权利要求，本公开的其他特征、目的和优点将是显而易见的。
附图说明
图1A-1E是根据本公开的结构在其制造过程的各个阶段中的示意性横截面概略图，该结构具有在衬底上的半导体材料，其中在半导体材料和衬底之间布置有缓冲层，以将衬底的晶体晶格结构过渡为半导体层的晶体晶格结构；
图1F是根据本公开的图1E中所示结构的更详细的横截面概略图；以及
图2A-2C是根据本公开的另一个实施例的结构在其制造过程的各个阶段中的示意性横截面概略图，该结构具有在衬底上的半导体材料，其中在半导体材料和衬底之间布置有缓冲层，以将衬底的晶体晶格结构过渡为半导体层的晶体晶格结构。
在各个附图中，相似的附图标记表示相似的元件。
具体实施方式
现在参考图1A，单晶衬底12(此处例如碳化硅(SiC)、硅(Si)或蓝宝石(Al2O3))具有在单晶衬底12的上表面上外延沉积的单晶缓冲层14。该缓冲层14可以包括一种或多种III族氮化物材料(诸如氮化铝(AlN)、氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铟铝(InAlN)、氮化铟镓(InGaN))，并且该缓冲层14生长在单晶衬底12的顶部。缓冲层14通常生长超过1微米的厚度，以允许材料在生长过程中弛豫并尽可能多地减少缺陷。此处，缓冲层14例如是氮化镓(GaN)，其具有例如约为1015至1016/cm3的背景电子载流子浓度。
离子注入保护层16沉积在缓冲层14的上表面的表面上。离子注入保护层16可以原位生长或非原位生长，并且其可以是任何能够通过蚀刻工艺选择性地去除的材料，此处例如，离子注入保护层16是氮化硅(SiNx)、氮化铝(AlN)、氧化铝(AlOx)或二氧化硅(SiO2)。离子注入保护层16可以通过任何沉积技术(例如MBE、CVD、电子束、溅射或ALD)沉积。
现在参考图1B，图1A中所示的结构的上表面受到离子注入工艺(由箭头表示)17的处理以将离子(此处例如N+或N++(氮离子))注入，从而增大缓冲层14的电阻率以形成更高电阻率的缓冲层14′(此处例如通过在缓冲层中产生约为1020到1021/cm3的电补偿缺陷)。这将使缓冲层14的电阻率增大一个数量级以上。例如，相同的注入可以将在Si(111)衬底上的生长期间掺杂有Si原子的100nm GaN缓冲层的电阻率从40ohm/sq的薄片电阻率增大到大于30,000ohm/sq(这是由于Si(111)衬底的电阻率贡献而导致的测量极限)。绝大多数离子通过离子注入保护层16注入并进入缓冲层14中。通过在注入期间改变注入能量和氮剂量，在缓冲层14的上部获得均匀的缺陷分布。注入的最大深度由最大注入能量确定；此处例如，在该示例中，离子被均匀地注入到缓冲层14的表面下方约600nm的深度处。由于注入的离子，缓冲层14的经过注入的区域的电阻率增大，并且是注入的离子剂量的函数。
应注意，离子注入在III族氮化物缓冲层14中产生缺陷和无序，并且晶格损伤随着注入剂量的增加而增加。由于氮的注入，预计III族氮化物缓冲层14的表面也会经历一些损伤；然而，损伤的程度取决于注入条件(例如离子尺寸、剂量和注入能量)。注入与氮相似的并且在大约几百keV(千电子伏特)的中等能级下的轻元素不足以改变在经过注入的缓冲层14′上的外延生长所需的长程结晶度或原子排序。应注意，离子注入可以从缓冲层14′的顶部向下延伸到衬底12中，或者从缓冲层14′的顶部仅部分地延伸到缓冲层14′内的区域。换句话说，通过控制注入能量和离子注入技术，缓冲层14′可以被部分地注入或完全地注入。
应注意，离子注入从用于沉积III族氮化物缓冲层14的生长系统非原位地发生。因此，在没有离子注入保护层16的情况下，通过这种非原位工艺，缓冲层14可能被无意地暴露于空气中的碳氢化合物和杂质，以及直接地暴露于离子注入束。然而，可以通过将离子注入工具附接到材料生长室来原位地完成离子注入工艺(例如MBE、MOCVD或CBE)。
应注意，可以通过在缓冲层14的上表面上沉积离子注入保护层16来最小化缓冲层14表面暴露。离子注入保护层16可以原位生长或者非原位生长，并且其可以是能够通过蚀刻工艺选择性地去除的任何材料，此处例如，离子注入保护层16是氮化硅(SiNx)、氮化铝(AlN)、氧化铝(AlOx)、或二氧化硅(SiO2)。离子注入保护层16的原位沉积比非原位沉积提供了防止缓冲层14对空气中的碳氢化合物和杂质的表面暴露的更好的保护，同时原位和非原位沉积的离子注入保护层16通过减少缓冲层14的表面对离子注入束的暴露，在离子注入期间提供了额外的保护。在离子注入之后，通过湿法或干法蚀刻工艺去除牺牲层，以暴露下层的用于生长将要描述的晶体半导体层的III族氮化物缓冲层表面。
现在参考图1C，通过湿法或干法蚀刻工艺去除离子注入保护层16，以暴露下层的经过离子注入的高电阻缓冲层14′的表面。
现在参考图1D，晶体半导体层18，此处例如是用于形成有源器件(此处例如是图1E中的场效应晶体管(FET)20)的宽带隙材料。晶体半导体层18可以例如包括一种或多种III族氮化物材料(例如GaN沟道层18A(图1F)和AlGaN势垒层18B)以形成如图1E和图1F所示的高电子迁移率晶体管(HEMT)结构20。半导体层18具有与经过离子注入的缓冲层14′的表面相同的面内晶格结构；如图1F所示，此处例如半导体层18包括未掺杂的GaN沟道层18A(图1F)和AlGaN势垒层18B，并且缓冲层14′主要包括经过注入的应变弛豫GaN层14C′(图1F)，并且还包括未注入离子的GaN层14B′部分以及AlN成核层14A′，所有这些都在SiC衬底12上。经过注入的层14C′和未掺杂的GaN沟道层18A在该示例中为相同的材料，因此它们的晶格是匹配的。随后的AlGaN势垒层18B被施加应力以具有与GaN层18A和14C′相同的面内晶格参数。通常希望形成在经过离子注入的缓冲层表面上的半导体层18具有与经过离子注入的缓冲层14′的面内晶格参数相同的面内晶格参数，从而减少由于晶格不匹配而导致的额外缺陷对器件性能的影响。
此处，在该示例中，使用任意常规工艺在晶体半导体层18上形成具有如图所示的欧姆源极和漏极触头以及肖特基(Schottky)栅极触头的三端子场效应晶体管(FET)20。高电阻缓冲层14′的经过离子注入的区域具有足够的电阻，以防止载流子将电流传输通过高电阻缓冲层14′(由图1E中的箭头指示)，从而将载流子限制在晶体半导体层18中。
现在参考图1F，其示出了结构的更详细的概略图。因此，半导体层18在该示例中被更详细地示出为包括未掺杂的GaN沟道层18A和AlGaN势垒层18B。缓冲层14′包括大约100nm-1000nm的GaN层(其已经注入有氮离子以形成电阻GaN层14C′和未注入离子的GaN层14B′)，以及AlN成核层14A′，所有这些都在SiC衬底12上。在这种配置中，电阻GaN层为包含在未掺杂的GaN沟道层18A中的电子提供电限制。使用任意常规工艺将源极和漏极触头形成为与层18B欧姆接触，并且将栅极电极形成为与层18B肖特基接触。
应注意，氮离子注入能够在具有AlGaN/GaN半导体层18的高电子迁移率晶体管(HEMT)器件中产生高电阻区域。由于氮离子的注入，氮在III族氮化物材料中产生缺陷(例如空位和氮填隙)并且使材料具有电阻性。随着氮注入能量的增加，缺陷的分布越来越深地集中到材料内；而较低的氮注入能量会产生更靠近材料表面的缺陷。通过在注入期间改变注入能量和氮剂量，可以实现整个材料的均匀缺陷分布。注入的最大深度由最大注入能量确定。缓冲层中的缺陷分布随温度相对稳定，使得III族氮化物缓冲层14能够被再加热到标准宽带隙外延材料层生长温度，而无需退火出由注入产生的高电阻率缓冲层。用于晶体半导体层18的较低生长温度技术(例如MBE)优于较高生长温度技术(例如MOCVD)，因为通过热退火仅能除去较少的通过生长导致的损伤。然而，只要缓冲层14′的经过注入的层的增大的电阻率在晶体半导体层18的生长之后保持比在注入之前的缓冲层14中的相同层的电阻率高一个数量级，那么任何技术都是合适的。
在一个实施例中，GaN缓冲层14′的底部(图1F)在外延生长期间被特意掺杂(例如在离子注入之前通过在生长过程中添加诸如碳、铁和铍的杂质以增大缓冲层(缓冲件)的电阻率，并且仅GaN缓冲层14′的顶部500nm未被掺杂)。注入深度从缓冲层14C′的表面起大于500nm，因此整个缓冲层14′在注入后是电阻性的，但缓冲层14C′的顶部来自离子注入而下半部分来自在层14B′中的外延生长期间的杂质掺杂。该实施例的优点在于在外延生长期间添加的掺杂杂质可以远离半导体层18中的GaN沟道层18A，因此该实施例消除了驱动注入的离子穿过整个缓冲层14以增大电阻率的需要。
现在参考图2A-2C，此处示出了不使用图1A中的离子注入保护层16的实施例。因此，此处离子17被直接注入到缓冲层14中。然后，如上面结合图1C所述，在经过离子注入的高电阻缓冲层14′上形成晶体半导体层18(图2C)。
现在应该理解，根据本公开的用于形成半导体结构的方法包括：提供单晶衬底，所述单晶衬底在其表面上具有缓冲层，所述缓冲层具有一定的电阻率；增大所述缓冲层的所述一定的电阻率，其包括通过离子注入将掺杂剂注入到所述缓冲层中；以及在经过离子注入的所述缓冲层上形成半导体层。该方法可以独立地或组合地包括以下特征中的一个或多个：其中所述半导体层为宽带隙半导体层；其中所述衬底具有晶体晶格结构，并且所述半导体层具有晶体晶格结构，其中所述缓冲层提供所述衬底的晶体晶格结构与所述半导体层的晶体晶格结构之间的匹配；其中所述半导体层形成在经过离子注入的所述缓冲层的表面上，并且其中所述半导体层与经过离子注入的所述缓冲层的表面具有相同的面内晶格结构；其中在所述离子注入之前在所述缓冲层上形成离子注入保护层；以及，其中掺杂剂的离子注入将所述掺杂剂注入到所述缓冲层中，其中所述掺杂剂穿过所述注入保护层；其中，在所述离子注入后去除所述离子注入保护层，并且在暴露的所述缓冲层上形成所述半导体层；其中所述缓冲层是III族氮化物；其中所述半导体层为宽带隙半导体层；其中所述衬底具有晶体晶格结构，并且所述半导体层具有晶体晶格结构，其中所述缓冲层提供所述衬底的晶体晶格结构与所述半导体层的晶体晶格结构之间的匹配；其中，在所述离子注入之前在所述缓冲层上形成离子注入保护层；以及，其中掺杂剂的离子注入将所述掺杂剂注入到所述缓冲层中，其中所述掺杂剂穿过所述注入保护层；其中，在所述离子注入后去除所述离子注入保护层，并且在暴露的所述缓冲层上形成所述半导体层；或者在所述宽带隙半导体材料中形成高电子迁移率晶体管。
现在还应该理解，根据本公开的用于形成半导体结构的方法包括：提供单晶衬底，所述单晶衬底在其在其表面上具有缓冲层，所述缓冲层；增大所述缓冲层的电阻率，其包括在所述缓冲层上提供离子注入保护层；通过离子注入将掺杂剂注入到所述缓冲层中；去除所述离子注入保护层以暴露所述缓冲层；在经过离子注入的所述缓冲层上形成晶体半导体层；并且其中所述缓冲层的电阻率通过所述离子注入而增大。
现在还应该理解，根据本公开的半导体结构包括：单晶衬底；在所述衬底的表面上的缓冲层，所述缓冲层在其中具有离子注入的电阻掺杂剂；以及在经过离子注入的所述缓冲层上的半导体层。所述半导体结构可以独立地或组合地包括以下特征中的一个或多个：其中所述缓冲层是III族氮化物；其中所述半导体层为宽带隙半导体层；在宽带隙半导体材料中的高电子迁移率晶体管；其中，所述缓冲层的上部具有离子注入的离子并且所述缓冲层的下部在离子沉积之前具有设置于其中的掺杂剂；或者其中在所述缓冲层的形成期间提供设置在所述缓冲层的下部的掺杂剂。
已经描述了本公开的多个实施例。然而，应该理解，在不脱离本公开的精神和范围的情况下，可以进行各种修改。例如，该方法可用于在经过离子注入的缓冲层14′上形成除了结合图1F所描述的示例中所示的器件之外的例如宽带隙二极管(例如肖特基二极管、PN二极管和PIN二极管)的许多其它器件。此外，构成图1F中的层14和18的层仅是III族氮化物层的许多常规器件和构造的一个示例。此外，该方法可用于材料的任何取向，并且不限于任何特定的晶体取向或极性。此外，除了氮之外还有许多元素(例如Be、C和Ar)可以注入到III族氮化物中以提供更高的电阻率，同时允许在注入之后的外延生长。此外，在一些应用中，可能希望具有在生长期间不添加额外的杂质掺杂原子的缓冲层14，并且在一些应用中，可能希望在生长期间使缓冲层14的一部分或整个掺杂有杂质原子。此外，应该理解的是，可以使用其他的单一化合物衬底12(例如独立/自立的III-N族衬底或任何能够沉积相对于衬底12的晶体结构具有单一明确定义的晶体取向的一种或多种晶体III族氮化物覆盖层的结晶衬底)。这包括通过在另一种晶体材料上沉积一种或多种晶体材料、或通过将一个或多个层结合在一起以限定结晶的表面区域而形成的异质结结构，并且支持一种或多种III族氮化物材料的晶体生长。因此，其他实施例落在以下权利要求的范围内。

Claims (19)

1.一种用于形成半导体结构的方法，所述方法包括：
提供在其表面上具有缓冲层的单晶衬底，所述缓冲层具有一定的电阻率；
增大所述缓冲层的所述一定的电阻率，其包括通过离子注入将掺杂剂注入到所述缓冲层中；以及
在经过离子注入的所述缓冲层上形成半导体层。
2.如权利要求1所述的方法，其中，所述半导体层为宽带隙半导体层。
3.如权利要求1所述的方法，其中，所述衬底具有晶体晶格结构，并且所述半导体层具有晶体晶格结构，其中所述缓冲层提供所述衬底的晶体晶格结构与所述半导体层的晶体晶格结构之间的匹配。
4.如权利要求1所述的方法，其中，所述半导体层形成在经过离子注入的所述缓冲层的表面上，并且其中所述半导体层与经过离子注入的所述缓冲层的所述表面具有相同的面内晶格结构。
5.如权利要求1所述的方法，其中，在所述离子注入之前在所述缓冲层上形成离子注入保护层；并且其中掺杂剂的离子注入将所述掺杂剂穿过所述注入保护层注入到所述缓冲层中。
6.如权利要求5所述的方法，其中，在所述离子注入之后去除所述离子注入保护层并且在暴露的所述缓冲层上形成所述半导体层。
7.如权利要求1所述的方法，其中，所述缓冲层为III族氮化物。
8.如权利要求7所述的方法，其中，所述半导体层为宽带隙半导体层。
9.如权利要求7所述的方法，其中，所述衬底具有晶体晶格结构，并且所述半导体层具有晶体晶格结构，其中所述缓冲层提供所述衬底的晶体晶格结构与所述半导体层的晶体晶格结构之间的匹配。
10.如权利要求7所述的方法，其中，在所述离子注入之前在所述缓冲层上形成离子注入保护层；并且其中掺杂剂的离子注入将所述掺杂剂穿过所述注入保护层注入到所述缓冲层中。
11.如权利要求10所述的方法，其中，在所述离子注入之后去除所述离子注入保护层并且在暴露的所述缓冲层上形成所述半导体层。
12.如权利要求8所述的方法，所述方法包括在所述宽带隙半导体层上形成高电子迁移率晶体管。
13.一种用于形成半导体结构的方法，所述方法包括：
提供在其表面上具有缓冲层的单晶衬底，所述缓冲层；
增大所述缓冲层的电阻率，其包括在所述缓冲层上提供离子注入保护层；
通过离子注入将掺杂剂注入到所述缓冲层中；
去除所述离子注入保护层以暴露所述缓冲层；
在经过离子注入的所述缓冲层上形成晶体半导体层；并且
其中，所述缓冲层的电阻率通过所述离子注入而增大。
14.一种半导体结构，其包括：
单晶衬底；
在所述衬底的表面上的缓冲层，所述缓冲层在其中具有离子注入的电阻掺杂剂；以及
在经过离子注入的所述缓冲层上的半导体层。
15.如权利要求14所述的结构，其中，所述缓冲层为III族氮化物。
16.如权利要求15所述的结构，其中，所述半导体层为宽带隙半导体层。
17.如权利要求6所述的结构，所述结构包括在所述宽带隙半导体材料中的高电子迁移率晶体管。
18.如权利要求14所述的结构，其中，所述缓冲层的上部具有离子注入的离子，并且所述缓冲层的下部具有在离子沉积之前设置于其中的掺杂剂。
19.如权利要求18所述的结构，其中，在所述缓冲层形成期间提供设置在所述缓冲层的下部中的所述掺杂剂。
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