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CN109449160A - 半导体装置 - Google Patents

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CN109449160A
CN109449160A CN201810170646.2A CN201810170646A CN109449160A CN 109449160 A CN109449160 A CN 109449160A CN 201810170646 A CN201810170646 A CN 201810170646A CN 109449160 A CN109449160 A CN 109449160A
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silicon layer
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fiml
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福住嘉晃
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Abstract

实施方式提供一种获得稳定的电特性的半导体装置。实施方式的半导体装置具备：硅层，包含磷；嵌入层，设置在硅层上；积层体，设置在嵌入层上，且具有隔着绝缘体而积层的多个电极层；半导体主体，在积层体内及嵌入层内沿积层体的积层方向延伸，且具有位于嵌入层的侧方的侧壁部；以及硅膜，设置在嵌入层与半导体主体的侧壁部之间，包含硅作为主成分，还包含锗及碳中的至少任一个。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2017-163616号(申请日：2017年8月28日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
已提出有如下构造的三维存储器，即，使贯通包含多个电极层的积层体的信道主体的侧壁部接触于设置在积层体之下的源极层。信道主体的侧壁部接触于包含在源极层的半导体层。该半导体层嵌入至去除牺牲层后所形成的空腔。
发明内容
实施方式提供一种获得稳定的电特性的半导体装置。
实施方式的半导体装置具备：硅层，包含磷；嵌入层，设置在所述硅层上；积层体，设置在所述嵌入层上，且具有隔着绝缘体而积层的多个电极层；半导体主体，在所述积层体内及所述嵌入层内沿所述积层体的积层方向延伸，且具有位于所述嵌入层的侧方的侧壁部；以及硅膜，设置在所述嵌入层与所述半导体主体的所述侧壁部之间，包含硅作为主成分，还包含锗及碳中的至少任一个。
附图说明
图1是实施方式的半导体装置的示意立体图。
图2是实施方式的半导体装置的示意俯视图。
图3是图2中的A-A'剖视图。
图4是图3中的A部的放大图。
图5(a)及(b)是图3中的B部的放大图。
图6～图17是表示第1实施方式的半导体装置的制造方法的示意剖视图。
图18～20是第2实施方式的半导体装置的示意剖视图。
图21是比较例的半导体装置的示意剖视图。
图22是第3实施方式的半导体装置的示意剖视图。
图23(a)及(b)是图22中的C部的放大图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，各附图中，对相同的要素标注相同的符号。
在实施方式中，作为半导体装置，例如，对具有三维构造的存储单元阵列的半导体存储装置进行说明。
图1是实施方式的存储单元阵列1的示意立体图。
图2是存储单元阵列1的示意俯视图。
图3是图2中的A-A'剖视图。
在图1中，将相对于衬底10的主面平行的方向且相互正交的两个方向设为X方向及Y方向，将相对于X方向及Y方向这两个方向正交的方向设为Z方向(积层方向)。其它图中的X方向、Y方向及Z方向分别与图1的X方向、Y方向及Z方向对应。
存储单元阵列1具有源极层SL、设置在源极层SL上的积层体100、多个柱状部CL、多个分离部60以及设置在积层体100上方的多条位线BL。
源极层SL隔着绝缘层41而设置在衬底10上。衬底10例如为硅衬底。在源极层SL与积层体100之间，设置着栅极层15。
柱状部CL形成为在积层体100内沿该积层体100的积层方向(Z方向)延伸的大致圆柱状。柱状部CL进而贯通积层体100之下的栅极层15，到达至源极层SL。多个柱状部CL例如错位排列。或者，多个柱状部CL也可以沿着X方向及Y方向呈正方格子状排列。
分离部60将积层体100及栅极层15在Y方向分离为多个区块(或者指状物)。分离部60具有在下述图17所示的狭缝ST内嵌入着绝缘膜63的构造。
多条位线BL为在Y方向延伸的例如金属膜。多条位线BL在X方向相互分离。
柱状部CL的下述半导体主体20的上端部经由图1所示的接点Cb及接点V1而连接于位线BL。
如图3所示，源极层SL具有包含金属的层11及硅层12～14。
包含金属的层11设置在绝缘层41上。包含金属的层11例如为钨层或者钨硅化物层。
硅层12设置在包含金属的层11上，硅层13设置在硅层12上，硅层14设置在硅层13上。
硅层12～14是包含磷作为掺杂剂且具有导电性的多晶硅层。
绝缘层44设置在硅层14上，栅极层15设置在绝缘层44上。栅极层15是包含例如磷作为掺杂剂且具有导电性的多晶硅层。
积层体100设置在栅极层15上。积层体100具有在相对于衬底10的主面垂直的方向(Z方向)上积层的多个电极层70。绝缘层(绝缘体)72设置在上下相邻的电极层70之间。绝缘层72也设置在最下层的电极层70与栅极层15之间。
电极层70为金属层。电极层70例如为包含钨作为主成分的钨层、或者包含钼作为主成分的钼层。绝缘层72为包含氧化硅作为主成分的氧化硅层。
多个电极层70中至少最上层的电极层70为漏极侧选择晶体管STD(图1)的控制栅极(漏极侧选择栅极)，至少最下层的电极层70为源极侧选择晶体管STS(图1)的控制栅极(源极侧选择栅极)。
多层电极层70作为单元栅极设置在漏极侧选择栅极与源极侧选择栅极之间。
栅极层15的厚度比一层电极层70的厚度以及一层绝缘层72的厚度厚。
多个柱状部CL在积层体100内沿着该积层体100的积层方向延伸，进而贯通栅极层15、绝缘层44、硅层14及硅层13，到达至硅层12。柱状部CL具有存储器膜30、半导体主体20及绝缘性芯膜50。
如图3所示，半导体主体20形成为在积层体100内及栅极层15内沿Z方向连续延伸且到达至源极层SL的管状。芯膜50设置在管状半导体主体20的内侧。
半导体主体20的上端部经由图1所示的接点Cb及接点V1而连接于位线BL。
存储器膜30设置在积层体100与半导体主体20之间、及栅极层15与半导体主体20之间，且从外周侧包围半导体主体20。存储器膜30在积层体100内及栅极层15内沿Z方向连续地延伸。
半导体主体20具有与源极层SL电连接的侧壁部(源极接触部)20a。侧壁部20a不被存储器膜30覆盖。
半导体主体20的下端部与侧壁部20a连续，位于比侧壁部20a靠下，且位于硅层12内。在该半导体主体20的下端部与硅层12之间设置着存储器膜30。存储器膜30在半导体主体20的侧壁部(源极接触部)20a的位置在Z方向上被分断。该分断的存储器膜30的下部30a配置在包围半导体主体20的下端部外周的位置及半导体主体20的底面下。
图4是图3中的A部的放大剖视图。
存储器膜30为具有隧道绝缘膜31、电荷储存膜(电荷储存部)32及阻挡绝缘膜33的绝缘膜的积层膜。
隧道绝缘膜31设置在半导体主体20与电荷储存膜32之间，且与半导体主体20相接。电荷储存膜32设置在隧道绝缘膜31与阻挡绝缘膜33之间。阻挡绝缘膜33设置在电荷储存膜32与电极层70之间。
半导体主体20、存储器膜30及电极层70构成存储单元MC。存储单元MC具有电极层70经由存储器膜30而包围半导体主体20周围的纵型晶体管构造。
在该纵型晶体管构造的存储单元MC中，半导体主体20例如为硅的信道主体，电极层70作为控制栅极而发挥功能。电荷储存膜32作为储存从半导体主体20注入的电荷的数据存储层而发挥功能。
实施方式的半导体存储装置为非易失性半导体存储装置，能够电气自由地进行数据的删除、写入，且即便切断电源也能够保存存储内容。
存储单元MC例如为电荷捕获型存储单元。电荷储存膜32具有多个在绝缘性的膜中捕获电荷的捕获点，且例如包含氮化硅膜。或者，电荷储存膜32也可以为由绝缘体包围周围且具有导电性的浮动栅极。
隧道绝缘膜31在从半导体主体20对电荷储存膜32注入电荷时，或者将储存在电荷储存膜32的电荷释放至半导体主体20时成为位垒。隧道绝缘膜31例如包含氧化硅膜。
阻挡绝缘膜33防止储存在电荷储存膜32中的电荷被向电极层70释放。另外，阻挡绝缘膜33防止电荷从电极层70向柱状部CL反向穿隧。
阻挡绝缘膜33例如包含氧化硅膜。或者，阻挡绝缘膜33也可以为氧化硅膜与金属氧化膜的积层膜。在该情况下，可将氧化硅膜设置在电荷储存膜32与金属氧化膜之间，将金属氧化膜设置在氧化硅膜与电极层70之间。金属氧化膜例如为氧化铝膜。
如图1所示，漏极侧选择晶体管STD设置在积层体100的上层部。源极侧选择晶体管STS设置在积层体100的下层部。漏极侧选择晶体管STD及源极侧选择晶体管STS是具有半导体主体20作为信道的纵型晶体管。
多个存储单元MC设置在漏极侧选择晶体管STD与源极侧选择晶体管STS之间。多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS穿过半导体主体20而串联连接，而构成1个存储器串。该存储器串在相对于XY面平行的面方向上例如错位配置，多个存储单元MC在X方向、Y方向及Z方向上呈三维设置。
在读出动作时，电子从源极层SL穿过半导体主体20的侧壁部20a被供给至存储单元MC的信道。
此外，当使掺杂剂(例如磷)扩散至半导体主体20中与栅极层15对向的部分的情况下，能够使栅极层80作为删除动作时的GIDL(gate induced drain leakage，栅极感应漏极漏电)发生器而发挥功能。
将通过对栅极层15施加删除电位(例如几伏)且对半导体主体20中与栅极层15对向的部分赋予高电场而产生的电洞供给至存储单元MC的信道，而使信道电位上升。而且，通过将存储单元MC的电极层70的电位设为例如接地电位(0V)，而利用半导体主体20与电极层70的电位差，将电洞注入至电荷储存膜32而进行数据的删除动作。
图5(a)是第1实施方式的半导体装置的示意剖视图,即图3中的B部的放大图。
半导体主体20的侧壁部20a的周围由硅层13包围，侧壁部20a位于硅层13的侧方。
硅膜82设置在硅层13与半导体主体20的侧壁部20a之间。硅膜82与半导体主体20的侧壁部20a相接。
如图3所示，硅膜82也设置在硅层12与硅层13之间、及硅层13与硅层14之间。
硅膜82为包含硅(Si)作为主成分的硅膜，还包含锗(Ge)及碳(C)中的至少任一个。硅膜82还包含磷(P)。
也就是说，硅膜82为掺杂着锗与磷的硅膜。或者，硅膜82为掺杂着碳与磷的硅膜。或者，硅膜82为掺杂着锗、碳及磷的硅膜。
接下来，参照图6～图17，对第1实施方式的半导体装置的制造方法进行说明。图6～图17所示的截面与图3所示的截面对应。
如图6所示，绝缘层41形成在衬底10上，包含金属的层11形成在绝缘层41上。包含金属的层11例如为钨层或者钨硅化物层。
硅层12形成在包含金属的层11上。硅层12为掺杂着磷的多晶硅层。
保护膜42形成在硅层12上。保护膜42例如为氧化硅膜。牺牲层91形成在保护膜42上。牺牲层91例如为刻意不掺杂有掺杂剂的未掺杂的多晶硅层。保护膜43形成在牺牲层91上。保护膜43例如为氧化硅膜。硅层14形成在保护膜43上。硅层14例如为未掺杂的多晶硅层、或者掺杂磷的多晶硅层。
绝缘层44形成在硅层14上。绝缘层44例如为氧化硅层。栅极层15形成在绝缘层44上。栅极层15例如为掺杂着磷的多晶硅层。
积层体100形成在栅极层15上。绝缘层(第2层)72与牺牲层(第1层)71交替地积层在栅极层15上。重复进行将绝缘层72与牺牲层71交替积层的步骤，而在栅极层15上形成多个牺牲层71与多个绝缘层72。例如，牺牲层71为氮化硅层，绝缘层72为氧化硅层。栅极层15的厚度比一层牺牲层71的厚度以及一层绝缘层72的厚度厚。
如图7所示，例如通过使用未图示的掩模的RIE(reactive ion etching，反应式离子蚀刻)，将多个存储孔MH形成在积层体100。存储孔MH贯通积层体100、栅极层15、绝缘层44、硅层14、保护膜43、牺牲层91及保护膜42，到达至硅层12。存储孔MH的底部位于硅层12中。
多个牺牲层(氮化硅层)71及多个绝缘层(氧化硅层)72无需切换气体种类，而使用相同的气体(例如CF系气体)连续地被蚀刻。此时，栅极层(多晶硅层)15作为蚀刻终止层而发挥功能，在栅极层15的位置暂时停止蚀刻。通过较厚的栅极层15来吸收多个存储孔MH间的蚀刻速率不均，从而降低多个存储孔MH间的底部位置的不均。
然后，切换气体种类对栅极层15及比栅极层15靠下的各层进行分步蚀刻。而且，在硅层12的中途使蚀刻停止。
通过较厚的栅极层15而容易控制对高纵横比的积层体100进行孔加工的蚀刻停止位置。
如图8所示，柱状部CL形成在存储孔MH内。存储器膜30沿着存储孔MH的侧面及底面而共形地形成，在该存储器膜30的内侧沿着存储器膜30而共形地形成着半导体主体20，在该半导体主体20的内侧形成芯膜50。
然后，如图9所示，多个狭缝ST形成在积层体100。狭缝ST是通过使用未图示的掩模的RIE而形成。狭缝ST贯通积层体100、栅极层15、绝缘层44、硅层14及保护膜43，到达至牺牲层91。
与形成存储孔MH同样地，多个牺牲层71及多个绝缘层72无需切换气体种类，而使用相同的气体连续地被蚀刻。此时，栅极层15作为蚀刻终止层而发挥功能，在栅极层15的位置暂时停止狭缝加工的蚀刻。通过较厚的栅极层15来吸收多个狭缝ST间的蚀刻速率不均，从而降低多个狭缝ST间的底部位置的不均。
然后，切换气体种类对栅极层15及比栅极层15靠下的各层进行分步蚀刻，在狭缝ST的底部露出牺牲层91。
通过较厚的栅极层15而容易控制对高纵横比的积层体100进行狭缝加工的蚀刻停止位置。进而，利用之后的分步蚀刻，可高精度且容易地进行狭缝ST的底部位置控制。狭缝ST不穿过牺牲层91，狭缝ST的底部停留在牺牲层91内。
如图10所示，衬膜61沿着狭缝ST的侧面及底面而共形地形成。衬膜61例如为氮化硅膜。形成在狭缝ST底面的衬膜61例如利用RIE被去除。如图11所示，牺牲层91在狭缝ST的底部露出。
而且，利用贯穿狭缝ST的蚀刻而将牺牲层91去除。例如，经过狭缝ST而供给热TMY(三甲基-2羟乙基氢氧化铵)，将作为多晶硅层的牺牲层91去除。
将牺牲层91去除，如图12所示，在硅层12与硅层14之间形成空腔90。例如，作为氧化硅膜的保护膜42、43保护硅层12、14不会因热TMY而被蚀刻。另外，形成在狭缝ST侧面的衬膜(例如氮化硅膜)61防止从栅极层15及硅层14的狭缝ST侧进行侧面蚀刻。
柱状部CL的侧壁的一部分露出于空腔90。也就是说，存储器膜30的一部分露出于空腔90。
露出于空腔90的存储器膜30利用贯穿狭缝ST的蚀刻而被去除。例如，利用CDE(chemical or conformal dry etching，化学或共形干刻蚀)而将存储器膜30去除。
此时，与包含在存储器膜30中的膜相同种类的保护膜42、43也被去除。形成在狭缝ST侧面的衬膜61为与包含在存储器膜30中的例如电荷储存膜32相同种类的氮化硅膜，但衬膜61的膜厚比电荷储存膜32的膜厚更厚，衬膜61残留在狭缝ST的侧面。
该衬膜61防止在将露出于空腔90的所述存储器膜30的一部分去除时，从积层体100的牺牲层71、绝缘层72及绝缘层44的狭缝ST侧进行侧面蚀刻。绝缘层44的下表面由硅层14覆盖，所以也防止从绝缘层44的下表面侧进行面蚀刻。
将存储器膜30的一部分去除，如图13所示，存储器膜30在积层方向(Z方向)被分断。通过控制蚀刻时间，使栅极层15与半导体主体20之间的存储器膜(栅极绝缘膜)30不被蚀刻。
另外，通过控制蚀刻时间，使存储器膜30中比空腔90更靠下方的下部30a残留在硅层12中。柱状部CL中的下端部作为固定器(anchor)而残留在硅层12中。硅层12包围柱状部CL的下端部，在形成着空腔90的状态下保持柱状部CL稳定的支撑状态。
将所述存储器膜30的一部分去除，半导体主体20的一部分(侧壁部20a)露出于空腔90。另外，通过去除保护膜42、43，硅层14的下表面及硅层12的上表面也露出于空腔90。
接下来，经过狭缝ST对空腔90内供给成膜来源气体，在露出于空腔90的半导体主体20的侧壁部20、硅层12及硅层14形成硅膜82。如图14所示，硅膜82沿着露出于空腔90的硅材料部的表面而共形地形成。硅膜82形成在空腔90的内壁，不填埋空腔90。空腔90得以保留。
在形成硅膜82之后，经过狭缝ST对空腔90内供给成膜来源气体，在露出于空腔90的硅膜82的表面，形成嵌入层的材料。
如图15所示，将硅层13作为嵌入层嵌入至空腔90。或者，嵌入层也可以为氧化硅层。
硅膜82与半导体主体20的侧壁部20a相接。在形成柱状部CL的阶段，半导体主体20实质上不包含掺杂剂。当在空腔90形成嵌入层(硅层或者氧化硅层)13时，嵌入层的材料在高温退火下形成。此时，包含在基底的硅层12中的磷也扩散到硅膜82及半导体主体20的侧壁部20a。因此，硅膜82与半导体主体20的侧壁部20a的接触部(源极接触部)成为掺杂磷的硅而被低电阻化。
磷较理想为在半导体主体20中，从侧壁部20a扩散到至少与绝缘层44对向的部分为止。
在嵌入层13为硅层的情况下，磷也会从硅层12扩散到嵌入层(硅层)13，硅层13成为掺杂磷的硅层，而作为源极层SL的一要素发挥功能。
另外，硅层12中的磷也可以经过硅膜82及硅层13而扩散至硅层14。
半导体主体20经过侧壁部20a及硅膜82而与源极层SL电连接。由于硅膜82与硅层12及硅层14相接，所以即便嵌入层13为氧化硅层，半导体主体20也会经过侧壁部20a及硅膜82而与硅层12、包含金属的层11及包含硅层14的源极层SL电连接。
在将嵌入层13嵌入至空腔90时，因微负载效应会产生如下现象：越接近气体供给源(狭缝ST)的区域以越短的培养时间(成膜开始时间)开始成膜，在远离狭缝ST的区域残留空隙(或者缝隙)，空腔90被堵塞。也就是说，在远离气体供给源(狭缝ST)的区域中，与狭缝ST附近的区域相比，由于气体不足，气体成分从表面吸附变成堆积的进展过程容易迟缓。
嵌入层13中的空隙如果因之后的退火步骤中的迁移而移动至半导体主体20的侧壁部(源极接触部)20a，那么会导致半导体主体20与源极层SL电接触不良。
根据以上所说明的第1实施方式，硅膜82为包含硅作为主成分的硅膜，还包含锗及碳中的至少任一个。
在形成硅膜82的CVD(chemical vapor deposition，化学气相沉积)中，通过对硅的来源气体添加例如C2H4气体，能够形成包含碳的硅膜82。可以通过C2H4气体的流量来控制硅膜82中的碳浓度。
存在随着硅膜中的碳浓度的增大，而硅膜的结晶晶粒尺寸变小的倾向。存在如果结晶晶粒尺寸变小，那么硅膜的硬度变高的倾向。对硅膜掺杂碳所带来的此种特性发挥阻挡空隙移动的效果。
因此，在将硅层13嵌入至空腔90时，即便硅层13中形成有可能会在之后的退火步骤中迁移的空隙，也会由形成在硅层13与半导体主体20的侧壁部20a之间的掺杂碳的硅膜82防止空隙向侧壁部20a移动。由此，良好地保持半导体主体20与源极层SL的电接触。
本发明者等人发现，如果将硅膜82中的碳浓度设为1×1019cm-3以上，那么阻挡空隙移动的效果变得明显。因此，硅膜82中的碳浓度较理想为1×1019cm-3以上。
另外，本发明者等人发现，如果将硅膜82中的磷浓度设为1×1020cm-3以上，那么阻挡空隙移动的效果变得明显。因此，硅膜82中的磷浓度较理想为1×1020cm-3以上。
另外，如果硅膜中的Ge组成比增大，那么因带隙能减少引起的点缺陷的负载(charge)会使掺杂剂(磷)的扩散常数降低。存在Ge组成比越高，则越抑制磷扩散的倾向。因此，通过在硅膜82中掺杂Ge，并控制该Ge的组成比，能够控制从硅层12扩散至多个半导体主体20的磷的量或扩散距离。
通过设置此种掺杂Ge的硅膜82，能够抑制磷不均匀地扩散至多个半导体主体20，且抑制存储器串间的电特性不均。
本发明者等人发现，在所述实施方式的三维存储器装置中，为了实现在实际应用上有效地控制磷扩散，硅膜82中的Ge组成比较理想为5atomic％以上。
图5(b)是与图5(a)相同的示意剖视图，表示信道-源极接触部的另一例。
在所述图14所示的步骤中在空腔90的内壁形成硅膜82之前，在空腔90的内壁，共形地形成例如未掺杂的硅膜81。硅膜81不填埋空腔90。而且，在露出于空腔90的硅膜81的表面，形成硅膜82。硅膜82沿着硅膜81的表面而共形地形成。然后，将嵌入层(硅层)13嵌入至所保留的空腔90。
硅层12中的磷经过硅膜81及硅膜82而扩散至半导体主体20。
在图5(b)所示的例子中，掺杂着锗及碳中的至少任一个的硅膜82也设置在嵌入层13与半导体主体20的侧壁部20a之间。
因此，硅膜82防止空隙向侧壁部20a移动、及/或抑制磷不均匀地扩散。
如所述图15所示形成嵌入层(例如硅层)13之后，将狭缝ST侧面的衬膜61去除。在将该衬膜61去除之后，或者在与去除衬膜61的步骤相同的步骤中，利用经过狭缝ST被供给的蚀刻液或者蚀刻气体将牺牲层71去除。例如，使用包含磷酸的蚀刻液，将作为氮化硅层的牺牲层71去除。
将牺牲层71去除，如图16所示，在上下相邻的绝缘层72之间形成空隙(气隙)73。
多个绝缘层72以包围多个柱状部CL侧面的方式与柱状部CL的侧面相接。多个绝缘层72通过与此种多个柱状部CL的物理结合而被支撑，保持绝缘层72间的空隙73。
如图17所示，在空隙73形成电极层70。利用例如CVD(chemical vapordeposition)形成电极层70。经过狭缝ST将来源气体供给至空隙73。形成在狭缝ST侧面的电极层70被去除。然后，在狭缝ST内，嵌入图3所示的绝缘膜63。
图18是第2实施方式的半导体装置的示意剖视图。图18与图2中的A-A'剖视图对应。
根据第2实施方式的半导体装置，在硅层12与硅层13之间，设置着结晶分断层。
在图18所示的例子中，设置着包含硅作为主成分且还包含碳、氮及氧中的至少任一个的多晶硅层84作为结晶分断层。硅层84的厚度比硅层12的厚度薄。
如上所述，硅层13嵌入至形成在硅层12与硅层14之间的空腔90内。硅层13从露出于空腔90的硅材料的表面成长。
图21是在硅层12上成长有硅层13的情况的示意剖视图。
在图21中，示意性地表示了硅层13的面方向上的多个半导体主体20的配置布局。
另外，在图21中，示意性地表示硅层12的结晶的晶界(grain boundary)12a与硅层13的结晶的晶界13a。
硅层13接着基底的硅层12的晶质而成长。因此，硅层13的结晶的晶粒尺寸(或者粒径)成为与硅层12的晶粒尺寸(或者粒径)相同程度，硅层13的结晶的晶界密度成为与硅层12的晶界密度相同程度。
掺杂在硅层12中的磷主要经过硅层12的晶界12a及硅层13的晶界13a而向半导体主体20扩散。
如果硅层13的晶界密度比多个半导体主体20的配置密度低，那么在配置在晶界13a稀疏的区域的半导体主体20与配置在晶界13a附近的半导体主体20之间，产生所到达的磷的量及向上方的扩散距离的不均。该情况会使多个半导体主体20间的GIDL电流及单元电流产生不均。
图19是在硅层12上形成硅层84作为结晶分断层，并在该硅层84上成长有硅层13的情况下的与图21相同的示意剖视图。
在图19中，示意性地表示硅层12的结晶的晶界12a、硅层84的结晶的晶界84a及硅层13的结晶的晶界13a。
包含碳、氮及氧中的至少任一个的硅层84不接续硅层12的晶质，硅层84的结晶的晶粒尺寸(或者粒径)小于硅层12的晶粒尺寸(或者粒径)，硅层84的结晶的晶界密度高于硅层12的晶界密度。
硅层13在硅层84上接着硅层84的晶质而成长，硅层13的结晶的晶粒尺寸(或者粒径)成为与硅层84的结晶的晶粒尺寸(或者粒径)相同程度，硅层13的结晶的晶界密度成为与硅层84的结晶的晶界密度相同程度。因此，硅层13的结晶的晶粒尺寸(或者粒径)小于硅层12的结晶的晶粒尺寸(或者粒径)，硅层13的结晶的晶界密度高于硅层12的结晶的晶界密度。
通过提高硅层13的晶界密度，能够使作为磷的扩散路径的晶界13a相对于多个半导体主体20均匀地分布。该情况会降低到达至多个半导体主体20的磷的量及向上方的扩散距离的不均，从而降低多个半导体主体20间的GIDL电流及单元电流的不均。
在形成硅层84的CVD中，通过对硅的来源气体添加例如N2O气体，能够形成包含氮的硅层84。可以通过N2O气体的流量来控制硅层84中的氮浓度。
随着硅层84中的氮浓度的增大，硅84层的结晶晶粒尺寸变小，硅层84中的结晶晶界密度变高。本发明者等人发现，在多个柱状部CL间的间隔为100～200nm左右的情况下，为了使磷的量及扩散距离在多个半导体主体20间均匀，硅层84中的氮浓度较理想为1×1019cm-3以上。
在形成硅层84的CVD中，通过对硅的来源气体添加例如NO气体，形成包含氧的硅层84。可以通过NO气体的流量来控制硅层84中的氧浓度。
随着硅层84中的氧浓度的增大，硅84层的结晶晶粒尺寸变小，硅层84中的结晶晶界密度变高。本发明者等人发现，在多个柱状部CL间的间隔为100～200nm左右的情况下，为了使磷的量及扩散距离在多个半导体主体20间均匀，硅层84中的氧浓度较理想为1×1019cm-3以上。
在形成硅层84的CVD中，通过对硅的来源气体添加例如C2H4气体，形成包含碳的硅层84。可以通过C2H4气体的流量来控制硅层84中的碳浓度。
随着硅层84中的碳浓度的增大，硅84层的结晶晶粒尺寸变小，硅层84中的结晶晶界密度变高。本发明者等人发现，在多个柱状部CL间的间隔为100～200nm左右的情况下，为了使磷的量及扩散距离在多个半导体主体20间均匀，硅层84中的碳浓度较理想为1×1019cm-3以上。
图20是在硅层12上形成氧层(O层)85作为结晶分断层的情况下的与图19相同的示意剖视图。
在氧层85上成长硅层86，在硅层86上成长硅层13。
在图20中，示意性地表示硅层12的结晶的晶界12a、硅层86的结晶的晶界86a及硅层13的结晶的晶界13a。
氧层85是使氧原子吸附于硅层12的表面而形成，具有例如相当于1个氧原子程度的厚度。
硅层86的厚度比硅层12的厚度薄，硅层13的厚度比硅层12的厚度薄。氧层85比硅层86的厚度薄，比硅层13的厚度薄。
利用氧层85将硅层12的晶质分断，硅层86不接续硅层12的晶质而在氧层85上成长。通过使硅层86的厚度比硅层12的厚度薄，能够使硅层86的结晶的晶粒尺寸(或者粒径)小于硅层12的晶粒尺寸(或者粒径)，能够使硅层86的结晶的晶界密度高于硅层12的晶界密度。
硅层13在硅层86上接着硅层86的晶质而成长，硅层13的结晶的晶粒尺寸(或者粒径)成为与硅层86的结晶的晶粒尺寸(或者粒径)相同程度，硅层13的结晶的晶界密度成为与硅层86的结晶的晶界密度相同程度。因此，硅层13的结晶的晶粒尺寸(或者粒径)小于硅层12的结晶的晶粒尺寸(或者粒径)，硅层13的结晶的晶界密度高于硅层12的结晶的晶界密度。
通过提高硅层13的晶界密度，能够使作为磷的扩散路径的晶界13a相对于多个半导体主体20均匀地分布。该情况会降低到达至多个半导体主体20的磷的量及向上方的扩散距离的不均，从而降低多个半导体主体20间的GIDL电流及单元电流的不均。
本发明者等人发现，在多个柱状部CL间的间隔为100～200nm左右的情况下，为了使磷的量及扩散距离在多个半导体主体20间均匀，较理想的是以氧层85与硅层12的表面氧浓度成为1×1014cm-2以上的方式形成氧层85。
图22是第3实施方式的半导体装置的示意剖视图。图22与图2中的A-A'剖视图对应。
图23(a)是图22中的C部的放大图。
根据第3实施方式，硅层13中的磷浓度为1×1020cm-3以上。此种磷浓度的硅层13即便在被嵌入至空腔90时在硅层13中形成空隙，也不易使空隙移动。由此，良好地保持半导体主体20与源极层SL的电接触。
另外，根据第3实施方式，在硅层13与半导体主体20的侧壁部20a之间，设置着包含硅作为主成分且还包含碳的硅膜95。硅膜95与半导体主体20的侧壁部20a相接。
硅膜95也设置在硅层12与硅层13之间、及硅层13与硅层14之间。
例如，利用将硅层13嵌入至空腔90时的高温退火，磷从硅层12、13经过硅膜95扩散至半导体主体20。此时，掺杂碳的硅膜95抑制磷向半导体主体20过度扩散。
适当地控制对半导体主体20的磷的扩散量及扩散距离，会使源极侧选择晶体管STS或存储单元MC的特性(阈值电压等)适当化。
通过适当地调整硅膜95中的碳浓度与硅膜95的膜厚，能够抑制磷向半导体主体20过度扩散。
图23(b)是与图23(a)相同部分的示意剖视图。
根据该图23(a)所示的例子，在硅膜95与半导体主体20的侧壁部20a之间设置着硅膜96。硅膜96与半导体主体20的侧壁部20a相接。
硅膜95也设置在硅层12与硅层13之间、及硅层13与硅层14之间。
硅膜96例如为未掺杂硅膜96，硅膜96中的碳浓度低于掺杂碳的硅膜95中的碳浓度。
在空腔90的内壁共形地形成未掺杂的硅膜96。硅膜96不填埋空腔90。而且，在露出于空腔90的硅膜96的表面形成硅膜95。硅膜95沿着硅膜96的表面而共形地形成。然后，将硅层13嵌入至所保留的空腔90中。
磷从硅层12、13经过硅膜95及硅膜96扩散至半导体主体20。掺杂碳的硅膜95抑制磷向半导体主体20过度扩散。
进而，硅层13与侧壁部20a之间的膜厚增加了相当于设置在硅膜95与半导体主体20的侧壁部20a之间的硅膜96的量，该情况也会抑制磷向半导体主体20过度扩散。
在所述实施方式中，作为第1层71而例示了氮化硅层，但作为第1层71也可以使用金属层、或者掺杂着掺杂剂的硅层。在该情况下，第1层71直接成为电极层70，所以不需要将第1层71置换为电极层的工序。
另外，也可以利用贯穿狭缝ST的蚀刻将第2层72去除，使上下相邻的电极层70之间为空隙。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式加以实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明与其均等的范围中。
[符号的说明]
1 存储单元阵列
12～14 硅层
20 半导体主体
20a 侧壁部
70 电极层
72 绝缘层
81、82 硅膜
84 硅层
85 氧层
86 硅层
95、96 硅膜
100 积层体
SL 源极层
CL 柱状部

Claims (19)

1.一种半导体装置，其特征在于具备：
硅层，包含磷；
嵌入层，设置在所述硅层上；
积层体，设置在所述嵌入层上，且具有隔着绝缘体而积层的多个电极层；
半导体主体，在所述积层体内及所述嵌入层内沿所述积层体的积层方向延伸，且具有位于所述嵌入层的侧方的侧壁部；以及
硅膜，设置在所述嵌入层与所述半导体主体的所述侧壁部之间，包含硅作为主成分，且还包含锗及碳中的至少任一个。
2.根据权利要求1所述的半导体装置，其特征在于：所述硅膜中的锗组成比为5atomic％以上。
3.根据权利要求1所述的半导体装置，其特征在于：所述硅膜中的碳浓度为1×1019cm-3以上。
4.根据权利要求1所述的半导体装置，其特征在于：所述硅膜还包含磷。
5.根据权利要求4所述的半导体装置，其特征在于：所述硅膜中的磷浓度为1×1020cm-3以上。
6.根据权利要求1所述的半导体装置，其特征在于：所述硅膜与所述半导体主体的所述侧壁部相接。
7.根据权利要求1所述的半导体装置，其特征在于：所述硅膜也设置在所述硅层与所述嵌入层之间。
8.根据权利要求1所述的半导体装置，其特征在于：所述嵌入层为硅层或者氧化硅层。
9.一种半导体装置，其特征在于具备：
第1硅层，包含磷；
第2硅层，设置在所述第1硅层上，且包含磷；
结晶分断层，设置在所述第1硅层与所述第2硅层之间；
积层体，设置在所述第2硅层上，且具有隔着绝缘体而积层的多个电极层；以及
半导体主体，在所述积层体内及所述第2硅层内沿所述积层体的积层方向延伸，且具有位于所述第2硅层的侧方的侧壁部。
10.根据权利要求9所述的半导体装置，其特征在于：所述结晶分断层是包含硅作为主成分且还包含碳、氮及氧中的至少任一个的硅层。
11.根据权利要求10所述的半导体装置，其特征在于：所述硅层中的碳浓度、氮浓度或者氧浓度为1×1019cm-3以上。
12.根据权利要求9所述的半导体装置，其特征在于：所述结晶分断层为氧层。
13.根据权利要求12所述的半导体装置，其特征在于：所述氧层的表面氧浓度为1×1014cm-2以上。
14.根据权利要求9所述的半导体装置，其特征在于：所述第2硅层中的结晶晶界密度高于所述第1硅层中的结晶晶界密度。
15.根据权利要求9所述的半导体装置，其特征在于：所述第2硅层的厚度比所述第1硅层的厚度薄。
16.一种半导体装置，其特征在于具备：
第1硅层，包含磷；
第2硅层，设置在所述第1硅层上，包含磷，且磷浓度为1×1020cm-3以上；
积层体，设置在所述第2硅层上，且具有隔着绝缘体而积层的多个电极层；
半导体主体，在所述积层体内及所述第2硅层内沿所述积层体的积层方向延伸，且具有位于所述第2硅层的侧方的侧壁部；以及
第1硅膜，设置在所述第2硅层与所述半导体主体的所述侧壁部之间，包含硅作为主成分，还包含碳。
17.根据权利要求16所述的半导体装置，其特征在于：所述第1硅膜与所述半导体主体的所述侧壁部相接。
18.根据权利要求16所述的半导体装置，其特征在于：还具备第2硅膜，所述第2硅膜设置在所述第1硅膜与所述半导体主体的所述侧壁部之间，且碳浓度比所述第1硅膜低。
19.根据权利要求16所述的半导体装置，其特征在于：所述第1硅膜也设置在所述第1硅层与所述第2硅层之间。
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