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CN104253952A - 固态成像装置及其驱动方法以及电子设备 - Google Patents

固态成像装置及其驱动方法以及电子设备 Download PDF

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CN104253952A CN201410279898.0A CN201410279898A CN104253952A CN 104253952 A CN104253952 A CN 104253952A CN 201410279898 A CN201410279898 A CN 201410279898A CN 104253952 A CN104253952 A CN 104253952A
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Abstract

一种固态成像装置包括光电转换单元、光屏蔽单元和转移晶体管。光电转换单元通过对光进行光电转换来产生电荷。光屏蔽单元通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周。转移所述光电转换单元中产生的电荷。在电荷累积在所述光电转换单元中的电荷累积期间，排斥所述电荷的电位被提供给所述光屏蔽单元并且被提供给所述转移晶体管的栅电极。在电荷从所述光电转换单元转移的电荷转移期间，排斥所述电荷的电位被提供给所述光屏蔽单元，并且吸引所述电荷的电位被提供给所述转移晶体管的栅电极。

Description

固态成像装置及其驱动方法以及电子设备
相关申请的交叉引用
本申请要求2013年6月28日提交的日本优先权专利申请JP2013-136216的权益，其全部内容通过引用并入于此。
技术领域
本公开涉及固态成像装置及其驱动方法以及电子设备，并且特别涉及能改善像素特性的固态成像装置及其驱动方法以及电子设备。
背景技术
在相关技术中，诸如数码照相机和数码摄像机的、具有成像功能的电子设备中采用固态成像装置，例如电荷耦合装置(CCD)和互补金属氧化物半导体(CMOS)图像传感器。固态成像装置包括像素，像素中结合了执行光电转换的光电二极管(PD)和多个晶体管，并且图像是根据从以平面形式设置的多个像素中输出的像素信号形成的。
例如，在固态成像装置中，PD中累积的电荷被转移至具有预定容量的浮置扩散(FD)单元，该FD单元设置在PD和放大晶体管的栅电极之间的连接部分中。然后，从像素中读取与FD单元中存储电荷的水平对应的信号，并且通过具有比较器的模数(AD)转换电路对该信号进行AD转换，从而输出AD转换信号。
近年来，固态成像装置倾向于具有很多像素。因此，当试图使像素小型化而不改变芯片尺寸时，存在光入射特性劣化以及各像素之间发生颜色混合的问题。
例如，日本未审查专利申请公开No.2010-169911公开了一种固态成像装置，其通过在PD光入射的一侧上埋设像素间(inter-pixel)元件分隔膜和像素光屏蔽膜来实现光学方式和电学方式的元件分隔，从而减少像素之间的颜色混合。此外，日本未审查专利申请公开No.2011-40531公开了一种固态成像装置，其通过采用固定电荷膜来抑制暗电流的产生。
此外，已经知晓可通过在固态成像装置中采用埋设技术来显著减少像素之间的颜色混合。
而且，日本未审查专利申请公开No.2004-306144公开了一种固态成像装置，其例如通过除正常像素的驱动信号之外、还施加电压至埋设于沟槽部分的多晶硅而辅助电荷转移。此外，通过施加电压至该沟槽部分，有可能抑制暗电流、改善饱和电荷量并且实现低电压驱动。
另外，日本未审查专利申请公开No.2007-25807公开了一种固态成像装置，其通过在PD的上部和下部设置电极来施加适当的电压，从而能够抑制暗电流和改善饱和电荷量。
发明内容
然而，在上述的固态成像装置中，没有对光屏蔽膜施加电位，并且在处理像素小型化时存在像素间光学颜色混合劣化的问题。因此，像素特性劣化。
本公开是鉴于这种情况而作出的并且旨在改善像素的特性。
根据本公开的实施例，提供了一种固态成像装置，包括：光电转换单元，通过对光进行光电转换来产生电荷；光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及转移晶体管，转移所述光电转换单元中产生的电荷，其中，在电荷累积在所述光电转换单元中的电荷累积期间，排斥所述电荷的电位被提供给所述光屏蔽单元以及被提供给所述转移晶体管的栅电极，并且其中，在电荷从所述光电转换单元转移的电荷转移期间，排斥所述电荷的电位被提供给所述光屏蔽单元，并且吸引所述电荷的电位被提供给所述转移晶体管的栅电极。
根据本公开的另一个实施例，提供了一种固态成像装置的驱动方法，该固态成像装置包括光电转换单元，通过对光进行光电转换来产生电荷；光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及转移晶体管，转移所述光电转换单元中产生的电荷。该驱动方法包括：在电荷累积在所述光电转换单元中的电荷累积期间，将排斥所述电荷的电位提供给所述光电屏蔽单元并且提供给所述转移晶体管的栅电极；以及在电荷从所述光电转换单元转移的电荷转移期间，将排斥所述电荷的电位提供给所述光屏蔽单元，并且将吸引所述电荷的电位提供给所述转移晶体管的栅电极。
根据本公开的再一个实施例，提供了一种电子设备，包括固态成像装置，该固态成像装置包括：光电转换单元，通过对光进行光电转换来产生电荷；光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及转移晶体管，转移所述光电转换单元中产生的电荷。其中，在电荷累积在所述光电转换单元中的电荷累积期间，排斥所述电荷的电位被提供给所述光屏蔽单元并且被提供给所述转移晶体管的栅电极，并且其中，在电荷从所述光电转换单元转移的电荷转移期间，排斥所述电荷的电位被提供给所述光屏蔽单元，并且吸引所述电荷的电位被提供给所述转移晶体管的栅电极。
在各实施例中，在电荷累积在光电转换单元中的电荷累积期间，排斥电荷的电位被提供给光屏蔽单元并且被提供给转移晶体管的栅电极，并且在电荷从光电转换单元转移的电荷转移期间，排斥电荷的电位被提供给光屏蔽单元且吸引电荷的电位被提供给转移晶体管的栅电极。
根据本公开的各实施例，能够改善像素的特性。
附图说明
图1是示出根据本技术方案实施例的固态成像装置的构造示例的框图；
图2A至2C是示出像素的第一构造示例的示意图；
图3A和3B是示出在电荷累积期间以及在电荷转移期间施加电位的操作的示意图；
图4是示出像素的电路构造的示意图；
图5是示出提供给像素的驱动信号和像素中各单元的电位的示意图；
图6A至6C是示出像素的第二构造示例的示意图；
图7A和7B是示出在电荷累积期间以及在电荷转移期间施加电位的操作的示意图；
图8是示出像素的电路构造的示意图；
图9是示出提供给像素的驱动信号和像素中各单元的电位的示意图；
图10A至10C是示出像素的第三构造示例的示意图；
图11A和11B是示出在电荷累积期间以及在电荷转移期间施加电位的操作的示意图；
图12是示出像素的电路构造的示意图；
图13是示出提供给像素的驱动信号和像素中各单元的电位的示意图；
图14A至14C是示出像素的第四构造示例的示意图；
图15A和15B是示出在电荷累积期间以及在电荷转移期间施加电位的操作的示意图；
图16是示出像素的电路构造的示意图；
图17是示出提供给像素的驱动信号和像素中各单元的电位的示意图；
图18A至18C是示出像素的第五构造示例的示意图；
图19A和19B是示出在电荷累积期间以及在电荷转移期间施加电位的操作的示意图；
图20是示出像素的电路构造的示意图；
图21是示出提供给像素的驱动信号和像素中各单元的电位的示意图；以及
图22是示出安装在电子设备上的成像设备的构造示例的框图。
具体实施方式
在下文中，将参考附图详细描述应用本技术方案的具体实施例。
图1是示出根据本技术方案实施例的固态成像装置的实施例的构造示例的框图。
如图1所示，固态成像装置11是CMOS型固态成像装置，并且构造为包括像素阵列单元12、垂直驱动单元13、列处理单元14、水平驱动单元15、输出单元16和驱动控制单元17。
像素阵列单元12包括设置成阵列形状的多个像素21；像素阵列单元12通过与像素12的行数对应的多个水平信号线22连接至垂直驱动单元13，并且通过与像素21的列数对应的多个垂直信号线23连接至列处理单元14。换言之，包含在像素阵列单元12中的多个像素21分别设置在水平信号线22和垂直信号线23交叉的点处。
垂直驱动单元13通过水平信号线22按顺序将用于驱动(转移、选择或复位等)各像素21的驱动信号提供给包含在像素阵列单元12中的多个像素21的各行。
列处理单元14通过垂直信号线23、在从各像素21输出的像素信号上执行关联双取样(CDS)过程以提取像素信号的信号电平并且获取与像素21的接收光量对应的像素数据。
对于包含在像素阵列单元12中的多个像素21的每一列，水平驱动单元15按顺序将用于从列处理单元14输出由各像素21获得的像素数据的驱动信号提供给列处理单元14，。
在与水平驱动单元15的驱动信号对应的时段，从列处理单元14提供像素数据给输出单元16，并且在随后的阶段中，输出单元16例如放大像素数据且输出放大的像素数据给图像处理电路。
驱动控制单元17控制固态成像装置11中每个区块的驱动。例如，驱动控制单元17根据每个区块的驱动周期提供时钟信号，并且将时钟信号提供给每个区块。
图2A至2C是示出包含在固态成像装置11中的像素21的第一构造示例的示意图。
图2A示出了像素21的截面构造示例，这是第一构造示例。另外，图2A中，光从顶部入射到像素21上，并且在下文，适当地，光入射的侧面称为光入射面，并且面朝与光入射面相对的侧的面称为相对面(oppositesurface)。此外，图2B示出了固态成像装置11从相对面侧看时的平面构造示例，并且图2C示出了固态成像装置11从光入射面侧看时的平面构造示例。
如图2A至2C所示，像素21构造有层叠的配线层31和传感器层32，并且彩色滤光层和片上透镜层(未示出)层叠在传感器层32的光入射面侧。
配线层31包括形成在层间绝缘膜42之间的多层配线41，并且在图2A至2C的构造示例中形成了三层配线41-1至41-3。
在传感器层32中，PD 52和FD单元53形成在半导体基板51上，栅电极54层叠在半导体基板51的相对面侧上，固定电荷膜55层叠在半导体基板51的光入射面侧上，并且雕刻的光屏蔽电极57形成于通过固定电荷膜55和屏蔽金属56而形成在半导体基板51的光入射面上的沟槽中。
半导体基板51是注入了P型掺杂物的硅基板(P阱)。PD 52由PN结形成，该PN结通过对半导体基板51注入N型掺杂物而形成，并且PD 52通过对接收的光进行光电转换而产生电荷，从而累积所产生的电荷。
FD单元53是密集的N型区域(浮置扩散区域)，其通过在半导体基板51的相对面附近注入N型掺杂物而形成，并且临时存储从PD 52转移的电荷。此外，FD单元53是电荷检测单元，其将电荷转换成电压，并且FD单元53中存储的电荷被转换成放大晶体管(图4中的放大晶体管62，将稍后描述)中的电压。栅电极54是构成转移晶体管(图4中转移晶体管61，将稍后描述)的栅极的电极，其将PD 52中累积的电荷转移至FD单元53。
固定电荷膜55是保持例如负固定电荷的膜，并且抑制半导体基板51的边界表面处暗电流的产生。另外，可使用绝缘膜来替代固定电荷膜55。屏蔽金属56是金属膜，其形成为用于防止形成雕刻的光屏蔽电极57的金属材料的扩散或交互作用。
例如，如图2C所示，雕刻的光屏蔽电极57形成为围绕PD 52的外周。例如，雕刻的光屏蔽膜55以下述方式形成：在半导体基板51的光入射面上形成围绕PD 52的沟槽，在该沟槽内形成固定电荷膜55和屏蔽金属56，然后将具有光屏蔽特性的金属埋设在该沟槽中。
因此，雕刻的光屏蔽电极57可防止与其它相邻像素21发生光串扰和电串扰。换言之，雕刻的光屏蔽电极57可防止入射在像素21上的光泄漏至其它像素21，并且防止像素21中通过光电转换产生的电荷泄漏至其它像素21。
此外，垂直驱动单元13通过图1的水平信号线22连接至雕刻的光屏蔽电极57，并且将具有与由垂直驱动单元13提供的信号对应的电平的电位施加至雕刻的光屏蔽电极57。例如，在电荷累积在PD 52中的电荷累积期间以及在电荷从PD 52转移至FD单元53的电荷转移期间，将负电位施加至雕刻的光屏蔽电极57。此外，在电荷累积期间将负电位施加至栅电极54，并且在电荷转移期间将正电位施加至栅电极54。
将参考图3A和3B描述在电荷累积期间以及在电荷转移期间施加电位的操作。
图3A示出了在电荷累积期间的像素21，并且图3B示出了在电荷转移期间的像素21。另外，入射在像素21上的光在PD 52中被转换成电子e。此外，如图3A和3B所示，在倾斜方向上入射在像素21上的光在雕刻的光屏蔽电极57上反射，由此防止其泄漏至其它相邻像素21。
如图3A所示，在像素21中，通过在电荷累积期间施加负电位(排斥电子e的电位)至栅电极54和雕刻的光屏蔽电极57，如空心箭头所示生成了将电子e推动至PD 52中心的力。因此，像素21可在电荷累积期间加深PD52的势阱，并且增加PD 52的饱和电荷量。此外，在像素21中，通过施加负电位，能够抑制暗电流的产生。
此外，在电荷转移期间，在像素21中，负电位施加至雕刻的光屏蔽电极57，而正电位(吸引电子e的电位)施加至栅电极54。由此，如图3B中的空心箭头所示，产生将电子e推动至PD 52的中心和推动至栅电极54的力。因此，如图3B中以虚线示出的空心箭头所示，在像素21中，能辅助电子e流动至栅电极54，并且改善电荷从PD 52至FD单元53的转移性能。
这样，能够增加PD 52的饱和电荷量且抑制在电荷累积期间暗电流的产生，同时能够改善电荷在电荷转移期间的转移性能，从而改善了像素21的特性。由此，例如，能够改善S/N比且减小像素21中弱光条件下的噪声。
此外，在固态成像装置11中，光入射面侧上的雕刻的光屏蔽电极57所用的材料例如可用于光学黑区中的光屏蔽。由此，能够减少生产固态成像装置11中的步骤数。此外，能够控制电荷溢出到固态成像装置11中的其它相邻像素21。
接下来，将参考图4和5描述像素21的驱动方法。
图4示出了像素21的电路构造。图5示出了提供给像素21的驱动信号和像素21中各单元的电位。
如图4所示，像素21构造为包括转移晶体管61、放大晶体管62、选择晶体管63和复位晶体管64，以及参考图2A至2C描述过的PD 52、FD单元53、栅电极54和雕刻的光屏蔽电极57，并且像素21连接至垂直信号线23。
根据由图1的垂直驱动单元13提供的转移信号TG来驱动转移晶体管61，并且如果提供给转移晶体管61的栅电极54的转移信号TG处于高电平，则转移晶体管61导通。由此，PD 52中累积的电荷通过转移晶体管61转移至FD单元53。
放大晶体管62是源极跟随器的输入部分；源极跟随器是读取电路，其读取由PD 52中的光电转换获得的信号，并且输出具有与FD单元53中累积的电荷对应的电平的像素信号给垂直信号线23。换言之，放大晶体管62与电流源(未示出)构成源极跟随器，该电流源由放大晶体管62的漏电极连接至垂直信号线23的一端，放大晶体管62通过选择晶体管63连接至电源电压，且放大晶体管62的源电极连接至垂直信号线23。
根据由图1的垂直驱动单元13提供的选择信号SEL来驱动选择晶体管63，并且如果提供给栅电极的选择信号SEL处于高电平，则选择晶体管63导通，并且电源电压连接至放大晶体管62。
根据由图1的垂直驱动单元13提供的复位信号RES来驱动复位晶体管64。例如，如果提供给栅电极的复位信号RES处于高电平，则复位晶体管64导通，并且通过将FD单元53中累积的电荷放电至电源电压来复位该FD单元53。
此外，在像素21中，如上面参考图3A和3B所述，光屏蔽电极施加电压VRD是从垂直驱动单元13施加至雕刻的光屏蔽电极57的，以便施加电位至该雕刻的光屏蔽电极57。
图5从顶部开始依次示出了选择信号SEL、复位信号RES、转移信号TG、光屏蔽电极施加电压VRD(1)和VRD(2)、FD单元53的电位电平VFD以及垂直信号线23的电位电平VSIG。另外，在图5中，反向信号(也就是-VRD(1)和-VRD(2))示出为光屏蔽电极施加电压VRD(1)和VRD(2)，并且当施加的电压处于高电平时，负电位被施加至雕刻的光屏蔽电极57。
这里，可响应于像素21的操作而选择使用光屏蔽电极施加电压VRD(1)或光屏蔽电极施加电压VRD(2)。例如，在执行正常期望操作的情况下选择使用光屏蔽电极施加电压VRD(1)，并且在执行钉扎强化操作(pinningenhancement operation)和转移辅助强化操作的情况下选择使用光屏蔽电极施加电压VRD(2)。
此外，在图5中，时刻t1是开始选择像素21作为输出像素信号的像素的时间，并且时刻t2是电荷开始从PD 52转移至FD单元53的时间。此外，时刻t3是终止选择像素21作为输出像素信号的像素的时间。
首先，如果PD52的电荷累积是在开始选择像素21的时刻t1之前开始的，则光屏蔽电极施加电压VRD(1)从低电平转为高电平。类似地，光屏蔽电极施加电压VRD(2)从低电平转为第一高电平。由此，负电位被施加至雕刻的光屏蔽电极57。另外，将转移信号TG的低电平设定至负电位，并且在电荷转移期间之外的时段，根据转移信号TG将负电位施加至转移晶体管61的栅电极54。
因此，在PD 52中电荷累积期间，负电位被施加至栅电极54和雕刻的光屏蔽电极57，并且如图3A所示，产生将电子e推动至PD 52中心的力。
然后，在时刻t1，选择信号SEL处于高电平，从而选择了像素21；并且复位信号RES处于高电平，从而FD单元53的电位电平VFD复位。换言之，FD单元53处于这样的状态：在本过程之前转移至FD单元53的电荷被留下，并且该电荷被放电至电源电压。结果，垂直信号线23的电位电平VSIG随FD单元53的电位电平VFD(也就是复位电平)变化。其后，复位信号RES处于低电平，并且FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后，垂直信号线23的电位电平VSIG作为复位电平的电位而被读取至图1的列处理单元14。
接下来，在时刻t2，转移信号TG处于高电平，使得PD 52中累积的电荷转移至FD单元53。换言之，此时，根据转移信号TG将正电位施加至转移晶体管61的栅电极54。因此，当电荷从PD 52转移时，负电位被施加至雕刻的光屏蔽电极57，而正电位被施加至栅电极54，从而，如图3B所示，辅助电子e流动至栅电极54。
此外，在时刻t2，光屏蔽电极施加电压VRD(2)从第一高电平转为更高电平的第二高电平。因此，如果选择使用光屏蔽电极施加电压VRD(2)，那么当电荷从PD 52转移时，高于与第一高电平对应的负电位的、与第二高电平对应的负电位被施加至雕刻的光屏蔽电极57。
然后，如果电荷从PD 52转移至FD单元53，则FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG随转移至FD单元53的电荷量而变化。其后，转移信号TG处于低电平且电荷转移终止，并且因此FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后垂直信号线23的电位电平VSIG作为像素信号电平的电位而被读出至图1的列处理单元14。
其后，在时刻t3，选择信号SEL处于低电平，并且因此终止选择像素21。此时，光屏蔽电极施加电压VRD(1)从高电平转为低电平，并且光屏蔽电极施加电压VRD(2)从第二高电平转为低电平。
此外，当选择光屏蔽电极施加电压VRD(2)作为待施加至雕刻的光屏蔽电极57的电压时，在电荷转移期间，在电荷累积期间电平高于第一高电平的、第二高电平的负电位被施加至雕刻的光屏蔽电极57。因此，可进一步提高电荷的转移辅助。
接下来，图6A至6C是示出固态成像装置11中包含的像素21的第二构造示例的示意图。
图6A示出了像素21-1的截面构造示例，这是第二构造示例，图6B示出了像素21-1从相对面侧看的平面构造示例，而图6C示出了像素21-1从光入射面侧看的平面构造示例。
如图6A至6C所示，像素21-1与图2A至2C的像素21的构造区别在于，平面电极72通过绝缘膜71而层叠在半导体基板51的相对面侧上，并且透明导电膜74通过屏蔽金属73而层叠在半导体基板51的光入射面侧上。
另外，在其他方面，像素21-1与图2A至2C的像素21具有共同的部件，该共同的部件由相同的附图标记表示并且因此将省略其详细描述。换言之，像素21-1与图2A至2C的像素21的相同构造在于，PD 52和FD单元53形成在半导体基板51上，栅电极54层叠在半导体基板51的相对面侧上，固定电荷膜55层叠在半导体基板51的光入射面侧上，并且雕刻的光屏蔽电极57形成在沟槽中，该沟槽通过固定电荷膜55和屏蔽金属56而形成在半导体基板51的光入射面上。
绝缘膜71是具有绝缘性能的膜，并且使半导体基板51和平面电极72之间的一部分绝缘。平面电极72是相对于传感器层32的相对面而设置成平面形式的电极，并且如图6B所示，平面电极72构造为在传感器层32的相对面上覆盖像素21-1的、形成有FD单元53和栅电极54的区域之外的、整个表面。
屏蔽金属73是金属膜，其形成为用于防止形成透明导电膜74的金属材料的扩散或交互作用。透明导电膜74是具有透光性和导电性的膜，并且形成为覆盖像素21-1在传感器层32的光入射面中的整个表面。
然后，在像素21-1中，垂直驱动单元13通过图1的水平信号线22分别连接至平面电极72和透明导电膜74，并且将具有与由垂直驱动单元13提供的信号对应的电平的电位施加于其上。例如，在电荷累积期间，负电位被施加至平面电极72，并且在电荷转移期间对其施加正电位。此外，在电荷累积期间以及在电荷转移期间，负电位被施加至透明导电膜74。
将参考图7A和7B描述在电荷累积期间以及在电荷转移期间施加电位的操作。
图7A示出了在电荷累积期间的像素21-1，而图7B示出了在电荷转移期间的像素21-1。另外，入射在像素21-1上的光被转换成PD 52中的电子e。此外，如图7A和7B所示，在倾斜方向上入射在像素21-1上的光在雕刻的光屏蔽电极57上反射，从而防止其泄漏至其它相邻像素21。
如图7A所示，在像素21-1中，在电荷累积期间，负电位被施加至栅电极54、雕刻的光屏蔽电极57、平面电极72和透明导电膜74。因此，如图7A中的空心箭头所示，产生将电子e推动至PD 52中心的力。从而，在电荷累积期间，像素21-1可加深PD 52的势阱，并且增加PD 52的饱和电荷量。此外，在像素21-1中，通过施加负电位，能抑制暗电流的产生。
此外，在电荷转移期间，在像素21-1中，负电位被施加至雕刻的光屏蔽电极57和透明导电膜74，而正电位被施加至栅电极54和平面电极72。因此，如图7B中的空心箭头所示，产生将电子e推动至PD 52的中心和相对面的力。从而，如图7B中虚线的空心箭头所示，在像素21-1中，能辅助电子e流动至位于相对面上的栅电极54，并且改善电荷从PD 52至FD单元53的转移性能。
这样，在电荷累积期间，能增加PD 52的饱和电荷量且抑制暗电流的产生，而在电荷转移期间，能改善电荷的转移性能，从而改善了像素21-1的特性。
接下来，将参考图8和9描述像素21-1的驱动方法。
图8示出了像素21-1的电路构造。图9示出了提供给像素21-1的驱动信号以及像素21-1中各单元的电位。
如图8所示，像素21-1与图4的像素21的构造区别在于，平面电极72设置在传感器层32的相对面侧上，并且透明导电膜74设置在传感器层32的光入射面侧上。另外，在其它部分中，像素21-1与图4的像素21具有共同的部件，该共同的部件由相同的附图标记表示并且因此将省略其详细描述。换言之，像素21-1构造为包括转移晶体管61、放大晶体管62、选择晶体管63和复位晶体管64，并且像素21-1连接至垂直信号线23。
此外，在像素21-1中，平面电极施加电压VTSF是从垂直驱动单元13提供给平面电极72的，以便施加如参考图7A和7B所描述的电位至平面电极72。类似地，在像素21-1中，透明导电膜施加电压VTR是从垂直驱动单元13提供给透明导电膜74的，以便施加如参考图7A和7B所描述的电位至透明导电膜74。
图9从顶部开始依次示出了选择信号SEL、复位信号RES、转移信号TG、光屏蔽电极施加电压VRD(1)和VRD(2)、透明导电膜施加电压VTR(1)和VTR(2)、平面电极施加电压VTSF(1)和VTSF(2)、FD单元53的电位电平VFD以及垂直信号线23的电位电平VSIG。
这里，光屏蔽电极施加电压VRD(1)和透明导电膜施加电压VTR(1)是共同的，并且光屏蔽电极施加电压VRD(2)和透明导电膜施加电压VTR(2)是共同的。此外，光屏蔽电极施加电压VRD(1)和VRD(2)以及透明导电膜施加电压VTR(1)和VTR(2)以反信号表示；并且当施加电压为高电平时，施加负电位。另外，平面电极施加电压VTSF(1)和VTSF(2)的低电平是负电位，并且平面电极施加电压VTSF(1)和VTSF(2)的高电平是正电位。
此外，可响应于像素21-1的操作而选择使用一对光屏蔽电极施加电压VRD(1)和透明导电膜施加电压VTR(1)或者使用一对光屏蔽电极施加电压VRD(2)和透明导电膜施加电压VTR(2)。例如，在执行正常期望操作的情况下选择使用光屏蔽电极施加电压VRD(1)和透明导电膜施加电压VTR(1)。相反，在执行钉扎强化操作(pinning enhancement operation)和转移辅助强化操作的情况下选择使用光屏蔽电极施加电压VRD(2)和透明导电膜施加电压VTR(2)。
以相同的方式，可响应于像素21-1的操作而选择使用平面电极施加电压VTSF(1)或平面电极施加电压VTSF(2)。例如，在执行正常期望操作的情况下选择使用平面电极施加电压VTSF(1)，并且在执行“使电荷接近相对面附近后执行转移”的操作的情况下选择使用平面电极施加电压VTSF(2)。
此外，在图9中，时刻t1是开始选择像素21-1作为输出像素信号的像素的时间，并且时刻t2是电荷开始从PD 52转移至FD单元53的时间。此外，时刻t3是终止选择像素21-1作为输出像素信号的像素的时间。
首先，如果PD 52的电荷累积是在开始选择像素21-1的时刻t1之前开始的，则光屏蔽电极施加电压VRD(1)和透明导电膜施加电压VTR(1)从低电平转为高电平。类似地，光屏蔽电极施加电压VRD(2)和透明导电膜施加电压VTR(2)从低电平转为第一高电平。因此，负电位被施加至雕刻的光屏蔽电极57和透明导电膜74。此外，此时，平面电极施加电压VTSF(1)和VTSF(2)处于低电平，负电位被施加至平面电极72。另外，转移信号TG的低电平被设定至负电位，并且在电荷转移期间之外的时段，根据转移信号TG将负电位施加至转移晶体管61的栅电极54。
从而，在PD 52中累积电荷期间，负电位被施加至栅电极54、雕刻的光屏蔽电极57、透明导电膜74和平面电极72，并且如图7A所示，产生将电子e推动至PD 52中心的力。
然后，在时刻t1，选择信号SEL处于高电平，从而选择像素21-1；并且复位信号RES处于高电平，从而FD单元53的电位电平VFD复位。换言之，FD单元53处于这样的状态：在本过程之前转移至FD单元53的电荷被留下，并且该电荷被放电至电源电压。结果，垂直信号线23的电位电平VSIG随FD单元53的电位电平VFD(也就是，复位电平)变化。其后，复位信号RES处于低电平，并且FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后垂直信号线23的电位电平VSIG作为复位电平的电位而被读取至图1的列处理单元14。
接下来，在时刻t2，转移信号TG处于高电平，从而PD 52中累积的电荷转移至FD单元53。换言之，此时，根据转移信号TG将正电位施加至转移晶体管61的栅电极54。此外，与转移信号TG同时，平面电极施加电压VTSF(1)处于高电平，从而根据平面电极施加电压VTSF(1)将正电位施加至平面电极72。
从而，当电荷从PD 52转移时，负电位被施加至雕刻的光屏蔽电极57和透明导电膜74，而正电位被施加至栅电极54和平面电极72，从而，如图7B所示，辅助电子e流动至栅电极54。
此外，在时刻t2，光屏蔽电极施加电压VRD(2)和透明导电膜施加电压VTR(2)从第一高电平转为更高电平的第二高电平。从而，如果选择使用光屏蔽电极施加电压VRD(2)和透明导电膜施加电压VTR(2)，那么当电荷从PD 52转移时，高于与第一高电平对应的负电位的、与第二高电平对应的负电位被施加至雕刻的光屏蔽电极57和透明导电膜74。
然后，如果电荷从PD 52转移至FD单元53，则FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG随转移至FD单元53的电荷量而变化。其后，转移信号TG和平面电极施加电压VTSF(1)处于低电平，从而电荷转移终止，并且因此FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后垂直信号线23的电位电平VSIG作为像素信号电平的电位而被读出至图1的列处理单元14。
这里，平面电极施加电压VTSF(2)在迟于平面电极施加电压VTSF(1)的预定时间处于高电平。换言之，当选择使用平面电极施加电压VTSF(2)时，在迟于将正电位施加至栅电极54的时间的时刻，将正电位施加至平面电极72。因此，例如，在电荷从PD 52转移至FD单元53时，在形成电子e至栅电极54的流动后，电子e被拉拽至半导体基板51的相对面侧，从而防止电子e沿着半导体基板51的相对面泄漏。
其后，在时刻t3，选择信号SEL处于低电平，并且因此终止像素21-1的选择。此时，光屏蔽电极施加电压VRD(1)和透明导电膜施加电压VTR(1)从高电平转为低电平。以相同的方式，光屏蔽电极施加电压VRD(2)和透明导电膜施加电压VTR(2)从第二高电平转为低电平。
接下来，图10A至10C是示出固态成像装置11中包含的像素21的第三构造的示意图。
图10A示出了像素21-2的截面构造示例，这是第三构造示例，图10B示出了像素21-2从相对面侧看的平面构造示例，而图10C示出了像素21-2从光入射面侧看的平面构造示例。
如图10A至10C所示，像素21-2与图2A至2C的像素21的构造区别在于，雕刻的光屏蔽电极57被分成雕刻的光屏蔽电极57a-1和57a-2。另外，在其他方面，像素21-2与图2A至2C的像素21具有共同的部件，该共同的部件由相同的附图标记表示并且因此将省略其详细描述。换言之，像素21-2与图2A至2C的像素21具有的共同构造在于，PD 52和FD单元53形成在半导体基板51上，并且栅电极54层叠在半导体基板51的相对面侧上。
如图10C所示，雕刻的光屏蔽电极57a-1形成为围绕PD 52的三个侧表面，即，围绕PD 52除了形成有FD单元53和栅电极54的侧上的侧表面之外的侧表面。此外，雕刻的光屏蔽电极57a-2沿着PD 52的形成有FD单元53和栅电极54的侧上的侧表面而形成。
换言之，在像素21-2中，第一沟槽从半导体基板51的光入射表面、沿着PD 52除了形成有FD单元53和栅电极54的侧上的侧表面之外的三个侧表面而形成，并且第二沟槽沿着PD 52的形成有FD单元53和栅电极54的侧上的侧表面而形成。然后，雕刻的光屏蔽电极57a-1通过固定电荷膜55a和屏蔽金属56a-1而形成在第一沟槽中，并且雕刻的光屏蔽电极57a-2通过固定电荷膜55a和屏蔽金属56a-2而形成在第二沟槽中。
然后，在像素21-2中，垂直驱动单元13通过图1的水平信号线22连接至雕刻的光屏蔽电极57a-1和57a-2，并且将具有与由垂直驱动单元13提供的信号对应的电平的电位施加于其上。例如，在电荷累积期间以及在电荷转移期间，负电位被施加至雕刻的光屏蔽电极57a-1。此外，在电荷累积期间，负电位被施加至雕刻的光屏蔽电极57a-2，并且在电荷转移期间，正电位被施加至雕刻的光屏蔽电极57a-2。
将参考图11A和11B描述在电荷累积期间以及在电荷转移期间施加电位的操作。
图11A示出了在电荷累积期间的像素21-2，而图11B示出了在电荷转移期间的像素21-2。另外，入射在像素21-2上的光被转换成PD 52中的电子e。此外，如图11A和11B所示，在倾斜方向上入射在像素21-2上的光在雕刻的光屏蔽电极57上反射，从而防止其泄漏至其它相邻像素21。
如图11A所示，在像素21-2中，在电荷累积期间，负电位被施加至栅电极54、雕刻的光屏蔽电极57a-1和雕刻的光屏蔽电极57a-2。因此，如图11A中空心箭头所示，产生将电子e推动至PD 52中心的力。从而，像素21-2可在电荷累积期间加深PD 52的势阱且增加PD 52的饱和电荷量。此外，在像素21-2中，通过施加负电位，能抑制暗电流的产生。
此外，在电荷转移期间，在像素21-2中，负电位被施加至雕刻的光屏蔽电极57a-1，而正电位被施加至栅电极54和雕刻的光屏蔽电极57a-2。因此，如图11B中空心箭头所示，产生将电子e推动至雕刻的光屏蔽电极57a-2侧上的侧表面和栅电极54的力。从而，如图11B中虚线的空心箭头所示，在像素21-2中，能辅助电子e流动至位于雕刻的光屏蔽电极57a-2侧上的栅电极54，并且改善电荷从PD 52至FD单元53的转移性能。
另外，在电荷转移期间，0V可被施加至雕刻的光屏蔽电极57a-2。甚至在此情况下，也由施加至雕刻的光屏蔽电极57a-1的负电位来辅助电子e至雕刻的光屏蔽电极57a-2侧的流动。
这样，在电荷累积期间，能增加PD 52的饱和电荷量且抑制暗电流的产生，而在电荷转移期间，能改善电荷的转移性能，因此改善像素21-2的特性。
接下来，将参考图12和13描述像素21的驱动方法-2。
图12示出了像素21-2的电路构造。图13示出了提供给像素21-2的驱动信号和像素21-2中各单元的电位。
如图12所示，像素21-2与图4的像素21的构造区别在于，雕刻的光屏蔽电极57a-2设置在PD 52的FD单元53侧上，并且雕刻的光屏蔽电极57a-1设置在与其相对的侧上。另外，在其它部分中，像素21-2与图4的像素21具有共同的部件，该共同的部件由相同的附图标记表示并且因此将省略其详细描述。换言之，像素21-2构造为包括转移晶体管61、放大晶体管62、选择晶体管63和复位晶体管64，并且像素21-2连接至垂直信号线23。
此外，在像素21-2中，光屏蔽电极施加电压VRD1和VRD2是分别由垂直驱动单元13提供给雕刻的光屏蔽电极57a-1和57a-2的，以便施加如上面参考图11A和11B所述的电位至雕刻的光屏蔽电极57a-1和57a-2。
图13从顶部依次示出了选择信号SEL、复位信号RES、转移信号TG、光屏蔽电极施加电压VRD1(1)和VRD1(2)、光屏蔽电极施加电压VRD2(1)和VRD2(2)、FD单元53的电位电平VFD以及垂直信号线23的电位电平VSIG。
这里，可响应于像素21-2的操作而选择使用光屏蔽电极施加电压VRD1(1)或光屏蔽电极施加电压VRD1(2)。例如，在执行正常期望操作的情况下选择使用光屏蔽电极施加电压VRD1(1)。相反，在执行钉扎强化操作(pinning enhancement operation)和转移辅助强化操作的情况下选择使用光屏蔽电极施加电压VRD1(2)。以相同的方式，能响应于像素21-2的操作而选择使用光屏蔽电极施加电压VRD2(1)或光屏蔽电极施加电压VRD2(2)为用于。例如，在执行正常期望操作的情况下选择使用光屏蔽电极施加电压VRD2(1)。相反，在执行“接近FD单元53附近的转移辅助”操作的情况下选择使用光屏蔽电极施加电压VRD2(2)。
此外，在图13中，时刻t1是开始选择像素21-2作为输出像素信号的像素的时间，并且时刻t2是电荷开始从PD 52转移至FD单元53的时间。此外，时刻t3是终止选择像素21-2作为输出像素信号的像素的时间。
首先，如果PD 52的电荷累积是在开始选择像素21-2的时刻t1前开始的，则光屏蔽电极施加电压VRD1(1)从低电平转为高电平，并且光屏蔽电极施加电压VRD1(2)从低电平转为第一高电平。此外，类似地，光屏蔽电极施加电压VRD2(1)和VRD2(2)从低电平转为高电平。因此，负电位被施加至雕刻的光屏蔽电极57a-1和57a-2。另外，转移信号TG的低电平被设定至负电位，并且在电荷转移期间之外的时段，根据转移信号TG将负电位施加至转移晶体管61的栅电极54。
从而，在PD 52中电荷累积期间，负电位被施加至栅电极54以及雕刻的光屏蔽电极57a-1和57a-2，并且如图11A所示，产生将电子e推动至PD52中心的力。
然后，在时刻t1，选择信号SEL处于高电平，从而选择了像素21-2；并且复位信号RES处于高电平，从而FD单元53的电位电平VFD复位。换言之，FD单元53处于这样的状态：在本过程前转移至FD单元53的电荷被留下，并且该电荷被放电至电源电压。结果，垂直信号线23的电位电平VSIG随FD单元53的电位电平VFD(也就是，复位电平)变化。其后，复位信号RES处于低电平，并且FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后，垂直信号线23的电位电平VSIG作为复位电平的电位而被读出至图1的列处理单元14。
接下来，在时刻t2，转移信号TG处于高电平，从而PD 52中累积的电荷转移至FD单元53。换言之，此时，根据转移信号TG将正电位施加至转移晶体管61的栅电极54。此外，与转移信号TG同时地，光屏蔽电极施加电压VRD2(1)处于低电平，从而根据光屏蔽电极施加电压VRD2(1)将正电位施加至雕刻的光屏蔽电极57a-2。
从而，当电荷从PD 52转移时，负电位被施加至雕刻的光屏蔽电极57a-1，而正电位被施加至栅电极54和雕刻的光屏蔽电极57a-2，从而，如图11B所示，辅助电子e流动至位于雕刻的光屏蔽电极57a-2侧上的栅电极54。
此外，在时刻t2，光屏蔽电极施加电压VRD1(2)从第一高电平转为更高电平的第二高电平。从而，如果选择使用光屏蔽电极施加电压VRD1(2)，那么当电荷从PD 52转移时，高于与第一高电平对应的负电位的、与第二高电平对应的负电位被施加至雕刻的光屏蔽电极57a-1。
另外，光屏蔽电极施加电压VRD2(2)在时刻t2前的预定时间处于低电平，并且正电位被施加至雕刻的光屏蔽电极57a-2。因此，在电荷转移前，首先实现使电子e接近于FD单元53附近的辅助。
然后，如果电荷从PD 52转移至FD单元53，则FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG随转移至FD单元53的电荷量而变化。其后，转移信号TG处于低电平且终止电荷转移，并且FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后，垂直信号线23的电位电平VSIG作为像素信号电平的电位而被读出至图1的列处理单元14。
其后，在时刻t3，选择信号SEL处于低电平，并且因此终止选择像素21-2。此时，光屏蔽电极施加电压VRD1(1)从高电平转为低电平，并且光屏蔽电极施加电压VRD1(2)从第二高电平转为低电平。
接下来，图14A至14C是示出固态成像装置11中包含的像素21的第四构造示例的示意图。
图14A示出了像素21-3的截面构造示例，这是第四构造示例，图14B示出了像素21-3从相对面侧看的平面构造示例，而图14C示出了像素21-3从光入射面侧看的平面构造示例。
如图14A至14C所示，像素21-3与图2A至2C的像素21的构造区别在于，雕刻的光屏蔽电极57被分成雕刻的光屏蔽电极57b-1和57b-2。另外，在其他方面，像素21-3与图2A至2C的像素21具有共同的部件，该共同的部件由相同的附图标记表示并且因此将省略其详细描述。换言之，像素21-3与图2A至2C的像素21具有的共同构造在于，PD 52和FD单元53形成在半导体基板51上，并且栅电极54层叠在半导体基板51的相对面侧上。
如图14A所示，在像素21-3中，雕刻的光屏蔽电极57b-2形成在形成于半导体基板51的光入射面侧上的沟槽中，而雕刻的光屏蔽电极57b-1形成在形成于半导体基板51的相对面侧上的沟槽中。然后，如图14B所示，雕刻的光屏蔽电极57b-1形成为围绕PD 52的三个侧表面，即，围绕PD 52除了形成有FD单元53和栅电极54的侧上的侧表面之外的侧表面。此外，雕刻的光屏蔽电极57b-2沿着PD 52的形成有FD单元53和栅电极54的侧上的侧表面而形成，并且如图14C所示形成为围绕PD 52且同时层叠在半导体基板51的光入射面上。
换言之，在像素21-3中，第一沟槽从半导体基板51的相对面、沿着PD52除了形成有FD单元53和栅电极54的侧上的侧表面之外的三个侧表面而形成。然后，雕刻的光屏蔽电极57b-1通过固定电荷膜55b-1和屏蔽金属56b-1而形成在第一沟槽中。
换言之，在像素21-3中，第二沟槽从半导体基板51的光入射面、沿着PD52的形成有FD单元53和栅电极54的侧上的侧表面而形成。然后，雕刻的光屏蔽电极57b-2通过固定电荷膜55b-2和屏蔽金属56b-2而形成在第二沟槽中，并且雕刻的光屏蔽电极57b-2形成为在半导体基板51的光入射面上通过固定电荷膜55b-2而围绕PD 52。
然后，在像素21-3中，垂直驱动单元13通过图1的水平信号线22连接至雕刻的光屏蔽电极57b-1和57b-2，并且对其施加具有与从垂直驱动单元13提供的信号对应的电平的电位。例如，在电荷累积期间以及在电荷转移期间，负电位被施加至雕刻的光屏蔽电极57b-1。此外，在电荷累积期间，负电位被施加至雕刻的光屏蔽电极57b-2，并且在电荷转移期间，0V被施加至雕刻的光屏蔽电极57b-2。
将参考图15A和15B描述在电荷累积期间以及在电荷转移期间施加电位的操作。
图15A示出了在电荷累积期间的像素21-3，而图15B示出了在电荷转移期间的像素21-3。另外，入射在像素21-3上的光被转换成PD 52中的电子e。此外，如图15A和15B所示，在倾斜方向上入射在像素21-3上的光在雕刻的光屏蔽电极57上反射，从而防止其泄漏至其它相邻像素21。
如图15A所示，在像素21-3中，在电荷累积期间，负电位被施加至栅电极54、雕刻的光屏蔽电极57b-1和雕刻的光屏蔽电极57b-2。因此，如图15A中空心箭头所示，产生将电子e推动至PD 52中心的力。从而，在电荷累积期间，像素21-3可加深PD 52的势阱，并且增加PD 52的饱和电荷量。此外，在像素21-3中，通过施加负电位，能抑制暗电流的产生。
此外，在电荷转移期间，在像素21-3中，负电位被施加至雕刻的光屏蔽电极57b-1，而正电位被施加至栅电极54，并且0V被施加至雕刻的光屏蔽电极57b-2。因此，如图15B中的空心箭头所示，产生将电子e从雕刻的光屏蔽电极57b-1推动至雕刻的光屏蔽电极57b-2和栅电极54的力。从而，如图15B中虚线的空心箭头所示，在像素21-3中，能辅助电子e流动至位于雕刻的光屏蔽电极57b-2侧上的栅电极54，并且改善电荷从PD 52至FD单元53的转移性能。
另外，在电荷转移期间，正电位可被施加至雕刻的光屏蔽电极57b-2。甚至在此情况下，施加至雕刻的光屏蔽电极57b-2的正电位也辅助电子e流动至雕刻的光屏蔽电极57b-2侧。此外，当雕刻的光屏蔽电极57b-2位于栅电极54附近时，在电荷转移期间，通过施加负电位至雕刻的光屏蔽电极57b-2，也可辅助电子e流动至栅电极54。
这样，在电荷累积期间，能增加PD 52的饱和电荷量且抑制暗电流的产生，而在电荷转移期间，能改善电荷的转移性能，因此改善了像素21-3的特性。
接下来，将参考图16和17描述像素21-3的驱动方法。
图16示出了像素21-3的电路构造。图17示出了提供给像素21-3的驱动信号以及像素21-3中各单元的电位。
如图16所示，像素21-3与图4的像素21的构造区别在于，雕刻的光屏蔽电极57b-2设置在PD 52的FD单元53侧的光入射面侧上，并且雕刻的光屏蔽电极57b-1设置在与其相对的相对面侧上。另外，像素21-3在其它部分中与图4的像素21具有共同的部件，该共同的部件由相同的附图标记表示并且因此将省略其详细描述。换言之，像素21-3构造为包括转移晶体管61、放大晶体管62、选择晶体管63和复位晶体管64，并且连接至垂直信号线23。
此外，在像素21-3中，光屏蔽电极施加电压VFD和VRD是分别由垂直驱动单元13提供给雕刻的光屏蔽电极57b-1和57b-2的，以便施加如上面参考图15所描述的电位至雕刻的光屏蔽电极57b-1和57b-2。
图17从顶部开始依次示出了选择信号SEL、复位信号RES、转移信号TG、光屏蔽电极施加电压VFD(1)和VFD(2)、光屏蔽电极施加电压VRD(1)和VRD(2)、FD单元53的电位电平VFD以及垂直信号线23的电位电平VSIG。
这里，可响应于像素21-3的操作而选择使用光屏蔽电极施加电压VFD(1)或光屏蔽电极施加电压VFD(2)。例如，在执行正常期望操作的情况下选择使用光屏蔽电极施加电压VFD(1)。相反，在执行钉扎强化操作(pinningenhancement operation)和转移辅助强化操作的情况下选择使用光屏蔽电极施加电压VFD(2)。以相同的方式，可响应于像素21-3的操作而选择使用光屏蔽电极施加电压VRD(1)或光屏蔽电极施加电压VRD(2)。例如，在执行正常期望操作的情况下选择使用光屏蔽电极施加电压VRD(1)。相反，在执行一次“接近FD单元53附近的转移辅助操作”的情况下选择使用光屏蔽电极施加电压VRD(2)。
此外，在图17中，时刻t1是开始选择像素21-3作为输出像素信号的像素的时间，并且时刻t2是电荷开始从PD 52转移至FD单元53的时间。此外，时刻t3是终止选择像素21-3作为输出像素信号的像素的时间。
首先，如果PD 52的电荷累积是在开始选择像素21-3的时刻t1前开始的，则光屏蔽电极施加电压VFD(1)从低电平转为高电平，并且光屏蔽电极施加电压VFD(2)从低电平转为高电平。此外，类似地，光屏蔽电极施加电压VRD(1)和VRD(2)从低电平转为高电平。因此，负电位被施加至雕刻的光屏蔽电极57b-1和57b-2。另外，转移信号TG的低电平被设定至负电位，并且在电荷转移期间之外的时段，根据转移信号TG将负电位施加至转移晶体管61的栅电极54。
从而，在PD 52中电荷累积期间，负电位被施加至栅电极54和雕刻的光屏蔽电极57b-1和57b-2，并且如图15A所示，产生将电子e推动至PD 52中心的力。
然后，在时刻t1，选择信号SEL处于高电平，从而选择了像素21-3；并且复位信号RES处于高电平，从而FD单元53的电位电平VFD复位。换言之，FD单元53处于这样的状态：在本过程之前转移至FD单元53的电荷被留下，并且该电荷被放电至电源电压。结果，垂直信号线23的电位电平VSIG随FD单元53的电位电平VFD(也就是，复位电平)变化。其后，复位信号RES处于低电平，并且FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后，垂直信号线23的电位电平VSIG作为复位电平的电位而被读出至图1的列处理单元14。
接下来，在时刻t2，转移信号TG处于高电平，从而PD 52中累积的电荷转移至FD单元53。换言之，此时，根据转移信号TG将正电位施加至转移晶体管61的栅电极54。此外，在时刻t2，光屏蔽电极施加电压VRD(1)处于低电平，从而将0V施加至雕刻的光屏蔽电极57b-2。
从而，当电荷从PD 52转移时，负电位被施加至雕刻的光屏蔽电极57b-1，而0V被施加至雕刻的光屏蔽电极57b-2，并且因此正电位被施加至栅电极54。因此，如图15B所示，辅助电子e流动至位于雕刻的光屏蔽电极57b-2侧上的栅电极54。
此外，在时刻t2，光屏蔽电极施加电压VFD(2)从第一高电平转为更高电平的第二高电平。从而，如果选择使用光屏蔽电极施加电压VFD(2)，那么当电荷从PD 52转移时，高于与第一高电平对应的负电位的、与第二高电平对应的负电位被施加至雕刻的光屏蔽电极57b-1。
另外，光屏蔽电极施加电压VRD(2)在时刻t2前的预定时间处于低电平，并且因此将0V施加至雕刻的光屏蔽电极57b-2。因此，在电荷转移前，首先实现使电子e接近于FD单元53附近的辅助。
然后，如果电荷从PD 52转移至FD单元53，则FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG随转移至FD单元53的电荷量而变化。其后，转移信号TG处于低电平且终止电荷转移，并且FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后垂直信号线23的电位电平VSIG作为像素信号电平的电位被读出至图1的列处理单元14。
其后，在时刻t3，选择信号SEL处于低电平，并且因此终止选择像素21-3。此时，光屏蔽电极施加电压VFD(1)从高电平转为低电平，并且光屏蔽电极施加电压VFD(2)从第二高电平转为低电平。
接下来，图18A至18C是示出固态成像装置11中包含的像素21的第五构造示例的示意图。
图18A示出了像素21-4的截面构造示例，这是第五构造示例，图18B示出了像素21-4从相对面侧看的平面构造示例，而图18C示出了像素21-4从光入射面侧看的平面构造示例。
如图18A至18C所示，像素21-4与图2A至2C的像素21的构造区别在于，雕刻的光屏蔽电极57被分成雕刻的光屏蔽电极57c-1和57c-2。另外，在其他方面，像素21-4与图2A至2C的像素21的构造区别在于，平面电极72通过绝缘膜71层叠在半导体基板51的相对面侧上，并且透明导电膜74通过屏蔽金属73层叠在半导体基板51的光入射面侧上。另外，在其他方面，像素21-4与图2A至2C的像素21具有共同的部件，该共同的部件由相同的附图标记表示并且因此将省略其详细描述。换言之，像素21-4与图2A至2C的像素21具有的共同构造在于，PD 52和FD单元53形成在半导体基板51上，并且栅电极54层叠在半导体基板51的相对面侧上。
这里，在像素21-4中，雕刻的光屏蔽电极57c-1和57c-2与图14A至14C所示像素21-3的雕刻的光屏蔽电极57b-1和57b-2以相同的方式构造。此外，像素21-4中的绝缘膜71、平面电极72、屏蔽金属73和透明导电膜74与图6A至6C所示的像素21-1的绝缘膜71、平面电极72、屏蔽金属73和透明导电膜74以相同的方式构造。
将参考图19A和19B描述在电荷累积期间以及在电荷转移期间施加电位的操作。
图19A示出了在电荷累积期间的像素21-4，而图19B示出了在电荷转移期间的像素21-4。另外，入射在像素21-4上的光被转换成PD 52中的电子e。此外，如图19A和19B所示，在倾斜方向上入射在像素21-4上的光在雕刻的光屏蔽电极57上反射，从而防止其泄漏至其它相邻像素21。
如图19A所示，在像素21-4中，在电荷累积期间，负电位被施加至栅电极54、雕刻的光屏蔽电极57c-1和57c-2、平面电极72以及透明导电膜74。因此，如图19A中空心箭头所示，产生将电子e推动至PD 52中心的力。从而，在电荷累积期间，像素21-4可加深PD 52的势阱，并且增加PD 52的饱和电荷量。此外，在像素21-4中，通过施加负电位，能抑制暗电流的产生。
此外，在电荷转移期间，在像素21-4中，负电位被施加至雕刻的光屏蔽电极57c-1和57c-2以及透明导电膜74，而正电位被施加至栅电极54和平面电极72。因此，如图19B中的空心箭头所示，产生将电子e推动至PD52中心和相对面的力。从而，如图19B中虚线的空心箭头所示，在像素21-4中，能辅助电子e流动至位于相对面上的栅电极54，并且改善电荷从PD 52至FD单元53的转移性能。
这样，在电荷累积期间，能增加PD 52的饱和电荷量且抑制暗电流的产生，而在电荷转移期间，能改善电荷的转移性能，因此改善像素21-4的特性。
接下来，将参考图20和21描述像素21-4的驱动方法。
图20示出了像素21-4的电路构造。图21示出了提供给像素21-4的驱动信号以及像素21-4中各单元的电位。
如图20所示，像素21-4与图4的像素21的构造区别在于，雕刻的光屏蔽电极57c-2设置在PD 52的FD单元53侧的光入射面侧上，并且雕刻的光屏蔽电极57c-1设置在与其相对的相对面侧上。此外，像素21-4与图4的像素21的构造区别在于，平面电极72设置在传感器层32的相对面侧上，并且透明导电膜74设置在传感器层32的光入射面侧上。另外，像素21-4在其它部分上与图4的像素21具有共同的部件，该共同的部件由相同的附图标记表示并且因此将省略其详细描述。换言之，像素21-4构造为包括转移晶体管61、放大晶体管62、选择晶体管63和复位晶体管64，并且连接至垂直信号线23。
此外，在像素21-4中，光屏蔽电极施加电压VFD和VRD是分别由垂直驱动单元13提供给雕刻的光屏蔽电极57c-1和57c-2的，以便施加如上面参考图19A和19B描述的电位至雕刻的光屏蔽电极57c-1和57c-2。类似地，在像素21-4中，平面电极施加电压VTSF是从垂直驱动单元13提供给平面电极72的，以便施加如上面参考图19A和19B描述的电位至平面电极72。此外，透明导电膜施加电压VTR是由垂直驱动单元13提供给透明导电膜74的，以便施加如上面参考图19A和19B所描述的电位至透明导电膜74。
图21从顶部开始依次示出了选择信号SEL、复位信号RES、转移信号TG、透明导电膜施加电压VTR(1)和VTR(2)、光屏蔽电极施加电压VFD(1)和VFD(2)、光屏蔽电极施加电压VRD(1)和VRD(2)、平面电极施加电压VTSF(1)和VTSF(2)、FD单元53的电位电平VFD以及垂直信号线23的电位电平VSIG。
这里，光屏蔽电极施加电压VFD(1)和透明导电膜施加电压VTR(1)是共同的，并且光屏蔽电极施加电压VFD(2)和透明导电膜施加电压VTR(2)是共同的。此外，透明导电膜施加电压VTR(1)和VTR(2)、光屏蔽电极施加电压VFD(1)和VFD(2)以及光屏蔽电极施加电压VRD(1)和VRD(2)以反信号表示，并且当该施加电压处于高电平时，施加负电位。另外，平面电极施加电压VTSF(1)和VTSF(2)的低电平是负电位，并且平面电极施加电压VTSF(1)和VTSF(2)的高电平是正电位。
此外，可响应于像素21-4的操作而选择使用一对光屏蔽电极施加电压VFD(1)和透明导电膜施加电压VTR(1)或者一对光屏蔽电极施加电压VFD(2)和透明导电膜施加电压VTR(2)。例如，在执行正常期望操作的情况下选择使用成对的光屏蔽电极施加电压VFD(1)和透明导电膜施加电压VTR(1)。相反，执行钉扎强化操作(pinning enhancement operation)和转移辅助强化操作的情况下选择使用成对的光屏蔽电极施加电压VFD(2)和透明导电膜施加电压VTR(2)。
以相同的方式，可响应于像素21-4的操作而选择使用光屏蔽电极施加电压VRD(1)或光屏蔽电极施加电压VRD(2)。例如，在执行正常期望操作的情况下选择使用光屏蔽电极施加电压VRD(1)。相反，在执执行行一次“接近FD单元53附近的转移辅助”的操作的情况下选择使用光屏蔽电极施加电压VRD(2)。
以相同的方式，可响应于像素21-4的操作而选择使用平面电极施加电压VTSF(1)或平面电极施加电压VTSF(2)。例如，在执行正常期望操作的情况下选择使用平面电极施加电压VTSF(1)。相反，在执行“在使电荷接近相对面附近的同时执行转移”的操作的情况下选择使用平面电极施加电压VTSF(2)。
此外，在图21中，时刻t1是开始选择像素21-4作为输出像素信号的像素的时间，并且时刻t2是电荷开始从PD 52转移至FD单元53的时间。此外，时刻t3是终止选择像素21-4作为输出像素信号的像素的时间。
首先，如果PD 52的电荷累积是在开始选择像素21-4的时刻t1前开始的，则光屏蔽电极施加电压VFD(1)和透明导电膜施加电压VTR(1)从低电平转为高电平。此外，类似地，光屏蔽电极施加电压VFD(2)和透明导电膜施加电压VTR(2)从低电平转为第一高电平。而且，类似地，光屏蔽电极施加电压VRD(1)和VRD(2)从低电平转为高电平。因此，负电位被施加至雕刻的光屏蔽电极57c-1和57c-2以及透明导电膜74。此外，此时，平面电极施加电压VTSF(1)和VTSF(2)处于低电平，并且负电位被施加至平面电极72。另外，转移信号TG的低电平被设定至负电位，并且在电荷转移期间之外的时段，根据转移信号TG将负电位施加至转移晶体管61的栅电极54。
从而，在PD 52中电荷累积期间，负电位被施加至栅电极54、雕刻的光屏蔽电极57c-1和57c-2、平面电极72和透明导电膜74，并且如图19A所示，产生将电子e推动至PD 52中心的力。
然后，在时刻t1，选择信号SEL处于高电平，从而选择像素21-4；并且复位信号RES处于高电平，从而FD单元53的电位电平VFD复位。换言之，FD单元53处于这样的状态：在本过程前转移至FD单元53的电荷被留下，并且该电荷被放电至电源电压。结果，垂直信号线23的电位电平VSIG随FD单元53的电位电平VFD(也就是，复位电平)而变化。其后，复位信号RES处于低电平，并且FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后，垂直信号线23的电位电平VSIG作为复位电平的电位而被读出至图1的列处理单元14。
接下来，在时刻t2，转移信号TG处于高电平，从而PD 52中累积的电荷转移至FD单元53。换言之，此时，根据转移信号TG将正电位施加至转移晶体管61的栅电极54。此外，与转移信号TG同时地，平面电极施加电压VTSF(1)处于低电平，从而根据平面电极施加电压VTSF(1)将正电位施加至平面电极72。
从而，当电荷从PD 52转移时，负电位被施加至雕刻的光屏蔽电极57和透明导电膜74，而正电位被施加至栅电极54和平面电极72，从而，如图19B所示，辅助电子e流动至栅电极54。
此外，在时刻t2，光屏蔽电极施加电压VFD(2)和透明导电膜施加电压VTR(2)从第一高电平转为更高电平的第二高电平。从而，如果选择使用光屏蔽电极施加电压VFD(2)和透明导电膜施加电压VTR(2)，那么当电荷从PD 52转移时，高于与第一高电平对应的负电位的、与第二高电平对应的负电位被施加至雕刻的光屏蔽电极57和透明导电膜74。
另外，光屏蔽电极施加电压VRD(2)在时刻t2前的预定时间处于低电平，并且因此将0V施加至雕刻的光屏蔽电极57b-2。因此，在电荷转移前，首先执行使电子e接近于FD单元53附近的辅助。
然后，如果电荷从PD 52转移至FD单元53，则FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG随转移至FD单元53的电荷量而变化。其后，转移信号TG和平面电极施加电压VTSF(1)处于低电平且电荷的转移终止，并且FD单元53的电位电平VFD和垂直信号线23的电位电平VSIG是稳定的，然后垂直信号线23的电位电平VSIG作为像素信号电平的电位而被读出至图1的列处理单元14。
这里，平面电极施加电压VTSF(2)在迟于平面电极施加电压VTSF(1)的预定时间处于高电平。换言之，当选择使用平面电极施加电压VTSF(2)时，在迟于将正电位施加至栅电极54的时间的时刻，将正电位施加至平面电极72。因此，例如，当电荷从PD 52转移至FD单元53时，在形成电子e至栅电极54的流动后，电子e被拉拽至半导体基板51的相对面侧，从而防止电子e沿着半导体基板51的相对面泄漏。
其后，在时刻t3，选择信号SEL处于低电平，并且因此终止选择像素21-4。此时，光屏蔽电极施加电压VFD(2)和透明导电膜施加电压VTR(2)从高电平转为低电平。以相同的方式，光屏蔽电极施加电压VFD(2)和透明导电膜施加电压VTR(2)从第二高电平转为低电平。
此外，上面描述的固态成像装置11可应用于各种电子设备，包括诸如数码照相机和数码摄像机的成像系统、具有成像功能的移动电话或者具有成像功能的其它设备。
图22是示出安装在电子设备上的成像设备的构造示例的框图。
如图22所示，成像设备101构造为包括光学系统102、成像装置103、信号处理电路104、监视器105和存储器106，并且能捕获静态图像和运动图像。
光学系统102构造为包括一个或多个透镜，并且将图像光(入射光)从物体引导至成像装置103，从而将图像光聚焦在成像装置103的光接收表面(传感器单元)上。
应用包括上述各种构造示例的相差像素21a的固态成像装置11作为该成像装置103。根据通过光学系统102聚焦在光接收表面上的图像，电子以固定周期累积在成像装置103中。因此，基于成像装置103中累积的电子的信号被提供给信号处理电路104。
信号处理电路104在从成像装置103输出的像素信号上执行各种信号处理。信号处理电路104执行信号处理所获得的图像(图像数据)被提供给监视器105并在其上显示，或者被提供给存储器106并在其中存储(记录)。
在以这样方式构造的成像设备101中，即使在低照明强度下，通过采用包括上述各种构造示例的像素21的固态成像装置11，也能够获得例如具有低噪声的图像。
另外，本技术方案可具有下面的构造。
(1)
一种固态成像装置，包括：
光电转换单元，通过对光进行光电转换来产生电荷；
光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及
转移晶体管，转移所述光电转换单元中产生的电荷，
其中，在电荷累积在所述光电转换单元中的电荷累积期间，排斥所述电荷的电位被提供给所述光屏蔽单元以及被提供给所述转移晶体管的栅电极，并且
其中，在电荷从所述光电转换单元转移的电荷转移期间，排斥所述电荷的电位被提供给所述光屏蔽单元，并且吸引所述电荷的电位被提供给所述转移晶体管的栅电极。
(2)
根据(1)的固态成像装置，还包括：
导电膜，具有透光性，相对于形成有所述光电转换单元的半导体基板而层叠在光进入所述光电转换单元的光入射面侧上，
其中，在所述电荷累积期间以及所述电荷转移期间，排斥所述电荷的电位被提供给所述导电膜。
(3)
根据(1)或(2)的固态成像装置，还包括：
平面电极，相对于形成有所述光电转换单元的半导体基板、以平面的方式层叠在与光进入所述光电转换单元的所述光入射面侧相对的相对面侧上，
其中，在所述电荷累积期间，排斥所述电荷的电位被提供给所述平面电极，并且
其中，在所述电荷转移期间，吸引所述电荷的电位被提供给所述平面电极。
(4)
根据(1)至(3)中任何一项的固态成像装置，
其中，所述光屏蔽单元的一部分相对于形成有所述光电转换单元的半导体基板而形成在光进入所述光电转换单元的光入射面侧上，所述光屏蔽单元的其它部分形成在与所述光入射面侧相对的相对面侧上，并且各个电位被独立地提供给光屏蔽单元的所述部分和所述其它部分。
(5)
根据(1)至(4)中任何一项的固态成像装置，还包括：
导电膜，具有透光性，相对于形成有所述光电转换单元的半导体基板而层叠在光进入所述光电转换单元的光入射面侧上，以及
平面电极，相对于形成有所述光电转换单元的半导体基板、以平面的方式层叠在与光进入所述光电转换单元的光入射面侧相反的相对面侧上，
其中，所述光屏蔽单元的一部分相对于形成有所述光电转换单元的半导体基板而形成在光进入所述光电转换单元的光入射面侧上，并且所述光屏蔽单元的其它部分形成在与所述光入射面侧相反的相对面侧上，并且各个电位被独立地提供给所述转移晶体管的栅电极、所述导电膜、所述平面电极、所述光屏蔽单元的所述部分和所述其它部分。
(6)
一种固态成像装置的驱动方法，该固态成像装置包括光电转换单元，通过对光进行光电转换来产生电荷；光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及转移晶体管，转移所述光电转换单元中产生的电荷，
所述驱动方法包括：
在电荷累积在所述光电转换单元中的电荷累积期间，将排斥所述电荷的电位提供给所述光电屏蔽单元并且提供给所述转移晶体管的栅电极；以及
在电荷从所述光电转换单元转移的电荷转移期间，将排斥所述电荷的电位提供给所述光屏蔽单元，并且将吸引所述电荷的电位提供给所述转移晶体管的栅电极。
(7)
一种电子设备，包括：
固态成像装置，包括：
光电转换单元，通过对光进行光电转换来产生电荷；
光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及
转移晶体管，转移所述光电转换单元中产生的电荷，
其中，在电荷累积在所述光电转换单元中的电荷累积期间，排斥所述电荷的电位被提供给所述光屏蔽单元并且被提供给所述转移晶体管的栅电极，并且
其中，在电荷从所述光电转换单元转移的电荷转移期间，排斥所述电荷的电位被提供给所述光屏蔽单元，并且吸引所述电荷的电位被提供给所述转移晶体管的栅电极。
应理解，本公开不限于上述实施例，而是可在不脱离本公开要点的范围内被修改成各种形式。

Claims (7)

1.一种固态成像装置，包括：
光电转换单元，通过对光进行光电转换来产生电荷；
光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及
转移晶体管，转移所述光电转换单元中产生的电荷，
其中，在电荷累积在所述光电转换单元中的电荷累积期间，排斥所述电荷的电位被提供给所述光屏蔽单元并且被提供给所述转移晶体管的栅电极，并且
其中，在电荷从所述光电转换单元转移的电荷转移期间，排斥所述电荷的电位被提供给所述光屏蔽单元，并且吸引所述电荷的电位被提供给所述转移晶体管的栅电极。
2.根据权利要求1所述的固态成像装置，还包括：
导电膜，具有透光性，相对于形成有所述光电转换单元的半导体基板而层叠在光进入所述光电转换单元的光入射面侧上，
其中，在所述电荷累积期间以及所述电荷转移期间，排斥所述电荷的电位被提供给所述导电膜。
3.根据权利要求1所述的固态成像装置，还包括：
平面电极，相对于形成有所述光电转换单元的半导体基板、以平面的方式层叠在与光进入所述光电转换单元的所述光入射面侧相对的相对面侧上，
其中，在所述电荷累积期间，排斥所述电荷的电位被提供给所述平面电极，并且
其中，在所述电荷转移期间，吸引所述电荷的电位被提供给所述平面电极。
4.根据权利要求1所述的固态成像装置，
其中，所述光屏蔽单元的一部分相对于形成有所述光电转换单元的半导体基板而形成在光进入所述光电转换单元的光入射面侧上，所述光屏蔽单元的其它部分形成在与所述光入射面侧相对的相对面侧上，并且各个电位被独立地提供给光屏蔽单元的所述部分和所述其它部分。
5.根据权利要求1所述的固态成像装置，还包括：
导电膜，具有透光性，相对于形成有所述光电转换单元的半导体基板而层叠在光进入所述光电转换单元的光入射面侧上，以及
平面电极，相对于形成有所述光电转换单元的半导体基板、以平面的方式层叠在与光进入所述光电转换单元的光入射面侧相反的相对面侧上，
其中，所述光屏蔽单元的一部分相对于形成有所述光电转换单元的半导体基板而形成在光进入所述光电转换单元的光入射面侧上，并且所述光屏蔽单元的其它部分形成在与所述光入射面侧相反的相对面侧上，并且
其中，各个电位被独立地提供给所述转移晶体管的栅电极、所述导电膜、所述平面电极、所述光屏蔽单元的所述部分和所述其它部分。
6.一种固态成像装置的驱动方法，所述固态成像装置包括：光电转换单元，通过对光进行光电转换来产生电荷；光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及转移晶体管，转移所述光电转换单元中产生的电荷，
所述驱动方法包括：
在电荷累积在所述光电转换单元中的电荷累积期间，将排斥所述电荷的电位提供给所述光电屏蔽单元并且提供给所述转移晶体管的栅电极；以及
在电荷从所述光电转换单元转移的电荷转移期间，将排斥所述电荷的电位提供给所述光屏蔽单元，并且将吸引所述电荷的电位提供给所述转移晶体管的栅电极。
7.一种电子设备，包括：
固态成像装置，包括：
光电转换单元，通过对光进行光电转换来产生电荷；
光屏蔽单元，通过雕刻形成有所述光电转换单元的半导体基板而形成，从而围绕所述光电转换单元的外周；以及
转移晶体管，转移所述光电转换单元中产生的电荷，
其中，在电荷累积在所述光电转换单元中的电荷累积期间，排斥所述电荷的电位被提供给所述光屏蔽单元并且被提供给所述转移晶体管的栅电极，并且
其中，在电荷从所述光电转换单元转移的电荷转移期间，排斥所述电荷的电位被提供给所述光屏蔽单元，并且吸引所述电荷的电位被提供给所述转移晶体管的栅电极。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292665A (zh) * 2015-12-11 2018-07-17 索尼半导体解决方案公司 固态图像拾取元件、图像拾取装置以及制造固态图像拾取元件的方法
TWI834685B (zh) * 2018-07-18 2024-03-11 日商索尼半導體解決方案公司 受光元件及測距模組

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015012126A (ja) 2013-06-28 2015-01-19 ソニー株式会社 固体撮像素子および駆動方法、並びに電子機器
MX2017008484A (es) * 2014-12-26 2017-09-19 Yoshino Gypsum Co Fertilizante de yeso para arandanos y metodo para suprimir la abscision de arandanos.
JP2016143851A (ja) * 2015-02-05 2016-08-08 ソニー株式会社 固体撮像素子、および電子装置
CN107431075B (zh) * 2015-02-27 2021-06-15 索尼公司 固态成像装置及电子装置
WO2017057277A1 (ja) * 2015-09-30 2017-04-06 株式会社ニコン 撮像素子および撮像装置
KR102398125B1 (ko) * 2015-09-30 2022-05-13 가부시키가이샤 니콘 촬상 소자 및 촬상 장치
FR3043250A1 (fr) 2015-10-30 2017-05-05 St Microelectronics Crolles 2 Sas Capteur d'image
US10103187B2 (en) * 2015-12-17 2018-10-16 Omnivision Technologies, Inc. Image sensor color correction
FR3049389A1 (fr) * 2016-03-22 2017-09-29 St Microelectronics Crolles 2 Sas Mur d'isolement et son procede de fabrication
KR102391042B1 (ko) 2016-04-25 2022-04-27 소니그룹주식회사 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
JP7013209B2 (ja) * 2016-12-14 2022-01-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
US11282884B2 (en) 2016-12-14 2022-03-22 Sony Semiconductor Solutions Corporation Solid-state imaging device and method for producing the same, and electronic device
JP7451029B2 (ja) 2017-11-09 2024-03-18 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、および電子機器
CN111279484B (zh) * 2017-11-09 2024-09-17 索尼半导体解决方案公司 固态成像装置和电子设备
JP6501375B1 (ja) * 2018-02-05 2019-04-17 エーエーシー テクノロジーズ ピーティーイー リミテッド 撮像光学レンズ
US10606037B2 (en) * 2018-02-11 2020-03-31 AAC Technologies Pte. Ltd. Camera optical lens
JP2019169668A (ja) * 2018-03-26 2019-10-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像装置の製造方法
US11877083B2 (en) * 2018-12-27 2024-01-16 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
KR20220025853A (ko) * 2019-06-28 2022-03-03 퀀텀-에스아이 인코포레이티드 광학적 및 전기적 2차 경로 제거
KR20210047483A (ko) * 2019-10-22 2021-04-30 에스케이하이닉스 주식회사 복수의 촬영 모드를 지원하는 이미지 센서
TW202341454A (zh) * 2021-12-08 2023-10-16 日商索尼半導體解決方案公司 光檢測裝置及電子機器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097296A1 (en) * 2004-11-05 2006-05-11 Samsung Electronics Co., Ltd. CMOS image sensor and method of operating the same
US20080283726A1 (en) * 2006-09-20 2008-11-20 Shinji Uya Backside illuminated imaging device, semiconductor substrate, imaging apparatus and method for manufacturing backside illuminated imaging device
US20080296640A1 (en) * 2007-05-29 2008-12-04 Sony Corporation Solid-state image pickup device, method for making same, and image pickup apparatus
US20120012965A1 (en) * 2010-07-14 2012-01-19 Maeda Motohiro Backside illumination solid-state imaging device
US20120217494A1 (en) * 2009-11-05 2012-08-30 Panasonic Corporation Solid-state imaging device
CN102683358A (zh) * 2011-02-25 2012-09-19 索尼公司 固体摄像器件、其制造方法以及电子装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004306144A (ja) 2003-04-01 2004-11-04 Ohm Denki Kk クーラント混入物分離装置およびクーラント混入物分離方法
JP4785433B2 (ja) * 2005-06-10 2011-10-05 キヤノン株式会社 固体撮像装置
JP2007025807A (ja) 2005-07-12 2007-02-01 Hitachi Software Eng Co Ltd アンケートシステム
JP2007096271A (ja) * 2005-09-05 2007-04-12 Toshiba Corp 固体撮像装置及びその製造方法
JP2007324304A (ja) * 2006-05-31 2007-12-13 Fujifilm Corp 固体撮像素子及び撮像装置
WO2010064549A1 (ja) * 2008-12-04 2010-06-10 三菱電機株式会社 薄膜光電変換装置の製造方法
JP2010169911A (ja) 2009-01-23 2010-08-05 Seiko Epson Corp 電気光学装置、および電子機器
KR101776955B1 (ko) * 2009-02-10 2017-09-08 소니 주식회사 고체 촬상 장치와 그 제조 방법, 및 전자 기기
JP2011040531A (ja) 2009-08-10 2011-02-24 Tdk Corp 積層型電子部品の製造方法
JP5509846B2 (ja) * 2009-12-28 2014-06-04 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
FR2955700B1 (fr) * 2010-01-28 2012-08-17 St Microelectronics Crolles 2 Photodiode de capteur d'image
JP5682174B2 (ja) * 2010-08-09 2015-03-11 ソニー株式会社 固体撮像装置とその製造方法、並びに電子機器
JP2012191136A (ja) * 2011-03-14 2012-10-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、電子機器
JP4872024B1 (ja) * 2011-04-22 2012-02-08 パナソニック株式会社 固体撮像装置およびその製造方法
JP5508356B2 (ja) * 2011-07-26 2014-05-28 シャープ株式会社 固体撮像装置およびその駆動方法、固体撮像装置の製造方法、並びに電子情報機器
JP5794068B2 (ja) * 2011-09-16 2015-10-14 ソニー株式会社 固体撮像素子および製造方法、並びに電子機器
TWI467751B (zh) * 2011-12-12 2015-01-01 Sony Corp A solid-state imaging device, a driving method of a solid-state imaging device, and an electronic device
KR101929185B1 (ko) * 2012-05-02 2018-12-17 삼성전자 주식회사 반도체 장치의 제조 방법
JP2014086538A (ja) * 2012-10-23 2014-05-12 Toshiba Corp 固体撮像装置の製造方法および固体撮像装置
JP2015012126A (ja) 2013-06-28 2015-01-19 ソニー株式会社 固体撮像素子および駆動方法、並びに電子機器
JP2015099862A (ja) * 2013-11-19 2015-05-28 株式会社東芝 固体撮像装置および固体撮像装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060097296A1 (en) * 2004-11-05 2006-05-11 Samsung Electronics Co., Ltd. CMOS image sensor and method of operating the same
US20080283726A1 (en) * 2006-09-20 2008-11-20 Shinji Uya Backside illuminated imaging device, semiconductor substrate, imaging apparatus and method for manufacturing backside illuminated imaging device
US20080296640A1 (en) * 2007-05-29 2008-12-04 Sony Corporation Solid-state image pickup device, method for making same, and image pickup apparatus
US20120217494A1 (en) * 2009-11-05 2012-08-30 Panasonic Corporation Solid-state imaging device
US20120012965A1 (en) * 2010-07-14 2012-01-19 Maeda Motohiro Backside illumination solid-state imaging device
CN102683358A (zh) * 2011-02-25 2012-09-19 索尼公司 固体摄像器件、其制造方法以及电子装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292665A (zh) * 2015-12-11 2018-07-17 索尼半导体解决方案公司 固态图像拾取元件、图像拾取装置以及制造固态图像拾取元件的方法
CN108292665B (zh) * 2015-12-11 2023-04-18 索尼半导体解决方案公司 固态图像拾取元件、图像拾取装置以及制造固态图像拾取元件的方法
TWI834685B (zh) * 2018-07-18 2024-03-11 日商索尼半導體解決方案公司 受光元件及測距模組

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