Nothing Special   »   [go: up one dir, main page]

WO2023032774A1 - 複合電子部品 - Google Patents

複合電子部品 Download PDF

Info

Publication number
WO2023032774A1
WO2023032774A1 PCT/JP2022/031824 JP2022031824W WO2023032774A1 WO 2023032774 A1 WO2023032774 A1 WO 2023032774A1 JP 2022031824 W JP2022031824 W JP 2022031824W WO 2023032774 A1 WO2023032774 A1 WO 2023032774A1
Authority
WO
WIPO (PCT)
Prior art keywords
electronic component
circuit layer
ceramic
ceramic electronic
composite
Prior art date
Application number
PCT/JP2022/031824
Other languages
English (en)
French (fr)
Inventor
藤田幸宏
大和龍太郎
舟木達弥
佐竹祥明
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2023545488A priority Critical patent/JPWO2023032774A1/ja
Publication of WO2023032774A1 publication Critical patent/WO2023032774A1/ja
Priority to US18/404,939 priority patent/US20240234389A9/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • H01G4/1209Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/40Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/642Capacitive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/107Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures

Definitions

  • the present invention relates to a composite electronic component in which multiple circuit layers are laminated.
  • Composite electronic components are known, in which multiple circuit layers including electronic components and wiring are laminated.
  • Patent Document 1 discloses a first semiconductor package (first circuit layer) 201 and a second semiconductor package (second circuit layer) as shown in FIG.
  • a package-on-package device 200 is disclosed in which three semiconductor packages are stacked, 202 and a third semiconductor package (third circuit layer) 203 .
  • Each of the semiconductor packages 201 , 202 , 203 has a structure in which a semiconductor chip 220 is mounted on a package substrate 210 and the periphery of the semiconductor chip 220 is covered with a resin 230 .
  • An object of the present invention is to solve the above problems, and to provide a composite electronic component capable of reducing connection resistance between a plurality of laminated circuit layers.
  • the composite electronic component of the present invention is a composite electronic component in which a plurality of circuit layers containing electronic components are laminated, a first circuit layer; a second circuit layer; A plurality of via electrodes are disposed between the first circuit layer and the second circuit layer and are exposed on one main surface and the other main surface through a main body whose main component is ceramic.
  • a ceramic electronic component comprising; a sealing resin covering at least the ceramic electronic component between the first circuit layer and the second circuit layer; with At least one electronic component included in the first circuit layer and at least one electronic component included in the second circuit layer are electrically connected by the via electrodes of the ceramic electronic component. It is characterized by
  • a plurality of via electrodes are provided between the first circuit layer and the second circuit layer, penetrating through the main body and exposed to one main surface and the other main surface, respectively. and a via electrode of the ceramic electronic component is provided between at least one electronic component included in the first circuit layer and at least one electronic component included in the second circuit layer. electrically connected. That is, since electrical connection is made by via electrodes of the ceramic electronic component without using solder bumps, the connection resistance can be reduced.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a composite electronic component in one embodiment
  • FIG. 1 is a plan view schematically showing the configuration of a ceramic electronic component
  • FIG. 3 is a cross-sectional view of the ceramic electronic component shown in FIG. 2 taken along line III-III
  • (a) to (e) are diagrams for explaining an example of a method for manufacturing a composite electronic component according to an embodiment
  • 4(a) to 4(d) are diagrams for explaining an example of the manufacturing method of the composite electronic component according to the embodiment, following FIG. 4(e);
  • FIG. 4 is a diagram showing the results of a simulation of the degree of deformation when the composite electronic component was cooled from 150° C.
  • FIG. 1 shows a cross-sectional view schematically showing the configuration of a package-on-package device described in Patent Document 1;
  • the composite electronic component of the present invention has a structure in which a plurality of circuit layers containing electronic components are laminated.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a composite electronic component 100 according to one embodiment.
  • the composite electronic component 100 in one embodiment includes a first circuit layer 10, a second circuit layer 20, and a ceramic electronic component 30 disposed between the first circuit layer 10 and the second circuit layer 20. and a sealing resin 40 covering at least the ceramic electronic component 30 between the first circuit layer 10 and the second circuit layer 20 . That is, the composite electronic component 100 in this embodiment has a three-layer structure in which the first circuit layer 10, the ceramic electronic component 30, and the second circuit layer 20 are laminated in order.
  • the first circuit layer 10 and the second circuit layer 20 each include wiring and electronic components.
  • the first circuit layer 10 includes a first wiring 11 and a first electronic component 12 .
  • the second circuit layer 20 also includes a second wiring 21 and a second electronic component 22 .
  • two first electronic components 12 are shown in FIG. 1, the number of first electronic components 12 included in the first circuit layer 10 is not particularly limited.
  • one second electronic component 22 is shown in FIG. 1, the number of second electronic components 22 included in the second circuit layer 20 is not particularly limited.
  • the first circuit layer 10 contains the first insulating resin 13 .
  • the first insulating resin 13 is located between the first electronic component 12 and the ceramic electronic component 30 .
  • the first insulating resin 13 is an insulating resin such as polyimide resin.
  • the thickness of the first insulating resin 13 is, for example, 5 ⁇ m.
  • the second circuit layer 20 contains the second insulating resin 23 .
  • a second insulating resin 23 is located between the second electronic component 22 and the ceramic electronic component 30 .
  • the second insulating resin 23 is a resin having insulating properties, such as a polyimide resin.
  • the thickness of the second insulating resin 23 is, for example, 5 ⁇ m.
  • the first wiring 11 is wiring for electrically connecting the first electronic component 12 and the ceramic electronic component 30 and is provided inside the first insulating resin 13 . However, part of the first wirings 11 may be provided on the surface of the first insulating resin 13 .
  • the first wiring 11 may be made of any material as long as it has conductivity, such as Cu.
  • the second wiring 21 is wiring for electrically connecting the second electronic component 22 and the ceramic electronic component 30 and is provided inside the second insulating resin 23 . However, part of the second wirings 21 may be provided on the surface of the second insulating resin 23 .
  • the material of the second wiring 21 may be any material as long as it has conductivity, such as Cu.
  • the first circuit layer 10 includes a plurality of first electronic components 12
  • the first circuit layer 10 includes wiring that electrically connects the first electronic components 12 to each other.
  • the second circuit layer 20 includes a plurality of second electronic components 22
  • the second circuit layer 20 includes wiring that electrically connects the second electronic components 22 to each other.
  • the first electronic component 12 and the second electronic component 22 are, for example, semiconductor devices such as logic ICs such as CPUs and memory ICs such as ROMs and RAMs.
  • the first electronic component 12 is arranged in contact with the first insulating resin 13 and has a plurality of first electrodes 12a.
  • the first wiring 11 electrically connects the first electrode 12a of the first electronic component 12 and the via electrode 32 of the ceramic electronic component 30, which will be described later.
  • the second electronic component 22 is arranged in contact with the second insulating resin 23 and has a plurality of second electrodes 22a.
  • the second wiring 21 electrically connects the second electrode 22a of the second electronic component 22 and the via electrode 32 of the ceramic electronic component 30, which will be described later.
  • the first electronic component 12 includes, for example, a component in which the first electrode 12a penetrates the first insulating resin 13 and directly contacts the via electrode 32 of the ceramic electronic component 30. good too.
  • the second electronic component 22 includes a component in which the second electrode 22a penetrates the second insulating resin 23 and is in direct contact with the via electrode 32 of the ceramic electronic component 30, good.
  • the ceramic electronic component 30 penetrates through a body 31 whose main component is ceramic, and exposes a first main surface 31a as one main surface and a second main surface 31b as the other main surface. It has a plurality of via electrodes 32 (FIG. 3). More specifically, the ceramic electronic component 30 has three or more via electrodes 32, and nine or more via electrodes 32 in this embodiment. Although one ceramic electronic component 30 is shown in FIG. 1, two or more ceramic electronic components 30 may be provided. In this embodiment, the ceramic electronic component 30 is a laminated ceramic capacitor.
  • FIG. 2 is a plan view schematically showing the configuration of the ceramic electronic component 30.
  • FIG. 3 is a cross-sectional view of the ceramic electronic component 30 shown in FIG. 2 along line III-III.
  • a main body 31 of the ceramic electronic component 30 has a structure in which a plurality of dielectric layers 33, a plurality of first internal electrodes 34, and a plurality of second internal electrodes 35 are laminated. More specifically, the main body 31 of the ceramic electronic component 30 has a structure in which a plurality of first internal electrodes 34 and second internal electrodes 35 are alternately laminated with dielectric layers 33 interposed therebetween.
  • the dielectric layer 33 is made of an arbitrary material whose main component is ceramic, for example, a ceramic material whose main component is BaTiO 3 , CaTiO 3 , SrTiO 3 , SrZrO 3 or CaZrO 3 .
  • These main components may contain subcomponents such as Mn compounds, Fe compounds, Cr compounds, Co compounds, and Ni compounds whose content is less than that of the main components.
  • the shape of the ceramic electronic component 30 is arbitrary, for example, the shape of a rectangular parallelepiped as a whole.
  • the shape of a rectangular parallelepiped as a whole is not a perfect rectangular parallelepiped shape, for example, a rectangular parallelepiped with rounded corners and ridges, or a rectangular parallelepiped with unevenness on its surface, but with six A shape that has an outer surface and can be regarded as a rectangular parallelepiped as a whole.
  • the dimensions of the ceramic electronic component 30 are also arbitrary. can do.
  • the material of the first internal electrode 34 and the second internal electrode 35 is arbitrary.
  • metals such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au, or those metals It contains alloys containing
  • the first internal electrode 34 and the second internal electrode 35 may contain the same ceramic material as the dielectric ceramic contained in the dielectric layer 33 as a common material. In that case, the ratio of the common material contained in the first internal electrode 34 and the second internal electrode 35 is, for example, 20 vol % or less.
  • the thickness of the first internal electrode 34 and the second internal electrode 35 is arbitrary, but can be, for example, about 0.3 ⁇ m or more and 1.0 ⁇ m or less. Although the number of layers of the first internal electrode 34 and the second internal electrode 35 is arbitrary, the total number of both can be, for example, approximately 10 layers or more and 150 layers or less. As will be described later, each of the first internal electrode 34 and the second internal electrode 35 is electrically connected to at least one of the plurality of via electrodes 32, but is connected to none of the plurality of via electrodes 32. Body 31 may include internal electrodes that are not electrically connected.
  • a plurality of first through-holes 34a are formed in the first internal electrode 34 for inserting second via-electrodes 32b, which will be described later.
  • a plurality of second through-holes 35a are formed in the second internal electrode 35 for inserting the first via-electrodes 32a, which will be described later.
  • the via electrodes 32 include a first via electrode 32a and a second via electrode 32b.
  • the via electrode 32 is electrically connected to some of the internal electrodes 34 and 35 .
  • the first via electrode 32a is electrically connected to the plurality of first internal electrodes 34
  • the second via electrode 32b is electrically connected to the plurality of second internal electrodes 35. It is connected.
  • a plurality of first via electrodes 32a and a plurality of second via electrodes 32b are provided in a matrix. More specifically, as shown in FIG. 2, a total of 25 via electrodes 32 including first via electrodes 32a and second via electrodes 32b are regularly arranged in an array of 5 rows and 5 columns. As shown in FIG. 2, the first via electrodes 32a and the second via electrodes 32b are alternately arranged in the row direction and the column direction.
  • first via electrodes 32 a are composed of first via conductors 321 a located inside body 31 of ceramic electronic component 30 and first via conductors 321 a located on the surface of body 31 of ceramic electronic component 30 . and an external electrode 322a.
  • One first external electrode 322a is provided on each of the first main surface 31a and the second main surface 31b of the main body 31 for one first via conductor 321a.
  • the second via electrodes 32b are composed of a second via conductor 321b located inside the body 31 of the ceramic electronic component 30 and a second via conductor 321b located on the surface of the body 31 of the ceramic electronic component 30. and an external electrode 322b.
  • One second external electrode 322b is provided on each of the first main surface 31a and the second main surface 31b of the main body 31 for one second via conductor 321b.
  • the first via conductors 321a are provided inside the main body 31 so as to extend in the stacking direction T of the dielectric layers 33, the first internal electrodes 34 and the second internal electrodes 35. As shown in FIG. The first via conductors (321a) are inserted through the second through holes (35a) formed in the second internal electrodes (35), thereby separating the first via electrodes (32a) from the second internal electrodes (35). insulated.
  • the second via conductors 321b are provided inside the main body 31 so as to extend in the stacking direction T.
  • the second via conductors (321b) are inserted through the first through holes (34a) formed in the first internal electrodes (34), whereby the second via electrodes (32b) are separated from the first internal electrodes (34). insulated.
  • any material can be used for the first via conductors 321a and the second via conductors 321b. It contains alloys containing
  • the shapes of the first via conductors 321a and the second via conductors 321b are arbitrary, but they are cylindrical, for example.
  • the diameters of the first via conductors 321a and the second via conductors 321b can be, for example, about 30 ⁇ m or more and 150 ⁇ m or less.
  • the distance between adjacent first via conductors 321a and second via conductors 321b, more specifically, the distance between the center of first via conductor 321a and the center of second via conductor 321b is , for example, about 50 ⁇ m or more and 500 ⁇ m or less.
  • the first external electrodes 322a are provided on each of the first main surface 31a and the second main surface 31b of the main body 31 so as to overlap the plurality of first via conductors 321a when viewed in the stacking direction T. and directly connected to the first via conductor 321a.
  • the second external electrodes 322b are located on each of the first main surface 31a and the second main surface 31b of the main body 31 at positions overlapping the plurality of second via conductors 321b when viewed in the stacking direction T. and is directly connected to the second via conductor 321b.
  • the first external electrode 322a and the second external electrode 322b are arranged apart from each other.
  • the material of the first external electrode 322a and the second external electrode 322b is arbitrary, and is Cu, for example. However, instead of Cu, metals such as Ni, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au, or alloys containing these metals may be used. Also, the surfaces of the first external electrode 322a and the second external electrode 322b may be plated. Plating can be performed using metals such as Cu, Ni, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au, or alloys containing these metals. Plating may be a single layer or multiple layers.
  • the ceramic electronic component 30 in this embodiment functions as a multilayer ceramic capacitor that constitutes the composite electronic component 100, and includes at least one first electronic component 12 included in the first circuit layer 10 and a second It also functions as a connecting member that electrically connects with at least one second electronic component 22 included in the circuit layer 20 .
  • ceramic electronic components 30 are provided between all the first electronic components 12 included in the first circuit layer 10 and all the second electronic components 22 included in the second circuit layer 20. are electrically connected by a via electrode 32 of .
  • the sealing resin 40 is arranged to cover at least the ceramic electronic component 30 .
  • the sealing resin 40 is provided in a space area other than the ceramic electronic component 30 in the space area between the first circuit layer 10 and the second circuit layer 20 .
  • the sealing resin 40 is provided in a manner to cover the first electronic component 12 included in the first circuit layer 10 and the second electronic component 22 included in the second circuit layer 20. ing.
  • first electronic component 12 included in the first circuit layer 10 and the second electronic component 22 included in the second circuit layer 20 are completely covered with the sealing resin 40. It may contain a part of the surface that is not exposed.
  • the type of sealing resin 40 is not particularly limited, and for example, an epoxy resin containing silica filler can be used.
  • the composite electronic component 100 of the present embodiment at least one first electronic component 12 included in the first circuit layer 10 and at least one second electronic component 12 included in the second circuit layer 20
  • the electronic component 22 is electrically connected by via electrodes 32 of the ceramic electronic component 30 . That is, no solder bumps are used to make electrical connections between the first circuit layer 10 and the second circuit layer 20 .
  • no solder is used inside the first circuit layer 10 and the second circuit layer 20 either.
  • FIG. 4 An example of a method for manufacturing the composite electronic component 100 according to this embodiment will be described with reference to FIGS. 4 and 5.
  • FIG. 4 An example of a method for manufacturing the composite electronic component 100 according to this embodiment will be described with reference to FIGS. 4 and 5.
  • FIG. 4 An example of a method for manufacturing the composite electronic component 100 according to this embodiment will be described with reference to FIGS. 4 and 5.
  • FIG. 4 An example of a method for manufacturing the composite electronic component 100 according to this embodiment will be described with reference to FIGS. 4 and 5.
  • a first electronic component 12 is provided on a carrier wafer 50 such as silicon glass (FIG. 4(a)).
  • the first electronic component 12 can be formed, for example, by laminating constituent materials in a plurality of layers.
  • a sealing resin 40 is provided so as to cover the first electronic component 12 (FIG. 4(b)).
  • the carrier wafer 50 provided with the first electronic components 12 is placed inside a predetermined mold, and the sealing resin 40 is poured into the mold and cured.
  • a first wiring 11 connected to the first electrode 12a of the first electronic component 12 is provided, and a first insulating resin 13 is provided so as to cover the exposed first electronic component 12 (FIG. 4(d)).
  • the first insulating resin 13 is provided so as to cover the entire surface opposite to the carrier wafer 50 .
  • a portion of the first wiring 11 extending in the vertical direction can be formed by providing a via in the first insulating resin 13 and filling it with a material forming the first wiring 11 . Thereby, the first circuit layer 10 is formed.
  • a ceramic electronic component 30 is provided on the first insulating resin 13 (Fig. 4(e)).
  • the ceramic electronic component 30 is arranged so that the first wiring 11 exposed on the surface of the first insulating resin 13 and the via electrode 32 of the ceramic electronic component 30 are in contact with each other.
  • a sealing resin 40 is provided so as to cover the ceramic electronic component 30 (Fig. 5(a)).
  • the sealing resin 40 is provided so as to cover the second electronic component 22 (FIG. 5(c)).
  • the second electronic component 22 is provided so that the second wiring 21 exposed on the surface of the second insulating resin 23 and the second electrode 22a of the second electronic component 22 are in contact with each other. .
  • the composite electronic component 100 can be manufactured by the method described above. However, the manufacturing method of composite electronic component 100 is not limited to the manufacturing method described above.
  • the body 31, whose main component is ceramic is penetrated through the main surface on one side and on the other side.
  • ceramic electronic components 30 having a plurality of exposed via electrodes 32 are arranged on the main surface of the at least one first electronic component 12 included in the first circuit layer 10 and on the second circuit layer 20
  • At least one second electronic component 22 included is electrically connected by via electrodes 32 of the ceramic electronic component 30 .
  • the composite electronic component 100 of the present embodiment electrical connections are made using the ceramic electronic component 30 necessary for forming the composite electronic component 100, such as a multilayer ceramic capacitor. need not be set. Thereby, the composite electronic component 100 can be miniaturized.
  • the ceramic electronic component 30 arranged between the first circuit layer 10 and the second circuit layer 20 has three or more, preferably nine or more vias. It has an electrode 32 . This further reduces the connection resistance when electrically connecting the first electronic component 12 included in the first circuit layer 10 and the second electronic component 22 included in the second circuit layer 20. be able to.
  • the ceramic electronic component 30 has a plurality of via electrodes 32 arranged in a matrix. layout design becomes easy.
  • the ceramic electronic component 30 is arranged between the first circuit layer 10 and the second circuit layer 20, so that the ceramic electronic component 30 is not arranged. , deformation such as warpage of the composite electronic component 100 can be suppressed. This is explained below.
  • a composite electronic component 100 according to one embodiment and a composite electronic component for comparison were prepared, and the degree of deformation due to temperature change was investigated.
  • the prepared composite electronic component 100 has five ceramic electronic components 30 between the first circuit layer 10 and the second circuit layer 20 .
  • the ceramic electronic component was not provided between the two circuit layers, but the sealing resin was provided.
  • FIGS. 6A and 6C show simulation results of the composite electronic component 100 in one embodiment
  • FIGS. 6B and 6D show simulation results of a comparative composite electronic component.
  • 6A and 6B are perspective views of the composite electronic component
  • FIGS. 6C and 6D are cross-sectional views of the composite electronic component.
  • the ceramic electronic component 100 in which a ceramic electronic component 30 is arranged between a first circuit layer 10 and a second circuit layer 20, the ceramic electronic component is placed between the two circuit layers.
  • the deformation is small compared to the non-arranged comparative composite electronic component. That is, by including the ceramic electronic component 30 having the main component 31 mainly composed of ceramic having a smaller coefficient of linear expansion than the sealing resin 40, the composite electronic component 100 in one embodiment can becomes smaller.
  • the ceramic electronic component 30 was described as being a laminated ceramic capacitor, but the ceramic electronic component 30 is not limited to a laminated ceramic capacitor.
  • a plurality of via electrodes exposed on one main surface and on the other main surface may be provided.
  • the composite electronic component 100 in one embodiment has a three-layer structure in which the first circuit layer 10, the ceramic electronic component 30, and the second circuit layer 20 are laminated in order. structure. Also in this case, ceramic electronic components 30 having a plurality of via electrodes 32 may be arranged between circuit layers adjacent in the stacking direction, and the electronic components included in the circuit layers may be electrically connected by the via electrodes 32. .
  • First circuit layer 11 First wiring 12
  • First insulating resin 20 Second circuit layer 21
  • Second wiring 22 Second electronic component 23
  • Ceramic electronic component 31 ceramic electronic component main body 32 via electrode 32a first via electrode 32b second via electrode 33 dielectric layer 34 first internal electrode 35 second internal electrode 40 sealing resin 50 carrier wafer 100 composite electronic component 321a 1 via conductor 321b second via conductor 322a first external electrode 322b second external electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

電子部品を含む回路層が複数積層された複合電子部品100は、第1の回路層10と、第2の回路層20と、第1の回路層10と第2の回路層20との間に配置され、主成分がセラミックである本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極32を複数有するセラミック電子部品30と、第1の回路層10と第2の回路層20との間において、少なくともセラミック電子部品30を覆って設けられている封止樹脂40とを備える。第1の回路層10に含まれる少なくとも1つの電子部品12と、第2の回路層20に含まれる少なくとも1つの電子部品22との間は、セラミック電子部品30のビア電極32によって電気的に接続されている。

Description

複合電子部品
 本発明は、複数の回路層が積層された複合電子部品に関する。
 電子部品や配線などを含む回路層が複数積層された複合電子部品が知られている。
 そのような複合電子部品の1つとして、特許文献1には、図7に示すように、第1の半導体パッケージ(第1の回路層)201、第2の半導体パッケージ(第2の回路層)202、および、第3の半導体パッケージ(第3の回路層)203の3つの半導体パッケージが積層されたパッケージオンパッケージ装置200が開示されている。それぞれの半導体パッケージ201、202、203は、パッケージ基板210に半導体チップ220が実装されており、半導体チップ220の周囲を樹脂230によって覆った構造を有する。
特開2013-143570号公報
 しかしながら、特許文献1に記載のパッケージオンパッケージ装置200では、第1の半導体パッケージ201と第2の半導体パッケージ202との間、および、第2の半導体パッケージ202と第3の半導体パッケージ203との間の電気的な接続をそれぞれ、はんだバンプ240によって行っているので、接続抵抗が低いとは言えず、改善の余地がある。
 本発明は、上記課題を解決するものであり、積層される複数の回路層間の接続抵抗を低減することができる複合電子部品を提供することを目的とする。
 本発明の複合電子部品は、電子部品を含む回路層が複数積層された複合電子部品であって、
 第1の回路層と、
 第2の回路層と、
 前記第1の回路層と前記第2の回路層との間に配置され、主成分がセラミックである本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極を複数有するセラミック電子部品と、
 前記第1の回路層と前記第2の回路層との間において、少なくとも前記セラミック電子部品を覆って設けられている封止樹脂と、
を備え、
 前記第1の回路層に含まれる少なくとも1つの電子部品と、前記第2の回路層に含まれる少なくとも1つの電子部品との間は、前記セラミック電子部品の前記ビア電極によって電気的に接続されていることを特徴とする。
 本発明の複合電子部品によれば、第1の回路層と第2の回路層との間に、本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極を複数有するセラミック電子部品が配置されており、第1の回路層に含まれる少なくとも1つの電子部品と、第2の回路層に含まれる少なくとも1つの電子部品との間は、セラミック電子部品のビア電極によって電気的に接続されている。すなわち、はんだバンプを用いずに、セラミック電子部品のビア電極によって電気的な接続を行うので、接続抵抗を低減することができる。
一実施形態における複合電子部品の模式的な構成を示す断面図である。 セラミック電子部品の構成を模式的に示す平面図である。 図2に示すセラミック電子部品のIII-III線に沿った断面図である。 (a)~(e)は、一実施形態における複合電子部品の製造方法の一例を説明するための図である。 (a)~(d)は、図4(e)に続いて、一実施形態における複合電子部品の製造方法の一例を説明するための図である。 複合電子部品を150℃から25℃まで冷却したときの変形度合いをシミュレーションにより調べた結果を示す図であり、(a)は、一実施形態における複合電子部品の斜視図を、(b)は、2つの回路層の間にセラミック電子部品が配置されていない比較用の複合電子部品の斜視図を、(c)は、一実施形態における複合電子部品の断面図を、(d)は、比較用の複合電子部品の断面図をそれぞれ示す。 特許文献1に記載のパッケージオンパッケージ装置の構成を模式的に示す断面図である。
 以下に本発明の実施形態を示して、本発明の特徴を具体的に説明する。本発明の複合電子部品は、電子部品を含む回路層が複数積層された構造を有する。
 図1は、一実施形態における複合電子部品100の模式的な構成を示す断面図である。一実施形態における複合電子部品100は、第1の回路層10と、第2の回路層20と、第1の回路層10と第2の回路層20との間に配置されたセラミック電子部品30と、第1の回路層10と第2の回路層20との間において、少なくともセラミック電子部品30を覆って設けられている封止樹脂40とを備えている。すなわち、本実施形態における複合電子部品100は、第1の回路層10、セラミック電子部品30、および、第2の回路層20が順に積層された三層構造を有する。
 第1の回路層10および第2の回路層20にはそれぞれ、配線および電子部品が含まれている。具体的には、第1の回路層10には、第1の配線11と、第1の電子部品12とが含まれている。また、第2の回路層20には、第2の配線21と、第2の電子部品22とが含まれている。図1では、2つの第1の電子部品12を示しているが、第1の回路層10に含まれる第1の電子部品12の数に特に制約はない。同様に、図1では、1つの第2の電子部品22を示しているが、第2の回路層20に含まれる第2の電子部品22の数に特に制約はない。
 本実施形態では、第1の回路層10に第1の絶縁樹脂13が含まれている。第1の絶縁樹脂13は、第1の電子部品12とセラミック電子部品30との間に位置する。第1の絶縁樹脂13は、絶縁性を有する樹脂であって、例えば、ポリイミド樹脂である。第1の絶縁樹脂13の厚みは、例えば、5μmである。
 本実施形態において、第2の回路層20には、第2の絶縁樹脂23が含まれている。第2の絶縁樹脂23は、第2の電子部品22とセラミック電子部品30との間に位置する。第2の絶縁樹脂23は、絶縁性を有する樹脂であって、例えば、ポリイミド樹脂である。第2の絶縁樹脂23の厚みは、例えば、5μmである。
 第1の配線11は、第1の電子部品12とセラミック電子部品30とを電気的に接続するための配線であって、第1の絶縁樹脂13の内部に設けられている。ただし、一部の第1の配線11が第1の絶縁樹脂13の表面に設けられていてもよい。第1の配線11の材質は、導電性を有するものであれば任意のものでよく、例えば、Cuである。
 第2の配線21は、第2の電子部品22とセラミック電子部品30とを電気的に接続するための配線であって、第2の絶縁樹脂23の内部に設けられている。ただし、一部の第2の配線21が第2の絶縁樹脂23の表面に設けられていてもよい。第2の配線21の材質は、導電性を有するものであれば任意のものでよく、例えば、Cuである。
 なお、第1の回路層10に複数の第1の電子部品12が含まれている場合、第1の回路層10に、第1の電子部品12同士を電気的に接続する配線が含まれていてもよい。同様に、第2の回路層20に複数の第2の電子部品22が含まれている場合、第2の回路層20に、第2の電子部品22同士を電気的に接続する配線が含まれていてもよい。
 第1の電子部品12および第2の電子部品22の種類に特に制約はない。第1の電子部品12および第2の電子部品22は、例えば、CPUなどのロジックICや、ROMやRAMなどのメモリICなどの半導体デバイスである。
 第1の電子部品12は、第1の絶縁樹脂13と接して配置されており、複数の第1の電極12aを有する。第1の配線11は、第1の電子部品12の第1の電極12aと、後述するセラミック電子部品30のビア電極32とを電気的に接続する。
 第2の電子部品22は、第2の絶縁樹脂23と接して配置されており、複数の第2の電極22aを有する。第2の配線21は、第2の電子部品22の第2の電極22aと、後述するセラミック電子部品30のビア電極32とを電気的に接続する。
 なお、第1の電子部品12の中には、例えば、第1の電極12aが第1の絶縁樹脂13を貫通して、セラミック電子部品30のビア電極32と直接当接するものが含まれていてもよい。同様に、第2の電子部品22の中には、第2の電極22aが第2の絶縁樹脂23を貫通して、セラミック電子部品30のビア電極32と直接当接するものが含まれていてもよい。
 セラミック電子部品30は、主成分がセラミックである本体31を貫通して一方側の主面である第1の主面31aと、他方側の主面である第2の主面31bにそれぞれ露出したビア電極32を複数有する(図3)。より詳細には、セラミック電子部品30は、ビア電極32を3個以上有しており、本実施形態では、ビア電極32を9個以上有している。図1では、1つのセラミック電子部品30を示しているが、2つ以上のセラミック電子部品30を設けるようにしてもよい。本実施形態において、セラミック電子部品30は、積層セラミックコンデンサである。
 図2は、セラミック電子部品30の構成を模式的に示す平面図である。また、図3は、図2に示すセラミック電子部品30のIII-III線に沿った断面図である。
 セラミック電子部品30の本体31は、複数の誘電体層33と、複数の第1の内部電極34と、複数の第2の内部電極35とが積層された構造を有する。より詳細には、セラミック電子部品30の本体31は、誘電体層33を介して第1の内部電極34と第2の内部電極35とが交互に複数積層された構造を有する。
 誘電体層33は、主成分がセラミックである任意の材料からなり、例えば、BaTiO3、CaTiO3、SrTiO3、SrZrO3、または、CaZrO3などを主成分とするセラミック材料からなる。これらの主成分に、Mn化合物、Fe化合物、Cr化合物、Co化合物、Ni化合物などの主成分よりも含有量の少ない副成分が添加されていてもよい。
 セラミック電子部品30の形状は任意であり、例えば、全体として直方体の形状である。全体として直方体の形状とは、例えば、直方体の角部や稜線部が丸みを帯びている形状や、直方体の表面に凹凸が存在する形状のように、完全な直方体の形状ではないが、6つの外表面を有し、全体として直方体ととらえることができる形状のことである。
 セラミック電子部品30の寸法も任意であるが、例えば、長さ方向の寸法を0.3mm以上3.0mm以下、幅方向の寸法を0.3mm以上3.0mm以下、厚みを30μm以上100μm以下とすることができる。
 第1の内部電極34および第2の内部電極35の材質は任意であり、例えば、Ni、Cu、Ag、Pd、Pt、Fe、Ti、Cr、SnまたはAuなどの金属、またはそれらの金属を含む合金などを含有している。第1の内部電極34および第2の内部電極35は、共材として、誘電体層33に含まれる誘電体セラミックと同じセラミック材料を含んでいてもよい。その場合、第1の内部電極34および第2の内部電極35に含まれる共材の割合は、例えば、20vol%以下である。
 第1の内部電極34および第2の内部電極35の厚さは任意であるが、例えば、0.3μm以上1.0μm以下程度とすることができる。第1の内部電極34および第2の内部電極35の層数は任意であるが、両方を併せて、例えば、10層以上150層以下程度とすることができる。後述するように、第1の内部電極34および第2の内部電極35はそれぞれ、複数のビア電極32のうちの少なくとも1つと電気的に接続されているが、複数のビア電極32のいずれにも電気的に接続されていない内部電極が本体31に含まれていてもよい。
 第1の内部電極34には、後述する第2のビア電極32bを挿通させるために、複数の第1の貫通孔34aが形成されている。第2の内部電極35には、後述する第1のビア電極32aを挿通させるために、複数の第2の貫通孔35aが形成されている。
 ビア電極32には、第1のビア電極32aと第2のビア電極32bが含まれる。ビア電極32は、複数の内部電極34,35のうちの一部と電気的に接続されている。具体的には、第1のビア電極32aは、複数の第1の内部電極34と電気的に接続されており、第2のビア電極32bは、複数の第2の内部電極35と電気的に接続されている。
 本実施形態では、複数の第1のビア電極32aおよび複数の第2のビア電極32bがマトリクス状に設けられている。より詳細には、図2に示すように、第1のビア電極32aと第2のビア電極32bを合わせて25個のビア電極32が5行5列の配列で規則正しく配置されている。図2に示すように、第1のビア電極32aと第2のビア電極32bは、行方向および列方向にそれぞれ交互に配置されている。
 図3に示すように、第1のビア電極32aは、セラミック電子部品30の本体31の内部に位置する第1のビア導体321aと、セラミック電子部品30の本体31の表面に位置する第1の外部電極322aとを有する。1つの第1のビア導体321aに対して、第1の外部電極322aは、本体31の第1の主面31aおよび第2の主面31bにそれぞれ1つずつ設けられている。
 図3に示すように、第2のビア電極32bは、セラミック電子部品30の本体31の内部に位置する第2のビア導体321bと、セラミック電子部品30の本体31の表面に位置する第2の外部電極322bとを有する。1つの第2のビア導体321bに対して、第2の外部電極322bは、本体31の第1の主面31aおよび第2の主面31bにそれぞれ1つずつ設けられている。
 第1のビア導体321aは、誘電体層33、第1の内部電極34および第2の内部電極35の積層方向Tに延伸する態様で本体31の内部に設けられている。第1のビア導体321aは、第2の内部電極35に形成されている第2の貫通孔35aを挿通しており、これにより、第1のビア電極32aは、第2の内部電極35とは絶縁されている。
 第2のビア導体321bは、積層方向Tに延伸する態様で本体31の内部に設けられている。第2のビア導体321bは、第1の内部電極34に形成されている第1の貫通孔34aを挿通しており、これにより、第2のビア電極32bは、第1の内部電極34とは絶縁されている。
 第1のビア導体321aおよび第2のビア導体321bの材質は任意であり、例えば、Ni、Cu、Ag、Pd、Pt、Fe、Ti、Cr、SnまたはAuなどの金属、またはそれらの金属を含む合金などを含有している。
 第1のビア導体321aおよび第2のビア導体321bの形状は任意であるが、例えば、円柱状である。その場合の第1のビア導体321aおよび第2のビア導体321bの直径は、例えば、30μm以上150μm以下程度とすることができる。また、隣り合う第1のビア導体321aおよび第2のビア導体321bとの間の距離、より詳しくは、第1のビア導体321aの中心と第2のビア導体321bの中心との間の距離は、例えば、50μm以上500μm以下程度である。
 第1の外部電極322aは、本体31の第1の主面31aおよび第2の主面31bのそれぞれにおいて、積層方向Tに見たときに複数の第1のビア導体321aとそれぞれ重なる位置に設けられ、第1のビア導体321aと直接接続されている。また、第2の外部電極322bは、本体31の第1の主面31aおよび第2の主面31bのそれぞれにおいて、積層方向Tに見たときに複数の第2のビア導体321bとそれぞれ重なる位置に設けられ、第2のビア導体321bと直接接続されている。第1の外部電極322aと第2の外部電極322bとは、互いに離間して配置されている。
 第1の外部電極322aおよび第2の外部電極322bの材質は任意であり、例えば、Cuである。ただし、Cuに代えて、Ni、Ag、Pd、Pt、Fe、Ti、Cr、SnまたはAuなどの金属、またはそれらの金属を含む合金などを用いてもよい。また、第1の外部電極322aおよび第2の外部電極322bは、表面にめっき処理が施されていてもよい。めっきは、Cu、Ni、Ag、Pd、Pt、Fe、Ti、Cr、SnまたはAuなどの金属、またはそれらの金属を含む合金などを用いて行うことができる。めっきは、単層としてもよいし、複数層としてもよい。
 第1の回路層10に含まれる少なくとも1つの第1の電子部品12と、第2の回路層20に含まれる少なくとも1つの第2の電子部品22との間は、セラミック電子部品30のビア電極32によって電気的に接続されている。すなわち、本実施形態におけるセラミック電子部品30は、複合電子部品100を構成する積層セラミックコンデンサとして機能するとともに、第1の回路層10に含まれる少なくとも1つの第1の電子部品12と、第2の回路層20に含まれる少なくとも1つの第2の電子部品22との間を電気的に接続する接続部材としても機能する。本実施形態では、第1の回路層10に含まれる全ての第1の電子部品12と、第2の回路層20に含まれる全ての第2の電子部品22との間が、セラミック電子部品30のビア電極32によって電気的に接続されている。
 上述したように、封止樹脂40は、少なくともセラミック電子部品30を覆って配置されている。本実施形態において、封止樹脂40は、第1の回路層10と第2の回路層20との間の空間領域のうち、セラミック電子部品30以外の空間領域に設けられている。さらに、本実施形態において、封止樹脂40は、第1の回路層10に含まれる第1の電子部品12および第2の回路層20に含まれる第2の電子部品22を覆う態様で設けられている。
 ただし、第1の回路層10に含まれる第1の電子部品12、および、第2の回路層20に含まれる第2の電子部品22の中には、封止樹脂40によって完全に覆われておらず、表面の一部が露出しているものが含まれていてもよい。
 封止樹脂40の種類に特に制約はなく、例えば、シリカフィラーを含むエポキシ樹脂を用いることができる。
 上述したように、本実施形態における複合電子部品100では、第1の回路層10に含まれる少なくとも1つの第1の電子部品12と、第2の回路層20に含まれる少なくとも1つの第2の電子部品22との間は、セラミック電子部品30のビア電極32によって電気的に接続されている。すなわち、第1の回路層10と第2の回路層20との間の電気的な接続を行うために、はんだバンプは用いられていない。また、本実施形態における複合電子部品100では、第1の回路層10および第2の回路層20の内部においても、はんだは用いられていない。
 本実施形態における複合電子部品100の製造方法の一例を、図4および図5を参照しながら説明する。
 最初に、シリコンガラスなどのキャリアウェハ50の上に、第1の電子部品12を設ける(図4(a))。第1の電子部品12は、例えば、構成材料を複数の層状に積層することによって形成することが可能である。
 続いて、第1の電子部品12を覆うように、封止樹脂40を設ける(図4(b))。例えば、所定の型の内部に、第1の電子部品12を設けたキャリアウェハ50を配置し、型の内部に封止樹脂40を流し込んで硬化させる。
 続いて、第1の電子部品12の表面が露出するように、封止樹脂40の表面を削る(図4(c))。
 続いて、第1の電子部品12の第1の電極12aと接続する第1の配線11を設けるとともに、露出した第1の電子部品12を覆うように、第1の絶縁樹脂13を設ける(図4(d))。ここでは、図4(d)に示すように、キャリアウェハ50とは反対側の表面全体を覆うように第1の絶縁樹脂13を設ける。第1の配線11のうち、鉛直方向に延伸する部分は、第1の絶縁樹脂13にビアを設け、第1の配線11を構成する材料を充填することによって形成することができる。これにより、第1の回路層10が形成される。
 続いて、第1の絶縁樹脂13の上に、セラミック電子部品30を設ける(図4(e))。ここでは、第1の絶縁樹脂13の表面に露出している第1の配線11と、セラミック電子部品30のビア電極32とが当接するように、セラミック電子部品30を配置する。
 続いて、セラミック電子部品30を覆うように封止樹脂40を設ける(図5(a))。
 続いて、セラミック電子部品30の表面が露出するように、封止樹脂40の表面を削った後、セラミック電子部品30のビア電極32と接続する第2の配線21を設けるとともに、第2の絶縁樹脂23を設ける(図5(b))。
 続いて、第2の絶縁樹脂23の上に、第2の電子部品22を設けた後、第2の電子部品22を覆うように、封止樹脂40を設ける(図5(c))。ここでは、第2の絶縁樹脂23の表面に露出している第2の配線21と、第2の電子部品22の第2の電極22aとが当接するように、第2の電子部品22を設ける。
 続いて、キャリアウェハ50を取り除き、キャリアウェハ50が配置されていた位置に封止樹脂40を設ける(図5(d))。
 上述した方法により、複合電子部品100を製造することができる。ただし、複合電子部品100の製造方法が上述した製造方法に限定されることはない。
 一実施形態における複合電子部品100によれば、第1の回路層10と第2の回路層20との間に、主成分がセラミックである本体31を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極32を複数有するセラミック電子部品30が配置されており、第1の回路層10に含まれる少なくとも1つの第1の電子部品12と、第2の回路層20に含まれる少なくとも1つの第2の電子部品22との間は、セラミック電子部品30のビア電極32によって電気的に接続されている。そのような構成により、第1の回路層10と第2の回路層20との間を、はんだバンプにより接続する構成と比べて、接続抵抗を低減することができ、接続信頼性が向上する。
 ここで、複数の回路層間をはんだバンプによって接続する場合、複数のはんだバンプを設ける領域が必要となり、全体のサイズが大きくなる。これに対して、本実施形態における複合電子部品100では、積層セラミックコンデンサのように、複合電子部品100を構成するために必要なセラミック電子部品30を用いて電気的な接続を行うので、はんだバンプを設ける必要がない。これにより、複合電子部品100を小型化することができる。
 また、本実施形態における複合電子部品100では、第1の回路層10と第2の回路層20の間に配置されているセラミック電子部品30は、3個以上、好ましくは、9個以上のビア電極32を有している。これにより、第1の回路層10に含まれる第1の電子部品12と、第2の回路層20に含まれる第2の電子部品22とを電気的に接続する際の接続抵抗をさらに低減することができる。
 また、本実施形態における複合電子部品100において、セラミック電子部品30は、マトリクス状に配置された複数のビア電極32を有するので、ビア電極32と接続する第1の配線11および第2の配線21の配置設計が容易となる。
 また、本実施形態における複合電子部品100では、第1の回路層10と第2の回路層20との間にセラミック電子部品30が配置されているので、セラミック電子部品30が配置されていない構成と比べて、複合電子部品100の反り等の変形を抑制することができる。このことを、以下で説明する。
 一実施形態における複合電子部品100と、比較用の複合電子部品とを用意し、温度変化に起因する変形度合いを調べた。用意した複合電子部品100は、第1の回路層10と第2の回路層20との間に5つのセラミック電子部品30が設けられている。一方、比較用の複合電子部品では、2つの回路層の間にセラミック電子部品は設けられておらず、封止樹脂が設けられている。
 具体的には、150℃のときに無応力であるものとし、25℃まで冷却したときの複合電子部品の変形度合いをシミュレーションにより調べた。シミュレーション結果を図6に示す。図6(a)および(c)は、一実施形態における複合電子部品100のシミュレーション結果を、図6(b)および(d)は、比較用の複合電子部品のシミュレーション結果を示す。図6(a)および(b)は、複合電子部品の斜視図であり、図6(c)および(d)は、複合電子部品の断面図である。
 図6に示すように、第1の回路層10と第2の回路層20との間にセラミック電子部品30が配置されている複合電子部品100では、2つの回路層の間にセラミック電子部品が配置されていない比較用の複合電子部品と比べて、変形が小さい。すなわち、封止樹脂40と比べて線膨張係数の小さいセラミックを主成分とする本体31を有するセラミック電子部品30を備えていることにより、一実施形態における複合電子部品100は、温度が変化したときの変形度合いが小さくなる。
 本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。例えば、上述した実施形態では、セラミック電子部品30が積層セラミックコンデンサであるものとして説明したが、セラミック電子部品30が積層セラミックコンデンサに限定されることはなく、主成分がセラミックである本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極を複数有する構成のものであればよい。
 一実施形態における複合電子部品100は、第1の回路層10、セラミック電子部品30、および、第2の回路層20が順に積層された三層構造を有しているが、四層以上積層された構造を有していてもよい。その場合も、積層方向に隣り合う回路層の間に、複数のビア電極32を有するセラミック電子部品30を配置し、回路層に含まれる電子部品同士をビア電極32によって電気的に接続すればよい。
10  第1の回路層
11  第1の配線
12  第1の電子部品
13  第1の絶縁樹脂
20  第2の回路層
21  第2の配線
22  第2の電子部品
23  第2の絶縁樹脂
30  セラミック電子部品
31  セラミック電子部品の本体
32  ビア電極
32a 第1のビア電極
32b 第2のビア電極
33  誘電体層
34  第1の内部電極
35  第2の内部電極
40  封止樹脂
50  キャリアウェハ
100 複合電子部品
321a 第1のビア導体
321b 第2のビア導体
322a 第1の外部電極
322b 第2の外部電極

Claims (6)

  1.  電子部品を含む回路層が複数積層された複合電子部品であって、
     第1の回路層と、
     第2の回路層と、
     前記第1の回路層と前記第2の回路層との間に配置され、主成分がセラミックである本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極を複数有するセラミック電子部品と、
     前記第1の回路層と前記第2の回路層との間において、少なくとも前記セラミック電子部品を覆って設けられている封止樹脂と、
    を備え、
     前記第1の回路層に含まれる少なくとも1つの電子部品と、前記第2の回路層に含まれる少なくとも1つの電子部品との間は、前記セラミック電子部品の前記ビア電極によって電気的に接続されていることを特徴とする複合電子部品。
  2.  前記セラミック電子部品は、誘電体層と内部電極とが交互に複数積層された積層セラミックコンデンサであって、
     前記ビア電極は、複数の前記内部電極のうちの一部と電気的に接続されていることを特徴とする請求項1に記載の複合電子部品。
  3.  前記セラミック電子部品は、前記ビア電極を3個以上有することを特徴とする請求項1または2に記載の複合電子部品。
  4.  前記セラミック電子部品は、前記ビア電極を9個以上有することを特徴とする請求項1~3のいずれか一項に記載の複合電子部品。
  5.  前記セラミック電子部品は、マトリクス状に配置された複数の前記ビア電極を有することを特徴とする請求項1~4のいずれか一項に記載の複合電子部品。
  6.  前記セラミック電子部品の厚みは、30μm以上100μm以下であることを特徴とする請求項1~5のいずれか一項に記載の複合電子部品。
PCT/JP2022/031824 2021-08-31 2022-08-24 複合電子部品 WO2023032774A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2023545488A JPWO2023032774A1 (ja) 2021-08-31 2022-08-24
US18/404,939 US20240234389A9 (en) 2021-08-31 2024-01-05 Composite electronic component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-140762 2021-08-31
JP2021140762 2021-08-31

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/404,939 Continuation US20240234389A9 (en) 2021-08-31 2024-01-05 Composite electronic component

Publications (1)

Publication Number Publication Date
WO2023032774A1 true WO2023032774A1 (ja) 2023-03-09

Family

ID=85412539

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/031824 WO2023032774A1 (ja) 2021-08-31 2022-08-24 複合電子部品

Country Status (3)

Country Link
US (1) US20240234389A9 (ja)
JP (1) JPWO2023032774A1 (ja)
WO (1) WO2023032774A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118198A (ja) * 2000-10-10 2002-04-19 Toshiba Corp 半導体装置
JP2004304159A (ja) * 2003-03-19 2004-10-28 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2005064169A (ja) * 2003-08-11 2005-03-10 Ngk Spark Plug Co Ltd 中継基板付きパッケージ、半導体付き中継基板、半導体素子と中継基板とパッケージとからなる構造体、および中継基板付きパッケージの製造方法
JP2007067370A (ja) * 2005-08-05 2007-03-15 Ngk Spark Plug Co Ltd 配線基板及びその製造方法、埋め込み用セラミックチップ
JP2010027899A (ja) * 2008-07-22 2010-02-04 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JP2012151154A (ja) * 2011-01-14 2012-08-09 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
WO2019130746A1 (ja) * 2017-12-27 2019-07-04 株式会社村田製作所 半導体複合装置およびそれに用いられるパッケージ基板
US20200051956A1 (en) * 2018-08-09 2020-02-13 Intel Corporation Fine pitch z connections for flip chip memory architectures with interposer

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118198A (ja) * 2000-10-10 2002-04-19 Toshiba Corp 半導体装置
JP2004304159A (ja) * 2003-03-19 2004-10-28 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2005064169A (ja) * 2003-08-11 2005-03-10 Ngk Spark Plug Co Ltd 中継基板付きパッケージ、半導体付き中継基板、半導体素子と中継基板とパッケージとからなる構造体、および中継基板付きパッケージの製造方法
JP2007067370A (ja) * 2005-08-05 2007-03-15 Ngk Spark Plug Co Ltd 配線基板及びその製造方法、埋め込み用セラミックチップ
JP2010027899A (ja) * 2008-07-22 2010-02-04 Murata Mfg Co Ltd 積層セラミック電子部品およびその製造方法
JP2012151154A (ja) * 2011-01-14 2012-08-09 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
WO2019130746A1 (ja) * 2017-12-27 2019-07-04 株式会社村田製作所 半導体複合装置およびそれに用いられるパッケージ基板
US20200051956A1 (en) * 2018-08-09 2020-02-13 Intel Corporation Fine pitch z connections for flip chip memory architectures with interposer

Also Published As

Publication number Publication date
US20240136342A1 (en) 2024-04-25
US20240234389A9 (en) 2024-07-11
JPWO2023032774A1 (ja) 2023-03-09

Similar Documents

Publication Publication Date Title
JP2909704B2 (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なicチップ積層体
US6172418B1 (en) Semiconductor device and method for fabricating the same
KR101653856B1 (ko) 반도체 장치 및 그 제조방법
JP7011981B2 (ja) 半導体パッケージ、及びその製造方法
CN107689299B (zh) 薄膜陶瓷电容器
US8274142B2 (en) Semiconductor device having stacked multiple substrates and method for producing same
US9024446B2 (en) Element mounting substrate and semiconductor module
WO2020108387A1 (en) Semiconductor device, fabrication method thereof, package and fabrication method thereof
US9728507B2 (en) Cap chip and reroute layer for stacked microelectronic module
JP3721893B2 (ja) 半導体装置、ならびに電子機器
KR101912282B1 (ko) 박막 커패시터
WO2023032774A1 (ja) 複合電子部品
CN103779290A (zh) 连接基板及层叠封装结构
KR101853195B1 (ko) 박막 커패시터
TWI549236B (zh) 封裝堆疊結構
JP4538473B2 (ja) 半導体装置
TWI673852B (zh) 半導體裝置及其製造方法
KR102712634B1 (ko) 박막 커패시터
KR102669257B1 (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
US8441098B2 (en) Semiconductor package
JP7222481B2 (ja) 半導体装置
CN1971904A (zh) 半导体元件埋入承载板的叠接结构
JP5191688B2 (ja) 半導体装置の製造方法
JP2006339293A (ja) 回路モジュール
KR101853196B1 (ko) 박막 커패시터

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22864358

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023545488

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22864358

Country of ref document: EP

Kind code of ref document: A1