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CN1971904A - 半导体元件埋入承载板的叠接结构 - Google Patents

半导体元件埋入承载板的叠接结构 Download PDF

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CN1971904A CNA2005101259067A CN200510125906A CN1971904A CN 1971904 A CN1971904 A CN 1971904A CN A2005101259067 A CNA2005101259067 A CN A2005101259067A CN 200510125906 A CN200510125906 A CN 200510125906A CN 1971904 A CN1971904 A CN 1971904A
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Abstract

本发明的半导体元件埋入承载板的叠接结构包括：二个承载板，在该承载板各形成有至少一开口；至少二个半导体元件，固设在该承载板的开口内；至少一介电层，形成于该半导体元件的作用面及承载板的表面以及至少一导电结构，形成于该介电层的开孔中，至少一线路层是形成于该介电层表面，该线路层是借由该导电结构以电性连接到该半导体元件的电极垫；本发明的半导体元件埋入承载板的叠接结构能够成为一立体组合的模块化结构，以大幅提升储存容量，并将半导体元件整合在承载板内以有效地缩小模块尺寸，并且可依使用需求弹性变化组合，以组成所需的储存容量。

Description

半导体元件埋入承载板的叠接结构
技术领域
一种半导体元件埋入承载板的叠接结构，特别是关于一种将半导体元件先埋入承载板，再叠接该承载板的结构。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐进入多功能、高性能的研发方向，以满足半导体封装件高集成度(Integration)及微型化(Miniaturization)的封装需求，且为求提升单一半导体封装件的性能与容量，以符合电子产品小型化、大容量与高速化的趋势，现有技术是将半导体封装件以多芯片模块化(Multi Chip Module；MCM)的形式呈现，这种封装件也可缩减整体封装件体积并提升电性功能，目前已成为一种封装的主流。它是在单一封装件的芯片承载件上接置至少两个半导体芯片(semiconductor chip)，且每一个半导体芯片与承载件之间均是以堆栈(stack)方式接置，这种堆栈式芯片封装结构已见于美国第6,798,049号专利案中。
图1所示即是美国第6,798,049号专利案揭示的CDBGA封装件剖视图，它是在一具有线路层11的电路板10上形成有一开口101，并在该电路板10的至少一面形成一具有电性连接垫11a及焊线垫11b(boundpad)的线路层11，在该开口101内结合两个叠置的半导体芯片121、122，且该半导体芯片121、122之间是以焊接层13(bounding layer)电性连接，又该半导体芯片122以如金线的导电装置14电性连接到线路层11的焊线垫11b，再以封装胶体15填入电路板10的开口101，并包覆半导体芯片121、122及导电装置14，且在该电路板的线路层11上形成有一绝缘保护层16，在该绝缘保护层16上形成有多个开口16a借以显露出该电性连接垫11a，并在该绝缘保护层16的开口16a形成一是如锡球的导电元件17，以完成封装工序。
然而，对于此类封装件，该堆栈的半导体芯片121及122是以打线接合(Wire bond)方式电性连接到线路层11，打线接合的结构因线弧高度使得封装高度增加，如此即无法实现轻薄短小的目的。并且该半导体芯片121及122之间必须以芯片级连接的焊接层13进行电性连接，即该半导体芯片121及122必须先在芯片厂作电性连接的叠接工序，然后再送至封装厂作封装，使得工序较为复杂，增加了制造成本。
且借由堆栈的方式增加电性功能与模块化性能的方式，若要再提高性能，则必须再进行堆栈，如此一来，除了增加封装厚度外，并且也增加线路层11的复杂度，且也必须增加线路层11的焊线垫11b的数量，在有限或固定的使用面积内要提高线路密度及焊线垫11b的数量，则用以承载半导体芯片121及122的电路板必须达到细线路，方可达到薄小封装的要求。但借由细线路以达到缩小电路板面积的效果有限，且借由直接堆栈半导体芯片121、122的方式增加电性功能与模块化性能，则因堆栈的芯片数量有限，并无法连续扩充增加，且也无法达到薄小封装的目的。
为求提高多芯片模块化接置在多层电路板上的密度，减少半导体芯片接置在多层电路板上的面积，进而缩小封装体积的目的，提高储存容量，已成为电路板业界的重要课题。
发明内容
为克服上述现有技术的缺失，本发明的主要目的在于提供一种半导体元件埋入承载板的叠接结构，可将半导体元件埋入承载板以成为一模块化结构。
本发明的又一目的在于提供一种半导体元件埋入承载板的叠接结构，可依需要弹性变换半导体元件的数量，有较好的组合变换弹性。
本发明的另一目的在于提供一种半导体元件埋入承载板的叠接结构，能够缩小模块化的体积。
为达上述及其它目的，本发明的半导体元件埋入承载板的叠接结构包括：二个承载板，在该承载板各形成有至少一开口，且该承载板是借由一连接层叠接成一体；至少二个半导体元件，固设在该承载板的开口内，其中，该半导体元件包括具有多个电极垫的作用面及相对于该作用面的非作用面；至少一介电层，形成于该半导体元件的作用面及承载板的表面，其中，至少一开孔是形成于该介电层对应到该电极垫上方；以及至少一导电结构，形成于该介电层的开孔中，至少一线路层是形成于该介电层表面，该线路层是借由该导电结构以电性连接到该半导体元件的电极垫。这些承载板之间是以一连接层叠接，以组成一模块化的结构，可依需要变换组合不同的半导体元件及数量，以实现不同变换的使用需求，有较佳的变换组合弹性。
由于将半导体元件接置于承载板的开口中，然后叠接该承载板，再在该半导体元件的作用面及承载板表面形成一介电层、线路层及导电结构，且该导电结构电性连接到该半导体元件的电极垫，成为一叠接的模块化结构，可免除现有技术中直接堆栈导致厚度增加，并可免除打线接合(wire bounding)的缺失，进而能缩小体积以实现薄小的使用目的。
又在该介电层、线路层、连接层及至少二个承载板贯穿至少一电镀导通孔(PTH)，将至少两个承载板中的半导体元件借由线路层及电镀导通孔电性连接。
本发明进一步可在该介电层、线路层的表面形成一线路增层结构，且该线路增层结构中形成有多个导电结构以电性连接到该线路层，并在该线路增层结构表面形成有连接垫；又在该线路增层结构表面具有一防焊层，且该防焊层表面具有多个开口，以显露线路增层结构的连接垫，并在该防焊层的开口形成电性连接该连接垫的导电元件。以构成一将半导体元件封装在承载板中的电路板结构。
其中该线路增层结构包括介电层、叠置在该介电层上的线路层以及形成于该介电层中的导电盲孔。
由于该半导体元件埋置在承载板中，并在半导体元件的作用面及承载板表面形成一介电层、线路层及电性连接该半导体元件的电极垫，成为一模块化结构，再在其上形成线路增层结构，可依使用需求弹性变化组合以组成所需的储存容量。
附图说明
图1是美国专利第6,798,049号的剖视图；
图2A至图2D本发明的半导体元件埋入承载板的叠接结构的实施例1剖视图；
图3A及图3B是本发明的半导体元件埋入承载板的叠接结构的实施例2剖视图；
图4A及图4B是本发明的半导体元件埋入承载板的叠接结构的实施例3剖视图；
图5A至图5D是本发明的半导体元件埋入承载板的叠接结构的实施例4剖视图；以及
图6是本发明的半导体元件埋入承载板的叠接结构的实施例5剖视图。
具体实施方式
实施例1
请参阅图2A至图2C，它是本发明的半导体元件埋入承载板的叠接结构的剖面示意图。
请参阅图2A，至少二个承载板21具有第一表面21a及第二表面21b，在该承载板21上形成有至少一贯穿第一及第二表面21a、21b的开口21c，该承载板21是一绝缘板或具有线路的电路板，在这些开口21c内接置有至少一半导体元件22，它可借由一粘着材料(未标出)将半导体元件22固着在承载板21的开口21c内，该半导体元件22例如是由主动元件或被动元件组成群组中的一种，其中该主动元件例如是存储器，该被动元件例如是电阻、电容或电感等电子元件，且该半导体元件22具有一作用面22a及相对于该作用面的非作用面22b，在该作用面22a上具有多个电极垫22c，这些半导体元件22的作用面22a是以相同方向固设在同一承载板21的开口21c中。
请参阅图2B，在该半导体元件22的作用面22a及承载板21的第一表面21a上形成一介电层23，并在该介电层23表面形成有一线路层24，且该线路层24具有形成于介电层23中的导电结构24a，该导电结构24a是电性连接到该半导体元件22的电极垫22c。
请参阅图2C及图2D，该嵌埋有半导体元件22的至少二个承载板21之间是以一连接层25叠接，该连接层25可以是一有机粘着层，该承载板21是以第二表面21b叠接另一承载板21的第二表面21b，成为上下反方向叠接成一体，如图2C所示；或该承载板21以第一表面21a叠接另一承载板21的第一表面21a，同样为上下反方向叠接的构造(图未标出)；或这些承载板21是以第一表面21a上的介电层23及线路层24叠接在另一承载板的第二表面21b，成为上下同方向叠接，如图2D所示；且该介电层23、线路层24、连接层25及二个承载板21是以至少一电镀导通孔26贯穿其间，并使该电镀导通孔26电性连接线路层24，使埋设在承载板21中的这些半导体元件22之间可以电性连接，可成为一模块化结构。
该半导体元件22是埋设在承载板21的开口21c中，可在承载板21中埋设多个半导体元件22，借以增加半导体元件22接置在承载板21的数量，增加其储存容量。又在该半导体元件22的作用面22a及承载板21的第一表面21a再形成介电层23及具有导电结构24a的线路层24，且该导电结构24a电性连接到该半导体元件22的电极垫22c，再将至少二个承载板21以连接层25叠接成一体，并以电镀导通孔26连接该线路层24，可电性连接更多数量的半导体元件22，且可缩小整体的体积，并可免除现有直接叠接芯片及打线接合的缺失。
且将半导体元件22嵌埋在承载板21中，然后再叠接承载板21，可依需要作不同的组合及变更，以因应不同的使用需要，因而有较好的变换弹性。
实施例2
请参阅图3A及图3B，它是本发明的半导体元件埋入承载板的叠接结构实施例2的剖面示意图，与实施例1不同之处在于，该半导体元件的作用面在同一承载板内是以不同方向埋设在承载板的开口中。
请参阅图3A，在该承载板31的多个开口31c中分别置入半导体元件32，它可借由一粘着材料(图未标出)将半导体元件32固着在承载板31的开口31c内，且该半导体元件32的作用面32a是选择性形成于承载板31的第一表面31a及第二表面31b，使该承载板31的第一及第二表面分31a、31b别具有半导体元件32的作用面32a。
请参阅图3B，再在该承载板31的第一及第二表面31a、31b分别形成介电层33及具有导电结构34a的线路层34，且使该导电结构34a电性连接到该半导体元件32的电极垫32b，如此即可使该承载板31的上下两面分别具有线路层34，可将线路分散在该承载板31的两面。
该两面具有线路的承载板31则可依需要叠接，再以电镀导通孔36连接各层的线路层34，借以提高半导体元件32电性连接的数量，提高电性功能或增加模块化性能，并可缩小整体的体积以实现薄小的目的，并可有较大的变换组合弹性，以因应不同的使用需要。
实施例3
请参阅图4A及图4B，它是本发明的半导体元件埋入承载板的叠接结构实施例3的剖面示意图，与上述实施例不同之处在于，该承载板41的开口41c是非贯穿，且该开口41c的方向是选择性形成于承载板41的第一表面41a或第二表面41b，可在该开口41c内接置半导体元件42，使该半导体元件42的作用面42a可全部朝同一方向或朝向不同方向，可在该半导体元件42的作用面42a及承载板41表面形成介电层43及具有导电结构44a的线路层44，且使该导电结构44a电性连接到该半导体元件42的电极垫42b，同样实现上述可缩小整体的体积目的，并可有较大的变换组合弹性，以因应不同的使用需要。
实施例4
请参阅图5A至图5C，它是本发明的半导体元件埋入承载板的叠接结构实施例4的剖面示意图，与上述实施例不同之处在于，该承载板的开口是非贯穿，且可选择性形成于承载板的第一表面及第二表面。
请参阅图5A，在至少二个承载板51上各形成有至少一非贯穿的开口51c，且该开口51c的开口方向是选择性形成于承载板51的第一表面51a及第二表面51b，在该开口51c内接置有一半导体元件52，且该半导体元件52具有电极垫52b的作用面52a是曝露于该承载板51的开口51c外而固设于其内，使该承载板51的上下两面皆具有半导体元件52的作用面52a。
请参阅图5B，在该承载板51的第一及第二表面51a、51b及该半导体元件52的作用面52a分别形成一介电层53，并在该介电层53表面形成有一线路层54，且该线路层54具有形成于介电层53中的导电结构54a，该导电结构54a电性连接到该半导体元件52的电极垫52b，使该承载板51的第一及第二表面51a、51b具有线路层54。
请参阅图5C及图5D，该嵌埋有半导体元件52的至少二个承载板51之间是以一连接层55叠接，以将该承载板51以第一表面51a的一方叠接另一承载板51的第二表面51b的一方，成为上下同方向叠接(如图5C所示)；或以承载板51以第二表面51b的一方叠接另一承载板51的第二表面51b的一方，成为上下反方向叠接(如图5D所示)；且该介电层53、线路层54、连接层55及至少二个承载板51是以至少一电镀导通孔56贯穿其间，可借由该电镀导通孔56电性连接各个线路层54，使埋设在承载板51中的这些半导体元件52之间电性连接以成为一模块化结构。
实施例5
请参阅图6，它是本发明的半导体元件埋入承载板的叠接结构实施例5的剖面示意图，在承载板61设有开口61a，在该开口61a中埋设有半导体元件62，且在半导体元件62的作用面62a及承载板61表面形成有一介电层63，及在该介电层63表形成一具有导电结构64a的线路层64，且该导电结构64a电性连接到该半导体元件62的电极垫62b，并以至少一连接层65叠接承载板61，再以至少一电镀导通孔66电性连接该线路层64。如图所示的结构是提供说明使用，但并不以此为限，成为上述的各式叠接结构。
再在该线路层64及介电层63表面形成至少一线路增层结构67，该线路增层结构67包括有介电层67a、叠置在该介电层67a上的线路层67b以及形成于该介电层67a中的导电盲孔67c，且该导电盲孔67c电性连接到该线路层64；又在该线路增层结构67表面具有一防焊层68，且在该防焊层68表面位于该叠接结构边缘处具有至少一个开口68a，以显露线路增层结构67的线路层67b作为与外界导电元件(图未标出)导接的电性连接垫67d。
该半导体元件62嵌埋在承载板61的开口61a中，并在该半导体元件62的作用面62a及承载板61表面形成介电层63及线路层64，然后叠接及以电镀导通孔66连接而成为一模块化结构，再在其上形成线路增层结构67，可将半导体元件62封装在承载板61中，免除现有技术中必须打线接合及封胶工序，故可降低制造成本，并且将半导体元件62直接嵌埋在承载板61中，可缩小整体体积以实现薄小的目的。
本发明的半导体元件埋入承载板的叠接结构是将半导体元件接置在承载板的开口中，然后叠接该承载板，再在该半导体元件的作用面及承载板表面形成一介电层、线路层及导电结构，且该导电结构电性连接到该半导体元件的电极垫，成为一叠接的模块化结构，可免除现有技术中直接堆栈导致厚度增加，并可免除打线接合及封装导致无法缩小体积的缺失。又在该介电层、线路层、连接层及至少二个承载板贯穿至少一电镀导通孔(PTH)，将至少两个承载板中的半导体元件借由线路层及电镀导通孔电性连接，增加其储存容量。并可依使用需求弹性变化组合以组成所需的储存容量。

Claims (13)

1.一种半导体元件埋入承载板的叠接结构，其特征在于，该半导体元件埋入承载板的叠接结构包括：
二个承载板，在该承载板各形成有至少一开口，且该承载板是借由一连接层叠接成一体；
至少二个半导体元件，固设在该承载板的开口内，其中，该半导体元件包括具有多个电极垫的作用面及相对于该作用面的非作用面；
至少一介电层，形成于该半导体元件的作用面及承载板的表面，其中，至少一开孔是形成于该介电层对应到该电极垫上方；以及
至少一导电结构，形成于该介电层的开孔中，至少一线路层是形成于该介电层表面，该线路层是借由该导电结构以电性连接到该半导体元件的电极垫。
2.如权利要求1所述的半导体元件埋入承载板的叠接结构，其特征在于，该承载板是一绝缘板或具有线路的电路板。
3.如权利要求1所述的半导体元件埋入承载板的叠接结构，其特征在于，该承载板的开口是一非贯穿或贯穿开口。
4.如权利要求3所述的半导体元件埋入承载板的叠接结构，其特征在于，该承载板具有第一表面及第二表面。
5.如权利要求4所述的半导体元件埋入承载板的叠接结构，其特征在于，该承载板的开口是形成于承载板的第一表面及第二表面组成群组中的一种。
6.如权利要求5所述的半导体元件埋入承载板的叠接结构，其特征在于，这些承载板是以第一表面的一方叠接另一承载板的第二表面，成为上下同方向叠接。
7.如权利要求5所述的半导体元件埋入承载板的叠接结构，其特征在于，这些承载板是以第二表面的一方叠接另一承载板的第二表面的一方，成为上下相反方向叠接。
8.如权利要求5所述的半导体元件埋入承载板的叠接结构，其特征在于，这些承载板是以第一表面的一方叠接另一承载板的第一表面的一方，成为上下相反方向叠接。
9.如权利要求1所述的半导体元件埋入承载板的叠接结构，其特征在于，该连接层是一有机粘着材料构成。
10.如权利要求1所述的半导体元件埋入承载板的叠接结构，其特征在于，该半导体元件埋入承载板的叠接结构还包括至少一电镀导通孔贯穿该介电层、线路层、连接层及二个承载板，以电性连接该半导体元件。
11.如权利要求10所述的半导体元件埋入承载板的叠接结构，其特征在于，该半导体元件埋入承载板的叠接结构还包括在该介电层、线路层的表面形成至少一线路增层结构，且该线路增层结构中形成有多条导电盲孔以电性连接到该线路层，并在该线路增层结构表面形成有连接垫。
12.如权利要求11所述的半导体元件埋入承载板的叠接结构，其特征在于，该半导体元件埋入承载板的叠接结构还包括在该线路增层结构表面具有一防焊层，且该防焊层表面位于该叠接结构边缘处具有至少一个开口，以显露该线路增层结构表面的线路层作为与其它导电元件导接的电性连接垫。
13.如权利要求12所述的半导体元件埋入承载板的叠接结构，其特征在于，该线路增层结构包括介电层、叠置在该介电层上的线路层以及形成于该介电层中的导电盲孔。
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