Nothing Special   »   [go: up one dir, main page]

WO2020255259A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2020255259A1
WO2020255259A1 PCT/JP2019/024117 JP2019024117W WO2020255259A1 WO 2020255259 A1 WO2020255259 A1 WO 2020255259A1 JP 2019024117 W JP2019024117 W JP 2019024117W WO 2020255259 A1 WO2020255259 A1 WO 2020255259A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
semiconductor device
diamond
layer
nitride semiconductor
Prior art date
Application number
PCT/JP2019/024117
Other languages
English (en)
French (fr)
Inventor
晃治 吉嗣
恵右 仲村
柳生　栄治
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to US17/601,931 priority Critical patent/US20220148941A1/en
Priority to DE112019007477.6T priority patent/DE112019007477T5/de
Priority to JP2021528503A priority patent/JP7217808B2/ja
Priority to PCT/JP2019/024117 priority patent/WO2020255259A1/ja
Priority to CN201980097305.XA priority patent/CN113939918A/zh
Publication of WO2020255259A1 publication Critical patent/WO2020255259A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02376—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • a field effect transistor manufactured from a nitride semiconductor has been used as a semiconductor device that operates in a high output and high frequency region.
  • a problem that the characteristics or reliability of the device deteriorates due to the temperature inside the semiconductor device rising during high output operation.
  • Diamond which boasts the highest thermal conductivity of all solid materials, is the best material for heat dissipation.
  • diamond is filled in a via provided in a part of the substrate of the semiconductor device.
  • the heat generated in the semiconductor device can be released in the thickness direction (see, for example, Patent Document 1).
  • a semiconductor device that is expected to have a higher heat dissipation effect by making the entire substrate of the semiconductor device into diamond, the heat generated in the semiconductor device can be efficiently dissipated (for example, Non-Patent Document 1 reference).
  • the semiconductor device of the present invention includes a diamond substrate having a recess formed on the upper surface, a nitride semiconductor layer formed inside the recess on the upper surface of the diamond substrate, and an electrode formed on the nitride semiconductor layer.
  • the nitride semiconductor layer and the electrode form an electric field effect transistor
  • the electrode includes a source electrode
  • a source via hole is formed in the diamond substrate to expose the source electrode by penetrating the diamond substrate in the thickness direction.
  • a via metal covering the inner wall of the diamond substrate and the lower surface of the diamond substrate is further provided.
  • a nitride semiconductor layer that operates as an active layer of a field effect transistor is formed inside a recess of a diamond substrate. Since the diamond substrate is adjacent to the side and the lower side of the nitride semiconductor layer, the heat generated in the nitride semiconductor layer can be dissipated to the side and lower diamond substrates, and has high heat dissipation performance.
  • FIG. It is a top view of the semiconductor device of Embodiment 1. It is sectional drawing of the semiconductor device along the line AA'in FIG. It is sectional drawing of the semiconductor device along the line BB'of FIG. It is sectional drawing of the semiconductor device along the CC'line of FIG. It is sectional drawing of the semiconductor device of Embodiment 2. It is sectional drawing of the semiconductor device of Embodiment 3. It is a top view of the semiconductor device of Embodiment 4. It is a top view of the semiconductor device along the AA'line of FIG. It is a top view of the semiconductor device along the line BB'of FIG. It is a top view of the semiconductor device along the CC'line of FIG.
  • FIG. 1 is a cross-sectional view of the semiconductor device 1001 of the first embodiment.
  • FIG. 2 is a top view of the semiconductor device 1001.
  • FIG. 3 is a cross-sectional view of the semiconductor device 1001 along the line AA'of FIG.
  • FIG. 4 is a cross-sectional view of the semiconductor device 1001 along the line BB'of FIG.
  • FIG. 5 is a cross-sectional view of the semiconductor device 1001 along the CC'line of FIG.
  • the dimensions of each part of the semiconductor device 1001 are drawn differently from those in FIG. 4, but FIG. 1 is a cross-sectional view of the semiconductor device 1001 passing through the source electrode 101 and the drain electrode 102, as in FIG.
  • the semiconductor device 1001 includes a diamond substrate 23, epitaxial semiconductor layers 2 and 3, source electrode 101, drain electrode 102, gate electrode 106, surface protective film 105, source pad 107, drain pad 108, source via hole 501, and source via metal 502. To be equipped.
  • the diamond substrate 23 is made of diamond and has an upper surface 109 and a lower surface 503.
  • the diamond substrate 23 has a convex portion 16 on the upper surface 109 side.
  • the portion shown as the bonding interface 27 between the diamond substrate 23 and the epitaxial semiconductor layer 2 is the bottom surface of the recess 17 formed between the two convex portions 16.
  • the portion protruding from the bottom surface of the recess 17 toward the top surface 109 is the convex portion 16.
  • the concave portion 17 and the convex portion 16 are adjacent to each other.
  • the recess 17 on the upper surface 109 may have a striped structure extending in the front-back direction of the paper surface of FIG. 1, a dot structure, a hole structure, or a pillar structure.
  • the epitaxial semiconductor layers 2 and 3 are laminated in this order inside the recess 17 of the diamond substrate 23. Although two epitaxial semiconductor layers are described here, a single epitaxial semiconductor layer may be formed inside the recess 17, three or more layers may be formed, or a superlattice may be formed. A laminated structure of tens of angstrom-level fine epitaxial semiconductor layers such as a structure or an interface transition layer may be formed.
  • a GaN or AlN-based material (hereinafter, referred to as a nitride-based semiconductor material) is used.
  • diamond, graphene, Si, Ge, GaAs, SiC, InP, ZnO, ZnSe, Ga 2 O 3 , or the like may be used for the epitaxial semiconductor layers 2 and 3, or three or more elements such as IGZO or the like may be used.
  • Compound semiconductors may be used.
  • the semiconductor device 1001 includes a plurality of element regions 201 on which semiconductor elements are formed, and an inter-element separation region 202 located between two adjacent element regions 201 in a plan view.
  • the convex portion 16 of the diamond substrate 23 is located in the inter-element separation region 202.
  • a field effect transistor is formed as a semiconductor element in the element region 201.
  • the field effect transistor is, for example, a metal-insulator-semiconductor (MIS) type field effect transistor or a metal-oxide-semiconductor (MOS) type field effect transistor.
  • MIS metal-insulator-semiconductor
  • MOS metal-oxide-semiconductor
  • Hetero Junction type field effect transistor thin-film transistor (TFT), or high electron mobility transistor (HEMT), and other horizontal semiconductor devices.
  • the HEMT device will be described as an example of a field effect transistor.
  • the upper surface 401 of the epitaxial semiconductor layer 3 is located on the same plane as the upper surface 109 of the convex portion 16 of the diamond substrate 23.
  • a source electrode 101, a drain electrode 102, and a gate electrode 106 are partially formed on the upper surface 401 of the epitaxial semiconductor layer 3.
  • the HEMT device is composed of these electrodes and the epitaxial semiconductor layers 2 and 3.
  • the surface protective film 105 partially covers not only the upper surface 401 of the epitaxial semiconductor layer 3 but also the upper surface 109 of the convex portion 16.
  • the gate electrode 106 may have any shape that suits the purpose of this embodiment.
  • a field plate electrode may be formed on the upper surface of the gate electrode 106.
  • the field plate electrode may have any structure such as a source field plate or a gate field plate.
  • the HEMT device may further include a source pad 107 and a drain pad 108.
  • the source pad 107 partially covers the upper surface of the source electrode 101.
  • the drain pad 108 partially covers the upper surface of the drain electrode 102.
  • At least one layer of the surface protective film 105 is formed on the upper surface 401 of the epitaxial semiconductor layer 3 in the region where the source electrode 101, the drain electrode 102, and the gate electrode 106 are not formed.
  • the surface protective film 105 has functions such as electric field control, surface potential control, surface level inactivation, water resistance, and moisture resistance.
  • the gate electrode 106 may or may not cover a part of the surface protective film 105.
  • a source via hole 501 that penetrates the diamond substrate 23 is formed from the lower surface 503 to the upper surface 109.
  • the source via hole 501 has a tapered shape in which the inner diameter decreases from the lower surface 503 to the upper surface 109, but it may have an inverted tapered shape or a shape having no taper.
  • the lower surface 503 of the diamond substrate 23 is covered with the source via metal 502. As shown in FIG. 1, the source via metal 502 covers the inner wall of the source via hole 501 and contacts the source electrode 101 and the diamond substrate 23 to form an interface.
  • the semiconductor device 1001 comprises a diamond substrate 23, epitaxial semiconductor layers 2 and 3 which are nitride semiconductor layers, and source electrodes 101, drain electrodes 102, and gate electrodes 106 which are electrodes formed on the nitride semiconductor layer. Be prepared. A recess 17 is formed on the upper surface 109 of the diamond substrate 23, and a nitride semiconductor layer is formed inside the recess 17. A source electrode 101, a drain electrode 102, and a gate electrode 106 are formed on the nitride semiconductor layer, and these electrodes and the nitride semiconductor layer form a field effect transistor.
  • the nitride semiconductor layer corresponds to at least one of the epitaxial semiconductor layers 2 and 3.
  • diamond having high thermal conductivity is formed in contact with the side surface in addition to the lower surface of the nitride semiconductor layer. Therefore, when a semiconductor device including the nitride semiconductor layer becomes a heat source due to the formation of an element structure or the like on the upper surface of the nitride semiconductor layer, high heat dissipation performance is exhibited laterally in addition to the lower part of the semiconductor device. Can be done. Therefore, the temperature rise of the semiconductor device can be significantly suppressed. Since the epitaxial semiconductor layer 2 and the diamond substrate 23 are in direct contact with each other to form the bonding interface 27, the thermal resistance at the bonding interface 27 is small. Therefore, heat can be efficiently dissipated from the epitaxial semiconductor layer 2 to the diamond substrate 23 below.
  • the diamond substrate 23 is formed with a source via hole 501 that penetrates the diamond substrate 23 in the thickness direction and exposes the source electrode 101.
  • the semiconductor device 1001 further includes a source via metal 502 that covers the inner wall of the source via hole 501 and the lower surface of the diamond substrate 23.
  • via holes and via metals are factors that reduce heat dissipation, and heat transport characteristics are in a trade-off relationship with high frequency characteristics.
  • the source via hole 501 is adjacent to the diamond substrate 23 via the source via metal 502. Therefore, the trade-off between the heat transport characteristics and the high frequency characteristics can be overcome, and high high frequency characteristics and high heat transport characteristics can be obtained at the same time.
  • the concave portion 17 of the diamond substrate 23 is surrounded by the convex portion 16 in a plan view.
  • the convex portion 16 is a portion of the diamond substrate 23 that protrudes from the bottom surface of the concave portion 17 in the height direction of the concave portion 17.
  • the upper surface 109 of the diamond substrate 23 and the upper surface 401 of the epitaxial semiconductor layer 3 constituting the nitride semiconductor layer are located on the same plane. According to such a configuration, since the side of the nitride semiconductor layer can be covered with the diamond substrate 23 without leakage, the heat dissipation performance of the heat generated in the nitride semiconductor layer in the side surface direction of the recess 17 is improved.
  • the fabrication of a HEMT device usually requires an inter-element separation step.
  • a method of physically eliminating the two-dimensional electron gas as a carrier by a dry etching process or an epitaxial semiconductor crystal in a region corresponding to the device separation region is physically implanted by a selective ion implantation process.
  • a method of destroying the target is adopted.
  • the semiconductor device 1001 when the diamond substrate 23 has a higher electrical resistivity than the nitride semiconductor layer, that is, has an electrical insulating property, the convex portion 16 of the diamond substrate 23 exerts the function of separating the elements. Therefore, the complicated inter-element separation process can be simplified.
  • FIG. 6 is a cross-sectional view of the semiconductor device 1002 of the second embodiment.
  • the semiconductor device 1002 includes an intervening layer 19 in addition to the configuration of the semiconductor device 1001 of the first embodiment, and the configurations other than the intervening layer 19 are the same as those of the semiconductor device 1001.
  • the intervening layer 19 is formed so as to cover the upper surface 109 of the convex portion 16 of the diamond substrate 23 and the inner wall of the concave portion 17.
  • the diamond substrate 23 forms a bonding interface 26 by directly contacting the intervening layer 19. Further, the epitaxial semiconductor layer 2 forms a bonding interface 22 by directly contacting the intervening layer 19.
  • the material of the interposition layer 19 is generally an amorphous material such as amorphous Si or Si nitride, but it may be a crystalline material having order and excellent heat transport characteristics.
  • diamond nanoparticles called diamond seeds may be used as the material of the intervening layer 19.
  • the thickness of the intervening layer 19 is preferably 50 nm or less, for example.
  • the semiconductor device 1002 of the second embodiment includes an intervening layer 19 between the diamond substrate 23 and the epitaxial semiconductor layer 2 which is a nitride semiconductor layer. Therefore, according to the semiconductor device 1002, in addition to the effect of the first embodiment, film peeling or chipping or cracks or the like may occur between the diamond substrate 23 and the epitaxial semiconductor layer 2. It can be suppressed and the adhesion of the joint can be improved.
  • the intervening layer 19 is formed on the inner wall of the recess 17 of the diamond substrate 23.
  • the epitaxial semiconductor layers 2 and 3 are formed inside the recess 17 of the diamond substrate 23 via the intervening layer 19. According to such a configuration, when the epitaxial semiconductor layers 2 and 3 are formed and then the diamond layer covering them is formed, the adhesion between the epitaxial semiconductor layers 2 and 3 and the diamond layer is enhanced, and the epitaxial semiconductor layer 2 is formed. , 3 defects or damages can be suppressed.
  • FIG. 7 is a cross-sectional view of the semiconductor device 1003 of the third embodiment.
  • the source via hole 501 is filled with the source via filler 504. That is, the semiconductor device 1003 includes the source via filler 504 in addition to the configuration of the semiconductor device 1002 of the second embodiment, and the configurations other than the source via filler 504 are the same as those of the semiconductor device 1002.
  • the material of the source via filler 504 has high thermal conductivity, and for example, diamond, diamond-like carbon, graphite, etc. are desirable. Further, the material of the source via filler 504 is not limited to the inorganic material but may be an organic material as long as it has a high thermal conductivity, or may be a mixed material of the inorganic and organic materials. ..
  • the source via filler 504 is filled in the source via hole 501.
  • the source via filler 504 may form the same plane as the lower surface 503 of the diamond substrate 23, or may form the same plane as the source via metal 502 formed on the lower surface 503.
  • the source via filler 504 is formed inside the source via hole 501.
  • the source via filler 504 is preferably diamond. According to such a configuration, the source via metal 502 comes into contact with the diamond of the source via filler 504 in addition to the diamond substrate 23. Therefore, according to the semiconductor device 1003, high heat dissipation can be obtained.
  • a microwave monolithic integrated circuit (MMIC) used in a microwave communication system, a millimeter wave communication system, or the like is composed of a HEMT device.
  • the HEMT device used for the high output power amplifier of the MMIC employs a multi-finger HEMT in which a plurality of units HEMT are electrically connected in parallel.
  • the heat generation of each unit HEMT connected in parallel with each other is a non-negligible amount.
  • FIG. 8 is a top view of the semiconductor device 1004 according to the fourth embodiment.
  • FIG. 9 is a cross-sectional view of the semiconductor device 1004 along the line AA'of FIG.
  • FIG. 10 is a cross-sectional view of the semiconductor device 1004 along the line BB'of FIG.
  • FIG. 11 is a cross-sectional view of the semiconductor device 1004 along the CC'line of FIG.
  • a multi-finger field-effect transistor in which a plurality of field-effect transistors are electrically connected in parallel is formed in the element region 201.
  • the unit field effect transistors connected in parallel may be, for example, a MIS type, a MOS type, or a HEMT device.
  • a multi-finger type HEMT is shown as an example.
  • the semiconductor device 1004 includes a diamond substrate 23, epitaxial semiconductor layers 2 and 3, source electrode 101, drain electrode 102, gate electrode 106, surface protective film 105, first source pad 1071, second source pad 1072, drain pad 108, and source.
  • a via hole 501 and a source via metal 502 are provided.
  • the diamond substrate 23 is provided with a convex portion 16 on the upper surface 109 side, and the epitaxial semiconductor layers 2 and 3 are formed inside the concave portion 17.
  • a plurality of source electrodes 101, drain electrodes 102, and gate electrodes 106 are partially formed on the upper surface 401 of the epitaxial semiconductor layer 3.
  • a unit HEMT device is composed of one source electrode 101, a drain electrode 102, a gate electrode 106, and epitaxial semiconductor layers 2 and 3.
  • the unit HEMT device may further include a first source pad 1071 and a drain pad 108.
  • the first source pad 1071 partially covers the upper surface of the source electrode 101.
  • the drain pad 108 partially covers the upper surface of the drain electrode 102.
  • a plurality of unit HEMT devices are formed in the element region 201 of the semiconductor device 1004, and these plurality of unit HEMT devices are electrically connected in parallel to form a multi-finger type HEMT device.
  • the first source pads 1071 are connected to each other via the source air bridge 602 and are connected to the second source pad 1072.
  • the second source pad 1072 is formed on the upper surface 109 of the diamond substrate 23.
  • a source via hole 501 penetrating the diamond substrate 23 is formed from the lower surface 503 to the upper surface 109.
  • each drain electrode 102 is connected by a drain pad 108.
  • each gate electrode 106 is connected by a gate pad 601.
  • the source air bridge 602 is a source wiring having a pier structure that connects two source electrodes 101 in a hollow manner. However, like the drain pad 108 or the gate pad 601 etc., the source wiring may also be formed on the surface of the device. According to the source air bridge 602, since the interlayer insulator becomes air, the influence of parasitic capacitance can be eliminated.
  • the source air bridge 602 is realized using a plating wiring process.
  • the gate electrode 106 may have any shape that suits the purpose of the present embodiment. Further, a field plate electrode may be formed on the upper surface of the gate electrode 106. Further, the number of parallel connection of the unit HEMT device in the multi-finger type HEMT is not limited.
  • FIG. 10 shows a configuration in which the diamond substrate 23 and the epitaxial semiconductor layer 3 are in direct contact with each other.
  • the interposition layer 19 may be provided between the epitaxial semiconductor layer 2 and the diamond substrate 23. Thereby, it is possible to obtain the same effect as that of the second embodiment.
  • the diamond substrate 23 which is a high thermal conductivity material, is adjacent to the side of the epitaxial semiconductor layers 2 and 3 which is the active region of the multi-finger field effect transistor in a plan view. Therefore, the heat generated from the epitaxial semiconductor layers 2 and 3 can be efficiently dissipated. Other than that, the same effect as that of the first embodiment is obtained.
  • the top view of the semiconductor device of the fifth embodiment is the same as the top view of the semiconductor device 1004 of the fourth embodiment shown in FIG.
  • FIG. 12 is a cross-sectional view of the semiconductor device 1005 corresponding to the cross section along the line BB'of FIG.
  • the semiconductor device 1004 of the fourth embodiment has one concave portion 17 in the element region 201 and one convex portion 16 in the inter-element separation region 202 for one multi-finger type HEMT.
  • the semiconductor device 1005 has a configuration in which a plurality of concave portions 17 are provided in the element region 201, and a convex portion 16 is also provided between two adjacent concave portions 17. Further, the convex portion 16 of the diamond substrate 23 in the element region 201 is located directly below the source electrode 101 or the drain electrode 102.
  • a convex portion 16 is formed directly below the drain electrode 102.
  • the configuration of the semiconductor device 1005 other than the convex portion 16 is the same as that of the semiconductor device 1004.
  • a plurality of recesses 17 are formed on the upper surface 109 of the diamond substrate 23.
  • the source electrode 101 or the drain electrode 102 is located on the convex portion 16 between the two adjacent concave portions 17.
  • the convex portions 16 of the diamond substrate 23 surround the epitaxial semiconductor layers 2 and 3 which are the active layers of the multi-finger type HEMT at a short distance. Therefore, the heat generated in the epitaxial semiconductor layers 2 and 3 can be efficiently dissipated to the diamond substrate 23.
  • FIG. 13 is a flowchart illustrating the manufacturing method of the semiconductor device 1006 of the sixth embodiment.
  • 14 to 33 are cross-sectional views for explaining a method of manufacturing the semiconductor device 1006.
  • the semiconductor device 1006 whose cross-sectional view is shown in FIG. 33 has a semiconductor device according to the first to fifth embodiment in that a nitride semiconductor layer is formed inside a recess of a diamond substrate and has a source via hole and a source via metal. It is common with 1001-1005. Therefore, the manufacturing method of the semiconductor device 1006 will be described below, which corresponds to the first manufacturing method of the semiconductor device 1001-1005 of the first-5th embodiment.
  • a GaN-on-Si substrate is prepared as a starting substrate for manufacturing and processing (step S301).
  • the GaN-on-Si substrate is a substrate in which a GaN layer 52 and an AlGaN layer 53 are sequentially laminated on the upper surface of a Si substrate 1 which is a semiconductor substrate.
  • the GaN layer 52 corresponds to the epitaxial semiconductor layer 2 of the 1-5 embodiment
  • the AlGaN layer 53 corresponds to the epitaxial semiconductor layer 3 of the 1-5 embodiment.
  • a substrate in which GaN is heteroepitaxially grown on different substrate materials such as a GaN-on-sapphire substrate or a GaN-on-SiC substrate, may be used as a starting substrate.
  • the support substrate 9 is attached to the surface 7 of the AlGaN layer 53 (step S302).
  • the surface 7 is the first main surface of the AlGaN layer 53 opposite to the Si substrate 1.
  • the support substrate 9 for example, a Si substrate, a sapphire substrate, a quartz substrate, or the like is used.
  • the surface 7 of the AlGaN layer 53 be flattened in advance so that the arithmetic mean roughness (Ra) is 30 nm or less. This also applies to the support substrate 9.
  • the method of attaching the support substrate 9 to the surface 7 of the AlGaN layer 53 may be, for example, a bonding method such as a hydrophilic bonding method, a pressure bonding method, or a plasma activated bonding method, or an bonding method using an inorganic adhesive material or the like. It may be. Further, an arbitrary interlayer film may be provided on the bonding surface between the support substrate 9 and the AlGaN layer 53. As the material of the interlayer film, a material generally used as a surface protective film that does not contaminate the semiconductor surface, such as a Si nitride or alumina film, is desirable.
  • a material that contaminates the semiconductor surface may be used as the interlayer film. In this way, a composite substrate in which the support substrate 9 and the surface 7 of the AlGaN layer 53 are bonded is produced.
  • a hard mask 12 is formed on the surface 11 of the Si substrate 1 opposite to the GaN layer 52 (step S303). It is desirable that the hard mask 12 is a material that is resistant to dry etching and has an etching selectivity with respect to Si or GaN.
  • the material of the hard mask 12 may be, for example, Si nitride, an alumina film, Si dioxide, or the like.
  • the method for forming the hard mask 12 is, for example, a physical vapor deposition (PVD) method such as a sputtering method or a thin film deposition method, a reduced pressure chemical vapor deposition method, a plasma-assisted chemical vapor deposition method, or an atomic layer deposition.
  • PVD physical vapor deposition
  • the hard mask 12 may be formed not only in one layer but also in two or more layers depending on the respective selection ratios in the steps of forming the through groove 44 after step S304.
  • a resist pattern for forming the through groove 44 is formed on the hard mask 12 (step S304).
  • the resist pattern must be formed so as to surround all four sides of the formation region of the element region 201 in a plan view.
  • a method for forming a resist pattern for example, a photolithography technique is used.
  • the hard mask 12 is exposed to the external environment in the region corresponding to the opening of the resist pattern and is protected by the resist pattern in the other regions.
  • the region of the hard mask 12 corresponding to the opening of the resist pattern exposed to the external environment is removed by developing the resist.
  • a method for removing the hard mask 12 for example, wet etching by immersion in a chemical solution or dry etching is selected.
  • a method that can increase the etching selection ratio is desirable.
  • the opening of the hard mask 12 thus formed is designated as the opening region 14.
  • the surface 11 of the Si substrate 1 is exposed to the external environment from the opening region 14 of the hard mask 12. After that, the resist pattern is peeled off from the hard mask 12, so that the hard mask 12 is exposed to the external environment.
  • the Si substrate 1, the GaN layer 52, and the AlGaN layer 53 immediately below the opening region 14 of the hard mask 12 are removed (step S305).
  • the Si substrate 1 immediately below the opening region 14 exposed to the external environment is removed.
  • the thickness of the Si substrate 1 removed here is, for example, several hundred ⁇ m.
  • the GaN layer 52 directly below the opening region 14 is exposed to the external environment and removed.
  • the thickness of the GaN layer 52 removed here is, for example, several ⁇ m or more and several tens of ⁇ m or less.
  • the AlGaN layer 53 directly below the opening region 14 is exposed to the external environment and removed.
  • the thickness of the AlGaN layer 53 removed here is, for example, about several tens of nm.
  • the selective etching of the GaN layer 52 and the AlGaN layer 53 may be processed in the same process or may be processed in separate steps. What is important is that only the portion directly below the opening region 14 is selectively etched.
  • step S305 the portion of the hard mask 12 other than the opening region 14 is not allowed to be completely removed.
  • the through groove 44 is formed by removing the portion immediately below the opening region 14 of the Si substrate 1, the GaN layer 52, and the AlGaN layer 53.
  • the through groove 44 penetrates the Si substrate 1, the GaN layer 52, and the AlGaN layer 53 in the thickness direction.
  • the through groove 44 provides a characteristic structure of the semiconductor device 1001-1005 of the 1-5 embodiment, that is, a structure in which a nitride semiconductor layer is formed in a recess of a diamond substrate. Further, the through groove 44 releases the stress, and it is possible to suppress the occurrence of cracks or cracks in the GaN layer 52 or the AlGaN layer 53 in the removal step of the Si substrate 1.
  • the hard mask 12 is removed from the surface 11 of the Si substrate 1 (step S306).
  • the AlGaN layer 53, the GaN layer 52, and the Si substrate 1 are present on the side surface of the through groove 44. Therefore, in order to suppress the progress of etching in the side surface direction of the through groove 44, it is desirable that the hard mask 12 be removed by dry etching having anisotropy in the direction of progress of etching. By removing the hard mask 12, the island-shaped Si substrate 1 is exposed to the external environment.
  • step S307 all the Si substrate 1 is removed.
  • the GaN layer 52 is exposed to the external environment.
  • the surface 18 of the GaN layer 52 may be flattened by chemical mechanical polishing (CMP), mechanical grinding, or other flattening treatment.
  • CMP chemical mechanical polishing
  • the surface 18 is a main surface opposite to the first main surface of the nitride semiconductor layer.
  • an intervening layer 19 is formed on the surface 18 of the GaN layer 52 and the inner wall of the through groove 44 (step S308).
  • this step is omitted.
  • the intervening layer 19 is formed for the purpose of improving the adhesion between the diamond substrate and the GaN layer 52 and protecting the GaN layer 52 or the AlGaN layer 53 when the diamond substrate is grown or bonded in the later step S314.
  • Amorphous materials such as amorphous Si or Si nitride are generally used for the interposition layer 19, and for example, diamond nanoparticles having excellent thermal conductivity, diamond-like carbon, graphene, graphite, or the like is used. You may. Further, the intervening layer 19 must be formed so as to cover the inner wall of the through groove 44. At this time, the surface 20 of the interposition layer 19 may be flattened by, for example, a flattening treatment such as CMP or mechanical grinding.
  • a mask 21 is formed on the surface 20 of the intervening layer 19 (step S309). Then, the opening region 25 of the mask 21 is formed in a part of the through groove 44 and the region of the GaN layer 52 adjacent to the through groove 44 (step S310). Step S309 and step S310 are steps for partially removing the intervening layer 19.
  • etching the technique of forming some layer on the entire surface in advance and then forming a mask to partially open and remove it is called etching.
  • lift-off a technique in which a mask is formed first to protect the layer from being partially formed and the layer is partially removed at the same timing as the mask removal. Either step may be selected for all partial formation and partial removal of the intervening layer 19 and the like described here.
  • the intervening layer 19 immediately below the opening region 25 of the mask 21 is removed (step S311).
  • the method of removing the intervening layer 19 strongly depends on the material of the intervening layer 19.
  • the intervening layer 19 is diamond-like carbon
  • the intervening layer 19 can be removed by utilizing ion etching technology or plasma.
  • the via metal 24 is formed using the mask 21 (step S312). It is desirable that the material of the via metal 24 is a material having a small Schottky barrier with respect to the GaN layer 52 and easily forming an ohmic. For example, in the case of HEMT in which electrons travel as a channel, Ti / Al or the like is a typical material of via metal 24. By using the via metal 24 as a material that easily forms ohmic contact, the effect of lowering the ohmic resistance of the source and drain electrodes can be expected.
  • the via metal 24 is formed, for example, by a vapor deposition method, a sputtering method, or a coating method.
  • the mask 21 and the via metal 24 formed on the mask 21 are removed by lift-off (step S313).
  • the via metal 24 is formed only inside the through groove 44. If the lift-off residue is large, additional ultrasonic cleaning may be performed.
  • the via metal 24 that remains without being removed in this step corresponds to the source via metal 502 of the first to fifth embodiments.
  • the via metal 24 is also referred to as a first metal.
  • step S314) diamond is selectively grown directly above the intervening layer 19 to form the diamond substrate 28 (step S314).
  • a diamond substrate 28 is formed on the upper surface of the GaN layer 52 and the surface of the support substrate 9 forming the bottom surface of the through groove 44 via the intervening layer 19.
  • the upper surface of the GaN layer 52 is a second main surface which is a main surface opposite to the first main surface of the nitride semiconductor layer.
  • the diamond may be single crystal or polycrystalline. However, since the heat transport property of diamond is better as it is a single crystal having a long-range order, it is desirable that the crystal grains of diamond are large and have high crystallinity.
  • the diamond substrate 28 corresponds to the diamond substrate 23 of Embodiment 1-5. Further, since the diamond substrate 28 is not formed directly above the via metal 24, the groove 29 is formed. This groove 29 corresponds to the source via hole 501 of Embodiment 1-5.
  • Diamond substrate 28 may be formed by techniques such high-temperature high-pressure synthesis method, using a vapor phase growth such as CH 4 -H 2 microwave CVD method using a -O 2 based gas or hot filament CVD It is good to be formed. These CVD methods are suitable for selective growth because diamond can only grow on the surface-compatible intervening layer 19. However, in the case of vapor phase growth, the film must be sufficiently thickened to be self-supporting. On the other hand, when the method of joining the self-supporting diamond substrate to the interposition layer 19 is used, the self-supporting substrate that fits the through groove 44 must be processed. In this way, a structure in which the GaN layer 52 and the AlGaN layer 53 are formed in the recesses on the upper surface of the diamond substrate 28 can be obtained.
  • a vapor phase growth such as CH 4 -H 2 microwave CVD method using a -O 2 based gas or hot filament CVD
  • the surface 30 of the diamond substrate 28 is flattened (step S315).
  • the method for flattening the surface 30 of the diamond substrate 28 may be mechanical polishing or chemical polishing.
  • the support substrate 9 is released from the surface 7 of the AlGaN layer 53 (step S316).
  • a wet etching method using a chemical solution is desirable.
  • the surface 7 of the AlGaN layer 53 is exposed to the environment by being released from the support substrate 9.
  • a device process such as electrode formation is performed on the surface 7 of the AlGaN layer 53 to create a field effect transistor (FET) (step S317).
  • FET field effect transistor
  • the source electrode 33 and the drain electrode 34 are partially formed on the surface 7 of the AlGaN layer 53.
  • a surface protective film 35 covering the AlGaN layer 53, the intervening layer 19, the via metal 24, the source electrode 33, and the drain electrode 34 is formed.
  • the surface protective film 35 between the source electrode 33 and the drain electrode 34 is removed, and the gate electrode 39 is formed in the region from which the surface protective film 35 has been removed.
  • the gate electrode 39 corresponds to the gate electrode 106 of the first to fifth embodiments.
  • the surface protective film 35 on the via metal 24 and the source electrode 33 is removed, and the source pad 40 is formed on the via metal 24.
  • the air bridge 41 that connects the source pad 40 and the source electrode 33 is formed.
  • the source electrode 33 and the via metal 24 come into electrical contact with each other.
  • a via-filled metal 42 which is a second metal, is formed on the surface 30 of the diamond substrate 28 and the inner wall of the groove 29 (step S318).
  • the via-filled metal 42 corresponds to the source via metal 502 of Embodiment 1-5. In this way, the semiconductor device 1006 is formed.
  • the Si substrate 1 and the nitride semiconductor layer are formed before the Si substrate 1 is completely removed from the starting substrate.
  • a through groove 44 is formed through the above. Therefore, when the Si substrate 1 is removed, stress release due to lattice mismatch of dissimilar materials is dispersed in the through groove 44, and cracks or cracks are suppressed from entering the inside of the AlGaN layer 53 or the GaN layer 52. can do. Further, since the via metal 24 is formed in advance before forming the electrode or the diamond substrate 28, the ohmic resistance can be dramatically reduced and the device characteristics are improved.
  • the diamond substrate 28 having high electrical insulation is filled inside the through groove 44. Therefore, the filled diamond has a function of separating the elements. This makes it possible to simplify the inter-element separation step in the device process. Specifically, if, for example, a selective ion implantation process is adopted in the inter-element separation step, the process can be omitted. Further, by omitting the selective ion implantation process, the degree of freedom in the process is improved, for example, the high temperature thermal history is permitted.
  • FIG. 34 is a flowchart illustrating a second manufacturing method of the semiconductor device 1001-1005. Hereinafter, a second manufacturing method of the semiconductor device 1001-1005 will be described along with the flow of FIG. 34.
  • a diamond self-supporting substrate 51 is prepared as a starting substrate (step S401).
  • the diamond self-supporting substrate 51 has high electrical insulation.
  • the surface of the diamond self-supporting substrate 51 may be flattened by a flattening treatment such as CMP or mechanical grinding.
  • a hard mask 63 is formed on the surface of the diamond self-supporting substrate 51 (step S402). It is desirable that the hard mask 63 is a material that is resistant to dry etching and has an etching selectivity with respect to diamond.
  • the material of the hard mask 63 may be, for example, Si nitride, an alumina film, Si dioxide, or the like.
  • the method for forming the hard mask 63 may be, for example, a PVD method or a CVD method. Further, the hard mask 63 may be formed not only in one layer but also in two or more layers.
  • a resist pattern 54 is formed on the hard mask 63 (step S403).
  • the resist pattern 54 is for forming a recess in the diamond self-supporting substrate 51, and must be formed so as to surround all four sides of the region to be the element region 201 in a plan view.
  • a method for forming the resist pattern 54 for example, a photolithography technique is used.
  • the hard mask 63 is exposed to the external environment in the region corresponding to the opening of the resist pattern 54 and is protected by the resist pattern 54 in the other regions.
  • the region of the hard mask 63 corresponding to the opening of the resist pattern 54 exposed to the external environment is removed by developing the resist.
  • a method for removing the hard mask 63 for example, wet etching by immersion in a chemical solution or dry etching is used.
  • the surface of the diamond self-supporting substrate 51 is exposed to the external environment from the opening region of the hard mask 63.
  • the diamond self-supporting substrate 51 located directly below the opening region of the hard mask 63 is partially removed in the film thickness direction, and thus a recess 17 is formed on the upper surface of the diamond self-supporting substrate 51.
  • Step S404 the side wall of the recess 17 is tapered in FIG. 40, it does not have to be tapered.
  • the method for removing the diamond free-standing substrate may be any method suitable for the purpose of the present embodiment.
  • the amount of the diamond self-supporting substrate 51 removed must be appropriately controlled to a film thickness that matches the dimensions of the semiconductor device to be manufactured. Therefore, in this step, it is not assumed that the entire film thickness of the diamond self-supporting substrate 51 is removed.
  • step S404 the bottom surface of the recess 17 which is the etching surface of the diamond self-supporting substrate 51 is exposed to the external environment.
  • the etched surface of the diamond self-supporting substrate may be flattened by, for example, a flattening treatment such as CMP or mechanical grinding.
  • the resist pattern 54 is peeled off from the hard mask 63, so that the hard mask 63 is exposed to the external environment.
  • an intervening layer 19 is formed on the inner wall of the recess 17 of the diamond self-supporting substrate 51 (step S405). This step is omitted when manufacturing a semiconductor device having no intervening layer 19, such as the semiconductor devices 1001, 1004, 1005 of the first, fourth, and fifth embodiments.
  • a nitride semiconductor layer is formed in the recess 17 of the diamond self-supporting substrate 51 via the intervening layer 19 (step S406).
  • FIG. 44 shows two nitride semiconductor layers 56 and 57.
  • the nitride semiconductor layers 56 and 57 correspond to the epitaxial semiconductor layers 2 and 3 of the first to fifth embodiments, respectively.
  • the method for forming the nitride semiconductor layer may be, for example, a metalorganic chemical vapor deposition (MOCVD) method, a molecular beam epitaxy (MBE) method, or the like.
  • MOCVD metalorganic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the nitride semiconductor layer may be formed by using a technique such as crystal growth of a nitride semiconductor on a graphene film reported by Shon et al. (JW Shon, J. Ohta, K. Ueno, A). Kobayashi, and H. Fujioka, "Semiconductor Properties of GaN films ground on multilayer graphene films by pulsed sputtering", Appl.P., 502.
  • the nitride semiconductor layer may be formed by any crystal growth method suitable for the object of the present embodiment.
  • the interposition layer alleviates the lattice mismatch between the diamond self-supporting substrate and the nitride semiconductor layer, and can alleviate the lattice mismatch to form a nitride semiconductor layer with few crystal defects.
  • nitride semiconductor layer is sufficient.
  • a first epitaxial semiconductor layer serving as an electron traveling layer and a second epitaxial semiconductor layer serving as a barrier layer are formed in order to form a 2DEG.
  • the thickness of the growing nitride semiconductor layer must be controlled and must be flush with the non-etched surface of the diamond self-supporting substrate 51.
  • the surface of the nitride semiconductor layer 57 is exposed to the external environment through the opening of the hard mask 63.
  • the surface of the nitride semiconductor layer 57 may be flattened by performing a flattening treatment such as CMP or mechanical grinding.
  • the hard mask 63 on the surface of the diamond self-supporting substrate 51 is removed.
  • the method for removing the hard mask 63 may be wet etching using a chemical solution or dry etching. When a chemical solution having chemical resistance to the nitride semiconductor layer is used, the hard mask 63 can be easily removed with less damage to the nitride semiconductor layer by wet etching.
  • the heights of the surface of the diamond self-supporting substrate 51 and the surface of the nitride semiconductor layer 57 are matched by using a technique such as mechanical polishing, etch back, dry etching, or CMP.
  • a device process such as formation of a source electrode 101, a drain electrode 102, a gate electrode 106, a source pad 107, and a surface protective film 105 is applied to the upper surface of the nitride semiconductor layer 57, and a field effect effect is applied.
  • a transistor is manufactured (step S407).
  • the configuration formed in this step constitutes a field effect transistor together with the nitride semiconductor layer.
  • a source via hole is formed on the unprocessed back surface of the diamond self-supporting substrate 51 (step S408).
  • the hard mask 58 is formed on the back surface of the diamond self-supporting substrate 51.
  • the resist pattern 59 is formed on the hard mask 58 by lithography.
  • the region of the hard mask 58 corresponding to the region where the source via hole is formed is opened.
  • the resist pattern 59 is removed.
  • the diamond self-supporting substrate 51 located at the opening of the hard mask 58 is removed by selective etching to form a source via hole 501.
  • the hard mask 58 is removed and the diamond self-supporting substrate 51 is washed.
  • the source via hole 501 penetrates the diamond free-standing substrate in the thickness direction in the region of the diamond free-standing substrate directly below the source pad formed in the device process of step S407.
  • the source via metal 502 is formed on the inner wall of the source via hole 501 and the back surface of the diamond self-supporting substrate 51 (step S409).
  • the method for forming the source via metal 502 may be any method such as a plating method, a vapor deposition method, or a sputtering method.
  • the semiconductor device shown in FIG. 55 is completed. This semiconductor device corresponds to the semiconductor device 1002 of the second embodiment.
  • a diamond self-supporting substrate is prepared, (b) a recess is formed on the upper surface of the diamond self-supporting substrate, and (c) a nitride semiconductor is formed inside the recess.
  • the layer is epitaxially grown to form (d) an electrode layer of a field effect transistor on the upper surface of the nitride semiconductor layer.
  • the nitride semiconductor layer is formed in the recess of the diamond self-supporting substrate, the diamond having high electrical insulation is adjacent to the nitride semiconductor layer in a plan view and plays a function of separating elements. Therefore, the element-to-element separation step in the device process is simplified.
  • each component may also be described, but these are one in all aspects. It is an example and is not limited to the one described in the present specification. Therefore, innumerable variants and equivalents for which examples are not shown are envisioned within the scope of the techniques disclosed herein. For example, when transforming, adding or omitting at least one component, or when extracting at least one component in at least one embodiment and combining it with the components of other embodiments. Shall be included. Further, as long as there is no contradiction, "one or more" components described as being provided in the above-described embodiment may be provided.
  • each component in the above-described embodiment is a conceptual unit, and one component is composed of a plurality of structures within the scope of the technology disclosed in the present specification. This includes the case where one component corresponds to a part of a structure, and the case where a plurality of components are provided in one structure.
  • each component in the above-described embodiment shall include a structure having another structure or shape as long as it exhibits the same function.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本発明は、高い放熱性能を有する半導体装置を提供することを目的とする。半導体装置（１００１）は、上面（１０９）に凹部（１７）が形成されたダイヤモンド基板（２３）と、ダイヤモンド基板（２３）の上面（１０９）の凹部（１７）の内部に形成された窒化物半導体層（２，３）と、窒化物半導体層（２，３）上に形成された電極（１０１，１０２，１０６）と、を備え、窒化物半導体層（２，３）と電極（１０１，１０２，１０６）が電界効果トランジスタを構成し、ダイヤモンド基板（２３）には、ダイヤモンド基板（２３）を厚み方向に貫通してソース電極（１０１）を露出するソースビアホール（５０１）が形成され、ソースビアホール（５０１）の内壁とダイヤモンド基板（２３）の下面を覆うビアメタル（５０２）をさらに備える。

Description

半導体装置およびその製造方法
　この発明は、半導体装置およびその製造方法に関する。
　従来、高出力かつ高周波領域で動作する半導体装置として、窒化物系半導体から作製される電界効果型トランジスタなどが用いられている。しかし、高出力動作中に半導体装置内部の温度が上昇することによって、装置の特性または信頼性が低下する現象が問題となっている。この半導体装置内部の温度上昇を抑制するためには、放熱性が高い材料または放熱性が高い構造を発熱部近傍に設けることが重要である。固体物質中で最も高い熱伝導率を誇るダイヤモンドは、放熱用材料に最適である。従来のダイヤモンド基板を用いる半導体装置では、半導体装置の基板の一部に設けられたビア内にダイヤモンドが充填される。そうすることによって、半導体装置内で生じた熱を厚さ方向に逃がすことができる（例えば、特許文献１を参照）。一方、より高い放熱効果が見込まれる半導体装置では、半導体装置の基板全体をダイヤモンドにすることで、半導体装置内で生じた熱を放散状に効率よく逃がすことができる（例えば、非特許文献１を参照）。
特許第６１７４１１３号公報
G. H. Jessen et al., "AlGaN/GaN HEMT on Diamond Technology Demonstration", in Proceedings of CSICS, IEEE, TX, pp.271-274 (2006)
　放熱効果を最大化するためには、発熱源近傍に熱伝導率の高い放熱用材料を配置して、熱を効率よく逃がすことが求められる。しかし、従来技術では、放熱用材料であるダイヤモンドが、基板の一部のビア内部、または、基板にのみ適用されており、また、主たる放熱方向は膜厚方向に制限されていた。放熱が膜厚方向に制限されている場合、半導体装置の活性領域で生じる温度上昇が十分に抑制されない恐れがある。本発明は、以上に記載されたような問題を解決するためになされたものであり、高い放熱性能を有する半導体装置を提供することを目的とするものである。
　本発明の半導体装置は、上面に凹部が形成されたダイヤモンド基板と、ダイヤモンド基板の上面の凹部の内部に形成された窒化物半導体層と、窒化物半導体層上に形成された電極と、を備え、窒化物半導体層と電極が電界効果トランジスタを構成し、電極は、ソース電極を含み、ダイヤモンド基板には、ダイヤモンド基板を厚み方向に貫通してソース電極を露出するソースビアホールが形成され、ソースビアホールの内壁とダイヤモンド基板の下面を覆うビアメタルをさらに備える。
　本発明の半導体装置によれば、ダイヤモンド基板の凹部の内部に、電界効果トランジスタの活性層として動作する窒化物半導体層が形成される。窒化物半導体層の側方と下方にダイヤモンド基板が隣接するため、窒化物半導体層で生じた熱を、側方と下方のダイヤモンド基板に放熱することが可能であり、高い放熱性能を有する。本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の上面図である。 図２のＡ－Ａ´線に沿った半導体装置の断面図である。 図２のＢ－Ｂ´線に沿った半導体装置の断面図である。 図２のＣ－Ｃ´線に沿った半導体装置の断面図である。 実施の形態２の半導体装置の断面図である。 実施の形態３の半導体装置の断面図である。 実施の形態４の半導体装置の上面図である。 図８のＡ－Ａ´線に沿った半導体装置の上面図である。 図８のＢ－Ｂ´線に沿った半導体装置の上面図である。 図８のＣ－Ｃ´線に沿った半導体装置の上面図である。 実施の形態５の半導体装置の断面図である。 半導体装置の第１の製造方法を示すフローチャートである。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第１の製造方法を示す断面図である。 半導体装置の第２の製造方法を示すフローチャートである。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。 半導体装置の第２の製造方法を示す断面図である。
　以下、添付される図面を参照しながら実施の形態について説明する。
　なお、図面は概略的に示されるものであり、説明の便宜のために、適宜、構成の省略または簡略化がなされる。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確ではなく、適宜変更され得る。また、断面図ではない平面図などの図面においても、実施の形態の内容の理解を助けるために、ハッチングが付される場合がある。
　また、以下に示される説明において、同様の構成要素には同じ符号を付して図示する。すなわち、同じ符号が付された２つの構成要素の名称と機能は同様である。従って、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」など、特定の位置と方向とを意味する用語が用いられる場合がある。しかし、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しない。
　また、以下に説明される複数の実施の形態間で、同様の構成要素には同じ符号を付して図示し、重複する構成要素の詳細な説明については、適宜省略する。
　＜Ａ．実施の形態１＞
　＜Ａ－１．構成＞
　以下、本実施の形態に関する半導体装置について説明する。図１は、実施の形態１の半導体装置１００１の断面図である。図２は、半導体装置１００１の上面図である。図３は、図２のＡ－Ａ´線に沿った半導体装置１００１の断面図である。図４は、図２のＢ－Ｂ´線に沿った半導体装置１００１の断面図である。図５は、図２のＣ－Ｃ´線に沿った半導体装置１００１の断面図である。図１では、半導体装置１００１の各部の寸法が図４と異なって描かれているが、図１は図４と同様、半導体装置１００１のソース電極１０１とドレイン電極１０２を通る断面図である。
　半導体装置１００１は、ダイヤモンド基板２３、エピタキシャル半導体層２，３、ソース電極１０１、ドレイン電極１０２、ゲート電極１０６、表面保護膜１０５、ソースパッド１０７、ドレインパッド１０８、ソースビアホール５０１、およびソースビアメタル５０２を備える。
　ダイヤモンド基板２３は、ダイヤモンドからなり、上面１０９と下面５０３とを有する。ダイヤモンド基板２３は、上面１０９側に凸部１６を有する。図１において、ダイヤモンド基板２３とエピタキシャル半導体層２の接合界面２７として示されている部分が、２つの凸部１６の間に形成される凹部１７の底面である。そして、凹部１７の底面から上面１０９の方向に突出した部分が凸部１６である。
　ダイヤモンド基板２３の平面視において、凹部１７と凸部１６は隣接している。ダイヤモンド基板２３の平面視において、凹部１７は凸部１６に四方を囲まれていることが望ましいが、これに限らない。例えば、上面１０９の凹部１７は、図１の紙面の表裏方向に延びるストライプ構造であってもよいし、ドット構造、ホール構造、またはピラー構造であってもよい。
　ダイヤモンド基板２３の凹部１７の内部には、エピタキシャル半導体層２，３がこの順に積層される。ここでは、２層のエピタキシャル半導体層について述べているが、凹部１７の内部には単一のエピタキシャル半導体層が形成されてもよいし、３層以上の層が形成されてもよいし、超格子構造または界面遷移層のような数十オングストロームレベルの微細なエピタキシャル半導体層の積層構造が形成されてもよい。
　エピタキシャル半導体層２，３には、例えば、ＧａＮまたはＡｌＮ系の材料（以下、窒化物系半導体材料とする）が用いられる。あるいは、エピタキシャル半導体層２，３には、ダイヤモンド、グラフェン、Ｓｉ、Ｇｅ，ＧａＡｓ、ＳｉＣ、ＩｎＰ、ＺｎＯ、ＺｎＳｅ、またはＧａ２Ｏ３等が用いられてもよいし、ＩＧＺＯなどの３元以上の化合物半導体が用いられてもよい。
　半導体装置１００１は、半導体素子が形成される複数の素子領域２０１と、平面視において隣り合う２つの素子領域２０１の間に位置する素子間分離領域２０２とを備えている。ダイヤモンド基板２３の凸部１６は、素子間分離領域２０２に位置している。素子領域２０１には、半導体素子として電界効果トランジスタが形成される。ここで、電界効果トランジスタとは、例えば、金属－絶縁体－半導体（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＩＳ）型電界効果トランジスタ、金属－酸化物－半導体（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）型電界効果トランジスタ、ヘテロ接合（Ｈｅｔｅｒｏ　Ｊｕｎｃｔｉｏｎ）型電界効果トランジスタ、薄膜トランジスタ（Ｔｈｉｎ－Ｆｉｌｍ－Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）、または、高電子移動度トランジスタ（ｈｉｇｈ　ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ　ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、などの横型半導体装置を指す。本実施の形態では、ＨＥＭＴデバイスを電界効果トランジスタの例として説明する。
　エピタキシャル半導体層３の上面４０１は、ダイヤモンド基板２３の凸部１６の上面１０９と同一平面上に位置している。エピタキシャル半導体層３の上面４０１には、ソース電極１０１、ドレイン電極１０２、およびゲート電極１０６が部分的に形成される。これらの電極とエピタキシャル半導体層２，３とによって、ＨＥＭＴデバイスが構成される。表面保護膜１０５は、エピタキシャル半導体層３の上面４０１だけでなく、凸部１６の上面１０９を部分的に覆う。ゲート電極１０６は、本実施の形態の目的に適合するいかなる形状であってもよい。また、ゲート電極１０６の上面には、フィールドプレート電極が形成されていてもよい。フィールドプレート電極は、ソースフィールドプレート、あるいはゲートフィールドプレートなど、いかなる構造であってもよい。
　ＨＥＭＴデバイスは、さらにソースパッド１０７およびドレインパッド１０８を備えていてもよい。ソースパッド１０７は、ソース電極１０１の上面を部分的に覆う。ドレインパッド１０８は、ドレイン電極１０２の上面を部分的に覆う。
　エピタキシャル半導体層３の上面４０１の、ソース電極１０１、ドレイン電極１０２、およびゲート電極１０６が形成されていない領域には、少なくとも１層の表面保護膜１０５が形成される。表面保護膜１０５は、電界の制御、表面ポテンシャルの制御、表面準位の不活性化、耐水、または耐湿などの機能を担っている。ゲート電極１０６は、表面保護膜１０５の一部を覆っていてもよいし、覆っていなくてもよい。
　ダイヤモンド基板２３のソース電極１０１が形成される領域には、下面５０３から上面１０９にかけてダイヤモンド基板２３を貫通するソースビアホール５０１が形成される。図１において、ソースビアホール５０１は下面５０３から上面１０９にかけて内径が小さくなるテーパ形状であるが、逆テーパ形状であってもよいし、テーパを持たない形状であってもよい。
　また、ダイヤモンド基板２３の下面５０３はソースビアメタル５０２で覆われる。図１に示すように、ソースビアメタル５０２はソースビアホール５０１の内壁を覆い、ソース電極１０１とダイヤモンド基板２３に接触して界面を形成する。
　＜Ａ－２．効果＞
　半導体装置１００１は、ダイヤモンド基板２３と、窒化物半導体層であるエピタキシャル半導体層２，３と、窒化物半導体層上に形成された電極であるソース電極１０１、ドレイン電極１０２、およびゲート電極１０６とを備える。ダイヤモンド基板２３は上面１０９に凹部１７が形成されており、凹部１７の内部に窒化物半導体層が形成される。窒化物半導体層上には、ソース電極１０１、ドレイン電極１０２、およびゲート電極１０６が形成され、これらの電極と窒化物半導体層が電界効果トランジスタを構成する。ここで、窒化物半導体層は、エピタキシャル半導体層２，３のうちの少なくとも１つに対応する。
　このような構成によれば、高い熱伝導率を有するダイヤモンドが、窒化物半導体層の下面に加えて側面にも接触して形成されている。そのため、窒化物半導体層の上面に素子構造などが形成されることによって窒化物半導体層を含む半導体装置が発熱源となる場合、半導体装置の下方に加えて側方に高い放熱性能を発揮することができる。従って、半導体装置の温度上昇を大幅に抑制することができる。なお、エピタキシャル半導体層２とダイヤモンド基板２３とは直接接触して接合界面２７を形成するため、接合界面２７における熱抵抗は小さい。従って、エピタキシャル半導体層２から下方のダイヤモンド基板２３へ効率よく放熱することができる。
　また、ダイヤモンド基板２３には、ダイヤモンド基板２３を厚み方向に貫通してソース電極１０１を露出するソースビアホール５０１が形成される。そして、半導体装置１００１は、ソースビアホール５０１の内壁とダイヤモンド基板２３の下面を覆うソースビアメタル５０２をさらに備える。このような構成によれば、ソース接地のためのワイヤ配線が不要となることから、配線フリーとなることで高周波信号の増幅率が低下せず、高い高周波特性を得る事が可能となる。なお、一般的にビアホールとビアメタルは放熱性を低下させる要因であり、熱輸送特性は高周波特性とトレードオフの関係にある。しかし、半導体装置１００１の構成によれば、ソースビアホール５０１はソースビアメタル５０２を介してダイヤモンド基板２３に隣接する。従って、熱輸送特性と高周波特性とのトレードオフを脱却し、高い高周波特性と高い熱輸送特性が同時に得られる。
　また、半導体装置１００１において、望ましくは、ダイヤモンド基板２３の凹部１７は、凸部１６に平面視において全周囲を囲まれる。凸部１６は、ダイヤモンド基板２３の凹部１７の底面から凹部１７の高さ方向に突出した部分である。この構成により、窒化物半導体層で生じた熱の、凹部１７の側面方向における放熱性能が向上する。
　また、半導体装置１００１において、ダイヤモンド基板２３の上面１０９と、窒化物半導体層を構成するエピタキシャル半導体層３の上面４０１とは同一平面上に位置することが望ましい。このような構成によれば、窒化物半導体層の側方を漏れなくダイヤモンド基板２３によって覆うことができるため、窒化物半導体層で生じた熱の、凹部１７の側面方向における放熱性能が向上する。
　ＨＥＭＴデバイスの作製には、通常、素子間分離工程が必要である。一般的に、素子間分離工程には、ドライエッチングプロセスによってキャリアとなる２次元電子ガスを物理的に消失させる手法、または、選択イオン注入プロセスによって素子分離領域に相当する領域のエピタキシャル半導体結晶を物理的に破壊する手法などが採用される。しかし、半導体装置１００１において、ダイヤモンド基板２３が窒化物半導体層より高い電気抵抗率を有する、すなわち電気絶縁性を有する場合、ダイヤモンド基板２３の凸部１６が素子間分離の機能を発揮する。従って、煩雑な素子間分離工程を簡略化することができる。
　＜Ｂ．実施の形態２＞
　＜Ｂ－１．構成＞
　図６は、実施の形態２の半導体装置１００２の断面図である。図１に示したように、半導体装置１００１ではエピタキシャル半導体層２とダイヤモンド基板２３とが直接接触するが、実施の形態２の半導体装置１００２では、エピタキシャル半導体層２とダイヤモンド基板２３の間に介在層１９が存在する。すなわち、半導体装置１００２は、実施の形態１の半導体装置１００１の構成に加えて、介在層１９を備えたものであり、介在層１９以外の構成は半導体装置１００１と同様である。介在層１９は、ダイヤモンド基板２３の凸部１６の上面１０９および凹部１７の内壁を覆って形成される。
　ダイヤモンド基板２３は、介在層１９と直接接触することにより接合界面２６を形成する。また、エピタキシャル半導体層２は、介在層１９と直接接触することによって、接合界面２２を形成する。
　介在層１９の材料は、例えば、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が一般的であるが、秩序性があって、熱輸送特性に優れる結晶系材料であってもよい。ダイヤモンド基板２３の凹部１７にエピタキシャル半導体層２を成長させる場合、介在層１９の材料として、ダイヤモンドシードと呼ばれるダイヤモンドナノ粒子が用いられてもよい。なお、放熱効率の観点から、介在層１９の厚さは、例えば５０ｎｍ以下であることが望ましい。
　＜Ｂ－２．効果＞
　実施の形態２の半導体装置１００２は、ダイヤモンド基板２３と窒化物半導体層であるエピタキシャル半導体層２との間に介在層１９を備える。従って、半導体装置１００２によれば、実施の形態１の効果に加えて、ダイヤモンド基板２３とエピタキシャル半導体層２との間で、膜剥がれまたは欠損が生じたり、もしくはクラックなどが混入したりすることを抑制し、接合の密着性を向上させることができる。
　より具体的には、介在層１９は、ダイヤモンド基板２３の凹部１７の内壁に形成される。エピタキシャル半導体層２，３は、介在層１９を介してダイヤモンド基板２３の凹部１７の内部に形成される。このような構成によれば、エピタキシャル半導体層２，３を形成した後にそれらを覆うダイヤモンド層を形成する場合に、エピタキシャル半導体層２，３とダイヤモンド層との密着性を高めると共に、エピタキシャル半導体層２，３に生じる欠損または損傷を抑制することができる。
　＜Ｃ．実施の形態３＞
　＜Ｃ－１．構成＞
　図７は、実施の形態３の半導体装置１００３の断面図である。半導体装置１００３では、ソースビアホール５０１がソースビア充填材５０４によって充填されている。すなわち、半導体装置１００３は、実施の形態２の半導体装置１００２の構成に加えて、ソースビア充填材５０４を備えたものであり、ソースビア充填材５０４以外の構成は半導体装置１００２と同様である。
　ソースビア充填材５０４の材料は、高い熱伝導率を有し、例えばダイヤモンド、ダイヤモンドライクカーボン、グラファイトなどが望ましい。また、ソースビア充填材５０４の材料は、高い熱伝導率を有するものであれば、無機系材料に限らず有機系材料であってもよく、無機系および有機系材料の混合材料であってもよい。
　ソースビアホール５０１の内壁がソースビアメタル５０２によって被覆された後、ソースビア充填材５０４がソースビアホール５０１に充填される。ソースビア充填材５０４はダイヤモンド基板２３の下面５０３と同一平面を形成してもよいし、下面５０３に形成されたソースビアメタル５０２と同一平面を形成してもよい。
　＜Ｃ－２．効果＞
　実施の形態３の半導体装置１００３において、ソースビアホール５０１の内部にソースビア充填材５０４が形成されている。ソースビア充填材５０４は、望ましくはダイヤモンドである。このような構成によれば、ソースビアメタル５０２は、ダイヤモンド基板２３に加えて、ソースビア充填材５０４のダイヤモンドと接触する。従って、半導体装置１００３によれば高い放熱性が得られる。
　＜Ｄ．実施の形態４＞
　＜Ｄ－１．構成＞
　マイクロ波通信システムまたはミリ波通信システムなどに用いられるマイクロ波モノリシック集積回路（ｍｏｎｏｌｉｔｈｉｃ　ｍｉｃｒｏｗａｖｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ：ＭＭＩＣ）は、ＨＥＭＴデバイスによって構成されている。ＭＭＩＣの高出力電力増幅器に利用されるＨＥＭＴデバイスには、複数の単位ＨＥＭＴを電気的に並列接続するマルチフィンガー型ＨＥＭＴが採用されている。マルチフィンガー型ＨＥＭＴにおいて、互いに並列接続された各単位ＨＥＭＴの発熱は、無視することができない量である。特に、マルチフィンガー型ＨＥＭＴの中心付近に位置する単位ＨＥＭＴデバイスには、その周囲に位置する単位ＨＥＭＴデバイスの発熱の影響を受けて熱が集中するため、放熱効率が悪くなる。その結果、マルチフィンガー型ＨＥＭＴの中心付近に位置する単位ＨＥＭＴデバイスは、破壊されやすい。従って、高出力電力増幅器におけるマルチフィンガー型ＨＥＭＴの性能を向上させるためには、放熱効率の高い構造を採用する必要がある。
　図８は、実施の形態４の半導体装置１００４の上面図である。図９は、図８のＡ－Ａ´線に沿った半導体装置１００４の断面図である。図１０は、図８のＢ－Ｂ´線に沿った半導体装置１００４の断面図である。図１１は、図８のＣ－Ｃ´線に沿った半導体装置１００４の断面図である。半導体装置１００４は、素子領域２０１に、複数の電界効果トランジスタが電気的に並列接続されたマルチフィンガー型電界効果トランジスタが形成されたものである。ここで、並列接続される単位電界効果トランジスタは、例えば、ＭＩＳ型、ＭＯＳ型、または、ＨＥＭＴデバイスであってもよい。ここでは、マルチフィンガー型ＨＥＭＴを例として示す。
　半導体装置１００４は、ダイヤモンド基板２３、エピタキシャル半導体層２，３、ソース電極１０１、ドレイン電極１０２、ゲート電極１０６、表面保護膜１０５、第１ソースパッド１０７１、第２ソースパッド１０７２、ドレインパッド１０８、ソースビアホール５０１、およびソースビアメタル５０２を備える。
　半導体装置１００４においても、実施の形態１の半導体装置１００１と同様に、ダイヤモンド基板２３は上面１０９側に凸部１６を備え、凹部１７の内部にエピタキシャル半導体層２，３が形成される。エピタキシャル半導体層３の上面４０１には、複数のソース電極１０１、ドレイン電極１０２、ゲート電極１０６が部分的に形成される。一つのソース電極１０１、ドレイン電極１０２、およびゲート電極１０６とエピタキシャル半導体層２，３とによって、単位ＨＥＭＴデバイスが構成される。
　単位ＨＥＭＴデバイスは、さらに第１ソースパッド１０７１およびドレインパッド１０８を備えていても良い。第１ソースパッド１０７１は、ソース電極１０１の上面を部分的に覆う。ドレインパッド１０８は、ドレイン電極１０２の上面を部分的に覆う。
　半導体装置１００４の素子領域２０１には、複数の単位ＨＥＭＴデバイスが形成され、これら複数の単位ＨＥＭＴデバイスは、電気的に並列接続され、マルチフィンガー型ＨＥＭＴデバイスを構成する。具体的には、各第１ソースパッド１０７１は、ソースエアブリッジ６０２を介して互いに接続されると共に、第２ソースパッド１０７２に接続される。第２ソースパッド１０７２は、ダイヤモンド基板２３の上面１０９に形成されている。そして、ダイヤモンド基板２３の第２ソースパッド１０７２が形成される領域には、下面５０３から上面１０９にかけてダイヤモンド基板２３を貫通するソースビアホール５０１が形成される。また、各ドレイン電極１０２は、ドレインパッド１０８によって接続されている。また、各ゲート電極１０６は、ゲートパッド６０１によって接続されている。
　ソースエアブリッジ６０２は、２つのソース電極１０１間を中空で接続する、橋脚構造のソース配線である。しかし、ドレインパッド１０８またはゲートパッド６０１などと同様に、ソース配線もデバイス表面上に形成されていてもよい。ソースエアブリッジ６０２によれば、層間絶縁物が空気となるため、寄生容量の影響を排除できる。ソースエアブリッジ６０２は、めっき配線プロセスを用いて実現される。
　ゲート電極１０６は、本実施の形態の目的に適合するいかなる形状であってもよい。また、ゲート電極１０６の上面には、フィールドプレート電極が形成されていてもよい。また、マルチフィンガー型ＨＥＭＴにおける単位ＨＥＭＴデバイスの並列接続数は限定しない。
　＜Ｄ－２．変形例＞
　図１０では、ダイヤモンド基板２３とエピタキシャル半導体層３とが直接接触する構成を示している。しかし、実施の形態２の半導体装置１００２と同様、半導体装置１００４においても、エピタキシャル半導体層２とダイヤモンド基板２３の間に介在層１９が設けられても良い。これにより、実施の形態２と同様の効果を得ることが可能である。
　＜Ｄ－３．効果＞
　このような半導体装置１００４の構成によれば、平面視において、マルチフィンガー型電界効果トランジスタの活性領域となるエピタキシャル半導体層２，３の側方に高熱伝導率材料であるダイヤモンド基板２３が隣接する。そのため、エピタキシャル半導体層２，３から生じた熱を効率よく放熱することができる。その他、実施の形態１と同様の効果を奏する。
　＜Ｅ．実施の形態５＞
　＜Ｅ－１．構成＞
　実施の形態５の半導体装置の上面図は、図８に示した実施の形態４の半導体装置１００４の上面図と同様である。図１２は、図８のＢ－Ｂ´線に沿った断面に対応する半導体装置１００５の断面図である。
　実施の形態４の半導体装置１００４は、図１０に示したように、１つのマルチフィンガー型ＨＥＭＴに対して、素子領域２０１に１つの凹部１７と素子間分離領域２０２に１つの凸部１６を有していた。これに対して、半導体装置１００５では、素子領域２０１に複数の凹部１７を有し、隣り合う２つの凹部１７の間にも凸部１６を有する構成とする。また、素子領域２０１におけるダイヤモンド基板２３の凸部１６は、ソース電極１０１またはドレイン電極１０２の直下に位置する。
　図１２では、ドレイン電極１０２の直下に凸部１６が形成されている。凸部１６以外の半導体装置１００５の構成は、半導体装置１００４と同様である。
　＜Ｅ－２．効果＞
　実施の形態５の半導体装置１００５によれば、ダイヤモンド基板２３の上面１０９に複数の凹部１７が形成される。そして、隣り合う２つの凹部１７の間の凸部１６上に、ソース電極１０１またはドレイン電極１０２が位置する。このような構成により、平面視において、マルチフィンガー型ＨＥＭＴの活性層となるエピタキシャル半導体層２，３をダイヤモンド基板２３の凸部１６が近い距離で取り囲む。そのため、エピタキシャル半導体層２，３で生じた熱をダイヤモンド基板２３に効率よく放熱することが可能となる。
　＜Ｆ．実施の形態６＞
　＜Ｆ－１．構成＞
　図１３は、実施の形態６の半導体装置１００６の製造方法を例示するフローチャートである。また、図１４から図３３は、半導体装置１００６の製造方法を説明するための断面図である。図３３にその断面図が示される半導体装置１００６は、ダイヤモンド基板の凹部の内部に窒化物半導体層が形成され、ソースビアホールとソースビアメタルを有するという点で、実施の形態１－５の半導体装置１００１－１００５と共通している。そのため、以下、半導体装置１００６の製造方法を説明するが、これは実施の形態１－５の半導体装置１００１－１００５の第１の製造方法に相当する。
　まず、図１４に示すように、製造加工のための出発基板としてＧａＮ－ｏｎ－Ｓｉ基板を用意する（ステップＳ３０１）。ＧａＮ－ｏｎ－Ｓｉ基板は、半導体基板であるＳｉ基板１の上面にＧａＮ層５２とＡｌＧａＮ層５３が順に積層された基板である。ここで、ＧａＮ層５２は、実施の形態１－５のエピタキシャル半導体層２に、ＡｌＧａＮ層５３は実施の形態１－５のエピタキシャル半導体層３に、それぞれ相当する。なお、ＧａＮ－ｏｎ－サファイア基板またはＧａＮ－ｏｎ－ＳｉＣ基板など、異なる基板材料上にＧａＮがヘテロエピタキシャル成長した基板を出発基板としても良い。
　その後、図１５に示すように、ＡｌＧａＮ層５３の表面７に支持基板９を貼り付ける（ステップＳ３０２）。表面７は、ＡｌＧａＮ層５３のＳｉ基板１と反対側の第１主面である。ここで、支持基板９には、例えば、Ｓｉ基板、サファイア基板または石英基板などが用いられる。
　ＡｌＧａＮ層５３の表面７は、算術平均粗さ（Ｒａ）が３０ｎｍ以下となるよう、事前に平坦化加工が施されていることが望ましい。これは、支持基板９についても同様である。
　ＡｌＧａＮ層５３の表面７に支持基板９を貼り付ける方法は、例えば、親水化接合法、加圧接合法またはプラズマ活性化接合法などの接合法でもよいし、無機系接着剤材料などを用いる接着法でもよい。さらに、支持基板９とＡｌＧａＮ層５３との貼り合せ面に任意の層間膜が設けられてもよい。この層間膜の材料は、例えば、窒化Ｓｉまたはアルミナ膜などの、半導体表面を汚染しない表面保護膜として一般に用いられる材料が望ましい。しかし、後のデバイス作製工程で半導体表面の汚染が除去される場合には、層間膜として半導体表面を汚染する材料が用いられてもよい。このようにして、支持基板９とＡｌＧａＮ層５３の表面７とが接合された複合基板が作製される。
　その後、図１６に示すように、Ｓｉ基板１のＧａＮ層５２と反対側の表面１１にハードマスク１２を形成する（ステップＳ３０３）。ハードマスク１２は、ドライエッチング耐性があり、かつ、ＳｉまたはＧａＮに対しエッチングの選択比を有する材料であることが望ましい。ハードマスク１２の材料は、例えば、窒化Ｓｉ、アルミナ膜または二酸化Ｓｉなどであってもよい。ハードマスク１２の形成手法は、例えば、スパッタ法または蒸着法などの物理気相堆積（ｐｈｙｓｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法、もしくは、減圧化学気相成長法、プラズマ援用化学気相成長法または原子層堆積法などの化学気相堆積（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法であってもよい。また、ハードマスク１２は、ステップＳ３０４以降の貫通溝４４を形成する工程におけるそれぞれの選択比に応じて、１層だけでなく２層以上形成されてもよい。
　その後、ハードマスク１２に、貫通溝４４を形成するためのレジストパターンを形成する（ステップＳ３０４）。レジストパターンは、素子領域２０１の形成領域の平面視における四方を取り囲むように形成されなければならない。レジストパターンを形成する手法として、例えば、フォトリソグラフィー技術が用いられる。ハードマスク１２は、レジストパターンの開口に対応する領域において外部環境に曝され、その他の領域ではレジストパターンにより保護される。
　次に、図１７に示すように、レジストの現像によって、外部環境に曝されているレジストパターンの開口に対応するハードマスク１２の領域が除去される。ハードマスク１２の除去手法として、例えば、薬液浸漬によるウェットエッチング、またはドライエッチングが選択される。ここではエッチング選択比を稼げる手法が望ましい。こうして形成されたハードマスク１２の開口を開口領域１４とする。
　Ｓｉ基板１の表面１１は、ハードマスク１２の開口領域１４から外部環境に曝される。その後、レジストパターンがハードマスク１２から剥離されることによって、ハードマスク１２が外部環境に曝される。
　その後、図１８に示すように、ハードマスク１２の開口領域１４の直下のＳｉ基板１、ＧａＮ層５２、およびＡｌＧａＮ層５３が除去される（ステップＳ３０５）。本ステップでは、まず、外部環境に曝される開口領域１４の直下のＳｉ基板１が除去される。ここで除去されるＳｉ基板１の厚みは、例えば数百μｍである。Ｓｉ基板１が除去された後、開口領域１４の直下のＧａＮ層５２が外部環境に曝され、除去される。ここで除去されるＧａＮ層５２の厚みは、例えば数μｍ以上、かつ、数十μｍ以下である。ＧａＮ層５２が除去された後、開口領域１４の直下のＡｌＧａＮ層５３が外部環境に曝され、除去される。ここで除去されるＡｌＧａＮ層５３の厚みは、例えば、数十ｎｍ程度の厚さである。
　ＧａＮ層５２とＡｌＧａＮ層５３の選択エッチングは、同一工程で処理されてもよいし、別工程に分けて処理されてもよい。重要なのは、開口領域１４の直下部分のみが選択的にエッチングされることである。
　そして、開口領域１４直下のＡｌＧａＮ層５３が除去された後、支持基板９のＡｌＧａＮ層５３との接合面が開口領域１４から外部環境に曝される。一方、ステップＳ３０５の間、ハードマスク１２の開口領域１４以外の部分が完全に除去されることは許されない。
　ステップＳ３０５で、Ｓｉ基板１、ＧａＮ層５２、およびＡｌＧａＮ層５３の開口領域１４の直下の部分が除去されることにより、貫通溝４４が形成される。貫通溝４４は、Ｓｉ基板１、ＧａＮ層５２、およびＡｌＧａＮ層５３を厚さ方向に貫通する。貫通溝４４により、実施の形態１－５の半導体装置１００１－１００５の特徴的な構造、すなわちダイヤモンド基板の凹部内に窒化物半導体層が形成された構造が得られる。また、貫通溝４４によって、応力が開放され、Ｓｉ基板１の除去工程でＧａＮ層５２またはＡｌＧａＮ層５３へのクラックまたは割れの発生を抑制することができる。
　その後、図１９に示すように、Ｓｉ基板１の表面１１からハードマスク１２を除去する（ステップＳ３０６）。なお、貫通溝４４の側面には、ＡｌＧａＮ層５３、ＧａＮ層５２およびＳｉ基板１が存在する。そのため、貫通溝４４の側面方向へのエッチングの進行を抑制するために、ハードマスク１２は、エッチングの進行方向に異方性を有するドライエッチングで除去されることが望ましい。ハードマスク１２が除去されることにより、島状のＳｉ基板１が外部環境に曝される。
　次に、図２０に示すように、Ｓｉ基板１が全て除去される（ステップＳ３０７）。Ｓｉ基板１を除去した後、ＧａＮ層５２が外部環境に曝される。ここで、化学機械研磨（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、機械研削、またはその他の平坦化処理により、ＧａＮ層５２の表面１８を平坦化してもよい。表面１８とは、窒化物半導体層の第１主面と反対側の主面である。
　その後、図２１に示すように、ＧａＮ層５２の表面１８と貫通溝４４の内壁に介在層１９を形成する（ステップＳ３０８）。なお、実施の形態１の半導体装置１００１など、介在層１９を持たない半導体装置を製造する場合には、本ステップは省略される。介在層１９は、後のステップＳ３１４においてダイヤモンド基板を成長または接合させる際に、ダイヤモンド基板とＧａＮ層５２との密着性を向上させ、ＧａＮ層５２またはＡｌＧａＮ層５３を保護する目的で形成される。
　介在層１９には、一般的に、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が用いられるが、例えば、熱伝導性に優れるダイヤモンドナノ粒子、ダイヤモンドライクカーボン、グラフェンまたはグラファイトなどが用いられてもよい。また、介在層１９は、貫通溝４４の内壁も被覆するように形成されなければならない。この際、例えば、ＣＭＰまたは機械研削などの平坦化処理によって、介在層１９の表面２０を平坦化してもよい。
　次に、図２２に示すように、介在層１９の表面２０上にマスク２１を形成する（ステップＳ３０９）。そして、貫通溝４４の一部と、貫通溝４４に隣接するＧａＮ層５２の領域に、マスク２１の開口領域２５を形成する（ステップＳ３１０）。ステップＳ３０９とステップＳ３１０は、介在層１９を部分的に除去するための工程である。
　このように、あらかじめ全面に何らかの層を形成し、後にマスクを形成して部分的に開口および除去する技術は、エッチングと呼ばれる。一方、先にマスクを形成して部分的に何らかの層が形成されないように保護し、マスク除去と同じタイミングで部分的に層を除去する技術を、リフトオフとよぶ。ここで説明される介在層１９などの一切の部分形成および部分除去は、どちらの工程を選択してもよい。
　次に、図２３に示すように、マスク２１の開口領域２５の直下の介在層１９を除去する（ステップＳ３１１）。介在層１９の除去方法は、介在層１９の材料に強く依存する。例えば介在層１９がダイヤモンドライクカーボンである場合、イオンエッチング技術またはプラズマを活用することによって介在層１９を除去することが可能である。
　その後、図２４に示すように、マスク２１を用いてビアメタル２４を形成する（ステップＳ３１２）。ビアメタル２４の材料は、ＧａＮ層５２に対してショットキー障壁が小さく、オーミックを形成しやすい材料であることが望ましい。例えば、電子がチャネルとして走行するＨＥＭＴであれば、Ｔｉ／Ａｌ系などがビアメタル２４の代表的な材料である。ビアメタル２４をオーミック接触の形成しやすい材料にすることで、ソースおよびドレイン電極のオーミック抵抗を下げる効果が期待できる。ビアメタル２４は、例えば蒸着法、スパッタ法、または塗布法により形成される。
　次に、図２５に示すように、マスク２１とマスク２１上に形成されたビアメタル２４とを、リフトオフによって除去する（ステップＳ３１３）。これにより、貫通溝４４の内部にのみビアメタル２４が形成される。リフトオフの残渣が多ければ、追加で超音波洗浄を施してもよい。本ステップで除去されず残ったビアメタル２４は、実施の形態１－５のソースビアメタル５０２に相当する。なお、ビアメタル２４を第１金属とも称する。
　その後、図２６に示すように、介在層１９の直上にダイヤモンドを選択的に成長させ、ダイヤモンド基板２８を形成する（ステップＳ３１４）。本ステップにより、ＧａＮ層５２の上面と、貫通溝４４の底面を構成する支持基板９の表面上に、介在層１９を介してダイヤモンド基板２８が形成される。ＧａＮ層５２の上面とは、窒化物半導体層の第１主面と反対側の主面である第２主面である。ここで、ダイヤモンドは単結晶でも多結晶でもよい。但し、ダイヤモンドの熱輸送特性は、長距離秩序がある単結晶であるほど優れているため、ダイヤモンドの結晶粒は大きく、かつ、高い結晶性を有することが望ましい。ダイヤモンド基板２８は、実施の形態１－５のダイヤモンド基板２３に相当する。また、ダイヤモンド基板２８は、ビアメタル２４の直上には形成されないため、溝２９が形成される。この溝２９が、実施の形態１－５のソースビアホール５０１に相当する。
　ダイヤモンド基板２８は、例えば、高温高圧合成法といった手法によって形成されていてもよいが、ＣＨ４－Ｈ２－Ｏ２系ガスを用いるマイクロ波ＣＶＤ法またはホットフィラメントＣＶＤ法などの気相成長を用いて形成されることがよい。これらのＣＶＤ法であれば、ダイヤモンドが表面適合性のある介在層１９上でないと成長することができないため、選択成長に好適である。但し、気相成長であれば、自立するために十分厚膜化しなければならない。一方で、自立ダイヤモンド基板を介在層１９に接合させる方法を用いる場合には、貫通溝４４に合う自立基板を加工しなければならない。このようにして、ダイヤモンド基板２８の上面の凹部に、ＧａＮ層５２およびＡｌＧａＮ層５３が形成された構造が得られる。
　介在層１９上にＣＶＤ法によって成長したダイヤモンドは多結晶化する傾向があるため、成長後の表面を平坦化する処理が必要である。そこで、図２７に示すように、ダイヤモンド基板２８の表面３０を平坦化する（ステップＳ３１５）。ダイヤモンド基板２８の表面３０を平坦化する方法は、機械的研磨であっても化学的研磨であってもよい。
　次に、図２８に示すように、支持基板９をＡｌＧａＮ層５３の表面７から遊離する（ステップＳ３１６）。遊離工程として、例えば、薬液を用いるウェットエッチング法が望ましい。しかし、薬液によって遊離部分以外の構成が損なわれないよう注意すべきである。
　支持基板９と遊離することにより、ＡｌＧａＮ層５３の表面７が環境に曝される。ＡｌＧａＮ層５３の表面７に、電極形成などのデバイスプロセスを施して、電界効果トランジスタ（ＦＥＴ）を作成する（ステップＳ３１７）。
　具体的には、図２９に示すように、ＡｌＧａＮ層５３の表面７に、ソース電極３３およびドレイン電極３４を部分的に作成する。そして、図３０に示すように、ＡｌＧａＮ層５３、介在層１９、ビアメタル２４、ソース電極３３、およびドレイン電極３４を覆う表面保護膜３５を形成する。次に、図３１に示すように、ソース電極３３とドレイン電極３４の間の表面保護膜３５を除去し、表面保護膜３５を除去した領域にゲート電極３９を形成する。ゲート電極３９は、実施の形態１－５のゲート電極１０６に相当する。その後、図３２に示すように、ビアメタル２４上とソース電極３３上の表面保護膜３５を除去し、ビアメタル２４上にソースパッド４０を形成する。そして、ソースパッド４０とソース電極３３を接続するエアブリッジ４１を形成する。これにより、ソース電極３３とビアメタル２４が電気的に接触する。
　最後に、図３３に示すように、ダイヤモンド基板２８の表面３０と溝２９の内壁に、第２金属であるビア充填メタル４２を形成する（ステップＳ３１８）。ビア充填メタル４２は、実施の形態１－５のソースビアメタル５０２に相当する。こうして、半導体装置１００６が形成される。
　＜Ｆ－２．効果＞
　以上に説明した半導体装置の第１の製造方法によれば、図１８および図１９に示したように、出発基板からＳｉ基板１を全面的に除去する前に、Ｓｉ基板１と窒化物半導体層を貫通する貫通溝４４を形成する。そのため、Ｓｉ基板１を除去する際に、異種材料の格子不整合に起因する応力開放が貫通溝４４に分散され、クラックまたは割れが、ＡｌＧａＮ層５３またはＧａＮ層５２の内部に侵入することを抑制することができる。さらに、電極またはダイヤモンド基板２８を形成する前に、予めビアメタル２４が形成されるため、オーミック抵抗を劇的に下げることができ、デバイス特性が向上する。
　また、電気絶縁性の高いダイヤモンド基板２８が貫通溝４４の内部に充填される。従って、この充填されたダイヤモンドが素子間分離の機能を担う。これによって、デバイスプロセスにおいて素子間分離工程を簡略化することができる。具体的には、素子間分離工程において、例えば選択イオン注入プロセスが採用されているとすれば、当該プロセスを省略することができる。また、選択イオン注入プロセスを省略することによって、例えば、高温熱履歴が許諾されるなど、プロセス上の自由度が向上する。
　＜Ｇ．実施の形態７＞
　＜Ｇ－１．構成＞
　図３４は、半導体装置１００１－１００５の第２の製造方法を例示するフローチャートである。以下、図３４のフローに沿って半導体装置１００１－１００５の第２の製造方法を説明する。
　まず、図３５に示すように、ダイヤモンド自立基板５１を出発基板として用意する（ステップＳ４０１）。ここで、ダイヤモンド自立基板５１の電気絶縁性は高いことが望ましい。また、例えば図３６に示すように、ＣＭＰまたは機械研削などの平坦化処理によって、ダイヤモンド自立基板５１の表面を平坦化してもよい。
　その後、図３７に示すように、ダイヤモンド自立基板５１の表面にハードマスク６３を形成する（ステップＳ４０２）。ハードマスク６３は、ドライエッチング耐性があり、かつ、ダイヤモンドに対しエッチングの選択比を有する材料であることが望ましい。ハードマスク６３の材料は、例えば、窒化Ｓｉ、アルミナ膜または二酸化Ｓｉなどであってもよい。ハードマスク６３の形成手法は、例えば、ＰＶＤ法またはＣＶＤ法などであってもよい。また、ハードマスク６３は、１層だけでなく２層以上形成されてもよい。
　次に、図３８に示すように、ハードマスク６３上にレジストパターン５４を形成する（ステップＳ４０３）。レジストパターン５４は、ダイヤモンド自立基板５１に凹部を形成するためのものであり、素子領域２０１となる領域の平面視における四方を取り囲むように形成されなければならない。レジストパターン５４の形成手法としては、例えば、フォトリソグラフィー技術が用いられる。ハードマスク６３は、レジストパターン５４の開口に対応する領域において外部環境に曝され、その他の領域ではレジストパターン５４によって保護される。
　次に、図３９に示すように、レジストの現像によって、外部環境に曝されているレジストパターン５４の開口に対応するハードマスク６３の領域が除去される。ハードマスク６３の除去手法として、例えば、薬液浸漬によるウェットエッチング、または、ドライエッチングが用いられる。
　ダイヤモンド自立基板５１の表面は、ハードマスク６３の開口領域から外部環境に曝される。
　その後、図４０に示すように、ハードマスク６３の開口領域の直下に位置するダイヤモンド自立基板５１が、膜厚方向に対して部分的に除去され、こうしてダイヤモンド自立基板５１の上面に凹部１７が形成される（ステップＳ４０４）。なお、図４０では凹部１７の側壁をテーパー形状にしているが、テーパー形状でなくても良い。ダイヤモンド自立基板を除去する方法は、本実施の形態の目的に適合するいかなる手法でもよい。ダイヤモンド自立基板５１の除去量は、製造する半導体装置の寸法に合う膜厚に適正に制御されなければならない。そのため、本ステップでは、ダイヤモンド自立基板５１の全膜厚分を除去することは想定しない。
　ステップＳ４０４により、ダイヤモンド自立基板５１のエッチング面である凹部１７の底面が外部環境に曝される。図４１に示すように、例えば、ＣＭＰまたは機械研削などの平坦化処理により、ダイヤモンド自立基板のエッチング面を平坦化してもよい。その後、図４２に示すように、レジストパターン５４がハードマスク６３から剥離されることによって、ハードマスク６３が外部環境に曝される。
　次に、図４３に示すように、ダイヤモンド自立基板５１の凹部１７の内壁に、介在層１９を形成する（ステップＳ４０５）。なお、実施の形態１，４，５の半導体装置１００１，１００４，１００５など、介在層１９を持たない半導体装置を製造する場合には、本ステップは省略される。
　その後、ダイヤモンド自立基板５１の凹部１７内に、介在層１９を介して窒化物半導体層を形成する（ステップＳ４０６）。図４４には、２層の窒化物半導体層５６，５７を示している。窒化物半導体層５６，５７は、実施の形態１－５のエピタキシャル半導体層２，３にそれぞれ相当する。窒化物半導体層の形成方法は、例えば、有機金属化学気相堆積（ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法、または、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐｉｔａｘｙ：ＭＢＥ）法などであってもよい。また、Ｊ．Ｗ．Ｓｈｏｎらによって報告されている、グラフェンフィルム上に窒化物半導体を結晶成長させる手法などが用いて窒化物半導体層が形成されてもよい（Ｊ．Ｗ．Ｓｈｏｎ，Ｊ．Ｏｈｔａ，Ｋ．Ｕｅｎｏ，Ａ．Ｋｏｂａｙａｓｈｉ，ａｎｄ　Ｈ．Ｆｕｊｉｏｋａ，“Ｓｔｒｕｃｔｕｒａｌ　Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ＧａＮ　ｆｉｌｍｓ　ｇｒｏｗｎ　ｏｎ　ｍｕｌｔｉｌａｙｅｒ　ｇｒａｐｈｅｎｅ　ｆｉｌｍｓ　ｂｙ　ｐｕｌｓｅｄ　ｓｐｕｔｔｅｒｉｎｇ”，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ　７，０８５５０２　（２０１４）．）。この他、本実施の形態の目的に適合するいかなる結晶成長手法によって窒化物半導体層が形成されてもよい。介在層により、ダイヤモンド自立基板と窒化物半導体層との間の格子不整合が緩和され、格子不整合を緩和して結晶欠陥の少ない窒化物半導体層を形成することができる。
　図４４には２層の窒化物半導体層を示したが、窒化物半導体層は少なくとも１層あれば良い。例えば、ＨＥＭＴデバイスの場合、ステップＳ４０６では、２ＤＥＧを形成するために電子走行層となる第１のエピタキシャル半導体層と、障壁層となる第２のエピタキシャル半導体層とが形成される。成長する窒化物半導体層の厚さは制御されなければならず、かつ、ダイヤモンド自立基板５１の非エッチング面である表面と同じ高さである必要がある。
　ハードマスク６３の開口から、窒化物半導体層５７の表面が外部環境に曝される。例えば、ＣＭＰまたは機械研削などの平坦化処理を行って、窒化物半導体層５７の表面を平坦化してもよい。
　次に、図４５に示すように、ダイヤモンド自立基板５１の表面のハードマスク６３を除去する。ハードマスク６３の除去手法は、薬液を用いるウェットエッチングであっても、ドライエッチングであってもよい。窒化物半導体層に対し薬液耐性を有する薬液を使う場合、ウェットエッチングによれば窒化物半導体層の損傷が少なく、かつ、簡便にハードマスク６３を除去することができる。そして、図４６に示すように、機械研磨、エッチバック、ドライエッチ、またはＣＭＰなどの手法を用いて、ダイヤモンド自立基板５１の表面と窒化物半導体層５７の表面の高さを合わせる。
　その後、図４７に示すように、窒化物半導体層５７の上面に、ソース電極１０１、ドレイン電極１０２、ゲート電極１０６、ソースパッド１０７、および表面保護膜１０５の形成などのデバイスプロセスを施し、電界効果トランジスタを作製する（ステップＳ４０７）。本ステップで形成される構成が、窒化物半導体層と共に電界効果トランジスタを構成する。
　さらに、ダイヤモンド自立基板５１の非加工の裏面に、ソースビアホールを形成する（ステップＳ４０８）。具体的には、図４８に示すように、ダイヤモンド自立基板５１の裏面にハードマスク５８を形成する。そして、図４９に示すように、リソグラフィによってハードマスク５８上にレジストパターン５９を形成する。そして、図５０に示すように、ソースビアホールの形成領域に対応するハードマスク５８の領域を開口する。次に、図５１に示すように、レジストパターン５９を除去する。そして、図５２に示すように、ハードマスク５８の開口に位置するダイヤモンド自立基板５１を選択エッチングによって除去し、ソースビアホール５０１を形成する。その後、図５３に示すように、ハードマスク５８を除去し、ダイヤモンド自立基板５１を洗浄する。ソースビアホール５０１は、ステップＳ４０７のデバイスプロセスで形成されたソースパッドの直下のダイヤモンド自立基板の領域において、ダイヤモンド自立基板を厚さ方向に貫通する。
　次に、図５４に示すように、ソースビアホール５０１の内壁と、ダイヤモンド自立基板５１の裏面に、ソースビアメタル５０２を形成する（ステップＳ４０９）。ソースビアメタル５０２の形成手法は、めっき手法、蒸着手法、またはスパッタ手法など、いずれの手法であってもよい。こうして、図５５に示す半導体装置が完成する。この半導体装置は、実施の形態２の半導体装置１００２に相当する。
　＜Ｇ－２．効果＞
　以上に説明した半導体装置の第２の製造方法によれば、（ａ）ダイヤモンド自立基板を用意し、（ｂ）ダイヤモンド自立基板の上面に凹部を形成し、（ｃ）凹部の内部に窒化物半導体層をエピタキシャル成長し、（ｄ）窒化物半導体層の上面に電界効果トランジスタの電極層を形成する。この製造方法によれば、商業的にダイヤモンド自立基板が実現した場合には、実施の形態１－５の半導体装置１００１－１００５の商業的な製造を簡便に行うことができる。また、商業的にダイヤモンド自立基板を除去する工程が実現された場合には、実施の形態１－５の半導体装置１００１－１００５の商業的な製造を簡便に行うことができる。
　また、ダイヤモンド自立基板の凹部に窒化物半導体層が形成されるため、電気絶縁性の高いダイヤモンドが平面視において窒化物半導体層に隣接し、素子間分離の機能を担う。従って、デバイスプロセスにおいて素子間分離工程が簡略化される。
　上記では、各実施の形態の半導体装置またはその製造方法により得られる効果について説明した。効果の説明において挙げられた構成は、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。また、効果の説明において挙げられた構成以外の本願明細書に例が示される他の構成については、適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。しかし、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載される場合があるが、これらは全ての局面においてひとつの例であって、本願明細書に記載されたものに限られない。従って、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　１　Ｓｉ基板、２，３　エピタキシャル半導体層、９　支持基板、１２　ハードマスク、１６　凸部、１７　凹部、１９　介在層、２３，２８　ダイヤモンド基板、２４　ビアメタル、２９　溝、３３，１０１　ソース電極、３４，１０２　ドレイン電極、３５，１０５　表面保護膜、３９，１０６　ゲート電極、４０，１０７　ソースパッド、４１　エアブリッジ、４２　ビア充填メタル、４４　貫通溝、１０８　ドレインパッド、２０１　素子領域、２０２　素子間分離領域、５０１　ソースビアホール、５０２　ソースビアメタル、５０４　ソースビア充填材、６０１　ゲートパッド、６０２　ソースエアブリッジ、１００１－１００６　半導体装置、１０７１　第１ソースパッド電極、１０７２　第２ソースパッド電極。

Claims (13)

  1. 　上面に凹部が形成されたダイヤモンド基板と、
    　前記ダイヤモンド基板の上面の前記凹部の内部に形成された窒化物半導体層と、
    　前記窒化物半導体層上に形成された電極と、
    を備え、
    　前記窒化物半導体層と前記電極が電界効果トランジスタを構成し、
    　前記電極は、ソース電極を含み、
    　前記ダイヤモンド基板には、前記ダイヤモンド基板を厚み方向に貫通して前記ソース電極を露出するソースビアホールが形成され、
    　前記ソースビアホールの内壁と前記ダイヤモンド基板の下面を覆うビアメタルをさらに備える、
    半導体装置。
  2. 　前記凹部は、前記凹部の底面から前記凹部の高さ方向に突出した前記ダイヤモンド基板の凸部に、平面視において全周囲を囲まれる、
    請求項１に記載の半導体装置。
  3. 　前記ダイヤモンド基板の上面と、前記窒化物半導体層の上面とが同一平面上に位置する、
    請求項２に記載の半導体装置。
  4. 　前記ダイヤモンド基板は、前記窒化物半導体層より高い電気抵抗率を有する、
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記ダイヤモンド基板と前記窒化物半導体層との間に形成された介在層をさらに備える、
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記ソースビアホールの内部がダイヤモンドで充填されている、
    請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記電界効果トランジスタは、マルチフィンガー型電界効果トランジスタである、
    請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記凹部は、前記ダイヤモンド基板の上面に複数形成され、
    　前記電極は、ソース電極とドレイン電極とを含み、
    　隣り合う２つの前記凹部の間には、前記凹部の底面から前記凹部の高さ方向に突出した前記ダイヤモンド基板の部分である凸部があり、
    　前記凸部上に、前記ソース電極または前記ドレイン電極が位置する、
    請求項７に記載の半導体装置。
  9. 　半導体基板上に窒化物半導体層を形成し、
    　前記窒化物半導体層の前記半導体基板と反対側の主面である第１主面に支持基板を接合し、
    　前記支持基板の接合後、前記半導体基板と前記窒化物半導体層を厚さ方向に貫通する貫通溝を形成し、
    　前記貫通溝の形成後、前記半導体基板を除去し、
    　前記貫通溝の内部の一部に第１金属を形成し、
    　前記窒化物半導体層の前記第１主面と反対側の主面である第２主面と、前記貫通溝の内部の前記第１金属が形成されていない領域とに、ダイヤモンド層を形成し、
    　前記ダイヤモンド層の形成後、前記支持基板を前記窒化物半導体層の第１主面から遊離し、
    　前記支持基板の遊離後、前記窒化物半導体層の第１主面に電界効果トランジスタの電極を形成して、前記電界効果トランジスタのソース電極を前記第１金属と電気的に接触させ、
    　前記第１金属と前記ダイヤモンド層の表面とに接触する第２金属を形成する、
    半導体装置の製造方法。
  10. 　前記半導体基板の除去と前記第１金属の形成の間に、前記窒化物半導体層の第２主面に介在層を形成する、
    請求項９に記載の半導体装置の製造方法。
  11. 　ダイヤモンド自立基板を用意し、
    　前記ダイヤモンド自立基板の上面に凹部を形成し、
    　前記凹部の内部に窒化物半導体層をエピタキシャル成長し、
    　前記窒化物半導体層の上面に電界効果トランジスタの電極層を形成する、
    半導体装置の製造方法。
  12. 　前記電界効果トランジスタのソースパッドの直下の前記ダイヤモンド自立基板の領域に、前記ダイヤモンド基板を厚さ方向に貫通するソースビアホールを形成し、
    　前記ソースビアホールの内壁にビアメタルを形成する、
    請求項１１に記載の半導体装置の製造方法。
  13. 　前記凹部の形成と前記窒化物半導体層のエピタキシャル成長との間に、前記凹部の内壁に介在層を形成する工程をさらに備える、
    請求項１１または請求項１２に記載の半導体装置の製造方法。
PCT/JP2019/024117 2019-06-18 2019-06-18 半導体装置およびその製造方法 WO2020255259A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US17/601,931 US20220148941A1 (en) 2019-06-18 2019-06-18 Semiconductor device and semiconductor device manufacturing method
DE112019007477.6T DE112019007477T5 (de) 2019-06-18 2019-06-18 Halbleitereinheit und herstelungsverfahren für eine halbleitereinheit
JP2021528503A JP7217808B2 (ja) 2019-06-18 2019-06-18 半導体装置の製造方法
PCT/JP2019/024117 WO2020255259A1 (ja) 2019-06-18 2019-06-18 半導体装置およびその製造方法
CN201980097305.XA CN113939918A (zh) 2019-06-18 2019-06-18 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/024117 WO2020255259A1 (ja) 2019-06-18 2019-06-18 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
WO2020255259A1 true WO2020255259A1 (ja) 2020-12-24

Family

ID=74037052

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/024117 WO2020255259A1 (ja) 2019-06-18 2019-06-18 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20220148941A1 (ja)
JP (1) JP7217808B2 (ja)
CN (1) CN113939918A (ja)
DE (1) DE112019007477T5 (ja)
WO (1) WO2020255259A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022166472A1 (zh) * 2021-02-05 2022-08-11 中国电子科技集团公司第十三研究所 基于金刚石衬底的GaN场效应晶体管的制备方法
CN115863169A (zh) * 2023-02-23 2023-03-28 成都功成半导体有限公司 一种GaN基HEMT器件及其制备方法
EP4239672A1 (en) * 2022-02-24 2023-09-06 Sumitomo Electric Device Innovations, Inc. Semiconductor device
WO2024084621A1 (ja) * 2022-10-19 2024-04-25 三菱電機株式会社 半導体装置
US12112944B2 (en) 2021-02-05 2024-10-08 The 13Th Research Institute Of China Electronics Technology Group Corporation Preparation method of GaN field effect transistor based on diamond substrate

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223696A1 (en) * 2021-01-13 2022-07-14 Electronics And Telecommunications Research Institute Method for manufacturing power semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143654B1 (en) * 2008-01-16 2012-03-27 Triquint Semiconductor, Inc. Monolithic microwave integrated circuit with diamond layer
JP2015065233A (ja) * 2013-09-24 2015-04-09 三菱電機株式会社 半導体装置及びその製造方法
JP2018041785A (ja) * 2016-09-06 2018-03-15 富士通株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2746483B2 (ja) * 1991-04-08 1998-05-06 三菱電機株式会社 高周波用半導体装置
JP2011040597A (ja) 2009-08-12 2011-02-24 Toshiba Corp 半導体装置およびその製造方法
US8659032B2 (en) * 2012-01-31 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8575657B2 (en) 2012-03-20 2013-11-05 Northrop Grumman Systems Corporation Direct growth of diamond in backside vias for GaN HEMT devices
JP2014029990A (ja) * 2012-06-29 2014-02-13 Sharp Corp 窒化物半導体装置の電極構造およびその製造方法並びに窒化物半導体電界効果トランジスタ
US9685513B2 (en) 2012-10-24 2017-06-20 The United States Of America, As Represented By The Secretary Of The Navy Semiconductor structure or device integrated with diamond
US9583607B2 (en) * 2015-07-17 2017-02-28 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device with multiple-functional barrier layer
JP6679022B2 (ja) 2016-02-29 2020-04-15 信越化学工業株式会社 ダイヤモンド基板の製造方法
JP6930229B2 (ja) * 2017-06-05 2021-09-01 富士通株式会社 半導体装置の製造方法
JP6448865B1 (ja) 2018-02-01 2019-01-09 三菱電機株式会社 半導体装置およびその製造方法
US11688780B2 (en) * 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143654B1 (en) * 2008-01-16 2012-03-27 Triquint Semiconductor, Inc. Monolithic microwave integrated circuit with diamond layer
JP2015065233A (ja) * 2013-09-24 2015-04-09 三菱電機株式会社 半導体装置及びその製造方法
JP2018041785A (ja) * 2016-09-06 2018-03-15 富士通株式会社 半導体装置及び半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022166472A1 (zh) * 2021-02-05 2022-08-11 中国电子科技集团公司第十三研究所 基于金刚石衬底的GaN场效应晶体管的制备方法
US12112944B2 (en) 2021-02-05 2024-10-08 The 13Th Research Institute Of China Electronics Technology Group Corporation Preparation method of GaN field effect transistor based on diamond substrate
EP4239672A1 (en) * 2022-02-24 2023-09-06 Sumitomo Electric Device Innovations, Inc. Semiconductor device
WO2024084621A1 (ja) * 2022-10-19 2024-04-25 三菱電機株式会社 半導体装置
CN115863169A (zh) * 2023-02-23 2023-03-28 成都功成半导体有限公司 一种GaN基HEMT器件及其制备方法

Also Published As

Publication number Publication date
CN113939918A (zh) 2022-01-14
JPWO2020255259A1 (ja) 2021-10-14
US20220148941A1 (en) 2022-05-12
DE112019007477T5 (de) 2022-03-10
JP7217808B2 (ja) 2023-02-03

Similar Documents

Publication Publication Date Title
WO2020255259A1 (ja) 半導体装置およびその製造方法
TWI517383B (zh) 在背側通孔中直接生長鑽石用於ＧａＮ高電子遷移率電晶體裝置
JP5242068B2 (ja) ＧａＮ系半導体デバイスおよびその製造方法
US8916962B2 (en) III-nitride transistor with source-connected heat spreading plate
US9064928B2 (en) Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
JP2008078486A (ja) 半導体素子
US11211308B2 (en) Semiconductor device and manufacturing method thereof
TWI523118B (zh) 基於氮化鎵之高電子移動率電晶體主動裝置之洩漏阻障
JP2010080633A (ja) 半導体装置、ウエハ構造体および半導体装置の製造方法
JP2003142501A (ja) ＧａＮ系電界効果トランジスタ及びその製造方法
JP5487590B2 (ja) 半導体装置及びその製造方法
US11189687B2 (en) Semiconductor devices and methods of manufacturing the same
US10903350B2 (en) Semiconductor devices and methods for forming the same
US10249750B2 (en) Semiconductor device
TW202046504A (zh) 半導體裝置及其製造方法
TW202115909A (zh) 高電子遷移率電晶體及其製作方法
JP6942253B2 (ja) 半導体装置、および、半導体装置の製造方法
TW202332051A (zh) 高電子遷移率電晶體及其製作方法
KR101402147B1 (ko) 갈륨 질화물계 반도체 소자, 이의 제조 방법 및 이를 포함하는 파워 모듈
TWI798922B (zh) 半導體結構及其製造方法
US12113127B2 (en) GaN-based high electron mobility transistors and fabrication method thereof
KR101392398B1 (ko) 갈륨 질화물계 반도체 소자, 이의 제조 방법 및 이를 포함하는 파워 모듈
WO2015040802A1 (ja) 半導体装置およびその製造方法
JP2023550520A (ja) 高電子移動度を有するトランジスタを製造する方法及び製造したトランジスタ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19933411

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021528503

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 19933411

Country of ref document: EP

Kind code of ref document: A1