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WO2017010286A1 - 画素回路ならびに表示装置およびその駆動方法 - Google Patents

画素回路ならびに表示装置およびその駆動方法 Download PDF

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WO2017010286A1
WO2017010286A1 PCT/JP2016/069234 JP2016069234W WO2017010286A1 WO 2017010286 A1 WO2017010286 A1 WO 2017010286A1 JP 2016069234 W JP2016069234 W JP 2016069234W WO 2017010286 A1 WO2017010286 A1 WO 2017010286A1
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WO
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voltage
line
circuit
transistor
data
Prior art date
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PCT/JP2016/069234
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English (en)
French (fr)
Inventor
将紀 小原
内田　秀樹
菊池　克浩
井上　智
優人 塚本
英士 小池
和雄 滝沢
野口　登
宣孝 岸
Original Assignee
シャープ株式会社
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Publication date
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Definitions

  • the present invention relates to a display device, and more particularly to a display device including a display element driven by a current, such as an organic EL display device, a driving method thereof, and a pixel circuit in such a display device.
  • an electro-optical element whose luminance is controlled by an applied voltage and an electro-optical element whose luminance is controlled by a flowing current.
  • a typical example of an electro-optical element whose luminance is controlled by an applied voltage is a liquid crystal display element.
  • an electro-optical element whose luminance is controlled by a flowing current is an organic EL (Electro-Luminescence) element.
  • the organic EL element is also called OLED (Organic Light-Emitting Light Diode).
  • Organic EL display devices that use organic EL elements, which are self-luminous electro-optic elements, can be easily reduced in thickness, power consumption, brightness, etc., compared to liquid crystal display devices that require backlights and color filters. Can be achieved. Therefore, in recent years, organic EL display devices have been actively developed.
  • an organic EL display device As a driving method of an organic EL display device, a passive matrix method (also referred to as “simple matrix method”) and an active matrix method are known.
  • An organic EL display device adopting a passive matrix system has a simple structure but is difficult to increase in size and definition.
  • an organic EL display device employing an active matrix method hereinafter referred to as an “active matrix organic EL display device” is larger and more precise than an organic EL display device employing a passive matrix method. Can be realized easily.
  • a pixel circuit of an active matrix organic EL display device typically includes an input transistor that selects a pixel and a drive transistor that controls the supply of current to the organic EL element.
  • the current flowing from the drive transistor to the organic EL element may be referred to as “drive current”.
  • a plurality of data lines also referred to as “source lines”
  • a plurality of scanning signal lines also referred to as “gate lines” intersecting the plurality of data lines
  • a plurality of pixel circuits arranged in a matrix along the plurality of scanning signal lines are formed in the display portion.
  • an SSD Source Shared Shared Driving
  • an SSD Source Shared Shared Driving
  • the SSD method means that a plurality of data lines in the display unit are grouped into a plurality of sets of data lines with a predetermined number of two or more data lines as one set, and time-divided into the predetermined number of data lines in each set.
  • an analog video signal is given.
  • an analog video signal is given to each data line via an analog switch in an on state, and then the level of the control signal of the analog switch is changed.
  • the analog switch is turned off, the voltage of the analog video signal is held in the data line.
  • the activated scanning signal line The voltage of the data line is written as pixel data to the pixel circuit connected to the.
  • an active matrix type organic EL display device adopting the SSD method is disclosed in, for example, Patent Document 1.
  • color display by RGB three primary colors is performed, and an R data line which is a data line to which a pixel circuit corresponding to a red pixel is connected and a data line to which a pixel circuit corresponding to a green pixel is connected.
  • a group of three data lines consisting of a certain G data line and a B data line which is a data line to which a pixel circuit corresponding to a blue pixel is connected is grouped into a plurality of data lines in the display panel.
  • One demultiplexer is provided for each set.
  • Each demultiplexer receives a data signal output from a data driver (data line driving circuit), and the data signal is time-divided into an R data line, a G data line, and a B data line connected to the demultiplexer. Is configured to give to.
  • an active matrix type organic EL display device adopting the SSD method, after an analog video signal is given to each data line via an analog switch in an on state, a control signal of the analog switch is transmitted. By changing the level and turning off the analog switch, the voltage of the analog video signal is held in the data line.
  • a phenomenon in which the voltage held on the data line drops or rises lower than the original voltage of the analog video signal due to parasitic capacitance This phenomenon is called “field-through phenomenon”. This point will be described below with reference to FIGS. 41 and 42.
  • FIG. 2 is a circuit diagram showing a configuration of “unit sample hold circuit”.
  • This unit sample hold circuit includes an N-channel field effect transistor (hereinafter abbreviated as “Nch transistor”) SWk as an analog switch, and one conduction terminal connected to the gate terminal of the Nch transistor SWk and the data line SLk. And a parasitic capacitance Cgd formed between the two.
  • Nch transistor N-channel field effect transistor
  • An analog video signal Sv1 is supplied to the other conduction terminal of the Nch transistor SWk, and a control signal Sck for controlling on / off of the Nch transistor SWk is supplied to the gate terminal of the Nch transistor SWk.
  • the Nch transistor SWk (including the parasitic capacitance Cgd) forms a sampling circuit for the analog video signal Sv1, and the capacitance of the sampling circuit and the data line SLk (total capacitance formed by the data line SLk and other electrodes).
  • the unit sample hold circuit is configured by Csl.
  • an on-voltage (a high-level voltage (hereinafter referred to as “H-level voltage” when the analog switch is formed of an Nch transistor)) is used as the control signal Sck of the Nch transistor SWk.
  • H-level voltage when the analog switch is formed of an Nch transistor
  • the off voltage when the analog switch is composed of Nch transistors, a low level voltage (hereinafter referred to as “L level voltage”) is used as the control signal Sck. This is applied to the gate terminal of the transistor SWk.
  • the voltage change (VCH ⁇ VCL) at the gate terminal of the Nch transistor SWk affects the data line voltage Vsl via the parasitic capacitance Cgd, and the data line voltage Vsl is changed to the analog video signal Sv1 according to the voltage change.
  • a phenomenon of lowering from the voltage Vv1, that is, a field through phenomenon occurs.
  • the amount of decrease in the voltage Vv1 of the analog video signal Sv1 due to this field-through phenomenon that is, the field-through voltage ⁇ Vsl, assumes that the voltage change at the gate terminal occurs instantaneously (the Nch transistor SWk instantaneously transitions to the OFF state) Then, it is expressed by the following formula.
  • ⁇ Vsl ⁇ Cgd / (Csl + Cgd) ⁇ (VCH ⁇ VCL)
  • the data line voltage Vsl fluctuates (decreases or increases) due to a field-through phenomenon. Therefore, an image represented by an input signal given from the outside cannot be displayed sufficiently satisfactorily.
  • a configuration in which the voltage of the data signal is adjusted to be high in advance so as to compensate for the voltage decrease can be considered. However, this configuration causes an increase in power consumption.
  • the present invention is an active matrix type display device having a display element driven by current, and suppresses fluctuations in the data line voltage due to a field-through phenomenon that occurs when an analog voltage signal is sampled and held in the data line. It is an object to provide a display device that can be used.
  • a plurality of data lines for transmitting a plurality of analog voltage signals representing an image to be displayed, a plurality of write control lines intersecting with the plurality of data lines, and the plurality of the plurality of data lines
  • a display device including a plurality of display elements arranged in a matrix along the data lines and the plurality of write control lines and driven by current, and having a function of measuring a drive current to be applied to each display element;
  • a pixel circuit corresponding to any one of a plurality of data lines and corresponding to any one of the plurality of write control lines,
  • An electro-optic element which is one of the plurality of display elements and whose luminance is controlled by a current;
  • a voltage holding capacitor for holding a data voltage for controlling a driving current of the electro-optic element;
  • An input transistor as a switching element having a control terminal connected to a corresponding write control line and controlling voltage supply from the corresponding data line to the voltage holding capacitor;
  • a driving transistor for supplying a driving current corresponding to
  • a plurality of data lines for transmitting a plurality of analog voltage signals representing an image to be displayed, a plurality of write control lines intersecting the plurality of data lines, and the plurality of the plurality of data lines
  • a display device including a plurality of display elements arranged in a matrix along the data lines and the plurality of write control lines and driven by current, and having a function of measuring a drive current to be applied to each display element.
  • a plurality of pixel circuits according to the first aspect of the present invention, arranged in a matrix; A plurality of monitor control lines disposed along the plurality of write control lines to respectively correspond to the plurality of write control lines; A plurality of voltage fluctuation compensation lines disposed along the plurality of write control lines to respectively correspond to the plurality of write control lines; A plurality of connection control transistors respectively corresponding to the plurality of data lines, each for receiving a first conduction terminal connected to the corresponding data line and an analog voltage signal to be applied to the corresponding data line; A plurality of connection control transistors having a second conduction terminal and a control terminal for receiving a connection control signal for controlling on / off; A data line driving circuit for supplying the analog voltage signal to the second conduction terminal of each of the plurality of connection control transistors; A write control line driving circuit for selectively driving the plurality of write control lines; A monitor control line driving circuit for selectively driving the plurality of monitor control lines; A voltage fluctuation compensation line driving circuit for selectively driving the plurality of voltage fluctuation
  • Each output terminal is connected to a second conduction terminal of a predetermined number of connection control transistors corresponding to a predetermined number of data lines of the corresponding set;
  • the drive control unit generates a predetermined number of connection control signals respectively corresponding to a predetermined number of data lines of each set, and the predetermined number of connection control signals corresponding to the predetermined number of data lines of each set
  • the predetermined number of connection control transistors of each set are sequentially supplied for a predetermined period in a first selection period in which any one of the plurality of write control lines is in a selected state.
  • the voltage fluctuation compensation line driving circuit supplies the voltage fluctuation compensation line corresponding to the write control line in the selected state after the plurality of connection control transistors change from the on state to the off state.
  • the power voltage By changing the power voltage from the first voltage to the second voltage, it is opposite to the change in voltage applied to the control terminals of the plurality of connection control transistors to change the plurality of connection control transistors from the on state to the off state.
  • the voltage of the corresponding voltage fluctuation compensation line is changed in the direction of.
  • the voltage fluctuation compensation line drive circuit is configured to change the write control line in the selected state in the first selection period in the period in which the plurality of write control lines are in the non-selected state after the first selection period.
  • the voltage of the corresponding voltage fluctuation compensation line is returned from the second voltage to the first voltage.
  • the voltage fluctuation compensation line drive circuit first changes from an on state to an off state in a period in which a write control line selected next to a write control line that is in a selected state in the first selection period is in a selected state. Before the changing connection control transistor starts changing to the OFF state, the voltage of the voltage variation compensation line corresponding to the write control line that is in the selected state in the first selection period is changed from the second voltage. The voltage is returned to the first voltage.
  • a voltage source configured to supply the first and second voltages to the voltage fluctuation compensation line driving circuit so that a difference between the first voltage and the second voltage can be changed.
  • Voltage fluctuations in the plurality of data lines caused by the plurality of connection control transistors changing from an on state to an off state in the first selection period are changed from the first voltage of the voltage of the corresponding voltage fluctuation compensation line to the first voltage.
  • the first and second voltages are set so as to be offset by a change to the second voltage.
  • the drive control unit When measuring the drive current to be applied to the display element in the pixel circuit corresponding to any one of the plurality of write control lines, The drive control unit Corresponding to the one write control line in the non-selection period immediately after the second selection period in which the one write control line is selected and the plurality of write control lines are in the non-selected state.
  • the current measurement circuit is configured to detect a current flowing through a drive transistor in a pixel circuit corresponding to the one write control line, the monitor control transistor, the voltage variation compensation transistor, and the predetermined number of connection control transistors in each group. It is characterized by measuring through an on-state transistor.
  • the transistor included in each pixel circuit and the plurality of connection control transistors are thin film transistors in which a channel layer is formed using an oxide semiconductor.
  • an analog voltage signal indicating pixel data to be written to the pixel circuit is transmitted from the data side driving circuit to the data line corresponding to the pixel circuit as a switching element.
  • the connection control transistor is turned off after being applied through the connection control transistor, the voltage held in the data line varies from the voltage of the analog voltage signal due to the parasitic capacitance of the connection control transistor. (When the connection control transistor is an N-channel type, the voltage of the data line decreases, and when the connection control transistor is a P-channel type, the voltage of the data line increases).
  • the analog voltage signal is corrected in advance so as to compensate for this, the voltage of the analog voltage signal is reduced. Becomes higher than the original voltage, resulting in an increase in power consumption. According to the first aspect of the present invention, such an increase in power consumption can be suppressed.
  • this pixel when measuring a current flowing through the driving transistor (driving current to be applied to the display element) in order to compensate for variations in characteristics of the driving transistor in the pixel circuit, this pixel is used.
  • the monitor control line and the voltage fluctuation compensation line arranged along the write control line corresponding to the circuit are both selected (active), and the current measurement circuit provided in the display device has a current flowing through the drive transistor. Is measured through the monitor control transistor, the voltage fluctuation compensation transistor, and the data line in the pixel circuit.
  • both the monitor control line and the voltage fluctuation compensation line arranged along the write control line corresponding to this pixel circuit are not.
  • the monitor control transistor and the voltage fluctuation compensation transistor that are selected (inactive) and are connected in series to each other in this pixel circuit are both turned off. For this reason, according to the first aspect of the present invention, in the pixel circuit other than the pixel circuit to be measured by the current measurement circuit, leakage current flowing into or out of the data line is reliably suppressed, and measurement is performed.
  • the current of the drive transistor of the target pixel circuit can be measured with high accuracy.
  • connection control transistors of each set are sequentially turned on for a predetermined period in a first selection period in which any one of the plurality of write control lines is in a selected state.
  • first selection period an analog voltage signal from each output terminal of the data line driving circuit is applied to the data line corresponding to the connection control transistor in the on state, and the connection control transistor changes to the off state.
  • the analog voltage signal is held on the data line as a pixel data voltage.
  • the connection control transistor due to the parasitic capacitance of the connection control transistor, the voltage held in the data line varies from the voltage of the analog voltage signal (if the connection control transistor is an N-channel type, the voltage of the data line) (In the case of the P channel type, the voltage of the data line increases.)
  • the voltage of the voltage variation compensation line corresponding to the write control line in the selected state is In order to change the plurality of connection control transistors from the on state to the off state, the connection control transistor changes in a direction opposite to the change in voltage applied to the control terminals (changes from the first voltage to the second voltage).
  • the voltage change of the voltage fluctuation compensation line works in a direction to cancel the voltage fluctuation of the data line via the voltage fluctuation compensation capacitor in the pixel circuit corresponding to the data line. This compensates for voltage fluctuations in the data line that occur when the connection control transistor changes to the off state. Therefore, it is not necessary to correct the analog data signal voltage in advance in order to compensate for such data line voltage fluctuations.
  • the connection control transistor is an N-channel type
  • the voltage of the data line decreases when the connection control transistor changes to the OFF state. Therefore, if the analog voltage signal is corrected in advance to compensate for this, the voltage of the analog voltage signal is reduced. Becomes higher than the original voltage, leading to an increase in power consumption. According to the second aspect of the present invention, such an increase in power consumption can be suppressed.
  • the voltage to which the second voltage is applied in the first selection period Since the voltage of the fluctuation compensation line is returned to the first voltage, the change from the second voltage to the first voltage does not affect the data voltage held in each pixel circuit.
  • the voltage of the voltage fluctuation compensation line corresponding to the selection timing of each write control line is switched between the first voltage and the second voltage.
  • a dedicated control signal for returning the voltage of the fluctuation compensation line to the first voltage is not required, the configuration of the voltage fluctuation compensation line driving circuit can be simplified, and power consumption can be reduced accordingly.
  • the difference between the first voltage and the second voltage can be changed in the power source that supplies the first and second voltages to be supplied to each voltage fluctuation compensation line to the voltage fluctuation compensation line driving circuit. It is configured. Therefore, by adjusting the difference between the first voltage and the second voltage according to the magnitude of the voltage fluctuation of the data line caused by the parasitic capacitance when the connection control transistor changes to the OFF state, the voltage fluctuation is reduced. It can be fully compensated. In addition to compensation for voltage fluctuation of the data line due to such parasitic capacitance, the voltage of the analog voltage signal applied to the data line, the voltage held in the data line, and the voltage written as pixel data in the pixel circuit are also included. In the case of shortage, the shortage can be compensated by adjusting the difference between the first voltage and the second voltage.
  • the first and second voltages to be applied to the plurality of voltage fluctuation compensation lines change the plurality of connection control transistors from the on state to the off state in the first selection period.
  • the voltage fluctuations in the plurality of data lines caused by this are set so as to be offset by the change in the voltage of the voltage fluctuation compensation line corresponding to the write control line that is selected in the first selection period. . This eliminates the need for correction of the analog voltage signal for compensating for voltage fluctuations in the plurality of data lines, and more reliably solves problems such as increased power consumption due to the correction.
  • the seventh aspect of the present invention when the drive current to be applied to the display element in the pixel circuit corresponding to any one of the plurality of write control lines is measured, Monitor in the pixel circuit corresponding to the one write control line in the non-selection period immediately after the second selection period in which the write control line is selected and in which all the write control lines are in the non-selection state
  • the control transistor and the voltage variation compensation transistor are turned on, and a predetermined number of connection control transistors in each set are sequentially turned on for a predetermined period.
  • the current flowing through the drive transistor of the pixel circuit corresponding to the one write control line is the monitor control transistor, the voltage variation compensation transistor, and a predetermined number of connection controls in each group.
  • the transistor included in each pixel circuit and the plurality of connection control transistors are thin film transistors in which a channel layer is formed of an oxide semiconductor, other types of thin film transistors are used.
  • the effect similar to the said 2nd aspect of this invention is acquired, reducing power consumption rather than the case.
  • FIG. 1 is a block diagram illustrating an overall configuration of an organic EL display device according to a first embodiment of the present invention. It is a block for demonstrating the structure of the display part in the said 1st Embodiment. 3 is a timing chart for explaining driving of a write control line and a monitor control line in the first embodiment. It is a partial circuit diagram which shows the structure of the principal part in the said 1st Embodiment. 3 is a circuit diagram showing a configuration of a data side unit circuit in the data side drive circuit in the first embodiment. FIG. It is a block diagram which shows the structure of the drive control part in the display control circuit in the said 1st Embodiment.
  • FIG. 3 is a block diagram showing a configuration of a write control line drive circuit in the first embodiment.
  • FIG. 3 is a circuit diagram showing a configuration of a shift register unit circuit (configuration of one stage of the shift register) that constitutes the write control line drive circuit in the first embodiment.
  • FIG. 6 is a timing chart for explaining the basic operation of the unit circuit of the shift register constituting the write control line drive circuit in the first embodiment.
  • FIG. 3 is a block diagram showing a configuration of a monitor control line drive circuit in the first embodiment.
  • FIG. 6 is a signal waveform diagram of a clock signal CLK3 and a clock signal CLK4 during a normal operation period in the first embodiment.
  • FIG. 2 is a circuit diagram showing a configuration of a unit circuit of a shift register that constitutes a monitor control line drive circuit in the first embodiment. It is a figure for demonstrating how the monitor enable signal is given to the transistor T49 in the unit circuit of the shift register which comprises the monitor control line drive circuit in the said 1st Embodiment.
  • FIG. 6 is a signal waveform diagram of a clock signal CLK5 and a clock signal CLK6 during a normal operation period in the first embodiment.
  • FIG. 3 is a circuit diagram showing a configuration of a unit circuit of a shift register that constitutes the voltage fluctuation compensation line drive circuit in the first embodiment. 3 is a timing chart for explaining the operation of the write control line drive circuit in the first embodiment. 4 is a timing chart for explaining the operation of the monitor control line driving circuit in the first embodiment. 6 is a timing chart for explaining the operation of the voltage fluctuation compensation line driving circuit in the first embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration in a current measurement period of a data side unit circuit in the data side drive circuit in the first embodiment.
  • 4 is a timing chart for explaining an operation for measuring a current in the pixel circuit in the first embodiment.
  • 4 is a flowchart showing a control procedure for a characteristic detection process (a series of processes for detecting the characteristics of a drive transistor) in the first embodiment.
  • 6 is a flowchart for explaining a procedure of compensation processing (a series of processing for compensating variation in characteristics of a driving transistor) when attention is paid to one pixel (a pixel in i row and j column) in the first embodiment. is there. It is a figure which shows the gradation-current characteristic in the said 1st Embodiment.
  • FIG. 6 is a signal waveform diagram of a clock signal CLK5 and a clock signal CLK6 during a normal operation period in the second embodiment.
  • FIG. 10 is a timing chart for explaining a basic operation of a unit circuit of a shift register constituting the voltage compensation line driving circuit in the second embodiment. 10 is a timing chart for explaining the operation of the voltage fluctuation compensation line driving circuit in the second embodiment.
  • the gate terminal corresponds to a control terminal
  • one of the drain terminal and the source terminal corresponds to a first conduction terminal
  • the other corresponds to a second conduction terminal.
  • the drain terminal and the source terminal of the transistor change according to the switching of the direction of the current according to a normal definition, but for convenience, one of the two conduction terminals of the transistor is fixed as a drain terminal. The other is fixed as a source terminal.
  • FIG. 1 is a block diagram showing the overall configuration of an active matrix organic EL display device 1 according to the first embodiment of the present invention.
  • the organic EL display device 1 includes a display control circuit 100, a data side drive circuit 200, a write control line drive circuit 300, a voltage fluctuation compensation line drive circuit 350, a monitor control line drive circuit 400, a demultiplex circuit 250, and a display. Part 500 is provided.
  • the data side driving circuit 200 includes a portion that functions as the data line driving circuit 210 and a portion that functions as the current measurement circuit 220.
  • the write control line drive circuit 300, the voltage fluctuation compensation line drive circuit 350, the monitor control line drive circuit 400, and the demultiplex circuit 250 are integrated with the display unit 500.
  • the organic EL display device 1 includes logic power sources 610, 620, and 630, an organic EL high level power source 650, and an organic EL low level as components for supplying various power supply voltages to the organic EL panel 6.
  • a level power supply 640 is provided.
  • the organic EL panel 6 is supplied with the high level power supply voltage VDD and the low level power supply voltage VSS required for the operation of the write control line drive circuit 300 from the logic power supply 610, and is required for the operation of the monitor control line drive circuit 400.
  • the high level power supply voltage VDD and the low level power supply voltage VSS are supplied from the logic power supply 620, and the high level power supply voltage VDD, the low level power supply voltage VSS, and the voltage required for the operation of the voltage fluctuation compensation line driving circuit 350 are supplied.
  • a fluctuation compensation voltage (hereinafter referred to as “counter voltage”) VCNT is supplied from the logic power source 630.
  • the organic EL panel 6 is supplied with a high level power supply voltage ELVDD from the organic EL high level power supply 650 and supplied with a low level power supply voltage ELVSS from the organic EL low level power supply 640.
  • the high level power supply voltage VDD, the low level power supply voltage VSS, the counter voltage VCNT, the organic EL high level power supply voltage ELVDD, and the organic EL low level power supply voltage ELVSS are all constant voltages (DC voltages).
  • the power lines for supplying the high level power supply voltage VDD, the low level power supply voltage VSS, the high level power supply voltage ELVDD, and the low level power supply voltage ELVSS are also denoted by the symbols “ELVDD”, “ELVSS”, “VDD”, “ It is indicated by VSS ”respectively.
  • FIG. 2 is a block diagram for explaining the configuration of the display unit 500 in the present embodiment.
  • the description will be made assuming that the organic EL panel 6 is a full high-definition panel, but the present invention is not limited to this.
  • a pixel circuit 50r for a red pixel is provided corresponding to each intersection of the write control lines G1_WL (0) to G1_WL (1079) and the data lines SLr0 to SLrM, and the write control lines G1_WL (0) to G1_WL ( 1079) and data lines SLg0 to SLgM are provided with pixel circuits 50g for green pixels corresponding to the respective intersections, and write control lines G1_WL (0) to G1_WL (1079) and data lines SLb0 to SLbM
  • a pixel circuit 50b for a blue pixel is provided corresponding to the intersection.
  • the display unit 500 includes three pixel circuits 50r, 50g, and 50b corresponding to red (R), green (G), and blue (B) (hereinafter referred to as “red pixel circuit 50r” and “green pixel circuit, respectively”).
  • red pixel circuit 50r red pixel circuit 50r” and “green pixel circuit, respectively”.
  • M + 1) ⁇ 1080 1920 ⁇ 1080 sets of pixel circuits, each of which is a write control line G1_WL (0) to G1_WL (1079) and data lines SLr0, SLg0. , SLb0 to SLrM, SLgM, and SLbM are arranged in a matrix.
  • a plurality of (1920 columns) red pixel circuit columns each including 1080 red pixel circuits 50r arranged in the direction in which the data lines extend, and one column of 1080 green pixel circuits 50g arranged in the direction in which the data lines extend.
  • a pixel matrix having a plurality of (1080 rows) pixel circuit rows each including 1920 sets (5760 pixels) of pixel circuits 50r, 50g, and 50b arranged in the extending direction is formed.
  • the first line is referred to as “0th line”. That is, the 1080th rows are referred to as “0th to 1079th rows”, respectively. Similarly, the columns 5760 are referred to as “0th to 5759th columns”, respectively.
  • one frame period in this embodiment and other embodiments described later is an effective scanning period in which pixel data is sequentially written to the pixel circuit in the order from the first row to the last row, and the pixel data. Is composed of a vertical blanking period which is a period provided for returning the writing from the last line to the first line (see FIG. 23 and the like described later).
  • the display unit 500 is provided with 1080 monitor control lines G2_Mon (0) to G2_Mon (1079) so as to correspond to the 1080 write control lines G1_WL (0) to G1_WL (1079) on a one-to-one basis. It is installed. Further, 1080 voltage fluctuation compensation lines G3_Cnt (0) to G3_Cnt (1079) are arranged so as to correspond to the 1080 write control lines G1_WL (0) to G1_WL (1079) on a one-to-one basis. Yes. As shown in FIG.
  • the display unit 500 is provided with a high level power line ELVDD and a low level power line ELVSS. The detailed configuration of the pixel circuits 50r, 50g, and 50b will be described later.
  • the write control lines are simply denoted by reference numeral “G1_WL”.
  • the monitor control line, the voltage fluctuation compensation line, and the data line may be simply represented by a symbol “G2_Mon”, a symbol “G3_Cnt”, and a symbol “SL”, respectively.
  • the pixel circuit is simply denoted by reference numeral “50”.
  • the display control circuit 100 includes a drive control unit 110, a correction data calculation / storage unit 120, and a gradation correction unit 130, and an RGB video data signal Din as image information and timing control.
  • An input signal Sin including an external clock signal CLKin as information is received from the outside of the display device 1.
  • the drive control unit 110 Based on this input signal Sin, the drive control unit 110 writes a write control signal WCTL for controlling the operation of the write control line drive circuit 300, and a monitor control signal for controlling the operation of the monitor control line drive circuit 400.
  • the write control signal WCTL includes a start pulse signal GSP, a clock signal CLK1, and a clock signal CLK2, which will be described later.
  • the monitor control signal MCTL includes a start pulse signal MSP, a clock signal CLK3, and a clock signal CLK4 which will be described later.
  • the voltage fluctuation compensation control signal CCTL includes a start pulse signal CSP, a clock signal CLK5, a clock signal CLK6, and a pull-down signal CPD, which will be described later.
  • the source control signal SCTL includes a start pulse signal SSP, a clock signal SCK, a latch strobe signal LS, and an input / output control signal DWT, which will be described later.
  • the monitor enable signal Mon_EN is a signal for controlling whether or not the drive current can be measured.
  • the correction data calculation / storage unit 120 holds correction data used for correcting the data signal DA.
  • the correction data includes an offset value and a gain value.
  • the correction data calculation / storage unit 120 receives the gradation position instruction signal PS and the monitor voltage Vmo that is the result of current measurement in the data side driving circuit 200, and updates the correction data.
  • the gradation correction unit 130 corrects the data signal DA output from the drive control unit 110 using the correction data DH held in the correction data calculation / storage unit 120, and the data obtained by the correction is obtained. Output as a digital video signal DV.
  • the operation of measuring the drive current output to SLr0, SLg0, SLb0 to SLrM, SLgM, SLbM, that is, the operation as the current measurement circuit 220 is selectively performed.
  • the correction data calculation / storage unit 120 holds an offset value and a gain value as correction data.
  • the data side drive circuit 200 measures the drive current based on two types of gradations (first gradation P1 and second gradation P2: P2> P1).
  • 3 (M + 1) 5760 data signals Dr0, Dg0, Db0 to DrM, DgM, and DbM are applied to the data lines SLr0, SLg0, SLb0 to SLrM, SLgM, and SLbM, respectively.
  • three (M + 1) data lines SL are grouped into M + 1 data line groups with three data lines SLri, SLgi, SLbi adjacent in the display unit 500 as one set, and 3 in each set.
  • the demultiplexing circuit 250 includes M + 1 demultiplexers 252 respectively corresponding to the analog video signals D0 to DM.
  • the SSD control signal Cssd for switching the data line SL to be supplied with each analog video signal Di as the data signal Dri, Dgi, or Dbi according to the SSD method is the display control circuit 100. Is generated by the drive control unit 110 in FIG.
  • the write control line drive circuit 300 drives 1080 write control lines G1_WL (0) to G1_WL (1079) based on the write control signal WCTL from the display control circuit 100.
  • the monitor control line drive circuit 400 drives 1080 monitor control lines G2_Mon (0) to G2_Mon (1079) based on the monitor control signal MCTL and the monitor enable signal Mon_EN from the display control circuit 100.
  • the write control line G1_WL and the monitor control line G2_Mon are driven as shown in FIG.
  • the period before time t2 and the period after time t5 are normal operation periods
  • the period from time t2 to time t5 is a characteristic detection processing period.
  • the characteristic detection processing period includes a pre-compensation data writing period in which pre-compensation data (data for driving current measurement) is written, a current measurement period in which driving current is measured, and post-compensation data (image Data for display) is written, and a post-compensation data writing period is performed.
  • the write control line G1_WL (n) of the compensation target row is selected.
  • the monitor control line G2_Mon (n) in the compensation target row is selected during the current measurement period. How the above driving is realized in this embodiment will be described later.
  • the voltage fluctuation compensation line drive circuit 350 is supplied with a voltage from the display control circuit 100 in order to compensate for a voltage drop (more generally voltage fluctuation) ⁇ Vsl of each data line SL due to a field through phenomenon generated in the demultiplexing circuit 250. Based on the fluctuation compensation control signal CCTL, the 1080 voltage fluctuation compensation lines G3_Cnt (0) to G3_Cnt (1079) are driven. That is, the voltage fluctuation compensation line drive circuit 350 has a red pixel connection control signal Rssd, which will be described later, constituting the SSD control signal Cssd input to the demultiplexing circuit 250 within the selection period of each write control line G1_WL (i).
  • the voltage fluctuation compensation line G3_Cnt (i) corresponding to the write control line G1_WL (i) is set to the low level.
  • the power supply voltage VSS is changed to the counter voltage VCNT (high level voltage) (details will be described later with reference to FIG. 24 and the like).
  • the voltage of each voltage fluctuation compensation line G3_Cnt (i) is changed from the voltage from the display control circuit 100 after changing to the counter voltage VCNT (high level) as described above.
  • the pull-down signal CPD included in the fluctuation compensation control signal CCTL is returned to the low level power supply voltage VSS in the vertical blanking period (also referred to as “vertical synchronization period”).
  • the vertical blanking period all the write control lines G1_WL are in a non-selected state, and therefore any pixel circuit 50 holds the change from the high level to the low level of each voltage fluctuation compensation line G3_Cnt (i). This also does not affect the data voltage as the pixel data.
  • the time when the voltage of each voltage fluctuation compensation line G3_Cnt (i) is returned from the high level to the low level may be within a period in which all the write control lines G1_WL are in the non-selected state, and within the vertical blanking period. It is not limited.
  • the “on voltage” is a voltage applied to the gate terminal as the control terminal in order to turn on the transistor as the switching element
  • the “off voltage” is the transistor off as the switching element.
  • This is a voltage applied to the gate terminal as the control terminal for setting the state.
  • an N-channel field effect transistor specifically, a thin film transistor (TFT)
  • TFT thin film transistor
  • the “off voltage” is a high level voltage and the “on voltage” is a low level voltage.
  • the field through phenomenon increases the voltage Vsl held in the data line SL.
  • the voltage fluctuation compensation line drive circuit 350 stops operating and the output signal of the voltage fluctuation compensation line drive circuit 350 is output.
  • the monitor enable signal Mon_EN supplied to the monitor control line drive circuit 400 is at a high level, and each voltage fluctuation compensation line G3_Cnt (i) is associated with the monitor control line G2_Mon (i) corresponding thereto. (See FIG. 2). Therefore, as shown in FIG. 3, according to the monitor control line G2_Mon (i) of the measurement target row that is in the selected state (high level) during the current measurement period, the corresponding voltage fluctuation compensation line G3_Cnt (n) is also selected. It becomes a state.
  • each component operates to operate the data lines SLr0, SLg0, SLb0 to SLrM, SLgM, SLbM, the write control lines G1_WL (0) to G1_WL (1079), the monitor control lines G2_Mon (0) to G2_Mon (1079). ) And voltage fluctuation compensation lines G3_Cnt (0) to G3_Cnt (1079) are driven, and an image is displayed on the display unit 500.
  • the data signal DA is corrected based on the measurement result of the drive current, the variation in the characteristics of the drive transistor is compensated.
  • the data side driving circuit 200 has M + 1 terminals Td0 to TdM connected to the M + 1 demultiplexers 252 in the demultiplexing circuit 250, and functions as the data line driving circuit 210. Sometimes, the following operations are performed using these terminals Td0 to TdM as output terminals.
  • the data side driving circuit 200 receives the source control signal SCTL from the display control circuit 100, outputs M + 1 analog video signals D0 to DM in parallel from the M + 1 terminals Td0 to TdM, and gives them to the demultiplexing circuit 250. .
  • the data side driving circuit 200 corresponds to the M + 1 analog video signals D0 to DM to be supplied to the demultiplexing circuit 250 at the timing when the pulse of the clock signal SCK is generated using the start pulse signal SSP as a trigger.
  • the digital video signal DV is held sequentially.
  • the digital video signal DV (M + 1 digital signals obtained by sampling and latching the digital video signal DV) held in sequence is M + 1 analogs as analog voltages.
  • Video signals D0 to DM are converted and output to the demultiplexing circuit 250 all at once.
  • FIG. 4 shows a portion of the display unit 500, the demultiplexing circuit 250, and the data side driving circuit 200 according to the present embodiment that corresponds to driving of a set of data lines including three data lines SLrj, SLgj, and SLbj. It is a circuit diagram which shows a structure.
  • FIG. 4 shows a pixel circuit 50r in the i-th row and 3j column, a pixel circuit 50g in the i-th row 3j + 1 column, and a pixel circuit 50b in the i-th row 3j + 2 column to which the three data lines SLrj, SLgj, and SLbj are connected.
  • a certain data side unit circuit 211 is shown.
  • Each pixel circuit 50 includes one organic EL element (electro-optical element) OLED, four Nch transistors (N-channel type transistors) T1 to T4, and two capacitors Cst and Ccnt.
  • the transistor T1 functions as an input transistor for selecting a pixel
  • the transistor T2 functions as a driving transistor that controls the supply of current to the organic EL element OLED
  • the transistor T3 performs current measurement for detecting the characteristics of the driving transistor.
  • the transistor T4 cancels the voltage drop ⁇ Vsl of the data line SL due to the field-through phenomenon that occurs when the Nch transistor in the demultiplexer 252 changes from the on state to the off state. It functions as a voltage fluctuation compensation transistor for compensation.
  • the capacitor Cst functions as a voltage holding capacitor for holding a data voltage indicating pixel data
  • the capacitor Ccnt functions as a voltage fluctuation compensation capacitor for adjusting the compensation for the voltage drop ⁇ Vsl of the data line SL.
  • the transistor T1 is provided between the data line SL and the gate terminal of the transistor T2.
  • the gate terminal and the source terminal of the transistor T1 are connected to the write control line G1_WL (i) and the data line SL, respectively.
  • the transistor T2 is provided in series with the organic EL element OLED.
  • the gate terminal, the drain terminal, and the source terminal of the transistor T2 are respectively connected to the drain terminal of the transistor T1, the high-level power supply line ELVDD, and the anode terminal of the organic EL element OLED.
  • the gate terminal and the drain terminal of the transistor T3 are connected to the monitor control line G2_Mon (i) and the anode terminal of the organic EL element OLED, respectively.
  • the transistor T4 is provided in series with the transistor T3, and the gate terminal as its control terminal, the source terminal as its first conduction terminal, and the drain terminal as its second conduction terminal are connected to the voltage fluctuation compensation line G3_Cnt (j ), The data line SL, and the source terminal of the transistor T3.
  • One terminal of the capacitor Cst is connected to the gate terminal of the transistor T2, and the other terminal is connected to the drain terminal of the transistor T2.
  • One terminal of the capacitor Ccnt is connected to the gate terminal of the transistor T4, and the other terminal is connected to the data line SL.
  • the cathode terminal of the organic EL element OLED is connected to the low level power line ELVSS.
  • the transistors T1 to T4 in the pixel circuit 50 are all N-channel type. These transistors T1 to T4 employ TFTs whose channel layers are formed of an oxide semiconductor (for example, InGaZnO (indium gallium zinc oxide)). The same applies to the transistors in the demultiplex circuit 250, the write control line drive circuit 300, the monitor control line drive circuit 400, and the voltage fluctuation compensation line drive circuit 350. Note that the present invention can also be applied to a structure using a transistor whose channel layer is formed of amorphous silicon, polysilicon, microcrystalline silicon, continuous grain boundary crystalline silicon (CG silicon), or the like.
  • oxide semiconductor for example, InGaZnO (indium gallium zinc oxide)
  • the demultiplexer 252 has a first transistor SWr as a switching element in which one conduction terminal (first conduction terminal) is connected to the data line SLrj for red pixels, and one conduction terminal (first conduction terminal) is green.
  • a second transistor SWg as a switching element connected to the pixel data line SLgj
  • a third transistor as a switching element in which one conduction terminal (first conduction terminal) is connected to the data line SLbj for blue pixels.
  • a transistor SWb The other conduction terminals (second conduction terminals) of these three transistors SWr, SWg, SWb are connected to each other and to the input terminal of the demultiplexer 252.
  • the j-th analog video signal Dj is supplied from the data side unit circuit 211 to this input terminal.
  • a red pixel connection control signal Rssd, a green pixel connection control signal Gssd, and a blue pixel connection constituting the SSD control signal Cssd from the display control circuit 100 are connected to gate terminals as control terminals of the three transistors SWr, SWg, SWb.
  • a control signal Bssd is provided.
  • the data-side unit circuit 211 that outputs the j-th analog video signal Di corresponds to the demultiplexer 252 to which the data lines SLrj, SLgj, and SLbj constituting the j-th set are connected.
  • the jth analog video signal Dj is supplied to 252.
  • the data side unit circuit 211 includes a data voltage output unit circuit 211d, a current measurement unit circuit 211m, and a changeover switch SW, and is changed over by an input / output control signal DWT included in the source control signal SCTL from the display control circuit 100.
  • a circuit connected to the demultiplexer 252 (input terminal thereof) is switched between the data voltage output unit circuit 211d and the current measurement unit circuit 211m. That is, in a period other than the current measurement period described above, the input / output control signal DWT is at a high level, and the data voltage output unit circuit 211d is connected to the demultiplexer 252 with the terminal Tdj as an output terminal.
  • the input / output control signal DWT is at a low level, and the current measurement unit circuit 211m is connected to the demultiplexer 252 with the terminal Tdj as an input terminal. That is, when the data side drive circuit 200 functions as the data line drive circuit 210, the data voltage output unit circuit 211d is connected to the demultiplexer 252, and when the data side drive circuit 200 functions as the current measurement circuit 220, the current measurement unit.
  • the circuit 211m is connected to the demultiplexer 252.
  • FIG. 5 is a circuit diagram showing a configuration example of the data-side unit circuit 211 in the data-side driving circuit 200.
  • a data side unit circuit 211 shown in FIG. 5 includes a DA converter 21, an operational amplifier 22, a resistance element R 1, a first switch 24, a second switch 25, and an AD converter 23.
  • a digital video signal DV (more precisely, a digital signal dvj obtained by sampling and latching) is given to an input terminal of the DA converter 21, and a source control signal SCTL is supplied to the first switch 24 and the second switch 25.
  • the included input / output control signal DWT is given as a control signal.
  • the input / output control signal DWT is at a low level during the current measurement period and is at a high level during periods other than the current measurement period.
  • the second switch is a changeover switch having two input terminals. One input terminal is connected to the output terminal of the DA converter 21, the other input terminal is connected to the low-level power line ELVSS, and the output terminal. Is connected to the non-inverting input terminal of the operational amplifier 22.
  • an analog signal corresponding to the digital video signal DV (more precisely, the digital signal dvj) is given to the non-inverting input terminal of the operational amplifier 22 when the input / output control signal DWT is at a high level.
  • a low level power supply voltage ELVSS is applied when the input / output control signal DWT is at a low level.
  • the DA converter 21 converts the digital video signal DV into an analog data voltage.
  • the output terminal of the DA converter 21 is connected to the non-inverting input terminal of the operational amplifier 22.
  • the inverting input terminal of the operational amplifier 22 is connected to the input terminal of the demultiplexer 252.
  • the first switch 24 is provided between the inverting input terminal and the output terminal of the operational amplifier 22.
  • the resistance element R ⁇ b> 1 is provided between the inverting input terminal and the output terminal of the operational amplifier 22 in parallel with the first switch 24.
  • the output terminal of the operational amplifier 22 is connected to the input terminal of the AD converter 23.
  • the first and second switches 24 and 25 correspond to the selector switch SW in the data side unit circuit 211 shown in FIG. 4, and when the input / output control signal DWT is at the high level, the first switch 24 is turned on, and the second switch outputs an analog signal corresponding to the digital video signal DV as a data voltage.
  • the inverting input terminal and the output terminal of the operational amplifier 22 are short-circuited, and a data voltage corresponding to the digital video signal DV is applied to the non-inverting input terminal of the operational amplifier 22.
  • the operational amplifier 22 functions as a buffer amplifier, and the non-inverting input terminal of the operational amplifier 22 is connected to the demultiplexer 252 (demultiplexer 252 to which the data lines SLrj, SLgj, SLbj are connected) corresponding to the data side unit circuit 211. Is input as an analog video signal Dj.
  • the first switch 24 is turned off and the second switch 25 outputs the low level power supply voltage ELVSS.
  • the inverting input terminal and the output terminal of the operational amplifier 22 are connected via the resistance element R1, and the low-level power supply voltage ELVSS is applied to the non-inverting input terminal of the operational amplifier 22.
  • the data line selected by the corresponding demultiplexer 252 (the data line connected to the on-state transistor of the transistors SWr, SWg, and SWb)
  • a voltage corresponding to the drive current output to the selected data line SLsj from the pixel circuit 50s connected to SLsj (referred to as “line”) is output from the operational amplifier 22 (s is any of r, g, and b).
  • the output voltage of the operational amplifier 22 is converted into a digital value by the AD converter 23 and output as a monitor voltage vmoj.
  • the monitor voltage vmoj output from each data unit circuit 211 is sent to the correction data calculation / storage unit 120 in the display control circuit 100 as the current measurement result Vmo in the current measurement circuit 220.
  • the data-side unit circuit 211 functions as the current measurement unit circuit 211m when the input / output control signal DWT becomes low level during the current measurement period, and the input / output control signal during the period other than the current measurement period. DWT becomes high level and functions as the data voltage output unit circuit 211d. Therefore, the data side drive circuit 200 functions as the current measurement circuit 220 during the current measurement period, and functions as the data line drive circuit 210 during periods other than the current measurement period.
  • FIG. 6 is a block diagram illustrating a detailed configuration of the drive control unit 110 in the display control circuit 100.
  • the drive control unit 110 includes a write line counter 111, a compensation target line address storage memory 112, a matching circuit 113, a matching counter 114, a status machine 115, an image data / source control signal generation circuit 116, A gate control signal generation circuit 117 is included.
  • the external clock signal CLKin is supplied to the status machine 115
  • the RGB video data signal Din is supplied to the image data / source control signal generation circuit 116.
  • the status machine 115 is a sequential circuit in which the output signal and the next internal state are determined by the input signal and the current internal state, and specifically operates as follows. That is, the status machine 115 outputs the control signal S1, the control signal S2, and the monitor enable signal Mon_EN based on the external clock signal CLKin and the matching signal MS. The status machine 115 outputs a clear signal CLR for initializing the write line counter 111 and a clear signal CLR2 for initializing the matching counter 114. Further, the status machine 115 outputs a rewrite signal WE for updating the compensation target line address Addr stored in the compensation target line address storage memory 112.
  • FIG. 7 is a block diagram showing the configuration of the write line counter 111.
  • the write line counter 111 outputs a first counter 1111 that counts the number of clock pulses of the clock signal CLK1 output from the gate control signal generation circuit 117 and a gate control signal generation circuit 117.
  • a second counter 1112 that counts the number of clock pulses of the clock signal CLK2, and an adder that outputs a value indicating the sum of the output value of the first counter 1111 and the output value of the second counter 1112 as a write count value CntWL 1113.
  • the clock signals CLK1 and CLK2 are the same as the clock signals CLK1 and CLK2 included in the write control signal WCTL, and change as shown in FIG.
  • the write line counter 111 is configured such that the write count value CntWL becomes 0 when the clock signal CLK1 first rises after the generation of the pulse of the start pulse signal GSP. After the first clock signal CLK1 rises, the write count value CntWL increases by 1 each time either the clock signal CLK1 or the clock signal CLK2 rises.
  • the write count value CntWL output from the write line counter 111 is initialized to 0 by the clear signal CLR from the status machine 115.
  • an address (hereinafter referred to as “compensation target line address”) indicating a row (compensation target row) on which drive current is to be measured next.
  • Addr is stored.
  • the compensation target line address Addr stored in the compensation target line address storage memory 112 is rewritten by the rewrite signal WE output from the status machine 115.
  • a numerical value indicating the number of the compensation target line is determined as the compensation target line address Addr. For example, if the fifth line is a compensation target line, the compensation target line address is “5”.
  • the matching circuit 113 determines whether or not the write count value CntWL output from the write line counter 111 matches the compensation target line address Addr stored in the compensation target line address storage memory 112. A matching signal MS indicating the determination result is output.
  • the write count value CntWL and the compensation target line address Addr are expressed by the same number of bits.
  • the matching signal MS is at a high level if the write count value CntWL and the compensation target line address Addr match, and the matching signal MS is at a low level if they do not match.
  • the matching signal MS output from the matching circuit 113 is given to the status machine 115 and the matching counter 114.
  • FIG. 9 is a logic circuit diagram showing a configuration of the matching circuit 113 in the present embodiment.
  • the matching circuit 113 includes four EXOR circuits (exclusive OR circuits) 71 (1) to 71 (4), four inverters (logic negation circuits) 72 (1) to 72 (4), and one And an AND circuit (logical product circuit) 73.
  • the EXOR circuits 71 (1) to 71 (4) and the inverters 72 (1) to 72 (4) have a one-to-one correspondence.
  • 1-bit data out of 4-bit data indicating the compensation target line address Addr stored in the compensation target line address storage memory 112 is the first input data IN (a ).
  • each EXOR circuit 71 The other input terminal of each EXOR circuit 71 is supplied with 1-bit data of the 4-bit data (write count value CntWL) output from the write line counter 111 as the second input data IN (b). It is done.
  • Each EXOR circuit 71 outputs a value indicating an exclusive OR of the logical value of the first input data IN (a) and the logical value of the second input data IN (b) as the first output data OUT (c). .
  • the first output data OUT (c) output from the corresponding EXOR circuit 71 is applied to the input terminal of each inverter 72.
  • Each inverter 72 outputs a value obtained by inverting the logical value of the first output data OUT (c) (that is, a value indicating the logical negation of the logical value of the first output data OUT (c)) as the second output data OUT (d ).
  • the AND circuit 73 outputs a value indicating a logical product of the four second output data OUT (d) output from the inverters 72 (1) to 72 (4) as the matching signal MS.
  • 4-bit data is compared, but actually, for example, 10 EXOR circuits 71 and 10 inverters 72 are provided to compare 10-bit data.
  • the matching circuit 113 is not limited to the configuration shown in FIG. 9.
  • NOR circuit negative logical sum
  • a circuit may be used instead of the inverters 72 (1) to 72 (4) and the AND circuit 73 in the present embodiment.
  • the write control line G1_WL is sequentially selected based on the clock signals CLK1 and CLK2.
  • the write count value CntWL output from the write line counter 111 increases by 1 based on the clock signals CLK1 and CLK2. Therefore, write count value CntWL represents the value of the row of write control line G1_WL to be selected. For example, if the clock signal CLK1 rises at a certain time tx and the write count value CntWL becomes “50”, the write control line G1_WL (50) in the 50th row is selected for one horizontal period from the time tx. It becomes.
  • the compensation target line address Addr indicating the compensation target row is stored in the compensation target line address storage memory 112, the time when the write count value CntWL and the compensation target line address Addr coincide with each other in the characteristic detection processing period. It is the start time.
  • the matching counter 114 outputs a matching count value CntM.
  • the matching count value CntM is incremented by 1 each time the matching signal MS changes from low level to high level after being initialized (after being set to “0”).
  • the matching counter 114 also determines the gradation position for identifying whether the driving current is measured based on the first gradation P1 or whether the driving current is measured based on the second gradation P2.
  • An instruction signal PS is output.
  • the matching counter 114 is initialized by a clear signal CLR2 output from the status machine.
  • the image data / source control signal generation circuit 116 controls the source control signal SCTL, the data signal DA, and the SSD based on the RGB video data signal Din included in the external input signal Sin and the control signal S1 given from the status machine 115.
  • the signal Cssd is output.
  • the control signal S1 includes, for example, a signal for instructing the start of compensation processing (a series of processing for compensating for variations in characteristics of the drive transistors).
  • the gate control signal generation circuit 117 outputs a write control signal WCTL, a monitor control signal MCTL, and a voltage variation compensation control signal CCTL based on the control signal S2 given from the status machine 115.
  • the control signal S2 instructs the output of a signal based on the external clock signal CLKin included in the input signal Sin, for example, a signal for controlling the clock operation of the clock signals CLK1 to CLK4 and the pulses of the start pulse signals GSP and MSP.
  • the signal is included.
  • the gradation correction unit 130 included in the display control circuit 100 reads out the correction data DH (offset value and gain value) held in the correction data calculation / storage unit 120, and drives the drive control unit.
  • the data signal DA output from 110 is corrected.
  • the gradation correction unit 130 outputs the gradation voltage obtained by the correction as a digital video signal DV.
  • the digital video signal DV is sent to the data side driving circuit 200.
  • FIG. 10 is a block diagram illustrating a configuration of the correction data calculation / storage unit 120 in the display control circuit 100.
  • the correction data calculation / storage unit 120 includes an AD converter 121, a correction arithmetic circuit 122, a nonvolatile memory 123, and a buffer memory 124.
  • the AD converter 121 converts the monitor voltage Vmo (analog voltage) output from the data side driving circuit 200 into a digital signal Dmo.
  • the correction arithmetic circuit 122 obtains correction data (offset value and gain value) to be used for correction in the gradation correction unit 130 based on the digital signal Dmo.
  • the gradation position instruction signal PS is referred to.
  • the correction data DH obtained by the correction arithmetic circuit 122 is held in the nonvolatile memory 123.
  • the non-volatile memory 123 holds an offset value and a gain value for each pixel circuit 50.
  • FIG. 11 is a block diagram showing a configuration of the write control line drive circuit 300 in the present embodiment.
  • the write control line drive circuit 300 is realized using the shift register 3.
  • Each stage of the shift register 3 is provided so as to correspond to each write control line G1_WL in the display portion 500 on a one-to-one basis. That is, in this embodiment, the write control line drive circuit 300 includes the shift register 3 having 1080 stages.
  • FIG. 11 shows only unit circuits 30 (i ⁇ 1) to 30 (i + 1) constituting the (i ⁇ 1) th stage to the (i + 1) th stage among the 1080th stage. For convenience of explanation, it is assumed that i is an even number (the same applies to FIGS. 14 and 18).
  • Each stage (unit circuit) of the shift register 3 has an input terminal for receiving the clock signal VCLK, an input terminal for receiving the set signal S, an input terminal for receiving the reset signal R, An output terminal for outputting a status signal Q indicating an internal state is provided.
  • signals given to the input terminals of each stage (unit circuit) of the shift register 3 are as follows.
  • the clock signal CLK1 is given as the clock signal VCLK
  • the clock signal CLK2 is given as the clock signal VCLK.
  • the state signal Q output from the previous stage is given as the set signal S
  • the state signal Q outputted from the next stage is given as the reset signal R.
  • the start pulse signal GSP is given as the set signal S.
  • the low-level power supply voltage VSS (not shown in FIG. 11) is commonly applied to all the unit circuits 30.
  • a status signal Q is output from each stage of the shift register 3.
  • the status signal Q output from each stage is output to the corresponding write control line G1_WL, is given to the previous stage as a reset signal R, and is given to the next stage as a set signal S.
  • FIG. 12 is a circuit diagram showing the configuration of the unit circuit 30 of the shift register 3 constituting the write control line drive circuit 300 (configuration of one stage of the shift register 3).
  • the unit circuit 30 includes four transistors T31 to T34.
  • the unit circuit 30 has three input terminals 31 to 33 and one output terminal 38 in addition to the input terminal for the low-level power supply voltage VSS.
  • the input terminal that receives the set signal S is denoted by “31”
  • the input terminal that receives the reset signal R is denoted by “32”
  • the input terminal that receives the clock signal VCLK is denoted by “33”. Is attached.
  • the output terminal for outputting the status signal Q is denoted by reference numeral “38”.
  • a parasitic capacitance Cgd is formed between the gate terminal and the drain terminal of the transistor T32, and a parasitic capacitance Cgs is formed between the gate terminal and the source terminal of the transistor T32.
  • the source terminal of the transistor T31, the gate terminal of the transistor T32, and the drain terminal of the transistor T34 are connected to each other.
  • a region (wiring) in which these are connected to each other is hereinafter referred to as a “first node”.
  • the first node is denoted by the symbol “N1”.
  • the transistor T31 has a gate terminal and a drain terminal connected to the input terminal 31 (that is, a diode connection), and a source terminal connected to the first node N1.
  • the transistor T32 has a gate terminal connected to the first node N1, a drain terminal connected to the input terminal 33, and a source terminal connected to the output terminal 38.
  • the transistor T33 has a gate terminal connected to the input terminal 32, a drain terminal connected to the output terminal 38, and a source terminal connected to the input terminal for the low-level power supply voltage VSS.
  • the transistor T34 has a gate terminal connected to the input terminal 32, a drain terminal connected to the first node N1, and a source terminal connected to the input terminal for the low-level power supply voltage VSS.
  • the transistor T31 changes the potential of the first node N1 toward high level.
  • the transistor T32 applies the potential of the clock signal VCLK to the output terminal 38 when the potential of the first node N1 becomes high level.
  • the transistor T33 changes the potential of the output terminal 38 toward the potential of the low level power supply voltage VSS.
  • the transistor T34 changes the potential of the first node N1 toward the potential of the low level power supply voltage VSS.
  • the waveforms of the clock signals CLK1 and CLK2 given to the unit circuit 30 as the clock signal VCLK are as shown in FIG. 8 (except for the characteristic detection processing period).
  • the potential of the first node N1 and the potential of the state signal Q are at a low level.
  • the input terminal 33 is supplied with a clock signal VCLK that becomes high level at predetermined intervals. Note that with respect to FIG. 13, some delay occurs in the actual waveform, but an ideal waveform is shown here.
  • a pulse of the set signal S is given to the input terminal 31. Since the transistor T31 is diode-connected as shown in FIG. 12, the pulse of the set signal S turns on the transistor T31. As a result, the potential of the first node N1 rises.
  • the clock signal VCLK changes from the low level to the high level.
  • the transistor T34 since the reset signal R is at a low level, the transistor T34 is in an off state. Therefore, the first node N1 is in a floating state.
  • the parasitic capacitance Cgd is formed between the gate terminal and the drain terminal of the transistor T32, and the parasitic capacitance Cgs is formed between the gate terminal and the source terminal of the transistor T32. For this reason, the potential of the first node N1 greatly increases due to the bootstrap effect. As a result, a large voltage is applied to the gate terminal of the transistor T32.
  • the potential of the state signal Q rises to the high level potential of the clock signal VCLK.
  • the reset signal R is at a low level during the period from the time point t21 to the time point t22. For this reason, since the transistor T33 is maintained in the off state, the potential of the state signal Q does not decrease during this period.
  • the clock signal VCLK changes from the high level to the low level.
  • the potential of the state signal Q decreases as the potential of the input terminal 33 decreases, and the potential of the first node N1 also decreases via the parasitic capacitances Cgd and Cgs.
  • a pulse of the reset signal R is given to the input terminal 32.
  • the transistor T33 and the transistor T34 are turned on.
  • the transistor T33 is turned on, the potential of the state signal Q is lowered to a low level, and when the transistor T34 is turned on, the potential of the first node N1 is lowered to a low level.
  • the write control lines G1_WL are sequentially selected one by one in accordance with the shift pulse transfer.
  • the write control lines G1_WL are sequentially selected one by one.
  • the configuration of the unit circuit 30 is not limited to the configuration shown in FIG. 12 (a configuration including four transistors T31 to T34). Generally, the unit circuit 30 includes more than four transistors in order to improve driving performance and reliability. Even in such a case, the present invention can be applied.
  • FIG. 14 is a block diagram showing a configuration of the monitor control line drive circuit 400 in the present embodiment.
  • the monitor control line drive circuit 400 is realized using the shift register 4.
  • Each stage of the shift register 4 is provided so as to correspond to each monitor control line G2_Mon in the display unit 500 on a one-to-one basis. That is, in the present embodiment, the monitor control line driving circuit 400 includes the shift register 4 having 1080 stages.
  • FIG. 14 shows only unit circuits 40 (i ⁇ 1) to 40 (i + 1) constituting the (i ⁇ 1) th stage to the (i + 1) th stage among the 1080th stage.
  • Each stage (unit circuit) of the shift register 4 has an input terminal for receiving the clock signal VCLK, an input terminal for receiving the set signal S, an input terminal for receiving the reset signal R, and a status signal Q Are provided, and an output terminal for outputting the output signal Q2 is provided.
  • signals given to input terminals of each stage (each unit circuit) of the shift register 4 are as follows.
  • the clock signal CLK3 is given as the clock signal VCLK
  • the clock signal CLK4 is given as the clock signal VCLK.
  • the state signal Q output from the previous stage is given as the set signal S
  • the state signal Q outputted from the next stage is given as the reset signal R.
  • the start pulse signal MSP is given as the set signal S.
  • the low-level power supply voltage VSS (not shown in FIG. 14) is commonly applied to all the unit circuits 40.
  • a monitor enable signal Mon_EN (not shown in FIG.
  • a status signal Q and an output signal Q2 are output from each stage of the shift register 4.
  • the state signal Q output from each stage is given to the previous stage as a reset signal R, and is given to the next stage as a set signal S.
  • the output signal Q2 output from each stage is output to the corresponding monitor control line G2_Mon.
  • the clock signal CLK3 and the clock signal CLK4 change as shown in FIG.
  • FIG. 16 is a circuit diagram showing the configuration of the unit circuit 40 of the shift register 4 that constitutes the monitor control line drive circuit 400 (configuration of one stage of the shift register 4).
  • the unit circuit 40 includes five transistors T41 to T44, T49.
  • the unit circuit 40 has four input terminals 41 to 44 and two output terminals 48 and 49 in addition to the input terminal for the low-level power supply voltage VSS.
  • Transistors T41 to T44, input terminals 41 to 43, and output terminal 48 in FIG. 16 correspond to transistors T31 to T34, input terminals 31 to 33, and output terminal 38 in FIG. 12, respectively. That is, the unit circuit 40 has the same configuration as the unit circuit 30 except for the following points.
  • the unit circuit 40 is provided with an output terminal 49 different from the output terminal 48. Further, the unit circuit 40 is provided with a transistor T49 configured such that the drain terminal is connected to the output terminal 48, the source terminal is connected to the output terminal 49, and the monitor enable signal Mon_EN is supplied to the gate terminal. . Note that the unit circuit 40 is not limited to the configuration shown in FIG. 16 as is the case with the unit circuit 30 of the shift register 3 that constitutes the write control line drive circuit 300.
  • the unit circuit 40 has the same configuration as that of the unit circuit 30 except that the output terminal 49 and the transistor T49 are provided.
  • the shift register 4 is supplied with clock signals CLK3 and CLK4 having the waveforms shown in FIG. As described above, based on the clock signals CLK3 and CLK4, the state signal Q output from each stage of the shift register 4 sequentially becomes a high level.
  • the monitor enable signal Mon_EN is at a low level
  • the transistor T49 is turned off. At this time, even if the status signal Q is at a high level, the output signal Q2 can be maintained at a low level. For this reason, the monitor control line G2_Mon corresponding to the unit circuit 40 is not selected.
  • the monitor enable signal Mon_EN is at a high level
  • the transistor T49 is turned on.
  • the output signal Q2 is also at a high level.
  • the monitor control line G2_Mon corresponding to the unit circuit 40 is selected.
  • the monitor enable signal Mon_EN is given to the transistor T49 in the unit circuit 40.
  • the monitor enable signal Mon_EN given to the transistor T49 is outputted from the delay circuit 1151.
  • the delay circuit 1151 is provided in the status machine 115 in the drive control unit 110 of the display control circuit 100.
  • the matching signal MS changes from the low level to the high level.
  • the delay circuit 1151 delays the waveform of the matching signal MS by one horizontal period. The signal thus obtained is output from the delay circuit 1151 as the monitor enable signal Mon_EN.
  • the monitor enable signal Mon_EN given to the transistor T49 becomes high level one horizontal period after the matching signal MS changes from low level to high level.
  • FIG. 18 is a block diagram showing a configuration of the voltage fluctuation compensation line driving circuit 350 in the present embodiment.
  • the voltage fluctuation compensation line driving circuit 350 is realized by using a shift register 35sr. Each stage of the shift register 35sr is provided so as to correspond to each voltage fluctuation compensation line G3_Cnt in the display unit 500 on a one-to-one basis. That is, in the present embodiment, the voltage fluctuation compensation line drive circuit 350 includes a shift register 35sr having 1080 stages.
  • FIG. 18 shows only unit circuits 35 (i ⁇ 1) to 35 (i + 1) constituting the (i ⁇ 1) th stage to the (i + 1) th stage among the 1080th stage.
  • Each stage (unit circuit) of the shift register 35sr has an input terminal for receiving the clock signal VCLK, an input terminal for receiving the set signal S, an input terminal for receiving the reset signal R, and an output signal.
  • An input terminal for receiving a clear signal CLR for resetting, an output terminal for outputting a status signal Q, and an output terminal for outputting an output signal Q2 are provided.
  • the signals given to the input terminals of the respective stages (unit circuits) of the shift register 35sr are as follows.
  • the clock signal CLK5 is provided as the clock signal VCLK
  • the clock signal CLK6 is provided as the clock signal VCLK.
  • the state signal Q output from the previous stage is given as the set signal S
  • the state signal Q outputted from the next stage is given as the reset signal R.
  • the start pulse signal CSP is given as the set signal S.
  • the low-level power supply voltage VSS and the counter voltage VCNT (not shown in FIG. 18) are commonly applied to all the unit circuits 35.
  • the pull-down signal CPD is commonly supplied to all the unit circuits 35 as the clear signal CLR.
  • a status signal Q and an output signal Q2 are output from each stage of the shift register 35sr, and the output signal Q2 is output to the corresponding voltage fluctuation compensation line G3_Cnt.
  • the clock signal CLK5 and the clock signal CLK6 change as shown in FIG.
  • FIG. 20 is a circuit diagram showing the configuration of the unit circuit 35 of the shift register 35 sr (the configuration of one stage of the shift register 35 sr) that constitutes the voltage fluctuation compensation line drive circuit 350.
  • the unit circuit 35 includes six transistors T351 to T356.
  • the unit circuit 35 has five input terminals 351 to 354 and 357 and two output terminals 355 and 356 in addition to the input terminal for the low-level power supply voltage VSS.
  • Transistors T351 to T354, input terminals 351 to 353, and output terminal 355 in FIG. 20 correspond to transistors T31 to T34, input terminals 31 to 33, and output terminal 38 in FIG. That is, the unit circuit 35 has the same configuration as the unit circuit 30 except for the following points.
  • the unit circuit 35 is provided with an output terminal 356 different from the output terminal 355.
  • the unit circuit 35 is provided with a transistor T355 configured such that the gate terminal is connected to the output terminal 355, the source terminal is connected to the output terminal 356, and the counter voltage VCNT is applied to the drain terminal.
  • the unit circuit 35 is provided with a transistor T356 having a drain terminal connected to the source terminal of the transistor T355, a low level power supply voltage VSS applied to the source terminal, and a pull-down signal CPD applied to the gate terminal. It has been. Note that the unit circuit 35 is not limited to the configuration shown in FIG. 20 as is the case with the unit circuit 30 of the shift register 3 that constitutes the write control line drive circuit 300.
  • the unit circuit 35 has the same configuration as the unit circuit 30 except that the input terminals 354 and 357, the output terminal 356, the transistor T355, and the transistor T356 are provided. Further, clock signals CLK5 and CLK6 having a waveform shown in FIG. 19 are applied to the shift register 35sr. As described above, based on the clock signals CLK5 and CLK6, the state signal Q output from each stage of the shift register 35sr sequentially becomes a high level. The relationship between the pull-down signal CPD input as the clear signal CLR and the status signal Q and the output signal Q2 will be described later.
  • the write count value CntWL increases based on the clock signals CLK1 and CLK2.
  • a frame period during which characteristic compensation (current measurement) of the drive transistor T2 in the pixel circuit 50 is performed (a frame period in which an appropriate value is set as the compensation target line address in the compensation target line address storage memory 112 shown in FIG. 6). )
  • the voltage fluctuation compensation line drive circuit 350 stops operating, and all the output signals of the voltage fluctuation compensation line drive circuit 350 are in a low impedance and high impedance state. Therefore, in such a frame period, the display control circuit 100 maintains the clock signals CLK5 and CLK6 and the pull-down signal CPD at a low level (inactive).
  • the control operation of the voltage fluctuation compensation line driving circuit 350 by the display control circuit 100 in the frame period in which the characteristic compensation (current measurement) of the driving transistor T2 is not performed will be described later.
  • the matching circuit 113 determines whether or not the write count value CntWL output from the write line counter 111 matches the compensation target line address Addr stored in the compensation target line address storage memory 112. Determine.
  • the matching signal MS applied to the status machine 115 changes from low level to high level.
  • the status machine 115 performs the following control. Note that the time when the write count value CntWL and the compensation target line address Addr coincide with each other is the start time of the characteristic detection processing period.
  • (C) Control for the monitor enable signal Mon_EN The monitor enable signal Mon_EN is set to the high level one horizontal period after the write count value CntWL and the compensation target line address Addr coincide. Thereafter, the monitor enable signal Mon_EN is maintained at a high level throughout the current measurement period. After the end of the current measurement period, the monitor enable signal Mon_EN is set to the low level.
  • the following control process is performed by the drive control unit 110 in the display control circuit 100.
  • the drive control unit 110 changes only the potential of the clock signal applied to the unit circuit 30 corresponding to the compensation target row of the two clock signals CLK1 and CLK2 at the start time and end time of the current measurement period, and
  • the clock signals CLK1 and CLK2 are controlled so that the clock operation by the clock signals CLK1 and CLK2 is stopped throughout the current measurement period.
  • the drive control unit 110 changes the clock signals CLK3 and CLK4 so that the clock operation by the clock signals CLK3 and CLK4 is stopped during the current measurement period after the potentials of the clock signals CLK3 and CLK4 change at the start of the current measurement period. Control.
  • the drive control unit 110 activates the monitor enable signal Mon_EN only during the current measurement period.
  • FIG. 21 is a timing chart for explaining the operation of the write control line driving circuit 300. It is assumed that the nth row is determined as a compensation target row.
  • the write control line G1_WL (n-1) of the (n-1) th row is selected.
  • normal data writing is performed on the (n ⁇ 1) th row.
  • the write control line G1_WL (n ⁇ 1) in the (n ⁇ 1) th row is selected, the first node N1 ( n) The potential increases. Note that the compensation target line address Addr and the write count value CntWL do not match up to a time point just before the time point t2.
  • the clock signal CLK1 rises.
  • the potential of the first node N1 (n) further increases.
  • the nth write control line G1_WL (n) is selected.
  • the pre-compensation data is written in each pixel circuit 50 in the nth row.
  • the write control line G1_WL (n) in the n-th row is selected, so that the first node N1 in the (n + 1) -th unit circuit 30 (n + 1) in the shift register 3 is selected.
  • the potential of (n + 1) increases.
  • the display control circuit 100 causes the clock signal CLK1 to fall at time t3 one horizontal period after time t2, and then performs the clock operation with the clock signals CLK1 and CLK2 until the end of the current measurement period (time t4). Stop. That is, during the period from the time point t3 to the time point t4, the clock signal CLK1 and the clock signal CLK2 are maintained at the low level.
  • the potential of the first node N1 (n) in the n-th unit circuit 30 (n) decreases.
  • the clock signal CLK2 since the clock signal CLK2 does not rise, the write control line G1_WL (n + 1) in the (n + 1) th row is not selected. For this reason, the high-level reset signal R is not input to the nth stage unit circuit 30 (n). Therefore, the potential of the first node N1 (n) in the n-th unit circuit 30 (n) at the time immediately after the time t3 is substantially equal to the potential at the time immediately before the time t2.
  • the drive current is measured to detect the characteristics of the drive transistor.
  • the clock operation by the clock signals CLK1 and CLK2 is stopped. Therefore, during the current measurement period, the potential of the first node N1 (n) in the nth unit circuit 30 (n) is maintained.
  • the display control circuit 100 restarts the clock operation using the clock signals CLK1 and CLK2.
  • the signal (clock signal CLK1 in the example shown in FIG. 21) that is lowered at the start time (time point t3) of the current measurement period is raised between the clock signal CLK1 and the clock signal CLK2.
  • the clock signal CLK1 rises at the time point t4
  • the n-th unit circuit 30 (n) the potential of the first node N1 (n) rises.
  • the nth write control line G1_WL (n) is selected.
  • the compensated data is written in each pixel circuit 50 in the nth row.
  • the clock signal CLK1 falls and the clock signal CLK2 rises.
  • the write control line G1_WL is selected row by row. Thereby, normal data writing is performed line by line.
  • FIG. 22 is a timing chart for explaining the operation of the monitor control line driving circuit 400.
  • the nth row is determined as the compensation target row.
  • the state signal Q output from each unit circuit 40 in the shift register 4 sequentially becomes high level for each horizontal period. For example, during the period from the time point t1 to the time point t2, the state signal Q (n-2) output from the unit circuit 40 (n-2) at the (n-2) -th stage becomes a high level, and the time point t2 to the time point t3 During this period, the state signal Q (n ⁇ 1) output from the unit circuit 40 (n ⁇ 1) at the (n ⁇ 1) th stage is at the high level.
  • the monitor enable signal Mon_EN is at the low level in the period before the time point just before the time point t3, the monitor control lines G2_Mon (n-2) and (n-1) rows of the (n-2) th row are used.
  • the monitor control line G2_Mon (n ⁇ 1) for the eye is not selected.
  • the compensation target line address Addr and the write count value CntWL match.
  • the display control circuit 100 changes the monitor enable signal Mon_EN from the low level to the high level at time t3 one horizontal period after time t2.
  • the transistors T49 in all the unit circuits 40 are turned on.
  • the state signal Q (n) output from the n-th unit circuit 40 (n) becomes high level.
  • the output signal Q2 (n) output from the nth stage unit circuit 40 (n) is at the high level, and the monitor control line G2_Mon (n) in the nth row is selected.
  • the display control circuit 100 changes the values of the clock signal CLK3 and the clock signal CLK4 at time t3, and then stops the clock operation by the clock signals CLK3 and CLK4 throughout the current measurement period (period from time t3 to time t4).
  • the clock signal CLK3 changes from the low level to the high level and the clock signal CLK4 changes from the high level to the low level at the time point t3.
  • CLK3 is maintained at a high level
  • the clock signal CLK4 is maintained at a low level. Since the clock operation by the clock signals CLK3 and CLK4 is stopped in this way, the monitor control line G2_Mon (n) in the nth row is maintained in the selected state throughout the current measurement period.
  • the display control circuit 100 changes the monitor enable signal Mon_EN from the high level to the low level and restarts the clock operation by the clock signals CLK3 and CLK4.
  • the state signal Q (n + 1) output from the unit circuit 40 (n + 1) at the (n + 1) -th stage is high level, but the monitor enable signal Mon_EN is low level.
  • the monitor control line G2_Mon (n + 1) in the (n + 1) th row is not selected.
  • none of the monitor control lines G2_Mon is in a selected state in a period after time t5.
  • FIG. 23 is a timing chart for explaining the operation of the voltage fluctuation compensation line driving circuit 350 in this case.
  • the pulse of the start pulse signal CSP instructing the operation start of the voltage fluctuation compensation line driving circuit 350 is slightly shorter than one horizontal period from the rising time t1 of the pulse of the start pulse signal GSP of the write control line driving circuit 300. Is output at time t2.
  • the state signal Q (1) output from the second stage unit circuit 35 (1) becomes high level.
  • the state signal Q of each stage of the shift register 35sr in the voltage fluctuation compensation line driving circuit 350 is sequentially set to the high level by one horizontal period.
  • the output signal Q2 is obtained when the state signal Q is at a high level.
  • the counter voltage VCNT is high, and when the state signal Q is low, the high impedance state is obtained.
  • the voltage fluctuation compensation lines G3_Cnt (0), G3_Cnt (1), G3_Cnt (2),..., G3_Cnt (1079) are sequentially selected (voltage fluctuation) at intervals of one horizontal period as shown in FIG.
  • the monitor enable signal Mon_EN is maintained at a low level, so that the state signal Q of each unit circuit 40 in each monitor control line drive circuit 400 is maintained.
  • the monitor control lines G2_Mon (0) to G2_Mon (1079) are all maintained in a non-selected state (the voltage of the monitor control line G2_Mon is at a low level) (see FIGS. 14, 16, and 23).
  • FIG. 24 is a signal waveform diagram for explaining an operation for writing pixel data to the pixel circuit 50. This operation is performed in a frame period in which the voltage fluctuation compensation line driving circuit 350 operates (a frame period in which the characteristic compensation of the driving transistor T2 of the pixel circuit 50 is not performed).
  • the input / output control signal DWT from the display control circuit 100 is at a high level, and the data voltage output unit circuit 211d is connected to the input terminal of each demultiplexer 252 in the data side driving circuit 200 ( 4 and 5), the data side driving circuit 200 functions as the data line driving circuit 210.
  • the write control line G1_WL and the voltage fluctuation compensation line G3_Cnt are driven as shown in FIG.
  • FIG. 24 shows changes in various signals for pixel data writing in one horizontal period in this frame period, that is, a period in which the write control line G1_WL (i) in the i-th row is in a selected state.
  • FIGS an operation for writing pixel data to the pixel circuit 50 in the horizontal period will be described with reference to FIGS.
  • the red pixel connection control signal Rssd, the green pixel connection control signal Gssd, and the blue pixel connection control signal Bssd constituting the SSD control signal Cssd given from the display control circuit 100 to each demultiplexer 252 are three pieces of data constituting each set.
  • each line has a high level (active) for a predetermined period.
  • these connection control signals Rssd, Gssd, and Bssd are 1/3 of the length of one horizontal period in the horizontal period in which the write control line G1_WL (i) in the i-th row is selected. Sequentially, it becomes high level in a little shorter period.
  • each analog video signal Dj is handled as a red pixel data signal Drj from the data line driving circuit 210 (the jth data voltage output unit circuit 211d).
  • Is supplied to the red pixel data line SLrj through the first transistor SWr in the on state in the demultiplexer 252 (j 0 to M).
  • Each red pixel data line SLrj has a capacitance (hereinafter referred to as “data line capacitance”) formed between other electrodes (electrodes constituting the write control line G1_WL, the monitor control line G2_Mon, the voltage fluctuation compensation line, etc.).
  • the transistors in the pixel circuits 50r, 50g, 50b (hereinafter referred to as “selected pixel circuit 50”) connected to the write control line G1_WL (i) T1 is turned on.
  • the analog video signal Dj given to the data line SLrj as the red pixel data signal Drj is given to the gate terminal of the driving transistor T2 via the transistor T1, and charges the capacitor Cst as a voltage holding capacitor.
  • the voltage Vgr (hereinafter referred to as “selected red pixel gate voltage”) Vgr of the drive transistor T2 in the red pixel circuit (hereinafter referred to as “selected red pixel circuit”) 50r of the selected pixel circuit 50 is the analog video. It becomes equal to the voltage VRdata of the signal Dj.
  • the red pixel connection control signal Rssd becomes low level (inactive)
  • the first transistor SWr in each demultiplexer 252 is turned off, and the supply of each analog video signal Drj to the red pixel data line SLrj is cut off.
  • the voltage change from the high level to the low level of the red pixel connection control signal Rssd at this time is formed between the gate terminal and the drain terminal (conduction terminal connected to the red pixel data line SLrj) in the first transistor SWr.
  • the data line voltage Vr held in the red pixel data line SLrj is affected through the parasitic capacitance Cssdr (see FIG. 4).
  • the data line voltage Vsl Vr decreases due to a field through phenomenon that occurs when the first transistor SWr connected to each red pixel data line SLrj changes from the on state to the off state (hereinafter, the voltage at this time).
  • the amount of decrease is referred to as “first field-through voltage during red pixel writing” or simply “first field-through voltage” and is represented by the symbol “ ⁇ Vr1”).
  • the selected red pixel gate voltage Vgr also decreases by the first field through voltage ⁇ Vr1.
  • each green pixel data line SLgj holds the voltage VGdata of the green pixel data signal Dgj.
  • the gate terminal of the drive transistor T2 in the pixel circuit 50 connected to the write control line G1_WL (i) in the selected state that is, the green pixel circuit (hereinafter referred to as “selected green pixel circuit”) 50g of the selected pixel circuit 50.
  • Vgg hereinafter referred to as “selected green pixel gate voltage” is equal to the voltage VGdata of the analog video signal Dj.
  • the green pixel connection control signal Gssd becomes low level (inactive)
  • the selected green pixel gate voltage Vgg also decreases by the first field through voltage ⁇ Vg1.
  • each blue pixel data line SLbj holds the voltage VBdata of the blue pixel data signal Dbj.
  • the voltage Vgb of the gate terminal of the drive transistor T2 (hereinafter referred to as “selected blue pixel gate voltage”) Vgb in the blue pixel circuit (hereinafter referred to as “selected blue pixel circuit”) 50b of the selected pixel circuit 50 is the analog video. It becomes equal to the voltage VBdata of the signal Dj.
  • the blue pixel connection control signal BGssd becomes low level (inactive)
  • the parasitic capacitance formed between the gate terminal and the drain terminal conduction terminal connected to the blue pixel data line SLbj) in the third transistor SWb.
  • the selected blue pixel gate voltage Vgb also decreases by the first field through voltage ⁇ Vb1.
  • the voltage fluctuation compensation lines G3_Cnt (0) to G3_Cnt (1079) are all in a non-selected state (the voltage of the voltage fluctuation compensation line G3_Cnt is low) because the pull-down signal CPD becomes high level in the vertical blanking period immediately before the current frame period. Level) (see FIGS. 18 and 20).
  • the voltage fluctuation compensation line G3_Cnt (0) has a predetermined time from the time (t5) when the corresponding write control line G1_WL (0) is in the non-selected state after being in the selected state.
  • connection control signals Rssd, Gssd, and Bssd sequentially become high level, at time te after the time td when all become low level, voltage fluctuation compensation
  • the line G3_Cnt (i) is selected.
  • the write control line G1_WL (i) is in a non-selected state at a subsequent time point tf.
  • the voltage of the voltage fluctuation compensation line G3_Cnt (i) is changed from the ON state to the first, second, and third transistors SWr, SWg, SWb. It changes in the direction opposite to the voltage change of the connection control signals Rssd, Gssd, and Bssd for changing to the off state. That is, the voltage of the voltage variation compensation line G3_Cnt (i) changes from the low level to the high level (counter voltage VCNT).
  • the voltage change (voltage rise) of the voltage fluctuation compensation line G3_Cnt (i) is transmitted to the data line via the capacitor Ccnt as a voltage fluctuation compensation capacitor. It works to increase the voltages Vr, Vg, Vb. For this reason, voltage values of the data lines SLrj, SLgj, and SLbj are reduced by appropriately setting the capacitance value of the capacitor Ccnt in each of the selected pixel circuits 50r, 50g, and 50b and the value of the counter voltage VCNT from the logic power supply 630. Can be offset or fully compensated.
  • the period during which the connection control signals Rssd, Gssd, Bss are at a high level within one horizontal period is longer.
  • the drive control unit 110 of the display control circuit 100 changes the selection state / non-selection state of the write control line G1_WL (i) and the voltage fluctuation compensation line G3_Cnt (i) and the levels of the connection control signals Rssd, Gssd, and Bssd.
  • a source control signal SCTL, a voltage fluctuation compensation control signal CCTL, and connection control signals Rssd, Gssd, and Bssd are generated so as to make the change in the above timing shown in FIG. 24 (FIGS. 1 and 6). FIG. 23).
  • the voltage of the write control line G1_WL (i) changes from the high level to the low level. This voltage change affects the voltage at the gate terminal of the drive transistor via the parasitic capacitance Cgd2 formed between the gate terminal and the drain terminal of the input transistor T1 in each of the selected pixel circuits 50r, 50g, and 50b. give.
  • the selected red pixel gate voltage Vgr, the selected green pixel is caused by a field through phenomenon that occurs when the input transistor T1 in the selected red pixel circuit 50r, the selected green pixel circuit 50g, and the selected blue pixel circuit 50b changes from the on state to the off state.
  • the gate voltage Vgg and the selected blue pixel gate voltage Vgb are decreased by voltages ⁇ Vr2, ⁇ Vg2, and ⁇ Vb2, respectively (hereinafter, the voltage decrease amount at this time is referred to as “second field through voltage”).
  • the selected red pixel gate voltage Vgr, the selected green pixel gate voltage Vgg, and the selected blue pixel voltage are reduced by the capacitor Cst as a voltage holding capacitor in the selected red pixel circuit 50r, the selected green pixel circuit 50g, and the selected blue pixel circuit 50b.
  • the pixel gate voltage Vgb is maintained.
  • currents IoelR and IoelG according to the voltage held in the capacitor Cst in the pixel circuits 50r, 50g, and 50b based on the selected red pixel gate voltage Vgr, the selected green pixel gate voltage Vgg, and the selected blue pixel gate voltage Vgb.
  • IoelB flows through the organic EL element OLED, and the organic EL element OLED emits light with a luminance corresponding to the currents IoelR, IoelG, and IoelB.
  • FIG. 25 is a circuit diagram showing the basic configuration of the present embodiment, that is, the pixel circuits 50r, 50g, 50b and the demultiplexer when the voltage fluctuation compensation line G3_Cnt and the transistor T4 to which the voltage fluctuation compensation line G3_Cnt is connected are not provided.
  • B) drops (first field through voltage ⁇ Vx1 and second field through voltage ⁇ Vx2), which are not compensated.
  • FIG. 27 shows state changes (selected state / non-selected state) of the write control line G1_WL, the monitor control line G2_Mon, and the voltage fluctuation compensation line G3_Cnt in the frame period in which the characteristic compensation (current measurement) of the drive transistor in the pixel circuit 50 is performed.
  • FIG. FIG. 28 is a partial circuit diagram for explaining an operation for current measurement in the pixel circuit 50. Three of the display unit 500, the demultiplexing circuit 250, and the data side driving circuit 200 in this embodiment are shown. The configuration of a portion corresponding to driving of a set of data lines composed of the data lines SLrj, SLgj, and SLbj is shown.
  • FIG. 28 shows a connection configuration when the input / output control signal DWT is changed from a high level to a low level in the circuit shown in FIG. 4 (parasitic capacitances Cgd2, Cssdr, etc. are omitted).
  • a current measurement unit circuit 211 m is connected to the demultiplexer 252.
  • the data side unit circuit 211 in the circuit shown in FIG. 28 can be configured as shown in FIG. 29, for example.
  • FIG. 29 shows a connection configuration when the input / output control signal DWT is changed from the high level to the low level in the data side unit circuit 211 shown in FIG. In the data side unit circuit 211 shown in FIG.
  • the inverting input terminal and the output terminal of the operational amplifier 22 are connected via the resistance element R1. Further, the low-level power supply voltage ELVSS is output from the second switch 25 and applied to the non-inverting input terminal of the operational amplifier 22.
  • the write control lines G1_WL (0) to G1_WL (4) are set to 1 by the operations of the write control line drive circuit 300 and the monitor control line drive circuit 400 described above (FIGS. 21 and 22).
  • the horizontal period is sequentially selected, and the compensation target line address Addr and the write count value CntWL coincide with each other at time t2, so that the current measurement period is from time t3 to time t4.
  • all the write control lines G1_WL are in the non-selected state, and the monitor enable signal Mon_EN is at the high level.
  • the monitor control line G2_Mon (n) is selected (see FIG. 16), and the voltage fluctuation compensation line G3_Cnt (n) is connected to the monitor control line G2_Mon (n) (see FIG. 2).
  • the compensation line G3_Cnt (n) is also selected.
  • each pixel circuit in the compensation target row n (hereinafter referred to as “target pixel circuit”) 50
  • the input transistor T1 is turned on.
  • the analog video signal Dj pre-compensation data
  • the analog video signal Dj indicating the gradation voltage which is pre-compensation data, is compensated according to the SSD method based on the red pixel connection control signal Rssd, the green pixel connection control signal Gssd, and the blue pixel connection control signal Bssd.
  • the pixel data is sequentially written into the n red pixel circuit 50r, the green pixel circuit 50g, and the blue pixel circuit 50b (see FIG. 4).
  • the write control line G1_WL (n) is in a non-selected state, and the current measurement period starts.
  • the input transistor T1 of the target pixel circuit 50 is turned off, and the data voltage corresponding to the pre-compensation pixel data is held in the capacitor Cst of the target pixel circuit.
  • the input / output control signal DWT goes low, and the current measurement unit circuit 211m in each data-side unit circuit 211 is connected to the demultiplexer 252.
  • the monitor enable signal Mon_EN becomes a high level and the monitor control line G2_Mon (n) and the voltage fluctuation compensation line G3_Cnt (n) are in a selected state (high level), the transistors T3 and T4 of the target pixel circuit 50 are turned on. It becomes.
  • FIG. 30 is a timing chart for explaining the measurement of the drive current of the target pixel circuit 50 in the current measurement period t3 to t4.
  • the write control line G1_WL (n) and the voltage fluctuation compensation line G3_Cnt (n) corresponding to the compensation target row n are maintained at a high level and are supplied from the display control circuit 100 to each demultiplexer 252.
  • the red pixel connection control signal Rssd, the green pixel connection control signal Gssd, and the blue pixel connection control signal Bssd constituting the SSD control signal Cssd become high level (active) for each predetermined period in the current measurement period t3 to t4.
  • the red pixel connection control signal Rssd becomes a high level only for the first period Tmr, and then the green pixel connection control is performed for the second period Tmg.
  • the signal Gssd becomes high level, and finally the blue pixel connection control signal Bssd becomes high level only during the third period Tmb.
  • the first, second, and third transistors SWr, SWg, SWb in each demultiplexer 252 are turned on in the first, second, and third periods Tmr, Tmg, Tmb, respectively. Become.
  • the drive current of each red pixel circuit 50r in the compensation target row n causes the transistors T3 and T4 of the red pixel circuit 50r and the corresponding first transistor SWr of the demultiplexer 252 to flow.
  • the driving current of each green pixel circuit 50g in the compensation target row n is changed through the transistors T3 and T4 of the green pixel circuit 50g and the second transistor SWg of the corresponding demultiplexer 252. This is given to the measurement unit circuit 211m.
  • each blue pixel circuit 50b in the compensation target row n is changed to current through the transistors T3 and T4 of the blue pixel circuit 50b and the corresponding third transistor SWb of the demultiplexer 252.
  • Each current measurement unit circuit 211m measures the drive currents of the red, green, and blue pixel circuits 50r, 50g, and 50b sequentially applied in this way, and sequentially outputs a monitor voltage vmoj indicating the measurement result (FIG. 29). reference).
  • each of the red pixel data lines SLrj is low during the first period Tmr by the current measurement unit circuit 211m configured as shown in FIG. 29 (the data side unit circuit 211 when the input / output control signal DWT is low). Since the level power supply voltage ELVSS is maintained, the source terminal of the drive transistor T2 in the red pixel circuit 50r is also maintained at the low level power supply voltage ELVSS (see FIG. 28). In the second period Tmg, each green pixel data line SLgj is maintained at the low level power supply voltage ELVSS. Therefore, the source terminal of the drive transistor T2 in the green pixel circuit 50g is also maintained at the low level power supply voltage ELVSS.
  • the monitor voltage vmoj sequentially output from each current measurement unit circuit 211m is sent to the correction data calculation / storage unit 120 in the display control circuit 100 as the current measurement result Vmo in the current measurement circuit 220 (see FIG. 1).
  • the correction data calculation / storage unit 120 holds correction data (offset value and gain value), and has two types of gradations (first gradation P1 and first gradation P1) for each target pixel circuit 50.
  • new correction data offset value and gain value
  • the transistors T3 and T4 of each target pixel circuit 50 are turned on. Turns off. As shown in FIG. 27, the clock signal CLK1 rises at time t4, and the write control line G1_WL (n) is selected (becomes high level) in response thereto. At this time, the input / output control signal DWT becomes a high level, and the data voltage output unit circuit 211d in each data side unit circuit 211 is connected to the demultiplexer 252. Thus, the analog video signal Dj (compensation) is output from the demultiplexer 252.
  • Post-data is written into the target pixel circuit 50 as pixel data. More specifically, the analog video signal Dj indicating the corrected gradation voltage, which is the post-compensation data, is in accordance with the SSD method based on the red pixel connection control signal Rssd, the green pixel connection control signal Gssd, and the blue pixel connection control signal Bssd.
  • the pixel data is sequentially written into the red pixel circuit 50r, the green pixel circuit 50g, and the blue pixel circuit 50b in the compensation target row n (see FIG. 4).
  • a predetermined gradation voltage (default gradation voltage) is written as pixel data in the pixel circuit 50 in which the current measurement of only one of the first and second gradations P1 and P2 has been completed.
  • FIG. 31 is a flowchart showing a control procedure for this characteristic detection process. It is assumed that the write line counter 111 and the matching counter 114 are initialized in advance, and the value of the compensation target line address Addr stored in the compensation target line address storage memory 112 is a value indicating the compensation target row. To do.
  • step S100 After the start of the characteristic detection process, each time the clock pulse of the clock signal CLK1 or the clock signal CLK2 is generated, one write control line G1_WL is selected as a scanning target (step S100). Then, it is determined whether the compensation target line address Addr stored in the compensation target line address storage memory 112 matches the write count value CntWL output from the write line counter 111 (step S110). ). As a result, if both match, the process proceeds to step S120, and if both do not match, the process proceeds to step S112. In step S112, it is determined whether or not the scanning target is the write control line of the last row. As a result, if the scan target is the last row write control line, the process proceeds to step S150. If the scan target is not the last row write control line, the process returns to step S100. When the process proceeds to step S112, normal data writing is performed.
  • step S120 1 is added to the matching count value CntM. Thereafter, it is determined whether the matching count value CntM is 1 or 2 (step S130). As a result, if the matching count value CntM is 1, the process proceeds to step S132, and if the matching count value CntM is 2, the process proceeds to step S134. In step S132, the drive current is measured based on the first gradation P1. In step S134, the drive current is measured based on the second gradation P2.
  • step S140 it is determined whether or not the scanning target is the write control line of the last row (step S140). As a result, if the scan target is the last row write control line, the process proceeds to step S150. If the scan target is not the last row write control line, the process returns to step S100.
  • step S150 the write count value CntWL is initialized. Thereafter, it is determined whether or not the condition “matching count value CntM is 1 and the value of the compensation target line address Addr is equal to or less than the value WL_Max indicating the last row” is satisfied (step S160). . As a result, if the condition is satisfied, the process proceeds to step S162. If the condition is not satisfied, the process proceeds to step S164.
  • step S162 the same value is assigned to the compensation target line address Addr in the compensation target line address storage memory 112. Note that step S162 is not necessarily provided.
  • step S164 it is determined whether or not a condition that “the matching count value CntM is 2 and the value of the compensation target line address Addr is equal to or less than a value WL_Max indicating the last row” is satisfied. As a result, if the condition is satisfied, the process proceeds to step S166. If the condition is not satisfied, the process proceeds to step S170. In step S166, 1 is added to the compensation target line address Addr. In step S168, the matching count value CntM is initialized.
  • step S170 it is determined whether or not the condition “the value of the compensation target line address Addr is equal to the value obtained by adding 1 to the value WL_Max indicating the last row” is satisfied. As a result, if the condition is satisfied, the process proceeds to step S180. If the condition is not satisfied, the process returns to step S100. In step S180, the compensation target line address Addr is initialized. As described above, one characteristic detection process for all the drive transistors in the display unit 500 is completed.
  • FIG. 32 is a flowchart for explaining the procedure of compensation processing when attention is paid to one pixel (pixel in i row and j column).
  • the drive current is measured during the characteristic detection processing period (step S200).
  • the drive current is measured based on two types of gradations (first gradation P1 and second gradation P2: P2> P1).
  • first gradation P1 and second gradation P2 P2> P1.
  • the driving current is measured based on the first gradation P1 in the first frame
  • the driving current is measured based on the second gradation P2 in the second frame. More specifically, in the first frame, the drive current obtained by writing the first measurement gradation voltage Vmp1 calculated by the following equation (1) as pixel data to the pixel circuit 50 is measured.
  • the drive current obtained by writing the second measurement gradation voltage Vmp2 calculated by the following equation (2) to the pixel circuit 50 as pixel data is measured.
  • Vmp1 Vcw * Vn (P1) * B (i, j) + Vth (i, j) (1)
  • Vmp2 Vcw * Vn (P2) * B (i, j) + Vth (i, j) (2)
  • Vcw is the difference between the gradation voltage corresponding to the minimum gradation and the gradation voltage corresponding to the maximum gradation (that is, the gradation voltage range).
  • Vn (P1) is a value obtained by normalizing the first gradation P1 to a value in the range of 0 to 1
  • Vn (P2) is a value obtained by normalizing the second gradation P2 to a value in the range of 0 to 1. Value.
  • B (i, j) is a normalization coefficient for the pixel of i rows and j columns calculated by the following equation (3).
  • Vth (i, j) is an offset value for the pixel in i row and j column (this offset value corresponds to the threshold voltage of the driving transistor).
  • B ⁇ ( ⁇ 0 / ⁇ ) (3)
  • ⁇ 0 is the average value of the gain values of all the pixels
  • ⁇ is the gain value for the pixels in i rows and j columns.
  • step S210 After the drive current is measured based on the two types of gradations, the offset value Vth and the gain value ⁇ are calculated based on the measured values (step S210).
  • the process of step S210 is performed by the correction calculation circuit 122 (see FIG. 10) in the correction data calculation / storage unit 120.
  • the offset value Vth and the gain value ⁇ the following equation (4) indicating the relationship between the drain-source current (drive current) Ids of the transistor and the gate-source voltage Vgs is used.
  • Ids ⁇ ⁇ (Vgs ⁇ Vth) 2 (4) Specifically, from the simultaneous equations of the equation obtained by substituting the measurement result based on the first gradation P1 into the above equation (4) and the equation obtained by substituting the measurement result based on the second gradation P2 into the above equation (4), An offset value Vth shown in the following equation (5) and a gain value ⁇ shown in the following equation (6) are obtained.
  • Vth ⁇ Vgsp2 ⁇ (IOp1) ⁇ Vgsp1 ⁇ (IOp2) ⁇ / ⁇ (IOp1) ⁇ (IOp2) ⁇ (5)
  • IOp1 is a drive current as a measurement result based on the first gradation P1
  • IOp2 is a drive current as a measurement result based on the second gradation P2.
  • Vgsp1 is a gate-source voltage based on the first gradation P1
  • Vgsp2 is a gate-source voltage based on the second gradation P2.
  • the source terminal of the drive transistor T2 in the pixel circuit 50 whose drive current is measured is maintained at the low level power supply voltage ELVSS (see FIGS. 28 and 29).
  • the low level power supply voltage ELVSS will be described as “0”.
  • Vgsp1 Vmp1 (7)
  • Vgsp2 Vmp2 (8)
  • the correction data held in the nonvolatile memory 123 (see FIG. 10) in the correction data calculation / storage unit 120 is updated.
  • the measurement value data obtained in step S200 is temporarily stored in a memory capable of high-speed access such as SRAM (Static Random Access Memory) or DRAM (Dynamic Random Access Memory) so that the process of Step S210 is performed at high speed.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • Vp Vcw ⁇ Vn (P) ⁇ ⁇ ( ⁇ 0 / ⁇ ) + Vth + Vf (9)
  • Vn (P) is a value obtained by normalizing the display gradation in the pixel in i row and j column to a value in the range of 0 to 1.
  • Vf is a forward voltage of the organic EL element OLED, and is a known fixed value in the present embodiment.
  • step S230 the gradation voltage Vp calculated in step S220 is written as pixel data in the pixel circuit 50 in i row and j column (step S230).
  • the compensation process as described above is performed on all the pixels, so that the variation in the characteristics of the drive transistor is compensated.
  • FIG. 33 is a diagram showing gradation-current characteristics.
  • the drive current IOp1 obtained when the pixel data is written based on the first gradation P1 does not coincide with the target current corresponding to the first gradation P1.
  • the drive current IOp2 obtained when the pixel data is written based on the second gradation P2 does not match the target current corresponding to the second gradation P2.
  • the offset value Vth and the gain value ⁇ are calculated by the method described above based on the drive currents IOp1 and IOp2.
  • each gradation voltage indicated by the data signal DA based on the external RGB video data signal Din is corrected using the offset value Vth and gain value ⁇ calculated for the pixel circuit 50 to which the gradation voltage is to be written.
  • the later gradation voltage is written into the pixel circuit 50 as pixel data.
  • a driving current substantially equal to the target current flows for an arbitrary gradation voltage indicated by the data signal DA as a gradation voltage to be written to the pixel circuit 50.
  • the occurrence of uneven brightness in the display screen is suppressed, and high-quality display is performed.
  • the red pixel circuit 50r connected to the write control line G1_WL (i) in the selected state, that is, the selected red pixel circuit At 50r, the input transistor T1 is in an on state, and the first transistor SWr of the demultiplexer 252 is in an on state when the red pixel connection control signal Rssd is at a high level.
  • the analog video signal Dj from the data side driving circuit 200 is given as the red pixel data signal Drj to the gate terminal of the driving transistor T2 via the first transistor SWr, the red pixel data line SLrj, and the input transistor T1, and the capacitor Cst is charged.
  • the value of the parasitic capacitance between the gate and the drain in the first transistor SWr of the demultiplexer 252 is also indicated by “Cssdr”, and the amplitude of the red pixel connection control signal Rssd (difference between the on voltage and the off voltage) is expressed as “Vssd”.
  • the first field through voltage ⁇ Vr1 that is the amount of decrease in the selected red pixel gate voltage Vgr is represented by the following equation.
  • Ctot1 is the sum of the capacitances parasitic on the drain side of the first transistor SWr, and is equal to the data line capacitance Csl which is the sum of the capacitances parasitic on the red pixel data line SLrj.
  • the voltage fluctuation compensation line G3_Cnt (i) changes to the selected state.
  • the voltage change of the voltage fluctuation compensation line G3_Cnt (i) that is, the change from the low level to the counter voltage VCNT which is the high level, is transmitted to the data line voltage Vr1 and the selected red via the capacitor Ccnt as the voltage fluctuation compensation capacity. It works in the direction of increasing the pixel gate voltage Vgr.
  • the write control line G1_WL (i) connected to the selected red pixel circuit 50r changes to a non-selected state.
  • the voltage change of the write control line G1_WL (i) from the high level to the low level affects the selected red pixel gate voltage Vgr via the parasitic capacitance Cgd2 between the gate and the drain in the input transistor T1.
  • the selected red pixel gate voltage Vgr decreases.
  • Cgd2 is a parasitic capacitance between the gate and the drain in the input transistor T1
  • Ctot2 is a total of capacitances parasitic on a node including the gate terminal of the driving transistor T2 of the selected red pixel circuit 50r.
  • Vgr VRdata ⁇ Vssd ⁇ Cssdr / Ctot1 + VCNT ⁇ Ccnt / Ctot1 -VG1 ⁇ Cgd2 / Ctot2 (15) It becomes.
  • each pixel circuit 50 has a configuration as shown in FIG.
  • the reduction in the selected red pixel gate voltage Vgr caused by the parasitic capacitance Cssdr in the circuit for the SSD method can be reduced. it can.
  • a field-through compensation function is not only for writing pixel data to the red pixel circuit 50r but also for writing pixel data to the green pixel circuit 50g and the blue pixel circuit 50b. can get. Therefore, according to the present embodiment, an image represented by the input signal Sin (in the RGB video data signal Din) given from the outside can be displayed sufficiently satisfactorily.
  • the output signal of the data line driving circuit 210 that is, an analog video signal is compensated for. It is conceivable to adjust the voltage of the signal Dj to a high value in advance. On the other hand, according to the present embodiment, the adjustment is not required or the amount of adjustment can be reduced, and thus it can be said that the power consumption can be reduced compared to the conventional case.
  • the resolution of the display panel is WVGA (800 ⁇ 480 ⁇ RGB).
  • the values of the gate-drain parasitic capacitance Cgd2 and the gate-source parasitic capacitance Cgs2 of the input transistor T1 in the pixel circuit 50 are both 10 [a. u. ].
  • the unit [a. u. ] Is an arbitrary unit (unit for indicating a physical quantity as a relative value with respect to a predetermined reference value). The same applies to the following.
  • the value of the parasitic capacitance Cssdr of the first transistor SWr in the demultiplexer 252 is 20 [a. u. ].
  • the above equation (16) represents the selected red pixel gate voltage Vgr that determines the drive current IoelR in the selected red pixel circuit 50r in this embodiment (see FIG. 4), and the above equation (17) represents the conventional selected red pixel.
  • a selected red pixel gate voltage Vgr that determines the drive current IoelR in the circuit 50r is shown (see FIG. 25).
  • the values of the compensation voltage ⁇ Vr3 as the voltage increase and the first field-through voltage ⁇ Vr1 as the voltage decrease are as follows from (a) to (d). That is, the total of the parasitic capacitances on the drain side of the first transistor SWr, that is, the total of the parasitic capacitances on the red pixel data line SLrj (hereinafter also referred to as “red pixel data line total capacitance”) Ctot1 It can be approximately expressed as follows using the gate-source capacitance Cgs2 and the voltage fluctuation compensation capacitance Ccnt in the input transistor T1 of the pixel circuit 50r.
  • the drive current in each pixel circuit 50 is measured in order to compensate the characteristics (offset value Vth and gain value ⁇ ) of the drive transistor T2 of each pixel circuit 50 in order to suppress luminance unevenness. (See FIGS. 28 to 30 etc.). Since the drive current per pixel circuit is very small (on the order of ⁇ A to pA), the pixel circuit connected to the non-selected monitor control line G2_Mon (k) (k ⁇ i) (hereinafter referred to as “non-selected pixel”). The leakage current in the circuit 50 (referred to as “circuit”) can be a hindrance in current measurement for highly accurate characteristic compensation.
  • each pixel circuit 50 in the present embodiment a transistor T3 having a gate terminal connected to the monitor control line G2_Mon for current measurement and a transistor T4 having a gate terminal connected to the voltage fluctuation compensation line G3_Cnt are connected in series. (FIG. 28).
  • a source terminal of the drive transistor T2 (a connection point between the transistor T2 and the organic EL element OLED) is connected to the data line SL via these transistors T3 and T4.
  • the transistor T4 is connected in series with the transistor T3, so that a leak current due to a short-circuit failure or failure of the transistor T3 does not flow into the data line SL. Therefore, the transistor T4 functions as a so-called “backup transistor” of the transistor T3.
  • the double gate configuration using the transistors T3 and T4 also reduces the leakage current when the transistor T3 is normal in the non-selected pixel circuit 50, which contributes to highly accurate current measurement.
  • a channel layer is formed of polysilicon or amorphous silicon (not only when a TFT formed of an oxide semiconductor such as InGaZnO is used). This is effective when a TFT formed of a-Si) and having a relatively large off-leakage current is used.
  • Second Embodiment> an active matrix organic EL display device according to a second embodiment of the present invention will be described.
  • the configuration of the voltage fluctuation compensation line driving circuit is different from that of the first embodiment, and the pull-down signal CPD used in the first embodiment is not used as the control signal of the voltage fluctuation compensation line driving circuit.
  • other configurations are the same as those in the first embodiment.
  • the same reference numerals are assigned to the same or corresponding parts of the configuration of the present embodiment as those of the configuration of the first embodiment, and detailed description thereof is omitted. Since the operation of the present embodiment in the frame period including the current measurement period is the same as that of the first embodiment, the present embodiment will be described below on the premise of the operation in the frame period not including the current measurement period. To do.
  • the voltage fluctuation compensation control signal CCTL generated by the gate control signal generation circuit 117 (FIGS. 1 and 6) in the drive control unit 110 in the display control circuit 100 includes the pull-down signal CPD.
  • the voltage fluctuation compensation control signal CCTL does not include the pull-down signal CPD.
  • the configuration of the display control circuit 100 in the present embodiment is the same as that of the display control circuit 100 in the first embodiment except that the pull-down signal CPD is not generated.
  • FIG. 34 is a block diagram showing a configuration of the voltage fluctuation compensation line driving circuit 350 in the present embodiment.
  • the voltage fluctuation compensation line driving circuit 350 is realized by using a shift register 36sr.
  • Each stage of the shift register 36sr is provided so as to correspond to each voltage fluctuation compensation line G3_Cnt in the display unit 500 on a one-to-one basis.
  • the shift register 36sr is composed of 1080 stages.
  • the unit circuit 36 (i ⁇ 1) constituting the (i ⁇ 1) stage to the (i + 1) stage of the 1080 stages is shown in FIG. Only .about.36 (i + 1) are shown.
  • Each stage (unit circuit) of the shift register 36sr has an input terminal for receiving the clock signal VCLK, an input terminal for receiving the set signal S, an input terminal for receiving the reset signal R, and a status signal Q. Is provided, but unlike the shift register 35sr (FIG. 18) in the first embodiment, an input terminal and an output signal Q2 for outputting the clear signal CLR are received. None of the output terminals are provided.
  • signals given to the input terminals of the respective stages (unit circuits) of the shift register 36sr are as follows.
  • the clock signal CLK5 is given as the clock signal VCLK
  • the clock signal CLK6 is given as the clock signal VCLK (see FIG. 34).
  • the state signal Q output from the previous stage is given as the set signal S
  • the state signal Q outputted from the next stage is given as the reset signal R.
  • the start pulse signal CSP is given as the set signal S.
  • the low-level power supply voltage VSS and the counter voltage VCNT (not shown in FIG. 34) are commonly applied to all the unit circuits 36.
  • the state signal Q output from each stage of the shift register 36sr is output to the corresponding voltage fluctuation compensation line G3_Cnt.
  • the voltage of the voltage fluctuation compensation line G3_Cnt is set to a high level at a timing described later.
  • the falling timing differs from the clock signals CLK5 and CLK6 (FIG. 19) in the first embodiment, and the duty ratio (the ratio of the high level period in the clock cycle) is 1/6.
  • the value is slightly smaller than 1/6.
  • the high level of the clock signals CLK5 and CLK6 in the present embodiment is the counter voltage VCNT.
  • all output signals of the voltage fluctuation compensation line driving circuit 350 are in a low impedance state and a high impedance state.
  • the clock signals CLK5 and CLK6 are maintained at a low level unlike the waveform shown in FIG.
  • FIG. 36 is a circuit diagram showing the configuration of the unit circuit 36 of the shift register 36sr (configuration of one stage of the shift register 36sr) that constitutes the voltage fluctuation compensation line drive circuit 350 in the present embodiment.
  • the unit circuit 36 includes transistors T355, T356, input terminals 354, 357, and Although the output terminal 355 is not provided, the other configuration is the same as that of the unit circuit 35 (FIG. 20), and the same or corresponding parts are denoted by the same reference numerals.
  • FIGS. 34 and 36 As can be seen from a comparison of FIGS. 34 and 36 with FIGS.
  • this shift register 36sr and its unit circuit 36 are identical to the unit circuit 30 of the shift register 3 constituting the write control line drive circuit 300. It has the same configuration. Therefore, the voltage fluctuation compensation line drive circuit 350 in this embodiment basically operates in the same manner as the write control line drive circuit 300. However, since the timing and voltage level of the input clock signal are different from each other (see FIGS. 8 and 35), the timing and voltage level of the output signal are also different from each other accordingly. That is, in the present embodiment, the clock signals CLK5 and CLK6 having the waveforms as shown in FIG. 35 are supplied to the shift register 36sr, so that the unit circuit 36 has the unit circuit 30 of the shift register 3 in the first embodiment. Unlike the operation (FIG.
  • the pulse of the state signal Q output from the output terminal 355 of the unit circuit 36 is approximately 1/3 of one horizontal period, more specifically 1/3 or slightly shorter than that (see FIG. 37).
  • the voltage fluctuation compensation line drive circuit 350 is configured as shown in FIGS. 34 and 36, and the unit circuit 36 operates as shown in FIG. 37 based on the clock signals CLK5 and CLK6 shown in FIG. Therefore, the voltage fluctuation compensation lines G3_Cnt (0) to G3_Cnt (1079) are sequentially set to the high level (hereinafter referred to as “substantially 1/3 horizontal period”) by a period of about 1/3 of one horizontal period. 1080 output signals having a voltage VCNT) are provided. As a result, the voltage fluctuation compensation lines G3_Cnt (0) to G3_Cnt (1079) are sequentially selected by approximately 1/3 horizontal period at the timing shown in FIG.
  • the write control line G1_WL (i) of the i-th row is selected and maintained in the selected state (high level) for one horizontal period and becomes the non-selected state (low level).
  • the write control line G1_WL (0) of the 0th row becomes a selected state (high level) at time t3 and becomes a non-selected state (low level) at time t5.
  • the voltage of the fluctuation compensation line G3_Cnt (0) changes from the low level to the high level (VCNT) at a time point t4 slightly before the time point t5, and reaches the low level at a time point t6 approximately 1/3 horizontal period from that time point.
  • the voltage of each voltage fluctuation compensation line G3_Cnt (i) returns to the low level after approximately 1/3 horizontal period after changing from the low level to the high level.
  • the pull-down signal CPD (FIG. 23) used in FIG.
  • FIG. 38 shows an operation in a frame period (a frame period not including a current measurement period) in which the characteristic compensation of the drive transistor T2 in the pixel circuit 50 is not performed, and this embodiment also includes a current measurement period.
  • the voltage fluctuation compensation line drive circuit 350 stops operating, and all the output signals of the voltage fluctuation compensation line drive circuit 350 are at a low level and in a high impedance state.
  • FIG. 39 is a signal waveform diagram for explaining an operation for writing pixel data to the pixel circuit 50. This operation is performed in a frame period (a frame period not including a current measurement period) in which the voltage fluctuation compensation line driving circuit 350 operates.
  • the pixel data writing operation in this embodiment does not require the pull-down signal CPD, and the voltage variation compensation line G3_Cnt ( This is different from the pixel data writing operation in the first embodiment in that i) returns to the low level after about 1/3 horizontal period after the high level (voltage VCNT). More specifically, as shown in FIG.
  • the write control line that is next selected.
  • the first transistor SWr of the demultiplexer 252 that is first turned on in the selection period of G1_WL (i + 1) starts to change to the off state (the red pixel connection control signal Rssd changes from the high level to the low level) Time) Time before th.
  • the first transistor SWr first changes from the on state to the off state among the transistors SWr, SWg, and SWb in each demultiplexer 252 during the selection period of the write control line G1_WL (i + 1).
  • the analog video signal Dj is supplied from the data line driving circuit 210 (the data voltage output unit circuit 211d thereof) to the data line SLrj through the first transistor SWr in the on state (see FIG. 4). Therefore, the voltage of the data line SLrj is not affected by the change of the voltage of the voltage fluctuation compensation line G3_Cnt (i) from the high level to the low level.
  • the pixel data writing operation in the present embodiment is the same as the pixel data writing operation in the first embodiment except that the voltage fluctuation compensation line G3_Cnt (i) corresponding to the row to be written changes as described above.
  • the selected red pixel gate voltage Vgr, the selected green pixel gate voltage Vgg, and the selected blue pixel respectively indicate the pixel data written in the selected red pixel circuit 50r, the selected green pixel circuit 50g, and the selected blue pixel circuit 50b.
  • the waveform of the gate voltage Vgb is the same.
  • the pull-down signal CPD is not required, and the configuration of the voltage fluctuation compensation line driving circuit 350 is simplified (see FIGS. 34 and 36), thereby reducing power consumption.
  • the transistors T355 and T356 used in the unit circuit 35 in the first embodiment are not necessary ( (See FIGS. 36 and 20) Power consumption is reduced.
  • the first embodiment once the voltage of each voltage fluctuation compensation line G3_Cnt (i) changes to a high level, it remains at a high level until the pull-down signal CPD becomes active (high level) in the vertical blanking period. Since this is maintained (see FIG.
  • the present embodiment is particularly effective when the pixel circuit 50 uses a transistor having a large positive voltage side shift of the threshold Vt, such as a TFT whose channel layer is formed of amorphous silicon. It is valid.
  • the configuration and operation for the characteristic compensation processing of the driving transistor T2 of the pixel circuit 50 and the current measurement therefor in the present embodiment are the same as those in the first embodiment. Therefore, also in this embodiment, the same effect as the effect relating to the measurement of the drive current of the pixel circuit in the first embodiment can be obtained (see FIGS. 28 to 33).
  • the counter voltage VCNT can be changed, and the counter voltage VCNT can take a value different from the power supply voltage VDD.
  • the organic EL display device according to the present embodiment has the same configuration as that of the first embodiment. For this reason, the same reference numerals are assigned to the same or corresponding parts of the configuration of the present embodiment as those of the configuration of the first embodiment, and detailed description thereof is omitted.
  • FIG. 40 is a block diagram showing the overall configuration of the organic EL display device according to this embodiment.
  • a variable voltage source 635 is provided as a voltage source for supplying a power supply voltage to the voltage fluctuation compensation line drive circuit 350.
  • the variable voltage source 635 is supplied with the counter voltage VCNT and the low level power supply voltage VSS as the high level power supply voltage to the voltage fluctuation compensation line drive circuit 350.
  • the voltage fluctuation compensation line drive circuit 350 is supplied with these power supply voltages VCNT and VSS.
  • the variable voltage source 635 is configured such that the value of the counter voltage VCNT can be changed by a control signal from the outside of the organic EL display device 1 (for example, a control signal included in the input signal Sin) or an operation to an adjustment operation unit (not shown). ing.
  • the display control circuit 100 includes the start pulse signal CSP and the clock that constitute the voltage variation compensation control signal CCTL to be supplied to the voltage variation compensation line drive circuit 350.
  • a level shifter 140 for converting voltage levels of signals such as signal CLK5, clock signal CLK6, and pull-down signal CPD is included.
  • the level shifter 140 converts the voltage level of the voltage fluctuation compensation control signal CCTL generated by the gate control signal generation circuit 117 (FIG. 6) in the drive control unit 110, sets the low level power supply voltage VSS to low level, and the counter voltage VCNT. Is generated to generate a voltage fluctuation compensation control signal CCTLh.
  • the generated voltage fluctuation compensation control signal CCTLh is input to the voltage fluctuation compensation line driving circuit 350.
  • the present embodiment configured as described above operates functionally in the same way as the first embodiment, but the counter voltage VCNT is the power supply voltage VDD used in the other drive circuits 200, 300, and 400. Since it can be set to different values, the following specific actions and effects can be achieved.
  • the pixel data writing operation to each pixel circuit 50 is the same as in the first embodiment. That is, as shown in FIG. 24, the red pixel connection control signal Rssd, the green pixel connection control signal Gssd, and the blue pixel connection control signal Bssd given to each demultiplexer 252 are sequentially activated (high level) in one horizontal period.
  • the analog video signal Dj is written as the red pixel data voltage VRdata, the green pixel data voltage VGdata, and the blue pixel data voltage VBdata to the selected red pixel circuit 50r, the selected green pixel circuit 50g, and the selected blue pixel circuit 50b, respectively.
  • FIG. 24 the red pixel connection control signal Rssd, the green pixel connection control signal Gssd, and the blue pixel connection control signal Bssd given to each demultiplexer 252 are sequentially activated (high level) in one horizontal period.
  • the analog video signal Dj is written as the red pixel data voltage VRdata, the green pixel data voltage VGdata, and the
  • Vssd is the voltage amplitude of the red pixel connection control signal Rssd (difference between the on voltage and the off voltage).
  • the selected red pixel gate voltage Vgr is expressed by the following equation as the voltage of the write control line G1_WL (i) connected to the selected red pixel circuit 50r changes from the high level to the low level. 2 The field through voltage is reduced by ⁇ Vr2.
  • Vssd VG1 ⁇ Cgd2 / Ctot2 (23)
  • VG1 is the voltage amplitude of the write control line G1_WL (i).
  • Vssd VG1
  • VCNT ⁇ Vpp.
  • each pixel circuit 50 has a configuration as shown in FIG.
  • Vgr VRdata ⁇ Vpp (Cssdr / Ctot1 + Cgd2 / Ctot2) (25) It becomes.
  • the voltage drop due to the parasitic capacitance Cssdr of the first transistor of the demultiplexer 252 and the parasitic capacitance Cgd2 of the input transistor T1 of the pixel circuit 50 is large.
  • the resolution of the display panel is WVGA (800 ⁇ 480 ⁇ RGB).
  • the values of the gate-drain parasitic capacitance Cgd2 and the gate-source parasitic capacitance Cgs2 of the input transistor T1 in the pixel circuit 50 are both 10 [a. u. ].
  • the unit [a. u. ] Is an arbitrary unit (the same applies below).
  • the value of the parasitic capacitance Cssdr of the first transistor SWr in the demultiplexer 252 is 20 [a. u. ].
  • connection control signal amplitude Vssd for SSD and the voltage amplitude VG1 of the write control line G1_WL (i) are both 12 [a. u.
  • E The voltage amplitude of the voltage fluctuation compensation line G3_Cnt (i), that is, the counter voltage VCNT is 24 [a. u. ].
  • the numerical conditions are the same as the numerical conditions (a) to (c) described above for explaining the effects of the first embodiment except for the above (d) and (e).
  • the above equation (24) represents the selected red pixel gate voltage Vgr that determines the drive current IoelR in the selected red pixel circuit 50r in this embodiment (see FIG. 4), and the above equation (25) represents the conventional selected red pixel.
  • a selected red pixel gate voltage Vgr that determines the drive current IoelR in the circuit 50r is shown (see FIG. 25).
  • the compensation voltage ⁇ Vr3 VCNT ⁇ (Ccnt / Ctot1) included in the above equation (24) represents the voltage increase due to the voltage fluctuation compensation line G3_Cnt (i), and is included in the above equations (24) and (25).
  • the values of the compensation voltage ⁇ Vr3 as the voltage increase and the first field through voltage ⁇ Vr1 as the voltage decrease are as follows from (a) to (e). That is, the total of the parasitic capacitances on the drain side of the first transistor SWr, that is, the red pixel data line total capacitance Ctot1, is the gate-source capacitance Cgs2 and voltage fluctuation compensation capacitance Ccnt in the input transistor T1 of each red pixel circuit 50r.
  • Etc. can be approximately expressed as follows.
  • the data line driving circuit 210 in addition to the effect of the field-through compensation action based on the counter voltage VCNT, the data line driving circuit 210 (see FIGS. 1 and 4) outputs the output voltage (the voltage of the analog video signal Dj). Can be compensated by setting the counter voltage VCNT.
  • this embodiment is a modification of the first embodiment so as to have a configuration for changing the counter voltage VCNT.
  • a display is provided in the second embodiment.
  • the counter voltage VCNT can be varied. It may be.
  • the counter voltage VCNT may be set to a fixed value that can sufficiently cancel the first field-through voltage ⁇ Vr1 and the like. That is, a power source 630 that supplies a fixed voltage is used in place of the variable voltage source 635, and the counter voltage VCNT is different from the power source voltage VDD used in the other driving circuits 200, 300, and 400, and the compensation is performed.
  • the first field through voltage Vr1 (or both the first and second field through voltages ⁇ Vr1 and ⁇ Vr2) may be set to a fixed value that sufficiently cancels with the voltage ⁇ Vr3.
  • the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the present invention.
  • the organic EL display device has been described as an example.
  • the present invention is applicable to display devices other than the organic EL display device as long as the display device includes a display element driven by current. Can be applied.
  • the characteristic detection processing period including the current measurement period is provided during the effective scanning period for displaying an image of one frame (FIG. 27).
  • the present invention is not limited to this.
  • a configuration may be adopted in which characteristic detection processing including current measurement is performed for each predetermined number of lines in the vertical blanking period (Patent Document 2 (International Publication No. 2014/021201)). (See pamphlet), the contents of which are incorporated herein by reference).
  • the pixel circuit 50 is not limited to the configuration shown in FIG. 4, and a monitor control transistor T3 for current measurement is provided between the connection point between the organic EL element OLED and the drive transistor T2 and the data line SL. Any configuration can be used.
  • the transistors used in the pixel circuit 50 and the demultiplexer 252 are all N-channel transistors, but may be configured to use P-channel transistors instead. .
  • the voltage Vgx decreases, when a P-channel transistor is used, the holding voltage Vsl of the data line SLjx and the gate voltage Vgx of the driving transistor T2 in the pixel circuit 50 increase due to the field through phenomenon.
  • the voltage fluctuation compensation line drive circuit 350 cancels the voltage drop due to the field-through phenomenon, as shown in FIG. 24, the voltage fluctuation compensation line driving circuit 350 at the time tf, the voltage fluctuation compensation line G3_Cnt (i). Is changed from a low level to a high level (counter voltage VCNT).
  • a voltage fluctuation is performed to cancel the voltage increase due to the field-through phenomenon.
  • the compensation line drive circuit 350 is configured such that the voltage of the voltage fluctuation compensation line G3_Cnt (i) changes from a high level to a low level at a time corresponding to the time te.
  • the voltage of the voltage fluctuation compensation line G3_Cnt (i) changes in the opposite direction to the voltage change of the connection control signals Rssd, Gssd, and Bssd for changing the transistor in the demultiplexer 252 from the on state to the off state. This is the same as when N-channel transistors are used.
  • the present invention can be applied to a display device including a display element driven by current, a driving method thereof, and a pixel circuit in such a display device, and in particular, an active matrix organic EL display employing an SSD method. Suitable for devices etc.
  • DESCRIPTION OF SYMBOLS 220 ... Current measuring circuit 252 ... Demultiplexer 300 ... Write control line drive circuit 350 ... Voltage fluctuation compensation line drive circuit 400 ... Monitor control line drive circuit 500 ... Display part 635 ... Variable voltage source T1 ...
  • Cssdr, Cssdg, Cssdb ... parasitic capacitance of the transistor SL, SLrj, SLgj, SLbj ... data line (j 0 to M) G1_WL, G1_WL (0) to G1_WL (1079)...
  • Clock signal Mon_EN ...
  • Connection control signal VCNT Counter voltage (second voltage)
  • VSS Low level power supply voltage (first voltage)

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Abstract

本発明は、電流駆動の表示素子を備える表示装置においてアナログ電圧信号をサンプリングしてデータ線に保持する際に生じるデータ線電圧の変動を抑制することを目的とする。書込制御線ＳＷ＿ＬＲ（ｉ）の選択期間において各デマルチプレクサ２５２のトランジスタＳＷｒ，ＳＷＧ，ＳＷｂが所定期間ずつ順次オン状態となる。トランジスタＳＷｒがオン状態の期間にはデータ電圧出力単位回路２１１ｄからアナログ映像信号Ｄｊがデータ線ＳＬｒｊおよび画素回路５０ｒに与えられる。その後、トランジスタＳＷｒがオフ状態になると、データ線ＳＬｊに保持される電圧が寄生容量Ｃｓｓｄｒに起因してアナログ映像信号Ｄｊの電圧よりも低下する。しかし、当該選択期間内に電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧がローレベルからハイレベルに変化し、これがコンデンサＣｃｎｔを介してデータ線ＳＬｒｊの電圧を上昇させ上記電圧低下を補償する。

Description

画素回路ならびに表示装置およびその駆動方法
　本発明は、表示装置に関し、より詳しくは、有機ＥＬ表示装置などの電流で駆動される表示素子を備えた表示装置およびその駆動方法ならびにそのような表示装置における画素回路に関する。
　従来より、表示装置が備える表示素子としては、印加される電圧によって輝度が制御される電気光学素子と流れる電流によって輝度が制御される電気光学素子とがある。印加される電圧によって輝度が制御される電気光学素子の代表例としては液晶表示素子が挙げられる。一方、流れる電流によって輝度が制御される電気光学素子の代表例としては有機ＥＬ（Electro Luminescence）素子が挙げられる。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれている。自発光型の電気光学素子である有機ＥＬ素子を使用した有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。したがって、近年、積極的に有機ＥＬ表示装置の開発が進められている。
　有機ＥＬ表示装置の駆動方式として、パッシブマトリクス方式（「単純マトリクス方式」とも呼ばれる）とアクティブマトリクス方式とが知られている。パッシブマトリクス方式を採用した有機ＥＬ表示装置は、構造は単純であるものの、大型化および高精細化が困難である。これに対して、アクティブマトリクス方式を採用した有機ＥＬ表示装置（以下「アクティブマトリクス型の有機ＥＬ表示装置」という）は、パッシブマトリクス方式を採用した有機ＥＬ表示装置に比べて大型化および高精細化を容易に実現できる。
　アクティブマトリクス型の有機ＥＬ表示装置には、複数の画素回路がマトリクス状に形成されている。アクティブマトリクス型の有機ＥＬ表示装置の画素回路は、典型的には、画素を選択する入力トランジスタと、有機ＥＬ素子への電流の供給を制御する駆動トランジスタとを含んでいる。なお、以下においては、駆動トランジスタから有機ＥＬ素子に流れる電流のことを「駆動電流」という場合がある。
　アクティブマトリクス型の表示装置では、複数のデータ線（「ソースライン」とも呼ばれる）と、当該複数のデータ線に交差する複数の走査信号線（「ゲートライン」とも呼ばれる）と、当該複数のデータ線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素回路とが表示部に形成されている。このようなアクティブマトリクス型表示装置において、表示画像の高精細化に対応するために、駆動回路の増大を抑えつつより多くのデータ線を駆動すべくＳＳＤ（Source Shared Driving）方式が採用されているものがある。ここで、ＳＳＤ方式とは、表示部における複数のデータ線を２以上の所定数のデータ線を１組として複数組のデータ線群にグループ化し、各組の当該所定数のデータ線に時分割的にアナログビデオ信号を与える方式である。
　アクティブマトリクス型表示装置においてＳＳＤ方式が採用されている場合には、各データ線にはオン状態のアナログスイッチを介してアナログビデオ信号が与えられ、その後、アナログスイッチの制御信号のレベルを変化させて当該アナログスイッチがオフ状態とされることで、アナログビデオ信号の電圧が当該データ線に保持される。このようにしてアナログビデオ信号の電圧が各データ線に保持された状態で、上記複数の走査信号線のいずれかが活性化される（選択される）ことにより、当該活性化された走査信号線に接続される画素回路に当該データ線の電圧が画素データとして書き込まれる。
　なお、ＳＳＤ方式を採用したアクティブマトリクス型の有機ＥＬ表示装置は、例えば特許文献１に開示されている。この有機ＥＬ表示装置では、ＲＧＢ３原色によるカラー表示が行われ、赤画素に対応する画素回路が接続されたデータ線であるＲデータ線と、緑画素に対応する画素回路が接続されたデータ線であるＧデータ線と、青画素に対応する画素回路が接続されたデータ線であるＢデータ線とからなる３本のデータ線を１組として表示パネルにおけるデータ線を複数組にグループ化されており、各組につき１つのデマルチプレクサが設けられている。各デマルチプレクサは、データドライバ（データ線駆動回路）から出力されるデータ信号を受け取り、そのデータ信号を当該デマルチプレクサに接続されたＲデータ線、Ｇデータ線、および、Ｂデータ線に時分割的に与えるように構成されている。
日本国特許第４６３７０７０号公報 国際公開第２０１４／０２１２０１号パンフレット
　既述のように、ＳＳＤ方式が採用されたアクティブマトリクス型の有機ＥＬ表示装置では、各データ線にはオン状態のアナログスイッチを介してアナログビデオ信号が与えられた後、アナログスイッチの制御信号のレベルを変化させて当該アナログスイッチがオフ状態とされることで、アナログビデオ信号の電圧が当該データ線に保持される。このようにアナログスイッチによりアナログ電圧信号のサンプリングとホールドが行われる表示装置では、寄生容量に起因して、データ線に保持される電圧がアナログビデオ信号の本来の電圧よりも低下または上昇するという現象が生じる（この現象は「フィールドスルー現象」と呼ばれる）。以下、この点につき図４１および図４２を参照して説明する。
　図４１は、このような表示装置においてアナログビデオ信号の電圧をサンプリングして各データ線ＳＬｉ（ｉ＝１～Ｎ）に保持させるためのサンプルホールド回路のうち１つのデータ線ＳＬｋに対応する部分（以下「単位サンプルホールド回路」という）の構成を示す回路図である。この単位サンプルホールド回路は、アナログスイッチとしてのＮチャネル形の電界効果トランジスタ（以下「Ｎｃｈトランジスタ」と略記する）ＳＷｋと、このＮｃｈトランジスタＳＷｋのゲート端子とデータ線ＳＬｋに接続される一方の導通端子との間に形成された寄生容量Ｃｇｄとを含んでいる。ＮｃｈトランジスタＳＷｋの他方の導通端子には、アナログビデオ信号Ｓｖ１が与えられ、ＮｃｈトランジスタＳＷｋのゲート端子には、そのＮｃｈトランジスタＳＷｋのオン／オフを制御する制御信号Ｓｃｋが与えられる。このようなＮｃｈトランジスタＳＷｋ（寄生容量Ｃｇｄを含む）によってアナログビデオ信号Ｓｖ１のサンプリング回路が構成され、このサンプリング回路とデータ線ＳＬｋの容量（データ線ＳＬｋと他の電極とで形成される総容量）Ｃｓｌとによって上記単位サンプルホールド回路が構成される。
　上記サンプリング回路において、アナログスイッチをオンさせるときには、制御信号Ｓｃｋとしてオン電圧（アナログスイッチがＮｃｈトランジスタで構成される場合にはハイレベルの電圧（以下「Ｈレベル電圧」という））がＮｃｈトランジスタＳＷｋのゲート端子に与えられ、このアナログスイッチをオフさせるときには、制御信号Ｓｃｋとしてオフ電圧（アナログスイッチがＮｃｈトランジスタで構成される場合には、ローレベルの電圧（以下「Ｌレベル電圧」という））がＮｃｈトランジスタＳＷｋのゲート端子に与えられる。
　図４２に示すように、制御信号ＳｃｋとしてＨレベル電圧ＶＣＨがＮｃｈトランジスタＳＷｋのゲート端子に与えられると、このＮｃｈトランジスタＳＷｋはオン状態となり、このＮｃｈトランジスタＳＷｋを介してアナログビデオ信号Ｓｖ１がデータ線ＳＬｋに与えられる。その結果、データ線ＳＬｋの電圧（以下「データ線電圧」という）Ｖｓｌは、アナログビデオ信号Ｓｖ１の電圧Ｖｖ１に等しくなる。その後、制御信号ＳｃｋとしてＮｃｈトランジスタＳＷｋのゲート端子に与えられている電圧がＨレベル電圧ＶＣＨからＬレベル電圧ＶＣＬに変化すると、ＮｃｈトランジスタＳＷｋはオフ状態となる。このとき、ＮｃｈトランジスタＳＷｋのゲート端子における電圧変化（ＶＣＨ→ＶＣＬ）が寄生容量Ｃｇｄを介してデータ線電圧Ｖｓｌに影響を与え、データ線電圧Ｖｓｌがその電圧変化に応じて上記アナログビデオ信号Ｓｖ１の電圧Ｖｖ１から低下するという現象、すなわちフィールドスルー現象が生じる。このフィールドスルー現象による上記アナログビデオ信号Ｓｖ１の電圧Ｖｖ１の低下量、すなわちフィールドスルー電圧ΔＶｓｌは、上記ゲート端子における電圧変化が瞬時に生じるとすると（ＮｃｈトランジスタＳＷｋが瞬時にオフ状態に遷移するものとすると）、次式で表される。
　　ΔＶｓｌ＝｛Ｃｇｄ／（Ｃｓｌ＋Ｃｇｄ）｝（ＶＣＨ－ＶＣＬ）
　なお、上記の例ではアナログスイッチとしてＮｃｈトランジスタが使用されているので、フィールドスルー現象によりデータ線電圧Ｖｓｌが本来の電圧Ｖｖ１から低下するが、アナログスイッチとしてＰチャネル形の電化効果トランジスタ（以下「Ｐｃｈトランジスタ」という）が使用されている場合には、フィールドスルー現象によりデータ線電圧Ｖｓｌが本来の電圧Ｖｖ１から上昇する。
　上記のように、アナログスイッチによりアナログ電圧信号のサンプリングとホールドが行われる表示装置（例えばＳＳＤ方式のアクティブマトリクス型有機ＥＬ表示装置）では、フィールドスルー現象によりデータ線電圧Ｖｓｌが変動（低下または上昇）するので、外部から与えられる入力信号の表す画像を十分に良好に表示することができない。一方、このようなフィールドスルー現象によりにデータ線電圧Ｖｓｌが低下する場合に、この電圧低下が補償されるように予めデータ信号の電圧を高めに調整するという構成が考えられる。しかし、この構成は消費電力の増大を招くことになる。
　そこで本発明は、電流で駆動される表示素子を備えるアクティブマトリクス型の表示装置であって、アナログ電圧信号をサンプリングしてデータ線に保持する際に生じるフィールドスルー現象によるデータ線電圧の変動を抑制できる表示装置を提供することを目的とする。
　本発明の第１の局面は、表示すべき画像を表す複数のアナログ電圧信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の書込制御線と、前記複数のデータ線および前記複数の書込制御線に沿ってマトリクス状に配置され電流で駆動される複数の表示素子とを含み、各表示素子に与えるべき駆動電流を測定する機能を有する表示装置において、前記複数のデータ線のいずれか１つに対応すると共に前記複数の書込制御線のいずれか１つに対応するように設けられた画素回路であって、
　前記複数の表示素子の１つであって電流によって輝度が制御される電気光学素子と、
　前記電気光学素子の駆動電流を制御するデータ電圧を保持するための電圧保持容量と、
　対応する書込制御線に接続された制御端子を有し、対応するデータ線から前記電圧保持容量への電圧供給を制御するスイッチング素子としての入力トランジスタと、
　前記データ電圧に応じた駆動電流を前記電気光学素子に与えるための駆動トランジスタと、
　前記対応する書込制御線に沿って配設された所定のモニタ制御線に接続された制御端子を有し、前記駆動トランジスタに流れる電流が通過可能なように前記駆動トランジスタと前記対応するデータ線との間に配置されたモニタ制御トランジスタと、
　前記対応する書込制御線に沿って配設された所定の電圧変動補償線に接続された制御端子、および、前記対応するデータ線に接続された第１導通端子を有し、前記モニタ制御トランジスタに直列に接続された電圧変動補償トランジスタと、
　前記電圧変動補償トランジスタにおける前記第１導通端子と前記電圧変動補償トランジスタにおける前記制御端子との間に形成された電圧変動補償容量とを備えることを特徴とする。
　本発明の第２の局面は、表示すべき画像を表す複数のアナログ電圧信号を伝達するための複数のデータ線と、前記複数のデータ線に交差する複数の書込制御線と、前記複数のデータ線および前記複数の書込制御線に沿ってマトリクス状に配置され電流で駆動される複数の表示素子とを含み、各表示素子に与えるべき駆動電流を測定する機能を有する表示装置であって、
　それぞれが前記複数のデータ線のいずれか１つに対応すると共に前記複数の書込制御線のいずれか１つに対応するように、前記複数のデータ線および前記複数の書込制御線に沿ってマトリクス状に配置された、本発明の第１の局面に係る複数の画素回路と、
　前記複数の書込制御線にそれぞれ対応するように前記複数の書込制御線に沿って配設された複数のモニタ制御線と、
　前記複数の書込制御線にそれぞれ対応するように前記複数の書込制御線に沿って配設された複数の電圧変動補償線と、
　前記複数のデータ線にそれぞれ対応する複数の接続制御トランジスタであって、それぞれが、対応するデータ線に接続された第１導通端子と、前記対応するデータ線に与えるべきアナログ電圧信号を受け取るための第２導通端子と、オン／オフを制御する接続制御信号を受け取るための制御端子とを有する複数の接続制御トランジスタと、
　前記複数の接続制御トランジスタのそれぞれの前記第２導通端子に前記アナログ電圧信号を与えるデータ線駆動回路と、
　前記複数の書込制御線を選択的に駆動する書込制御線駆動回路と、
　前記複数のモニタ制御線を選択的に駆動するモニタ制御線駆動回路と、
　前記複数の電圧変動補償線を選択的に駆動する電圧変動補償線駆動回路と、
　各画素回路において表示素子に与えるべき駆動電流を前記複数のデータ線および前記複数の接続制御トランジスタを介して測定するための電流測定回路と、
　前記複数の接続制御トランジスタ、前記書込制御線駆動回路、前記モニタ制御線駆動回路、および、前記電圧変動補償線駆動回路を制御する駆動制御部とを備え、
　前記データ線駆動回路は、２以上の所定数のデータ線を１組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する所定数の出力端子を有し、各出力端子は、対応する組の所定数のデータ線に対応する所定数の接続制御トランジスタの第２導通端子に接続されており、
　前記駆動制御部は、各組の所定数のデータ線にそれぞれ対応する所定数の接続制御信号を生成し、当該所定数の接続制御信号を各組の所定数のデータ線に対応する前記所定数の接続制御トランジスタの制御端子にそれぞれ与えることにより、前記複数の書込制御線のいずれか１つが選択状態である第１の選択期間において各組の前記所定数の接続制御トランジスタを所定期間ずつ順次オン状態とし、
　前記電圧変動補償線駆動回路は、前記第１の選択期間において、前記複数の接続制御トランジスタがオン状態からオフ状態に変化した後に、選択状態の書込制御線に対応する電圧変動補償線に与えるべき電圧を第１電圧から第２電圧に変化させることにより、前記複数の接続制御トランジスタをオン状態からオフ状態に変化させるために前記複数の接続制御トランジスタの制御端子に与えられる電圧の変化と反対の方向に当該対応する電圧変動補償線の電圧を変化させることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記電圧変動補償線駆動回路は、前記第１の選択期間後で前記複数の書込制御線が非選択状態である期間において、前記第１の選択期間で選択状態である前記書込制御線に対応する前記電圧変動補償線の電圧を前記第２電圧から前記第１電圧に戻すことを特徴とする。
　本発明の第４の局面は、本発明の第２の局面において、
　前記電圧変動補償線駆動回路は、前記第１の選択期間で選択状態である書込制御線の次に選択される書込制御線が選択状態である期間において、最初にオン状態からオフ状態に変化する接続制御トランジスタが当該オフ状態への変化を開始する前に、前記第１の選択期間で選択状態である前記書込制御線に対応する前記電圧変動補償線の電圧を前記第２電圧から前記第１電圧に戻すことを特徴とする。
　本発明の第５の局面は、本発明の第２の局面において、
　前記電圧変動補償線駆動回路に前記第１および第２電圧を供給し前記第１電圧と前記第２電圧の差が変更可能に構成された電圧源を更に備えることを特徴とする。
　本発明の第６の局面は、本発明の第２から第５の局面のいずれかにおいて、
　前記第１の選択期間において前記複数の接続制御トランジスタがオン状態からオフ状態に変化することによって生じる前記複数のデータ線における電圧変動が前記対応する電圧変動補償線の電圧の前記第１電圧から前記第２電圧への変化によって相殺されるように、前記第１および第２電圧が設定されていることを特徴とする。
　本発明の第７の局面は、本発明の第２から第６の局面において、
　前記複数の書込制御線のいずれか１つの書込制御線に対応する画素回路において表示素子に与えるべき駆動電流を測定する場合には、
　前記駆動制御部は、
　　前記１つの書込制御線が選択されている第２の選択期間の直後であって前記複数の書込制御線が非選択状態である非選択期間において、前記１つの書込制御線に対応する画素回路におけるモニタ制御トランジスタおよび電圧変動補償トランジスタがオン状態となるように、前記モニタ制御線駆動回路および前記電圧変動補償線駆動回路を制御し、
　　前記所定数の接続制御信号を各組の所定数のデータ線に対応する所定数の接続制御トランジスタの制御端子にそれぞれ与えることにより、前記非選択期間において各組の前記所定数の接続制御トランジスタを所定期間ずつ順次オン状態とし、
　前記電流測定回路は、前記１つの書込制御線に対応する画素回路における駆動トランジスタに流れる電流を、前記モニタ制御トランジスタ、前記電圧変動補償トランジスタ、および、各組の前記所定数の接続制御トランジスタのうちのオン状態のトランジスタを介して測定することを特徴とする。
　本発明の第８の局面は、本発明の第２から第７の局面において、
　各画素回路に含まれるトランジスタおよび前記複数の接続制御トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする。
　本発明の他の局面は、本発明の上記第１から第８の局面および後述の各実施形態に関する説明から明らかであるので、その説明を省略する。
　本発明の第１の局面に係る画素回路を備える表示装置では、この画素回路に書き込むべき画素データを示すアナログ電圧信号が、この画素回路に対応するデータ線にデータ側駆動回路からスイッチング素子としての接続制御トランジスタを介して与えられた後に当該接続制御トランジスタがオフされると、当該接続制御トランジスタの寄生容量に起因して、そのデータ線に保持される電圧がそのアナログ電圧信号の電圧から変動する（当該接続制御トランジスタがＮチャネル形の場合にはデータ線の電圧が低下し、Ｐチャネル形の場合にはデータ線の電圧が上昇する）。しかし、この画素回路に対応する書込制御線に沿って配設された電圧変動補償線に対し、当該接続制御トランジスタをオン状態からオフ状態に変化させるためにその制御端子に与えられる電圧の変化と反対の方向の電圧変化を与えると、この電圧変化は、この画素回路内の電圧変動補償容量を介してそのデータ線の電圧変動を相殺する方向に働く。これにより、接続制御トランジスタのオフ状態への変化時に生じたデータ線の電圧変動が補償される。このため、このようなデータ線の電圧変動を補償するために予め上記アナログデータ信号電圧を補正しておく必要はない。接続制御トランジスタがＮチャネル形の場合、接続制御トランジスタのオフ状態への変化時にデータ線の電圧が低下するので、これが補償されるように上記アナログ電圧信号を予め補正すると、そのアナログ電圧信号の電圧が本来の電圧よりも高くなり消費電力の増加を招く。本発明の第１の局面によれば、このような消費電力の増加を抑えることができる。
　また、この画素回路を備える表示装置において、この画素回路内の駆動トランジスタの特性のばらつきを補償するために駆動トランジスタに流れる電流（表示素子に与えるべき駆動電流）を測定する場合には、この画素回路に対応する書込制御線に沿って配設されたモニター制御線および電圧変動補償線が共に選択状態（アクティブ）とされ、当該表示装置に設けられる電流測定回路は、その駆動トランジスタに流れる電流を、この画素回路内のモニタ制御トランジスタ、電圧変動補償トランジスタ、および上記データ線を介して測定する。一方、このような電流測定において、この画素回路が測定対象外である場合には、この画素回路に対応する書込制御線に沿って配設されたモニター制御線および電圧変動補償線が共に非選択状態（非アクティブ）とされ、この画素回路内において互いに直列に接続されたモニタ制御トランジスタおよび電圧変動補償トランジスタは共にオフ状態となる。このため、本発明の第１の局面によれば、上記電流測定回路が測定対象とする画素回路以外の画素回路においてデータ線に流出または当該データ線から流入するリーク電流を確実に抑制し、測定対象の画素回路の駆動トランジスタの電流を高精度で測定することができる。
　本発明の第２の局面によれば、上記複数の書込制御線のいずれか１つが選択状態である第１の選択期間において各組の所定数の接続制御トランジスタが所定期間ずつ順次オン状態とされ、この第１の選択期間において、データ線駆動回路の各出力端子からのアナログ電圧信号が、オン状態の接続制御トランジスタに対応するデータ線に与えられ、当該接続制御トランジスがオフ状態に変化すると、そのアナログ電圧信号が画素データ電圧としてそのデータ線に保持される。このとき、当該接続制御トランジスタの寄生容量に起因して、そのデータ線に保持される電圧がそのアナログ電圧信号の電圧から変動する（当該接続制御トランジスタがＮチャネル形の場合にはデータ線の電圧が低下し、Ｐチャネル形の場合にはデータ線の電圧が上昇する）。この第１の選択期間において、当該接続制御トランジスタを含む上記複数の接続制御トランジスタがオン状態からオフ状態に変化した後に、選択状態の書込制御線に対応する電圧変動補償線の電圧が、上記複数の接続制御トランジスタをオン状態からオフ状態に変化させるためにそれらの制御端子に与えられる電圧の変化と反対の方向に変化する（第１電圧から第２電圧に変化する）。この電圧変動補償線の電圧変化は、上記データ線に対応する画素回路内の電圧変動補償容量を介して上記データ線の電圧変動を相殺する方向に働く。これにより、当該接続制御トランジスタのオフ状態への変化時に生じたデータ線の電圧変動が補償される。このため、このようなデータ線の電圧変動を補償するために予め上記アナログデータ信号電圧を補正しておく必要はない。接続制御トランジスタがＮチャネル形の場合、接続制御トランジスタのオフ状態への変化時にデータ線の電圧が低下するので、これが補償されるように上記アナログ電圧信号を予め補正すると、上記アナログ電圧信号の電圧が本来の電圧よりも高くなり、消費電力の増加を招く。本発明の第２の局面によれば、このような消費電力の増加を抑えることができる。
　本発明の第３の局面によれば、上記第１の選択期間後で全ての書込制御線が非選択状態である期間において、上記第１の選択期間で第２電圧が与えられていた電圧変動補償線の電圧が第１電圧に戻されるので、この第２電圧から第１電圧への変化は、各画素回路に保持されているデータ電圧に影響を与えない。
　本発明の第４の局面によれば、上記第１の選択期間で選択状態である書込制御線の次に選択される書込制御線が選択状態である期間（次選択期間）において、最初にオン状態からオフ状態に変化する接続制御トランジスタが当該オフ状態への変化を開始する前に、上記第１の選択期間で第２電圧が与えられていた電圧変動補償線の電圧が第１電圧に戻される。このため、この第２電圧から第１電圧への変化は、上記次選択期間で選択状態である書込制御線に対応する画素回路に書き込んで保持させるべきデータ電圧に影響せず、それらの画素回路以外の画素回路に保持されているデータ電圧にも影響しない。また、本発明の第４の局面によれば、各書込制御線の選択タイミングに応じて、それに対応する電圧変動補償線の電圧が第１電圧と第２電圧の間で切り替わるので、各電圧変動補償線の電圧を第１電圧に戻すための専用の制御信号を必要とせず、電圧変動補償線駆動回路の構成を簡略化することができ、それに応じて消費電力も低減することができる。
　本発明の第５の局面によれば、各電圧変動補償線に与えるべき第１および第２電圧を電圧変動補償線駆動回路に供給する電源は、第１電圧と第２電圧の差が変更可能に構成されている。このため、接続制御トランジスタのオフ状態への変化時に寄生容量に起因して生じるデータ線の電圧変動の大きさに応じて第１電圧と第２電圧の差を調整することにより、当該電圧変動を十分に補償することができる。また、このような寄生容量に起因するデータ線の電圧変動の補償の他、データ線に与えられるアナログ電圧信号の電圧や、データ線に保持される電圧、画素回路に画素データとして書き込まれる電圧が不足する場合に、第１電圧と第２電圧の差の調整によってその不足を補うことができる。
　本発明の第６の局面によれば、上記複数の電圧変動補償線に与えるべき第１および第２電圧は、上記第１の選択期間において上記複数の接続制御トランジスタがオン状態からオフ状態に変化することによって生じる上記複数のデータ線における電圧変動が、上記第１の選択期間で選択状態である書込制御線に対応する電圧変動補償線の電圧の変化によって相殺されるように設定されている。これにより、上記複数のデータ線における電圧変動を補償するためのアナログ電圧信号の補正を不要とし、当該補正による消費電力増大等の問題をより確実に解消することができる。
　本発明の第７の局面によれば、上記複数の書込制御線のいずれか１つの書込制御線に対応する画素回路において表示素子に与えるべき駆動電流を測定する場合には、当該１つの書込制御線が選択されている第２の選択期間の直後であって全ての書込制御線が非選択状態である非選択期間において、当該１つの書込制御線に対応する画素回路におけるモニタ制御トランジスタおよび電圧変動補償トランジスタがオン状態とされ、また、各組の所定数の接続制御トランジスタが所定期間ずつ順次オン状態とされる。この非選択期間において、当該１つの書込制御線に対応する画素回路の駆動トランジスタに流れる電流は、その画素回路内のモニタ制御トランジスタ、電圧変動補償トランジスタ、および、各組の所定数の接続制御トランジスタのうちオン状態のトランジスタを介して測定される。このような電流測定において、当該１つの書込制御線に対応する画素回路以外で電流測定の対象外の画素回路では、互いに直列に接続されたモニタ制御トランジスタおよび電圧変動補償トランジスタは共にオフ状態となる。このため、電流測定の対象外の画素回路においてデータ線に流出または当該データ線から流入するリーク電流を確実に抑制し、測定対象の画素回路の駆動トランジスタの電流を高精度で測定することができる。
　本発明の第８の局面によれば、各画素回路に含まれるトランジスタおよび上記複数の接続制御トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであるので、他の種類の薄膜トランジスタを使用する場合よりも消費電力を低減しつつ、本発明の上記第２の局面と同様の効果が得られる。
　本発明の他の局面の効果については、本発明の上記第１～第８の局面の効果および下記実施形態についての説明から明らかであるので、説明を省略する。
本発明の第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態における表示部の構成を説明するためのブロックである。 上記第１の実施形態における書込制御線およびモニタ制御線の駆動を説明するためのタイミングチャートである。 上記第１の実施形態における要部の構成を示す部分回路図である。 上記第１の実施形態におけるデータ側駆動回路内のデータ側単位回路の構成を示す回路図である。 上記第１の実施形態における表示制御回路内の駆動制御部の構成を示すブロック図である。 上記第１の実施形態における書込ラインカウンタの構成を示すブロック図である。 上記実施形態における通常動作期間中のクロック信号ＣＬＫ１およびクロック信号ＣＬＫ２の信号波形図である。 上記第１の実施形態におけるマッチング回路の構成を示す回路図である。 上記第１の実施形態における表示制御回路内の補正データ算出／記憶部の構成を示すブロック図である。 上記第１の実施形態における書込制御線駆動回路の構成を示すブロック図である。 上記第１の実施形態における書込制御線駆動回路を構成するシフトレジスタの単位回路の構成（シフトレジスタの１段分の構成）を示す回路図である。 上記第１の実施形態における書込制御線駆動回路を構成するシフトレジスタの単位回路の基本的な動作を説明するためのタイミングチャートである。 上記第１の実施形態におけるモニタ制御線駆動回路の構成を示すブロック図である。 上記第１の実施形態における通常動作期間中のクロック信号ＣＬＫ３およびクロック信号ＣＬＫ４の信号波形図である。 上記第１の実施形態におけるモニタ制御線駆動回路を構成するシフトレジスタの単位回路の構成を示す回路図である。 上記第１の実施形態におけるモニタ制御線駆動回路を構成するシフトレジスタの単位回路内のトランジスタＴ４９へのモニタイネーブル信号の与えられ方を説明するための図である。 上記第１の実施形態における電圧変動補償線駆動回路の構成を示すブロック図である。 上記第１の実施形態における通常動作期間中のクロック信号ＣＬＫ５およびクロック信号ＣＬＫ６の信号波形図である。 上記第１の実施形態における電圧変動補償線駆動回路を構成するシフトレジスタの単位回路の構成を示す回路図である。 上記第１の実施形態における書込制御線駆動回路の動作を説明するためのタイミングチャートである。 上記第１の実施形態におけるモニタ制御線駆動回路の動作を説明するためのタイミングチャートである。 上記第１の実施形態における電圧変動補償線駆動回路の動作を説明するためのタイミングチャートである。 上記第１の実施形態における画素回路に画素データを書き込むための動作を説明するための信号波形図である。 上記第１の実施形態の基礎となる基本構成表示装置における問題を説明するための回路図である。 上記基本構成表示装置における画素回路への画素データの書き込み動作を示す信号波形図である。 上記第１の実施形態における画素回路内の電流を測定するフレーム期間における書込制御線、モニタ制御線、および電圧変動補償線の状態変化を示すタイミングチャートである。 上記第１の実施形態における画素回路内の電流を測定するための動作を説明するための部分回路図である。 上記第１の実施形態におけるデータ側駆動回路内のデータ側単位回路の電流測定期間における構成を示す回路図である。 上記第１の実施形態における画素回路内の電流を測定するための動作を説明するためのタイミングチャートである。 上記第１の実施形態における特性検出処理（駆動トランジスタの特性を検出するための一連の処理）のための制御手順を示すフローチャートである。 上記第１の実施形態において１つの画素（ｉ行ｊ列の画素）に着目したときの補償処理（駆動トランジスタの特性のばらつきを補償するための一連の処理）の手順を説明するためのフローチャートである。 上記第１の実施形態における階調－電流特性を示す図である。 本発明の第２の実施形態に係る有機ＥＬ表示装置における電圧変動補償線駆動回路の構成を示すブロック図である。 上記第２の実施形態における通常動作期間中のクロック信号ＣＬＫ５およびクロック信号ＣＬＫ６の信号波形図である。 上記第２の実施形態における電圧変動補償線駆動回路を構成するシフトレジスタの単位回路の構成を示す回路図である 上記第２の実施形態における電圧補償線駆動回路を構成するシフトレジスタの単位回路の基本的な動作を説明するためのタイミングチャートである。 上記第２の実施形態における電圧変動補償線駆動回路の動作を説明するためのタイミングチャートである。 上記第２の実施形態における画素回路への画素データの書き込み動作を説明するための信号波形図である。 本発明の第３の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 従来の単位サンプルホール回路の構成を示す回路図である。 従来の単位サンプルホール回路の動作を示す信号波形図である。
　以下、添付図面を参照しつつ、本発明の各実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、トランジスタのドレイン端子とソース端子は、通常の定義によれば電流の方向の切り替わりに応じて変わることになるが、便宜上、トランジスタの２つの導通端子のいずれか一方を固定的にドレイン端子とし他方を固定的にソース端子とする。
＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図１は、本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置１の全体構成を示すブロック図である。この有機ＥＬ表示装置１は、表示制御回路１００、データ側駆動回路２００、書込制御線駆動回路３００、電圧変動補償線駆動回路３５０、モニタ制御線駆動回路４００、デマルチプレクス回路２５０、および表示部５００を備えている。データ側駆動回路２００には、データ線駆動回路２１０として機能する部分と電流測定回路２２０として機能する部分とが含まれている。なお、本実施形態では、有機ＥＬパネル６内において、書込制御線駆動回路３００、電圧変動補償線駆動回路３５０、モニタ制御線駆動回路４００、およびデマルチプレクス回路２５０は表示部５００と一体的に形成されているが、本発明はそのような構成に限定されない。また、この有機ＥＬ表示装置１には、有機ＥＬパネル６に各種電源電圧を供給するための構成要素として、ロジック電源６１０、６２０、６３０と、有機ＥＬ用ハイレベル電源６５０と、有機ＥＬ用ローレベル電源６４０が設けられている。
　有機ＥＬパネル６には、書込制御線駆動回路３００の動作に必要とされるハイレベル電源電圧ＶＤＤおよびローレベル電源電圧ＶＳＳがロジック電源６１０から供給され、モニタ制御線駆動回路４００の動作に必要とされるハイレベル電源電圧ＶＤＤおよびローレベル電源電圧ＶＳＳがロジック電源６２０から供給され、電圧変動補償線駆動回路３５０の動作に必要とされるハイレベル電源電圧ＶＤＤ、ローレベル電源電圧ＶＳＳ、および電圧変動補償用電圧（以下「カウンタ電圧」という）ＶＣＮＴがロジック電源６３０から供給される。また、有機ＥＬパネル６には、有機ＥＬ用ハイレベル電源６５０からハイレベル電源電圧ＥＬＶＤＤが供給され、有機ＥＬ用ローレベル電源６４０からローレベル電源電圧ＥＬＶＳＳが供給される。なお、ハイレベル電源電圧ＶＤＤ、ローレベル電源電圧ＶＳＳ、カウンタ電圧ＶＣＮＴ、有機ＥＬ用ハイレベル電源電圧ＥＬＶＤＤ、および、有機ＥＬ用ローレベル電源電圧ＥＬＶＳＳはいずれも定電圧（直流電圧）である。以下では、ハイレベル電源電圧ＶＤＤ，ローレベル電源電圧ＶＳＳ，ハイレベル電源電圧ＥＬＶＤＤ，ローレベル電源電圧ＥＬＶＳＳをそれぞれ供給するための電源ラインも、符号“ＥＬＶＤＤ”，“ＥＬＶＳＳ”，“ＶＤＤ”，“ＶＳＳ”でそれぞれ示すものとする。
　図２は、本実施形態における表示部５００の構成を説明するためのブロック図である。なお、本明細書では、有機ＥＬパネル６がフルハイビジョン用のパネルであると仮定して説明するが、本発明はこれに限定されない。図２に示すように、表示部５００には、１０８０本の書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）と５７６０本のデータ線ＳＬｒ０，ＳＬｇ０，ＳＬｂ０～ＳＬｒＭ，ＳＬｇＭ，ＳＬｂＭとが互いに交差するように配設されている（ここで、Ｍ＝５７６０／３－１＝１９１９である）。データ線ＳＬｒｉ、ＳＬｇｉ，ＳＬｂｉは、それぞれ、赤画素用のデータ線、緑画素用のデータ線、青画素用のデータ線である（ｉ＝０～Ｍ）。書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）とデータ線ＳＬｒ０～ＳＬｒＭとの各交差点に対応して赤画素のための画素回路５０ｒが設けられ、書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）とデータ線ＳＬｇ０～ＳＬｇＭとの各交差点に対応して緑画素のための画素回路５０ｇが設けられ、書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）とデータ線ＳＬｂ０～ＳＬｂＭとの各交差点に対応して青画素のための画素回路５０ｂが設けられている。すなわち、表示部５００には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する３個の画素回路５０ｒ，５０ｇ，５０ｂ（以下、それぞれ「赤画素回路５０ｒ」、「緑画素回路５０ｇ」、「青画素回路５０ｂ」ともいう）を１組とする（Ｍ＋１）×１０８０＝１９２０×１０８０組の画素回路が書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）およびデータ線ＳＬｒ０，ＳＬｇ０，ＳＬｂ０～ＳＬｒＭ，ＳＬｇＭ，ＳＬｂＭに沿ってマトリクス状に配置されている。これにより、データ線の延びる方向に並ぶ１０８０個の赤画素回路５０ｒを１列とする複数（１９２０列）の赤画素回路列、データ線の延びる方向に並ぶ１０８０個の緑画素回路５０ｇを１列とする複数（１９２０列）の緑画素回路列、および、データ線の延びる方向に並ぶ１０８０個の青画素回路５０ｂを１列とする複数（１９２０列）の青画素回路列と、書込制御線の延びる方向に並ぶ１９２０組（５７６０個）の画素回路５０ｒ，５０ｇ，５０ｂを１行とする複数（１０８０行）の画素回路行とを有する画素マトリクスが形成される。上述したように、本明細書においては先頭の行のことを「０行目」という。すなわち、１０８０の行のことをそれぞれ「０行目～１０７９行目」という。同様に、５７６０の列のことをそれぞれ「０列目～５７５９列目」という。なお、本実施形態および後述の他の実施形態における１フレーム期間は、先頭行から最終行への順番で順次に画素回路への画素データの書き込みが行われる期間である有効走査期間と、画素データの書き込みを最終行から先頭行に戻すために設けられている期間である垂直帰線期間とからなる（後述の図２３等参照）。
　表示部５００には、上記１０８０本の書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）と１対１で対応するように、１０８０本のモニタ制御線Ｇ２＿Ｍｏｎ（０）～Ｇ２＿Ｍｏｎ（１０７９）が配設されている。また、上記１０８０本の書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）と１対１で対応するように、１０８０本の電圧変動補償線Ｇ３＿Ｃｎｔ（０）～Ｇ３＿Ｃｎｔ（１０７９）が配設されている。図２に示すように、各電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）は、モニタ制御線駆動回路４００内に設けられたトランジスタＴ５０を介して、対応するモニタ制御線Ｇ２＿Ｍｏｎ（ｉ）に接続されており(ｉ＝０～１０７９）、各トランジスタＴ５０のゲート端子には、表示制御回路１００の駆動制御部１１０から出力されるモニタイネーブル信号Ｍｏｎ＿ＥＮが与えられる。さらに、表示部５００には、ハイレベル電源線ＥＬＶＤＤおよびローレベル電源線ＥＬＶＳＳが配設されている。画素回路５０ｒ，５０ｇ，５０ｂの詳しい構成については後述する。
　なお、以下においては、１０８０本の書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）を互いに区別する必要がない場合には書込制御線を単に符号“Ｇ１＿ＷＬ”で表す。同様に、モニタ制御線、電圧変動補償線、およびデータ線をそれぞれ単に符号“Ｇ２＿Ｍｏｎ”、符号“Ｇ３＿Ｃｎｔ”、および符号“ＳＬ”で表す場合がある。また、赤画素回路５０ｒ、緑画素回路５０ｇ、青画素回路５０ｂを互いに区別する必要がない場合には画素回路を単に符号“５０”で表す。
　図１に示すように、表示制御回路１００は、駆動制御部１１０と補正データ算出／記憶部１２０と階調補正部１３０とを有しており、画像情報としてのＲＧＢ映像データ信号Ｄｉｎとタイミング制御情報としての外部クロック信号ＣＬＫｉｎとを含む入力信号Ｓｉｎを本表示装置１の外部から受け取る。駆動制御部１１０は、この入力信号Ｓｉｎに基づき、書込制御線駆動回路３００の動作を制御するための書込制御信号ＷＣＴＬと、モニタ制御線駆動回路４００の動作を制御するためのモニタ制御信号ＭＣＴＬおよびモニタイネーブル信号Ｍｏｎ＿ＥＮと、電圧変動補償線駆動回路３５０の動作を制御するための電圧変動補償制御信号ＣＣＴＬと、データ側駆動回路２００の動作を制御するためのソース制御信号ＳＣＴＬと、デマルチプレクス回路２５０の動作を制御するためのＳＳＤ制御信号Ｃｓｓｄとを出力するとともに、表示制御回路１００の内部で、上記ＲＧＢ映像データ信号Ｄｉｎに基づくデータ信号ＤＡと後述する階調ポジション指示信号ＰＳとを出力する。書込制御信号ＷＣＴＬには、後述するスタートパルス信号ＧＳＰ，クロック信号ＣＬＫ１，およびクロック信号ＣＬＫ２が含まれている。モニタ制御信号ＭＣＴＬには、後述するスタートパルス信号ＭＳＰ，クロック信号ＣＬＫ３，およびクロック信号ＣＬＫ４が含まれている。電圧変動補償制御信号ＣＣＴＬには、後述するスタートパルス信号ＣＳＰ，クロック信号ＣＬＫ５，クロック信号ＣＬＫ６，およびプルダウン信号ＣＰＤが含まれている。ソース制御信号ＳＣＴＬには、後述するスタートパルス信号ＳＳＰ，クロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，および入出力制御信号ＤＷＴが含まれている。なお、モニタイネーブル信号Ｍｏｎ＿ＥＮは、駆動電流の測定を可能にするか否かを制御するための信号である。補正データ算出／記憶部１２０には、データ信号ＤＡの補正に使用される補正データが保持されている。その補正データは、オフセット値とゲイン値によって構成されている。補正データ算出／記憶部１２０は、階調ポジション指示信号ＰＳとデータ側駆動回路２００での電流測定の結果であるモニタ電圧Ｖｍｏとを受け取り、補正データの更新を行う。階調補正部１３０は、駆動制御部１１０から出力されたデータ信号ＤＡに対して補正データ算出／記憶部１２０に保持されている補正データＤＨを用いて補正を施し、補正によって得られたデータをデジタル映像信号ＤＶとして出力する。表示制御回路１００内の構成要素についての更に詳しい説明は後述する。
　データ側駆動回路２００は、データ線ＳＬｒ０，ＳＬｇ０，ＳＬｂ０～ＳＬｒＭ，ＳＬｇＭ，ＳＬｂＭ（Ｍ＝１９１９）を駆動する動作すなわちデータ線駆動回路２１０としての動作と、画素回路５０ｒ，５０ｇ，５０ｂからデータ線ＳＬｒ０，ＳＬｇ０，ＳＬｂ０～ＳＬｒＭ，ＳＬｇＭ，ＳＬｂＭに出力された駆動電流を測定する動作すなわち電流測定回路２２０としての動作とを選択的に行う。なお、上述したように、補正データ算出／記憶部１２０には補正データとしてオフセット値およびゲイン値が保持される。これらの補正データを更新するために、データ側駆動回路２００では、２種類の階調（第１階調Ｐ１および第２階調Ｐ２：Ｐ２＞Ｐ１）に基づいて駆動電流の測定が行われる。
　デマルチプレクス回路２５０は、データ側駆動回路２００から上記デジタル映像信号ＤＶに基づくアナログ電圧信号であるアナログ映像信号Ｄ０～ＤＭを受け取り（Ｍ＝１９１９）、これらＭ＋１個のアナログ映像信号Ｄ１～ＤＭを時分割方式により３（Ｍ＋１）＝５７６０個のデータ信号Ｄｒ０，Ｄｇ０，Ｄｂ０～ＤｒＭ，ＤｇＭ，ＤｂＭとしてデータ線ＳＬｒ０，ＳＬｇ０，ＳＬｂ０～ＳＬｒＭ，ＳＬｇＭ，ＳＬｂＭにそれぞれ与える。すなわち本実施形態では、表示部５００において隣接する３本のデータ線ＳＬｒｉ，ＳＬｇｉ，ＳＬｂｉを１組として３（Ｍ＋１）本のデータ線ＳＬをＭ＋１組のデータ線群にグループ化し、各組における３本のデータ線ＳＬｒｉ，ＳＬｇｉ，ＳＬｂｉに時分割的にアナログ映像信号Ｄｉを与えるＳＳＤ方式が採用されている（ｉ＝０～Ｍ）。デマルチプレクス回路２５０は、図２に示すように、上記アナログ映像信号Ｄ０～ＤＭにそれぞれ対応するＭ＋１個のデマルチプレクサ２５２を含む。各デマルチプレクサ２５２において、ＳＳＤ方式にしたがって各アナログ映像信号Ｄｉをデータ信号Ｄｒｉ、Ｄｇｉ、またはＤｂｉとして与えるべきデータ線ＳＬを切り替えるためのＳＳＤ制御信号Ｃｓｓｄは、既述のように、表示制御回路１００における駆動制御部１１０で生成される。
　書込制御線駆動回路３００は、表示制御回路１００からの書込制御信号ＷＣＴＬに基づいて、１０８０本の書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）を駆動する。モニタ制御線駆動回路４００は、表示制御回路１００からのモニタ制御信号ＭＣＴＬ，モニタイネーブル信号Ｍｏｎ＿ＥＮに基づいて、１０８０本のモニタ制御線Ｇ２＿Ｍｏｎ（０）～Ｇ２＿Ｍｏｎ（１０７９）を駆動する。ｎ行目が補償対象行（測定対象行）に定められているフレーム期間では、書込制御線Ｇ１＿ＷＬおよびモニタ制御線Ｇ２＿Ｍｏｎは、図３に示すように駆動される。図３において、時点ｔ２以前の期間および時点ｔ５以降の期間は通常動作期間であって、時点ｔ２～時点ｔ５の期間は特性検出処理期間である。（これについては、図２２、図２７においても同様である。）通常動作期間には、書込制御線Ｇ１＿ＷＬが１水平期間（１Ｈ期間）ずつ順次に選択状態となる。また、通常動作期間には、全てのモニタ制御線Ｇ２＿Ｍｏｎが非選択状態で維持される。特性検出処理期間は、補償前データ（駆動電流の測定のためのデータ）の書込が行われる補償前データ書込期間と、駆動電流の測定が行われる電流測定期間と、補償後データ（画像表示のためのデータ）の書込が行われる補償後データ書込期間とによって構成されている。補償前データ書込期間および補償後データ書込期間に、補償対象行の書込制御線Ｇ１＿ＷＬ（ｎ）が選択状態となる。また、電流測定期間に、補償対象行のモニタ制御線Ｇ２＿Ｍｏｎ（ｎ）が選択状態となる。以上のような駆動を本実施形態においてどのように実現しているかについては、後述する。
　電圧変動補償線駆動回路３５０は、デマルチプレクス回路２５０で生じるフィールドスルー現象による各データ線ＳＬの電圧低下（より一般的には電圧変動）ΔＶｓｌを補償するために、表示制御回路１００からの電圧変動補償制御信号ＣＣＴＬに基づいて、１０８０本の電圧変動補償線Ｇ３＿Ｃｎｔ（０）～Ｇ３＿Ｃｎｔ（１０７９）を駆動する。すなわち、電圧変動補償線駆動回路３５０は、各書込制御線Ｇ１＿ＷＬ（ｉ）の選択期間内において、デマルチプレクス回路２５０に入力されるＳＳＤ制御信号Ｃｓｓｄを構成する後述の赤画素接続制御信号Ｒｓｓｄ、緑画素接続制御信号Ｇｓｓｄ、青画素接続制御信号Ｂｓｓｄがいずれもオン電圧からオフ電圧に変化した後に、その書込制御線Ｇ１＿ＷＬ（ｉ）に対応する電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）をローレベル電源電圧ＶＳＳからカウンタ電圧ＶＣＮＴ（ハイレベルの電圧）へと変化させる（詳細は図２４等を参照して後述する）。後述の図２３に示すように本実施形態では、各電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧は、上記のようにしてカウンタ電圧ＶＣＮＴ（ハイレベル）に変化した後、表示制御回路１００からの電圧変動補償制御信号ＣＣＴＬに含まれるプルダウン信号ＣＰＤにより、垂直帰線期間（「垂直同期期間」とも呼ばれる）でローレベル電源電圧ＶＳＳに戻される。垂直帰線期間では、全ての書込制御線Ｇ１＿ＷＬは非選択状態であるので、各電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧のハイレベルからローレベルへの変化は、いずれの画素回路５０に保持された画素データとしてのデータ電圧にも影響を与えない。なお、各電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧をハイレベルからローレベルに戻す時点は、全ての書込制御線Ｇ１＿ＷＬが非選択状態である期間内であればよく、垂直帰線期間内に限定されない。
　ここで、「オン電圧」とは、スイッチング素子としてのトランジスタをオン状態とするためにその制御端子としてのゲート端子に与えられる電圧であり、「オフ電圧」とは、スイッチング素子としてのトランジスタをオフ状態とするためにその制御端子としてのゲート端子に与えられる電圧である。本実施形態では、スイッチング素子としてＮチャネル形の電界効果トランジスタ（具体的には薄膜トランジスタ（ＴＦＴ））が使用されるので、「オフ電圧」はローレベルの電圧であり、「オン電圧」はハイレベルの電圧であり、上記フィールドスルー現象は、データ線ＳＬに保持された電圧Ｖｓｌを低下させる。一方、スイッチング素子としてＰャネル形の電界効果トランジスタ（具体的には薄膜トランジスタ（ＴＦＴ））が使用される場合には、「オフ電圧」はハイレベルの電圧であり、「オン電圧」はローレベルの電圧であり、上記フィールドスルー現象は、データ線ＳＬに保持された電圧Ｖｓｌを上昇させる。
　なお後述のように、画素回路５０内の駆動トランジスタの特性補償（電流測定）が行われるフレーム期間では、電圧変動補償線駆動回路３５０は動作を停止し、電圧変動補償線駆動回路３５０の出力信号は全てローレベルで高インピーダンス状態となる。このようなフレーム期間における電流測定期間では、モニタ制御線駆動回路４００に与えられるモニタイネーブル信号Ｍｏｎ＿ＥＮがハイレベルとなり、各電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）は、それに対応するモニタ制御線Ｇ２＿Ｍｏｎ（ｉ）に接続される（図２参照）。このため、図３に示すように、その電流測定期間において選択状態（ハイレベル）となる測定対象行のモニタ制御線Ｇ２＿Ｍｏｎ（ｉ）にしたがって、それに対応する電圧変動補償線Ｇ３＿Ｃｎｔ（ｎ）も選択状態となる。
　以上のように各構成要素が動作してデータ線ＳＬｒ０，ＳＬｇ０，ＳＬｂ０～ＳＬｒＭ，ＳＬｇＭ，ＳＬｂＭ、書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）、モニタ制御線Ｇ２＿Ｍｏｎ（０）～Ｇ２＿Ｍｏｎ（１０７９）、および電圧変動補償線Ｇ３＿Ｃｎｔ（０）～Ｇ３＿Ｃｎｔ（１０７９）が駆動されることにより、表示部５００に画像が表示される。その際、駆動電流の測定結果に基づいてデータ信号ＤＡに補正が施されるので、駆動トランジスタの特性のばらつきが補償される。
＜１．２　画素回路、デマルチプレクス回路、およびデータ側駆動回路＞
　データ側駆動回路２００は、図２に示すようにデマルチプレクス回路２５０内のＭ＋１個のデマルチプレクサ２５２とそれぞれ接続されるＭ＋１個の端子Ｔｄ０～ＴｄＭを有し、データ線駆動回路２１０として機能するときには、これらの端子Ｔｄ０～ＴｄＭを出力端子として次のような動作を行う。データ側駆動回路２００は、表示制御回路１００からソース制御信号ＳＣＴＬを受け取り、上記Ｍ＋１個の端子Ｔｄ０～ＴｄＭからＭ＋１個のアナログ映像信号Ｄ０～ＤＭを並列に出力してデマルチプレクス回路２５０に与える。このとき、データ側駆動回路２００では、スタートパルス信号ＳＳＰのパルスをトリガーとして、クロック信号ＳＣＫのパルスが発生するタイミングで、デマルチプレクス回路２５０に与えるべきＭ＋１のアナログ映像信号Ｄ０～ＤＭに対応するデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記順次保持されたデジタル映像信号ＤＶ（デジタル映像信号ＤＶのサンプリングおよびラッチにより得られるＭ＋１個のデジタル信号）がアナログ電圧としてのＭ＋１個のアナログ映像信号Ｄ０～ＤＭに変換され、デマルチプレクス回路２５０に一斉に出力される。
　図４は、本実施形態における表示部５００、デマルチプレクス回路２５０およびデータ側駆動回路２００のうち３本のデータ線ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊからなる１組のデータ線群の駆動に対応する部分の構成を示す回路図である。図４には、上記３本のデータ線ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊがそれぞれ接続されるｉ行３ｊ列目の画素回路５０ｒ，ｉ行３ｊ＋１列目の画素回路５０ｇ，ｉ行３ｊ＋２列目の画素回路５０ｂと、デマルチプレクス回路２５０におけるＭ＋１個のデマルチプレクサ２５２のうちｊ番目のアナログ映像信号Ｄｊが与えられるデマルチプレクサ２５２と、データ側駆動回路２００のうちｊ番目のアナログ映像信号Ｄｊに対応する部分であるデータ側単位回路２１１とが示されている。
　各画素回路５０は、１個の有機ＥＬ素子（電気光学素子）ＯＬＥＤ，４個のＮｃｈトランジスタ（Ｎチャネル形トランジスタ）Ｔ１～Ｔ４，および２個のコンデンサＣｓｔ，Ｃｃｎｔを備えている。トランジスタＴ１は画素を選択する入力トランジスタとして機能し、トランジスタＴ２は有機ＥＬ素子ＯＬＥＤへの電流の供給を制御する駆動トランジスタとして機能し、トランジスタＴ３は駆動トランジスタの特性を検出するための電流測定を行うか否かを制御するモニタ制御トランジスタとして機能し、トランジスタＴ４は、デマルチプレクサ２５２内のＮｃｈトランジスタがオン状態からオフ状態に変化するときに生じるフィールドスルー現象によるデータ線ＳＬの電圧低下ΔＶｓｌを相殺または補償するための電圧変動補償トランジスタとして機能する。また、コンデンサＣｓｔは、画素データを示すデータ電圧を保持するための電圧保持容量として機能し、コンデンサＣｃｎｔは、データ線ＳＬの上記電圧低下ΔＶｓｌの補償作用を調整するための電圧変動補償容量として機能する。なお、各画素回路５０における上記トランジスタＴ１～Ｔ４のうちトランジスタＴ２以外のトランジスタは、いずれもスイッチング素子として動作する。
　トランジスタＴ１は、データ線ＳＬとトランジスタＴ２のゲート端子との間に設けられている。このトランジスタＴ１のゲート端子およびソース端子は、書込制御線Ｇ１＿ＷＬ（ｉ）およびデータ線ＳＬにそれぞれ接続されている。トランジスタＴ２は、有機ＥＬ素子ＯＬＥＤと直列に設けられている。このトランジスタＴ２のゲート端子、ドレイン端子、およびソース端子は、トランジスタＴ１のドレイン端子、ハイレベル電源線ＥＬＶＤＤ、および有機ＥＬ素子ＯＬＥＤのアノード端子にそれぞれ接続されている。トランジスタＴ３のゲート端子およびドレイン端子は、モニタ制御線Ｇ２＿Ｍｏｎ（ｉ）および有機ＥＬ素子ＯＬＥＤのアノード端子にそれぞれ接続されている。トランジスタＴ４は、トランジスタＴ３と直列に設けられ、その制御端子としてのゲート端子、その第１導通端子としてのソース端子、および、その第２導通端子としてのドレイン端子は、電圧変動補償線Ｇ３＿Ｃｎｔ（ｊ）、データ線ＳＬ、およびトランジスタＴ３のソース端子にそれぞれ接続されている。コンデンサＣｓｔの一方の端子は、トランジスタＴ２のゲート端子に接続され、他方の端子はトランジスタＴ２のドレイン端子に接続されている。コンデンサＣｃｎｔの一方の端子は、トランジスタＴ４のゲート端子に接続され、他方の端子はデータ線ＳＬに接続されている。有機ＥＬ素子ＯＬＥＤのカソード端子は、ローレベル電源線ＥＬＶＳＳに接続されている。
　本実施形態においては、画素回路５０内のトランジスタＴ１～Ｔ４はすべてＮチャネル型である。これらのトランジスタＴ１～Ｔ４には、チャネル層が酸化物半導体（例えばＩｎＧａＺｎＯ（酸化インジウムガリウム亜鉛））で形成されたＴＦＴが採用されている。デマルチプレクス回路２５０、書込制御線駆動回路３００、モニタ制御線駆動回路４００、および電圧変動補償線駆動回路３５０内のトランジスタについても同様である。なお、チャネル層がアモルファスシリコン、ポリシリコン、微結晶シリコン、または、連続粒界結晶シリコン（ＣＧシリコン）等で形成されたトランジスタを用いた構成にも本発明を適用することができる。
　デマルチプレクサ２５２は、一方の導通端子（第１導通端子）が赤画素用のデータ線ＳＬｒｊに接続されたスイッチング素子としての第１のトランジスタＳＷｒと、一方の導通端子（第１導通端子）が緑画素用のデータ線ＳＬｇｊに接続されたスイッチング素子としての第２のトランジスタＳＷｇと、一方の導通端子（第１導通端子）が青画素用のデータ線ＳＬｂｊに接続されたスイッチング素子としての第３のトランジスタＳＷｂとを含んでいる。これら３個のトランジスタＳＷｒ，ＳＷｇ，ＳＷｂの他方の導通端子（第２導通端子）は、互いに接続されて、そのデマルチプレクサ２５２の入力端子に接続されている。この入力端子には、データ側単位回路２１１からｊ番目のアナログ映像信号Ｄｊが与えられる。上記３個のトランジスタＳＷｒ，ＳＷｇ，ＳＷｂの制御端子としてのゲート端子には、表示制御回路１００からのＳＳＤ制御信号Ｃｓｓｄを構成する赤画素接続制御信号Ｒｓｓｄ、緑画素接続制御信号Ｇｓｓｄ、青画素接続制御信号Ｂｓｓｄがそれぞれ与えられる。このように、ｊ番目のアナログ映像信号Ｄｉを出力するデータ側単位回路２１１は、ｊ番目の組を構成するデータ線ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊが接続されたデマルチプレクサ２５２に対応し、対応するデマルチプレクサ２５２にそのｊ番目のアナログ映像信号Ｄｊを与える。
　データ側単位回路２１１は、データ電圧出力単位回路２１１ｄと、電流測定単位回路２１１ｍと、切替スイッチＳＷとを含み、表示制御回路１００からのソース制御信号ＳＣＴＬに含まれる入出力制御信号ＤＷＴにより切替スイッチＳＷが制御されることにより、デマルチプレクサ２５２（の入力端子）に接続される回路がデータ電圧出力単位回路２１１ｄと電流測定単位回路２１１ｍの間で切り替えられるように構成されている。すなわち、既述の電流測定期間以外の期間では、入出力制御信号ＤＷＴがハイレベルとなって、データ電圧出力単位回路２１１ｄが端子Ｔｄｊを出力端子としてデマルチプレクサ２５２に接続され、一方、既述の電流測定期間では、入出力制御信号ＤＷＴがローレベルとなって、電流測定単位回路２１１ｍが端子Ｔｄｊを入力端子としてデマルチプレクサ２５２に接続される。すなわち、データ側駆動回路２００がデータ線駆動回路２１０として機能するときには、データ電圧出力単位回路２１１ｄがデマルチプレクサ２５２に接続され、データ側駆動回路２００が電流測定回路２２０として機能するときには、電流測定単位回路２１１ｍがデマルチプレクサ２５２に接続される。
　図５は、データ側駆動回路２００におけるデータ側単位回路２１１の構成例を示す回路図である。図５に示すデータ側単位回路２１１は、ＤＡ変換器２１，オペアンプ２２，抵抗素子Ｒ１，第１スイッチ２４，第２スイッチ２５，およびＡＤ変換器２３を含んでいる。ＤＡ変換器２１の入力端子には、デジタル映像信号ＤＶ（より正確にはサンプリングおよびラッチにより得られるデジタル信号ｄｖｊ）が与えられ、第１スイッチ２４および第２スイッチ２５には、ソース制御信号ＳＣＴＬに含まれる入出力制御信号ＤＷＴが制御信号として与えられる。既述のように、この入出力制御信号ＤＷＴは、電流測定期間にはローレベルとなり、電流測定期間以外の期間にはハイレベルとなる。第２スイッチは、２つの入力端子を有する切替スイッチであり、一方の入力端子にはＤＡ変換器２１の出力端子が接続され、他方の入力端子にはローレベル電源線ＥＬＶＳＳが接続され、出力端子はオペアンプ２２の非反転入力端子に接続されている。この第２スイッチ２５により、オペアンプ２２の非反転入力端子には、入出力制御信号ＤＷＴがハイレベルのときにデジタル映像信号ＤＶ（より正確にはデジタル信号ｄｖｊ）に相当するアナログ信号が与えられ、入出力制御信号ＤＷＴがローレベルのときにローレベル電源電圧ＥＬＶＳＳが与えられる。ＤＡ変換器２１は、このデジタル映像信号ＤＶをアナログのデータ電圧に変換する。ＤＡ変換器２１の出力端子は、オペアンプ２２の非反転入力端子に接続されている。オペアンプ２２の反転入力端子は、デマルチプレクサ２５２の入力端子に接続されている。第１スイッチ２４は、オペアンプ２２の反転入力端子と出力端子との間に設けられている。抵抗素子Ｒ１は、第１スイッチ２４と並列に、オペアンプ２２の反転入力端子と出力端子との間に設けられている。オペアンプ２２の出力端子は、ＡＤ変換器２３の入力端子に接続されている。
　以上のような構成において、第１および第２スイッチ２４，２５は、図４に示したデータ側単位回路２１１における切替スイッチＳＷに相当し、入出力制御信号ＤＷＴがハイレベルのときには、第１スイッチ２４はオン状態となり、第２スイッチはデジタル映像信号ＤＶに相当するアナログ信号をデータ電圧として出力する。これにより、オペアンプ２２の反転入力端子－出力端子間は短絡状態となり、オペアンプ２２の非反転入力端子には、デジタル映像信号ＤＶに相当するデータ電圧が与えられる。このため、オペアンプ２２はバッファアンプとして機能し、このデータ側単位回路２１１に対応するデマルチプレクサ２５２（データ線ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊが接続されたデマルチプレクサ２５２）には、オペアンプ２２の非反転入力端子に与えられるデータ電圧がアナログ映像信号Ｄｊとして入力される。
　一方、入出力制御信号ＤＷＴがローレベルのときには、第１スイッチ２４はオフ状態になり、第２スイッチ２５はローレベル電源電圧ＥＬＶＳＳを出力する。これにより、オペアンプ２２の反転入力端子と出力端子とは抵抗素子Ｒ１を介して接続され、オペアンプ２２の非反転入力端子にはローレベル電源電圧ＥＬＶＳＳが与えられる。その結果、上記データ線ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊのうち対応するデマルチプレクサ２５２で選択されたデータ線（トランジスタＳＷｒ，ＳＷｇ，ＳＷｂのうちオン状態のトランジスタに接続されたデータ線であり、以下「選択データ線」という）ＳＬｓｊに接続された画素回路５０ｓから当該選択データ線ＳＬｓｊに出力された駆動電流に応じた電圧がオペアンプ２２から出力される（ｓはｒ，ｇ，ｂのいずれか）。このオペアンプ２２の出力電圧は、ＡＤ変換器２３でデジタル値に変換され、モニタ電圧ｖｍｏｊとして出力される。各データ側単位回路２１１から出力されるモニタ電圧ｖｍｏｊは、電流測定回路２２０での電流測定結果Ｖｍｏとして表示制御回路１００における補正データ算出／記憶部１２０に送られる。
　以上のようにして、データ側単位回路２１１は、電流測定期間には入出力制御信号ＤＷＴがローレベルとなって電流測定単位回路２１１ｍとして機能し、電流測定期間以外の期間には入出力制御信号ＤＷＴがハイレベルとなってデータ電圧出力単位回路２１１ｄとして機能する。したがって、データ側駆動回路２００は、電流測定期間には電流測定回路２２０として機能し、電流測定期間以外の期間にはデータ線駆動回路２１０として機能する。
＜１．３　表示制御回路＞
　次に、本実施形態における表示制御回路１００の詳しい構成および動作について説明する。
＜１．３．１　駆動制御部＞
　図６は、表示制御回路１００内の駆動制御部１１０の詳細な構成を示すブロック図である。図６に示すように、駆動制御部１１０には、書込ラインカウンタ１１１と補償対象ラインアドレス格納メモリ１１２とマッチング回路１１３とマッチングカウンタ１１４とステータスマシーン１１５と画像データ／ソース制御信号生成回路１１６とゲート制御信号生成回路１１７とが含まれている。外部からの入力信号Ｓｉｎのうち外部クロック信号ＣＬＫｉｎはステータスマシーン１１５に与えられ、ＲＧＢ映像データ信号Ｄｉｎは画像データ／ソース制御信号生成回路１１６に与えられる。
　ステータスマシーン１１５は、入力信号と現在の内部状態によって出力信号と次の内部状態が決まる順序回路であり、具体的には下記のように動作する。すなわち、ステータスマシーン１１５は、外部クロック信号ＣＬＫｉｎおよびマッチング信号ＭＳに基づいて、制御信号Ｓ１，制御信号Ｓ２，およびモニタイネーブル信号Ｍｏｎ＿ＥＮを出力する。また、ステータスマシーン１１５は、書込ラインカウンタ１１１を初期化するためのクリア信号ＣＬＲやマッチングカウンタ１１４を初期化するためのクリア信号ＣＬＲ２を出力する。さらに、ステータスマシーン１１５は、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒを更新するための書き換え信号ＷＥを出力する。
　図７は、書込ラインカウンタ１１１の構成を示すブロック図である。書込ラインカウンタ１１１は、図７に示すように、ゲート制御信号生成回路１１７から出力されるクロック信号ＣＬＫ１のクロックパルスの数をカウントする第１カウンタ１１１１と、ゲート制御信号生成回路１１７から出力されるクロック信号ＣＬＫ２のクロックパルスの数をカウントする第２カウンタ１１１２と、第１カウンタ１１１１の出力値と第２カウンタ１１１２の出力値との和を示す値を書込カウント値ＣｎｔＷＬとして出力する加算器１１１３とによって構成されている。ここで、クロック信号ＣＬＫ１，ＣＬＫ２は、書込制御信号ＷＣＴＬに含まれるクロック信号ＣＬＫ１，ＣＬＫ２と同じものであり、通常動作期間中、図８に示すように変化し、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは位相が１８０度ずれている。この書込ラインカウンタ１１１は、スタートパルス信号ＧＳＰのパルスの発生後、最初にクロック信号ＣＬＫ１が立ち上がった時点には、書込カウント値ＣｎｔＷＬが０となるように構成されている。最初のクロック信号ＣＬＫ１が立ち上がった後、クロック信号ＣＬＫ１またはクロック信号ＣＬＫ２のいずれかが立ち上がる毎に、書込カウント値ＣｎｔＷＬは１ずつ増加する。なお、書込ラインカウンタ１１１から出力される書込カウント値ＣｎｔＷＬは、ステータスマシーン１１５からのクリア信号ＣＬＲにより０に初期化される。
　図６に示した駆動制御部１１０における補償対象ラインアドレス格納メモリ１１２には、次に駆動電流の測定が行われるべき行（補償対象行）を示すアドレス（以下、「補償対象ラインアドレス」という）Ａｄｄｒが格納されている。補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒは、ステータスマシーン１１５から出力される書き換え信号ＷＥによって書き換えられる。なお、本明細書においては、補償対象行が何行目であるかを表す数値が補償対象ラインアドレスＡｄｄｒに定められるものとして説明する。例えば、５行目が補償対象行であれば補償対象ラインアドレスは“５”となる。
　マッチング回路１１３は、書込ラインカウンタ１１１から出力される書込カウント値ＣｎｔＷＬと補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒとが一致しているか否かを判定し、その判定結果を示すマッチング信号ＭＳを出力する。なお、書込カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとは同じビット数で表される。本実施形態においては、書込カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致していればマッチング信号ＭＳはハイレベルとされ、両者が一致していなければマッチング信号ＭＳはローレベルとされる。マッチング回路１１３から出力されたマッチング信号ＭＳは、ステータスマシーン１１５とマッチングカウンタ１１４とに与えられる。
　図９は、本実施形態におけるマッチング回路１１３の構成を示す論理回路図である。このマッチング回路１１３は、４個のＥＸＯＲ回路（排他的論理和回路）７１（１）～７１（４）と４個のインバータ（論理否定回路）７２（１）～７２（４）と１個のＡＮＤ回路（論理積回路）７３とによって構成されている。ＥＸＯＲ回路７１（１）～７１（４）とインバータ７２（１）～７２（４）とは１対１で対応している。各ＥＸＯＲ回路７１の一方の入力端子には、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒを示す４ビットのデータのうちの１ビットのデータが第１入力データＩＮ（ａ）として与えられる。各ＥＸＯＲ回路７１の他方の入力端子には、書込ラインカウンタ１１１から出力される４ビットのデータ（書込カウント値ＣｎｔＷＬ）のうちの１ビットのデータが第２入力データＩＮ（ｂ）として与えられる。各ＥＸＯＲ回路７１は、第１入力データＩＮ（ａ）の論理値と第２入力データＩＮ（ｂ）の論理値との排他的論理和を示す値を第１出力データＯＵＴ（ｃ）として出力する。各インバータ７２の入力端子には、対応するＥＸＯＲ回路７１から出力された第１出力データＯＵＴ（ｃ）が与えられる。各インバータ７２は、第１出力データＯＵＴ（ｃ）の論理値を反転させた値（すなわち、第１出力データＯＵＴ（ｃ）の論理値の論理否定を示す値）を第２出力データＯＵＴ（ｄ）として出力する。ＡＮＤ回路７３は、インバータ７２（１）～７２（４）から出力される４つの第２出力データＯＵＴ（ｄ）の論理積を示す値をマッチング信号ＭＳとして出力する。なお、ここでは４ビットのデータを比較する例を挙げているが、実際には例えば１０ビットのデータを比較するためにＥＸＯＲ回路７１およびインバータ７２は１０個ずつ設けられる。すなわち、書込制御線Ｇ１＿ＷＬの本数が多くなるにつれて、ＥＸＯＲ回路７１およびインバータ７２の数を多くすれば良い。なお、マッチング回路１１３は、図９に示す構成に限定されるものではなく、例えば、本実施形態におけるインバータ７２（１）～７２（４）およびＡＮＤ回路７３に代えて、ＮＯＲ回路（否定論理和回路）を使用する構成としてもよい。
　ところで、本実施形態においては、スタートパルス信号ＧＳＰのパルスの発生後、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて、書込制御線Ｇ１＿ＷＬが順次に選択状態となる。また、書込ラインカウンタ１１１から出力される書込カウント値ＣｎｔＷＬは、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて１ずつ増加する。したがって、書込カウント値ＣｎｔＷＬは、選択状態とされるべき書込制御線Ｇ１＿ＷＬの行の値を表すことになる。例えば、或る時点ｔｘにクロック信号ＣＬＫ１が立ち上がって書込カウント値ＣｎｔＷＬが“５０”になったとすると、当該時点ｔｘから１水平期間、５０行目の書込制御線Ｇ１＿ＷＬ（５０）が選択状態となる。また、補償対象行を示す補償対象ラインアドレスＡｄｄｒが補償対象ラインアドレス格納メモリ１１２に格納されているので、書込カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点が、特性検出処理期間の開始時点となる。
　図６に示した駆動制御部１１０において、マッチングカウンタ１１４は、マッチングカウント値ＣｎｔＭを出力する。このマッチングカウント値ＣｎｔＭは、初期化された後（“０”にされた後）、マッチング信号ＭＳがローレベルからハイレベルに変化する毎に１ずつ加算される。また、マッチングカウンタ１１４からは、第１階調Ｐ１に基づいて駆動電流の測定が行われたのか第２階調Ｐ２に基づいて駆動電流の測定が行われたのかを識別するための階調ポジション指示信号ＰＳが出力される。なお、マッチングカウンタ１１４は、ステータスマシーンから出力されるクリア信号ＣＬＲ２により初期化される。
　画像データ／ソース制御信号生成回路１１６は、外部からの入力信号Ｓｉｎに含まれるＲＧＢ映像データ信号Ｄｉｎおよびステータスマシーン１１５から与えられる制御信号Ｓ１に基づいて、ソース制御信号ＳＣＴＬとデータ信号ＤＡとＳＳＤ制御信号Ｃｓｓｄとを出力する。なお、制御信号Ｓ１には、例えば、補償処理（駆動トランジスタの特性のばらつきを補償するための一連の処理）の開始を指示する信号が含まれている。ゲート制御信号生成回路１１７は、ステータスマシーン１１５から与えられる制御信号Ｓ２に基づいて、書込制御信号ＷＣＴＬとモニタ制御信号ＭＣＴＬと電圧変動補償制御信号ＣＣＴＬとを出力する。なお、制御信号Ｓ２には、入力信号Ｓｉｎに含まれる外部クロック信号ＣＬＫｉｎに基づく信号、例えば、クロック信号ＣＬＫ１～ＣＬＫ４のクロック動作を制御する信号やスタートパルス信号ＧＳＰ，ＭＳＰのパルスの出力を指示する信号が含まれている。
＜１．３．２　階調補正部＞
　図１に示した構成において表示制御回路１００に含まれる階調補正部１３０は、補正データ算出／記憶部１２０に保持されている補正データＤＨ（オフセット値およびゲイン値）を読み出して、駆動制御部１１０から出力されたデータ信号ＤＡの補正を行う。そして、階調補正部１３０は、補正によって得られた階調電圧をデジタル映像信号ＤＶとして出力する。このデジタル映像信号ＤＶは、データ側駆動回路２００に送られる。
＜１．３．３　補正データ算出／記憶部＞
　図１０は、表示制御回路１００内の補正データ算出／記憶部１２０の構成を示すブロック図である。図１０に示すように、補正データ算出／記憶部１２０には、ＡＤ変換器１２１と補正演算回路１２２と不揮発性メモリ１２３とバッファメモリ１２４とが含まれている。ＡＤ変換器１２１は、データ側駆動回路２００から出力されたモニタ電圧Ｖｍｏ（アナログ電圧）をデジタル信号Ｄｍｏに変換する。補正演算回路１２２は、デジタル信号Ｄｍｏに基づいて、階調補正部１３０での補正に用いるための補正データ（オフセット値およびゲイン値）を求める。その際、ＡＤ変換器１２１から出力されるデジタル信号Ｄｍｏが第１階調Ｐ１に基づくデータであるのか第２階調Ｐ２に基づくデータであるのかを判断するために、マッチングカウンタ１１４から出力される階調ポジション指示信号ＰＳが参照される。補正演算回路１２２で求められた補正データＤＨは、不揮発性メモリ１２３に保持される。詳しくは、不揮発性メモリ１２３には、各画素回路５０についてのオフセット値とゲイン値とが保持される。階調補正部１３０でデータ信号ＤＡの補正が行われる際、不揮発性メモリ１２３から一時的にバッファメモリ１２４に読み出された補正データＤＨが使用される。
＜１．４　書込制御線駆動回路の構成＞
　図１１は、本実施形態における書込制御線駆動回路３００の構成を示すブロック図である。この書込制御線駆動回路３００は、シフトレジスタ３を用いて実現されている。表示部５００内の各書込制御線Ｇ１＿ＷＬと１対１で対応するように、シフトレジスタ３の各段が設けられている。すなわち、本実施形態においては、書込制御線駆動回路３００には、１０８０段からなるシフトレジスタ３が含まれている。なお、図１１は、１０８０段のうちの（ｉ－１）段目から（ｉ＋１）段目までを構成する単位回路３０（ｉ－１）～３０（ｉ＋１）のみを示している。説明の便宜上、ｉは偶数であると仮定する（図１４、図１８においても同様）。シフトレジスタ３の各段（各単位回路）には、クロック信号ＶＣＬＫを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、各段の内部状態を示す状態信号Ｑを出力するための出力端子とが設けられている。
　図１１に示すように、シフトレジスタ３の各段（各単位回路）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロック信号ＣＬＫ１がクロック信号ＶＣＬＫとして与えられ、偶数段目については、クロック信号ＣＬＫ２がクロック信号ＶＣＬＫとして与えられる。また、任意の段について、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。但し、１段目（図１１は不図示）については、スタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。なお、ローレベル電源電圧ＶＳＳ（図１１では不図示）については、全ての単位回路３０に共通的に与えられる。シフトレジスタ３の各段からは状態信号Ｑが出力される。各段から出力される状態信号Ｑは、対応する書込制御線Ｇ１＿ＷＬに出力されるとともに、リセット信号Ｒとして前段に与えられ、セット信号Ｓとして次段に与えられる。
　図１２は、書込制御線駆動回路３００を構成するシフトレジスタ３の単位回路３０の構成（シフトレジスタ３の１段分の構成）を示す回路図である。図１２に示すように、単位回路３０は、４個のトランジスタＴ３１～Ｔ３４を備えている。また、単位回路３０は、ローレベル電源電圧ＶＳＳ用の入力端子のほか、３個の入力端子３１～３３および１個の出力端子３８を有している。ここで、セット信号Ｓを受け取る入力端子には符号“３１”を付し、リセット信号Ｒを受け取る入力端子には符号“３２”を付し、クロック信号ＶＣＬＫを受け取る入力端子には符号“３３”を付している。また、状態信号Ｑを出力する出力端子には符号“３８”を付している。トランジスタＴ３２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＴ３２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。トランジスタＴ３１のソース端子，トランジスタＴ３２のゲート端子，およびトランジスタＴ３４のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを以下「第１ノード」という。第１ノードには符号“Ｎ１”を付す。
　トランジスタＴ３１は、ゲート端子およびドレイン端子が入力端子３１に接続され（すなわち、ダイオード接続となっている）、ソース端子が第１ノードＮ１に接続されている。トランジスタＴ３２は、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が入力端子３３に接続され、ソース端子が出力端子３８に接続されている。トランジスタＴ３３は、ゲート端子が入力端子３２に接続され、ドレイン端子が出力端子３８に接続され、ソース端子がローレベル電源電圧ＶＳＳ用の入力端子に接続されている。トランジスタＴ３４は、ゲート端子が入力端子３２に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子がローレベル電源電圧ＶＳＳ用の入力端子に接続されている。
　次に、この単位回路３０における機能について説明する。トランジスタＴ３１は、セット信号Ｓがハイレベルになると、第１ノードＮ１の電位をハイレベルに向けて変化させる。トランジスタＴ３２は、第１ノードＮ１の電位がハイレベルになると、クロック信号ＶＣＬＫの電位を出力端子３８に与える。トランジスタＴ３３は、リセット信号Ｒがハイレベルになると、出力端子３８の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。トランジスタＴ３４は、リセット信号Ｒがハイレベルになると、第１ノードＮ１の電位をローレベル電源電圧ＶＳＳの電位に向けて変化させる。
　図１２および図１３およびを参照しつつ、単位回路３０の基本的な動作について説明する。単位回路３０にクロック信号ＶＣＬＫとして与えられるクロック信号ＣＬＫ１，ＣＬＫ２の波形は図８に示したとおりである（但し、特性検出処理期間を除く）。図１３に示すように、時点ｔ２０以前の期間には、第１ノードＮ１の電位および状態信号Ｑの電位（出力端子３８の電位）はローレベルとなっている。また、入力端子３３には、所定期間おきにハイレベルとなるクロック信号ＶＣＬＫが与えられている。なお、図１３に関し、実際の波形にはいくらかの遅延が生じるが、ここでは理想的な波形を示している。
　時点ｔ２０になると、入力端子３１にセット信号Ｓのパルスが与えられる。トランジスタＴ３１は図１２に示すようにダイオード接続となっているので、このセット信号ＳのパルスによってトランジスタＴ３１はオン状態となる。これにより、第１ノードＮ１の電位が上昇する。
　時点ｔ２１になると、クロック信号ＶＣＬＫがローレベルからハイレベルに変化する。このとき、リセット信号Ｒはローレベルとなっているので、トランジスタＴ３４はオフ状態となっている。したがって、第１ノードＮ１はフローティング状態となる。上述したように、トランジスタＴ３２のゲート端子－ドレイン端子間には寄生容量Ｃｇｄが形成され、トランジスタＴ３２のゲート端子－ソース端子間には寄生容量Ｃｇｓが形成されている。このため、ブートストラップ効果によって、第１ノードＮ１の電位は大きく上昇する。その結果、トランジスタＴ３２のゲート端子には大きな電圧が印加される。これにより、状態信号Ｑの電位（出力端子３８の電位）はクロック信号ＶＣＬＫのハイレベルの電位にまで上昇する。なお、時点ｔ２１～時点ｔ２２の期間中、リセット信号Ｒはローレベルとなっている。このため、トランジスタＴ３３はオフ状態で維持されるので、この期間中に状態信号Ｑの電位が低下することはない。
　時点ｔ２２になると、クロック信号ＶＣＬＫがハイレベルからローレベルに変化する。これにより、入力端子３３の電位の低下とともに状態信号Ｑの電位は低下し、更に寄生容量Ｃｇｄ，Ｃｇｓを介して第１ノードＮ１の電位も低下する。また、時点ｔ２２には、入力端子３２にリセット信号Ｒのパルスが与えられる。これにより、トランジスタＴ３３およびトランジスタＴ３４はオン状態となる。トランジスタＴ３３がオン状態になることによって状態信号Ｑの電位がローレベルにまで低下し、トランジスタＴ３４がオン状態になることによって第１ノードＮ１の電位がローレベルにまで低下する。
　上述のような単位回路３０の動作および図１１に示したシフトレジスタ３の構成を考慮すると、通常動作期間には次のような動作が行われることが把握される。シフトレジスタ３の１段目にセット信号Ｓとしてのスタートパルス信号ＧＳＰのパルスが与えられると、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて、各段から出力される状態信号Ｑに含まれるシフトパルスが０段目から後続の段へと順次に転送される。また、各段から出力される状態信号Ｑは対応する書込制御線Ｇ１＿ＷＬに出力される。したがって、シフトパルスの転送に応じて、書込制御線Ｇ１＿ＷＬが１本ずつ順次に選択状態となる。このようにして、通常動作期間には、書込制御線Ｇ１＿ＷＬが１本ずつ順次に選択状態となる。
　なお、単位回路３０の構成は、図１２に示した構成（４個のトランジスタＴ３１～Ｔ３４を含む構成）には限定されない。一般的には、駆動性能の向上や信頼性の向上を図るため、単位回路３０には４個よりも多い数のトランジスタが含まれている。そのような場合にも、本発明を適用することができる。
＜１．５　モニタ制御線駆動回路の構成＞
　図１４は、本実施形態におけるモニタ制御線駆動回路４００の構成を示すブロック図である。このモニタ制御線駆動回路４００は、シフトレジスタ４を用いて実現されている。表示部５００内の各モニタ制御線Ｇ２＿Ｍｏｎと１対１で対応するように、シフトレジスタ４の各段が設けられている。すなわち、本実施形態においては、モニタ制御線駆動回路４００には、１０８０段からなるシフトレジスタ４が含まれている。なお、図１４には、１０８０段のうちの（ｉ－１）段目から（ｉ＋１）段目までを構成する単位回路４０（ｉ－１）～４０（ｉ＋１）のみを示している。シフトレジスタ４の各段（各単位回路）には、クロック信号ＶＣＬＫを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子と、出力信号Ｑ２を出力するための出力端子とが設けられている。
　図１４に示すように、シフトレジスタ４の各段（各単位回路）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロック信号ＣＬＫ３がクロック信号ＶＣＬＫとして与えられ、偶数段目については、クロック信号ＣＬＫ４がクロック信号ＶＣＬＫとして与えられる。また、任意の段について、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。但し、１段目（図１４では不図示）については、スタートパルス信号ＭＳＰがセット信号Ｓとして与えられる。なお、ローレベル電源電圧ＶＳＳ（図１４では不図示）については、全ての単位回路４０に共通的に与えられる。また、全ての単位回路４０に共通的にモニタイネーブル信号Ｍｏｎ＿ＥＮ（図１４では不図示）が与えられる。シフトレジスタ４の各段からは状態信号Ｑおよび出力信号Ｑ２が出力される。各段から出力される状態信号Ｑは、リセット信号Ｒとして前段に与えられるとともに、セット信号Ｓとして次段に与えられる。各段から出力される出力信号Ｑ２は、対応するモニタ制御線Ｇ２＿Ｍｏｎに出力される。なお、通常動作期間中、クロック信号ＣＬＫ３およびクロック信号ＣＬＫ４は図１５に示すように変化する。
　図１６は、モニタ制御線駆動回路４００を構成するシフトレジスタ４の単位回路４０の構成（シフトレジスタ４の１段分の構成）を示す回路図である。 図１６に示すように、単位回路４０は、５個のトランジスタＴ４１～Ｔ４４，Ｔ４９を備えている。また、単位回路４０は、ローレベル電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１～４４および２個の出力端子４８，４９を有している。図１６におけるトランジスタＴ４１～Ｔ４４，入力端子４１～４３，および出力端子４８は、それぞれ、図１２におけるトランジスタＴ３１～Ｔ３４，入力端子３１～３３，および出力端子３８に相当する。すなわち、単位回路４０は、次の点を除いて単位回路３０と同様の構成となっている。単位回路４０には、出力端子４８とは別の出力端子４９が設けられている。また、単位回路４０には、ドレイン端子が出力端子４８に接続され、ソース端子が出力端子４９に接続され、ゲート端子にモニタイネーブル信号Ｍｏｎ＿ＥＮが与えられるように構成されたトランジスタＴ４９が設けられている。なお、書込制御線駆動回路３００を構成するシフトレジスタ３の単位回路３０と同様、この単位回路４０についても図１６に示す構成には限定されない。
　上述のように、出力端子４９およびトランジスタＴ４９が設けられている点を除いては、単位回路４０は、単位回路３０と同様の構成となっている。また、シフトレジスタ４には、図１５に示す波形のクロック信号ＣＬＫ３，ＣＬＫ４が与えられる。以上より、クロック信号ＣＬＫ３，ＣＬＫ４に基づいて、シフトレジスタ４の各段から出力される状態信号Ｑが順次にハイレベルとなる。ここで、任意の単位回路４０に着目したとき、モニタイネーブル信号Ｍｏｎ＿ＥＮがローレベルになっていれば、トランジスタＴ４９はオフ状態となる。このとき、状態信号Ｑがハイレベルになっていても、出力信号Ｑ２はローレベルで維持することができる。このため、この単位回路４０に対応するモニタ制御線Ｇ２＿Ｍｏｎは選択状態とはならない。これに対して、モニタイネーブル信号Ｍｏｎ＿ＥＮがハイレベルになっていれば、トランジスタＴ４９はオン状態となる。このとき、状態信号Ｑがハイレベルになっていれば、出力信号Ｑ２もハイレベルとなる。これにより、この単位回路４０に対応するモニタ制御線Ｇ２＿Ｍｏｎが選択状態となる。
　ここで、単位回路４０内のトランジスタＴ４９へのモニタイネーブル信号Ｍｏｎ＿ＥＮの与えられ方について、図１７を参照しつつ説明する。図１７示すように、トランジスタＴ４９に与えられるモニタイネーブル信号Ｍｏｎ＿ＥＮは、遅延回路１１５１から出力される。この遅延回路１１５１は、表示制御回路１００の駆動制御部１１０内のステータスマシーン１１５に設けられている。書込ラインカウンタ１１１から出力される書込カウント値ＣｎｔＷＬと補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒとが一致すると、マッチング信号ＭＳがローレベルからハイレベルに変化する。遅延回路１１５１は、マッチング信号ＭＳの波形を１水平期間だけ遅延させる。これにより得られた信号がモニタイネーブル信号Ｍｏｎ＿ＥＮとして遅延回路１１５１から出力される。以上のようにして、マッチング信号ＭＳがローレベルからハイレベルに変化した時点から１水平期間後に、トランジスタＴ４９に与えられるモニタイネーブル信号Ｍｏｎ＿ＥＮがハイレベルとなる。
＜１．６　電圧変動補償線駆動回路の構成＞
　図１８は、本実施形態における電圧変動補償線駆動回路３５０の構成を示すブロック図である。この電圧変動補償線駆動回路３５０は、シフトレジスタ３５ｓｒを用いて実現されている。表示部５００内の各電圧変動補償線Ｇ３＿Ｃｎｔと１対１で対応するように、シフトレジスタ３５ｓｒの各段が設けられている。すなわち、本実施形態においては、電圧変動補償線駆動回路３５０には、１０８０段からなるシフトレジスタ３５ｓｒが含まれている。なお、図１８には、１０８０段のうちの（ｉ－１）段目から（ｉ＋１）段目までを構成する単位回路３５（ｉ－１）～３５（ｉ＋１）のみを示している。シフトレジスタ３５ｓｒの各段（各単位回路）には、クロック信号ＶＣＬＫを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、出力信号をリセットするためのクリア信号ＣＬＲを受け取るために入力端子と、状態信号Ｑを出力するための出力端子と、出力信号Ｑ２を出力するための出力端子とが設けられている。
　図１８に示すように、シフトレジスタ３５ｓｒの各段（各単位回路）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロック信号ＣＬＫ５がクロック信号ＶＣＬＫとして与えられ、偶数段目については、クロック信号ＣＬＫ６がクロック信号ＶＣＬＫとして与えられる。また、任意の段について、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。但し、１段目（図１８では不図示）については、スタートパルス信号ＣＳＰがセット信号Ｓとして与えられる。なお、ローレベル電源電圧ＶＳＳおよびカウンタ電圧ＶＣＮＴ（図１８では不図示）については、全ての単位回路３５に共通的に与えられる。また、全ての単位回路３５に共通的にプルダウン信号ＣＰＤがクリア信号ＣＬＲとして与えられる。シフトレジスタ３５ｓｒの各段からは状態信号Ｑおよび出力信号Ｑ２が出力され、このうち出力信号Ｑ２は、対応する電圧変動補償線Ｇ３＿Ｃｎｔへ出力される。なお、通常動作期間中、クロック信号ＣＬＫ５およびクロック信号ＣＬＫ６は図１９に示すように変化する。
　図２０は、電圧変動補償線駆動回路３５０を構成するシフトレジスタ３５ｓｒの単位回路３５の構成（シフトレジスタ３５ｓｒの１段分の構成）を示す回路図である。 図２０に示すように、単位回路３５は、６個のトランジスタＴ３５１～Ｔ３５６を備えている。また、単位回路３５は、ローレベル電源電圧ＶＳＳ用の入力端子のほか、５個の入力端子３５１～３５４，３５７および２個の出力端子３５５，３５６を有している。図２０におけるトランジスタＴ３５１～Ｔ３５４，入力端子３５１～３５３，および出力端子３５５は、それぞれ、図１２におけるトランジスタＴ３１～Ｔ３４，入力端子３１～３３，および出力端子３８に相当する。すなわち、単位回路３５は、次の点を除いて単位回路３０と同様の構成となっている。単位回路３５には、出力端子３５５とは別の出力端子３５６が設けられている。また、単位回路３５には、ゲート端子が出力端子３５５に接続され、ソース端子が出力端子３５６に接続され、ドレイン端子にカウンタ電圧ＶＣＮＴが与えられるように構成されたトランジスタＴ３５５が設けられている。さらに、単位回路３５には、ドレイン端子がトランジスタＴ３５５のソース端子に接続され、ソース端子にローレベル電源電圧ＶＳＳが与えられ、ゲート端子にプルダウン信号ＣＰＤが与えられるように構成されたトランジスタＴ３５６が設けられている。なお、書込制御線駆動回路３００を構成するシフトレジスタ３の単位回路３０と同様、この単位回路３５についても図２０に示す構成には限定されない。
　上述のように、入力端子３５４，３５７、出力端子３５６、トランジスタＴ３５５，およびトランジスタＴ３５６が設けられている点を除いては、単位回路３５は、単位回路３０と同様の構成となっている。また、シフトレジスタ３５ｓｒには、図１９に示す波形のクロック信号ＣＬＫ５，ＣＬＫ６が与えられる。以上より、クロック信号ＣＬＫ５，ＣＬＫ６に基づいて、シフトレジスタ３５ｓｒの各段から出力される状態信号Ｑが順次にハイレベルとなる。なお、クリア信号ＣＬＲとして入力されるプルダウン信号ＣＰＤおよび状態信号Ｑと出力信号Ｑ２の関係については後述する。
＜１．７　表示制御回路における制御処理＞
　次に、書込制御線駆動回路３００およびモニタ制御線駆動回路４００に所望の動作をさせるために表示制御回路１００で行われる制御処理について説明する。各フレーム期間において、モニタイネーブル信号Ｍｏｎ＿ＥＮがローレベルにされ、かつ、補償対象ラインアドレス格納メモリ１１２に補償対象行を示す補償対象ラインアドレスＡｄｄｒが設定され、かつ、書込ラインカウンタ１１１が初期化され状態で、書込制御線駆動回路３００の動作開始を指示するスタートパルス信号ＧＳＰのパルスが出力される。また、スタートパルス信号ＧＳＰのパルスが出力されてから１水平期間後に、モニタ制御線駆動回路４００の動作開始を指示するスタートパルス信号ＭＳＰのパルスが出力される。スタートパルス信号ＧＳＰのパルスの出力後、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて、書込カウント値ＣｎｔＷＬが増加する。なお、画素回路５０内の駆動トランジスタＴ２の特性補償（電流測定）が行われるフレーム期間（図６に示す補償対象ラインアドレス格納メモリ１１２に補償対象ラインアドレスとして適切な値が設定されているフレーム期間）では、電圧変動補償線駆動回路３５０は動作を停止し、電圧変動補償線駆動回路３５０の出力信号は全てローレベルで高インピーダンス状態となる。このために、このようなフレーム期間では、表示制御回路１００は、クロック信号ＣＬＫ５，ＣＬＫ６およびプルダウン信号ＣＰＤをローレベル（非アクティブ）に維持する。上記駆動トランジスタＴ２の特性補償（電流測定）が行われないフレーム期間での表示制御回路１００による電圧変動補償線駆動回路３５０の制御動作については後述する。
　上述したように、マッチング回路１１３は、書込ラインカウンタ１１１から出力される書込カウント値ＣｎｔＷＬと補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒとが一致しているか否かを判定する。そして、書込カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致したとき、ステータスマシーン１１５に与えられるマッチング信号ＭＳがローレベルからハイレベルに変化する。このとき、ステータスマシーン１１５によって以下のような制御が行われる。なお、書込カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点は、特性検出処理期間の開始時点となる。
（ａ）クロック信号ＣＬＫ１，ＣＬＫ２に対する制御
　書込カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点の１水平期間後に、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２の双方がローレベルにされる。その後、電流測定期間を通じて、クロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作が停止状態にされる。電流測定期間の終了後、クロック信号ＣＬＫ１，ＣＬＫ２の状態が、電流測定期間開始直前の状態に戻される。
（ｂ）クロック信号ＣＬＫ３，ＣＬＫ４に対する制御
　書込カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点の１水平期間後に、クロック信号ＣＬＫ３およびクロック信号ＣＬＫ４の双方が通常と同様に変化させられる。その後、電流測定期間を通じて、クロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作が停止状態にされる。電流測定期間の終了後、クロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作が再開される。
（ｃ）モニタイネーブル信号Ｍｏｎ＿ＥＮに対する制御
　書込カウント値ＣｎｔＷＬと補償対象ラインアドレスＡｄｄｒとが一致した時点の１水平期間後に、モニタイネーブル信号Ｍｏｎ＿ＥＮがハイレベルにされる。その後、電流測定期間を通じて、モニタイネーブル信号Ｍｏｎ＿ＥＮがハイレベルで維持される。電流測定期間の終了後、モニタイネーブル信号Ｍｏｎ＿ＥＮがローレベルにされる。
　換言すれば、表示制御回路１００内の駆動制御部１１０によって、次のような制御処理が行われる。駆動制御部１１０は、電流測定期間の開始時点および終了時点には２つのクロック信号ＣＬＫ１，ＣＬＫ２のうち補償対象行に対応する単位回路３０に与えられるクロック信号の電位のみが変化するよう、かつ、電流測定期間を通じてクロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作が停止するよう、クロック信号ＣＬＫ１，ＣＬＫ２を制御する。また、駆動制御部１１０は、電流測定期間の開始時点にクロック信号ＣＬＫ３，ＣＬＫ４の電位が変化した後、電流測定期間を通じてクロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作が停止するよう、クロック信号ＣＬＫ３，ＣＬＫ４を制御する。さらに、駆動制御部１１０は、電流測定期間にのみモニタイネーブル信号Ｍｏｎ＿ＥＮをアクティブにする。
＜１．８　書込制御線駆動回路の動作＞
　表示制御回路１００での上述した制御処理の内容を踏まえつつ、特性検出処理期間近傍における書込制御線駆動回路３００の動作について説明する。図２１は、書込制御線駆動回路３００の動作を説明するためのタイミングチャートである。なお、ｎ行目が補償対象行に定められているものと仮定する。
　時点ｔ１になると、（ｎ－１）行目の書込制御線Ｇ１＿ＷＬ（ｎ－１）が選択状態となる。これにより、（ｎ－１）行目において、通常のデータ書込が行われる。また、（ｎ－１）行目の書込制御線Ｇ１＿ＷＬ（ｎ－１）が選択状態となることによって、シフトレジスタ３内のｎ段目の単位回路３０（ｎ）において、第１ノードＮ１（ｎ）の電位が上昇する。なお、時点ｔ２の直前の時点までは、補償対象ラインアドレスＡｄｄｒと書込カウント値ＣｎｔＷＬとは一致していない。
　時点ｔ２になると、クロック信号ＣＬＫ１が立ち上がる。これにより、ｎ段目の単位回路３０（ｎ）において、第１ノードＮ１（ｎ）の電位が更に上昇する。その結果、ｎ行目の書込制御線Ｇ１＿ＷＬ（ｎ）が選択状態となる。この選択状態において、ｎ行目の各画素回路５０には、補償前データが書き込まれる。また、時点ｔ２には、ｎ行目の書込制御線Ｇ１＿ＷＬ（ｎ）が選択状態となることによって、シフトレジスタ３内の（ｎ＋１）段目の単位回路３０（ｎ＋１）において、第１ノードＮ１（ｎ＋１）の電位が上昇する。
　ところで、時点ｔ２には、クロック信号ＣＬＫ１が立ち上がることによって、補償対象ラインアドレスＡｄｄｒと書込カウント値ＣｎｔＷＬとが一致する。これにより、表示制御回路１００は、時点ｔ２から１水平期間後の時点ｔ３にクロック信号ＣＬＫ１を立ち下げ、その後、電流測定期間の終了時点（時点ｔ４）まで、クロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作を停止させる。すなわち、時点ｔ３～時点ｔ４の期間中、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２はローレベルで維持される。
　なお、時点ｔ３には、クロック信号ＣＬＫ１が立ち下がることに起因して、ｎ段目の単位回路３０（ｎ）において、第１ノードＮ１（ｎ）の電位が低下する。また、時点ｔ３には、クロック信号ＣＬＫ２が立ち上がらないので、（ｎ＋１）行目の書込制御線Ｇ１＿ＷＬ（ｎ＋１）は選択状態とはならない。このため、ｎ段目の単位回路３０（ｎ）にはハイレベルのリセット信号Ｒは入力されない。したがって、時点ｔ３の直後の時点におけるｎ段目の単位回路３０（ｎ）内の第１ノードＮ１（ｎ）の電位は、時点ｔ２の直前の時点における電位にほぼ等しくなる。
　時点ｔ３～時点ｔ４の期間（電流測定期間）には、駆動トランジスタの特性を検出するための駆動電流の測定が行われる。この電流測定期間には、クロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作は停止している。したがって、電流測定期間中、ｎ段目の単位回路３０（ｎ）内の第１ノードＮ１（ｎ）の電位は維持される。
　電流測定期間の終了時点である時点ｔ４になると、表示制御回路１００は、クロック信号ＣＬＫ１，ＣＬＫ２によるクロック動作を再開させる。その際、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２のうち電流測定期間の開始時点（時点ｔ３）に立ち下げた方の信号（図２１に示す例ではクロック信号ＣＬＫ１）を立ち上げる。このようにして時点ｔ４にはクロック信号ＣＬＫ１が立ち上がるので、ｎ段目の単位回路３０（ｎ）において、第１ノードＮ１（ｎ）の電位が上昇する。その結果、ｎ行目の書込制御線Ｇ１＿ＷＬ（ｎ）が選択状態となる。このとき、ｎ行目の各画素回路５０には、補償後データが書き込まれる。
　時点ｔ５になると、クロック信号ＣＬＫ１が立ち下がり、クロック信号ＣＬＫ２が立ち上がる。この時点ｔ５以降の期間には、書込制御線Ｇ１＿ＷＬが１行ずつ選択状態となる。これにより、１行ずつ、通常のデータ書込が行われる。
＜１．９　モニタ制御線駆動回路の動作＞
　表示制御回路１００での上述した制御処理の内容を踏まえつつ、特性検出処理期間近傍におけるモニタ制御線駆動回路４００の動作について説明する。図２２は、モニタ制御線駆動回路４００の動作を説明するためのタイミングチャートである。なお、ここでもｎ行目が補償対象行に定められているものと仮定する。
　モニタ制御線駆動回路４００では、クロック信号ＣＬＫ３およびクロック信号ＣＬＫ４に基づいて、シフトレジスタ４内の各単位回路４０から出力される状態信号Ｑが１水平期間ずつ順次にハイレベルとなる。例えば、時点ｔ１～時点ｔ２の期間には、（ｎ－２）段目の単位回路４０（ｎ－２）から出力される状態信号Ｑ（ｎ－２）がハイレベルとなり、時点ｔ２～時点ｔ３の期間には、（ｎ－１）段目の単位回路４０（ｎ－１）から出力される状態信号Ｑ（ｎ－１）がハイレベルとなる。しかしながら、時点ｔ３の直前の時点以前の期間にはモニタイネーブル信号Ｍｏｎ＿ＥＮがローレベルとなっているので、（ｎ－２）行目のモニタ制御線Ｇ２＿Ｍｏｎ（ｎ－２）や（ｎ－１）行目のモニタ制御線Ｇ２＿Ｍｏｎ（ｎ－１）は選択状態とはならない。
　時点ｔ２になると、補償対象ラインアドレスＡｄｄｒと書込カウント値ＣｎｔＷＬとが一致する。これにより、表示制御回路１００は、時点ｔ２から１水平期間後の時点ｔ３に、モニタイネーブル信号Ｍｏｎ＿ＥＮをローレベルからハイレベルに変化させる。その結果、時点ｔ３には、全ての単位回路４０内のトランジスタＴ４９がオン状態となる。また、時点ｔ３には、ｎ段目の単位回路４０（ｎ）から出力される状態信号Ｑ（ｎ）がハイレベルとなる。以上より、ｎ段目の単位回路４０（ｎ）から出力される出力信号Ｑ２（ｎ）がハイレベルとなり、ｎ行目のモニタ制御線Ｇ２＿Ｍｏｎ（ｎ）が選択状態となる。
　また、表示制御回路１００は、時点ｔ３にクロック信号ＣＬＫ３およびクロック信号ＣＬＫ４の値を変化させた後、電流測定期間（時点ｔ３～時点ｔ４の期間）を通じて、クロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作を停止させる。図２２に示す例では、時点ｔ３には、クロック信号ＣＬＫ３はローレベルからハイレベルへと変化し、クロック信号ＣＬＫ４はハイレベルからローレベルへと変化しているので、電流測定期間中、クロック信号ＣＬＫ３はハイレベルで維持され、クロック信号ＣＬＫ４はローレベルで維持される。このようにしてクロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作が停止するので、電流測定期間を通じて、ｎ行目のモニタ制御線Ｇ２＿Ｍｏｎ（ｎ）は選択状態で維持される。
　電流測定期間の終了時点である時点ｔ４になると、表示制御回路１００は、モニタイネーブル信号Ｍｏｎ＿ＥＮをハイレベルからローレベルに変化させるとともに、クロック信号ＣＬＫ３，ＣＬＫ４によるクロック動作を再開させる。時点ｔ４～時点ｔ５の期間には（ｎ＋１）段目の単位回路４０（ｎ＋１）から出力される状態信号Ｑ（ｎ＋１）がハイレベルとなるが、モニタイネーブル信号Ｍｏｎ＿ＥＮがローレベルとなっているので、（ｎ＋１）行目のモニタ制御線Ｇ２＿Ｍｏｎ（ｎ＋１）は選択状態とはならない。同様に、時点ｔ５以降の期間には、いずれのモニタ制御線Ｇ２＿Ｍｏｎも選択状態とはならない。
＜１．１０　電圧変動補償線駆動回路の動作＞
　既述のように、画素回路５０内の駆動トランジスタの特性補償（電流測定）が行われるフレーム期間では、電圧変動補償線駆動回路３５０は動作を停止する。以下では、画素回路５０内の駆動トランジスタＴ２の特性補償が行われないフレーム期間における電圧変動補償線駆動回路３５０の動作を説明する。図２３は、この場合の電圧変動補償線駆動回路３５０の動作を説明するためのタイミングチャートである。
　書込制御線駆動回路３００では、スタートパルス信号ＧＳＰのパルスの発生後、最初にクロック信号ＣＬＫ１が立ち上がる時点ｔ３で１段目の単位回路３０（０）から出力される状態信号Ｑ（０）がハイレベルとなり、次にクロック信号ＣＬＫ１が立ち下がる時点ｔ５でローレベルとなる。このクロック信号ＣＬＫ１の立ち下がり時点ｔ５でクロック信号ＣＬＫ２が立ち上がり、これにより２段目の単位回路３０（１）から出力される状態信号Ｑ（１）がハイレベルとなる。このようにして書込制御線駆動回路３００内のシフトレジスタ３の各段の状態信号Ｑが１水平期間ずつ順次にハイレベルとなる。これに応じて図２３に示すように、書込制御線Ｇ１＿ＷＬ（０），Ｇ１＿ＷＬ（１），Ｇ１＿ＷＬ（２），…，Ｇ１＿ＷＬ（１０７９）が１水平期間ずつ順次に選択状態（書込制御線Ｇ１＿ＷＬの電圧がハイレベル）となる。
　電圧変動補償線駆動回路３５０の動作開始を指示するスタートパルス信号ＣＳＰのパルスは、書込制御線駆動回路３００のスタートパルス信号ＧＳＰのパルスの立ち上がり時点ｔ１から１水平期間よりも若干短い時間が経過した時点ｔ２で出力される。電圧変動補償線駆動回路３５０では、このスタートパルス信号ＣＳＰのパルスの発生後、最初にクロック信号ＣＬＫ５が立ち上がる時点ｔ４で１段目の単位回路３５（０）から出力される状態信号Ｑ（０）がハイレベルとなり、次にクロック信号ＣＬＫ５が立ち下がる時点ｔ６でローレベルとなる。このクロック信号ＣＬＫ５の立ち下がり時点ｔ６でクロック信号ＣＬＫ６が立ち上がり、これにより２段目の単位回路３５（１）から出力される状態信号Ｑ（１）がハイレベルとなる。このようにして電圧変動補償線駆動回路３５０内のシフトレジスタ３５ｓｒの各段の状態信号Ｑが１水平期間ずつ順次にハイレベルとなる。ここで、プルダウン信号ＣＰＤが垂直帰線期間以外ではローレベルであることを考慮すると、図２０に示すように構成された各単位回路３５において、出力信号Ｑ２は、状態信号Ｑがハイレベルのときにはハイレベルとしてのカウンタ電圧ＶＣＮＴとなり、状態信号Ｑがローレベルのときには高インピーダンス状態となる。このため、各単位回路３５では、出力信号Ｑ２は、一旦ハイレベル（カウンタ電圧ＶＣＮＴ）となると、状態信号Ｑがローレベルとなっても、出力端子３５６に接続される電圧変動補償線Ｇ３＿Ｃｎｔの容量によってそのハイレベル（カウンタ電圧ＶＣＮＴ）を維持し、その後、垂直帰線期間においてプルダウン信号ＣＰＤがハイレベルになると、ローレベルとなる。これに応じて、電圧変動補償線Ｇ３＿Ｃｎｔ（０），Ｇ３＿Ｃｎｔ（１），Ｇ３＿Ｃｎｔ（２），…，Ｇ３＿Ｃｎｔ（１０７９）は、図２３に示すように１水平期間間隔で順次に選択状態（電圧変動補償線Ｇ３＿Ｃｎｔの電圧がカウンタ電圧ＶＣＮＴ）となり、その後、垂直帰線期間においてプルダウン信号ＣＰＤがハイレベルになると、非選択状態（電圧変動補償線Ｇ３＿Ｃｎｔの電圧がローレベル）となる。
　なお、電圧変動補償線駆動回路３５０が上記のように動作するフレーム期間では、モニタイネーブル信号Ｍｏｎ＿ＥＮがローレベルに維持されるので、各モニタ制御線駆動回路４００内の各単位回路４０の状態信号Ｑに関わらず、モニタ制御線Ｇ２＿Ｍｏｎ（０）～Ｇ２＿Ｍｏｎ（１０７９）は全て非選択状態（モニタ制御線Ｇ２＿Ｍｏｎの電圧がローレベル）に維持される（図１４、図１６、図２３参照）。
＜１．１１　画素回路に画素データを書き込むための動作＞
　図２４は、画素回路５０に画素データを書き込むための動作を説明するための信号波形図である。この動作は、電圧変動補償線駆動回路３５０が動作するフレーム期間（画素回路５０の駆動トランジスタＴ２の特性補償が行われないフレーム期間）で行われる。
　このフレーム期間では、表示制御回路１００からの入出力制御信号ＤＷＴはハイレベルであり、データ側駆動回路２００における各デマルチプレクサ２５２の入力端子にはデータ電圧出力単位回路２１１ｄが接続されることにより（図４、図５）、データ側駆動回路２００はデータ線駆動回路２１０として機能する。このデータ線駆動回路２１０と電圧変動補償線駆動回路３５０により、書込制御線Ｇ１＿ＷＬおよび電圧変動補償線Ｇ３＿Ｃｎｔは既述の図２３に示すように駆動される。図２４は、このフレーム期間内の１水平期間すなわちｉ行目の書込制御線Ｇ１＿ＷＬ（ｉ）が選択状態となる期間における画素データ書込のための各種信号の変化を示している。以下、図４および図２４を参照して、この水平期間での画素回路５０へ画素データの書き込みのための動作を説明する。
　表示制御回路１００から各デマルチプレクサ２５２に与えられるＳＳＤ制御信号Ｃｓｓｄを構成する赤画素接続制御信号Ｒｓｓｄ、緑画素接続制御信号Ｇｓｓｄ、青画素接続制御信号Ｂｓｓｄは、各組を構成する３本のデータ線ＳＬｒｉ，ＳＬｇｉ，ＳＬｂｉを時分割的に駆動するために、各水平期間において所定期間ずつハイレベル（アクティブ）となる。例えば図２４に示すように、これらの接続制御信号Ｒｓｓｄ，Ｇｓｓｄ，Ｂｓｓｄは、ｉ行目の書込制御線Ｇ１＿ＷＬ（ｉ）が選択状態となる水平期間において、１水平期間の１／３の長さよりも若干短い期間ずつ順次にハイレベルとなる。
　赤画素接続制御信号Ｒｓｓｄがハイレベルとなる期間（ｔａ～ｔｂ）では、各アナログ映像信号Ｄｊが赤画素データ信号Ｄｒｊとしてデータ線駆動回路２１０（のｊ番目のデータ電圧出力単位回路２１１ｄ）から対応するデマルチプレクサ２５２におけるオン状態の第１のトランジスタＳＷｒを介して赤画素データ線ＳＬｒｊに与えられる（ｊ＝０～Ｍ）。各赤画素データ線ＳＬｒｊは、他の電極（書込制御線Ｇ１＿ＷＬや、モニタ制御線Ｇ２＿Ｍｏｎ、電圧変動補償線等を構成する電極）との間に形成された容量（以下「データ線容量」という）Ｃｓｌを有しているので（各緑画素データ線ＳＬｇｊおよび各青画素データ線ＳＬｂｊも同様にデータ線容量Ｃｓｌをそれぞれ有している）、その赤画素データ信号Ｄｒｊで充電され、その赤画素データ信号Ｄｒｊの電圧ＶＲｄａｔａを画素データとして保持する。
　ｉ行目の書込制御線Ｇ１＿ＷＬ（ｉ）が選択状態となると、その書込制御線Ｇ１＿ＷＬ（ｉ）に接続された画素回路５０ｒ，５０ｇ，５０ｂ（以下「選択画素回路５０」という）においてトランジスタＴ１がオン状態となる。これにより、赤画素データ信号Ｄｒｊとしてデータ線ＳＬｒｊに与えられたアナログ映像信号Ｄｊは、トランジスタＴ１を介して駆動トランジスタＴ２のゲート端子に与えられ、電圧保持容量としてのコンデンサＣｓｔを充電する。その結果、選択画素回路５０のうちの赤画素回路（以下「選択赤画素回路」という）５０ｒにおける駆動トランジスタＴ２のゲート端子の電圧（以下「選択赤画素ゲート電圧」という）Ｖｇｒが、そのアナログ映像信号Ｄｊの電圧ＶＲｄａｔａに等しくなる。
　その後、赤画素接続制御信号Ｒｓｓｄがローレベル（非アクティブ）になると、各デマルチプレクサ２５２における第１のトランジスタＳＷｒがオフ状態となり、各アナログ映像信号Ｄｒｊの赤画素データ線ＳＬｒｊへの供給が遮断される。このときの赤画素接続制御信号Ｒｓｓｄのハイレベルからローレベルへの電圧変化は、第１のトランジスタＳＷｒにおけるゲート端子とドレイン端子（赤画素データ線ＳＬｒｊに接続される導通端子）の間に形成された寄生容量Ｃｓｓｄｒを介して、赤画素データ線ＳＬｒｊに保持されるデータ線電圧Ｖｒに影響を与える（図４参照）。すなわち、各赤画素データ線ＳＬｒｊに接続される第１のトランジスタＳＷｒがオン状態からオフ状態に変化するときに生じるフィールドスルー現象により、データ線電圧Ｖｓｌ＝Ｖｒが低下する（以下、このときの電圧低下量を「赤画素書込時の第１フィールドスルー電圧」または単に「第１フィールドスルー電圧」と呼び、記号“ΔＶｒ１”で表す）。これに応じて、図２４に示すように選択赤画素ゲート電圧Ｖｇｒも第１フィールドスルー電圧ΔＶｒ１だけ低下する。
　緑画素接続制御信号Ｇｓｓｄがハイレベルとなる期間（ｔｂ～ｔｃ）では、各デマルチプレクサ２５２において第２のトランジスタＳＷｇがオン状態となるので、各アナログ映像信号Ｄｊが緑画素データ信号Ｄｇｊとして緑画素データ線ＳＬｇｊに与えられ（ｊ＝０～Ｍ）、各緑画素データ線ＳＬｇｊは、その緑画素データ信号Ｄｇｊの電圧ＶＧｄａｔａを保持する。その結果、選択状態の書込制御線Ｇ１＿ＷＬ（ｉ）に接続された画素回路５０すなわち選択画素回路５０のうちの緑画素回路（以下「選択緑画素回路」という）５０ｇにおける駆動トランジスタＴ２のゲート端子の電圧（以下「選択緑画素ゲート電圧」という）Ｖｇｇが、そのアナログ映像信号Ｄｊの電圧ＶＧｄａｔａに等しくなる。
　その後、緑画素接続制御信号Ｇｓｓｄがローレベル（非アクティブ）になると、第２のトランジスタＳＷｇにおけるゲート端子とドレイン端子（緑画素データ線ＳＬｇｊに接続される導通端子）の間に形成された寄生容量Ｃｓｓｄｇに起因するフィールドスルー現象により（図４参照）、データ線電圧Ｖｓｌ＝Ｖｇが低下する（以下、このときの電圧低下量を「緑画素書込時の第１フィールドスルー電圧」または単に「第１フィールドスルー電圧」と呼び、記号“ΔＶｇ１”で表す）。これに応じて、図２４に示すように選択緑画素ゲート電圧Ｖｇｇも第１フィールドスルー電圧ΔＶｇ１だけ低下する。
　青画素接続制御信号Ｂｓｓｄがハイレベルとなる期間（ｔｃ～ｔｄ）では、各デマルチプレクサ２５２において第３のトランジスタＳＷｂがオン状態となるので、各アナログ映像信号Ｄｊが青画素データ信号Ｄｂｊとして青画素データ線ＳＬｂｊに与えられ（ｊ＝０～Ｍ）、各青画素データ線ＳＬｂｊは、その青画素データ信号Ｄｂｊの電圧ＶＢｄａｔａを保持する。その結果、選択画素回路５０のうちの青画素回路（以下「選択青画素回路」という）５０ｂにおける駆動トランジスタＴ２のゲート端子の電圧（以下「選択青画素ゲート電圧」という）Ｖｇｂが、そのアナログ映像信号Ｄｊの電圧ＶＢｄａｔａに等しくなる。
　その後、青画素接続制御信号ＢＧｓｓｄがローレベル（非アクティブ）になると、第３のトランジスタＳＷｂにおけるゲート端子とドレイン端子（青画素データ線ＳＬｂｊに接続される導通端子）の間に形成された寄生容量Ｃｓｓｄｂに起因するフィールドスルー現象により（図４参照）、データ線電圧Ｖｓｌ＝Ｖｂが低下する（以下、このときの電圧低下量を「青画素書込時の第１フィールドスルー電圧」または単に「第１フィールドスルー電圧」と呼び、記号“ΔＶｂ１”で表す）。これに応じて、図２４に示すように選択青画素ゲート電圧Ｖｇｂも第１フィールドスルー電圧ΔＶｂ１だけ低下する。
　電圧変動補償線Ｇ３＿Ｃｎｔ（０）～Ｇ３＿Ｃｎｔ（１０７９）は、現フレーム期間の直前の垂直帰線期間にプルダウン信号ＣＰＤがハイレベルとなることにより全て非選択状態（電圧変動補償線Ｇ３＿Ｃｎｔの電圧がローレベル）となる（図１８、図２０参照）。その後、図２３に示すように、電圧変動補償線Ｇ３＿Ｃｎｔ（０）は、対応する書込制御線Ｇ１＿ＷＬ（０）が選択状態となった後で非選択状態となる時点（ｔ５）よりも所定時間Ｔｃｎｔだけ前の時点（ｔ４）に選択状態に変化する（電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧がハイレベルとしてのカウンタ電圧ＶＣＮＴに変化する）。図２４に示す信号波形図では、書込制御線Ｇ１＿ＷＬ（０）が非選択状態になる時点（ｔ５）は時点ｔｆに相当し、電圧変動補償線Ｇ３＿Ｃｎｔ（０）が選択状態となる時点（ｔ４）は時点ｔｅに相当する。図２４に示すように、各水平期間内において、接続制御信号Ｒｓｓｄ，Ｇｓｓｄ，Ｂｓｓｄが順次ハイレベルになった後であって全てがローベルとなる時点ｔｄよりも後の時点ｔｅで、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）が選択状態となる。書込制御線Ｇ１＿ＷＬ（ｉ）は、その後の時点ｔｆで非選択状態となる。
　電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）が選択状態となる上記時点ｔｅで、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧は、第１、第２、および第３のトランジスタＳＷｒ，ＳＷｇ，ＳＷｂをオン状態からオフ状態へと変化させるための接続制御信号Ｒｓｓｄ，Ｇｓｓｄ，Ｂｓｓｄの電圧変化と反対の方向に変化する。すなわち、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧は、ローレベルからハイレベル（カウンタ電圧ＶＣＮＴ）へと変化する。図４に示す画素回路５０ｒ，５０ｇ，５０ｂの構成からわかるように、この電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧変化（電圧上昇）は、電圧変動補償容量としてのコンデンサＣｃｎｔを介して、データ線電圧Ｖｒ，Ｖｇ，Ｖｂを上昇させる方向に働く。このため、各選択画素回路５０ｒ，５０ｇ，５０ｂ内のコンデンサＣｃｎｔの容量値およびロジック電源６３０からのカウンタ電圧ＶＣＮＴの値を適切に設定しておくことより、データ線ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊの電圧低下を相殺または十分に補償することができる。すなわち、データ線ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊの電圧にそれぞれ等しい選択赤画素ゲート電圧Ｖｇｒ，選択緑画素ゲート電圧Ｖｇｇ，選択青画素ゲート電圧Ｖｇｂの低下量である第１フィールドスルー電圧ΔＶｒ１，ΔＶｇ１，ΔＶｂ１を相殺または十分に補償することができる（詳細は後述）。なお、アナログ映像信号Ｄｉによる各データ線ＳＬｒ，ＳＬｇ，ＳＬｂの容量Ｃｓｌの充電の観点から、１水平期間内で各接続制御信号Ｒｓｓｄ，Ｇｓｓｄ，Ｂｓｓｄがハイレベルとなる期間は長いほど好ましい。このため、上記所定時間Ｔｃｎｔ＝ｔ５－ｔ４＝ｔｆ－ｔｅは、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧変化（電圧上昇）により第１フィールドスルー電圧ΔＶｒ１，ΔＶｇ１，ΔＶｂ１を確実に補償できる範囲で、十分に短くなるように設定される。
　表示制御回路１００の駆動制御部１１０は、書込制御線Ｇ１＿ＷＬ（ｉ）および電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の選択状態／非選択状態の変化、ならびに、接続制御信号Ｒｓｓｄ，Ｇｓｓｄ，Ｂｓｓｄのレベルの変化を図２４に示す上記タイミングとするようなソース制御信号ＳＣＴＬ、電圧変動補償制御信号ＣＣＴＬ、および、接続制御信号Ｒｓｓｄ，Ｇｓｓｄ，Ｂｓｓｄを生成するように構成されている（図１、図６、図２３参照）。
　図２４に示すように、ｉ行目の書込制御線Ｇ１＿ＷＬ（ｉ）が非選択状態に変化する上記時点ｔｆにおいて、この書込制御線Ｇ１＿ＷＬ（ｉ）の電圧がハイレベルからローレベルへと変化し、この電圧変化は、各選択画素回路５０ｒ，５０ｇ，５０ｂにおいて、入力トランジスタＴ１のゲート端子とドレイン端子の間に形成された寄生容量Ｃｇｄ２を介して駆動トランジスタのゲート端子の電圧に影響を与える。すなわち、選択赤画素回路５０ｒ，選択緑画素回路５０ｇ，選択青画素回路５０ｂにおける入力トランジスタＴ１がオン状態からオフ状態に変化するときに生じるフィールドスルー現象により、選択赤画素ゲート電圧Ｖｇｒ，選択緑画素ゲート電圧Ｖｇｇ，選択青画素ゲート電圧Ｖｇｂが、それぞれ、電圧ΔＶｒ２，ΔＶｇ２，ΔＶｂ２だけ低下する（以下、このときの電圧低下量を「第２フィールドスルー電圧」という）。
　以降、それら選択赤画素回路５０ｒ，選択緑画素回路５０ｇ，選択青画素回路５０ｂにおいて電圧保持容量としてのコンデンサＣｓｔにより、その低下後の選択赤画素ゲート電圧Ｖｇｒ，選択緑画素ゲート電圧Ｖｇｇ，選択青画素ゲート電圧Ｖｇｂがそれぞれ維持される。これにより、これら選択赤画素ゲート電圧Ｖｇｒ，選択緑画素ゲート電圧Ｖｇｇ，選択青画素ゲート電圧Ｖｇｂに基づき画素回路５０ｒ，５０ｇ，５０ｂにおいて、コンデンサＣｓｔに保持されている電圧に応じた電流ＩｏｅｌＲ，ＩｏｅｌＧ，ＩｏｅｌＢが有機ＥＬ素子ＯＬＥＤにそれぞれ流れ、それらの電流ＩｏｅｌＲ，ＩｏｅｌＧ，ＩｏｅｌＢに応じた輝度で有機ＥＬ素子ＯＬＥＤがそれぞれ発光する。
　その後、次にｉ行目の書込制御線Ｇ１＿ＷＬ（ｉ）が再び選択状態となったときに、データ線駆動回路２１０から各デマルチプレクサ２５２を介して新たに赤画素データ信号Ｄｒｊ，緑画素データ信号Ｄｇｊ，青画素データ信号Ｄｂｊとして与えられるアナログ映像信号Ｄｊにより、それらの選択赤画素ゲート電圧Ｖｇｒ，選択緑画素ゲート電圧Ｖｇｇ，選択青画素ゲート電圧Ｖｇｂが書き換えられる。
　なお、図２５は、本実施形態の基本となる構成を示す回路図、すなわち電圧変動補償線Ｇ３＿Ｃｎｔおよびそれが接続されるトランジスタＴ４を設けられていない場合の画素回路５０ｒ，５０ｇ，５０ｂおよびデマルチプレクサ２５２を示す回路図である。このような構成の場合、画素回路への画素データの書き込み動作を示す信号波形は図２６に示すような波形となり、フィールドスルー現象によりデータ線電圧Ｖｓｌおよび選択画素ゲート電圧Ｖｇｘ（ｘ＝ｒ，ｇ，ｂ）の低下（第１フィールドスルー電圧ΔＶｘ１および第２フィールドスルー電圧ΔＶｘ２）が生じ、これらの低下は補償されない。
＜１．１２　画素回路における駆動電流を測定するための動作＞
　図２７は、画素回路５０内の駆動トランジスタの特性補償（電流測定）が行われるフレーム期間における書込制御線Ｇ１＿ＷＬ，モニタ制御線Ｇ２＿Ｍｏｎ，電圧変動補償線Ｇ３＿Ｃｎｔの状態変化（選択状態／非選択状態の変化）を示すタイミングチャートである。図２８は、画素回路５０内の電流測定のための動作を説明するための部分回路図であり、本実施形態における表示部５００、デマルチプレクス回路２５０、およびデータ側駆動回路２００のうち３本のデータ線ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊからなる１組のデータ線群の駆動に対応する部分の構成を示している。
　図２８は、図４に示す回路において入出力制御信号ＤＷＴをハイレベルからローレベルに変更したときの接続構成を示しており（寄生容量Ｃｇｄ２やＣｓｓｄｒ等は省略）、図２８に示す回路では、電流測定単位回路２１１ｍがデマルチプレクサ２５２に接続されている。図２８に示す回路におけるデータ側単位回路２１１は、例えば図２９に示す構成とすることができる。図２９は、図５に示すデータ側単位回路２１１において入出力制御信号ＤＷＴをハイレベルからローレベルに変更したときの接続構成を示している。図２９に示すデータ側単位回路２１１では、第１スイッチ２４はオフ状態となるので、オペアンプ２２の反転入力端子と出力端子とは抵抗素子Ｒ１を介して接続される。また、第２スイッチ２５からローレベル電源電圧ＥＬＶＳＳが出力され、オペアンプ２２の非反転入力端子に与えられる。
　図２７に示す例では、既述の書込制御線駆動回路３００およびモニタ制御線駆動回路４００の動作により（図２１、図２２）、書込制御線Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（４）が１水平期間ずつ順次選択され、時点ｔ２で補償対象ラインアドレスＡｄｄｒと書込カウント値ＣｎｔＷＬとが一致することにより、時点ｔ３から時点ｔ４までが電流測定期間となる。図２１および図２２における補償対象行ｎは、図２７に示す例では第４行である（ｎ＝４）。既述のように、この電流測定期間ｔ３～ｔ４では、いずれの書込制御線Ｇ１＿ＷＬも非選択状態であり、モニタイネーブル信号Ｍｏｎ＿ＥＮがハイレベルとなる。これにより、モニタ制御線Ｇ２＿Ｍｏｎ（ｎ）が選択状態になると共に（図１６参照）、電圧変動補償線Ｇ３＿Ｃｎｔ（ｎ）がそのモニタ制御線Ｇ２＿Ｍｏｎ（ｎ）に接続され（図２参照）、電圧変動補償線Ｇ３＿Ｃｎｔ（ｎ）も選択状態となる。
　この電流測定期間ｔ３～ｔ４の直前で書込制御線Ｇ１＿ＷＬ（ｎ）が選択状態である間（期間ｔ２～ｔ３）において、補償対象行ｎにおける各画素回路（以下「対象画素回路」という）５０の入力トランジスタＴ１がオン状態となる。このとき、入出力制御信号ＤＷＴはローレベルであるので、各データ側単位回路２１１におけるデータ電圧出力単位回路２１１ｄからアナログ映像信号Ｄｊ（補償前データ）が対象画素回路５０に画素データとして書き込まれる。より詳しくは、補償前データである階調電圧を示すアナログ映像信号Ｄｊが、赤画素接続制御信号Ｒｓｓｄ、緑画素接続制御信号Ｇｓｓｄ、青画素接続制御信号Ｂｓｓｄに基づくＳＳＤ方式にしたがって、補償対象行ｎの赤画素回路５０ｒ、緑画素回路５０ｇ、青画素回路５０ｂに画素データとして順次書き込まれる（図４参照）。
　時点ｔ３において、書込制御線Ｇ１＿ＷＬ（ｎ）は非選択状態となり、電流測定期間が開始する。この電流測定期間ｔ３～ｔ４では、対象画素回路５０の入力トランジスタＴ１はオフ状態となり、補償前画素データに相当するデータ電圧が対象画素回路のコンデンサＣｓｔに保持される。また、時点ｔ３において、入出力制御信号ＤＷＴはローレベルとなり、各データ側単位回路２１１における電流測定単位回路２１１ｍがデマルチプレクサ２５２に接続される。さらに、モニタイネーブル信号Ｍｏｎ＿ＥＮがハイレベルとなり、モニタ制御線Ｇ２＿Ｍｏｎ（ｎ）および電圧変動補償線Ｇ３＿Ｃｎｔ（ｎ）が選択状態（ハイレベル）となるので、対象画素回路５０のトランジスタＴ３およびＴ４がオン状態となる。
　図３０は、電流測定期間ｔ３～ｔ４における対象画素回路５０の駆動電流の測定を説明するためのタイミングチャートである。電流測定期間ｔ３～ｔ４では、補償対象行ｎに対応する書込制御線Ｇ１＿ＷＬ（ｎ）および電圧変動補償線Ｇ３＿Ｃｎｔ（ｎ）がハイレベルに維持され、表示制御回路１００から各デマルチプレクサ２５２に与えられるＳＳＤ制御信号Ｃｓｓｄを構成する赤画素接続制御信号Ｒｓｓｄ、緑画素接続制御信号Ｇｓｓｄ、青画素接続制御信号Ｂｓｓｄは、この電流測定期間ｔ３～ｔ４において所定期間ずつハイレベル（アクティブ）となる。
　本実施形態では図３０に示すように、この電流測定期間ｔ３～ｔ４において、まず第１の期間Ｔｍｒだけ赤画素接続制御信号Ｒｓｓｄがハイレベルとなり、次に第２の期間Ｔｍｇだけ緑画素接続制御信号Ｇｓｓｄがハイレベルとなり、最後に第３の期間Ｔｍｂだけ青画素接続制御信号Ｂｓｓｄがハイレベルとなる。このため、各デマルチプレクサ２５２における第１、第２、および第３のトランジスタＳＷｒ，ＳＷｇ，ＳＷｂは、それぞれ、第１、第２、および第３の期間Ｔｍｒ，Ｔｍｇ，Ｔｍｂの期間でオン状態となる。これにより、第１の期間Ｔｍｒでは、補償対象行ｎにおける各赤画素回路５０ｒの駆動電流が、その赤画素回路５０ｒのトランジスタＴ３、Ｔ４、および、対応するデマルチプレクサ２５２の第１のトランジスタＳＷｒを介して電流測定単位回路２１１ｍに与えられる（図２８参照）。第２の期間Ｔｍｇでは、補償対象行ｎにおける各緑画素回路５０ｇの駆動電流が、その緑画素回路５０ｇのトランジスタＴ３、Ｔ４、および、対応するデマルチプレクサ２５２の第２のトランジスタＳＷｇを介して電流測定単位回路２１１ｍに与えられる。第３の期間Ｔｍｂでは、補償対象行ｎにおける各青画素回路５０ｂの駆動電流が、その青画素回路５０ｂのトランジスタＴ３、Ｔ４、および、対応するデマルチプレクサ２５２の第３のトランジスタＳＷｂを介して電流測定単位回路２１１ｍに与えられる。各電流測定単位回路２１１ｍは、このようにして順次与えられる赤、緑、および青画素回路５０ｒ，５０ｇ，５０ｂの駆動電流を測定し、その測定結果を示すモニタ電圧ｖｍｏｊを順次出力する（図２９参照）。
　なお、図２９に示すような構成の電流測定単位回路２１１ｍ（入出力制御信号ＤＷＴがローレベルのときのデータ側単位回路２１１）により、第１の期間Ｔｍｒでは、各赤画素データ線ＳＬｒｊがローレベル電源電圧ＥＬＶＳＳに維持されるので、上記赤画素回路５０ｒにおける駆動トランジスタＴ２のソース端子もローレベル電源電圧ＥＬＶＳＳに維持される（図２８参照）。また第２の期間Ｔｍｇでは、各緑画素データ線ＳＬｇｊがローレベル電源電圧ＥＬＶＳＳに維持されるので、上記緑画素回路５０ｇにおける駆動トランジスタＴ２のソース端子もローレベル電源電圧ＥＬＶＳＳに維持され、第３の期間Ｔｍｂでは、各青画素データ線ＳＬｂｊがローレベル電源電圧ＥＬＶＳＳに維持されるので、上記青画素回路５０ｂにおける駆動トランジスタＴ２のソース端子もローレベル電源電圧ＥＬＶＳＳに維持される。このため、駆動電流が測定されている上記画素回路５０ｒ，５０ｇ，５０ｂでは、有機ＥＬ素子ＯＬＥＤには電流が流れない。
　各電流測定単位回路２１１ｍから順次出力されるモニタ電圧ｖｍｏｊは、電流測定回路２２０での電流測定結果Ｖｍｏとして表示制御回路１００における補正データ算出／記憶部１２０に送られる（図１参照）。既述のように、この補正データ算出／記憶部１２０は、補正データ（オフセット値とゲイン値）を保持しており、各対象画素回路５０につき２種類の階調（第１階調Ｐ１および第２階調Ｐ２：Ｐ２＞Ｐ１）に対応する２つの電流測定結果が得られた時点で、新たな補正データ（オフセット値とゲイン値）を算出し、それにより、保持されている補正データを更新する。
　上記電流測定の後、時点ｔ４で、補償対象行ｎに対応するモニタ制御線Ｇ２＿Ｍｏｎ（ｎ）および電圧変動補償線Ｇ３＿Ｃｎｔ（ｎ）がローレベルになると、各対象画素回路５０のトランジスタＴ３およびＴ４がオフ状態となる。また図２７に示すように、時点ｔ４においてクロック信号ＣＬＫ１が立ち上がり、これに応じて書込制御線Ｇ１＿ＷＬ（ｎ）が選択される（ハイレベルとなる）。このとき、入出力制御信号ＤＷＴがハイレベルとなって、各データ側単位回路２１１におけるデータ電圧出力単位回路２１１ｄがデマルチプレクサ２５２に接続され、これにより、そのデマルチプレクサ２５２からアナログ映像信号Ｄｊ（補償後データ）が対象画素回路５０に画素データとして書き込まれる。より詳しくは、補償後データである補正後の階調電圧を示すアナログ映像信号Ｄｊが、赤画素接続制御信号Ｒｓｓｄ、緑画素接続制御信号Ｇｓｓｄ、青画素接続制御信号Ｂｓｓｄに基づくＳＳＤ方式にしたがって、補償対象行ｎの赤画素回路５０ｒ、緑画素回路５０ｇ、青画素回路５０ｂに画素データとして順次書き込まれる（図４参照）。ただし、上記第１および第２階調Ｐ１，Ｐ２の一方のみの電流測定が完了している画素回路５０には、既定値の階調電圧（デフォルト階調電圧）が画素データとして書き込まれる。
＜１．１３　特性検出処理＞
　次に、図３１を参照して、上記電流検出に基づき画素回路５０の駆動トランジスタＴ２の特性を検出するために本実施形態で実行される一連の処理（以下「特性検出処理」という）を説明する。図３１は、この特性検出処理のための制御手順を示すフローチャートである。なお、書込ラインカウンタ１１１およびマッチングカウンタ１１４は予め初期化され、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒの値は補償対象行を示す値になっているものと仮定する。
　特性検出処理の開始後、クロック信号ＣＬＫ１またはクロック信号ＣＬＫ２のクロックパルスが発生する毎に、１本の書込制御線Ｇ１＿ＷＬが走査対象として選択される（ステップＳ１００）。そして、補償対象ラインアドレス格納メモリ１１２に格納されている補償対象ラインアドレスＡｄｄｒと書込ラインカウンタ１１１から出力される書込カウント値ＣｎｔＷＬとが一致しているか否かの判定が行われる（ステップＳ１１０）。その結果、両者が一致していれば、処理はステップＳ１２０に進み、両者が一致していなければ、処理はステップＳ１１２に進む。ステップＳ１１２では、走査対象が最終行の書込制御線であるか否かの判定が行われる。その結果、走査対象が最終行の書込制御線であれば、処理はステップＳ１５０に進み、走査対象が最終行の書込制御線でなければ、処理はステップＳ１００に戻る。なお、処理がステップＳ１１２に進んだ際には、通常のデータ書込が行われる。
　ステップＳ１２０では、マッチングカウント値ＣｎｔＭに１が加算される。その後、マッチングカウント値ＣｎｔＭが１であるか２であるかの判定が行われる（ステップＳ１３０）。その結果、マッチングカウント値ＣｎｔＭが１であれば、処理はステップＳ１３２に進み、マッチングカウント値ＣｎｔＭが２であれば、処理はステップＳ１３４に進む。ステップＳ１３２では、第１階調Ｐ１に基づく駆動電流の測定が行われる。ステップＳ１３４では、第２階調Ｐ２に基づく駆動電流の測定が行われる。
　ステップＳ１３２またはステップＳ１３４の終了後、走査対象が最終行の書込制御線であるか否かの判定が行われる（ステップＳ１４０）。その結果、走査対象が最終行の書込制御線であれば、処理はステップＳ１５０に進み、走査対象が最終行の書込制御線でなければ、処理はステップＳ１００に戻る。
　ステップＳ１５０では、書込カウント値ＣｎｔＷＬが初期化される。その後、「マッチングカウント値ＣｎｔＭが１であって、かつ、補償対象ラインアドレスＡｄｄｒの値が最終行を示す値ＷＬ＿Ｍａｘ以下である」という条件を満たしているか否かの判定が行われる（ステップＳ１６０）。その結果、当該条件を満たしていれば、処理はステップＳ１６２に進み、当該条件を満たしていなければ、処理はステップＳ１６４に進む。
　ステップＳ１６２では、補償対象ラインアドレス格納メモリ１１２内の補償対象ラインアドレスＡｄｄｒに同じ値が代入される。なお、このステップＳ１６２は必ずしも設けられる必要はない。ステップＳ１６４では、「マッチングカウント値ＣｎｔＭが２であって、かつ、補償対象ラインアドレスＡｄｄｒの値が最終行を示す値ＷＬ＿Ｍａｘ以下である」という条件を満たしているか否かの判定が行われる。その結果、当該条件を満たしていれば、処理はステップＳ１６６に進み、当該条件を満たしていなければ、処理はステップＳ１７０に進む。ステップＳ１６６では、補償対象ラインアドレスＡｄｄｒに１が加算される。ステップＳ１６８では、マッチングカウント値ＣｎｔＭが初期化される。
　ステップＳ１７０では、「補償対象ラインアドレスＡｄｄｒの値が、最終行を示す値ＷＬ＿Ｍａｘに１を加算することによって得られる値に等しい」という条件を満たしているか否かの判定が行われる。その結果、当該条件を満たしていれば、処理はステップＳ１８０に進み、当該条件を満たしていなければ、処理はステップＳ１００に戻る。ステップＳ１８０では、補償対象ラインアドレスＡｄｄｒが初期化される。以上のようにして、表示部５００内の全ての駆動トランジスタに対する１回の特性検出処理が終了する。
＜１．１４　補償処理＞
　次に、図３２を参照して、画素回路５０の駆動トランジスタＴ２の特性のばらつきを補償するために本実施形態において実行される一連の処理（以下「補償処理」という）を説明する。図３２は、１つの画素（ｉ行ｊ列の画素）に着目したときの補償処理の手順を説明するためのフローチャートである。
　まず、上述したように、特性検出処理期間に駆動電流の測定が行われる（ステップＳ２００）。駆動電流の測定は、２種類の階調（第１階調Ｐ１および第２階調Ｐ２：Ｐ２＞Ｐ１）に基づいて行われる。本実施形態では、連続する２フレームにおいて、１フレーム目に第１階調Ｐ１に基づく駆動電流の測定が行われ、２フレーム目に第２階調Ｐ２に基づく駆動電流の測定が行われる。より詳しくは、１フレーム目には、次式（１）で算出される第１測定用階調電圧Ｖｍp1を画素回路５０に画素データとして書き込んだことによって得られる駆動電流の測定が行われ、２フレーム目には、次式（２）で算出される第２測定用階調電圧Ｖｍp2を画素回路５０に画素データとして書き込んだことによって得られる駆動電流の測定が行われる。
　　Ｖｍp1＝Ｖcw×Ｖｎ(Ｐ１)×Ｂ(ｉ，ｊ)＋Ｖth(ｉ，ｊ)  …（１）
　　Ｖｍp2＝Ｖcw×Ｖｎ(Ｐ２)×Ｂ(ｉ，ｊ)＋Ｖth(ｉ，ｊ)  …（２）
ここで、Ｖｃｗは、最小階調に対応する階調電圧と最大階調に対応する階調電圧との差（すなわち、階調電圧の範囲）である。Ｖｎ（Ｐ１）は、第１階調Ｐ１を０～１の範囲の値に正規化した値であり、Ｖｎ（Ｐ２）は、第２階調Ｐ２を０～１の範囲の値に正規化した値である。Ｂ（ｉ，ｊ）は、次式（３）で算出されるｉ行ｊ列の画素についての正規化係数である。Ｖｔｈ（ｉ，ｊ）は、ｉ行ｊ列の画素についてのオフセット値（このオフセット値は、駆動トランジスタの閾値電圧に相当する）である。
　　Ｂ＝√（β０／β）　…（３）
ここで、β０は全画素のゲイン値の平均値であり、βはｉ行ｊ列の画素についてのゲイン値である。
　２種類の階調に基づく駆動電流の測定が行われた後、測定値に基づいて、オフセット値Ｖｔｈおよびゲイン値βの算出が行われる（ステップＳ２１０）。このステップＳ２１０の処理は、補正データ算出／記憶部１２０内の補正演算回路１２２（図１０参照）で行われる。オフセット値Ｖｔｈおよびゲイン値βの算出の際、トランジスタのドレイン－ソース間電流（駆動電流）Ｉｄｓとゲート－ソース間電圧Ｖｇｓとの関係を示す次式（４）が用いられる。
　　Ｉds＝β×（Ｖgs－Ｖth）2　…（４）
具体的には、第１階調Ｐ１に基づく測定結果を上記式（４）に代入した式と第２階調Ｐ２に基づく測定結果を上記式（４）に代入した式との連立方程式から、次式（５）に示すオフセット値Ｖｔｈと、次式（６）に示すゲイン値βとが得られる。
　　Ｖth＝｛Ｖgsp2√(IOp1)－Ｖgsp1√(IOp2)｝／｛√(IOp1)－√(IOp2)｝　…（５）
　　β＝｛√(IOp1)－√(IOp2)｝2／(Ｖgsp1－Ｖgsp2)2　…（６）
ここで、ＩＯp1は、第１階調Ｐ１に基づく測定結果としての駆動電流であり、ＩＯp2は、第２階調Ｐ２に基づく測定結果としての駆動電流である。また、Ｖgsp1は第１階調Ｐ１に基づくゲート－ソース間電圧であり、Ｖgsp2は第２階調Ｐ２に基づくゲート－ソース間電圧である。既述のように本実施形態では、駆動電流が測定されている画素回路５０における駆動トランジスタＴ２のソース端子は、ローレベル電源電圧ＥＬＶＳＳに維持される（図２８、図２９参照）。以下では、このローレベル電源電圧ＥＬＶＳＳを“０”として説明する。この場合、Ｖgsp1は次式（７）により与えられ、Ｖgsp2は次式（８）により与えられる。
　　Ｖgsp1＝Ｖｍp1　…（７）
　　Ｖgsp2＝Ｖｍp2　…（８）
　以上のようにして算出されたオフセット値Ｖｔｈおよびゲイン値βを用いて、補正データ算出／記憶部１２０内の不揮発性メモリ１２３（図１０参照）に保持されている補正データが更新される。なお、ステップＳ２１０の処理が高速で行われるよう、ステップＳ２００で得られた測定値のデータはＳＲＡＭ（スタティックランダムアクセスメモリ）やＤＲＡＭ（ダイナミックランダムアクセスメモリ）などの高速アクセスが可能なメモリに一時的に格納される。
　次に、ｉ行ｊ列の画素回路５０に画素データを書き込む際に、オフセット値Ｖｔｈおよびゲイン値βを用いて次式（９）によって階調電圧Ｖｐが算出される（ステップＳ２２０）。このステップＳ２２０の処理は、階調補正部１３０（図１参照）で行われる。
　　Ｖｐ＝Ｖcw×Ｖｎ(Ｐ)×√(β０／β)＋Ｖth＋Ｖｆ　…（９）
ここで、Ｖｎ(Ｐ)は、ｉ行ｊ列の画素における表示階調を０～１の範囲の値に正規化した値である。Ｖｆは、有機ＥＬ素子ＯＬＥＤの順方向電圧であり、本実施形態では既知の固定値とする。
　その後、ステップＳ２２０で算出された階調電圧Ｖｐが、ｉ行ｊ列の画素回路５０に画素データとして書き込まれる（ステップＳ２３０）。以上のような補償処理が全ての画素に対して行われることにより、駆動トランジスタの特性のばらつきが補償される。
　図３３は、階調－電流特性を示す図である。図３３には、目標特性として、γ＝２．２の特性が示されている。駆動トランジスタに劣化が生じているとき、第１階調Ｐ１に基づく画素データの書込が行われた際に得られる駆動電流ＩＯp1は、第１階調Ｐ１に対応する目標電流とは一致せず、第２階調Ｐ２に基づく画素データの書込が行われた際に得られる駆動電流ＩＯp2は、第２階調Ｐ２に対応する目標電流とは一致しない。しかしながら、本実施形態においては、各画素回路５０につき、上記駆動電流ＩＯp1，ＩＯp2に基づいて上述した方法でオフセット値Ｖｔｈおよびゲイン値βが算出される。そして、外部からのＲＧＢ映像データ信号Ｄｉｎに基づくデータ信号ＤＡが示す各階調電圧が、その階調電圧を書き込むべき画素回路５０につき算出されたオフセット値Ｖｔｈおよびゲイン値βを用いて補正され、補正後の階調電圧がその画素回路５０に画素データとして書き込まれる。これにより、いずれの画素回路５０においても、その画素回路５０に書き込むべき階調電圧としてデータ信号ＤＡが示す任意の階調電圧に対し、目標電流にほぼ等しい駆動電流が流れる。その結果、表示画面内の輝度むらの発生が抑制され、高画質表示が行われる。
＜１．１５　作用および効果＞
＜１．１５．１　画素データの書き込みにおける作用および効果＞
　上記のように本実施形態によれば、各画素回路５０ｘ（ｘ＝ｒ，ｇ，ｂ）への画素データの書き込み動作において、ＳＳＤ方式のためのデマルチプレクサ２５２におけるトランジスタＳＷｘのオン状態からオフ状態への変化により生じるフィールドスルー電圧ΔＶｘ１（およびそれによる選択画素ゲート電圧Ｖｇｘの低下）が、当該画素回路５０ｘに接続される電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電位変化によって相殺または補償される（以下、この作用を「フィールドスルー補償作用」という）（図２４参照）。以下、図４および図２４を参照しつつ、本実施形態におけるフィールドスルー補償作用につき、赤画素回路５０ｒへの画素データの書き込みに着目して詳しく説明する。
（１）期間ｔａ～ｔｂの動作
　図２４に示す時点ｔａから時点ｔｂまでの期間ｔａ～ｔｂでは、選択状態の書込制御線Ｇ１＿ＷＬ（ｉ）に接続された赤画素回路５０ｒすなわち選択赤画素回路５０ｒにおいて、入力トランジスタＴ１はオン状態であり、赤画素接続制御信号Ｒｓｓｄがハイレベルであることによりデマルチプレクサ２５２の第１のトランジスタＳＷｒはオン状態である。このため、データ側駆動回路２００からのアナログ映像信号Ｄｊが赤画素データ信号Ｄｒｊとして第１のトランジスタＳＷｒ、赤画素データ線ＳＬｒｊ、入力トランジスタＴ１を介して駆動トランジスタＴ２のゲート端子に与えられ、コンデンサＣｓｔが充電される。
（２）期間ｔｂ～ｔｅの動作
　時点ｔｂにおいて、赤画素接続制御信号Ｒｓｓｄがローレベルに変化してデマルチプレクサ２５２の第１のトランジスタＳＷｒがオフ状態に変化する。このとき、赤画素接続制御信号Ｒｓｓｄの電圧変化（ハイレベル→ローレベル）が第１のトランジスタＳＷｒにおけるゲート－ドレイン間の寄生容量Ｃｓｓｄｒを介して赤画素データ線ＳＬｒｊの電圧Ｖｒ１に影響を与え（フィールドスルー現象）、その電圧Ｖｒ１がΔＶｒ１だけ低下する。選択赤画素回路５０ｒの入力トランジスタＴ１は、書込制御線Ｇ１＿ＷＬ（ｉ）が選択状態の間、オン状態であるので、このフィールドスルー現象により、選択赤画素回路５０ｒの駆動トランジスタＴ２のゲート端子の電圧（選択赤画素ゲート電圧）ＶｇｒもΔＶｒ１だけ低下する。すなわち、選択赤画素ゲート電圧Ｖｇｒは、期間ｔａ～ｔｂにおいてデータ側駆動回路２００（のデータ電圧出力単位回路２１１ｄ）からデマルチプレクサ２５２に与えられるアナログ映像信号Ｄｊの電圧（以下「赤画素データ電圧」という）ＶＲｄａｔａから低下し、
　　Ｖgr＝ＶＲdata－ΔＶr1　…（１０）
となる。ここで、デマルチプレクサ２５２の第１のトランジスタＳＷｒにおけるゲート－ドレイン間の寄生容量の値も“Ｃｓｓｄｒ”で示し、赤画素接続制御信号Ｒｓｓｄの振幅（オン電圧とオフ電圧との差）を“Ｖｓｓｄ”で示すものとすると、選択赤画素ゲート電圧Ｖｇｒの低下量である第１フィールドスルー電圧ΔＶｒ１は次式で表される。
　　ΔＶr1＝Ｖssd×Ｃssdr／Ｃtot1　…（１１）
ここで、Ｃｔｏｔ１は、第１のトランジスタＳＷｒのドレイン側に寄生している容量の総和であり、赤画素データ線ＳＬｒｊに寄生している容量の総和であるデータ線容量Ｃｓｌに等しい。
（３）期間ｔｅ～ｔｆの動作
　時点ｔｅにおいて、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）が選択状態に変化する。このときの電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧変化、すなわちローレベルからハイレベルであるカウンタ電圧ＶＣＮＴへの変化は、電圧変動補償容量としてのコンデンサＣｃｎｔを介して、データ線電圧Ｖｒ１および選択赤画素ゲート電圧Ｖｇｒを上昇させる方向に働く。このときの電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧変化量を“ＶＣＮＴ”で示すものとすると、すなわち電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧振幅を“ＶＣＮＴ”としローレベルを“０”とすると、時点ｔｅにおける選択赤画素ゲート電圧Ｖｇｒの上昇量（以下「補償電圧」という）ΔＶｒ３は、
　　ΔＶr3＝ＶＣＮＴ×Ｃcnt／Ｃtot1　…（１２）
である。
（４）時点ｔｆ以降の動作
　時点ｔｆにおいて、選択赤画素回路５０ｒに接続される書込制御線Ｇ１＿ＷＬ（ｉ）が非選択状態に変化する。このとき、この書込制御線Ｇ１＿ＷＬ（ｉ）のハイレベルからローレベルへの電圧変化が入力トランジスタＴ１におけるゲート－ドレイン間の寄生容量Ｃｇｄ２を介して選択赤画素ゲート電圧Ｖｇｒに影響を与え、この選択赤画素ゲート電圧Ｖｇｒが低下する。このときの選択赤画素ゲート電圧Ｖｇｒの低下量である第２フィールドスルー電圧を“ΔＶｒ２”で示すものとすると、時点ｔｆにおける選択赤画素ゲート電圧Ｖｇｒは、
　　Ｖgr＝ＶＲdata－ΔＶr1＋ΔＶr3－ΔＶr2　…（１３）
となる。上記式に含まれる第２フィールドスルー電圧ΔＶｒ２は、書込制御線Ｇ１＿ＷＬ（ｉ）の電圧振幅（非選択状態を示すローレベルの電圧と選択状態を示すハイレベルの電圧との差）を“ＶＧ１”で示すものとすると、
　　ΔＶr2＝ＶＧ１×Ｃgd2／Ｃtot2　…（１４）
となる。ここで、Ｃｇｄ２は、入力トランジスタＴ１におけるゲート－ドレイン間の寄生容量であり、Ｃｔｏｔ２は、選択赤画素回路５０ｒの駆動トランジスタＴ２のゲート端子を含むノードに寄生している容量の総和である。
　上記式（１３）に上記（１１），（１２），（１４）を代入すると、選択赤画素ゲート電圧Ｖｇｒは、
　　Ｖgr＝ＶＲdata－Ｖssd×Ｃssdr／Ｃtot1＋ＶＣＮＴ×Ｃcnt／Ｃtot1
　　　　　　　　　－ＶＧ１×Ｃgd2／Ｃtot2　…（１５）
となる。
　ここで、接続制御信号Ｒｓｓｄの振幅Ｖｓｓｄ、書込制御線Ｇ１＿ＷＬ（ｉ）の電圧振幅ＶＧ１、および、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧振幅ＶＣＮＴは互いに等しく“Ｖｐｐ”で示されるものとすると、選択赤画素ゲート電圧Ｖｇｒは、
　　Ｖgr＝ＶＲdata－Ｖpp｛(Ｃssdr－Ｃcnt)／Ｃtot1＋Ｃgd2／Ｃtot2｝　…（１６）
となる。一方、もし各画素回路５０に電圧変動補償用のトランジスタＴ４が設けられていないものとすると、各画素回路５０は図２５に示すような構成となり（Ｃｃｎｔ＝０）、その選択赤画素ゲート電圧Ｖｇｒは、
　　Ｖgr＝ＶＲdata－Ｖpp（Ｃssdr／Ｃtot1＋Ｃgd2／Ｃtot2）　…（１７）
となる。この場合、ＳＳＤ方式のためのデマルチプレクサ２５２の第１のトランジスタＳＷｒの寄生容量Ｃｓｓｄｒおよび画素回路５０の入力トランジスタＴ１の寄生容量Ｃｇｄ２に起因する電圧低下が大きい。
　上記式（１６）と（１７）の比較からわかるように、本実施形態によれば、ＳＳＤ方式のための回路内の寄生容量Ｃｓｓｄｒに起因する選択赤画素ゲート電圧Ｖｇｒの低下を小さくすることができる。上記説明から明らかなように、このようなフィールドスルー補償作用は、赤画素回路５０ｒへの画素データの書き込みのみならず、緑画素回路５０ｇおよび青画素回路５０ｂへの画素データの書き込みにおいても同様に得られる。したがって、本実施形態によれば、外部から与えられる入力信号Ｓｉｎ（におけるＲＧＢ映像データ信号Ｄｉｎ）の表す画像を十分に良好に表示することができる。また、フィールドスルー現象による各画素回路５０における画素データの電圧（選択赤画素ゲート電圧Ｖｇｒ等）が低下する場合において、この電圧低下が補償されるようにデータ線駆動回路２１０の出力信号すなわちアナログ映像信号Ｄｊの電圧を予め高めに調整することが考えられる。これに対し本実施形態によれば、その調整を不要にし又はその調整量を低減することができるので、この点では従来に比べ消費電力を低減できると言える。
　次に、本実施形態の上記効果すなわち画素データの書き込みにおける効果を具体的な数値を用いて説明する。ただし、以下で言及する数値や表示パネルとしての有機ＥＬパネルの仕様は一例に過ぎず、本発明はこれらに限定されない。
　以下では、下記の数値条件を前提とする。
（ａ）表示パネルの解像度は、ＷＶＧＡ（８００×４８０×ＲＧＢ）とする。
（ｂ）画素回路５０における入力トランジスタＴ１のゲート－ドレイン間の寄生容量Ｃｇｄ２およびゲート－ソース間の寄生容量Ｃｇｓ２の値は、いずれも、１０［ａ．ｕ．］である。ここで、単位［ａ．ｕ．］は、任意単位（物理量を所定の基準値に対する相対値として示すための単位）である。以下においても同様である。
（ｃ）デマルチプレクサ２５２における第１のトランジスタＳＷｒの寄生容量Ｃｓｓｄｒの値は、２０［ａ．ｕ．］である。すなわち、ＳＳＤのためのトランジスタＳＷｒのサイズ（より正確にはチャネル幅）は、画素回路５０内のトランジスタＴ１，Ｔ２のサイズ（チャネル幅）の２倍であると仮定する。
（ｄ）ＳＳＤのための接続制御信号の振幅Ｖｓｓｄ、書込制御線Ｇ１＿ＷＬ（ｉ）の電圧振幅ＶＧ１、および、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧振幅ＶＣＮＴは、いずれも、１２［ａ．ｕ．］である（Ｖpp＝Ｖssd＝ＶＧ１＝ＶＣＮＴ＝１２［ａ．ｕ．］）。
　上記式（１６）は、本実施形態における選択赤画素回路５０ｒ内の駆動電流ＩｏｅｌＲを決定する選択赤画素ゲート電圧Ｖｇｒを示し（図４参照）、上記式（１７）は、従来の選択赤画素回路５０ｒ内の駆動電流ＩｏｅｌＲを決定する選択赤画素ゲート電圧Ｖｇｒを示す（図２５参照）。これらのうち上記式（１６）に含まれる補償電圧ΔＶｒ３＝Ｖｐｐ×（Ｃｃｎｔ／Ｃｔｏｔ１）＝ＶＣＮＴ×（Ｃｃｎｔ／Ｃｔｏｔ１）は、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）による電圧上昇分を表し、上記式（１６）および（１７）に含まれる第１フィールドスルー電圧ΔＶｒ１＝Ｖｐｐ×Ｃｓｓｄｒ／Ｃｔｏｔ１＝Ｖｓｓｄ×Ｃｓｓｄｒ／Ｃｔｏｔ１は、ＳＳＤ方式のための回路内の寄生容量Ｃｓｓｄｒに起因する電圧低下分を表している。これら電圧上昇分としての補償電圧ΔＶｒ３と電圧低下分としての第１フィールドスルー電圧ΔＶｒ１の値は、上記（ａ）～（ｄ）より下記のようになる。すなわち、第１のトランジスタＳＷｒのドレイン側に寄生している容量の総和すなわち赤画素データ線ＳＬｒｊに寄生している容量の総和（以下「赤画素データ線総容量」ともいう）Ｃｔｏｔ１は、各赤画素回路５０ｒの入力トランジスタＴ１におけるゲート－ソース間容量Ｃｇｓ２や電圧変動補償容量Ｃｃｎｔ等を用いて近似的に下記のように表すことができる。
　　Ｃｔｏｔ１＝(Ｃgs2＋Ｃcnt)×８００（縦画素数）＋Ｃssdr
　　　　　　　＝(１０＋１０)×８００＋２０
　　　　　　　＝１６０２０［ａ．ｕ．］　…（１８）
したがって、電圧上昇分としての補償電圧ΔＶｒ３は、
　　ΔＶｒ３＝ＶＣＮＴ×（Ｃｃｎｔ／Ｃｔｏｔ１）
　　　　　　＝１２×（１０／１６０２０）
　　　　　　＝０．００７［ａ．ｕ．］　…（１９）
となり、電圧低下分としての第１フィールドスルー電圧ΔＶｒ１は、
　　ΔＶｒ１＝Ｖssd×Ｃｓｓｄｒ／Ｃｔｏｔ１
　　　　　　＝１２×２０／１６０２０
　　　　　　＝０．０１５　［ａ．ｕ．］　…（２０）
となる。よって、上記（ａ）～（ｄ）の数値条件に基づく例では、ＳＳＤのための回路内のフィールドスルー現象による画素データの電圧低下分（上記式（２０））の略５０％が、電圧変動補償線Ｇ３＿Ｃｃｎｔ（ｉ）の電圧変化に基づくフィールドスルー補償作用により相殺される。
＜１．１５．２　画素回路の駆動電流の測定における作用および効果＞
　既述のように本実施形態では、輝度むらを抑制すべく各画素回路５０の駆動トランジスタＴ２の特性（オフセット値Ｖｔｈおよびゲイン値β）を補償するために各画素回路５０における駆動電流が測定される（図２８～図３０等参照）。１個の画素回路当たりの駆動電流は微少（μＡ～ｐＡのオーダ）であるので、非選択状態のモニタ制御線Ｇ２＿Ｍｏｎ（ｋ）（ｋ≠ｉ）に接続された画素回路（以下「非選択画素回路」という）５０内のリーク電流は、高精度な特性補償のための電流測定において障害となり得る。
　これに対し、本実施形態における各画素回路５０では、電流測定のためのモニタ制御線Ｇ２＿Ｍｏｎにゲート端子が接続されたトランジスタＴ３に、電圧変動補償線Ｇ３＿Ｃｎｔにゲート端子が接続されたトランジスタＴ４が直列に設けられている（図２８）。駆動トランジスタＴ２のソース端子（トランジスタＴ２と有機ＥＬ素子ＯＬＥＤとの接続点）は、これらのトランジスタＴ３およびＴ４を介してデータ線ＳＬに接続されている。このようなトランジスタＴ３およびＴ４によるダブルゲート構成によれば、いずれかの非選択画素回路５０においてトランジスタＴ３に短絡故障が発生している場合であっても、また、トランジスタＴ３の不良によって従来の構成では無視できないリーク電流が生じる場合であっても、そのトランジスタＴ３に直列にトランジスタＴ４が接続されているので、そのトランジスタＴ３の短絡故障または不良によるリーク電流がデータ線ＳＬに流入することはない。したがって、トランジスタＴ４は、トランジスタＴ３の所謂「バックアップトランジスタ」として機能する。また、トランジスタＴ３およびＴ４によるダブルゲート構成は、非選択画素回路５０においてトランジスタＴ３が正常である場合のリーク電流も低減するので、高精度の電流測定に寄与する。
　このような本実施形態によれば、電流測定期間において非選択画素回路５０からデータ線ＳＬへのリーク電流の流入が阻止され、高精度の電流測定が可能になるので、輝度むらを十分に抑制することができる。なお、このようなトランジスタＴ３およびＴ４によるダブルゲート構成を有する画素回路は、チャネル層がＩｎＧａＺｎＯ等の酸化物半導体で形成されたＴＦＴが使用される場合はもとより、チャネル層がポリシリコンまたはアモルファスシリコン（ａ－Ｓｉ）で形成されオフリーク電流の比較的多いＴＦＴが使用される場合に有効である。
＜２．第２の実施形態＞
　次に、本発明の第２の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置について説明する。本実施形態では、電圧変動補償線駆動回路の構成が上記第１の実施形態と異なり、電圧変動補償線駆動回路の制御信号として上記第１の実施形態において使用されていたプルダウン信号ＣＰＤが使用されないが、その他の構成は上記第１の実施形態と同様である。このため、本実施形態における構成のうち上記第１の実施形態の構成と同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。なお、電流測定期間を含むフレーム期間における本実施形態の動作は上記第１の実施形態と同様であるので、以下では、電流測定期間を含まないフレーム期間での動作を前提として本実施形態を説明する。
　上記第１の実施形態では、表示制御回路１００内の駆動制御部１１０におけるゲート制御信号生成回路１１７（図１、図６）で生成される電圧変動補償制御信号ＣＣＴＬにはプルダウン信号ＣＰＤが含まれていたが（図２０）、本実施形態では、電圧変動補償制御信号ＣＣＴＬにはプルダウン信号ＣＰＤは含まれていない。本実施形態における表示制御回路１００の構成は、このプルダウン信号ＣＰＤを生成しない点を除けば上記第１の実施形態における表示制御回路１００と同様である。
　図３４は、本実施形態における電圧変動補償線駆動回路３５０の構成を示すブロック図である。この電圧変動補償線駆動回路３５０は、シフトレジスタ３６ｓｒを用いて実現されている。表示部５００内の各電圧変動補償線Ｇ３＿Ｃｎｔと１対１で対応するように、シフトレジスタ３６ｓｒの各段が設けられている。本実施形態においてもシフトレジスタ３６ｓｒは１０８０段からなるが、図３４には、１０８０段のうちの（ｉ－１）段目から（ｉ＋１）段目までを構成する単位回路３６（ｉ－１）～３６（ｉ＋１）のみを示している。シフトレジスタ３６ｓｒの各段（各単位回路）には、クロック信号ＶＣＬＫを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられているが、第１の実施形態におけるシフトレジスタ３５ｓｒ（図１８）とは異なり、クリア信号ＣＬＲを受け取るために入力端子と出力信号Ｑ２を出力するための出力端子は、いずれも設けられていない。
　図３４に示すように、シフトレジスタ３６ｓｒの各段（各単位回路）の入力端子に与えられる信号は次のようになっている。奇数段目については、クロック信号ＣＬＫ５がクロック信号ＶＣＬＫとして与えられ、偶数段目については、クロック信号ＣＬＫ６がクロック信号ＶＣＬＫとして与えられる（図３４参照）。また、任意の段について、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。但し、１段目（図３４では不図示）については、スタートパルス信号ＣＳＰがセット信号Ｓとして与えられる。なお、ローレベル電源電圧ＶＳＳおよびカウンタ電圧ＶＣＮＴ（図３４では不図示）については、全ての単位回路３６に共通的に与えられる。シフトレジスタ３６ｓｒの各段から出力される状態信号Ｑは、対応する電圧変動補償線Ｇ３＿Ｃｎｔへ出力される。
　図３５に示すように、本実施形態において電圧変動補償線駆動回路３５０を構成するシフトレジスタ３６ｓｒに供給される上記クロック信号ＣＬＫ５，ＣＬＫ６では、電圧変動補償線Ｇ３＿Ｃｎｔの電圧を後述のタイミングでハイレベルからローレベルに変化させるために、上記第１の実施形態におけるクロック信号ＣＬＫ５，ＣＬＫ６（図１９）とは立ち下がりのタイミングが異なり、デューティ比（クロック周期におけるハイレベル期間の割合）が１／６または１／６よりも若干小さい値となっている。また、図３５に示すように、本実施形態におけるクロック信号ＣＬＫ５，ＣＬＫ６のハイレベルはカウンタ電圧ＶＣＮＴである。なお、本実施形態においても、上記第１の実施形態と同様、電流測定期間を含むフレーム期間では、電圧変動補償線駆動回路３５０の出力信号は全てローレベルで高インピーダンス状態となり、このために当該フレーム期間では、クロック信号ＣＬＫ５，ＣＬＫ６は図３５に示す波形とは異なり、ローレベルに維持される。
　図３６は、本実施形態における電圧変動補償線駆動回路３５０を構成するシフトレジスタ３６ｓｒの単位回路３６の構成（シフトレジスタ３６ｓｒの１段分の構成）を示す回路図である。 この単位回路３６は、上記第１の実施形態における電圧変動補償線駆動回路３５０を構成するシフトレジスタ３５ｓｒの単位回路３５（図２０）に比べると、トランジスタＴ３５５，Ｔ３５６、入力端子３５４，３５７、および出力端子３５５を有していないが、その他の構成は当該単位回路３５（図２０）と同一であり、同一または対応する部分には同一の参照符号を付されている。また、図３４および図３６を図１１および図１２と比較すればわかるように、このシフトレジスタ３６ｓｒおよびその単位回路３６は、書込制御線駆動回路３００を構成するシフトレジスタ３の単位回路３０と同様の構成となっている。したがって、本実施形態における電圧変動補償線駆動回路３５０は、基本的には書込制御線駆動回路３００と同様に動作する。しかし、入力されるクロック信号のタイミングおよび電圧レベルが両者で相違するので（図８、図３５参照）、それらに応じて出力信号のタイミングおよび電圧レベルも両者で相違する。すなわち、本実施形態では、図３５に示すような波形のクロック信号ＣＬＫ５，ＣＬＫ６がシフトレジスタ３６ｓｒに与えられることから、単位回路３６は、上記第１の実施形態におけるシフトレジスタ３の単位回路３０の動作（図１３）とは異なり、図３７の信号波形図に示すように動作する。上記のように本実施形態におけるクロック信号ＣＬＫ５，ＣＬＫ６のデューティ比は、１／６または１／６よりも若干小さい値であるので、単位回路３６の出力端子３５５から出力される状態信号Ｑのパルス幅は、１水平期間の略１／３の長さ、より詳しくは１／３またはそれよりも若干短い長さとなる（図３７参照）。
　本実施形態では、電圧変動補償線駆動回路３５０は、図３４および図３６に示すように構成されていて、図３５に示すクロック信号ＣＬＫ５，ＣＬＫ６に基づき単位回路３６が図３７に示すように動作することから、電圧変動補償線Ｇ３＿Ｃｎｔ（０）～Ｇ３＿Ｃｎｔ（１０７９）に、１水平期間の略１／３の長さの期間（以下「略１／３水平期間」という）ずつ順次にハイレベル（電圧ＶＣＮＴ）となる１０８０個の出力信号をそれぞれ与える。これにより、電圧変動補償線Ｇ３＿Ｃｎｔ（０）～Ｇ３＿Ｃｎｔ（１０７９）は、図３８に示すようなタイミングで略１／３水平期間ずつ順次選択される。すなわち、ｉ行目の書込制御線Ｇ１＿ＷＬ（ｉ）が選択されて１水平期間選択状態（ハイレベル）を維持してから非選択状態（ローレベル）となる時点よりも若干前の時点で、対応する電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）がローレベルからハイレベル（電圧ＶＣＮＴ）へと変化し、その時点から略１／３水平期間後にローレベルに戻る（ｉ＝０～１０７９）。図３８に示す例では、例えば０行目の書込制御線Ｇ１＿ＷＬ（０）は時点ｔ３で選択状態（ハイレベル）となって時点ｔ５で非選択状態（ローレベル）となり、これに対応する電圧変動補償線Ｇ３＿Ｃｎｔ（０）の電圧は、その時点ｔ５よりも若干前の時点ｔ４でローレベルからハイレベル（ＶＣＮＴ）に変化し、その時点から略１／３水平期間後の時点ｔ６でローレベルに戻る。このように本実施形態では、各電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧は、ローレベルからハイレベルに変化してから略１／３水平期間後にローレベルに戻るので、上記第１の実施形態において使用されたプルダウン信号ＣＰＤ（図２３）は不要となる。
　なお、図３８は、画素回路５０における駆動トランジスタＴ２の特性補償が行われないフレーム期間（電流測定期間を含まないフレーム期間）における動作を示しており、本実施形態においても、電流測定期間を含むフレーム期間では、電圧変動補償線駆動回路３５０は動作を停止し、電圧変動補償線駆動回路３５０の出力信号は全てローレベルで高インピーダンス状態となる。
　図３９は、画素回路５０に画素データを書き込むための動作を説明するための信号波形図である。この動作は、電圧変動補償線駆動回路３５０が動作するフレーム期間（電流測定期間を含まないフレーム期間）で行われる。この図３９を図２４と比較すればわかるように、本実施形態における画素データの書込動作は、プルダウン信号ＣＰＤを必要とすることなく、書込対象の行に対応する電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）がハイレベル（電圧ＶＣＮＴ）になってから略１／３水平期間後にローレベルに戻る点が上記第１の実施形態における画素データの書込動作と相違する。より詳しくは図３９に示すように、書込対象の行に対応する電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧がハイレベルからローレベルに戻る時点ｔｇは、次に選択状態となる書込制御線Ｇ１＿ＷＬ（ｉ＋１）の選択期間で最初にオン状態となるデマルチプレクサ２５２の第１のトランジスタＳＷｒがオフ状態への変化を開始する時点（赤画素接続制御信号Ｒｓｓｄがハイレベルからローレベルへに変化する時点）ｔｈよりも前の時点である。この第１のトランジスタＳＷｒは、書込制御線Ｇ１＿ＷＬ（ｉ＋１）の選択期間において各デマルチプレクサ２５２内のトランジスタＳＷｒ，ＳＷｇ，ＳＷｂのうちで最初にオン状態からオフ状態に変化し、時点ｔｇでは、データ線駆動回路２１０（のデータ電圧出力単位回路２１１ｄ）からオン状態の第１のトランジスタＳＷｒを介してデータ線ＳＬｒｊにアナログ映像信号Ｄｊが供給されている（図４参照）。このため、そのデータ線ＳＬｒｊの電圧は、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧のハイレベルからローレベルへの変化には影響されない。
　本実施形態における画素データの書込動作は、書込対象の行に対応する電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）が上記のように変化する点以外は、上記第１の実施形態における画素データの書込動作と同様であり、選択赤画素回路５０ｒ、選択緑画素回路５０ｇ、選択青画素回路５０ｂに書き込まれた画素データをそれぞれ示す選択赤画素ゲート電圧Ｖｇｒ、選択緑画素ゲート電圧Ｖｇｇ、選択青画素ゲート電圧Ｖｇｂの波形も同様となる。したがって本実施形態においても、各画素回路５０ｘ（ｘ＝ｒ，ｇ，ｂ）への画素データの書き込み動作では、ＳＳＤ方式のためのデマルチプレクサ２５２におけるトランジスタＳＷｘのオン状態からオフ状態への変化により生じるフィールドスルー電圧ΔＶｘ１（駆動トランジスタＴ２のゲート電圧Ｖｇｘの低下）が、当該画素回路５０ｘに接続される電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電位変化によって相殺または補償される。すなわち、本実施形態においてもフィールドスルー補償作用が得られる。
　これに加えて本実施形態では、プルダウン信号ＣＰＤを必要とせず、電圧変動補償線駆動回路３５０の構成が簡略化され（図３４および図３６参照）、これにより消費電力が低減される。具体的には、電圧変動補償線駆動回路３５０を構成するシフトレジスタ３６ｓｒの単位回路３６では、上記第１の実施形態における単位回路３５で使用されていたトランジスタＴ３５５，Ｔ３５６が不要となることで（図３６および図２０参照）消費電力が低減される。また、上記第１の実施形態では、各電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧は、一旦ハイレベルに変化すると、垂直帰線期間でプルダウン信号ＣＰＤがアクティブ（ハイレベル）になるまでハイレベルに維持されるので（図２３参照）、各画素回路５０のトランジスタＴ４としてのＴＦＴのゲート端子にハイレベルの電圧が長時間印加されることになる。このため、トランジスタＴ４の閾値のシフトによって信頼性が低下するおそれがある。しかし本実施形態によれば、トランジスタＴ４のゲート端子にハイレベル電圧が印加される時間が短くなるので、すなわち、トランジスタＴ４のゲート端子に印加される電圧のデューティ比（ハイレベルとなる時間の比率）が下がるので、トランジスタＴ４の閾値シフトを抑制することができる。この点から、本実施形態は、画素回路５０のトランジスタとして、例えばチャネル層がアモルファスシリコンで形成されたＴＦＴ等、閾値Ｖｔの正電圧側シフトの大きいトランジスタが画素回路５０で使用される場合に特に有効である。
　なお、本実施形態における画素回路５０の駆動トランジスタＴ２の特性補償処理やそのための電流測定のための構成や動作は、上記第１の実施形態と同様である。したがって本実施形態においても、上記第１の実施形態における画素回路の駆動電流の測定に関する効果と同様の効果が得られる（図２８～図３３参照）。
＜３．第３の実施形態＞
　次に、本発明の第３の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置について説明する。上記第１および第２の実施形態に係る有機ＥＬ表示装置は、各画素回路５０ｘ（ｘ＝ｒ，ｇ，ｂ）への画素データの書き込み動作においてＳＳＤ方式のためのデマルチプレクサ２５２におけるトランジスタＳＷｘのオン状態からオフ状態への変化により生じるフィールドスルー電圧ΔＶｘ１を補償するように構成されている。上記第１および第２の実施形態については、このフィールドスルー電圧ΔＶｘ１を補償するために使用されるカウンタ電圧ＶＣＮＴは、他の駆動回路２００，３００，４００で使用される電源電圧ＶＤＤと同一の固定値であり、電圧変動補償線Ｇ３＿Ｃｎｔの電圧振幅は書込制御線Ｇ１＿ＷＬ等の電圧振幅Ｖｐｐと同一である場合についてのみ説明されている。これに対し本実施形態では、カウンタ電圧ＶＣＮＴを変更できるように構成されており、カウンタ電圧ＶＣＮＴは電源電圧ＶＤＤとは異なる値を取り得る。このようなカウンタ電圧可変のための構成以外については、本実施形態に係る有機ＥＬ表示装置は、上記第１の実施形態と同様の構成を有している。このため、本実施形態における構成のうち上記第１の実施形態の構成と同一または対応する部分に同一の参照符号を付して詳しい説明を省略する。
　図４０は、本実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。この有機ＥＬ表示装置では、上記第１の実施形態（図１）とは異なり、電圧変動補償線駆動回路３５０に電源電圧を供給する電圧源として可変電圧源６３５が設けられている。この可変電圧源６３５から電圧変動補償線駆動回路３５０に、ハイレベル電源電圧としてのカウンタ電圧ＶＣＮＴおよびローレベル電源電圧ＶＳＳが供給され、電圧変動補償線駆動回路３５０は、これらの電源電圧ＶＣＮＴ，ＶＳＳに基づき動作する。この可変電圧源６３５は、有機ＥＬ表示装置１の外部からの制御信号（例えば入力信号Ｓｉｎに含まれる制御信号）または図示しない調整操作部への操作によってカウンタ電圧ＶＣＮＴの値が変更可能に構成されている。
　また、上記構成に対応して、図４０に示すように本実施形態における表示制御回路１００は、電圧変動補償線駆動回路３５０に与えるべき電圧変動補償制御信号ＣＣＴＬを構成するスタートパルス信号ＣＳＰ，クロック信号ＣＬＫ５，クロック信号ＣＬＫ６，およびプルダウン信号ＣＰＤ等の信号の電圧レベルを変換するレベルシフタ１４０を含んでいる。このレベルシフタ１４０は、駆動制御部１１０内のゲート制御信号生成回路１１７（図６）で生成される電圧変動補償制御信号ＣＣＴＬの電圧レベルを変換し、ローレベル電源電圧ＶＳＳをローレベルとしカウンタ電圧ＶＣＮＴをハイレベルとする電圧変動補償制御信号ＣＣＴＬｈを生成する。生成された電圧変動補償制御信号ＣＣＴＬｈは、電圧変動補償線駆動回路３５０に入力される。
　上記のような構成の本実施形態は、機能的には上記第１の実施形態と同様に動作するが、カウンタ電圧ＶＣＮＴを他の駆動回路２００，３００，４００で使用される電源電圧ＶＤＤとは異なる値に設定可能であることから、下記のような特有の作用・効果を奏する。
　本実施形態においても、各画素回路５０への画素データの書き込みの動作は上記第１の実施形態と同様である。すなわち、図２４に示すように、各デマルチプレクサ２５２に与えられる赤画素接続制御信号Ｒｓｓｄ，緑画素接続制御信号Ｇｓｓｄ，青画素接続制御信号Ｂｓｓｄが１水平期間において順次アクティブ（ハイレベル）となることにより、選択赤画素回路５０ｒ，選択緑画素回路５０ｇ，選択青画素回路５０ｂにアナログ映像信号Ｄｊが赤画素データ電圧ＶＲｄａｔａ、緑画素データ電圧ＶＧｄａｔａ、青画素データ電圧ＶＢｄａｔａとしてそれぞれ書き込まれる。ここで、赤画素回路５０ｒへの画素データの書き込みに着目すると、図２４に示すように上記第１の実施形態と同様、時点ｔｂにおいて、デマルチプレクサ２５２に与えられる赤画素接続制御信号Ｒｓｓｄのオン電圧（ハイレベル）からオフ電圧（ローレベル）への変化により、選択赤画素ゲート電圧Ｖｇｒが、赤画素データ電圧ＶＲｄａｔａから次式で示される第１フィールドスルー電圧ΔＶｒ１だけ低下する。
　　ΔＶr1＝Ｖssd×Ｃssdr／Ｃtot1　…（２１）
ここで、Ｖｓｓｄは、赤画素接続制御信号Ｒｓｓｄの電圧振幅（オン電圧とオフ電圧との差）である。一方、時点ｔｅでは、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧のローレベル（ＶＳＳ）からハイレベル（ＶＣＮＴ）への変化により、選択赤画素ゲート電圧Ｖｇｒが、次式で示される補償電圧ΔＶｒ３だけ上昇する（ただしＶＳＳ＝０とする）。
　　ΔＶr3＝ＶＣＮＴ×Ｃcnt／Ｃtot1　…（２２）
また、時点ｔｆでは、選択赤画素回路５０ｒに接続される書込制御線Ｇ１＿ＷＬ（ｉ）の電圧のハイレベルからローレベルへの変化により、選択赤画素ゲート電圧Ｖｇｒが、次式で示される第２フィールドスルー電圧ΔＶｒ２だけ低下する。
　　ΔＶr2＝ＶＧ１×Ｃgd2／Ｃtot2　…（２３）
ここで、ＶＧ１は、書込制御線Ｇ１＿ＷＬ（ｉ）の電圧振幅である。上記第１の実施形態と同様、Ｖｓｓｄ＝ＶＧ１であるが、Ｖｐｐ＝Ｖｓｓｄ＝ＶＧ１とおくと、本実施形態では、ＶＣＮＴ≠Ｖｐｐである。
　したがって、書込制御線Ｇ１＿ＷＬ（ｉ）が選択状態から非選択状態に変化する時点ｆでの選択赤画素ゲート電圧Ｖｇｒは、次式のようになる。
　　Ｖgr＝ＶＲdata－ΔＶr1＋ΔＶr3－ΔＶr2
　　　　＝ＶＲdata－Ｖpp（Ｃssdr／Ｃtot1＋Ｃgd2／Ｃtot2）
　　　　　　　　　＋ＶＣＮＴ×Ｃcnt／Ｃtot1　…（２４）
一方、もし各画素回路５０に電圧変動補償用のトランジスタＴ４が設けられていないものとすると、各画素回路５０は図２５に示すような構成となり（Ｃｃｎｔ＝０）、選択赤画素ゲート電圧Ｖｇｒは、
　　Ｖgr＝ＶＲdata－Ｖpp（Ｃssdr／Ｃtot1＋Ｃgd2／Ｃtot2）　…（２５）
となる。この場合、ＳＳＤ方式のためのデマルチプレクサ２５２の第１のトランジスタの寄生容量Ｃｓｓｄｒおよび画素回路５０の入力トランジスタＴ１の寄生容量Ｃｇｄ２に起因する電圧低下が大きい。
　上記式（２４）と（２５）の比較からわかるように、本実施形態によれば、ＳＳＤ方式のための回路内の寄生容量Ｃｓｓｄｒに起因する選択赤画素ゲート電圧Ｖｇｒの低下を抑制することができ、カウンタ電圧ＶＣＮＴを上記Ｖｐｐよりも大きい値に変更することにより、この抑制効果を上記第１の実施形態よりも大きくすることができる。この点は、赤画素回路５０ｒへの画素データの書き込みのみならず、緑画素回路５０ｇおよび青画素回路５０ｂへの画素データの書き込みにおいても同様である。
　次に、本実施形態の上記効果を具体的な数値を用いて説明する。ただし、以下で言及する数値や表示パネルとしての有機ＥＬパネルの仕様を示す数値は一例に過ぎず、本発明はこれらに限定されない。
　以下では、下記の数値条件を前提とする。
（ａ）表示パネルの解像度は、ＷＶＧＡ（８００×４８０×ＲＧＢ）とする。
（ｂ）画素回路５０における入力トランジスタＴ１のゲート－ドレイン間の寄生容量Ｃｇｄ２およびゲート－ソース間の寄生容量Ｃｇｓ２の値は、いずれも、１０［ａ．ｕ．］である。ここで、単位［ａ．ｕ．］は任意単位である（以下においても同様）。
（ｃ）デマルチプレクサ２５２における第１のトランジスタＳＷｒの寄生容量Ｃｓｓｄｒの値は、２０［ａ．ｕ．］である。
（ｄ）ＳＳＤのための接続制御信号の振幅Ｖｓｓｄと書込制御線Ｇ１＿ＷＬ（ｉ）の電圧振幅ＶＧ１は、いずれも１２［ａ．ｕ．］である（Ｖpp＝Ｖssd＝ＶＧ１＝１２［ａ．ｕ．］）。
（ｅ）電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧振幅すなわちカウンタ電圧ＶＣＮＴは、２４［ａ．ｕ．］である。
　上記数値条件は、上記（ｄ）（ｅ）を除き、上記第１の実施形態の効果を説明するための既述の数値条件（ａ）～（ｃ）と同一である。
　上記式（２４）は、本実施形態における選択赤画素回路５０ｒ内の駆動電流ＩｏｅｌＲを決定する選択赤画素ゲート電圧Ｖｇｒを示し（図４参照）、上記式（２５）は、従来の選択赤画素回路５０ｒ内の駆動電流ＩｏｅｌＲを決定する選択赤画素ゲート電圧Ｖｇｒを示す（図２５参照）。これらのうち上記式（２４）に含まれる補償電圧ΔＶｒ３＝ＶＣＮＴ×（Ｃｃｎｔ／Ｃｔｏｔ１）は、電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）による電圧上昇分を表し、上記式（２４）および（２５）に含まれる第１フィールドスルー電圧ΔＶｒ１＝Ｖｐｐ×Ｃｓｓｄｒ／Ｃｔｏｔ１＝Ｖｓｓｄ×Ｃｓｓｄｒ／Ｃｔｏｔ１は、ＳＳＤ方式のための回路内の寄生容量Ｃｓｓｄｒに起因する電圧低下分を表している。これら電圧上昇分としての補償電圧ΔＶｒ３と電圧低下分としての第１フィールドスルー電圧ΔＶｒ１の値は、上記（ａ）～（ｅ）より下記のようになる。すなわち、第１のトランジスタＳＷｒのドレイン側に寄生している容量の総和すなわち赤画素データ線総容量Ｃｔｏｔ１は、各赤画素回路５０ｒの入力トランジスタＴ１におけるゲート－ソース間容量Ｃｇｓ２や電圧変動補償容量Ｃｃｎｔ等を用いて近似的に下記のように表すことができる。
　　Ｃｔｏｔ１＝(Ｃgs2＋Ｃcnt)×８００（縦画素数）＋Ｃssdr
　　　　　　　＝(１０＋１０)×８００＋２０
　　　　　　　＝１６０２０［ａ．ｕ．］　…（２６）
したがって、電圧上昇分としての補償電圧ΔＶｒ３は、
　　ΔＶｒ３＝ＶＣＮＴ×（Ｃｃｎｔ／Ｃｔｏｔ１）
　　　　　　＝２４×（１０／１６０２０）
　　　　　　＝０．０１５［ａ．ｕ．］　…（２７）
となり、電圧低下分としての第１フィールドスルー電圧ΔＶｒ１は、
　　ΔＶｒ１＝Ｖssd×Ｃｓｓｄｒ／Ｃｔｏｔ１
　　　　　　＝１２×２０／１６０２０
　　　　　　＝０．０１５　［ａ．ｕ．］　…（２８）
となる。よって、上記（ａ）～（ｅ）の数値条件に基づく例では、ＳＳＤのための回路内のフィールドスルー現象による画素データの電圧低下分（上記式（２８））の１００％が、電圧変動補償線Ｇ３＿Ｃｃｎｔ（ｉ）の電圧変化に基づくフィールドスルー補償作用により相殺される。
　本実施形態によれば、カウンタ電圧ＶＣＮＴに基づきこのようなフィールドスルー補償作用による効果が得られる他、データ線駆動回路２１０（図１、図４参照）が出力電圧（アナログ映像信号Ｄｊの電圧）が不足する場合にこのカウンタ電圧ＶＣＮＴの設定によって補うこともできる。
　既述のように本実施形態は、カウンタ電圧ＶＣＮＴ可変のための構成を有するように上記第１の実施形態を修正したものであるが、これに代えて、上記第２の実施形態において、表示制御回路１００内にレベルシフタ１４０を追加し、電圧変動補償線駆動回路３５０のための電源６３０を可変電圧源６３５に変更することにより（図４０参照）、カウンタ電圧ＶＣＮＴ可変のための構成を有するようにしてもよい。
　なお、上記実施形態において、カウンタ電圧ＶＣＮＴ可変のための構成に代えて、カウンタ電圧ＶＣＮＴを、第１フィールドスルー電圧ΔＶｒ１等を十分に相殺できるような固定値に設定した構成としてもよい。すなわち、上記可変電圧源６３５に代えて固定電圧を供給する電源６３０を使用し、カウンタ電圧ＶＣＮＴを、他の駆動回路２００，３００，４００で使用される電源電圧ＶＤＤと異なる値であって上記補償電圧ΔＶｒ３によって第１フィールドスルー電圧Ｖｒ１（または第１および第２フィールドスルー電圧ΔＶｒ１，ΔＶｒ２の双方）を十分に相殺するような固定値に設定してもよい。
＜４．変形例＞
　本発明は、上記各実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。例えば、上記各実施形態においては有機ＥＬ表示装置を例に挙げて説明したが、電流で駆動される表示素子を備えた表示装置であれば、有機ＥＬ表示装置以外の表示装置にも本発明を適用することができる。
　また、上記各実施形態では、電流測定期間を含む特性検出処理期間が１つのフレームの画像を表示するための有効走査期間中に設けられているが（図２７）、本発明は、これに限定されるものではなく、例えばこれに代えて、垂直帰線期間において所定数のライン分ずつ電流測定を含む特性検出処理を行う構成であってもよい（特許文献２（国際公開第２０１４／０２１２０１号パンフレット）参照。この特許文献２の内容は引用することによってこの中に含まれる。）。また、画素回路５０は、図４に示す構成に限定されるものではなく、電流測定のためのモニタ制御トランジスタＴ３が有機ＥＬ素子ＯＬＥＤと駆動トランジスタＴ２の接続点とデータ線ＳＬとの間に設けられる構成であればよい。
　また、上記各実施形態では、画素回路５０およびデマルチプレクサ２５２で使用されるトランジスタはいずれもＮチャネル形のトランジスタであるが、これに代えてＰチャネル形のトランジスタを使用する構成であってもよい。上記各実施形態のようにＮチャネル形のトランジスタが使用される場合には、フィールドスルー現象によりデータ線ＳＬｘｊ（ｘ＝ｒ，ｇ，ｂ）の保持電圧Ｖｓｌや画素回路５０における駆動トランジスタＴ２のゲート電圧Ｖｇｘが低下するが、Ｐチャネル形のトランジスタが使用される場合には、フィールドスルー現象によりデータ線ＳＬｊｘの保持電圧Ｖｓｌや画素回路５０における駆動トランジスタＴ２のゲート電圧Ｖｇｘが上昇する。Ｎチャネル形のトランジスタが使用される場合には、フィールドスルー現象による電圧低下を相殺すべく、電圧変動補償線駆動回路３５０は、図２４に示すように時点ｔｆで電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧がローレベルからハイレベル（カウンタ電圧ＶＣＮＴ）に変化するように構成されているが、Ｐチャネル形のトランジスタが使用される場合には、フィールドスルー現象による電圧上昇を相殺すべく、電圧変動補償線駆動回路３５０は、上記時点ｔｅに相当する時点で電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧がハイレベルからローレベルに変化するように構成される。なお、このとき電圧変動補償線Ｇ３＿Ｃｎｔ（ｉ）の電圧は、デマルチプレクサ２５２におけるトランジスタをオン状態からオフ状態へと変化させるための接続制御信号Ｒｓｓｄ，Ｇｓｓｄ，Ｂｓｓｄの電圧変化と反対の方向に変化することになり、この点はＮチャネル形のトランジスタが使用される場合と同様である。
　本発明は、電流で駆動される表示素子を備えた表示装置およびその駆動方法ならびにそのような表示装置における画素回路に適用することができ、特に、ＳＳＤ方式を採用したアクティブマトリクス型の有機ＥＬ表示装置等に適している。
　１　…有機ＥＬ表示装置
　６　…有機ＥＬパネル
　３，４，３５ｓｒ，３６ｓｒ　…シフトレジスタ
　３０，３５，３６，４０　　　…（シフトレジスタ内の）単位回路
　５０，５０ｒ，５０ｇ，５０ｂ…画素回路
　１００…表示制御回路
　１１０…駆動制御部
　１１６…画像データ／ソース制御信号生成回路
　１１７…ゲート制御信号生成回路
　１２０…補正データ算出／記憶部
　１３０…階調補正部
　２１０…データ線駆動回路
　２１１…データ側単位回路
　２２０…電流測定回路
　２５２…デマルチプレクサ
　３００…書込制御線駆動回路
　３５０…電圧変動補償線駆動回路
　４００…モニタ制御線駆動回路
　５００…表示部
　６３５…可変電圧源
　Ｔ１　…入力トランジスタ
　Ｔ２　…駆動トランジスタ
　Ｔ３　…モニタ制御トランジスタ
　Ｔ４　…電圧変動補償トランジスタ
　ＳＷｒ，ＳＷｇ，ＳＷｂ　…ＳＳＤのためのトランジスタ（接続制御トランジスタ）
　Ｃｓｔ　　…コンデンサ（電圧保持容量）
　Ｃｃｎｔ　…コンデンサ（電圧変動補償容量）
　Ｃｓｓｄｒ，Ｃｓｓｄｇ，Ｃｓｓｄｂ　…トランジスタの寄生容量
　ＳＬ，ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊ　…データ線（ｊ＝０～Ｍ）
　Ｇ１＿ＷＬ，Ｇ１＿ＷＬ（０）～Ｇ１＿ＷＬ（１０７９）…書込制御線
　Ｇ２＿Ｍｏｎ，Ｇ２＿Ｍｏｎ（０）～Ｇ２＿Ｍｏｎ（１０７９）…モニタ制御線
　Ｇ３＿Ｃｎｔ，Ｇ３＿Ｃｎｔ（０）～Ｇ３＿Ｃｎｔ（１０７９）…電圧変動補償線
　ＣＬＫ１～ＣＬＫ６…クロック信号
　Ｍｏｎ＿ＥＮ…モニタイネーブル信号
　Ｒｓｓｄ，Ｇｓｓｄ，Ｂｓｓｄ　…接続制御信号
　ＶＣＮＴ　…カウンタ電圧（第２電圧）
　ＶＳＳ　　…ローレベル電源電圧（第１電圧）

Claims (10)

  1. 　表示すべき画像を表す複数のアナログ電圧信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の書込制御線と、前記複数のデータ線および前記複数の書込制御線に沿ってマトリクス状に配置され電流で駆動される複数の表示素子とを含み、各表示素子に与えるべき駆動電流を測定する機能を有する表示装置において、前記複数のデータ線のいずれか１つに対応すると共に前記複数の書込制御線のいずれか１つに対応するように設けられた画素回路であって、
    　前記複数の表示素子の１つであって電流によって輝度が制御される電気光学素子と、
    　前記電気光学素子の駆動電流を制御するデータ電圧を保持するための電圧保持容量と、
    　対応する書込制御線に接続された制御端子を有し、対応するデータ線から前記電圧保持容量への電圧供給を制御するスイッチング素子としての入力トランジスタと、
    　前記データ電圧に応じた駆動電流を前記電気光学素子に与えるための駆動トランジスタと、
    　前記対応する書込制御線に沿って配設された所定のモニタ制御線に接続された制御端子を有し、前記駆動トランジスタに流れる電流が通過可能なように前記駆動トランジスタと前記対応するデータ線との間に配置されたモニタ制御トランジスタと、
    　前記対応する書込制御線に沿って配設された所定の電圧変動補償線に接続された制御端子、および、前記対応するデータ線に接続された第１導通端子を有し、前記モニタ制御トランジスタに直列に接続された電圧変動補償トランジスタと、
    　前記電圧変動補償トランジスタにおける前記第１導通端子と前記電圧変動補償トランジスタにおける前記制御端子との間に形成された電圧変動補償容量と
    を備えることを特徴とする、画素回路。
  2. 　表示すべき画像を表す複数のアナログ電圧信号を伝達するための複数のデータ線と、前記複数のデータ線に交差する複数の書込制御線と、前記複数のデータ線および前記複数の書込制御線に沿ってマトリクス状に配置され電流で駆動される複数の表示素子とを含み、各表示素子に与えるべき駆動電流を測定する機能を有する表示装置であって、
    　それぞれが前記複数のデータ線のいずれか１つに対応すると共に前記複数の書込制御線のいずれか１つに対応するように、前記複数のデータ線および前記複数の書込制御線に沿ってマトリクス状に配置された、請求項１に記載の複数の画素回路と、
    　前記複数の書込制御線にそれぞれ対応するように前記複数の書込制御線に沿って配設された複数のモニタ制御線と、
    　前記複数の書込制御線にそれぞれ対応するように前記複数の書込制御線に沿って配設された複数の電圧変動補償線と、
    　前記複数のデータ線にそれぞれ対応する複数の接続制御トランジスタであって、それぞれが、対応するデータ線に接続された第１導通端子と、前記対応するデータ線に与えるべきアナログ電圧信号を受け取るための第２導通端子と、オン／オフを制御する接続制御信号を受け取るための制御端子とを有する複数の接続制御トランジスタと、
    　前記複数の接続制御トランジスタのそれぞれの前記第２導通端子に前記アナログ電圧信号を与えるデータ線駆動回路と、
    　前記複数の書込制御線を選択的に駆動する書込制御線駆動回路と、
    　前記複数のモニタ制御線を選択的に駆動するモニタ制御線駆動回路と、
    　前記複数の電圧変動補償線を選択的に駆動する電圧変動補償線駆動回路と、
    　各画素回路において表示素子に与えるべき駆動電流を前記複数のデータ線および前記複数の接続制御トランジスタを介して測定するための電流測定回路と、
    　前記複数の接続制御トランジスタ、前記書込制御線駆動回路、前記モニタ制御線駆動回路、および、前記電圧変動補償線駆動回路を制御する駆動制御部とを備え、
    　前記データ線駆動回路は、２以上の所定数のデータ線を１組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する所定数の出力端子を有し、各出力端子は、対応する組の所定数のデータ線に対応する所定数の接続制御トランジスタの第２導通端子に接続されており、
    　前記駆動制御部は、各組の所定数のデータ線にそれぞれ対応する所定数の接続制御信号を生成し、当該所定数の接続制御信号を各組の所定数のデータ線に対応する前記所定数の接続制御トランジスタの制御端子にそれぞれ与えることにより、前記複数の書込制御線のいずれか１つが選択状態である第１の選択期間において各組の前記所定数の接続制御トランジスタを所定期間ずつ順次オン状態とし、
    　前記電圧変動補償線駆動回路は、前記第１の選択期間において、前記複数の接続制御トランジスタがオン状態からオフ状態に変化した後に、選択状態の書込制御線に対応する電圧変動補償線に与えるべき電圧を第１電圧から第２電圧に変化させることにより、前記複数の接続制御トランジスタをオン状態からオフ状態に変化させるために前記複数の接続制御トランジスタの制御端子に与えられる電圧の変化と反対の方向に当該対応する電圧変動補償線の電圧を変化させることを特徴とする、表示装置。
  3. 　前記電圧変動補償線駆動回路は、前記第１の選択期間後で前記複数の書込制御線が非選択状態である期間において、前記第１の選択期間で選択状態である前記書込制御線に対応する前記電圧変動補償線の電圧を前記第２電圧から前記第１電圧に戻すことを特徴とする、請求項２に記載の表示装置。
  4. 　前記電圧変動補償線駆動回路は、前記第１の選択期間で選択状態である書込制御線の次に選択される書込制御線が選択状態である期間において、最初にオン状態からオフ状態に変化する接続制御トランジスタが当該オフ状態への変化を開始する前に、前記第１の選択期間で選択状態である前記書込制御線に対応する前記電圧変動補償線の電圧を前記第２電圧から前記第１電圧に戻すことを特徴とする、請求項２に記載の表示装置。
  5. 　前記電圧変動補償線駆動回路に前記第１および第２電圧を供給し前記第１電圧と前記第２電圧の差が変更可能に構成された電圧源を更に備えることを特徴とする、請求項２に記載の表示装置。
  6. 　前記第１の選択期間において前記複数の接続制御トランジスタがオン状態からオフ状態に変化することによって生じる前記複数のデータ線における電圧変動が、前記第１の選択期間で選択状態である前記書込制御線に対応する前記電圧変動補償線の電圧の前記第１電圧から前記第２電圧への変化によって相殺されるように、前記第１および第２電圧が設定されていることを特徴とする、請求項２から５のいずれか１項に記載の表示装置。
  7. 　前記複数の書込制御線のいずれか１つの書込制御線に対応する画素回路において表示素子に与えるべき駆動電流を測定する場合には、
    　前記駆動制御部は、
    　　前記１つの書込制御線が選択されている第２の選択期間の直後であって前記複数の書込制御線が非選択状態である非選択期間において、前記１つの書込制御線に対応する画素回路におけるモニタ制御トランジスタおよび電圧変動補償トランジスタがオン状態となるように、前記モニタ制御線駆動回路および前記電圧変動補償線駆動回路を制御し、
    　　前記所定数の接続制御信号を各組の所定数のデータ線に対応する前記所定数の接続制御トランジスタの制御端子にそれぞれ与えることにより、前記非選択期間において各組の前記所定数の接続制御トランジスタを所定期間ずつ順次オン状態とし、
    　前記電流測定回路は、前記１つの書込制御線に対応する画素回路における駆動トランジスタに流れる電流を、前記モニタ制御トランジスタ、前記電圧変動補償トランジスタ、および、各組の前記所定数の接続制御トランジスタのうちのオン状態のトランジスタを介して測定することを特徴とする、請求項２から６のいずれか１項に記載の表示装置。
  8. 　各画素回路に含まれるトランジスタおよび前記複数の接続制御トランジスタは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項２から７のいずれか１項に記載の表示装置。
  9. 　表示すべき画像を表す複数のアナログ電圧信号を伝達するための複数のデータ線と、前記複数のデータ線と交差する複数の書込制御線と、前記複数のデータ線および前記複数の書込制御線に沿ってマトリクス状に配置され電流で駆動される複数の表示素子と、前記複数のデータ線にそれぞれに対応して設けられ、それぞれが、対応するデータ線に接続された第１導通端子、前記対応するデータ線に与えるべきアナログ電圧信号を受け取るための第２導通端子、および、オン／オフを制御する接続制御信号を受け取るための制御端子を有する複数の接続制御トランジスタとを含み、各表示素子に与えるべき駆動電流を測定する機能を有する表示装置の駆動方法であって、
    　前記複数の接続制御トランジスタのオン／オフを制御する接続制御ステップと、
    　前記複数の接続制御トランジスタのそれぞれの前記第２導通端子に前記アナログ電圧信号を与えるデータ線駆動ステップと、
    　前記複数の書込制御線を選択的に駆動する書込制御線駆動ステップと、
    　前記複数の書込制御線にそれぞれ対応して配設された複数のモニタ制御線を選択的に駆動するモニタ制御線駆動ステップと、
    　前記複数の書込制御線にそれぞれ対応して配設された複数の電圧変動補償線を選択的に駆動する電圧変動補償線駆動ステップと
    を備え、
    　前記表示装置は、前記複数のデータ線および前記複数の書込制御線に沿ってマトリクス状に配置された複数の画素回路を備え、各画素回路は、前記複数のデータ線のいずれか１つと対応すると共に前記複数の書込制御線のいずれか１つと対応し、
    　各画素回路は、
    　　電流によって輝度が制御される表示素子としての電気光学素子と、
    　　前記電気光学素子の駆動電流を制御するデータ電圧を保持するための電圧保持容量と、
    　　対応する書込制御線に接続された制御端子を有し、対応するデータ線から前記電圧保持容量への電圧供給を制御するスイッチング素子としての入力トランジスタと、
    　　前記データ電圧に応じた駆動電流を前記電気光学素子に与えるための駆動トランジスタと、
    　前記対応する書込制御線に対応するモニタ制御線に接続された制御端子を有し、前記駆動トランジスタに流れる電流が通過可能なように前記駆動トランジスタと前記対応するデータ線との間に配置されたモニタ制御トランジスタと、
    　前記対応する書込制御線に対応する電圧変動補償線に接続された制御端子、および、前記対応するデータ線に接続された第１導通端子を有し、前記モニタ制御トランジスタに直列に接続された電圧変動補償トランジスタと、
    　　前記電圧変動補償トランジスタにおける前記第１導通端子と前記電圧変動補償トランジスタにおける前記制御端子との間に形成された電圧変動補償容量とを含み、
    　前記データ線駆動ステップでは、２以上の所定数のデータ線を１組として前記複数のデータ線をグループ化することにより得られる複数組のデータ線群にそれぞれ対応する所定数の出力端子を有するデータ線駆動回路の各出力端子から前記アナログ電圧信号が出力され、各出力端子は、対応する組の所定数のデータ線に対応する所定数の接続制御トランジスタの第２導通端子に接続されており、
    　前記接続制御ステップでは、各組の所定数のデータ線にそれぞれ対応する所定数の接続制御信号が生成され、当該所定数の接続制御信号が各組の所定数のデータ線に対応する前記所定数の接続制御トランジスタの制御端子にそれぞれ与えられることにより、前記複数の書込制御線のいずれか１つが選択状態である第１の選択期間において各組の前記所定数の接続制御トランジスタが所定期間ずつ順次オン状態となり、
    　前記電圧変動補償線駆動ステップでは、前記第１の選択期間において、前記複数の接続制御トランジスタがオン状態からオフ状態に変化した後に、選択状態の書込制御線に対応する電圧変動補償線に与えるべき電圧が第１電圧から第２電圧に変化することにより、前記複数の接続制御トランジスタをオン状態からオフ状態に変化させるために前記複数の接続制御トランジスタの制御端子に与えられる電圧の変化と反対の方向に当該対応する電圧変動補償線の電圧が変化することを特徴とする、駆動方法。
  10. 　各画素回路において駆動トランジスタに流れる電流を前記複数のデータ線および前記複数の接続制御トランジスタを介して測定するための電流測定ステップを更に備え、
    　前記複数の書込制御線のいずれか１つの書込制御線に対応する画素回路において表示素子に与えるべき駆動電流を測定する場合には、
    　前記モニタ制御線駆動ステップでは、前記１つの書込制御線が選択されている第２の選択期間の直後であって前記複数の書込制御線が非選択状態である非選択期間において、前記１つの書込制御線に対応する画素回路におけるモニタ制御トランジスタがオン状態となるように、前記複数のモニタ制御線が駆動され、
    　前記電圧変動補償線駆動ステップでは、前記非選択期間において、前記１つの書込制御線に対応する画素回路における電圧変動補償トランジスタがオン状態となるように、前記複数の電圧変動補償線が駆動され、
    　前記接続制御ステップでは、前記所定数の接続制御信号を各組の所定数のデータ線に対応する前記所定数の接続制御トランジスタの制御端子にそれぞれ与えることにより、前記非選択期間において各組の前記所定数の接続制御トランジスタが所定期間ずつ順次オン状態とされ、
    　前記電流測定ステップでは、前記１つの書込制御線に対応する画素回路における駆動トランジスタに流れる電流が、前記モニタ制御トランジスタ、前記電圧変動補償トランジスタ、および各組の前記所定数の接続制御トランジスタのうちのオン状態のトランジスタを介して測定されることを特徴とする、請求項９に記載の駆動方法。
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