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WO2014054449A1 - 回路基板及び表示装置 - Google Patents

回路基板及び表示装置 Download PDF

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WO2014054449A1
WO2014054449A1 PCT/JP2013/075613 JP2013075613W WO2014054449A1 WO 2014054449 A1 WO2014054449 A1 WO 2014054449A1 JP 2013075613 W JP2013075613 W JP 2013075613W WO 2014054449 A1 WO2014054449 A1 WO 2014054449A1
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WO
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wiring
pattern film
circuit board
storage capacitor
electrically connected
Prior art date
Application number
PCT/JP2013/075613
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English (en)
French (fr)
Inventor
了基 伊藤
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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Priority to US14/431,027 priority patent/US10312374B2/en
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    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Definitions

  • the present invention relates to a circuit board and a display device. More specifically, the present invention relates to a circuit board and a display device particularly preferably used as a constituent member of a display device in which two wirings are arranged between electrode rows such as a dual gate structure.
  • Circuit boards are widely used in active matrix display devices such as liquid crystal display devices and EL (Electro Luminescence) display devices.
  • a TFT (thin film transistor) element is provided at each intersection of a plurality of gate wirings and a plurality of source wirings arranged so as to intersect on the substrate.
  • the image signal is appropriately transmitted to each pixel (electrode) portion connected to the TFT element by the switching function of the TFT element.
  • a gate bus line, a first storage capacitor bus line extending along the gate bus line, and data intersecting with the gate bus line A first storage capacitor bus line including a bus line and a second storage capacitor bus line extending along the data bus line and electrically connected to the first storage capacitor bus line; Is composed of the same conductive film as the gate bus line or the data bus line, and the second storage capacitor bus line is a liquid crystal composed of the same conductive film as the gate bus line or the data bus line.
  • a display device is disclosed (for example, refer to Patent Document 1).
  • JP 2001-281690 A Japanese Patent Laid-Open No. 10-232424 International Publication No. 2007/034596 Special Table 2008-500562
  • a wiring functioning as a wiring for correcting the disconnection is provided as a spare wiring around the panel or arranged in the pixel opening.
  • the wiring provided in the periphery of the panel is used as a circuit when the correction is made, so that there is a problem that the resistance of the wiring becomes high and the size of the frame becomes large.
  • a correction wiring is provided in the pixel opening, correction at the time of disconnection is possible, but since the aperture ratio is reduced, there is a problem that the transmittance is reduced.
  • the corrected gate wiring is formed by the path of the storage capacitor bus line 128a, the storage capacitor bus line 126b, and the storage capacitor bus line 128b. Is done.
  • both the row-direction and column-direction correction wirings arranged in the transmissive portion of the pixel are necessary.
  • the correction wiring is arranged in the pixel in parallel with the source wiring. There was room for ingenuity to make it sufficient.
  • the reason for the transmittance problem is that a wiring functioning as a correction wiring is arranged in the pixel opening portion in order to prevent disconnection of the gate wiring or the source wiring.
  • a correction wiring is arranged in a parallel direction to the source wiring in the transmission portion of the pixel.
  • this correction wiring and two upper and lower storage capacitor wirings (Cs bus lines) adjacent to the disconnected portion of the disconnected wiring are used to melt the laser (laser).
  • the wirings that overlap each other are connected and electrically connected by irradiation, etc., and the wiring is cut (the wiring is cut by irradiating a laser, etc.) to correct the wiring.
  • a circuit is formed when the correction is made using.
  • in order to form a correction path it is necessary to melt two places and to cut six places, which is troublesome, complicated in work, and correction rate. It was also a challenge to reduce.
  • the invention described in the other patent documents described above also has a problem that the wiring for correction is provided in the pixel opening and the transmittance is reduced, and there is a problem that 2 between the pixel rows of the dual gate structure or the like. There has been room for contrivance to obtain a circuit board that can be suitably applied to a display device in which a wiring of a book is arranged.
  • a light shielding member such as a black matrix is lost and a pinhole (also referred to as a missing part in this specification) is generated.
  • the display quality may be reduced.
  • the above-mentioned patent documents have room for improvement in reducing such pinholes while sufficiently suppressing signal delay due to increase in capacity.
  • a medium gate size often employs a dual gate structure for cost reduction.
  • the dual gate structure is required to be thinned to improve the aperture ratio.
  • the occurrence rate of disconnection is increased.
  • disconnection increases as it becomes a high-definition model or a large model.
  • the present invention has been made in view of the above-described present situation, and an object of the present invention is to provide a circuit board and a display device that are sufficiently excellent in transmittance and capable of suitably correcting disconnection.
  • the inventor of the present invention has a circuit board and a display device particularly preferably used as a constituent member of a display device in which two wirings are arranged between pixel rows of a dual gate structure or the like.
  • Various studies have been made on a circuit board and a display device that can appropriately correct a disconnection while shielding a defective portion of a light shielding member.
  • a circuit board in which two wirings are arranged between pixels It paid attention to providing the pattern film
  • the present inventors have found that the wiring can be suitably corrected and have conceived that the above-mentioned problems can be solved brilliantly, and have reached the present invention.
  • a circuit board having a plurality of electrodes arranged in a matrix, wherein the circuit board includes a plurality of first wires and a plurality of wires crossing the first wires.
  • a plurality of electrodes electrically connected to a second wiring, a plurality of storage capacitor wirings extending along a direction in which the first wiring extends, a plurality of thin film transistor elements, and a drain electrode of the plurality of thin film transistor elements, respectively;
  • the pattern film, and the first wiring is arranged between the electrode rows, and two wirings are arranged between the electrode rows, and the second wiring is arranged between the electrode columns, every other one between the electrode columns.
  • the plurality of storage capacitor wires have linear portions extending along the direction in which the second wires extend between the electrode rows where the second wires are not arranged, and the pattern film has a planar main surface of the substrate. Between the electrode rows, A circuit having a first linear portion extending along a direction in which the wiring extends, and two ends of the first linear portion of the pattern film overlapping with ends of the linear portion of the storage capacitor wiring, respectively. It may be a substrate.
  • the circuit board further includes an insulating film, and two end portions of the first linear portion of the pattern film are overlapped with the end portion of the linear portion of the storage capacitor wiring via the insulating film, respectively. Is preferred.
  • the pattern film preferably further includes a second linear portion extending along the direction in which the first wiring extends.
  • the circuit board further includes a conductor, and the conductor has a linear shape extending in a direction in which the first wiring extends, and both end portions thereof overlap with the second linear portion of the pattern film, respectively. It is preferable.
  • One end of the conductor is electrically connected to the second linear portion of the pattern film through a contact hole, and the other end of the conductor is electrically connected to the pattern film.
  • the conductor is electrically connected to the pattern film.
  • both end portions of the conductor are electrically connected to the second linear portion of the pattern film via a contact hole, respectively.
  • the conductor is not electrically connected to the pattern film.
  • the electrode is transparent, and the conductor is made of the same material as that of the electrode.
  • the pattern film is preferably provided in the same layer as the second wiring.
  • the pattern film is provided in a layer different from the second wiring, and the pattern film extends across the plurality of second wirings when the substrate main surface is viewed in plan.
  • One of the first wiring and the second wiring is preferably a gate wiring, and the other of the first wiring and the second wiring is preferably a source wiring.
  • the pattern film is preferably made of a material containing at least one selected from the group consisting of Al, Cr, Ta, Ti, W, Mo, and Cu.
  • the thin film transistor element preferably includes an oxide semiconductor.
  • the circuit board is a circuit board for a display device, and the electrode is preferably a pixel electrode.
  • a display device including the circuit board of the present invention, a counter substrate facing the circuit board, and a display element sandwiched between the substrates may be used.
  • a pixel defect correcting method for correcting a pixel defect generated in a circuit board in which two wirings are arranged between electrode rows of a dual gate structure or the like, the circuit board
  • This pixel defect correcting method may be a pixel defect correcting method in which the disconnected wiring is made conductive through the storage capacitor wiring and the pattern film overlapping with the storage capacitor wiring so as to have substantially the same potential.
  • the conduction step is performed by melting at least two portions of the region where the pattern film and the wiring overlap with each other by laser irradiation and electrically connecting the two.
  • the method may include a step of separating the pattern film conducted with the wiring from other pattern films.
  • a circuit board manufacturing method including a step of correcting a pixel defect by the pixel defect correction method for a circuit board of the present invention.
  • a display device manufacturing method including a step of manufacturing a circuit board by the pixel defect correcting method for a circuit board according to the present invention.
  • the transmittance is sufficiently excellent, and the disconnection can be suitably corrected while shielding the defective portion of the light shielding member by the pattern film.
  • FIG. 3 is an enlarged plan view schematically illustrating the circuit board according to the first embodiment.
  • 1 is an enlarged plan view schematically illustrating a circuit board according to Embodiment 1-1.
  • FIG. 3 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 2 taken along line AB.
  • FIG. 3 is an enlarged plan view schematically illustrating a circuit board according to Embodiment 1-2.
  • FIG. 3 is an enlarged schematic plan view showing a circuit board according to Embodiment 1-3.
  • 3 is a schematic plan view showing the shape of a pattern film according to Embodiment 1.
  • FIG. FIG. 6 is a schematic plan view showing a modification of the shape of the pattern film according to the first embodiment.
  • FIG. 6 is a schematic plan view showing a modification of the shape of the pattern film according to the first embodiment.
  • FIG. 6 is a schematic plan view showing a modification of the shape of the pattern film according to the first embodiment.
  • FIG. 3 is an enlarged schematic plan view showing a circuit board according to Embodiment 2-1.
  • FIG. 6 is an enlarged schematic plan view showing a circuit board of Embodiment 2-2.
  • FIG. 5 is an enlarged schematic plan view showing a circuit board according to Embodiment 2-3.
  • FIG. 6 is an enlarged schematic plan view showing a circuit board according to Embodiment 2-4.
  • FIG. 10 is an enlarged plan view schematically illustrating a circuit board according to a modified example of Embodiment 2-4.
  • FIG. 6 is a schematic plan view showing the shape of a pattern film according to Embodiment 2.
  • 10 is a schematic plan view showing a modification of the shape of the pattern film according to Embodiment 2.
  • FIG. 10 is a schematic plan view showing a modification of the shape of the pattern film according to Embodiment 2.
  • FIG. 10 is a schematic plan view showing a modification of the shape of the pattern film according to Embodiment 2.
  • FIG. 6 is an enlarged schematic plan view showing a circuit board according to Embodiment 3-1.
  • FIG. 6 is an enlarged schematic plan view showing a circuit board according to Embodiment 3-2.
  • FIG. 6 is an enlarged schematic plan view showing a circuit board according to Embodiment 3-3.
  • FIG. 10 is a schematic plan view showing a modification of the shape of the pattern film according to the third embodiment.
  • FIG. 10 is a schematic plan view showing a modification of the shape of the pattern film according to the third embodiment.
  • FIG. 10 is a schematic plan view showing a modification of the shape of the pattern film according to the third embodiment.
  • electrically_connect It is a plane schematic diagram which shows a mode that the conductor and pattern film in a circuit board of the modification of Embodiment 3 conduct
  • FIG. 6 is an enlarged schematic plan view showing a circuit board according to Embodiment 4-1.
  • FIG. 29 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 28 taken along line CD.
  • FIG. 6 is an enlarged schematic plan view showing a circuit board according to Embodiment 4-2.
  • FIG. 10 is an enlarged schematic plan view showing a circuit board according to Embodiment 4-3.
  • FIG. 6 is an enlarged schematic plan view showing a circuit board according to Embodiment 4-4.
  • FIG. 6 is a schematic plan view showing the shape of a pattern film according to Embodiment 4.
  • FIG. 10 is a schematic plan view showing a modification of the shape of the pattern film according to the fourth embodiment.
  • FIG. 10 is a schematic plan view showing a modification of the shape of the pattern film according to the fourth embodiment.
  • FIG. 10 is a schematic plan view showing a modification of the shape of the pattern film according to the fourth embodiment.
  • a pixel may be a picture element (sub-pixel) unless otherwise specified.
  • the circuit substrate (first substrate) of this embodiment is also referred to as a TFT substrate or an array substrate because it includes a thin film transistor element (TFT).
  • the circuit board is an active matrix substrate.
  • the pattern film or the like is provided in the same layer as the other members means that the pattern film and the other members are on the liquid crystal layer side and / or on the opposite side of the liquid crystal layer side.
  • a common member eg, an insulating film, a liquid crystal layer, etc.
  • the reference numbers are the same members, even if the values of the hundreds are different, unless the values of the ones and the tens are the same unless otherwise stated. Indicates.
  • a point M where the wiring is melted and electrically connected by laser irradiation is indicated by a circle ( ⁇ )
  • a point CUT where the wiring is cut by laser irradiation is indicated by a cross shape ( ⁇ ).
  • one of the primary arrays of a plurality of electrodes (pixel electrodes) arranged in a matrix can be a pixel row, and intersects the pixel row (preferably substantially perpendicular to the pixel row).
  • the primary array of other pixels arranged in the direction can be a pixel column.
  • two gate wirings may be arranged per pixel row, and one source wiring may be arranged every other column between pixel columns.
  • the source wiring may be arranged between two pixel rows, and two gate wirings may be arranged every other column between the pixel columns.
  • extending along a certain direction preferably extends parallel to the direction.
  • what is said to be substantially parallel in the technical field of this invention should just be parallel with a certain direction.
  • intersecting is substantially orthogonal, for example.
  • the plurality of first wirings are usually provided in the same layer.
  • a plurality of second wirings are also usually provided in the same layer.
  • the vertical Cs structure is a display device in which two wirings are arranged between pixel rows such as a dual gate structure, and a storage capacitor wiring (Cs bus line) is a portion extending in a horizontal direction like a Greek letter ⁇ . , Including a portion extending in the vertical direction substantially perpendicular to the portion extending in the horizontal direction.
  • the storage capacitor wiring is a saddle type and has a saddle type Cs structure circuit.
  • FIG. 1 is an enlarged plan view schematically illustrating a circuit board according to the first embodiment.
  • the pattern film 28 is disposed so as to overlap with the storage capacitor line CS of the upper pixel and the storage capacitor line CS of the lower pixel.
  • a light shielding metal used to shield light from a defective portion such as a pinhole of the light shielding member is preferable.
  • a light shielding metal for BM pinhole countermeasure can be used under the BM (non-transmissive portion) in the dual gate structure.
  • the light shielding metal is used as a correction wiring that constitutes a circuit for correcting the disconnection.
  • One gate wiring 22a of the two gate wirings is electrically connected to, for example, the gate electrode of the TFT element 24a of the pixel in the odd pixel column, and the other gate wiring 22b of the two gate wirings is, for example, It is electrically connected to the gate electrode of the TFT element 24b of the pixel in the even pixel column.
  • the source line 23 can be electrically connected to the drain lead line 25 via the TFT element 24a or the TFT element 24b which is a switching element.
  • the drain lead wiring 25 is electrically connected to the pixel electrode 21 through the contact hole 26.
  • the pattern film according to the first embodiment is disposed under the light shielding member BM so as not to contribute to the aperture ratio, and when the pattern film is a light shielding member such as a light shielding metal, a defective portion is generated in the light shielding member BM. In some cases, the defect portion can be shielded from light. Furthermore, the pattern film according to the first embodiment is configured to use this pattern film as a correction wiring when the wiring is disconnected in a display device in which two wirings are arranged between pixel rows such as a dual gate structure. is there. In the following, when the wiring of the circuit board according to the first embodiment is disconnected, a form after correcting this is shown as embodiments 1-1 to 1-3.
  • FIG. 2 is an enlarged schematic plan view showing the circuit board according to Embodiment 1-1.
  • the source wiring is disconnected at the position of DS1 and this is corrected.
  • the storage capacitor wiring is cut at a total of four locations of CUT1, CUT2, CUT3, and CUT4 to irradiate the laser, and
  • the source wiring 23 and the storage capacitor wiring CS are melted and electrically connected at the location M1 by laser irradiation, and the storage capacitance wiring CS and the pattern film 28 are melted and electrically connected at the location M2.
  • FIG. 3 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 2 taken along line AB.
  • the circuit board before forming the circuit when it corrects is shown.
  • Both ends of the pattern film 28 overlap with the storage capacitor wiring CS of the pixel.
  • the thickness of the first insulating film 31 is preferably 3000 mm or more. Moreover, regarding the upper limit value, it is preferably 5000 mm or less.
  • the insulating film can be formed only by an insulating film existing on a conventional circuit board, a new process process and an additional mask exposure process are not required for the conventional circuit board manufacturing method.
  • the circuit board is easy to manufacture and the manufacturing time is not long. The same effect can be exhibited in the second and third embodiments.
  • FIG. 4 is an enlarged plan view schematically illustrating the circuit board according to Embodiment 1-2.
  • the case where the gate wiring 22a is disconnected at the location of DG1 and this is corrected will be described.
  • the laser is irradiated to cut the storage capacitor wiring at two places, CUT5 and CUT6, and the laser is irradiated. Then, the gate wiring 22a and the pattern film 28 are melted and electrically connected at the position M5, the pattern film 28 and the storage capacitor wiring CS are melted and electrically connected at the position M6, and the position M7.
  • the storage capacitor wiring CS and the pattern film 28a are melted and electrically connected to each other, and the pattern film 28a and the gate wiring 22a are melted and electrically connected at a position M8 (a total of four positions are melted and electrically connected). Continually conducted.)
  • FIG. 5 is an enlarged schematic plan view showing the circuit board according to Embodiment 1-3.
  • the gate wiring 22a is disconnected at the location of DG1
  • the gate wiring 22b is disconnected at the location of DG2.
  • the storage capacitor wiring CS is applied to a total of six locations of CUT5, CUT6, CUT7, CUT8, CUT9, and CUT10 by irradiating a laser.
  • the gate wiring 22a and the pattern film 28 are melted and electrically connected at a position M5 by irradiating a laser, and the pattern film 28 and the storage capacitor wiring CS are melted at a position M6.
  • the storage capacitor wiring CS and the pattern film 28a are melted and electrically connected at the position M7, and the pattern film 28a and the gate wiring 22a are melted and electrically connected at the position M8. .
  • the gate wiring 22b and the pattern film 28 are melted and electrically connected at a position M9 by laser irradiation, and the pattern film 28 and the storage capacitor wiring CS are melted and electrically connected at a position M10.
  • the storage capacitor wiring CS and the pattern film 28a were melted and electrically connected at the position M11, and the pattern film 28a and the gate wiring 22b were melted and electrically connected at the position M12. A total of 8 places were melted and electrically conducted.
  • the TFT substrate corresponding to the portion where the light shielding member is formed is shielded with a dual gate structure in order to shield the defective portion of the light shielding member (black matrix formed on the counter substrate side).
  • the gate wiring is disconnected or the source wiring is disconnected, the light shielding metal or the like that is arranged can be suitably corrected.
  • the aperture ratio does not decrease.
  • it is not necessary to provide spare wiring around the display panel, and the frame can be narrowed.
  • the wiring space around the display panel can be widened, and the resistance of the wiring provided around the panel can be reduced.
  • the gate wiring is corrected, it has advantages that the melting and cutting for correction and the number of times of cutting are reduced, less labor, and the operation is simpler than the invention described in the prior patent document.
  • the pattern shape of the pattern film is a quadrangle (a quadrilateral), but as a pattern shape of the pattern film 28,
  • the pattern film is not particularly limited as long as it overlaps the end of the linear portion of the storage capacitor wiring, and may be triangular, semicircular, trapezoidal, or the like.
  • FIG. 6 is a schematic plan view illustrating the shape of the pattern film according to the first embodiment.
  • 7 to 9 are schematic plan views showing modified examples of the shape of the pattern film according to the first embodiment.
  • the pattern film 28 shown in FIG. 6 has a great effect of improving the light shielding rate.
  • the pattern film 28A shown in FIG. 7 can reduce the capacitance between the gate wirings 22a and 22b and the light shielding metal that is the pattern film 28A, and can reduce the influence of the capacitance on the gate wirings 22a and 22b. Therefore, it is possible to sufficiently prevent the display quality from being deteriorated due to signal delay or capacitance change.
  • the pattern film 28B shown in FIG. 8 has a large effect of improving the light shielding rate, and can reduce the capacitance between the storage capacitor wiring CS and the light shielding metal as the pattern film 28B.
  • the pattern film 28B shown in FIG. 8 has a higher light shielding effect than the pattern film 28A shown in FIG. 7, and is advantageous in shielding the light-shielding portion of the light shielding member.
  • the light shielding metal is drowned only in the portions overlapping the gate wirings 22a and 22b. ing.
  • a gap is generated in the drowned portion (eight locations surrounded by a broken line in FIG. 7), and light leakage occurs when a defect portion is generated in the light shielding portion.
  • the pattern film 28B shown in FIG. Then, even when a defect portion is generated in the light shielding portions at the eight locations, the defect portion can be completely shielded from light.
  • the pattern film 28C shown in FIG. 9 has a redundant design, can reduce the influence of capacitance on the gate wirings 22a and 22b, and can sufficiently reduce signal delay and display quality due to capacitance change. Can be prevented.
  • the pattern film 28 is provided so as to overlap the storage capacitor wiring via the insulating film, and laser irradiation is performed. It is preferable to be configured so as to secure a region for use.
  • the amount of overlap between the pattern film 28 and the storage capacitor wiring CS when the substrate main surface is viewed in plan is preferably 4 ⁇ m 2 or more. This is because the region melted by the laser irradiation is desirably at least about 2 ⁇ m * 2 ⁇ m square. With respect to the upper limit value of the overlap amount, for example, 10 ⁇ m 2 is preferable.
  • the disconnection can be corrected by using the pattern film disposed under the light shielding member that does not contribute to the opening as the correction wiring so that the missing portion of the light shielding member can be shielded, the aperture ratio does not decrease.
  • the disconnection can be corrected either when the source wiring is disconnected or when the gate wiring is disconnected. Even if two parallel gate wirings are disconnected at the same time, both disconnections can be corrected.
  • the number of disconnections is less than that of the invention described in Patent Document 1 and the correction can be easily performed.
  • the disconnection can be corrected with only two cuttings and two meltings according to the configuration of the embodiment 4-2 described later.
  • the difference between the storage capacitor line CS according to the present invention and the storage capacitor bus line described in Patent Document 1 is that the storage capacitor line CS according to the present invention is first provided between pixel columns. is there.
  • the storage capacitor wiring CS is arranged separately for each pixel with a length corresponding to the vertical length of one pixel. Thus, the number of times of cutting the wiring in the gate wiring correction process can be reduced because the pixel is arranged separately for each pixel.
  • the modified gate wiring is formed by paths 128a, 126b, and 128b. Since 128 and 126 are electrically connected via contact holes, they pass through the contact holes twice between 128a and 126b and between 126b and 128b. Since the resistance of the contact hole is higher than that of the metal wiring portion, this patent is more advantageous in preventing signal delay in the first and second embodiments because there is no contact hole in the storage capacitor wiring. In addition, in the process of correcting the disconnection of the wiring, the fact that the number of times of cutting is small is low in the possibility of failure, so that the correction rate is improved. Furthermore, the working time is shortened, and the correction capability at the same time is improved.
  • the plurality of gate wirings as the first wirings only need to extend at least two between the pixel rows. It should be noted that at least two first wirings are arranged between pixel rows every other pixel row, and gate wirings are not arranged between other pixel rows. However, a gate wiring is provided for each pixel row. It is preferable that at least two are arranged. The two extending along each other preferably means that the two are substantially parallel. Moreover, it is preferable that crossing is substantially orthogonal, for example.
  • the gate wirings only need to extend along each other between the pixel rows when the main surface of the substrate is viewed in plan. However, it is preferable that two gate wirings extend along each other between the pixel rows. The fact that at least two of the pixel rows extend along each other may be partially doubled, but it is preferable that two separate wirings are provided adjacent to each other.
  • the circuit board of Embodiment 1 has a dual gate structure. Due to the dual gate structure, the number of gate lines is twice that of a normal circuit board, and the number of source lines is half that of a normal circuit board. Similarly, the number of gate drivers is twice that of a normal circuit board, and the number of source drivers is also half that of a normal circuit board. Since the source driver is more expensive than the gate driver, the entire driver is inexpensive. By applying the present invention to a circuit board having a dual gate structure, the effect of the present invention can be sufficiently exerted in a form capable of reducing the cost by reducing the number of drivers.
  • circuit board having a structure in which two source wirings are adjacent to each other There is also a circuit board having a structure in which two source wirings are adjacent to each other.
  • a circuit board having the structure is used in an X-ray sensor or the like.
  • the present invention can be applied in a structure in which two wirings are adjacent to each other, and not only a configuration in which two gate wirings are arranged between pixel rows, but also two source wirings between pixel rows, etc.
  • the present invention is equally applicable to a configuration in which the other two wirings are arranged.
  • the circuit board of the present invention includes, for example, a plurality of gate wirings and a plurality of data wirings on a substrate, a thin film transistor element in which a gate electrode is connected to the gate wiring and a source electrode is connected to the source wiring, and the thin film transistor And a pixel electrode connected to the drain electrode or drain lead wiring of the element.
  • the first wiring is a gate wiring and the second wiring is a source wiring.
  • the driving control of the thin film transistor element is performed by the current (gate signal) flowing through the gate wiring, and the current flowing through the source wiring when the thin film transistor element is in the ON state.
  • the drive control of the pixel electrode can be performed by (data signal).
  • the circuit board further includes an insulating film, and two ends of the portion (first linear portion) parallel to the source wiring of the pattern film are respectively connected to the end of the linear portion of the storage capacitor wiring It is preferable to overlap with an insulating film. As a result, it is possible to form a detour path that electrically connects two portions of the separated wiring and to correct the wiring.
  • the circuit board of the present invention can modify the wiring, for example, when used for a panel substrate of a liquid crystal display device, it can contribute to an improvement in the yield of the liquid crystal display device.
  • a gate insulating film, a protective film of a thin film transistor element, or the like can be used as the insulating film that insulates the overlapping portion of the wiring structure.
  • the thickness of the insulating film is not particularly limited, but is preferably 5000 mm or less in order to easily conduct the overlapping portion of the wiring structure by laser irradiation or the like.
  • the thin film transistor element generally has a gate electrode connected to a gate wiring and a source electrode connected to the source wiring.
  • the circuit board is usually also referred to as an active matrix substrate.
  • Each member such as a wiring, a pattern film, a thin film transistor element, and an insulating film is usually disposed on a transparent substrate such as a glass substrate.
  • the pattern film is preferably provided in the same layer as the source wiring, for example. Thereby, it is not necessary to form a new insulating film in order to form the pattern film, and the circuit board of the present invention can be manufactured more easily.
  • the same layer as the source wiring means a layer in which the source wiring of the circuit board having a multilayer structure is formed, and the pattern film and the source wiring are usually provided in the same layer. In this case, the pattern film and the source wiring are formed in the same process. More preferably, the pattern film is formed by the same conductive material and the same process as the source wiring and the source electrode of the thin film transistor element in order to shorten the manufacturing process and reduce the manufacturing cost.
  • circuit board and the display device of the present invention are not particularly limited as long as such components are included as essential components, and may or may not include other components. .
  • the storage capacitor wiring CS is preferably formed in the same process using the same conductive material as the gate wirings 22a and 22b and the gate electrode.
  • the pattern film is preferably composed of a light shielding member. Moreover, it is preferable to be comprised from a metal. More preferably, it is preferably made of a material containing at least one selected from the group consisting of Al, Cr, Ta, Ti, W, Mo, and Cu. Thereby, since the pattern film (wiring for correction) is formed of a material containing these refractory metals, when performing melting processing with a laser or the like, compared with a transparent conductive film such as ITO, The pattern film and the storage capacitor wiring, the gate wiring, or the source wiring can be easily and reliably connected.
  • the wiring (gate wiring, source wiring), gate electrode and drain lead wiring are made of titanium (Ti), chromium (Cr), aluminum (Al), molybdenum (Mo), tantalum (Ta), tungsten (W). And metal films such as copper (Cu), alloy films thereof, and laminated films thereof.
  • Examples of a method for forming the wiring, the gate electrode, and the drain lead wiring include a method of forming a pattern by a photoetching method after forming the above-described material into a film by a sputtering method or the like.
  • Examples of the material for the source electrode and the drain electrode include n + amorphous silicon doped with phosphorus or the like when amorphous silicon is used as the semiconductor layer of the thin film transistor element.
  • amorphous silicon is used as the semiconductor layer of the thin film transistor element.
  • MoN / Al / MoN, Cu / Ti (Cu is an upper layer, Ti is a lower layer), or the like is preferable.
  • Examples of a method for forming the source electrode and the drain electrode include a method in which the above-described material is formed by a plasma CVD method or the like and then separated from the source and the drain by a dry etching method or the like.
  • the gate wiring and the gate electrode, the source wiring and the drain lead wiring, and the source electrode and the drain electrode must be formed of the same material and in the same process. Is preferred.
  • the thicknesses of the wiring, the gate electrode, and the drain lead wiring are not particularly limited, but the lower limit is preferably about 1000 mm, and the upper limit is about 3000 mm, and the thickness of the source electrode and drain electrode is preferably about 500 mm.
  • Examples of the material of the pixel electrode include transparent conductive materials such as ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), tin oxide, and zinc oxide.
  • Examples of the method for forming the pixel electrode include a method in which the above-described material is formed by a sputtering method or the like and then a pattern is formed by a photoetching method or the like.
  • Examples of the shape of the pixel electrode include a rectangular shape.
  • the thickness of the pixel electrode is not particularly limited, but it is preferable that the lower limit is about 1000 mm and the upper limit is about 2000 mm.
  • the pixel electrode and the drain electrode or drain lead wiring are preferably connected by a contact hole or the like formed in the interlayer insulating film.
  • Examples of the material for the insulating film include acrylic resin, silicon nitride, and silicon oxide.
  • Preferred embodiments of the active matrix substrate of the present invention include, for example, (1) substrate, (2) gate wiring, gate electrode and storage capacitor wiring, (3) (gate) insulating film, and (4) high resistance semiconductor layer from the lower layer. (5) Source wiring, source electrode, drain electrode, drain lead wiring, and storage capacitor upper electrode (6) Interlayer insulating film (including contact hole), (7) Pixel electrode stacked in this order.
  • the thin film transistor element in the circuit board of the present invention preferably contains an oxide semiconductor.
  • the present invention is also a display device including the circuit board of the present invention.
  • the display device of the present invention when a pixel defect occurs in a circuit board manufacturing process, the correction can be easily and reliably performed. Therefore, the pixel defect is sufficiently reduced to obtain a high display quality. And can be manufactured with a high yield.
  • Such a liquid crystal display device of the present invention can be suitably used for large liquid crystal TVs and the like that are particularly required to suppress the occurrence of point defects.
  • Preferred examples of the display device of the present invention include a liquid crystal display device and an EL (Electro Luminescence) display device.
  • the basic configuration of the display device of the first embodiment includes a TFT substrate (active matrix substrate) which is the circuit substrate of the first embodiment, a color filter substrate (counter substrate), and a display medium sandwiched between these two substrates (for example, A liquid crystal display device.
  • TFT substrate active matrix substrate
  • color filter substrate counter substrate
  • display medium sandwiched between these two substrates for example, A liquid crystal display device.
  • the alignment mode, alignment method, and driving method of the liquid crystal for example, TN (Twisted Nematic) mode, MVA (Multi-Domain Vertical Alignment) mode.
  • IPS In-Plane Switching
  • FFS Frringe Field Switching
  • TBA Transverse Bend Alignment
  • the present invention can also be suitably applied to PSA (Polymer Sustained Alignment) technology, photo-alignment technology, and those using a multi-pixel structure.
  • PSA Polymer Sustained Alignment
  • the pixel shape is not particularly limited, and may be a vertically long pixel, a horizontally long pixel, or a delta arrangement as shown in the figure.
  • the pattern film can be electrically connected to the gate film by irradiating a laser or the like. Therefore, in the active matrix substrate of the present embodiment, even when the wiring is disconnected, the wiring can be corrected by conducting the pattern film and the gate wiring at least in two places.
  • Table 1 below collectively shows the number of locations where the wiring and the like are melted and electrically connected by laser irradiation in Embodiment 1, and the number of locations where the wiring and the like are cut by laser irradiation.
  • Tables 1 to 4 below the number of locations where wires and the like are melted and electrically connected is simply referred to as “melting (number of times)”.
  • the pattern film extends to the region between the gate wiring and the gate wiring (direction different from that of Embodiment 1 by 90 degrees), and is transparent on the pattern film between the pixel rows.
  • Configuration in which electrode (pixel electrode material) is arranged In the second embodiment, the pattern film extends to a region between the gate wiring and the gate wiring (the pattern film of the second embodiment has a first linear portion extending in parallel with the source wiring in the pattern film of the first embodiment. And a second linear portion extending in a direction 90 degrees different from the first linear portion), and a transparent electrode is disposed as a conductor on the pattern film between the pixel rows.
  • the conductor is not particularly limited, but is preferably a transparent electrode made by the same material and process as the material forming the pixel electrode.
  • the second embodiment can be formed only with an insulating film existing on a conventional circuit board as an insulating film, a new process process and an additional mask exposure process are not required for the conventional circuit board manufacturing method.
  • the circuit board is easy to manufacture and the manufacturing time is not long.
  • a light-shielding conductor such as a light-shielding metal
  • the light-shielding area is increased, so that the effect of shielding the missing part of the light-shielding member is great.
  • FIG. 10 is an enlarged schematic plan view showing the circuit board of Embodiment 2-1.
  • the laser is irradiated to cut the storage capacitor wiring at a total of two locations of CUT21 and CUT22, and the laser is irradiated. Then, the source wiring 123 and the conductor 129 which is a transparent electrode made of a pixel electrode material are melted and electrically connected at the position M21, and the conductor 129 and the pattern film 128 are melted at the position M22.
  • FIG. 11 is an enlarged schematic plan view showing the circuit board of the embodiment 2-2.
  • the gate wiring 122a and the pattern film 128 are melted and electrically connected at a position M27 by irradiating a laser. Then, the pattern film 128 and the conductor 129 are melted and electrically connected at a position M28, and the conductor 129 and the pattern film 128a are melted and electrically connected at a position M29.
  • the pattern film 128a and the gate wiring 122a were melted and electrically connected (a total of four locations were melted and electrically connected). In the embodiment 2-2, the wiring is not cut.
  • FIG. 12 is an enlarged plan view schematically illustrating a circuit board according to Embodiment 2-3.
  • the gate wiring 122a is disconnected at the location of the DG 11, and this is corrected by using the storage capacitor wiring CS will be described.
  • the laser is irradiated to cut the storage capacitor wiring at a total of two locations of the CUT 23 and the CUT 24, and the laser is irradiated.
  • the gate wiring 122a and the pattern film 128 are melted and electrically connected at the location M31, and the pattern film 128 and the storage capacitor wiring CS are melted and electrically connected at the location M32, and the location M33.
  • the storage capacitor wiring CS and the pattern film 128a are melted and electrically connected to each other, and the pattern film 128a and the gate wiring 122a are melted and electrically connected at a position M34 (the total of four positions are melted and electrically connected). Continually conducted.)
  • FIG. 13 is an enlarged plan view schematically illustrating a circuit board according to Embodiment 2-4.
  • the gate wiring 122a is disconnected at the location of DG11
  • the gate wiring 122b is disconnected at the location of DG12.
  • the laser is irradiated
  • the storage capacitor wiring CS is formed of the CUT 23, CUT 24, CUT 25, and CUT 26, and the pattern film 128 is formed.
  • the pattern film 128a is cut by the CUT 27 at a total of six positions by the CUT 28, and the gate wiring 122a and the pattern film 128 are melted and electrically connected at the position M31 by irradiating the laser.
  • the pattern film 128 and the storage capacitor line CS are melted and electrically connected at a position, the storage capacitor line CS and the pattern film 128a are melted and electrically connected at a position M33, and the pattern film is connected at a position M34.
  • 128a and the gate wiring 122a were melted and electrically connected.
  • the gate wiring 122b and the pattern film 128 are melted and electrically connected at a position M35 by laser irradiation, and the pattern film 128 and the storage capacitor wiring CS are melted and electrically connected at a position M36. Then, the storage capacitor wiring CS and the pattern film 128a were melted and electrically connected at the position M37, and the pattern film 128a and the gate wiring 122b were melted and electrically connected at the position M38. A total of 8 places were melted and electrically conducted.
  • FIG. 14 is an enlarged schematic plan view showing a circuit board according to a modification of the embodiment 2-4.
  • the pattern film 128 is further cut by the CUT 29 and the pattern film 128a is cut by the CUT 30 from the embodiment 2-4 (cut at a total of 8 points).
  • the pattern film is cut in two places above and below (for example, two places of CUT27 and CUT29), and the pattern film is unnecessary. It is a particularly preferable mode to separate the area from the signal transmission path as a bypass path when the area is corrected. This can be suitably applied not only to the embodiment 2-4 but also to the embodiments 1-3 and 3-3.
  • the advantages of cutting the pattern film at two locations on the upper and lower sides and separating unnecessary areas will be described below.
  • the distance between the gate wiring (nth) and the gate wiring adjacent to the gate wiring (n + 1th) is 10 ⁇ m and the width of the pattern film between them is 5 ⁇ m
  • the distance between the gate wiring and the pattern film The distance is 2.5 ⁇ m.
  • the influence of an electric field exerted on a gate wiring adjacent to the gate wiring by the gate wiring is as follows: (1) Normal The distance between the gate wiring (n-th) and the gate wiring (n + 1) is 10 ⁇ m, and the influence of the electric field applied to the gate wiring adjacent to the gate wiring by the gate wiring is 10 ⁇ m. It will be through. (2) As shown in FIG. 14, a structure in which the pattern film is cut at two upper and lower positions and unnecessary regions are cut; an effect substantially equivalent to the above (1) can be exhibited.
  • the pattern shape of the linear portion of the pattern film is a quadrangle (quadrangle) as shown in FIG.
  • the shape is not particularly limited as long as the pattern film overlaps the end of the linear portion of the storage capacitor wiring, and may be a triangle, a semicircle, a trapezoid, or the like.
  • FIG. 15 is a schematic plan view illustrating the shape of the pattern film according to the second embodiment.
  • 16 to 18 are schematic plan views showing modified examples of the shape of the pattern film according to the second embodiment.
  • the pattern film 128 shown in FIG. 15 has a great effect of improving the light shielding rate.
  • the pattern film 128A shown in FIG. 16 in order to reduce the capacitance between the gate wirings 122a and 122b and the light shielding metal that is the pattern film 128A, the light shielding metal is drowned only in the portion overlapping the gate wirings 122a and 122b. ing. Therefore, the capacitance between the gate wirings 122a and 122b and the light shielding metal that is the pattern film 128A can be reduced, the influence of the capacitance on the gate wirings 122a and 122b can be reduced, signal delay, Deterioration of display quality due to change in capacity can be sufficiently prevented.
  • the pattern film 128B shown in FIG. 17 has a large effect of improving the light shielding rate, and can reduce the capacitance between the storage capacitor wiring CS and the light shielding metal that is the pattern film 128B.
  • the pattern film 128B shown in FIG. 17 has a higher light-shielding effect than the pattern film 128A shown in FIG. 16, and is advantageous in shielding light-shielding portions of the light-shielding member. That is, in the pattern film 128A shown in FIG. 16, a gap is generated in the drowned portion, but in the pattern film 28B shown in FIG. 8, the portion can be completely shielded from light.
  • the pattern film 128C shown in FIG. 18 has a redundant design, can reduce the influence of capacitance on the gate wirings 122a and 122b, and can sufficiently reduce signal delay and display quality due to capacitance change. Can be prevented.
  • the pattern film 128 is provided so as to overlap the storage capacitor wiring through the insulating film, and laser irradiation is performed. It is preferable to be configured so as to secure a region for use.
  • the amount of overlap between the pattern film 128 and the storage capacitor line CS when the main surface of the substrate is viewed in plan is preferably 4 ⁇ m 2 or more. This is because the region melted by the laser irradiation is desirably at least about 2 ⁇ m * 2 ⁇ m square. With respect to the upper limit value of the overlap amount, for example, 10 ⁇ m 2 is preferable.
  • the basic configuration of the display device of Embodiment 2 also includes a TFT substrate (active matrix substrate) as a circuit substrate, a color filter substrate (counter substrate), and a display medium (for example, liquid crystal) sandwiched between the two substrates. It is a display device.
  • TFT substrate active matrix substrate
  • a color filter substrate counter substrate
  • a display medium for example, liquid crystal
  • TN, MVA, IPS, FFS, TBA, PSA photo alignment, multi-pixel.
  • the pixel shape is not limited and may be a vertically long picture element, a horizontally long picture element, or a delta arrangement.
  • a pattern film is disposed as a source wiring layer between pixel rows.
  • a correction wiring can be formed using a conventional TFT constituent layer (manufacturing process). This eliminates the need for a new layer formation process (photolithography process), and thus does not increase the number of processes. There is no need for a new mask and the cost does not increase.
  • the upper and lower gate wirings can be corrected by using a pattern film arranged under the light shielding member that does not contribute to the opening as a wiring for correction so that the missing part of the light shielding member can be shielded. Further, all the gate wiring can be corrected wherever it is disconnected.
  • the other suitable structure of Embodiment 2 is the same as that of the suitable form of Embodiment 1 mentioned above, About this form, the effect similar to having mentioned above can be exhibited.
  • Table 2 summarizes the number of locations where the wiring and the like are melted and electrically connected by laser irradiation in Embodiment 2 and the number of locations where the wiring and the like are cut by laser irradiation.
  • a light shielding metal and a transparent electrode (pixel electrode material) for shielding light-shielding portions of light shielding portions between adjacent pixels are electrically connected through a protective film hole (one side)]
  • the pattern film extends to the region between the gate wiring and the gate wiring as in the second embodiment, and the transparent electrode is disposed as a conductor on the pattern film between the pixel rows.
  • the conductor is not particularly limited, but is preferably a transparent electrode made by the same material and process as the material forming the pixel electrode.
  • the insulating film can be formed only by an insulating film existing on a conventional circuit board, a new process process and an additional mask exposure process are not required for the conventional circuit board manufacturing method.
  • the circuit board is easy to manufacture and the manufacturing time is not long.
  • a light-shielding conductor such as a light-shielding metal
  • the light-shielding area is increased, so that the effect of shielding the missing part of the light-shielding member is great.
  • FIG. 19 is an enlarged schematic plan view showing the circuit board of Embodiment 3-1.
  • Embodiment 3-1 a case will be described in which the source wiring is disconnected at the location of DS21 and this is corrected.
  • the laser is irradiated to cut the storage capacitor wiring at two places, CUT 31 and CUT 32, and the laser is irradiated. Then, the source wiring 223 and the conductor 229 which is a transparent electrode made of a pixel electrode material are melted and electrically connected at the position M51, and the conductor 229 and the pattern film 228 are electrically connected via the contact hole.
  • the pattern film 228 and the storage capacitor line CS are melted and electrically connected at a position M52, and the storage capacitor line CS and the pattern film 228a are melted and electrically connected at a position M53. Then, the pattern film 228a and the conductor 229 are electrically connected through a contact hole, and the conductor 229 and the source wiring 223 are melted and electrically connected at a position M54. Was (were electrically conducted to melt the six places.).
  • FIG. 20 is an enlarged schematic plan view showing the circuit board of the embodiment 3-2.
  • the embodiment 3-2 a case where the gate wiring 222a is disconnected at the location of the DG 21 and this is corrected using the storage capacitor wiring CS will be described.
  • the laser is irradiated to cut the storage capacitor wiring at two places, CUT33 and CUT34, and the laser is irradiated. Then, the gate wiring 222a and the pattern film 228 are melted and electrically connected at the position M55, and the pattern film 228 and the storage capacitor wiring CS are melted and electrically connected at the position M56.
  • the storage capacitor wiring CS and the pattern film 228a are melted and electrically connected to each other, and the pattern film 228a and the gate wiring 222a are melted and electrically connected at a position M58 (total of four places are melted and electrically connected). Continually conducted.)
  • FIG. 21 is an enlarged plan view schematically illustrating a circuit board according to Embodiment 3-3.
  • the gate wiring 222a is disconnected at the location of DG21
  • the gate wiring 222b is disconnected at the location of DG22.
  • a case where two gate wirings are disconnected at the same time in a portion where they are parallel to each other will be described.
  • the storage capacitor wiring CS is formed of the CUT 33, CUT 34, CUT 35, CUT 36, and the pattern film 228 is formed.
  • the CUT 37 cuts the pattern film 228a with the CUT 38 at a total of six locations, and the laser wiring is used to melt and electrically connect the gate wiring 222a and the pattern film 228 at the location M55.
  • the pattern film 228 and the storage capacitor line CS are melted and electrically connected at a position, the storage capacitor line CS and the pattern film 228a are melted and electrically connected at a position M57, and the pattern film is connected at a position M58. 228a and the gate wiring 222a were melted and electrically connected.
  • the gate wiring 222b and the pattern film 228 are melted and electrically connected at a position M59 by laser irradiation, and the pattern film 228 and the storage capacitor wiring CS are melted and electrically connected at a position M60. Then, the storage capacitor wiring CS and the pattern film 228a were melted and electrically connected at the position M61, and the pattern film 228a and the gate wiring 222b were melted and electrically connected at the position M62. A total of 8 places were melted and electrically conducted.
  • the pattern shape of the linear portion of the pattern film is a quadrangle (quadrangle) as shown in FIG.
  • the shape is not particularly limited as long as the pattern film overlaps the end of the linear portion of the storage capacitor wiring, and may be a triangle, a semicircle, a trapezoid, or the like.
  • FIG. 22 is a schematic plan view showing the shape of the pattern film according to the third embodiment.
  • 23 to 25 are schematic plan views showing modified examples of the shape of the pattern film according to the third embodiment.
  • the pattern film 228 shown in FIG. 22 has a great effect of improving the light shielding rate.
  • 23 reduces the capacitance between the gate wirings 222a and 222b and the light shielding metal that is the pattern film 228A, so that the light shielding metal is drowned only in the portion overlapping the gate wirings 222a and 222b. ing. Therefore, the capacitance between the gate wirings 222a and 222b and the light shielding metal that is the pattern film 228A can be reduced, the influence of the capacitance on the gate wirings 222a and 222b can be reduced, signal delay, Deterioration of display quality due to change in capacity can be sufficiently prevented.
  • the pattern film 228B shown in FIG. 24 has a large effect of improving the light shielding rate, and can reduce the capacitance between the storage capacitor wiring CS and the light shielding metal that is the pattern film 228B.
  • the pattern film 228B shown in FIG. 24 has a higher light-shielding effect than the pattern film 228A shown in FIG. 23, and is advantageous in shielding the defective portion of the light-shielding member. That is, in the pattern film 228A shown in FIG. 23, a gap is generated in the drowned part, but in the pattern film 228B shown in FIG. 24, the part can be completely shielded from light.
  • the pattern film 228C shown in FIG. 25 has a redundant design, can reduce the influence of the capacitance on the gate wirings 222a and 222b, and can sufficiently reduce the display quality due to signal delay and capacitance change. Can be prevented.
  • the pattern film 228 is provided so as to overlap the storage capacitor wiring through the insulating film, and laser irradiation is performed. It is preferable to be configured so as to secure a region for use.
  • the amount of overlap between the pattern film 228 and the storage capacitor line CS when the main surface of the substrate is viewed in plan is preferably 4 ⁇ m 2 or more. It is desirable that the region melted by the laser irradiation is at least about 2 ⁇ m * 2 ⁇ m square. With respect to the upper limit value of the overlap amount, for example, 10 ⁇ m 2 is preferable.
  • FIG. 26 is a schematic plan view illustrating a state in which the conductor and the pattern film in the circuit board according to the third embodiment are electrically connected.
  • a protective film hole (contact hole 226) is provided only on one side of the conductor 229, and the conductor 229 and the pattern film 228 are electrically connected at this location.
  • the conductor 229 and the pattern film 228 are provided via a protective film that is an insulating film, and the two are not electrically connected.
  • the number of times of cutting by laser irradiation can be reduced when the disconnection of the wiring is corrected.
  • FIG. 27 is a schematic plan view illustrating a state in which a conductor and a pattern film are electrically connected in a circuit board according to a modification of the third embodiment.
  • Protective film holes are provided on both sides of the conductor 229. Specifically, the contact hole 226 is provided at one end of the conductor 229, and the contact hole 226A is provided at the other end of the conductor 229.
  • the conductor 229 and the pattern film 228 are electrically connected at these locations.
  • the number of times of cutting by laser irradiation increases when correcting the disconnection of the wiring, but such a configuration may be used, and the other effects of the third embodiment described above. Can be demonstrated.
  • the basic configuration of the display device of Embodiment 3 also includes a TFT substrate (active matrix substrate) as a circuit substrate, a color filter substrate (counter substrate), and a display medium (for example, liquid crystal) sandwiched between the two substrates. It is a display device.
  • TFT substrate active matrix substrate
  • a color filter substrate counter substrate
  • a display medium for example, liquid crystal
  • TN, MVA, IPS, FFS, TBA, PSA photo alignment, multi-pixel.
  • the pixel shape is not limited and may be a vertically long picture element, a horizontally long picture element, or a delta arrangement.
  • a pattern film is disposed as a source wiring layer between pixel rows.
  • a correction wiring can be formed using a conventional TFT constituent layer (manufacturing process). This eliminates the need for a new layer formation process (photolithography process), and thus does not increase the number of processes. There is no need for a new mask and the cost does not increase.
  • the upper and lower gate wirings can be corrected by using a pattern film arranged under the light shielding member that does not contribute to the opening as a wiring for correction so that the missing part of the light shielding member can be shielded. Further, all the gate wiring can be corrected wherever it is disconnected.
  • the other suitable structure of Embodiment 3 is the same as that of the suitable form of Embodiment 1 mentioned above, and the effect similar to having mentioned above can be exhibited about the said form.
  • Table 3 summarizes the number of locations where the wiring and the like are melted and electrically connected by laser irradiation in Embodiment 3, and the number of locations where the wiring and the like are cut by laser irradiation.
  • a pattern film which is a light shielding metal extending across each pixel along a pixel row, is arranged in a new layer.
  • the area where the pattern film is arranged is the largest in the first to fourth embodiments. Therefore, when a light-shielding conductor such as a light-shielding metal is used as the pattern film, the missing portion of the light-shielding member is shielded from light. This is the most effective in preventing light leakage.
  • FIG. 28 is an enlarged schematic plan view showing the circuit board of the embodiment 4-1.
  • the pattern film 328A is cut at a total of four locations of CUT41, CUT42, CUT43, and CUT44 by irradiating a laser.
  • the source wiring 323 and the pattern film 328A are melted and electrically connected at a position M71 by laser irradiation, and the pattern film 328A and the storage capacitor wiring CS are melted and electrically connected at a position M72.
  • the storage capacitor wiring CS and the pattern film 328A are melted and electrically connected at the position M73, and the pattern film 328A and the source wiring 323 are melted and electrically connected at the position M74 (a total of four positions). Were melted and electrically conducted.)
  • FIG. 29 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 28 taken along line CD.
  • the circuit board before forming the circuit when corrected is shown.
  • both ends of the linear portion along the source wiring overlap with the storage capacitor wiring CS of the pixel.
  • the thickness of the first insulating film 331 is preferably 3000 mm or more. Moreover, regarding the upper limit value, it is preferably 5000 mm or less.
  • the pattern film 328A pushes away the first insulating film 331 and the second insulating film 332, and the pattern film 328A and the storage capacitor wiring CS overlapping the pattern film 328A Are melted and electrically connected to each other.
  • an insulating film is further added as the insulating film from Embodiments 1 to 3 described above, and the pattern film 328A is not in the same layer as the source wiring. Can be formed.
  • FIG. 30 is an enlarged schematic plan view showing the circuit board of Embodiment 4-2.
  • the gate wiring 322a is disconnected at the location of the DG 31 and this is corrected without using the storage capacitor wiring CS will be described.
  • the pattern film 328A is cut at two places, CUT 45 and CUT 46 in total, and the laser is irradiated. Then, the gate wiring 322a and the pattern film 328A are melted and electrically connected at a position M75, and the pattern film 328A and the gate wiring 322a are melted and electrically connected at a position M76 (total of two positions). It melted and became electrically conductive.)
  • FIG. 31 is an enlarged schematic plan view showing a circuit board according to Embodiment 4-3.
  • Embodiment 4-3 a case where the gate wiring 322a is disconnected at the location of the DG 31 and this is corrected using the storage capacitor wiring CS will be described.
  • the pattern film 328A is irradiated with a laser, the CUT 47 and CUT 48 are used, and the storage capacitor wiring is CUT 49 and CUT 50. The part was cut.
  • the gate wiring 322a and the pattern film 328A are melted and electrically connected at a position M77 by irradiating a laser, and the pattern film 328A and the storage capacitor wiring CS are melted and electrically connected at a position M78. Then, the storage capacitor wiring CS and the pattern film 328A are melted and electrically connected at a location M79, and the pattern film 328A and the gate wiring 322a are melted and electrically connected at a location M80 (total of 4 locations). Were melted and electrically conducted.)
  • FIG. 32 is an enlarged plan view schematically illustrating a circuit board according to Embodiment 4-4.
  • the gate wiring 322a is disconnected at the location of DG31
  • the gate wiring 322b is disconnected at the location of DG32.
  • a laser is irradiated, and the storage capacitor wiring CS is formed of the CUT 49, CUT 50, CUT 51, CUT 52, and the pattern film 328A is formed.
  • CUT53, CUT54, CUT55, CUT56 are cut at a total of 8 locations, and irradiated with a laser to melt and electrically connect the gate wiring 322a and the pattern film 328A at the location of M77, and at the location of M78
  • the pattern film 328A and the storage capacitor line CS are melted and electrically connected, the storage capacitor line CS and the pattern film 328A are melted and electrically connected at a position M79, and the pattern film 328A is connected at a position M80.
  • the gate wiring 322a was melted and electrically connected.
  • the gate wiring 322b and the pattern film 328A are melted and electrically connected at a position M81 by laser irradiation, and the pattern film 328A and the storage capacitor wiring CS are melted and electrically connected at a position M82. Then, the storage capacitor wiring CS and the pattern film 328A were melted and electrically connected at the position M83, and the pattern film 328A and the gate wiring 322b were melted and electrically connected at the position M84. A total of 8 places were melted and electrically conducted.
  • the pattern film 328A is cut at two upper and lower positions (for example, two positions of CUT 53 and CUT 55), and the signal transmission when the unnecessary area of the pattern film is corrected.
  • the potential of a certain gate wiring and the pattern film between the gate wirings becomes equal compared to the case where the pattern film is cut only at one of the upper and lower portions, and the pattern film is parallel to the gate wiring. It is more preferable because it is possible to prevent a continuous wiring from being charged from the gate wiring.
  • the pattern shape of the pattern film 328A is not particularly limited as long as the pattern film overlaps the end of the linear portion of the storage capacitor wiring. (Tetragonal), triangle, semi-circle, trapezoid and the like.
  • FIG. 33 is a schematic plan view illustrating the shape of the pattern film according to the fourth embodiment.
  • 34 to 36 are schematic plan views showing modified examples of the shape of the pattern film according to the fourth embodiment.
  • the capacitance between the gate wirings 322a and 322b and the light shielding metal that is the pattern film 328A is drowned only in the portion overlapping the gate wirings 322a and 322b. ing. Therefore, the capacitance between the gate wirings 322a and 322b and the light shielding metal that is the pattern film 328A can be reduced, the influence of the capacitance on the gate wirings 322a and 322b can be reduced, signal delay, Deterioration of display quality due to change in capacity can be sufficiently prevented.
  • the pattern film 328B shown in FIG. 34 has a large effect of improving the light shielding rate, and can reduce the capacitance between the storage capacitor wiring CS and the light shielding metal that is the pattern film 328B.
  • the pattern film 328B shown in FIG. 34 has a higher light-shielding effect than the pattern film 328A shown in FIG. 33, and is advantageous in shielding light-shielding portions of the light-shielding member. That is, in the pattern film 328A shown in FIG. 33, a gap is generated in the drowned part, but in the pattern film 328B shown in FIG. 34, the part can be completely shielded from light.
  • the pattern film 328 shown in FIG. 35 has a great effect of improving the light shielding rate.
  • the pattern film 328C shown in FIG. 36 has a redundant design, can reduce the influence of the capacitance on the gate wirings 322a and 322b, and can sufficiently reduce the display quality due to signal delay and capacitance change. Can be prevented.
  • the pattern film 328A is provided so as to overlap the storage capacitor wiring through the insulating film, and laser irradiation is performed. It is preferable to be configured so as to secure a region for use.
  • the amount of overlap between the pattern film 328A and the storage capacitor wiring CS when the substrate main surface is viewed in plan is preferably 4 ⁇ m 2 or more. This is because the region melted by the laser irradiation is desirably at least about 2 ⁇ m * 2 ⁇ m square. With respect to the upper limit value of the overlap amount, for example, 10 ⁇ m 2 is preferable.
  • the basic configuration of the display device of Embodiment 4 also includes a TFT substrate (active matrix substrate) as a circuit substrate, a color filter substrate (counter substrate), and a display medium (for example, liquid crystal) sandwiched between the two substrates. It is a display device.
  • TFT substrate active matrix substrate
  • a color filter substrate counter substrate
  • a display medium for example, liquid crystal
  • TN, MVA, IPS, FFS, TBA, PSA photo alignment, multi-pixel.
  • the pixel shape is not limited and may be a vertically long picture element, a horizontally long picture element, or a delta arrangement.
  • a pattern film is arranged between the pixel rows in a layer different from the source wiring layer.
  • a pattern film that straddles each pixel can be formed between the pixel rows.
  • the effect of shielding the defective portion of the light shielding member can be maximized.
  • the pattern film by arranging a pattern film under the light shielding member that does not contribute to the opening so that the defect of the light shielding member can be shielded, and using the pattern film as a wiring for correction, either the upper or lower gate wiring can be corrected. . Further, all the gate wiring can be corrected wherever it is disconnected.
  • the other suitable structure of Embodiment 4 is the same as that of the suitable form of Embodiment 1 mentioned above, About this form, the effect similar to having mentioned above can be exhibited.
  • Table 4 summarizes the number of locations where the wiring and the like are melted and electrically connected by laser irradiation in Embodiment 4, and the number of locations where the wiring and the like are cut by laser irradiation.
  • the circuit board of the present invention is usually used in a display device in which an image is formed using pixels.
  • the light-shielding metal disposed to cover this is used, so that the aperture ratio does not decrease at all, and the energy is reduced or the transmittance is increased. Can do.
  • the configuration of the circuit board or display device of the present invention can be confirmed by observing the circuit board or display device with a microscope.
  • an oxide semiconductor TFT In—Ga—Zn—O based semiconductor is particularly preferable
  • an oxide semiconductor TFT In—Ga—Zn—O based semiconductor is particularly preferable
  • the effect of the combination of the oxide semiconductor TFT and the dual gate structure will be described in detail below.
  • An oxide semiconductor TFT has a higher on-current than an a-Si (amorphous silicon) TFT. Therefore, even if the number of gate wirings is doubled in the dual gate structure, it is possible to cope with a higher number of pixels.
  • the oxide semiconductor TFT has a higher on-current and a lower off-current than the a-Si TFT. Therefore, even if the number of gate wirings is doubled in the dual gate structure, it is possible to provide a driving pause period (a period in which driving is stopped after the end of one frame), thereby reducing power consumption. In addition, when the touch panel sensing period is provided in the pause period, the noise of the touch panel is reduced, that is, the accuracy is improved.
  • unnecessary wiring may be cut for capacity reduction or the like (it is possible to cut because there is no overlapping pattern film in a wide area on the gate wiring).
  • a metal with high reflectivity for example, aluminum or aluminum alloy.
  • the correction wiring that crosses the wiring may be designed so that only the crossing portion is thin, and this form is preferable in terms of reducing the capacity of the panel (for example, FIG. 7, FIG. 9, FIG. 16, FIG. 18, FIG. 23). 25, 33, and 36).

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Abstract

本発明は、透過率が充分に優れるとともに、断線を好適に修正することができる回路基板及び表示装置を提供する。本発明の回路基板は、第１配線（２２ａ、２２ｂ）は、電極行間で、１電極行間あたり２本が配置され、第２配線（２３）は、電極列間で、１電極列間おきに１本が配置され、複数本の保持容量配線（ＣＳ）は、第２配線が配置されていない電極列間で、第２配線が延びる方向に沿って延びる線状部を有し、パターン膜（２８）は、基板主面を平面視したときに、該電極行間で、第２配線が延びる方向に沿って延びる第１線状部を有し、上記パターン膜の第１線状部の２つの端部は、それぞれ、該保持容量配線の線状部の端部と重畳する回路基板である。

Description

回路基板及び表示装置
本発明は、回路基板及び表示装置に関する。より詳しくは、例えばデュアルゲート（Dual　Gate）構造等の電極行間に２本の配線が配置される表示装置の構成部材として特に好適に用いられる回路基板及び表示装置に関するものである。
回路基板、特にアクティブマトリクス基板は、液晶表示装置、ＥＬ（Electro Luminescence；エレクトロルミネセンス）表示装置等のアクティブマトリクス型表示装置において幅広く用いられている。従来の液晶表示装置に用いられる回路基板では、例えば、基板上に交差するように配置された複数本のゲート配線と複数本のソース配線との各交点に、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）素子が設けられており、ＴＦＴ素子のスイッチング機能により、ＴＦＴ素子と接続された各画素（電極）部に画像信号が適宜伝達されている。
ここで、導電部材が適切に形成されなかったり、損傷したりして断線し、信号の伝達ができなくなってしまう場合がある。歩留まりを向上させる観点から、必要な場合は補修用の配線等を用いて断線された箇所に代わる新たな信号伝達経路を形成することができ、好適に修正が可能な回路基板が数多くの分野で望まれている。
従来の断線等を修正可能な液晶表示装置の構成としては、例えば、ゲートバスラインと、前記ゲートバスラインに沿って延在する第１の蓄積容量バスラインと、前記ゲートバスラインに交差するデータバスラインと、前記データバスラインに沿って延在し、前記第１の蓄積容量バスラインに電気的に接続された第２の蓄積容量バスラインとを有し、前記第１の蓄積容量バスラインは、前記ゲートバスライン又は前記データバスラインと同一の導電膜により構成され、前記第２の蓄積容量バスラインは、前記ゲートバスライン又は前記データバスラインと同一の導電膜により構成されている液晶表示装置が開示されている（例えば、特許文献１参照。）。
また同様に断線を修正できるアクティブマトリクス基板及びアクティブマトリクス型液晶表示装置が開示されている（例えば、特許文献２～４参照。）。
特開２００１－２８１６９０号公報 特開平１０－２３２４１２号公報 国際公開第２００７／０３４５９６号 特表２００８－５００５６２号公報
ゲート配線又はソース配線の断線対策を行うには、断線を修正する配線（修正用の配線）として機能する配線を、パネルの周辺に予備配線として設けるか、又は、画素開口部に配置しておく必要がある。修正用の配線をパネルの周辺に設ける場合は、修正したときの回路としてパネルの周辺に設けた配線を用いるために配線の抵抗が高くなる、額縁のサイズが大きくなってしまうという課題があった。また、修正用の配線を画素開口部に設ける場合は、断線時の修正は可能であるが、開口率が減少するため、透過率が低下するという課題を有する。　
例えば、特許文献１に記載の発明は、特許文献１の図３１に示されるように、修正後のゲート配線は蓄積容量バスライン１２８ａ、蓄積容量バスライン１２６ｂ、蓄積容量バスライン１２８ｂの経路で形成される。このように画素の透過部に配置した行方向、列方向の修正用配線がともに必要であり、言い換えれば、画素内にソース配線と並列方向に修正用配線を配置しておくため、透過率を充分なものとするうえで工夫の余地があった。
このように透過率の課題があったのは、ゲート配線又はソース配線の断線対策用に、画素開口部に修正用の配線として機能する配線を配置しておくためであった。
また、上記特許文献１に記載の発明は、画素の透過部にソース配線と並列方向に修正用の配線を配置する。ゲート配線又はソース配線が断線した際に、この修正用の配線と、断線した配線の断線部分に隣接する上下２本の保持容量配線（Ｃｓバスライン）とを用いて、配線の融解（レーザを照射すること等により、互いに重畳する配線間を結合し、電気的に導通させること）、及び、配線の切断（レーザを照射すること等により、配線を切断すること）を行い、修正用の配線を利用した修正したときの回路を形成する。ここで、特許文献１に記載の発明では、修正用経路を形成するために、２箇所の融解と、６箇所の切断が必要であり、手間を有すること、作業が複雑であること、修正率が低下することもまた課題であった。
また、上述したその他の特許文献に記載される発明も、修正用の配線を画素開口部に設けるものであり、透過率が減少するという課題があり、また、デュアルゲート構造等の画素行間に２本の配線が配置される表示装置において好適に適用できるような回路基板とするための工夫の余地があった。
更に、表示領域中の非透過領域であって、配線が配置されていない箇所においては、ブラックマトリクス等の遮光部材が欠損してピンホール（本明細書中、欠損部とも言う。）が生じ、表示品位が低下するおそれがある。上述した特許文献は、容量増加による信号遅延を充分に抑制しつつ、このようなピンホールを低減するうえで、工夫の余地があった。
なお、近年、中型サイズではコストダウンのため、デュアルゲート構造を採用することが多い。デュアルゲート構造は、ゲート配線の本数が増えることに加えて、開口率向上のための細線化が求められており、細線化した不利点として断線の発生率が高くなる。なお、高精細機種や、大型機種になるにつれても、断線は増える。特許文献１に記載のように修正用の配線を配置すると、開口部に修正用の配線を配置しているため、開口率が低下する。
本発明は、上記現状に鑑みてなされたものであり、透過率が充分に優れるとともに、断線を好適に修正することができる回路基板及び表示装置を提供することを目的とするものである。
本発明者は、デュアルゲート構造等の画素行間に２本の配線が配置される表示装置の構成部材として特に好適に用いられる回路基板及び表示装置において、透過率が充分に優れるとともに、パターン膜により遮光部材の欠損部を遮光しつつ、断線を好適に修正することができる回路基板及び表示装置について種々検討したところ、画素間に２本の配線が配置された回路基板において、２本の配線と交差する配線に沿った線状部を有するパターン膜を設けることに着目した。そして、該線状部の２つの端部が、それぞれ、保持容量配線の線状部の端部と重畳するものとすることにより、修正したときにはパターン膜と保持容量配線とを好適に導通させ、配線の修正を好適に行うことができることを見出し、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明の一態様によれば、マトリクス状に配置された複数の電極を有する回路基板であって、上記回路基板は、複数本の第１配線及び該第１配線と交差する複数本の第２配線と、上記第１配線が延びる方向に沿って延びる複数本の保持容量配線と、複数の薄膜トランジスタ素子と、上記複数の薄膜トランジスタ素子のドレイン電極とそれぞれ電気的に接続された該複数の電極と、パターン膜とを備え、上記第１配線は、電極行間で、１電極行間あたり２本が配置され、上記第２配線は、電極列間で、１電極列間おきに１本が配置され、上記複数本の保持容量配線は、第２配線が配置されていない電極列間で、第２配線が延びる方向に沿って延びる線状部を有し、上記パターン膜は、基板主面を平面視したときに、該電極行間で、第２配線が延びる方向に沿って延びる第１線状部を有し、上記パターン膜の第１線状部の２つの端部は、それぞれ、該保持容量配線の線状部の端部と重畳する回路基板であってもよい。
上記回路基板は、更に絶縁膜を備え、上記パターン膜の第１線状部の２つの端部は、それぞれ、上記保持容量配線の線状部の端部と該絶縁膜を介して重畳することが好ましい。
上記パターン膜は、第１配線が延びる方向に沿って延びる第２線状部を更に有することが好ましい。
上記回路基板は、更に、導電体を有し、上記導電体は、第１配線が延びる方向に沿って延びる線形状であり、その両端部が上記パターン膜の第２線状部とそれぞれ重畳することが好ましい。
上記導電体の一方の端部は、上記パターン膜の第２線状部とコンタクトホールを介して電気的に導通し、上記導電体の他方の端部は、上記パターン膜と電気的に導通していないことが好ましい。
上記導電体の両端部は、それぞれ、上記パターン膜の第２線状部とコンタクトホールを介して電気的に導通することが好ましい。
上記導電体は、上記パターン膜と電気的に導通していないことが好ましい。
上記電極は、透明であり、上記導電体は、上記電極を構成する材料と同じ材料から構成されたものであることが好ましい。
上記パターン膜は、上記第２配線と同一の層に設けられていることが好ましい。
上記パターン膜は、上記第２配線とは異なる層に設けられ、上記パターン膜は、基板主面を平面視したときに、複数の第２配線を横断して延びることが好ましい。
上記第１配線及び第２配線の一方は、ゲート配線であり、上記第１配線及び第２配線の他方は、ソース配線であることが好ましい。
上記パターン膜は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及びＣｕからなる群より選択される少なくとも１種を含む材料により構成されたものであることが好ましい。
上記薄膜トランジスタ素子は、酸化物半導体を含むことが好ましい。
上記回路基板は、表示装置用の回路基板であり、上記電極は、画素電極であることが好ましい。
本発明の一態様によれば、本発明の回路基板、該回路基板と対向する対向基板、及び、両基板に挟持される表示素子を備える表示装置であってもよい。
本発明の一態様によれば、デュアルゲート（Dual Gate）構造等の電極行間に２本の配線が配置される回路基板で生じた画素欠陥を修正する画素欠陥修正方法であって、該回路基板の画素欠陥修正方法は、断線した配線を保持容量配線及び該保持容量配線と重畳するパターン膜を介して導通させて略同電位にする画素欠陥修正方法でもあってもよい。
更に、上記導通工程は、パターン膜と配線とが重畳する領域の少なくとも２か所をレーザ照射により融解し、両者を電気的に接続させて行うものであることが好ましい。
本発明の回路基板の画素欠陥修正方法の一態様によれば、配線と導通させたパターン膜をその他のパターン膜から分離する工程を含むものであってもよい。
本発明の一態様によれば、本発明の回路基板の画素欠陥修正方法により画素欠陥を修正する工程を含むことを特徴とする回路基板の製造方法であってもよい。
本発明の一態様によれば、本発明の回路基板の画素欠陥修正方法により回路基板を製造する工程を含むことを特徴とする表示装置の製造方法であってもよい。
上述した各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
本発明の回路基板及び表示装置によれば、透過率が充分に優れるとともに、パターン膜により遮光部材の欠損部を遮光しつつ、断線を好適に修正することができる。
実施形態１の回路基板を示す拡大平面模式図である。 実施形態１－１の回路基板を示す拡大平面模式図である。 図２に示す回路基板を線分Ａ－Ｂにて切断した断面を示す断面模式図である。 実施形態１－２の回路基板を示す拡大平面模式図である。 実施形態１－３の回路基板を示す拡大平面模式図である。 実施形態１に係るパターン膜の形状を示す平面模式図である。 実施形態１に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態１に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態１に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態２－１の回路基板を示す拡大平面模式図である。 実施形態２－２の回路基板を示す拡大平面模式図である。 実施形態２－３の回路基板を示す拡大平面模式図である。 実施形態２－４の回路基板を示す拡大平面模式図である。 実施形態２－４の変形例の回路基板を示す拡大平面模式図である。 実施形態２に係るパターン膜の形状を示す平面模式図である。 実施形態２に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態２に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態２に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態３－１の回路基板を示す拡大平面模式図である。 実施形態３－２の回路基板を示す拡大平面模式図である。 実施形態３－３の回路基板を示す拡大平面模式図である。 実施形態３に係るパターン膜の形状を示す平面模式図である。 実施形態３に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態３に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態３に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態３の回路基板における導電体とパターン膜との導通する様子を示す平面模式図である。 実施形態３の変形例の回路基板における導電体とパターン膜との導通する様子を示す平面模式図である。 実施形態４－１の回路基板を示す拡大平面模式図である。 図２８に示す回路基板を線分Ｃ－Ｄにて切断した断面を示す断面模式図である。 実施形態４－２の回路基板を示す拡大平面模式図である。 実施形態４－３の回路基板を示す拡大平面模式図である。 実施形態４－４の回路基板を示す拡大平面模式図である。 実施形態４に係るパターン膜の形状を示す平面模式図である。 実施形態４に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態４に係るパターン膜の形状の変形例を示す平面模式図である。 実施形態４に係るパターン膜の形状の変形例を示す平面模式図である。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。本明細書中、画素とは、特に明示しない限り、絵素（サブ画素）であってもよい。また、本実施形態の回路基板（第１基板）を、薄膜トランジスタ素子（ＴＦＴ）を有すること等から、ＴＦＴ基板又はアレイ基板ともいう。
本実施形態において、回路基板は、アクティブマトリクス基板である。
本明細書中、パターン膜等がその他の部材と同一の層に設けられているとは、該パターン膜と該その他の部材とが、その液晶層側、及び／又は、液晶層側と反対側において、共通する部材（例えば、絶縁膜、液晶層等）と接していることを言う。また、図中、参照番号は、百の位の値が異なっていても、一の位の値、及び、十の位の値が共通するものは、特に反対の記載がない限り、同様の部材を示す。また、図中、レーザ照射により配線等を融解して電気的に接続する箇所Ｍは丸（○）で、レーザ照射により配線等を切断する箇所ＣＵＴはクロス形状（×）で、それぞれ示す。
本明細書中、マトリクス状に配置された複数の電極（画素電極）の一次的配列の１つを画素行とすることができ、当該画素行と交差する（好ましくは、当該画素行と略垂直である）向きに並ぶ別の画素の一次的配列を画素列とすることができる。例えば、上述したように、ゲート配線が、画素行間で、１行あたり２本が配置され、ソース配線が、画素列間で、１列おきに１本が配置されるものであってもよいが、ソース配線が、画素行間で、１行あたり２本が配置され、ゲート配線が、画素列間で、１列おきに１本が配置されるものであってもよい。
本明細書中、ある方向に沿って延びるとは、該方向と平行に延びることが好ましい。なお、ある方向と平行とは、本発明の技術分野において実質的に平行と言えるものであればよい。また、交差するとは、例えば、略直交することが好ましい。
複数本の第１配線は、通常は同一の層に設けられている。複数本の第２配線も通常は同一の層に設けられている。
Π型Ｃｓ構造とは、デュアルゲート構造等の画素行間に２本の配線が配置される表示装置において、保持容量配線（Ｃｓバスライン）が、ギリシャ文字のΠのように横方向に延びる部分と、該横方向に延びる部分と略直交する、縦方向に延びる部分とを含むことを言う。後述する実施形態１等は、保持容量配線がΠ型であり、Π型Ｃｓ構造の回路をもつ。
以下に実施形態を掲げ、図面を参照して本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
〔実施形態１：上側の画素行の保持容量配線、及び、下側の画素行の保持容量配線と重畳するように画素行間にパターン膜を配置した構成〕
図１は、実施形態１の回路基板を示す拡大平面模式図である。実施形態１では、デュアルゲート構造において、上側の画素の保持容量配線ＣＳ、及び、下側の画素の保持容量配線ＣＳと重畳するようにパターン膜２８を配置した。パターン膜２８としては、遮光部材のピンホール等の欠損部を遮光するのに用いられる遮光用メタルが好ましい。すなわち、パターン膜２８としては、デュアルゲート構造において、ＢＭ下（非透過部）にＢＭピンホール対策用の遮光用メタルを用いることができる。ソース配線、またはゲート配線が断線した時に、この遮光用メタルを、断線を修正するための修正したときの回路を構成する修正用の配線として使用する。　
なお、２本のゲート配線の一方のゲート配線２２ａが、例えば奇数の画素列の画素のＴＦＴ素子２４ａのゲート電極に電気的に接続され、２本のゲート配線の他方のゲート配線２２ｂが、例えば偶数の画素列の画素のＴＦＴ素子２４ｂのゲート電極に電気的に接続される。ソース配線２３は、スイッチング素子であるＴＦＴ素子２４ａ又はＴＦＴ素子２４ｂを介して、ドレイン引出配線２５に電気的に接続することができる。ドレイン引出配線２５は、コンタクトホール２６を介して、画素電極２１と電気的に接続している。
実施形態１に係るパターン膜は、開口率に寄与しないように遮光部材ＢＭ下に配置されるとともに、パターン膜が遮光用メタル等の遮光部材である場合は、遮光部材ＢＭに欠損部が生じた場合に、当該欠損部を遮光することができる。更に、実施形態１に係るパターン膜は、デュアルゲート構造等の画素行間に２本の配線が配置される表示装置において、配線の断線時には、このパターン膜を、修正用の配線として使用する構成である。　
以下、実施形態１に係る回路基板の配線が断線した場合にこれを修正した後の形態を、実施形態１－１～１－３として示す。
（実施形態１－１）
図２は、実施形態１－１の回路基板を示す拡大平面模式図である。実施形態１－１では、ソース配線がＤＳ１の箇所において断線し、これを修正する場合について説明する。実施形態１－１では、図２中破線で示した修正したときの回路を形成するために、レーザを照射して保持容量配線をＣＵＴ１、ＣＵＴ２、ＣＵＴ３、ＣＵＴ４の計４カ所で切断し、また、レーザを照射してＭ１の箇所でソース配線２３と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ２の箇所で保持容量配線ＣＳとパターン膜２８とを融解して電気的に接続し、Ｍ３の箇所でパターン膜２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ４の箇所で保持容量配線ＣＳとソース配線２３とを融解して電気的に接続した（計４箇所を融解して電気的に導通した。）。
図３は、図２に示す回路基板を線分Ａ－Ｂにて切断した断面を示す断面模式図である。図３では、修正したときの回路を形成する前の回路基板を示す。パターン膜２８は、その両端が画素の保持容量配線ＣＳと重畳する。第１絶縁膜３１の厚みは、３０００Å以上であることが好ましい。また、上限値に関しては、５０００Å以下であることが好ましい。パターン膜２８の両端部にレーザを照射することにより、パターン膜２８が第１絶縁膜３１を押し退けて、パターン膜２８と、該パターン膜２８と重畳する保持容量配線ＣＳとが融解するとともに互いに電気的に接続される。実施形態１では、絶縁膜としては従来の回路基板に存在する絶縁膜だけで形成できるため、従来の回路基板の製造方法に対して、新たな工程プロセス、及び、追加のマスク露光工程が不要であり回路基板の製造が容易であるとともに、製造時間も長くならない。実施形態２、３においても同様の効果を発揮できる。
（実施形態１－２）
図４は、実施形態１－２の回路基板を示す拡大平面模式図である。実施形態１－２は、ゲート配線２２ａがＤＧ１の箇所において断線し、これを修正する場合について説明する。実施形態１－２では、図４中破線で示した修正したときの回路を形成するために、レーザを照射して保持容量配線をＣＵＴ５、ＣＵＴ６の計２カ所で切断し、また、レーザを照射してＭ５の箇所でゲート配線２２ａとパターン膜２８とを融解して電気的に接続し、Ｍ６の箇所でパターン膜２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ７の箇所で保持容量配線ＣＳとパターン膜２８ａとを融解して電気的に接続し、Ｍ８の箇所でパターン膜２８ａとゲート配線２２ａとを融解して電気的に接続した（計４箇所を融解して電気的に導通した。）。
（実施形態１－３）
図５は、実施形態１－３の回路基板を示す拡大平面模式図である。実施形態１－３は、ゲート配線２２ａがＤＧ１の箇所において断線し、かつゲート配線２２ｂがＤＧ２の箇所において断線する。このように、２本のゲート配線が互いに並列する部分で同時に断線するところ、これらを修正する場合について説明する。実施形態１－３では、図５中破線で示した修正したときの回路を形成するために、レーザを照射して保持容量配線ＣＳをＣＵＴ５、ＣＵＴ６、ＣＵＴ７、ＣＵＴ８、ＣＵＴ９、ＣＵＴ１０の計６カ所で切断し、また、レーザを照射してＭ５の箇所でゲート配線２２ａとパターン膜２８とを融解して電気的に接続し、Ｍ６の箇所でパターン膜２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ７の箇所で保持容量配線ＣＳとパターン膜２８ａとを融解して電気的に接続し、Ｍ８の箇所でパターン膜２８ａとゲート配線２２ａとを融解して電気的に接続した。また、レーザを照射してＭ９の箇所でゲート配線２２ｂとパターン膜２８とを融解して電気的に接続し、Ｍ１０の箇所でパターン膜２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ１１の箇所で保持容量配線ＣＳとパターン膜２８ａとを融解して電気的に接続し、Ｍ１２の箇所でパターン膜２８ａとゲート配線２２ｂとを融解して電気的に接続した。計８箇所を融解して電気的に導通した。
実施形態１の回路基板の構成により、デュアルゲート構造で、遮光部材（対向基板側に形成するブラックマトリクス等）の欠損部を遮光するために、遮光部材を形成した部分に対応してＴＦＴ基板に配置している遮光用メタル等を用いて、ゲート配線が断線したとき、又は、ソース配線が断線したときに、好適に修正を行うことができる。また、デュアルゲート構造で透過に寄与しない部分に配置した遮光用メタルを用いるため、開口率の低下がない。更に、表示パネル周辺に予備配線を設ける必要がなく、狭額縁化が可能である。そして、表示パネル周辺の配線スペースを広くとれ、パネルの周辺に設けた配線の低抵抗化が可能となる。また、ゲート配線を修正するときは、先行特許文献に記載の発明に比べて、修正のための融解と、切断の回数も減り、手間が少ない、作業が単純であるといったメリットを有する。
実施形態１に係るパターン膜の形状の変形例
実施形態１では、図１に示すように、パターン膜のパターン形状が四角形（四辺形）となっているが、パターン膜２８のパターン形状としては、パターン膜が保持容量配線の線状部の端部と重畳する限り特に限定されず、三角形、半円形、台形等であってもよい。
パターン膜の形状の変形例を説明する。実施形態１に係るパターン膜の形状は、本発明の効果を発揮できる限り、特に限定されない。図６は、実施形態１に係るパターン膜の形状を示す平面模式図である。図７～図９は、実施形態１に係るパターン膜の形状の変形例を示す平面模式図である。
図６に示したパターン膜２８は、遮光率を向上する効果が大きい。
図７に示したパターン膜２８Ａは、ゲート配線２２ａ、２２ｂとパターン膜２８Ａである遮光用メタルとの間の容量を低減することができ、ゲート配線２２ａ、２２ｂへの容量の影響を小さくすることができ、信号の遅延や、容量変化による表示品位の低下を充分に防止できる。
図８に示したパターン膜２８Ｂは、遮光率を向上する効果が大きく、かつ保持容量配線ＣＳとパターン膜２８Ｂである遮光用メタルとの間の容量を低減することができる。図８に示したパターン膜２８Ｂは、図７に示したパターン膜２８Ａに対して、遮光効果が高く、遮光部材の欠損部を遮光するうえで有利である。図７に示したパターン膜２８Ａでは、ゲート配線２２ａ、２２ｂとパターン膜２８Ａである遮光用メタルとの間の容量を低減するため、ゲート配線２２ａ、２２ｂと重なる部分のみ遮光用メタルを縊れさせている。したがって、縊れさせている部分（図７で破線で囲んだ８箇所）に隙間が生じ、遮光部に欠損部が生じた場合に光漏れが起こってしまうが、図８に示したパターン膜２８Ｂでは、当該８箇所における遮光部に欠損部が生じた場合であってもこの欠損部を完全に遮光できる。
図９に示したパターン膜２８Ｃは、冗長な設計としたものであり、ゲート配線２２ａ、２２ｂへの容量の影響を小さくすることができ、信号の遅延や、容量変化による表示品位の低下を充分に防止できる。
実施形態１では、パターン膜２８と保持容量配線ＣＳとをレーザ照射して電気的に接続する観点から、パターン膜２８が、絶縁膜を介して、保持容量配線に重なるように設けられ、レーザ照射用の領域が確保されるように構成されていることが好ましい。具体的には、基板主面を平面視したときのパターン膜２８と保持容量配線ＣＳとの重なり量は、４μｍ２以上が好ましい。レーザ照射により融解する領域は、少なくとも２μｍ＊２μｍ角程度はあった方が望ましいためである。重なり量の上限値に関しては、例えば１０μｍ２が好ましい。なお、本発明の効果が発揮される限り、すべての重畳部が絶縁膜を介して重畳されるものでなくてもよいが、パターン膜と保持容量配線との重畳部の実質的に全部が絶縁膜を介して重畳されてなることが好適である。
また、実施形態１では以下の効果を発揮することができる。以下の効果は、後述するその他の実施形態にも言える。
遮光部材の欠損部を遮光できるように、開口部に寄与しない遮光部材下に配置したパターン膜を修正用の配線として用いることにより断線を修正することができるため、開口率の低下が生じない。　
パターン膜を用いて、ソース配線が断線したとき、又は、ゲート配線が断線したときのどちらでも断線を修正することができる。　
平行するゲート配線が２本同時に断線しても、両方の断線を修正することができる。
ゲート配線の断線を修正するときは、上記特許文献１に記載の発明等と比較して、切断回数が少なく、容易に修正を行うことができる。
なお、ゲート配線の断線を修正する場合、後述する実施形態４－２の構成により、切断２回、融解２回のみで断線を修正することができる。　
なお、本発明に係る保持容量配線ＣＳと、特許文献１に記載の蓄積容量バスラインとの相違点は、先ず、本発明に係る保持容量配線ＣＳは、画素列間に設けられていることである。また、保持容量配線ＣＳは１画素の縦の長さ分くらいの長さで画素ごとに分かれて配置されている。このように画素ごとに分かれて配置されている点で、ゲート配線の修正工程において配線を切断する回数を少なくすることができる。
更に言えば、特許文献１に記載の図３１に示される修正例では、修正後のゲート配線は１２８ａ、１２６ｂ、１２８ｂの経路で形成される。１２８と１２６はコンタクトホールを介して電気的に接続されているので、１２８ａと１２６ｂとの間、１２６ｂと１２８ｂとの間で２回のコンタクトホールを経由する。金属配線部に比べ、コンタクトホールは抵抗が高くなるため、本特許のほうが、実施形態１及び２は保持容量配線内にコンタクトホールがないため、信号の遅延を防止するうえで有利である。
また、配線の断線を修正する工程において、切断回数が少ないということは、失敗する可能性が低いため、修正率が向上する。更に、作業時間も短くなり、同じ時間での修正能力が向上する。
以下、実施形態１の好ましい構成について、詳しく説明する。
複数本の第１配線としてのゲート配線は、画素行間で少なくとも２本ずつ延びるものであればよい。なお、１画素行おきに、画素行間で第１配線が少なくとも２本ずつ配置され、その他の画素行間ではゲート配線が配置されていない形態であってもよいが、１画素行ごとにゲート配線が少なくとも２本ずつ配置されることが好ましい。
上記２本が互いに沿って延びるとは、２本が実質的に平行であることが好ましい。また、交差するとは、例えば、実質的に直交することが好ましい。
上記ゲート配線は、基板主面を平面視したときに、画素行間で少なくとも２本が互いに沿って延びていればよいが、画素行間で２本が互いに沿って延びていることが好ましい。画素行間で少なくとも２本が互いに沿って延びているとは、部分的に複線化されたものであってもよいが、別個の２本の配線が隣接して設けられていることが好ましい。
実施形態１の回路基板は、デュアルゲート構造をもつ。デュアルゲート構造により、ゲート配線の本数は通常の回路基板の２倍となり、ソース配線の本数は通常の回路基板の半分となる。同様に、ゲートドライバ数も通常の回路基板の２倍、ソースドライバ数も通常の回路基板の半分となる。ゲートドライバよりソースドライバの方が高価であるため、ドライバ全体では安価になる。本発明をデュアルゲート構造の回路基板に適用することにより、ドライバ数低減によるコストダウンが可能な形態において、本発明の効果を充分に発揮できる。
またソース配線を２本互いに沿って隣接させるような構造の回路基板がある。Ｘ線センサー等で、当該構造の回路基板が用いられる。なお、本発明は、２つの配線が互いに沿って隣接するような構造で適応可能であり、画素行間に２本のゲート配線を配置する形態だけではなく、画素行間に２本のソース配線等のその他の２本の配線が配置する形態にも同等に適応可能である。
本発明の回路基板は、例えば、基板上に、複数本のゲート配線及び複数本のデータ配線と、ゲート電極がゲート配線に接続され、ソース電極がソース配線に接続された薄膜トランジスタ素子と、上記薄膜トランジスタ素子のドレイン電極又はドレイン引出配線に接続された画素電極とを備えるものである。例えば、第１配線が、ゲート配線であり、第２配線が、ソース配線であることが好ましい。
本発明の回路基板においては、このような構成からなることで、ゲート配線を流れる電流（ゲート信号）により薄膜トランジスタ素子の駆動制御を行うと共に、薄膜トランジスタ素子がオン状態のときに、ソース配線を流れる電流（データ信号）により画素電極の駆動制御を行うことができる。
上記回路基板は、更に絶縁膜を備え、上記パターン膜のソース配線と平行である部分（第１線状部）の２つの端部は、それぞれ、保持容量配線の線状部の端部と該絶縁膜を介して重畳することが好ましい。これにより、断線して別れた配線の２つの部分を電気的に導通させる迂回経路を形成し、該配線を修正することが可能となる。このように本発明の回路基板は、配線を修正可能なことから、例えば、液晶表示装置のパネル用基板に用いられる場合には、液晶表示装置の歩留り向上に貢献することができる。
上記配線構造の重畳部を絶縁する絶縁膜としては、ゲート絶縁膜、薄膜トランジスタ素子の保護膜等を用いることができる。この絶縁膜の厚さとしては特に限定されないが、レーザ照射等により配線構造の重畳部を容易に導通させるためには、５０００Å以下であることが好ましい。
上記第１配線及び第２配線の一方は、ゲート配線であり、上記第１配線及び第２配線の他方は、ソース配線であることが好ましい。
上記薄膜トランジスタ素子は、通常、ゲート電極がゲート配線に接続され、ソース電極がソース配線に接続されたものである。また、上記回路基板は、通常はアクティブマトリクス基板とも言う。配線、パターン膜、薄膜トランジスタ素子、絶縁膜等の各部材は、通常はガラス基板等の透明基板上に配置される。
上記パターン膜は、例えばソース配線と同一の層に設けられていることが好ましい。これにより、パターン膜を形成するために新たに絶縁膜を形成する必要がなくなり、より容易に本発明の回路基板を製造することができる。なお、本発明において、「ソース配線と同一の層」とは、多層構造からなる回路基板のソース配線が形成された階層を意味し、通常では、パターン膜とソース配線とが同じ階層に設けられる場合には、パターン膜とソース配線とが同一工程にて形成されることとなる。パターン膜は、製造工程の短縮及び製造コストの低減のために、ソース配線及び薄膜トランジスタ素子のソース電極と同一の導電性材料及び同一工程にて形成されることがより好ましい。
本発明の回路基板及び表示装置は、このような構成要素を必須として構成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
なお、製造工程の短縮及び製造コストの低減のために、保持容量配線ＣＳは、ゲート配線２２ａ、２２ｂ及びゲート電極と同一の導電性材料で同一工程にて形成されることが好ましい。
上記パターン膜は、遮光部材から構成されることが好ましい。また、金属から構成されることが好ましい。より好ましくは、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及びＣｕからなる群より選択される少なくとも１種を含む材料により構成されたものであることが好ましい。これにより、パターン膜（修正用の配線）は、これら高融点金属を含む材料にて形成されるために、レーザ等にて融解加工を行う場合に、ＩＴＯ等の透明導電膜と比較して、容易かつ確実にパターン膜と保持容量配線、ゲート配線又はソース配線とを導通させることができる。
次に、本発明のアクティブマトリクス基板を構成する各構成部材について説明する。
上記基板の材質としては、ガラス、プラスチック等の透明絶縁性材料等が挙げられる。
上記配線（ゲート配線、ソース配線）、ゲート電極及びドレイン引出配線の材質としては、チタン（Ｔｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属膜、それらの合金膜や、それらの積層膜等が挙げられる。配線、ゲート電極及びドレイン引出配線の形成方法としては、上述した材料をスパッタリング法等で成膜した後、フォトエッチング法等でパターン形成する方法等が挙げられる。
上記ソース電極及びドレイン電極の材質としては、薄膜トランジスタ素子の半導体層としてアモルファスシリコンを用いた場合は、リン等をドープしたｎ＋アモルファスシリコン等が挙げられる。また、薄膜トランジスタ素子の半導体層として酸化物半導体を用いた場合は、ＭｏＮ／Ａｌ／ＭｏＮ、又は、Ｃｕ／Ｔｉ（Ｃｕが上層、Ｔｉが下層である）等が好適なものとして挙げられる。ソース電極及びドレイン電極の形成方法としては、上述した材料をプラズマＣＶＤ法等により成膜した後、ドライエッチング法等によりソース・ドレイン分離して形成する方法等が挙げられる。
なお、製造工程の短縮及び製造コストの低減のために、ゲート配線とゲート電極、ソース配線とドレイン引出配線、及び、ソース電極とドレイン電極とは、それぞれ同一材料で同一工程にて形成されることが好ましい。配線、ゲート電極及びドレイン引出配線の厚さは特に限定されないが、下限が略１０００Å、上限が略３０００Åであることが好ましく、ソース電極及びドレイン電極の厚さは、５００Å程度であることが好ましい。
上記画素電極の材質としては、ＩＴＯ（Indium Tin Oxide；酸化インジウム錫）、ＩＺＯ（Indium Zinc Oxide；酸化インジウム亜鉛）、酸化スズ、酸化亜鉛等の透明な導電材料等が挙げられる。画素電極の形成方法としては、上述した材料をスパッタリング法等で成膜した後、フォトエッチング法等でパターン形成する方法等が挙げられる。画素電極の形状としては、矩形状等が挙げられる。画素電極の厚さは特に限定されないが、下限が略１０００Å、上限が略２０００Åであることが好ましい。画素電極とドレイン電極又はドレイン引出配線とは、層間絶縁膜に形成されたコンタクトホール等により接続されることが好ましい。なお、絶縁膜の材料としては、例えば、アクリル系樹脂、窒化シリコン、酸化シリコン等が挙げられる。
本発明のアクティブマトリクス基板の好ましい形態としては、例えば、下層から（１）基板、（２）ゲート配線、ゲート電極及び保持容量配線、（３）（ゲート）絶縁膜、（４）高抵抗半導体層、（５）ソース配線、ソース電極、ドレイン電極、ドレイン引出配線及び保持容量上電極（６）層間絶縁膜（コンタクトホールを含む）、（７）画素電極の順に積層された形態等が挙げられる。
本発明の回路基板における上記薄膜トランジスタ素子は、酸化物半導体を含むことが好ましい。
本発明はまた、本発明の回路基板を備えてなる表示装置でもある。本発明の表示装置によれば、回路基板の製造工程において、画素欠陥が生じた際に、その修正を容易かつ確実に行うことができるので、画素欠陥を充分に低減して高い表示品位を得ることができ、高い歩留りで製造することが可能となる。このような本発明の液晶表示装置は、特に点欠陥の発生を抑制することが要求される大型液晶ＴＶ等に好適に用いることができる。
本発明の表示装置は、液晶表示装置、ＥＬ（Electro Luminescence）表示装置等が好適なものとして挙げられる。
実施形態１の表示装置の基本構成は、実施形態１の回路基板であるＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、これら２基板間に挟持された表示媒体（例えば、液晶）を有する表示装置である。実施形態１の表示装置を液晶表示装置に適用する場合は、液晶の配向モードや配向方法、駆動方法の限定は特に無く、例えば、ＴＮ(Twisted Nematic)モード、ＭＶＡ（Multi-Domain Vertical Alignment）モード、ＩＰＳ（In-Plane Switching）モード、ＦＦＳ（Fringe Field Switching）モード、ＴＢＡ（Transverse Bend Alignment）モードを採用することができる。また、ＰＳＡ（Polymer Sustained Alignment）技術や、光配向技術、マルチ画素構造を用いたものにも好適に適用することができる。なお、各絵素電極（副画素電極）が個別のＴＦＴにてそれぞれ個別に駆動制御される構成をマルチ画素構造と言う。また、画素形状も特に限定されず、図示するように縦長画素でもよく、横長画素でもよく、デルタ配列でもよい。
本実施形態では、パターン膜は、レーザ等を照射することにより、パターン膜とゲート配線とをそれぞれ導通させることが可能となっている。
従って、本実施形態のアクティブマトリクス基板では、配線に断線が生じた場合であっても、パターン膜とゲート配線とを少なくとも２か所導通させることにより、配線を修正することができる。
実施形態１におけるレーザ照射により配線等を融解して電気的に接続させた箇所の数、レーザ照射により配線等を切断する箇所の数を、下記表１に纏めて示す。なお、下記表１～表４では、配線等を融解して電気的に接続させた箇所の数を単に「融解（回数）」と記載する。
Figure JPOXMLDOC01-appb-T000001
〔実施形態２：デュアルゲート構造において、パターン膜がゲート配線－ゲート配線間の領域まで延伸しており（実施形態１とは９０度異なる方向）、かつ、画素行間のパターン膜上には、透明電極（画素電極材料）が配置されている構成〕
実施形態２は、パターン膜がゲート配線－ゲート配線間の領域まで延伸しており（実施形態２のパターン膜は、実施形態１のパターン膜におけるソース配線と平行に延びる第１線状部を有するだけではなく、第１線状部とは９０度異なる方向に延びる第２線状部をも有する）、かつ、画素行間のパターン膜上に、導電体として透明電極が配置されている。導電体は、特に限定されないが、画素電極を形成する材料と同じ材料、プロセスで作製された透明電極であることが好ましい。
実施形態２は、絶縁膜としては従来の回路基板に存在する絶縁膜だけで形成できるため、従来の回路基板の製造方法に対して、新たな工程プロセス、及び、追加のマスク露光工程が不要であり回路基板の製造が容易であるとともに、製造時間も長くならない。また、パターン膜として遮光用メタル等の遮光導電体を用いた場合は、遮光領域が増えるため、遮光部材の欠損部を遮光できる効果が大きい。更に、修正したときに切断されて保持容量配線ＣＳとしての機能を失う部分が少なく、修正した画素でも、保持容量（Ｃｓ容量）が確保できる。これにより、修正した画素の表示品位は実施形態１よりも良好なものとすることができる。
（実施形態２－１）
図１０は、実施形態２－１の回路基板を示す拡大平面模式図である。実施形態２－１では、ソース配線がＤＳ１１の箇所において断線し、これを修正する場合について説明する。実施形態２－１では、図１０中破線で示した修正したときの回路を形成するために、レーザを照射して保持容量配線をＣＵＴ２１、ＣＵＴ２２の計２カ所で切断し、また、レーザを照射してＭ２１の箇所でソース配線１２３と、画素電極材料からなる透明電極である導電体１２９とを融解して電気的に接続し、Ｍ２２の箇所で導電体１２９とパターン膜１２８とを融解して電気的に接続し、Ｍ２３の箇所でパターン膜１２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ２４の箇所で保持容量配線ＣＳとパターン膜１２８とを融解して電気的に接続し、Ｍ２５の箇所でパターン膜１２８と導電体１２９とを融解して電気的に接続し、Ｍ２６の箇所で導電体１２９とソース配線１２３とを融解して電気的に接続した（計６箇所を融解して電気的に導通した。）。
（実施形態２－２）
図１１は、実施形態２－２の回路基板を示す拡大平面模式図である。実施形態２－２は、ゲート配線１２２ａがＤＧ１１の箇所において断線し、これを、保持容量配線ＣＳを使用しないで、修正する場合について説明する。実施形態２－２では、図１１中破線で示した修正したときの回路を形成するために、レーザを照射してＭ２７の箇所でゲート配線１２２ａとパターン膜１２８とを融解して電気的に接続し、Ｍ２８の箇所でパターン膜１２８と導電体１２９とを融解して電気的に接続し、Ｍ２９の箇所で導電体１２９とパターン膜１２８ａとを融解して電気的に接続し、Ｍ３０の箇所でパターン膜１２８ａとゲート配線１２２ａとを融解して電気的に接続した（計４箇所を融解して電気的に導通した。）。なお、実施形態２－２では配線の切断は行っていない。
（実施形態２－３）
図１２は、実施形態２－３の回路基板を示す拡大平面模式図である。実施形態２－３は、ゲート配線１２２ａがＤＧ１１の箇所において断線し、これを、保持容量配線ＣＳを使用し、修正する場合について説明する。実施形態２－３では、図１２中破線で示した修正したときの回路を形成するために、レーザを照射して保持容量配線をＣＵＴ２３、ＣＵＴ２４の計２カ所で切断し、また、レーザを照射してＭ３１の箇所でゲート配線１２２ａとパターン膜１２８とを融解して電気的に接続し、Ｍ３２の箇所でパターン膜１２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ３３の箇所で保持容量配線ＣＳとパターン膜１２８ａとを融解して電気的に接続し、Ｍ３４の箇所でパターン膜１２８ａとゲート配線１２２ａとを融解して電気的に接続した（計４箇所を融解して電気的に導通した。）。
（実施形態２－４）
図１３は、実施形態２－４の回路基板を示す拡大平面模式図である。実施形態２－４は、ゲート配線１２２ａがＤＧ１１の箇所において断線し、かつゲート配線１２２ｂがＤＧ１２の箇所において断線する。このように、２本のゲート配線が互いに並列する部分で同時に断線するところ、これらを修正する場合について説明する。実施形態２－４では、図１３中破線で示した修正したときの回路を形成するために、レーザを照射して、保持容量配線ＣＳを、ＣＵＴ２３、ＣＵＴ２４、ＣＵＴ２５、ＣＵＴ２６で、パターン膜１２８を、ＣＵＴ２７で、パターン膜１２８ａを、ＣＵＴ２８で、計６カ所で切断し、また、レーザを照射してＭ３１の箇所でゲート配線１２２ａとパターン膜１２８とを融解して電気的に接続し、Ｍ３２の箇所でパターン膜１２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ３３の箇所で保持容量配線ＣＳとパターン膜１２８ａとを融解して電気的に接続し、Ｍ３４の箇所でパターン膜１２８ａとゲート配線１２２ａとを融解して電気的に接続した。また、レーザを照射してＭ３５の箇所でゲート配線１２２ｂとパターン膜１２８とを融解して電気的に接続し、Ｍ３６の箇所でパターン膜１２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ３７の箇所で保持容量配線ＣＳとパターン膜１２８ａとを融解して電気的に接続し、Ｍ３８の箇所でパターン膜１２８ａとゲート配線１２２ｂとを融解して電気的に接続した。計８箇所を融解して電気的に導通した。
（実施形態２－４の変形例）
図１４は、実施形態２－４の変形例の回路基板を示す拡大平面模式図である。実施形態２－４の変形例では、実施形態２－４から更に、パターン膜１２８を、ＣＵＴ２９で、パターン膜１２８ａを、ＣＵＴ３０で切断する（計８カ所で切断する。）。２本のゲート配線が互いに並列する部分で同時に断線し、これらを両方修正する場合は、このようにパターン膜を上下２箇所（例えば、ＣＵＴ２７及びＣＵＴ２９の２箇所）で切断し、パターン膜の不要領域を、修正したときの迂回経路としての信号伝達経路から切り離すことが、特に好ましい形態である。これは、実施形態２－４だけでなく、実施形態１－３、実施形態３－３にも好適に適用することができる。
図１４に示したように、パターン膜を上下２箇所で切断し、不要領域を切り離すことのメリットについて、以下に説明する。例えばゲート配線（ｎ本目）と、該ゲート配線と隣接するゲート配線（ｎ＋１本目）との間の距離を１０μｍ確保し、その間のパターン膜の幅を５μｍとすると、ゲート配線とパターン膜との間の距離は２．５μｍとなる。このような構造を例にすると、以下の（１）～（３）の構造において、あるゲート配線が該ゲート配線に隣接するゲート配線に与える電界の影響は以下のようになる：（１）通常のデュアルゲート構造；ゲート配線（ｎ本目）とゲート配線（ｎ＋１本目）との間の距離が１０μｍであり、あるゲート配線が該ゲート配線に隣接するゲート配線に与える電界の影響は１０μｍのギャップを介したものとなる。（２）図１４に示したように、パターン膜を上下２箇所で切断し、不要領域を切り離す場合の構造；上記（１）と実質的に同等の効果を発揮することができる。（３）パターン膜を上下のどちらか１箇所だけ切断する場合の構造：修正時に、あるゲート配線の信号がゲート配線－ゲート配線間に配置されたパターン膜と同電位となる。従って、あるゲート配線が隣接するゲート配線に与える電界の影響は１０μｍのギャップを介したものではなく、２．５μｍというより狭いギャップを介したものに過ぎなくなり、あるゲート配線と隣接するゲート配線とが共に互いの電界の影響を受けやすくなる。これを防止することができるため、図１４に示したようにパターン膜を上下２箇所で切断するメリットがある。
実施形態２に係るパターン膜の形状の変形例
実施形態２では、図１０に示すように、パターン膜の線状部のパターン形状が四角形（四辺形）となっているが、パターン膜１２８のパターン形状としては、パターン膜が保持容量配線の線状部の端部と重畳する限り特に限定されず、三角形、半円形、台形等であってもよい。
パターン膜の形状の変形例を説明する。実施形態２に係るパターン膜の形状は、本発明の効果を発揮できる限り、特に限定されない。図１５は、実施形態２に係るパターン膜の形状を示す平面模式図である。図１６～図１８は、実施形態２に係るパターン膜の形状の変形例を示す平面模式図である。
図１５に示したパターン膜１２８は、遮光率を向上する効果が大きい。
図１６に示したパターン膜１２８Ａは、ゲート配線１２２ａ、１２２ｂとパターン膜１２８Ａである遮光用メタルとの間の容量を低減するため、ゲート配線１２２ａ、１２２ｂと重なる部分のみ遮光用メタルを縊れさせている。したがって、ゲート配線１２２ａ、１２２ｂとパターン膜１２８Ａである遮光用メタルとの間の容量を低減することができ、ゲート配線１２２ａ、１２２ｂへの容量の影響を小さくすることができ、信号の遅延や、容量変化による表示品位の低下を充分に防止できる。
図１７に示したパターン膜１２８Ｂは、遮光率を向上する効果が大きく、かつ保持容量配線ＣＳとパターン膜１２８Ｂである遮光用メタルとの間の容量を低減することができる。図１７に示したパターン膜１２８Ｂは、図１６に示したパターン膜１２８Ａに対して、遮光効果が高く、遮光部材の欠損部を遮光するうえで有利である。すなわち、図１６に示したパターン膜１２８Ａでは、縊れさせている部分に隙間が生じてしまうが、図８に示したパターン膜２８Ｂでは、当該部分を完全に遮光できる。
図１８に示したパターン膜１２８Ｃは、冗長な設計としたものであり、ゲート配線１２２ａ、１２２ｂへの容量の影響を小さくすることができ、信号の遅延や、容量変化による表示品位の低下を充分に防止できる。
実施形態２では、パターン膜１２８と保持容量配線ＣＳとをレーザ照射して電気的に接続する観点から、パターン膜１２８が、絶縁膜を介して、保持容量配線に重なるように設けられ、レーザ照射用の領域が確保されるように構成されていることが好ましい。具体的には、基板主面を平面視したときのパターン膜１２８と保持容量配線ＣＳとの重なり量は、４μｍ２以上が好ましい。レーザ照射により融解する領域は、少なくとも２μｍ＊２μｍ角程度はあった方が望ましいためである。重なり量の上限値に関しては、例えば１０μｍ２が好ましい。なお、本発明の効果が発揮される限り、すべての重畳部が絶縁膜を介して重畳されるものでなくてもよいが、パターン膜と保持容量配線との重畳部の実質的に全部が絶縁膜を介して重畳されてなることが好適である。
実施形態２の表示装置の基本構成も、回路基板としてのＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、それら２基板間に挟持された表示媒体（例えば、液晶）を有する表示装置である。
液晶の配向モードや配向方法、駆動方法の限定は無い（ＴＮ、ＭＶＡ、ＩＰＳ、ＦＦＳ、ＴＢＡ、ＰＳＡ、光配向、マルチ画素）。また、画素形状に限定は無く、縦長絵素でもよいし、横長絵素でもよいし、デルタ配列でもよい。
デュアルゲート構造の回路基板において、画素行間にソース配線層でパターン膜を配置する。実施形態１と同様に、従来のＴＦＴ構成層（製造工程）で修正用の配線を形成できる。そのため、新たな層形成工程（フォトリソ工程）が必要ないため、プロセスが増加しない。新規マスクも必要なくコストは増えない。また、遮光部材の欠損部を遮光できるように、開口部に寄与しない遮光部材下に配置したパターン膜を修正用の配線として用いることにより、上下どちらのゲート配線も修正可能である。更に、ゲート配線がどこで断線しても全て修正することができる。
実施形態２のその他の好適な構成は、上述した実施形態１の好適な形態と同様であり、当該形態に関しては、上述したのと同様の効果を発揮することができる。
実施形態２におけるレーザ照射により配線等を融解して電気的に接続させた箇所の数、レーザ照射により配線等を切断する箇所の数を、下記表２に纏めて示す。
Figure JPOXMLDOC01-appb-T000002
〔実施形態３：デュアルゲート構造において、隣接画素間の遮光部の欠損部を遮光するための遮光用メタルと透明電極（画素電極材料）とが保護膜穴（片側）で導通している構成〕　
実施形態３は、実施形態２と同様にパターン膜がゲート配線－ゲート配線間の領域まで延伸しており、かつ、画素行間のパターン膜上に、導電体として透明電極が配置されている。導電体は、特に限定されないが、画素電極を形成する材料と同じ材料、プロセスで作製された透明電極であることが好ましい。
実施形態３は、絶縁膜としては従来の回路基板に存在する絶縁膜だけで形成できるため、従来の回路基板の製造方法に対して、新たな工程プロセス、及び、追加のマスク露光工程が不要であり回路基板の製造が容易であるとともに、製造時間も長くならない。また、パターン膜として遮光用メタル等の遮光導電体を用いた場合は、遮光領域が増えるため、遮光部材の欠損部を遮光できる効果が大きい。更に、修正したときに切断されて保持容量配線ＣＳとしての機能を失う部分が少なく、修正した画素でも、保持容量（Ｃｓ容量）が確保できる。これにより、修正した画素の表示品位は実施形態１よりも良好なものとすることができる。
（実施形態３－１）
図１９は、実施形態３－１の回路基板を示す拡大平面模式図である。実施形態３－１では、ソース配線がＤＳ２１の箇所において断線し、これを修正する場合について説明する。実施形態３－１では、図１９中破線で示した修正したときの回路を形成するために、レーザを照射して保持容量配線をＣＵＴ３１、ＣＵＴ３２の計２カ所で切断し、また、レーザを照射してＭ５１の箇所でソース配線２２３と、画素電極材料からなる透明電極である導電体２２９とを融解して電気的に接続し、導電体２２９とパターン膜２２８とがコンタクトホールを介して電気的に接続されており、Ｍ５２の箇所でパターン膜２２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ５３の箇所で保持容量配線ＣＳとパターン膜２２８ａとを融解して電気的に接続し、パターン膜２２８ａと導電体２２９とがコンタクトホールを介して電気的に接続されており、Ｍ５４の箇所で導電体２２９とソース配線２２３とを融解して電気的に接続した（計６箇所を融解して電気的に導通した。）。
（実施形態３－２）
図２０は、実施形態３－２の回路基板を示す拡大平面模式図である。実施形態３－２は、ゲート配線２２２ａがＤＧ２１の箇所において断線し、これを、保持容量配線ＣＳを使用して修正する場合について説明する。実施形態３－２では、図２０中破線で示した修正したときの回路を形成するために、レーザを照射して保持容量配線をＣＵＴ３３、ＣＵＴ３４の計２カ所で切断し、また、レーザを照射してＭ５５の箇所でゲート配線２２２ａとパターン膜２２８とを融解して電気的に接続し、Ｍ５６の箇所でパターン膜２２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ５７の箇所で保持容量配線ＣＳとパターン膜２２８ａとを融解して電気的に接続し、Ｍ５８の箇所でパターン膜２２８ａとゲート配線２２２ａとを融解して電気的に接続した（計４箇所を融解して電気的に導通した。）。
（実施形態３－３）
図２１は、実施形態３－３の回路基板を示す拡大平面模式図である。実施形態３－３は、ゲート配線２２２ａがＤＧ２１の箇所において断線し、かつゲート配線２２２ｂがＤＧ２２の箇所において断線する。このように、２本のゲート配線が互いに並列する部分で同時に断線するところ、これらを修正する場合について説明する。実施形態３－３では、図２１中破線で示した修正したときの回路を形成するために、レーザを照射して、保持容量配線ＣＳを、ＣＵＴ３３、ＣＵＴ３４、ＣＵＴ３５、ＣＵＴ３６で、パターン膜２２８を、ＣＵＴ３７で、パターン膜２２８ａを、ＣＵＴ３８で、計６カ所で切断し、また、レーザを照射してＭ５５の箇所でゲート配線２２２ａとパターン膜２２８とを融解して電気的に接続し、Ｍ５６の箇所でパターン膜２２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ５７の箇所で保持容量配線ＣＳとパターン膜２２８ａとを融解して電気的に接続し、Ｍ５８の箇所でパターン膜２２８ａとゲート配線２２２ａとを融解して電気的に接続した。また、レーザを照射してＭ５９の箇所でゲート配線２２２ｂとパターン膜２２８とを融解して電気的に接続し、Ｍ６０の箇所でパターン膜２２８と保持容量配線ＣＳとを融解して電気的に接続し、Ｍ６１の箇所で保持容量配線ＣＳとパターン膜２２８ａとを融解して電気的に接続し、Ｍ６２の箇所でパターン膜２２８ａとゲート配線２２２ｂとを融解して電気的に接続した。計８箇所を融解して電気的に導通した。
実施形態３に係るパターン膜の形状の変形例
実施形態３では、図１９に示すように、パターン膜の線状部のパターン形状が四角形（四辺形）となっているが、パターン膜２２８のパターン形状としては、パターン膜が保持容量配線の線状部の端部と重畳する限り特に限定されず、三角形、半円形、台形等であってもよい。
パターン膜の形状の変形例を説明する。実施形態３に係るパターン膜の形状は、本発明の効果を発揮できる限り、特に限定されない。図２２は、実施形態３に係るパターン膜の形状を示す平面模式図である。図２３～図２５は、実施形態３に係るパターン膜の形状の変形例を示す平面模式図である。
図２２に示したパターン膜２２８は、遮光率を向上する効果が大きい。
図２３に示したパターン膜２２８Ａは、ゲート配線２２２ａ、２２２ｂとパターン膜２２８Ａである遮光用メタルとの間の容量を低減するため、ゲート配線２２２ａ、２２２ｂと重なる部分のみ遮光用メタルを縊れさせている。したがって、ゲート配線２２２ａ、２２２ｂとパターン膜２２８Ａである遮光用メタルとの間の容量を低減することができ、ゲート配線２２２ａ、２２２ｂへの容量の影響を小さくすることができ、信号の遅延や、容量変化による表示品位の低下を充分に防止できる。
図２４に示したパターン膜２２８Ｂは、遮光率を向上する効果が大きく、かつ保持容量配線ＣＳとパターン膜２２８Ｂである遮光用メタルとの間の容量を低減することができる。図２４に示したパターン膜２２８Ｂは、図２３に示したパターン膜２２８Ａに対して、遮光効果が高く、遮光部材の欠損部を遮光するうえで有利である。すなわち、図２３に示したパターン膜２２８Ａでは、縊れさせている部分に隙間が生じてしまうが、図２４に示したパターン膜２２８Ｂでは、当該部分を完全に遮光できる。
図２５に示したパターン膜２２８Ｃは、冗長な設計としたものであり、ゲート配線２２２ａ、２２２ｂへの容量の影響を小さくすることができ、信号の遅延や、容量変化による表示品位の低下を充分に防止できる。
実施形態３では、パターン膜２２８と保持容量配線ＣＳとをレーザ照射して電気的に接続する観点から、パターン膜２２８が、絶縁膜を介して、保持容量配線に重なるように設けられ、レーザ照射用の領域が確保されるように構成されていることが好ましい。具体的には、基板主面を平面視したときのパターン膜２２８と保持容量配線ＣＳとの重なり量は、４μｍ２以上が好ましい。レーザ照射により融解する領域は、少なくとも２μｍ＊２μｍ角程度はあった方が望ましい。重なり量の上限値に関しては、例えば１０μｍ２が好ましい。なお、本発明の効果が発揮される限り、すべての重畳部が絶縁膜を介して重畳されるものでなくてもよいが、パターン膜と保持容量配線との重畳部の実質的に全部が絶縁膜を介して重畳されてなることが好適である。
図２６は、実施形態３の回路基板における導電体とパターン膜との導通する様子を示す平面模式図である。保護膜穴（コンタクトホール２２６）が、導電体２２９の片側だけに設けられ、この箇所で導電体２２９とパターン膜２２８とが電気的に接続されている。領域２７０では、導電体２２９とパターン膜２２８とは絶縁膜である保護膜を介して設けられ、両者は電気的に接続されていない。このような実施形態３の場合は、上記したように、配線の断線を修正するときにレーザ照射による切断の回数を少なくできる。
図２７は、実施形態３の変形例の回路基板における導電体とパターン膜との導通する様子を示す平面模式図である。保護膜穴が、導電体２２９の両側に設けられている。具体的には、コンタクトホール２２６が、導電体２２９の一方の端部に設けられ、コンタクトホール２２６Ａが、導電体２２９の他方の端部に設けられている。これらの箇所で導電体２２９とパターン膜２２８とが電気的に接続されている。このような実施形態３の変形例の場合は、配線の断線を修正するときにレーザ照射による切断の回数が増えるが、このような構成であってもよく、上述した実施形態３のその他の効果を発揮できる。
実施形態３の表示装置の基本構成も、回路基板としてのＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、それら２基板間に挟持された表示媒体（例えば、液晶）を有する表示装置である。
液晶の配向モードや配向方法、駆動方法の限定は無い（ＴＮ、ＭＶＡ、ＩＰＳ、ＦＦＳ、ＴＢＡ、ＰＳＡ、光配向、マルチ画素）。また、画素形状に限定は無く、縦長絵素でもよいし、横長絵素でもよいし、デルタ配列でもよい。
デュアルゲート構造の回路基板において、画素行間にソース配線層でパターン膜を配置する。実施形態１と同様に、従来のＴＦＴ構成層（製造工程）で修正用の配線を形成できる。そのため、新たな層形成工程（フォトリソ工程）が必要ないため、プロセスが増加しない。新規マスクも必要なくコストは増えない。また、遮光部材の欠損部を遮光できるように、開口部に寄与しない遮光部材下に配置したパターン膜を修正用の配線として用いることにより、上下どちらのゲート配線も修正可能である。更に、ゲート配線がどこで断線しても全て修正することができる。
実施形態３のその他の好適な構成は、上述した実施形態１の好適な形態と同様であり、当該形態に関しては、上述したのと同様の効果を発揮することができる。
実施形態３におけるレーザ照射により配線等を融解して電気的に接続させた箇所の数、レーザ照射により配線等を切断する箇所の数を、下記表３に纏めて示す。
Figure JPOXMLDOC01-appb-T000003
〔実施形態４：画素行間の新たな層でパターン膜を形成する構成〕
実施形態４は、デュアルゲート構造において、画素行間に沿って各画素をまたいで延びる遮光用メタルであるパターン膜を新たな層に配置したものである。実施形態４は、パターン膜が配置される領域が実施形態１～４の中では最大のため、パターン膜として遮光用メタル等の遮光導電体を用いた場合は、遮光部材の欠損部を遮光して光漏れを防止できる効果が最も大きい。
（実施形態４－１）
図２８は、実施形態４－１の回路基板を示す拡大平面模式図である。実施形態４－１では、ソース配線３２３がＤＳ３１の箇所において断線し、これを修正する場合について説明する。実施形態４－１では、図２８中破線で示した修正したときの回路を形成するために、レーザを照射してパターン膜３２８ＡをＣＵＴ４１、ＣＵＴ４２、ＣＵＴ４３、ＣＵＴ４４の計４カ所で切断し、また、レーザを照射してＭ７１の箇所でソース配線３２３と、パターン膜３２８Ａとを融解して電気的に接続し、Ｍ７２の箇所でパターン膜３２８Ａと保持容量配線ＣＳとを融解して電気的に接続し、Ｍ７３の箇所で保持容量配線ＣＳとパターン膜３２８Ａとを融解して電気的に接続し、Ｍ７４の箇所でパターン膜３２８Ａとソース配線３２３とを融解して電気的に接続した（計４箇所を融解して電気的に導通した。）。
図２９は、図２８に示す回路基板を線分Ｃ－Ｄにて切断した断面を示す断面模式図である。図２９では、修正したときの回路を形成する前の回路基板を示す。パターン膜３２８Ａは、そのソース配線に沿う線状部分の両端が画素の保持容量配線ＣＳと重畳する。第１絶縁膜３３１の厚みは、３０００Å以上であることが好ましい。また、上限値に関しては、５０００Å以下であることが好ましい。パターン膜３２８Ａの両端部にレーザを照射することにより、パターン膜３２８Ａが第１絶縁膜３３１、第２絶縁膜３３２を押し退けて、パターン膜３２８Ａと、該パターン膜３２８Ａと重畳する保持容量配線ＣＳとが融解するとともに互いに電気的に接続される。実施形態４－１では、絶縁膜としては上述した実施形態１～３から更に絶縁膜を一層追加し、パターン膜３２８Ａがソース配線と同じ層にないため、各画素をまたぐパターン膜を画素行間に形成することができる。
（実施形態４－２）
図３０は、実施形態４－２の回路基板を示す拡大平面模式図である。実施形態４－２は、ゲート配線３２２ａがＤＧ３１の箇所において断線し、これを、保持容量配線ＣＳを使用しないで、修正する場合について説明する。実施形態４－２では、図３０中破線で示した修正したときの回路を形成するために、レーザを照射してパターン膜３２８ＡをＣＵＴ４５、ＣＵＴ４６の計２カ所で切断し、また、レーザを照射してＭ７５の箇所でゲート配線３２２ａとパターン膜３２８Ａとを融解して電気的に接続し、Ｍ７６の箇所でパターン膜３２８Ａとゲート配線３２２ａとを融解して電気的に接続した（計２箇所を融解して電気的に導通した。）。
（実施形態４－３）
図３１は、実施形態４－３の回路基板を示す拡大平面模式図である。実施形態４－３は、ゲート配線３２２ａがＤＧ３１の箇所において断線し、これを、保持容量配線ＣＳを使用し、修正する場合について説明する。実施形態４－３では、図３１中破線で示した修正したときの回路を形成するために、レーザを照射してパターン膜３２８ＡをＣＵＴ４７、ＣＵＴ４８で、保持容量配線をＣＵＴ４９、ＣＵＴ５０で、計４箇所を切断した。また、レーザを照射してＭ７７の箇所でゲート配線３２２ａとパターン膜３２８Ａとを融解して電気的に接続し、Ｍ７８の箇所でパターン膜３２８Ａと保持容量配線ＣＳとを融解して電気的に接続し、Ｍ７９の箇所で保持容量配線ＣＳとパターン膜３２８Ａとを融解して電気的に接続し、Ｍ８０の箇所でパターン膜３２８Ａとゲート配線３２２ａとを融解して電気的に接続した（計４箇所を融解して電気的に導通した。）。
（実施形態４－４）
図３２は、実施形態４－４の回路基板を示す拡大平面模式図である。実施形態４－４は、ゲート配線３２２ａがＤＧ３１の箇所において断線し、かつゲート配線３２２ｂがＤＧ３２の箇所において断線する。このように、２本のゲート配線が互いに並列する部分で同時に断線するところ、これらを修正する場合について説明する。実施形態４－４では、図３２中破線で示した修正したときの回路を形成するために、レーザを照射して、保持容量配線ＣＳを、ＣＵＴ４９、ＣＵＴ５０、ＣＵＴ５１、ＣＵＴ５２で、パターン膜３２８Ａを、ＣＵＴ５３、ＣＵＴ５４、ＣＵＴ５５、ＣＵＴ５６で、計８カ所で切断し、また、レーザを照射してＭ７７の箇所でゲート配線３２２ａとパターン膜３２８Ａとを融解して電気的に接続し、Ｍ７８の箇所でパターン膜３２８Ａと保持容量配線ＣＳとを融解して電気的に接続し、Ｍ７９の箇所で保持容量配線ＣＳとパターン膜３２８Ａとを融解して電気的に接続し、Ｍ８０の箇所でパターン膜３２８Ａとゲート配線３２２ａとを融解して電気的に接続した。また、レーザを照射してＭ８１の箇所でゲート配線３２２ｂとパターン膜３２８Ａとを融解して電気的に接続し、Ｍ８２の箇所でパターン膜３２８Ａと保持容量配線ＣＳとを融解して電気的に接続し、Ｍ８３の箇所で保持容量配線ＣＳとパターン膜３２８Ａとを融解して電気的に接続し、Ｍ８４の箇所でパターン膜３２８Ａとゲート配線３２２ｂとを融解して電気的に接続した。計８箇所を融解して電気的に導通した。なお、実施形態４－４では、図３２に示したようにパターン膜３２８Ａを上下２箇所（例えば、ＣＵＴ５３及びＣＵＴ５５の２箇所）で切断し、パターン膜の不要領域を、修正したときの信号伝達経路から切り離すことにより、パターン膜を上下のどちらか１箇所だけ切断する場合と比べて、あるゲート配線と、ゲート配線間のパターン膜との電位が等しくなり、該パターン膜が該ゲート配線と並列な配線となって該ゲート配線から充電され続けてしまうことを防止できるため、より好ましい。
実施形態４に係るパターン膜の形状の変形例
実施形態４では、パターン膜３２８Ａのパターン形状としては、パターン膜が保持容量配線の線状部の端部と重畳する限り特に限定されず、四角形（四辺形）、三角形、半円形、台形等であってもよい。
パターン膜の形状の変形例を説明する。実施形態４に係るパターン膜の形状は、本発明の効果を発揮できる限り、特に限定されない。図３３は、実施形態４に係るパターン膜の形状を示す平面模式図である。図３４～図３６は、実施形態４に係るパターン膜の形状の変形例を示す平面模式図である。
図３３に示したパターン膜３２８Ａは、ゲート配線３２２ａ、３２２ｂとパターン膜３２８Ａである遮光用メタルとの間の容量を低減するため、ゲート配線３２２ａ、３２２ｂと重なる部分のみ遮光用メタルを縊れさせている。したがって、ゲート配線３２２ａ、３２２ｂとパターン膜３２８Ａである遮光用メタルとの間の容量を低減することができ、ゲート配線３２２ａ、３２２ｂへの容量の影響を小さくすることができ、信号の遅延や、容量変化による表示品位の低下を充分に防止できる。
図３４に示したパターン膜３２８Ｂは、遮光率を向上する効果が大きく、かつ保持容量配線ＣＳとパターン膜３２８Ｂである遮光用メタルとの間の容量を低減することができる。図３４に示したパターン膜３２８Ｂは、図３３に示したパターン膜３２８Ａに対して、遮光効果が高く、遮光部材の欠損部を遮光するうえで有利である。すなわち、図３３に示したパターン膜３２８Ａでは、縊れさせている部分に隙間が生じてしまうが、図３４に示したパターン膜３２８Ｂでは、当該部分を完全に遮光できる。
図３５に示したパターン膜３２８は、遮光率を向上する効果が大きい。
図３６に示したパターン膜３２８Ｃは、冗長な設計としたものであり、ゲート配線３２２ａ、３２２ｂへの容量の影響を小さくすることができ、信号の遅延や、容量変化による表示品位の低下を充分に防止できる。
実施形態４では、パターン膜３２８Ａと保持容量配線ＣＳとをレーザ照射して電気的に接続する観点から、パターン膜３２８Ａが、絶縁膜を介して、保持容量配線に重なるように設けられ、レーザ照射用の領域が確保されるように構成されていることが好ましい。具体的には、基板主面を平面視したときのパターン膜３２８Ａと保持容量配線ＣＳとの重なり量は、４μｍ２以上が好ましい。レーザ照射により融解する領域は、少なくとも２μｍ＊２μｍ角程度はあった方が望ましいためである。重なり量の上限値に関しては、例えば１０μｍ２が好ましい。なお、本発明の効果が発揮される限り、すべての重畳部が絶縁膜を介して重畳されるものでなくてもよいが、パターン膜と保持容量配線との重畳部の実質的に全部が絶縁膜を介して重畳されてなることが好適である。
実施形態４の表示装置の基本構成も、回路基板としてのＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、それら２基板間に挟持された表示媒体（例えば、液晶）を有する表示装置である。
液晶の配向モードや配向方法、駆動方法の限定は無い（ＴＮ、ＭＶＡ、ＩＰＳ、ＦＦＳ、ＴＢＡ、ＰＳＡ、光配向、マルチ画素）。また、画素形状に限定は無く、縦長絵素でもよいし、横長絵素でもよいし、デルタ配列でもよい。
デュアルゲート構造の回路基板において、画素行間にソース配線層とは異なる層でパターン膜を配置する。これにより、画素行間において、各画素をまたぐパターン膜を形成することができる。上述したように、遮光部材の欠損部を遮光できる効果は最も大きくなる。また、遮光部材の欠損を遮光できるように、開口部に寄与しない遮光部材下にパターン膜を配置し、当該パターン膜を修正用の配線として用いることにより、上下どちらのゲート配線も修正可能である。更に、ゲート配線がどこで断線しても全て修正することができる。
実施形態４のその他の好適な構成は、上述した実施形態１の好適な形態と同様であり、当該形態に関しては、上述したのと同様の効果を発揮することができる。
実施形態４におけるレーザ照射により配線等を融解して電気的に接続させた箇所の数、レーザ照射により配線等を切断する箇所の数を、下記表４に纏めて示す。
Figure JPOXMLDOC01-appb-T000004
その他の実施形態
本発明の回路基板は、通常は、画素を用いて画像が構成される表示装置に用いられる。
本発明ではもともと遮光部材に欠損が生じた場合にこれを覆うために配置していた遮光用メタルを使用するため、開口率低下は全く生じず、消エネルギー化したり、高透過率としたりすることができる。
なお、回路基板又は表示装置を顕微鏡にて観察することにより、本発明の回路基板又は表示装置の構成を確認することができる。
（その他の好適な実施形態）
本発明の各実施形態においては、酸化物半導体ＴＦＴ（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が特に好ましい。）が好適に用いられる。酸化物半導体ＴＦＴとデュアルゲート構造との組み合わせによる効果について、以下に詳細に説明する。
（１）酸化物半導体ＴＦＴは、ａ－Ｓｉ（アモルファスシリコン）ＴＦＴよりオン電流が高い。したがって、デュアルゲート構造でゲート配線の本数が倍になったとしても、より高精細な画素数に対応することができる。
（２）酸化物半導体ＴＦＴは、ａ－ＳｉＴＦＴよりオン電流が高く、かつオフ電流が低い。したがって、デュアルゲート構造でゲート配線の本数が倍になったとしても、駆動の休止期間（１フレーム終了後に駆動を止める期間）を設けることができ、低消費電力化が図れる。
なお、休止期間にタッチパネルのセンシング期間を設けると、タッチパネルのノイズが少なくなり、すなわち、精度が向上する。
上述した各実施形態に、共通して好適に適用することができる形態について以下に述べる。
パターン膜は、容量低減等のために不要配線の切断を行ってもよい（ゲート配線上の広い領域で重畳するパターン膜が配置されていないため、切断可能である）。
また透過率を向上させるため、反射率の高いメタル（例えば、アルミニウム又はアルミニウム合金等）を利用することが望ましい。
配線とクロスする修正用の配線は、クロス部分だけを細く設計してもよく、パネルの容量を低減する点では当該形態が好ましい（例えば、図７、図９、図１６、図１８、図２３、図２５、図３３、図３６）。
上述した各実施形態では、画素行間に隣接する２本のゲート配線が設けられている形態を示したが、本発明の効果を発揮する限り、更にゲート配線が設けられている形態であってもよい。また、画素行間に２本のゲート配線が設けられている代わりに、例えば画素行間に隣接する２本のソース配線等のその他の２本の配線がある構成であってもよい。
上述した実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
２１、１２１、２２１、３２１：画素電極
２２ａ、２２ｂ、１２２ａ、１２２ｂ、２２２ａ、２２２ｂ、３２２ａ、３２２ｂ：ゲート配線
２３、１２３、２２３、３２３：ソース配線
２４ａ、２４ｂ、１２４ａ、１２４ｂ、２２４ａ、２２４ｂ、３２４ａ、３２４ｂ：薄膜トランジスタ（ＴＦＴ）素子
２５、１２５、２２５、３２５：ドレイン引出配線
２６、２２６、２２６Ａ：コンタクトホール
２８、２８ａ、２８Ａ、２８Ｂ、２８Ｃ、１２８、１２８ａ、１２８Ａ、１２８Ｂ、１２８Ｃ、２２８、２２８ａ、２２８Ａ、２２８Ｂ、２２８Ｃ、３２８、３２８Ａ、３２８Ｂ、３２８Ｃ：修正用の配線（パターン膜）
３１、３３１：第１絶縁膜
３２、３３２：第２絶縁膜
３５、４５、３３５、３４５：配向膜
１２９、２２９：導電体
６０、３６０：液晶層
ＢＭ：ブラックマトリクス（太線で囲まれた外側）
ＣＦ：カラーフィルタ
ＣＳ：保持容量配線
　

Claims (15)

  1. マトリクス状に配置された複数の電極を有する回路基板であって、
    該回路基板は、複数本の第１配線及び該第１配線と交差する複数本の第２配線と、
    該第１配線が延びる方向に沿って延びる複数本の保持容量配線と、
    複数の薄膜トランジスタ素子と、
    該複数の薄膜トランジスタ素子のドレイン電極とそれぞれ電気的に接続された該複数の電極と、
    パターン膜とを備え、
    該第１配線は、電極行間で、１電極行間あたり２本が配置され、
    該第２配線は、電極列間で、１電極列間おきに１本が配置され、
    該複数本の保持容量配線は、第２配線が配置されていない電極列間で、第２配線が延びる方向に沿って延びる線状部を有し、
    該パターン膜は、基板主面を平面視したときに、該電極行間で、第２配線が延びる方向に沿って延びる第１線状部を有し、該パターン膜の第１線状部の２つの端部は、それぞれ、該保持容量配線の線状部の端部と重畳する
    ことを特徴とする回路基板。
  2. 前記回路基板は、更に絶縁膜を備え、
    前記パターン膜の第１線状部の２つの端部は、それぞれ、前記保持容量配線の線状部の端部と該絶縁膜を介して重畳する
    ことを特徴とする請求項１に記載の回路基板。
  3. 前記パターン膜は、第１配線が延びる方向に沿って延びる第２線状部を更に有する
    ことを特徴とする請求項１又は２に記載の回路基板。
  4. 前記回路基板は、更に、導電体を有し、
    該導電体は、第１配線が延びる方向に沿って延びる線形状であり、その両端部が前記パターン膜の第２線状部とそれぞれ重畳する
    ことを特徴とする請求項３に記載の回路基板。
  5. 前記導電体は、前記パターン膜と電気的に導通していない
    ことを特徴とする請求項４に記載の回路基板。
  6. 前記導電体の一方の端部は、前記パターン膜の第２線状部とコンタクトホールを介して電気的に導通し、
    該導電体の他方の端部は、前記パターン膜と電気的に導通していない
    ことを特徴とする請求項４に記載の回路基板。
  7. 前記導電体の両端部は、それぞれ、前記パターン膜の第２線状部とコンタクトホールを介して電気的に導通する
    ことを特徴とする請求項４に記載の回路基板。
  8. 前記電極は、透明であり、
    前記導電体は、前記電極を構成する材料と同じ材料から構成されたものである
    ことを特徴とする請求項４～７のいずれかに記載の回路基板。
  9. 前記パターン膜は、前記第２配線と同一の層に設けられている
    ことを特徴とする請求項１～７のいずれかに記載の回路基板。
  10. 前記パターン膜は、前記第２配線とは異なる層に設けられ、
    該パターン膜は、基板主面を平面視したときに、複数の第２配線を横断して延びる
    ことを特徴とする請求項１～３のいずれかに記載の回路基板。
  11. 前記第１配線及び第２配線の一方は、ゲート配線であり、
    前記第１配線及び第２配線の他方は、ソース配線である
    ことを特徴とする請求項１～１０のいずれかに記載の回路基板。
  12. 前記パターン膜は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及びＣｕからなる群より選択される少なくとも１種を含む材料により構成されたものである
    ことを特徴とする請求項１～１１のいずれかに記載の回路基板。
  13. 前記薄膜トランジスタ素子は、酸化物半導体を含む
    ことを特徴とする請求項１～１２のいずれかに記載の回路基板。
  14. 前記回路基板は、表示装置用の回路基板であり、
    前記電極は、画素電極である
    ことを特徴とする請求項１～１３のいずれかに記載の回路基板。
  15. 請求項１４に記載の回路基板、該回路基板と対向する対向基板、及び、両基板に挟持される表示素子を備えることを特徴とする表示装置。
    　
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