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WO2011033708A1 - ドライバ回路および映像システム - Google Patents

ドライバ回路および映像システム Download PDF

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WO2011033708A1
WO2011033708A1 PCT/JP2010/004420 JP2010004420W WO2011033708A1 WO 2011033708 A1 WO2011033708 A1 WO 2011033708A1 JP 2010004420 W JP2010004420 W JP 2010004420W WO 2011033708 A1 WO2011033708 A1 WO 2011033708A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
overshoot
common mode
driver circuit
current source
Prior art date
Application number
PCT/JP2010/004420
Other languages
English (en)
French (fr)
Inventor
江渕剛志
小松義英
中山久留美
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
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Publication of WO2011033708A1 publication Critical patent/WO2011033708A1/ja
Priority to US13/412,258 priority patent/US20120162189A1/en

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018514—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H04L25/0276—Arrangements for coupling common mode signals

Definitions

  • the present invention relates to a driver circuit used in a data transmission system, and more particularly, to a technique for suppressing output voltage overshoot.
  • LVDS Low Voltage Differential Signaling
  • LVDS Low Voltage Differential Signaling
  • LVDS there are a plurality of standards such as mini-LVDS, sub-LVDS, etc. conforming to IEEE1596.3-1996 LVDS interface standard, and there are a wide variety of receiver circuits connected to the driver circuit.
  • FIG. 9 is a schematic diagram of a general LVDS data transmission system.
  • the system shown in FIG. 9 includes a transmission LSI having a current driver circuit DRV, a transmission line (cable or PCB (Printed Circuit Board) board), a termination resistor RT (for example, 100 ⁇ ), and a reception LSI having a receiver circuit REC. Yes.
  • An amplitude is generated by flowing a current from the current driver circuit DRV to the termination resistor RT, and a signal is transmitted by amplifying the amplitude by the receiver circuit REC.
  • the voltage level (common mode potential) of the signal is usually determined by the current driver circuit DRV.
  • the common mode potential is typically 1.25V.
  • Patent Documents 1 and 2 show configuration examples of driver circuits for LVDS.
  • FIG. 10 shows a configuration of the driver circuit described in Patent Document 2, and a resistance switching circuit 53 is provided between the differential circuit 52 and the ground.
  • the control unit 54 turns off the switch SW of the resistance switching circuit 53 in the sleep mode, and maintains the common mode voltage Vcom equal to the normal level.
  • the manufacturer of the transmission LSI and the manufacturer of the reception LSI are often different, and in this case, the manufacturing processes of the transmission LSI and the reception LSI are different from each other. For this reason, in many cases, the power supply voltage of the transmission LSI and the power supply voltage of the reception LSI are different.
  • the power supply voltage VDDT of the transmission LSI is 3.3V
  • the power supply voltage VDDR of the reception LSI is 1.8V
  • the process breakdown voltage of the reception LSI is 2.5V, for example.
  • the common mode potential is 1.25 V, there is no particular problem during normal operation, but in a transient state such as when the power is turned on, overshoot occurs in the output voltage of the driver circuit, which is a problem. there is a possibility.
  • An object of the present invention is to suppress overshoot of an output voltage at the start of operation or the like in a driver circuit in a transmission system, and to reliably connect a receiver circuit having a different power supply voltage or process withstand voltage.
  • a driver circuit as a driver circuit, a data signal is input, an output circuit that outputs a differential signal according to the data signal, a constant current is supplied to the output circuit, or a constant current is output from the output circuit.
  • a constant current source for extracting current, a predetermined reference voltage and a common mode potential of the differential signal as inputs, and a current that controls the constant current source so that the common mode potential matches the predetermined reference potential
  • a power source control circuit and an overshoot suppression circuit connected to an input line of the common mode potential in the current source control circuit and having a function of suppressing overshoot of the common mode potential, and the overshoot suppression circuit Receives a control signal for selecting whether or not to perform overshoot suppression operation, and performs overshoot suppression operation by this control signal When bets are selected, it is intended to suppress the overshoot of the common mode potential.
  • the overshoot for suppressing the overshoot of the common mode potential is performed.
  • a suppression circuit is provided.
  • the overshoot suppression circuit is configured to short-circuit the reference voltage input line and the common mode potential input line in the current source control circuit when the control signal is selected to perform the overshoot suppression operation. .
  • the common mode potential can be forcibly clamped to the reference voltage, so that the common mode potential can be directly applied to the output terminal, and the amount of overshoot can be minimized.
  • an extremely simple configuration makes it possible to avoid overshoot of the output voltage of the driver circuit, and a driver circuit that can suppress overshoot can be realized with low power, low area, and low cost.
  • the overshoot suppression circuit is provided between the common mode potential output line in the output circuit and the common mode potential input line in the current source control circuit when the overshoot suppression operation is selected by the control signal.
  • the both ends of the formed resistance element are short-circuited.
  • an overshoot suppression circuit can suppress an overshoot of an output voltage at the start of an operation, etc., so that a driver circuit that can be connected to a receiver circuit having a different power supply voltage or process withstand voltage is provided. Can do.
  • FIG. 3 is a circuit diagram illustrating a configuration of a driver circuit according to the first embodiment.
  • 2 is a circuit configuration example of a common mode feedback amplifier in the current source control circuit of FIG. 1.
  • FIG. 6 is a circuit diagram illustrating a configuration of a driver circuit according to a second embodiment. 6 is a circuit diagram illustrating another configuration of a driver circuit according to Embodiment 2.
  • FIG. It is a timing diagram which shows the example of control of overshoot suppression operation. It is a timing diagram which shows the example of control of overshoot suppression operation.
  • 1 is a schematic configuration example of a video system equipped with a driver circuit according to an embodiment. It is a schematic diagram of a general LVDS transmission system. It is a structural example of the conventional driver circuit. It is an example of a circuit structure of the driver circuit which employ
  • FIG. 1 is a circuit diagram showing a configuration of a driver circuit according to the first embodiment.
  • the termination resistor RT may be provided outside the LSI including the driver circuit, or may be formed inside the LSI by a polysilicon resistor or a MOS resistor.
  • the driver circuit shown in FIG. 1 receives data signals DIN and NDIN, outputs a differential signal according to the data signals DIN and NDIN, and a constant current on the power supply side that supplies a constant current to the output circuit 2.
  • a source 1 a ground-side constant current source 3 that draws a constant current from the output circuit 2, a predetermined reference voltage VREF for common mode feedback (generated by an external reference voltage circuit), and a differential output from the output circuit 2
  • An intermediate potential (common mode potential) VCMN of the signal is input, and a current source control circuit 4 that controls the constant current sources 1 and 3 so that the common mode potential VCMN coincides with the reference voltage VREF is provided.
  • the output circuit 2 includes PMOS transistors MP2 and MP3 and NMOS transistors MN2 and MN3. Transistors MP2 and MN2 are connected in series, and both receive a data signal NDIN at their gates. Transistors MP3 and MN3 are also connected in series, and both receive a data signal DIN at their gates. The transistors MP2 and MN2 and the transistors MP3 and MN3 are arranged in parallel between the power source and the ground. The output circuit 2 outputs a differential signal by switching the direction of the current flowing through the termination resistor RT between the output terminals TD and NTD according to the positive and negative of the data signals DIN and NDIN.
  • the transistors MP2 and MN3 are turned on, and a current flows in the direction of MP2-> TD-> NTD-> MN3. Conversely, in the case of negative data, the transistors MP3 and MN2 are turned on, and a current flows in the direction of MP3 ⁇ NTD ⁇ TD ⁇ MN2.
  • the constant current source 1 includes a PMOS transistor MP1 provided between the power supply and the output circuit 2.
  • the constant current source 3 includes an NMOS transistor MN1 provided between the output circuit 2 and the ground. Adjusted voltages VBP and VBN output from the current source control circuit 4 are applied to the gates of the transistors MP1 and MN1, respectively.
  • connection line is an output line of the common mode potential VCMN.
  • a resistance element R1 is provided between the output line of the common mode potential VCMN in the output circuit 2 and the input line of the common mode potential VCMN in the current source control circuit 4, and the current source control of the resistance element R1
  • a capacitive element C1 is provided between the end on the circuit 4 side and the ground.
  • the resistor element R1 and the capacitor element C1 form a low-pass filter and have a function of cutting the AC component of the common mode potential VCMN.
  • the current source control circuit 4 includes a common mode feedback amplifier (CMFBA) 11.
  • the common mode feedback amplifier (CMFBA) 11 is supplied with a driver circuit enable signal DRV_EN.
  • DRV_EN H
  • the driver circuit is enabled
  • DRV_EN L
  • the driver circuit is in a power-down state.
  • NDRV_EN is an inverted signal of DRV_EN.
  • a PMOS transistor MP10 that receives the enable signal DRV_EN at the gate is provided between the wiring of the adjustment voltage VBP and the power supply, and an NMOS that receives the inverted signal NDRV_EN at the gate between the wiring of the adjustment voltage VBN and the ground.
  • a transistor MN20 is provided.
  • FIG. 2 is a diagram showing an example of a circuit configuration of the common mode feedback amplifier 11 in the current source control circuit 4.
  • the common mode feedback amplifier 11 in FIG. 2 is a P-type input differential amplifier, and includes PMOS transistors MP4, MP5, MP6, MP7, and MP30 and NMOS transistors MN4, MN5, and MN6.
  • the adjustment voltages VBP and VBN are adjusted so that the inputs INP and INM (in the configuration of FIG. 1, the reference voltage VREF and the common mode potential VCMN are respectively given) are the same potential.
  • a bias voltage VBIAS for generating a constant current of the amplifier is supplied from an external reference voltage generation circuit (usually a band gap reference circuit (BGR)).
  • BGR band gap reference circuit
  • FIG. 2 shows an example in which a P-type input differential amplifier is used.
  • a P-type input differential amplifier when the common mode potential VCMN is high, an N-type input differential amplifier may be used.
  • a Rail-Rail type differential amplifier using both P-type input and N-type input and corresponding to all voltages between the power supply and the ground may be used.
  • the configuration of FIG. 1 includes an overshoot suppression circuit 5 that is connected to the input line of the common mode potential VCMN in the current source control circuit 4 and has a function of suppressing overshoot of the common mode potential VCMN.
  • the overshoot suppression circuit 5 receives the control signal CONT1 for selecting whether or not to perform the overshoot suppression operation. When the overshoot suppression operation is selected by the control signal CONT1, the overshoot of the common mode potential VCMN is selected. Suppress.
  • the overshoot suppression circuit 5 is provided between the input line of the reference voltage VREF and the input line of the common mode potential VCMN in the current source control circuit 4, and in accordance with the control signal CONT1, these two input lines
  • the switch SW5 for switching whether or not to short-circuit is provided.
  • the switch SW5 short-circuits the two input lines when the control signal CONT1 is selected to perform the overshoot suppression operation. By this short-circuit operation, the input line of the common mode potential VCMN is forcibly clamped to the reference voltage VREF.
  • FIG. 11 is a diagram showing a circuit configuration example of a driver circuit employing common mode feedback as a comparative example. 11, the output circuit 2 that receives the data signals DIN and NDIN and outputs a differential signal to the output terminals TD and NTD, the power source side constant current source 1, and the ground side constant current source. 3.
  • a current source adjustment circuit 4 for feeding back the common mode potential VCMN is provided.
  • the current source adjustment circuit 4 adjusts the common mode potential VCMN to be, for example, 1.25 V by applying feedback to the constant current sources 1 and 3 so that the common mode potential VCMN and the reference potential VREF coincide with each other. Yes.
  • a resistance element R1 and a capacitance element C1 constituting a low-pass filter are provided.
  • the response characteristic of the current source control circuit 4 is low, for example, when the driver operation starts after the power is turned on Overshoot due to transient response occurs (when enabled). For this reason, this overshoot may cause the output voltage of the driver circuit to exceed the process breakdown voltage of the receiving LSI.
  • the resistance element R1 and the capacitance element C1 constituting the low-pass filter usually have large values so that the high-frequency component of the common mode potential VCMN can be surely cut. For this reason, the response characteristic of the current source control circuit 4 is low, and for example, when the operation is started after the power is turned on, there is a high possibility that an overshoot due to a transient response occurs.
  • it is selected to perform the overshoot suppressing operation by the control signal CONT1 in a period in which the possibility of overshooting is high.
  • the overshoot suppression circuit 5 shorts the input line for the reference voltage VREF and the input line for the common mode potential VCMN in the current source control circuit 4. By this short-circuit operation, the common mode potential VCMN is forcibly clamped to the reference voltage VREF, so that an overshoot of the output voltage can be avoided.
  • FIG. 3 is a diagram showing a circuit configuration example of the overshoot suppression circuit 5.
  • a switch is configured by a transmission gate in which a PMOS transistor MP8 and an NMOS transistor MN7 are connected in parallel.
  • the configuration of FIG. 3 can be used whether the input voltage is low or high.
  • the switch may be configured by only a PMOS transistor or only an NMOS transistor.
  • the control signal CONT1 for selecting whether or not to perform the overshoot suppression operation is received, and when the control signal CONT1 is selected to perform the overshoot suppression operation, the overshoot of the common mode potential VCMN is suppressed.
  • An overshoot suppression circuit 5 is provided. This makes it possible to realize a driver circuit that can be connected to receiver circuits having different power supply voltages and process breakdown voltages.
  • the overshoot suppression circuit 5 short-circuits the input line for the reference voltage VREF and the input line for the common mode potential VCMN in the current source control circuit 4 when the overshoot suppression operation is selected by the control signal CONT1. It is configured to do. With this configuration, the common mode potential VCMN can be forcibly clamped to the reference voltage VREF, so that the common mode potential can be directly applied to the output terminal and the amount of overshoot can be minimized. In addition, an extremely simple configuration makes it possible to avoid overshoot of the output voltage of the driver circuit, and a driver circuit that can suppress overshoot can be realized with low power, low area, and low cost.
  • FIG. 4 is a circuit diagram showing a configuration of a driver circuit according to the second embodiment. 4, the same components as those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and detailed description thereof is omitted here.
  • the overshoot suppression circuit 6 is connected to the input line of the common mode potential VCMN in the current source control circuit 4 and suppresses the overshoot of the common mode potential VCMN. It has a function.
  • the overshoot suppression circuit 6 receives the control signal CONT2 for selecting whether or not to perform the overshoot suppression operation. When the overshoot suppression operation is selected by the control signal CONT2, the overshoot suppression circuit 6 overshoots the common mode potential VCMN. Suppress the shoot.
  • the overshoot suppression circuit 6 is connected to both ends of the resistor element R1 provided between the output line of the common mode potential VCMN in the output circuit 2 and the input line of the common mode potential VCMN in the current source control circuit 4.
  • a switch SW6 for switching whether to short-circuit both ends of the resistance element R1 according to the control signal CONT2.
  • the switch SW6 short-circuits both ends of the resistance element R1 when the control signal CONT2 is selected to perform the overshoot suppression operation. By this short-circuit operation, the frequency characteristics of the current source control circuit 4 are temporarily increased, so that overshoot of the output voltage can be avoided.
  • the overshoot suppression circuit 6 is realized by the circuit configuration as shown in FIG. That is, in the configuration of FIG. 3, the control signal CONT2 may be used instead of the control signal CONT1.
  • the configuration of FIG. 3 can be used whether the input voltage is low or high.
  • the switch may be configured by only a PMOS transistor or only an NMOS transistor.
  • the overshoot suppression circuit 6 is provided. This makes it possible to realize a driver circuit that can be connected to receiver circuits having different power supply voltages and process breakdown voltages.
  • the overshoot suppression circuit 6 When the overshoot suppression circuit 6 is selected to perform the overshoot suppression operation by the control signal CONT2, the output line of the common mode potential VCMN in the output circuit 2 and the input of the common mode potential VCMN in the current source control circuit 4 are selected. Both ends of the resistive element R1 provided between the wires are short-circuited. With this configuration, the frequency characteristics of the current source control circuit 4 can be temporarily improved, so that overshoot of the output voltage can be suppressed. In addition, the clamp voltage is not required, and it is possible to avoid overshoot of the output voltage of the driver circuit with a very simple configuration, and a driver circuit that can suppress overshoot can be realized with low power, low area, and low cost. be able to.
  • FIG. 5 is a circuit diagram showing another configuration of the driver circuit according to the present embodiment.
  • the configuration shown in FIG. 5 includes a second overshoot suppression circuit 7 in addition to the above-described overshoot suppression circuit 6.
  • the second overshoot suppression circuit 7 is provided between the input line of the common mode potential VCMN and the capacitive element C1 in the current source control circuit 4, and the capacitive element C1 is connected to the input line of the common mode potential VCMN according to the control signal CONT2.
  • the switch SW7 for switching whether or not to disconnect from the switch is provided.
  • the switch SW7 disconnects the capacitive element C1 from the input line of the common mode potential VCMN when it is selected to perform the overshoot suppressing operation by the control signal CONT2. By this disconnection operation, the frequency characteristics of the current source control circuit 4 can be further improved, so that the output voltage overshoot suppression effect is enhanced.
  • the timing for performing the overshoot suppressing operation can be freely controlled by the control signals CONT1 and CONT2.
  • the output voltage overshoot is likely to occur after the power is turned on.
  • the control signal CONT1, the control signal CONT1 is selected so that the overshoot suppressing operation is selected for a predetermined period after the driver circuit is turned on, while the overshoot suppressing operation is not performed after the predetermined period. It is preferable to set CONT2. By such control, it is possible to realize both overshoot suppression after power-on and low noise operation during normal operation.
  • 6 and 7 are timing charts showing an example of control of the overshoot suppression operation. 6 and 7, in order from the top, the power supply voltage, the driver enable signal DRV_EN, the inverted signal NDRV_EN of the DRV_EN, the control signals CONT1 and CONT2, the common mode potential without the overshoot suppressing operation, and the overshoot suppressing operation according to the first embodiment. A common mode potential with an overshoot suppressing operation according to the second embodiment is shown.
  • Fig. 6 shows the control sequence when the power is turned on.
  • the overshoot suppression operation is linked to the power supply voltage. That is, the overshoot suppression operation is executed for a predetermined period Tcont (including the driver activation time) after the power supply voltage rises, and thereafter the overshoot suppression operation is stopped.
  • Fig. 7 shows the control sequence when the power supply voltage is constant.
  • the overshoot suppression operation is linked to the enable signal DRV_EN. That is, the power supply has already been started and the enable signal DRV_EN is controlled to be turned on / off.
  • the overshoot suppression operation is executed for a predetermined period Tcont 'after the enable signal DRV_EN rises, and thereafter the overshoot suppression operation is stopped.
  • the overshoot at the start of driver operation is kept low, and the common mode potential VCMN does not exceed the receiver side breakdown voltage. Further, the noise generated during the predetermined period Tcont or Tcont ′ is not generated after the overshoot suppressing operation is stopped. That is, both suppression of overshoot at the start of driver operation and reduction in noise during normal operation are realized.
  • the configuration in which the constant current source is provided on both the power supply side and the ground side of the output circuit and both currents are adjusted by the current source adjustment circuit is described as an example.
  • a constant current source may be provided only on one of the power supply side and the ground side, and the constant current source may be adjusted by a current source adjustment circuit.
  • a constant current source is provided on one of the power supply side and the ground side of the output circuit and a resistance element is provided on the other side instead of the constant current source. In this case, only the constant current source may be adjusted by the current source adjustment circuit.
  • both the overshoot suppression circuit 5 shown in FIG. 1 and the overshoot suppression circuit 6 shown in FIG. 4 may be provided in the driver circuit.
  • control signals CONT1 and CONT2 are given to the external pins provided in the overshoot suppression circuit.
  • the control signals CONT1 and CONT2 are connected to a register that can be read and written by software from the outside, they are controlled by software. It may be a signal that is fixed in power or fixed in ground.
  • FIG. 8 shows a schematic configuration example of a video system in which the driver circuit according to each of the above-described embodiments is mounted.
  • the digital TV 20 as a video system includes an image processing LSI 21 and display drivers 23 and 24.
  • the driver circuit 22 according to each embodiment is mounted on the image processing LSI 21 and is connected to a receiver circuit 25 in the display driver 23 via, for example, a cable or a PCB.
  • the driver circuit 22 transmits an image signal to the receiver circuit 25.
  • a timing controller IC is provided between the image processing LSI 21 and the display driver 23. In this case, the driver circuit 22 is connected to the receiving circuit of the timing controller IC.
  • the system in which the driver circuit according to the present embodiment is mounted is not limited to a digital TV.
  • the versatility of the driver circuit in LVDS data transmission can be improved.

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Abstract

　伝送システムにおけるドライバ回路において、出力回路（２）は、入力されたデータ信号（ＤＩＮ，ＮＤＩＮ）に応じて差動信号を出力する。電流源制御回路（４）は、差動信号のコモンモード電位（ＶＣＭＮ）が所定の基準電位（ＶＲＥＦ）と一致するように、定電流源（１，３）を制御する。オーバーシュート抑制回路（５）は、電流源制御回路（４）におけるコモンモード電位（ＶＣＭＮ）の入力線に接続されており、制御信号（ＣＯＮＴ１）に従って、コモンモード電位（ＶＣＭＮ）のオーバーシュートを抑制する。

Description

ドライバ回路および映像システム
　本発明は、データ伝送システムに用いられるドライバ回路に関するものであり、特に、出力電圧のオーバーシュートを抑制する技術に関する。
　デジタルテレビ内部の各画像処理ＬＳＩ間や、画像処理ＬＳＩとディスプレイドライバ間のデータ伝送を行うためのインターフェースとして、ＬＶＤＳ(Low Voltage Differential Signaling)が用いられる。ＬＶＤＳには、IEEE1596.3-1996 LVDS Interface standardに準拠したものやmini-LVDS、sub-LVDS等の複数の規格が存在しており、ドライバ回路にとって、接続されるレシーバ回路は多種多様である。
　図９は一般的なＬＶＤＳのデータ伝送システムの概要図である。図９に示すシステムは、電流ドライバ回路ＤＲＶを有する送信ＬＳＩ、伝送路(ケーブルまたはＰＣＢ(Printed Circuit Board)ボード)、終端抵抗ＲＴ（例えば１００Ω)、および、レシーバ回路ＲＥＣを有する受信ＬＳＩを備えている。電流ドライバ回路ＤＲＶから終端抵抗ＲＴに電流を流しこむことによって振幅を作り、その振幅をレシーバ回路ＲＥＣで増幅することによって、信号が伝送される。信号の電圧レベル（コモンモード電位）は通常、電流ドライバ回路ＤＲＶが決定する。コモンモード電位は一般的には、１．２５Ｖである。
　特許文献１，２に、ＬＶＤＳ用のドライバ回路の構成例が示されている。例えば、図１０は特許文献２記載のドライバ回路の構成であり、差動回路５２とグランドとの間に抵抗切替回路５３が設けられている。制御部５４は、スリープモード時に抵抗切替回路５３のスイッチＳＷをオフにして、コモンモード電圧Ｖｃｏｍを通常時のレベルと同等に維持する。
特開２００５－１０９８９７号公報 特開２００８－１９９２３６号公報
　図９のようなシステムでは、送信ＬＳＩのメーカーと受信ＬＳＩのメーカーとは異なっている場合が多く、この場合、送信ＬＳＩと受信ＬＳＩの製造プロセスは互いに異なっている。このため、多くの場合には、送信ＬＳＩの電源電圧と受信ＬＳＩの電源電圧とは異なっている。
　例えば、送信ＬＳＩの電源電圧ＶＤＤＴが３．３Ｖ、受信ＬＳＩの電源電圧ＶＤＤＲが１．８Ｖであり、また、受信ＬＳＩのプロセス耐圧が例えば２．５Ｖだとする。この場合、受信ＬＳＩのプロセス耐圧２．５Ｖを超える信号が送信ＬＳＩから伝送されると、受信ＬＳＩが破壊される可能性がある。コモンモード電位は１．２５Ｖなので、通常の動作時であれば特に問題は生じないが、電源立ち上げ時など過渡的な状態においては、ドライバ回路の出力電圧にオーバーシュートが発生し、問題となる可能性がある。
　特に、コモンモード電位を安定させるためにフィードバックを行う構成をドライバ回路に採用した場合には、このオーバーシュートの問題はより顕著に現れる。
　本発明は、伝送システムにおけるドライバ回路において、動作開始時等における出力電圧のオーバーシュートを抑制し、電源電圧やプロセス耐圧が異なるレシーバ回路との接続を確実に可能にすることを目的とする。
　本発明の一態様は、ドライバ回路として、データ信号を入力とし、このデータ信号に応じて差動信号を出力する出力回路と、前記出力回路に定電流を供給する、または、前記出力回路から定電流を引き抜く定電流源と、所定の基準電圧と前記差動信号のコモンモード電位とを入力とし、前記コモンモード電位が前記所定の基準電位と一致するように、前記定電流源を制御する電流源制御回路と、前記電流源制御回路における前記コモンモード電位の入力線に接続されており、前記コモンモード電位のオーバーシュートを抑制する機能を有するオーバーシュート抑制回路とを備え、前記オーバーシュート抑制回路は、オーバーシュート抑制動作を行うか否かを選択する制御信号を受け、この制御信号によってオーバーシュート抑制動作を行うことが選択されたとき、前記コモンモード電位のオーバーシュートを抑制するものである。
　この態様によると、オーバーシュート抑制動作を行うか否かを選択する制御信号を受け、この制御信号によってオーバーシュート抑制動作を行うことが選択されたとき、コモンモード電位のオーバーシュートを抑制するオーバーシュート抑制回路が設けられている。これにより、動作開始時等における出力電圧のオーバーシュートを抑制することができるので、電源電圧やプロセス耐圧が異なるレシーバ回路との接続を確実に可能にすることができる。
　そして、オーバーシュート抑制回路は、制御信号によってオーバーシュート抑制動作を行うことが選択されたとき、電流源制御回路における基準電圧の入力線とコモンモード電位の入力線とを短絡する構成になっている。これにより、コモンモード電位を基準電圧に強制的にクランプできるので、コモンモード電位をダイレクトに出力端子に与えることができ、オーバーシュート量を最小化できる。また、きわめて簡易な構成によって、ドライバ回路の出力電圧のオーバーシュートを回避することが可能となり、オーバーシュートを抑制可能なドライバ回路を低電力・低面積・低コストで実現することができる。
　または、オーバーシュート抑制回路は、制御信号によってオーバーシュート抑制動作を行うことが選択されたとき、出力回路におけるコモンモード電位の出力線と電流源制御回路におけるコモンモード電位の入力線との間に設けられた抵抗素子の両端を短絡する構成になっている。この構成によって、電流源制御回路の周波数特性を一時的に上げることができるので、出力電圧のオーバーシュートを抑制できる。また、クランプ電圧が不要となり、きわめて簡易な構成によって、ドライバ回路の出力電圧のオーバーシュートを回避することが可能となり、オーバーシュートを抑制可能なドライバ回路を低電力・低面積・低コストで実現することができる。
　本発明によると、オーバーシュート抑制回路によって、動作開始時等の出力電圧のオーバーシュートを抑制することができるので、電源電圧やプロセス耐圧が異なるレシーバ回路との接続が可能なドライバ回路を提供することができる。
実施形態１に係るドライバ回路の構成を示す回路図である。 図１の電流源制御回路内のコモンモードフィードバックアンプの回路構成例である。 オーバーシュート抑制回路の回路構成例である。 実施形態２に係るドライバ回路の構成を示す回路図である。 実施形態２に係るドライバ回路の他の構成を示す回路図である。 オーバーシュート抑制動作の制御例を示すタイミング図である。 オーバーシュート抑制動作の制御例を示すタイミング図である。 実施形態に係るドライバ回路が搭載された映像システムの概要構成例である。 一般的なＬＶＤＳ伝送システムの概要図である。 従来のドライバ回路の構成例である。 コモンモードフィードバックを採用したドライバ回路の回路構成例である。
　以下、本発明の実施の形態について、図面を参照して詳しく説明する。
　（実施形態１）
　図１は実施形態１に係るドライバ回路の構成を示す回路図である。図１に示す回路は差動電流ドライバ回路であり、ＣＭＯＳレベルの相補のデータ信号ＤＩＮ，ＮＤＩＮが入力され、出力端子ＴＤ，ＮＴＤ間に挿入された終端抵抗ＲＴ（通常は１００Ω）に電流を流すことによって差動小振幅信号を発生させる。通常、ＬＶＤＳでは、３．５ｍＡの電流を流すことによって３５０ｍＶ（＝３．５ｍＡ×１００Ω)の振幅を発生させる。なお、終端抵抗ＲＴは、このドライバ回路を含むＬＳＩの外部に設けられていてもよいし、ＬＳＩの内部にポリシリコン抵抗やＭＯＳ抵抗によって形成してもかまわない。
　図１のドライバ回路は、データ信号ＤＩＮ，ＮＤＩＮを入力とし、このデータ信号ＤＩＮ，ＮＤＩＮに応じて差動信号を出力する出力回路２と、出力回路２に定電流を供給する電源側の定電流源１と、出力回路２から定電流を引き抜くグランド側の定電流源３と、コモンモードフィードバック用の所定の基準電圧ＶＲＥＦ（外部の基準電圧回路で生成）と出力回路２から出力される差動信号の中間電位(コモンモード電位)ＶＣＭＮとを入力とし、コモンモード電位ＶＣＭＮが基準電圧ＶＲＥＦと一致するように定電流源１，３を制御する電流源制御回路４とを備えている。
　出力回路２は、ＰＭＯＳトランジスタＭＰ２，ＭＰ３とＮＭＯＳトランジスタＭＮ２，ＭＮ３とを備えている。トランジスタＭＰ２，ＭＮ２は直列に接続されており、ともにゲートにデータ信号ＮＤＩＮを受ける。トランジスタＭＰ３，ＭＮ３も直列に接続されており、ともにゲートにデータ信号ＤＩＮを受ける。トランジスタＭＰ２，ＭＮ２とトランジスタＭＰ３，ＭＮ３とは、並列に、電源－グランド間に配置されている。そして出力回路２は、データ信号ＤＩＮ，ＮＤＩＮの正負に応じて、出力端子ＴＤ，ＮＴＤ間の終端抵抗ＲＴに流れる電流の向きを切り替えることによって、差動信号を出力する。正のデータの場合は、トランジスタＭＰ２，ＭＮ３がオンし、ＭＰ２→ＴＤ→ＮＴＤ→ＭＮ３の方向に電流が流れる。逆に負のデータの場合は、トランジスタＭＰ３，ＭＮ２がオンし、ＭＰ３→ＮＴＤ→ＴＤ→ＭＮ２の方向に電流が流れる。
　定電流源１は、電源と出力回路２との間に設けられたＰＭＯＳトランジスタＭＰ１を備えている。定電流源３は、出力回路２とグランドとの間に設けられたＮＭＯＳトランジスタＭＮ１を備えている。トランジスタＭＰ１，ＭＮ１のゲートにはそれぞれ、電流源制御回路４から出力された調整電圧ＶＢＰ，ＶＢＮが与えられる。
　また、出力端子ＴＤ，ＮＴＤから抵抗Ｒ２，Ｒ３を介して配線が引き出されて接続されており、その接続線がコモンモード電位ＶＣＭＮの出力線となっている。そして、出力回路２におけるコモンモード電位ＶＣＭＮの出力線と電流源制御回路４におけるコモンモード電位ＶＣＭＮの入力線との間に、抵抗素子Ｒ１が設けられており、またその抵抗素子Ｒ１の電流源制御回路４側の端部とグランドとの間に、容量素子Ｃ１が設けられている。抵抗素子Ｒ１と容量素子Ｃ１はローパスフィルタを構成しており、コモンモード電位ＶＣＭＮのＡＣ成分をカットする機能を有する。
　電流源制御回路４は、コモンモードフィードバックアンプ（ＣＭＦＢＡ）１１を備えている。コモンモードフィードバックアンプ（ＣＭＦＢＡ）１１には、ドライバ回路のイネーブル信号ＤＲＶ＿ＥＮが与えられている。ＤＲＶ＿ＥＮ＝Ｈのときドライバ回路はイネーブル状態となり、ＤＲＶ＿ＥＮ＝Ｌのときドライバ回路はパワーダウン状態となる。ＮＤＲＶ＿ＥＮはＤＲＶ＿ＥＮの反転信号である。また、調整電圧ＶＢＰの配線と電源との間に、イネーブル信号ＤＲＶ＿ＥＮをゲートに受けるＰＭＯＳトランジスタＭＰ１０が設けられており、調整電圧ＶＢＮの配線とグランドとの間に、反転信号ＮＤＲＶ＿ＥＮをゲートに受けるＮＭＯＳトランジスタＭＮ２０が設けられている。
　図２は電流源制御回路４内のコモンモードフィードバックアンプ１１の回路構成の一例を示す図である。図２のコモンモードフィードバックアンプ１１はＰ型入力の差動アンプであり、ＰＭＯＳトランジスタＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ３０とＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６とを備えている。入力ＩＮＰ，ＩＮＭ（図１の構成では、基準電圧ＶＲＥＦとコモンモード電位ＶＣＭＮとがそれぞれ与えられる）が同じ電位になるように、調整電圧ＶＢＰ，ＶＢＮが調整される。また、アンプの定電流を生成するためのバイアス電圧ＶＢＩＡＳは、外部の基準電圧生成回路（通常はバンドギャップリファレンス回路（ＢＧＲ）)から供給される。
　なお、図２ではＰ型入力の差動アンプで構成した例を示したが、例えばコモンモード電位ＶＣＭＮが高い場合には、Ｎ型入力の差動アンプで構成してもよい。また、Ｐ型入力とＮ型入力の両方を用いた、電源－グランド間のすべての電圧に対応したRail-Railタイプの差動アンプで構成してもよい。
　さらに、図１の構成は、電流源制御回路４におけるコモンモード電位ＶＣＭＮの入力線に接続されており、コモンモード電位ＶＣＭＮのオーバーシュートを抑制する機能を有するオーバーシュート抑制回路５を備えている。オーバーシュート抑制回路５は、オーバーシュート抑制動作を行うか否かを選択する制御信号ＣＯＮＴ１を受け、この制御信号ＣＯＮＴ１によってオーバーシュート抑制動作を行うことが選択されたとき、コモンモード電位ＶＣＭＮのオーバーシュートを抑制する。このようなオーバーシュート抑制回路５を設けることによって、電源電圧やプロセス耐圧が異なるレシーバ回路との接続が可能なドライバ回路を実現することが可能となる。
　具体的には、オーバーシュート抑制回路５は、電流源制御回路４における、基準電圧ＶＲＥＦの入力線とコモンモード電位ＶＣＭＮの入力線との間に設けられ、制御信号ＣＯＮＴ１に従って、これら２つの入力線を短絡するか否かを切り替えるスイッチＳＷ５を備えている。そしてこのスイッチＳＷ５は、制御信号ＣＯＮＴ１によってオーバーシュート抑制動作を行うことが選択されたとき、２つの入力線を短絡する。この短絡動作によって、コモンモード電位ＶＣＭＮの入力線は基準電圧ＶＲＥＦに強制的にクランプされる。
　図１１は比較例としての、コモンモードフィードバックを採用したドライバ回路の回路構成例を示す図である。図１１の構成は図１と同様に、データ信号ＤＩＮ，ＮＤＩＮを入力とし、出力端子ＴＤ，ＮＴＤに差動信号を出力する出力回路２、電源側の定電流源１、グランド側の定電流源３、コモンモード電位ＶＣＭＮをフィードバックする電流源調整回路４を備えている。電流源調整回路４は、コモンモード電位ＶＣＭＮと基準電位ＶＲＥＦとが一致するように定電流源１，３にフィードバックをかけることによって、コモンモード電位ＶＣＭＮが例えば１．２５Ｖになるように調整している。また、コモンモード電位ＶＣＭＮの高周波成分をカットするために、ローパスフィルタを構成する抵抗素子Ｒ１と容量素子Ｃ１が設けられている。
　ところが、図１１の構成では、コモンモードフィードバックループ内に大きな時定数の抵抗素子Ｒ１および容量素子Ｃ１を有するため、電流源制御回路４の応答特性が低く、例えば電源立ち上げ後のドライバ動作開始時(イネーブル時)に、過渡応答によるオーバーシュートが発生してしまう。このため、このオーバーシュートによって、ドライバ回路の出力電圧が受信ＬＳＩのプロセス耐圧を超えてしまう可能性がある。
　すなわち、ローパスフィルタを構成する抵抗素子Ｒ１と容量素子Ｃ１は、通常、コモンモード電位ＶＣＭＮの高周波成分を確実にカットできるように、大きな値を持つ。このため、電流源制御回路４の応答特性は低くなり、例えば電源投入後の動作立ち上げ時には、過渡応答によるオーバーシュートが発生する可能性が高い。これに対して本実施形態では、オーバーシュートが発生する可能性が高い期間において、制御信号ＣＯＮＴ１によってオーバーシュート抑制動作を行うことを選択する。これにより、オーバーシュート抑制回路５は、電流源制御回路４における、基準電圧ＶＲＥＦの入力線とコモンモード電位ＶＣＭＮの入力線とを短絡する。この短絡動作によって、コモンモード電位ＶＣＭＮが基準電圧ＶＲＥＦに強制的にクランプされるので、出力電圧のオーバーシュートを回避することができる。
　図３はオーバーシュート抑制回路５の回路構成例を示す図である。図３の構成では、ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ７とを並列に接続したトランスミッションゲートによって、スイッチが構成されている。また図３の構成では、ＣＯＮＴ１＝Ｈのときはスイッチがオンし、ＣＯＮＴ１＝Ｌのときはスイッチがオフする。すなわち、オーバーシュート抑制動作を行うときが“Ｈ”、行わないときが“Ｌ”である。図３の構成は、入力電圧が低い場合であっても高い場合であっても、用いることができる。なお、例えば入力電圧範囲が限定されているような場合は、ＰＭＯＳトランジスタのみ、あるいはＮＭＯＳトランジスタのみによってスイッチを構成してもかまわない。
　本実施形態では、オーバーシュート抑制動作を行うか否かを選択する制御信号ＣＯＮＴ１を受け、この制御信号ＣＯＮＴ１によってオーバーシュート抑制動作を行うことが選択されたとき、コモンモード電位ＶＣＭＮのオーバーシュートを抑制するオーバーシュート抑制回路５を備えている。これにより、電源電圧やプロセス耐圧が異なるレシーバ回路との接続が可能なドライバ回路を実現することが可能となる。
　また、オーバーシュート抑制回路５は、制御信号ＣＯＮＴ１によってオーバーシュート抑制動作を行うことが選択されたとき、電流源制御回路４における、基準電圧ＶＲＥＦの入力線とコモンモード電位ＶＣＭＮの入力線とを短絡する構成になっている。この構成によって、コモンモード電位ＶＣＭＮを基準電圧ＶＲＥＦに強制的にクランプできるので、コモンモード電位をダイレクトに出力端子に与えることができ、オーバーシュート量を最小化できる。また、きわめて簡易な構成によって、ドライバ回路の出力電圧のオーバーシュートを回避することが可能となり、オーバーシュートを抑制可能なドライバ回路を低電力・低面積・低コストで実現することができる。
　（実施形態２）
　図４は実施形態２に係るドライバ回路の構成を示す回路図である。図４において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
　図４のドライバ回路は、図１に示したオーバーシュート抑制回路５に代えて、異なる構成からなるオーバーシュート抑制回路６を備えている。オーバーシュート抑制回路６は、図１に示したオーバーシュート抑制回路５と同様に、電流源制御回路４におけるコモンモード電位ＶＣＭＮの入力線に接続されており、コモンモード電位ＶＣＭＮのオーバーシュートを抑制する機能を有する。そしてオーバーシュート抑制回路６は、オーバーシュート抑制動作を行うか否かを選択する制御信号ＣＯＮＴ２を受け、この制御信号ＣＯＮＴ２によってオーバーシュート抑制動作を行うことが選択されたとき、コモンモード電位ＶＣＭＮのオーバーシュートを抑制する。このようなオーバーシュート抑制回路６を設けることによって、電源電圧やプロセス耐圧が異なるレシーバ回路との接続が可能なドライバ回路を実現することが可能となる。
　具体的には、オーバーシュート抑制回路６は、出力回路２におけるコモンモード電位ＶＣＭＮの出力線と電流源制御回路４におけるコモンモード電位ＶＣＭＮの入力線との間に設けられた抵抗素子Ｒ１の両端に接続され、制御信号ＣＯＮＴ２に従って、抵抗素子Ｒ１の両端を短絡するか否かを切り替えるスイッチＳＷ６を備えている。そしてこのスイッチＳＷ６は、制御信号ＣＯＮＴ２によってオーバーシュート抑制動作を行うことが選択されたとき、抵抗素子Ｒ１の両端を短絡する。この短絡動作によって、電流源制御回路４の周波数特性が一時的に上がるので、出力電圧のオーバーシュートを回避することができる。
　オーバーシュート抑制回路６は、例えば上述の図３のような回路構成で実現される。すなわち図３の構成において、制御信号ＣＯＮＴ１に代えて、制御信号ＣＯＮＴ２を用いればよい。ＣＯＮＴ２＝Ｈのときはスイッチがオンし、ＣＯＮＴ２＝Ｌのときはスイッチがオフする。すなわち、オーバーシュート抑制動作を行うときが“Ｈ”、行わないときが“Ｌ”である。図３の構成は、入力電圧が低い場合であっても高い場合であっても、用いることができる。なお、例えば入力電圧範囲が限定されているような場合は、ＰＭＯＳトランジスタのみ、あるいはＮＭＯＳトランジスタのみによってスイッチを構成してもかまわない。
　本実施形態では、オーバーシュート抑制動作を行うか否かを選択する制御信号ＣＯＮＴ２を受け、この制御信号ＣＯＮＴ２によってオーバーシュート抑制動作を行うことが選択されたとき、コモンモード電位ＶＣＭＮのオーバーシュートを抑制するオーバーシュート抑制回路６を備えている。これにより、電源電圧やプロセス耐圧が異なるレシーバ回路との接続が可能なドライバ回路を実現することが可能となる。
　また、オーバーシュート抑制回路６は、制御信号ＣＯＮＴ２によってオーバーシュート抑制動作を行うことが選択されたとき、出力回路２におけるコモンモード電位ＶＣＭＮの出力線と電流源制御回路４におけるコモンモード電位ＶＣＭＮの入力線との間に設けられた抵抗素子Ｒ１の両端を短絡する構成になっている。この構成によって、電流源制御回路４の周波数特性を一時的に上げることができるので、出力電圧のオーバーシュートを抑制できる。また、クランプ電圧が不要となり、きわめて簡易な構成によって、ドライバ回路の出力電圧のオーバーシュートを回避することが可能となり、オーバーシュートを抑制可能なドライバ回路を低電力・低面積・低コストで実現することができる。
　図５は本実施形態に係るドライバ回路の他の構成を示す回路図である。図５の構成は、上述のオーバーシュート抑制回路６に加えて、第２のオーバーシュート抑制回路７を備えている。第２のオーバーシュート抑制回路７は、電流源制御回路４におけるコモンモード電位ＶＣＭＮの入力線と容量素子Ｃ１との間に設けられ、制御信号ＣＯＮＴ２に従って、容量素子Ｃ１をコモンモード電位ＶＣＭＮの入力線から切り離すか否かを切り替えるスイッチＳＷ７を備えている。そしてこのスイッチＳＷ７は、制御信号ＣＯＮＴ２によってオーバーシュート抑制動作を行うことが選択されたとき、容量素子Ｃ１をコモンモード電位ＶＣＭＮの入力線から切り離す。この切り離し動作によって、電流源制御回路４の周波数特性をさらに上げることができるので、出力電圧のオーバーシュート抑制効果が高くなる。
　また、上述の実施形態１，２に係るドライバ回路において、オーバーシュート抑制動作を行うタイミングは、制御信号ＣＯＮＴ１，ＣＯＮＴ２によって自由に制御することができる。ただし、出力電圧のオーバーシュートは電源投入後に発生する可能性が高い。その一方で、オーバーシュート抑制動作を行うとコモンモード電位ＶＣＭＮのノイズが増大してしまう。したがって、ドライバ回路に電源投入した後の所定期間はオーバーシュート抑制動作を行うことを選択する一方、この所定期間の経過後はオーバーシュート抑制動作を行わないことを選択するように、制御信号ＣＯＮＴ１，ＣＯＮＴ２を設定することが好ましい。このような制御によって、電源投入後のオーバーシュート抑制と通常動作時の低ノイズ動作の両立を実現することができる。
　図６および図７はオーバーシュート抑制動作の制御の一例を示すタイミング図である。図６および図７では、上から順に、電源電圧、ドライバイネーブル信号ＤＲＶ＿ＥＮ、ＤＲＶ＿ＥＮの反転信号ＮＤＲＶ＿ＥＮ、制御信号ＣＯＮＴ１，ＣＯＮＴ２、オーバーシュート抑制動作なしのコモンモード電位、実施形態１に係るオーバーシュート抑制動作ありのコモンモード電位、実施形態２に係るオーバーシュート抑制動作ありのコモンモード電位を示している。
　図６は電源立ち上げ時の制御シーケンスを示す。図６に示す制御では、オーバーシュート抑制動作は電源電圧に連動している。すなわち、電源電圧が立ち上がってから所定期間Ｔｃｏｎｔ（ドライバ起動時間を含む）はオーバーシュート抑制動作を実行し、その後は、オーバーシュート抑制動作を停止している。
　図７は電源電圧一定の場合の制御シーケンスを示す。図７に示す制御では、オーバーシュート抑制動作はイネーブル信号ＤＲＶ＿ＥＮに連動している。すなわち、電源はすでに立ち上がっており、イネーブル信号ＤＲＶ＿ＥＮをオンオフ制御する場合である。イネーブル信号ＤＲＶ＿ＥＮが立ち上がってから所定期間Ｔｃｏｎｔ’はオーバーシュート抑制動作を実行し、その後は、オーバーシュート抑制動作を停止している。
　上述した制御によって、ドライバ動作開始時のオーバーシュートは低く抑えられ、コモンモード電位ＶＣＭＮはレシーバ側耐圧を超えることはない。また、所定期間ＴｃｏｎｔまたはＴｃｏｎｔ’に生じていたノイズは、オーバーシュート抑制動作が停止した後は生じていない。すなわち、ドライバ動作開始時のオーバーシュートの抑制と通常動作時の低ノイズ化の両立が実現されている。
　なお、上述の各実施形態では、定電流源を出力回路の電源側とグランド側の両方に設けて、その両方の電流を電流源調整回路によって調整する構成を例として挙げた。ところが、例えば、定電流源を電源側とグランド側のいずれか一方のみに設けて、その定電流源を電流源調整回路によって調整する構成であってもよい。あるいは、出力回路の電源側とグランド側の一方に定電流源を設けて、他方には定電流源の代わりに抵抗素子を設ける構成もあり得る。この場合も、その定電流源のみを電流源調整回路によって調整するようにすればよい。
　また、上述の実施形態１，２は組み合わせて実施することも可能である。例えば、図１に示すオーバーシュート抑制回路５と図４に示すオーバーシュート抑制回路６の両方を、ドライバ回路に設けてもかまわない。
　また、制御信号ＣＯＮＴ１，ＣＯＮＴ２は、上述の実施形態では、オーバーシュート抑制回路に設けられた外部ピンに与えられるものとしたが、外部からソフトウェアで読み書き可能なレジスタと接続されてソフト制御されても良いし、ハード的に電源固定、グランド固定された信号であっても良い。
　図８は上述の各実施形態に係るドライバ回路が搭載された映像システムの概要構成例を示す。図８において、映像システムとしてのデジタルＴＶ２０は、画像処理ＬＳＩ２１と、ディスプレイドライバ２３，２４とを備えている。各実施形態に係るドライバ回路２２は画像処理ＬＳＩ２１に搭載されており、ディスプレイドライバ２３内のレシーバ回路２５と例えばケーブルやＰＣＢを介して接続されている。ドライバ回路２２はレシーバ回路２５に画像信号を伝送する。なお、デジタルＴＶ２０の構成によっては、画像処理ＬＳＩ２１とディスプレイドライバ２３との間にタイミングコントローラ用ＩＣが設けられている。この場合には、ドライバ回路２２はタイミングコントローラ用ＩＣの受信回路と接続される。なお、本実施形態に係るドライバ回路が搭載されるシステムは、デジタルＴＶに限られるものではない。
　本発明では、電源電圧やプロセス耐圧が異なるレシーバ回路との接続が可能なドライバ回路を提供することができるので、例えば、ＬＶＤＳデータ伝送におけるドライバ回路の汎用性を高めることができる。
１，３　定電流源
２　出力回路
４　電流源制御回路
５，６　オーバーシュート抑制回路
２０　デジタルＴＶ（映像システム）
２１　画像処理ＬＳＩ
２３　ディスプレイドライバ
ＶＣＭＮ　コモンモード電位
ＶＲＥＦ　基準電圧
ＣＯＮＴ１，ＣＯＮＴ２　制御信号
ＳＷ５，ＳＷ６　スイッチ
Ｒ１　抵抗素子
ＭＰ８　ＰＭＯＳトランジスタ
ＭＰ７　ＮＭＯＳトランジスタ

Claims (6)

  1. 　データ信号を入力とし、このデータ信号に応じて差動信号を出力する出力回路と、
    　前記出力回路に定電流を供給する、または、前記出力回路から定電流を引き抜く定電流源と、
    　所定の基準電圧と前記差動信号のコモンモード電位とを入力とし、前記コモンモード電位が前記所定の基準電位と一致するように、前記定電流源を制御する電流源制御回路と、
    　前記電流源制御回路における前記コモンモード電位の入力線に接続されており、前記コモンモード電位のオーバーシュートを抑制する機能を有するオーバーシュート抑制回路とを備え、
    　前記オーバーシュート抑制回路は、オーバーシュート抑制動作を行うか否かを選択する制御信号を受け、この制御信号によってオーバーシュート抑制動作を行うことが選択されたとき、前記コモンモード電位のオーバーシュートを抑制する
    ことを特徴とするドライバ回路。
  2. 　請求項１記載のドライバ回路において、
    　前記オーバーシュート抑制回路は、
    　前記電流源制御回路における前記所定の基準電圧の入力線と前記コモンモード電位の入力線との間に設けられ、前記制御信号に従って、当該２つの入力線を短絡するか否かを切り替えるスイッチを備えており、
    　前記スイッチは、前記制御信号によってオーバーシュート抑制動作を行うことが選択されたとき、前記２つの入力線を短絡する
    ことを特徴とするドライバ回路。
  3. 　請求項１記載のドライバ回路において、
    　前記出力回路における前記コモンモード電位の出力線と、前記電流源制御回路における前記コモンモード電位の入力線との間に設けられた抵抗素子を備え、
    　前記オーバーシュート抑制回路は、
    　前記抵抗素子の両端に接続され、前記制御信号に従って、前記抵抗素子の両端を短絡するか否かを切り替えるスイッチを備えており、
    　前記スイッチは、前記制御信号によってオーバーシュート抑制動作を行うことが選択されたとき、前記抵抗素子の両端を短絡する
    ことを特徴とするドライバ回路。
  4. 　請求項２または３記載のドライバ回路において、
    　前記オーバーシュート抑制回路が有する前記スイッチは、並列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む構成からなる
    ことを特徴とするドライバ回路。
  5. 　請求項２または３記載のドライバ回路において、
    　前記制御信号は、当該ドライバ回路に電源投入した後の所定期間は、オーバーシュート抑制動作を行うことを選択する一方、この所定期間の経過後は、オーバーシュート抑制動作を行わないことを選択する
    ことを特徴とするドライバ回路。
  6. 　請求項１記載のドライバ回路を有する画像処理ＬＳＩと、
    　前記画像処理ＬＳＩから前記ドライバ回路を介して送信された画像信号を受けるディスプレイドライバと
    を備えた映像システム。
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