JP2020170910A - Ｌｖｄｓドライバー回路、集積回路装置、発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】ハイインピーダンスモードから信号出力モードの切り替わったときのオーバーシュートの発生を防止できるＬＶＤＳドライバー回路等の提供。【解決手段】ＬＶＤＳドライバー回路２２は、電流源ＩＳＰと、第１入力信号ＩＮ及び第２入力信号ＩＮＸが入力され第１出力信号ＯＵＴ及び第２出力信号ＯＵＴＸを出力する差動部２４と、第１出力ノードＮＱ１、第２出力ノードＮＱ２に接続されトランジスターＴＳのゲートに制御電圧ＶＣを出力することで差動出力信号のコモン電圧を設定するフィードバック制御を行うフィードバック制御回路２６を含む。差動部２４はハイインピーダンスモードにおいて第１出力ノードＮＱ１及び第２出力ノードＮＱ２がハイインピーダンス状態となり、信号出力モードにおいて第１出力信号ＯＵＴ及び第２出力信号ＯＵＴＸを出力し、ハイインピーダンスモードにおける制御電圧ＶＣは信号出力モードにおける制御電圧ＶＣよりも大きい。【選択図】図１

Description

本発明は、ＬＶＤＳドライバー回路、集積回路装置、発振器、電子機器及び移動体等に関する。

従来より、ＬＶＤＳ（Low Voltage Differential Signaling）の信号方式で信号を出力するＬＶＤＳドライバー回路が知られている。特許文献１には、論理出力とハイインピーダンス出力が可能であり、異なる終端抵抗が使用された場合にも出力波形が歪まないようにするＬＶＤＳドライバー回路が開示されている。このＬＶＤＳドライバー回路は、定電流源と、出力状態を設定する出力切替回路と、ハイインピーダンス出力時に定電流源からの電流をバイパスするバイパス回路を備え、バイパス回路の中間ノードの電位を終端電圧に設定する。

特開２００５−１０９８９７号公報

特許文献１のＬＶＤＳドライバー回路では、ハイインピーダンス出力時においてもバイパス回路を介して電流が流れ続けるため、信号を出力ないハイインピーダンス出力時での消費電力が増加してしまうという課題がある。

本開示の一態様は、ハイインピーダンスモード及び信号出力モードを有するＬＶＤＳドライバー回路であって、電流を供給する電流源と、前記電流源と第１ノードとの間に設けられ、差動入力信号を構成する第１入力信号及び第２入力信号が入力され、差動出力信号を構成する第１出力信号及び第２出力信号を出力する差動部と、前記第１ノードとグランドノードとの間に設けられるトランジスターと、前記第１出力信号が出力される第１出力ノードと前記第２出力信号が出力される第２出力ノードに接続され、前記トランジスターのゲートに制御電圧を出力することで、前記差動出力信号のコモン電圧を設定するフィードバック制御を行うフィードバック制御回路と、を含み、前記差動部は、前記ハイインピーダンスモードにおいて前記第１出力ノード及び前記第２出力ノードがハイインピーダンス状態となり、前記信号出力モードにおいて前記第１出力信号及び前記第２出力信号を出力し、前記ハイインピーダンスモードにおける前記制御電圧は、前記信号出力モードにおける前記制御電圧よりも大きいＬＶＤＳドライバー回路に関係する。

ＬＶＤＳドライバー回路の第１の構成例の信号出力モードの説明図。 ＬＶＤＳドライバー回路の第１の構成例のハイインピーダンスモードの説明図。 ＬＶＤＳの差動出力信号の信号波形の説明図。 演算増幅器の構成例。 比較例のＬＶＤＳドライバー回路の構成例の説明図。 比較例のＬＶＤＳドライバー回路の動作を説明する信号波形例。 本実施形態のＬＶＤＳドライバー回路の動作を説明する信号波形例。 ＬＶＤＳドライバー回路の第２の構成例の説明図。 ＬＶＤＳドライバー回路の第３の構成例の信号出力モードの説明図。 ＬＶＤＳドライバー回路の第３の構成例のハイインピーダンスモードの説明図。 本実施形態の集積回路装置の構成例。 出力回路の構成例。 ＰＥＣＬのドライバー回路の説明図。 ＨＣＳＬのドライバー回路の説明図。 ＣＭＯＳのドライバー回路の説明図。 発振器の第１の構造例。 発振器の第２の構造例。 電子機器の構成例。 移動体の構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．ＬＶＤＳドライバー回路
図１、図２に本実施形態のＬＶＤＳドライバー回路２２の第１の構成例を示す。本実施形態のＬＶＤＳドライバー回路２２は信号出力モードとハイインピーダンスモードを有しており、図１は信号出力モードでの状態を示し、図２はハイインピーダンスモードでの状態を示している。

図１、図２のＬＶＤＳドライバー回路２２は、電流を供給する電流源ＩＳＰと、差動部２４と、トランジスターＴＳと、フィードバック制御回路２６と、スイッチＳＷＡ、ＳＷ５を含む。

電流源ＩＳＰは、電源電圧であるＶＤＤのノードと、ノードＮ２との間に設けられ、差動部２４に電流を供給する。電流源ＩＳＰは、例えばゲートにバイアス電圧が入力されるＰ型のトランジスターなどにより実現できる。

差動部２４は、電流源ＩＳＰとノードＮ１との間に設けられる。ノードＮ１は第１ノードである。具体的には差動部２４は、電流源ＩＳＰの電流供給ノードであるノードＮ２と、トランジスターＴＳのドレインが接続されるノードＮ１との間に設けられる。差動部２４は、例えばトランジスターＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４を含む。また差動部２４は、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を含むことができる。そして差動部２４は、差動入力信号を構成する入力信号ＩＮ及び入力信号ＩＮＸが入力され、差動出力信号を構成する出力信号ＯＵＴ及び出力信号ＯＵＴＸを出力する。入力信号ＩＮ、ＩＮＸは、各々、第１入力信号、第２入力信号であり、出力信号ＯＵＴ、ＯＵＴＸは、各々、第１出力信号、第２出力信号である。入力信号ＩＮと入力信号ＩＮＸは差動入力信号を構成しており、平衡伝送される信号である。出力信号ＯＵＴと出力信号ＯＵＴＸは差動出力信号を構成しており、平衡伝送される信号である。例えば入力信号ＩＮ、出力信号ＯＵＴは正極性側の信号であり、入力信号ＩＮＸ、出力信号ＯＵＴＸは負極性側の信号である。ここでＸは負論理であることを示している。

ここで出力信号ＯＵＴ、ＯＵＴＸは例えばクロック信号である。例えば差動出力信号は差動出力クロック信号であり、出力信号ＯＵＴ、ＯＵＴＸは、各々、第１出力クロック信号、第２出力クロック信号である。但し出力信号ＯＵＴ、ＯＵＴＸはデータ信号であってもよい。例えば差動出力信号は差動出力データ信号であってもよく、出力信号ＯＵＴ、ＯＵＴＸは、第１出力データ信号、第２出力データ信号であってもよい。

トランジスターＴＳは、ノードＮ１とグランドノードとの間に設けられる。例えばトランジスターＴＳは、Ｎ型のトランジスターであり、ノードＮ１にドレインが接続され、グランドノードにソースが接続される。またトランジスターＴＳのゲートには、フィードバック制御回路２６が出力する制御電圧ＶＣが入力される。ここでグランドノードは、グランド電圧が供給されるノードである。グランド電圧は例えば接地電位である。本実施形態ではグランドを、適宜、ＧＮＤと記載する。ＧＮＤはＶＳＳと呼ぶこともできる。

ＬＶＤＳドライバー回路２２は、ノードＮ１とグランドノードとの間に、トランジスターＴＳに並列に設けられる抵抗ＲＳを含むことができる。例えば抵抗ＲＳの一端はトランジスターＴＳのドレインに接続され、抵抗ＲＳの他端はトランジスターＴＳのソースに接続される。トランジスターＴＳと抵抗ＲＳとによりシンク電流源ＩＳＳが構成される。これにより、トランジスターＴＳのオン抵抗と抵抗ＲＳの抵抗値が合成抵抗になるようなシンク電流源ＩＳＳを実現できる。

フィードバック制御回路２６は、出力信号ＯＵＴが出力される出力ノードＮＱ１と出力信号ＯＵＴＸが出力される出力ノードＮＱ２に接続される。出力ノードＮＱ１は第１出力ノードであり、出力ノードＮＱ２は第２出力ノードである。そしてフィードバック制御回路２６は、トランジスターＴＳのゲートに制御電圧ＶＣを出力することで、出力信号ＯＵＴ、ＯＵＴＸで構成される差動出力信号のコモン電圧ＶＯＳを設定するフィードバック制御を行う。

例えば図３にＬＶＤＳの差動出力信号の信号波形例を示す。出力信号ＯＵＴ、ＯＵＴＸで構成されるＬＶＤＳの差動出力信号は、ＧＮＤを基準にしたコモン電圧ＶＯＳを中心電圧とする信号であり、振幅ＶＯＤが例えば０．３５Ｖとなる信号である。コモン電圧は例えばＶＯＳ＝１．２５Ｖである。ＬＶＤＳでは、出力信号ＯＵＴの出力ノードＮＱ１と出力信号ＯＵＴＸの出力ノードＮＱ２との間に、１００Ωの不図示の外部負荷が接続される。この１００Ωの外部負荷に、電流源ＩＳＰからの３．５ｍＡの電流が流れることで、差動出力信号の振幅ＶＯＤが０．３５Ｖになる。

そしてフィードバック制御回路２６は、図３のコモン電圧ＶＯＳを設定するための基準電圧ＶＲＥＦを用いて、差動部２４の出力ノードＮＱ１の電圧と出力ノードＮＱ２の電圧の中間電圧が、コモン電圧ＶＯＳになるようにフィードバック制御を行う。このようにすることで、基準電圧ＶＲＥＦによりコモン電圧ＶＯＳを設定し、コモン電圧ＶＯＳを中心電圧としたＬＶＤＳの差動出力信号を出力できるようになる。

そして本実施形態のＬＶＤＳドライバー回路２２は、信号出力モードとハイインピーダンスモードを有している。信号出力モードでは図１の状態になり、ハイインピーダンスモードモードでは図２の状態になる。ＬＶＤＳにより伝送される信号がクロック信号である場合には、信号出力モードはクロック出力モードになる。ＬＶＤＳにより伝送される信号がデータ信号である場合には、信号出力モードはデータ出力モードになる。

具体的には差動部２４は、図１の信号出力モードでは、図３に示すような出力信号ＯＵＴ、ＯＵＴＸを出力する。このとき図１に示すように、差動部２４のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は全てオンになっている。

そして信号出力モードにおいて、入力信号ＩＮがＨレベル（Highレベル）になり、入力信号ＩＮＸがＬレベル（Lowレベル）になると、差動部２４のＰ型のトランジスターＴＡ２及びＮ型のトランジスターＴＡ３がオンになる。これにより電流源ＩＳＰからの３．５ｍＡの電流が、トランジスターＴＡ２から、不図示の１００Ωの外部負荷を経由して、トランジスターＴＡ３に流れる。この結果、出力信号ＯＵＴが図３の高電位側の電圧レベルＶＯＨになり、出力信号ＯＵＴＸが低電位側の電圧レベルＶＯＬになる。ここでコモン電圧ＶＯＳは、ＶＯＨとＶＯＬの中間電圧に対応する。

また信号出力モードにおいて、入力信号ＩＮがＬレベルになり、入力信号ＩＮＸがＨレベルになると、差動部２４のＰ型のトランジスターＴＡ１及びＮ型のトランジスターＴＡ４がオンになる。これにより電流源ＩＳＰからの３．５ｍＡの電流が、トランジスターＴＡ１から、１００Ωの外部負荷を経由して、トランジスターＴＡ４に流れる。この結果、出力信号ＯＵＴが図３の低電位側の電圧レベルＶＯＬになり、出力信号ＯＵＴＸが高電位側の電圧レベルＶＯＨになる。

一方、差動部２４は、図２のハイインピーダンスモードでは、出力ノードＮＱ１、ＮＱ２がハイインピーダンス状態になる。即ち差動部２４は、出力信号ＯＵＴ、ＯＵＴＸの出力端子である出力ノードＮＱ１、ＮＱ２がハイインピーダンス状態となる出力ハイインピーダンス状態になる。具体的には図２に示すように、差動部２４のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４が全てオフになる。このようなハイインピーダンスモードに設定されることで、電流源ＩＳＰからの電流が外部負荷に流れないようになるため、消費電力を低減でき、ＬＶＤＳドライバー回路２２の省電力化を実現できる。またＬＶＤＳドライバー回路２２がハイインピーダンスモードに設定されることで、後述の図１２〜図１５で説明する出力ドライバー４６のＰＥＣＬ、ＨＣＳＬ又は差動ＣＭＯＳなどの他のドライバー回路を動作させることが可能になる。なお、ハイインピーダンスモードへの設定は必ずしもスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を用いる構成に限られず、例えばトランジスターＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のゲート電圧を制御することによっても実現可能である。

以上のように本実施形態では、フィードバック制御回路２６は、シンク電流源ＩＳＳとして設けられるトランジスターＴＳのゲートに制御電圧ＶＣを出力することで、出力信号ＯＵＴ、ＯＵＴＸのコモン電圧ＶＯＳを設定するフィードバック制御を行っている。即ち出力信号ＯＵＴの電圧と出力信号ＯＵＴＸの電圧の中間電圧を、コモン電圧ＶＯＳに設定するためのフィードバック制御を行っている。一方、差動部２４は、図１の信号出力モードでは出力信号ＯＵＴ、ＯＵＴＸを出力し、図２のハイインピーダンスモードでは出力ハイインピーダンス状態になる。

そして後述の図６において詳細に説明するように、図２のハイインピーダンスモードから図１の信号出力モードに切り替わった直後に、出力信号ＯＵＴ、ＯＵＴＸの波形にオーバーシュートが発生してしまうという問題があることが判明した。例えば図６のＡ４に示すようなオーバーシュートが発生する。例えば出力信号ＯＵＴ、ＯＵＴＸの電圧レベルが、電源電圧付近まで跳ね上がってしまうオーバーシュートが発生する。このようなオーバーシュートが発生すると、例えば出力信号ＯＵＴ、ＯＵＴＸを受信する受信回路を有する集積回路装置において、最大定格をオーバーしてしまうおそれがある。

このようなオーバーシュートが発生するのは、ハイインピーダンスモードにおいて、フィードバック制御回路２６が出力する制御電圧ＶＣが、グランド電圧などの低電位電圧レベルになってしまい、シンク電流源ＩＳＳを構成するトランジスターＴＳがオフになってしまうことが原因である。

即ち、信号出力モードでは、出力信号ＯＵＴ、ＯＵＴＸの中間電圧がコモン電圧ＶＯＳに設定されるように、フィードバック制御回路２６がフィードバック制御を行っている。つまり、フィードバック制御回路２６が出力する制御電圧ＶＣにより、シンク電流源ＩＳＳのトランジスターＴＳに流れる電流が制御されることで、出力信号ＯＵＴ、ＯＵＴＸの中間電圧をコモン電圧ＶＯＳに設定するフィードバック制御が行われる。

ところが、ハイインピーダンスモードにおいては、フィードバック制御回路２６が出力する制御電圧ＶＣが、グランド電圧などの低電位電圧レベルになってしまい、上記のようなフィードバック制御が働かなくなる。このため、トランジスターＴＳがオフになることで、シンク電流源ＩＳＳに十分な電流が流れなくなるため、出力信号ＯＵＴ、ＯＵＴＸの電圧レベルが、Ｐ型のトランジスターＴＡ１、ＴＡ２等により高電位側電圧レベルに引き上げられてしまう。この結果、図６のＡ４に示すように、出力信号ＯＵＴ、ＯＵＴＸの電圧レベルが電源電圧であるＶＤＤの電圧レベル付近まで跳ね上がるオーバーシュートが発生してしまう。フィードバック制御回路２６によるフィードバック制御が正常に働くようになれば、図６のＡ５に示すように、出力信号ＯＵＴ、ＯＵＴＸの電圧レベルは、図３に示すような正常な電圧レベルの状態に戻るが、フィードバック制御が正常に働くまでには、時間を要してしまう。この結果、図６のＡ４のオーバーシュートが原因で、受信側の集積回路装置の最大定格レベルを越えてしまう問題が発生する。

そこで本実施形態では、ハイインピーダンスモードにおける制御電圧ＶＣが、信号出力モードにおける制御電圧ＶＣよりも大きくなるようにしている。例えば後述の図７のＢ２は、ハイインピーダンスモードでの制御電圧ＶＣを示しており、Ｂ４は、信号出力モードでの制御電圧ＶＣを示している。本実施形態では、図７のＢ２に示すハイインピーダンスモードでの制御電圧ＶＣは、Ｂ４に示す信号出力モードでの制御電圧ＶＣよりも大きくなっている。

このようにハイインピーダンスモードでの制御電圧ＶＣが大きくなることで、制御電圧ＶＣがゲートに入力されるトランジスターＴＳがオン状態になる。即ち、ハイインピーダンスモードから信号出力モードに切り替わるタイミングから、フィードバック制御回路２６によるフィードバック制御が正常に働くタイミングまでの期間において、トランジスターＴＳをオンにできる。これにより、当該期間においてシンク電流源ＩＳＳのトランジスターＴＳに十分な電流が流れるようになり、出力信号ＯＵＴ、ＯＵＴＸの電圧レベルが、Ｐ型のトランジスターＴＡ１、ＴＡ２等により高電位側電圧レベルに引き上げられてしまうのを、効果的に防止できるようになる。この結果、図６のＡ４に示すようなオーバーシュートが発生するのを防止でき、ＬＶＤＳドライバー回路２２の適正な動作を実現することが可能になる。

具体的には図１、図２の第１の構成例では、ＶＤＤの電源ノードと、フィードバック制御回路２６の制御電圧ＶＣの出力ノードＮＣとの間にスイッチＳＷＡが設けられている。そしてスイッチＳＷＡは、ハイインピーダンスモードにおいては、図２に示すようにオンになり、信号出力モードにおいては、図１に示すようにオフになる。スイッチＳＷＡのオン、オフの制御は、例えば後述する図１１の制御回路５０が行う。即ち制御回路５０からの制御信号に基づいて、スイッチＳＷＡのオン、オフが制御される。

このようにハイインピーダンスモードにおいて、スイッチＳＷＡがオンになることで、制御電圧ＶＣの出力ノードＮＣが、スイッチＳＷＡを介してＶＤＤの電源ノードに電気的に接続されるようになる。これにより、図７のＢ２に示すように、ハイインピーダンスモードにおいて、制御電圧ＶＣがＶＤＤの電源電圧レベルに設定されるようになる。従って、制御電圧ＶＣがゲートに入力されるトランジスターＴＳがオンになり、トランジスターＴＳを介してグランド側に電流が流れるようになる。この結果、図６のＡ４に示すようなオーバーシュートの発生が防止される。

また前述の特許文献１のＬＶＤＳドライバー回路では、ハイインピーダンスモードにおいてもバイパス回路を介して電流が流れ続けるため、ハイインピーダンスモードでの省電力化を実現できないという問題がある。これに対して本実施形態では、ハイインピーダンスモードにおいては、例えば図２に示すようにスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４がオフになることで、電流源ＩＳＰからの電流は外部負荷に流れなくなり、外部負荷からの電流もシンク電流源ＩＳＳに流れないようになる。従って、ハイインピーダンスモードにおいて無駄な電流が流れないようになり、ハイインピーダンスモードでの省電力化を実現できるという利点がある。

２．フィードバック制御回路、差動部、演算増幅器
次にフィードバック制御回路２６の構成の詳細について説明する。図１、図２のフィードバック制御回路２６は、図３のコモン電圧ＶＯＳを設定するための基準電圧ＶＲＥＦを用いて、差動部２４の出力ノードＮＱ１の電圧と出力ノードＮＱ２の電圧の中間電圧が、コモン電圧ＶＯＳになるようにフィードバック制御を行う。このようにすれば、例えば基準電圧ＶＲＥＦ＝１．２５Ｖにすることで、出力信号ＯＵＴ、ＯＵＴＸのコモン電圧ＶＯＳを、例えばＬＶＤＳの仕様で決められた１．２５Ｖに適正に設定できるようになる。

具体的にはフィードバック制御回路２６は、図１、図２に示すように、差動部２４の出力ノードＮＱ１と中間電圧の検出ノードＮＤとの間に直列に設けられる検出抵抗ＲＤ１及び検出スイッチＳＷＤ１と、差動部２４の出力ノードＮＱ２と検出ノードＮＤとの間に直列に設けられる検出抵抗ＲＤ２及び検出スイッチＳＷＤ２を含む。検出抵抗ＲＤ１、検出スイッチＳＷＤ１は、各々、第１検出抵抗、第１検出スイッチであり、検出抵抗ＲＤ２、検出スイッチＳＷＤ２は、各々、第２検出抵抗、第２検出スイッチである。検出スイッチＳＷＤ１、ＳＷＤ２は、例えばＭＯＳのトランジスターにより実現できる。例えば検出スイッチＳＷＤ１、ＳＷＤ２は、Ｎ型のトランジスターとＰ型のトランジスターとにより構成されるトランスファーゲートなどにより実現できる。

またフィードバック制御回路２６は、アンプ回路である演算増幅器ＯＰを含む。演算増幅器ＯＰは、検出ノードＮＤでの検出電圧ＶＭが非反転入力端子に入力され、基準電圧ＶＲＥＦが反転入力端子に入力される。検出電圧ＶＭは中間電圧に対応する。非反転入力端子は第１入力端子であり、反転入力端子は第２入力端子である。そして演算増幅器ＯＰは、シンク電流源ＩＳＳのトランジスターＴＳのゲートに制御電圧ＶＣを出力する。

例えば図１の信号出力モードにおいては、フィードバック制御回路２６の検出スイッチＳＷＤ１、ＳＷＤ２がオンになる。そして検出抵抗ＲＤ１、ＲＤ２は同一抵抗値に設定されている。従って、検出ノードＮＤには、差動部２４の出力ノードＮＱ１の電圧と出力ノードＮＱ２の電圧の中間電圧に対応する検出電圧ＶＭが出力されるようになる。

そして、この検出ノードＮＤの検出電圧ＶＭが、演算増幅器ＯＰの非反転入力端子に入力され、ＶＲＥＦ＝１．２５Ｖに設定された基準電圧ＶＲＥＦが、演算増幅器ＯＰの反転入力端子に入力される。従って、演算増幅器ＯＰの仮想接地により、中間電圧に対応する検出電圧ＶＭと基準電圧ＶＲＥＦとが等しくなるように、制御電圧ＶＣがフィードバック制御されるようになる。例えば、出力信号ＯＵＴ、ＯＵＴＸの中間電圧に対応する検出電圧ＶＭが上昇して、検出電圧ＶＭが基準電圧ＶＲＥＦよりも高くなると、演算増幅器ＯＰによるフィードバック制御により、制御電圧ＶＣが上昇する。これにより、トランジスターＴＳのオン抵抗が低くなり、出力信号ＯＵＴ、ＯＵＴＸの中間電圧が低下する。一方、検出電圧ＶＭが低下して、検出電圧ＶＭが基準電圧ＶＲＥＦよりも低くなると、演算増幅器ＯＰによるフィードバック制御により、制御電圧ＶＣが低下する。これにより、トランジスターＴＳのオン抵抗が高くなり、出力信号ＯＵＴ、ＯＵＴＸの中間電圧が上昇する。

このような構成の検出抵抗ＲＤ１、ＲＤ２、検出スイッチＳＷＤ１、ＳＷＤ２、演算増幅器ＯＰを設けることで、差動部２４の出力ノードＮＱ１、ＮＱ２の電圧の中間電圧が、出力信号ＯＵＴ、ＯＵＴＸのコモン電圧ＶＯＳになるようにするフィードバック制御を実現できる。

なお図１、図２では、ＬＶＤＳドライバー回路２２は、演算増幅器ＯＰの非反転入力端子と、グランドノードとの間に設けられるスイッチＳＷ５を含む。スイッチＳＷ５は図１の信号出力モードではオフになり、図２のハイインピーダンスモードではオンになる。このようにハイインピーダンスモードにおいてスイッチＳＷ５がオンになることで、演算増幅器ＯＰの非反転入力端子がグランド電圧に設定されるようになる。従って、ハイインピーダンスモードにおいて、演算増幅器ＯＰの非反転入力端子の電位が不定状態になって、動作が不安定になってしまう事態を防止できるようになる。

次に差動部２４の構成の詳細について説明する。図１、図２に示すように差動部２４は、トランジスターＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４と、スイッチＳＷ１〜ＳＷ４を含む。トランジスターＴＡ１は、電流源ＩＳＰと、第２出力ノードである出力ノードＮＱ２との間に設けられ、第１入力信号である入力信号ＩＮがゲートに入力されるＰ型のトランジスターである。トランジスターＴＡ２は、電流源ＩＳＰと、第１出力ノードである出力ノードＮＱ１との間に設けられ、第２入力信号である入力信号ＩＮＸがゲートに入力されるＰ型のトランジスターである。トランジスターＴＡ３は、出力ノードＮＱ２と第１ノードであるノードＮ１との間に設けられ、入力信号ＩＮがゲートに入力されるＮ型のトランジスターである。トランジスターＴＡ４は、出力ノードＮＱ１とノードＮ１との間に設けられ、入力信号ＩＮＸがゲートに入力されるＮ型のトランジスターである。トランジスターＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４は、各々、第１トランジスター、第２トランジスター、第３トランジスター、第４トランジスターである。

このような構成の差動部２４によれば、入力信号ＩＮがＨレベル、入力信号ＩＮＸがＬレベルのときには、トランジスターＴＡ２、ＴＡ３がオンになることで、電流源ＩＳＰからの電流が、トランジスターＴＡ２から外部負荷を経由してトランジスターＴＡ３に流れる。これにより出力信号ＯＵＴが図３の電圧レベルＶＯＨになり、出力信号ＯＵＴＸが電圧レベルＶＯＬになる。また入力信号ＩＮがＬレベル、入力信号ＩＮＸがＨレベルのときには、トランジスターＴＡ１、ＴＡ４がオンになり、電流源ＩＳＰからの電流が、トランジスターＴＡ１から外部負荷を経由してトランジスターＴＡ４に流れる。これにより出力信号ＯＵＴが電圧レベルＶＯＬになり、出力信号ＯＵＴＸが電圧レベルＶＯＨになる。このように、図１、図２の構成の差動部２４によれば、差動入力信号を構成する入力信号ＩＮ、ＩＮＸに応じて、図３に示すようなＬＶＤＳの差動出力信号を構成する出力信号ＯＵＴ、ＯＵＴＸを適正に出力できるようになる。

また差動部２４はスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を含む。スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチである。例えばスイッチＳＷ１、ＳＷ２はＰ型のトランジスターにより実現でき、スイッチＳＷ３、ＳＷ４はＮ型のトランジスターにより実現できる。

そしてスイッチＳＷ１は、電流源ＩＳＰと出力ノードＮＱ２との間に、トランジスターＴＡ１と直列に設けられる。例えばスイッチＳＷ１は、一端がノードＮ２に接続され、他端がトランジスターＴＡ１のソースに接続される。スイッチＳＷ２は、電流源ＩＳＰと出力ノードＮＱ１との間に、トランジスターＴＡ２と直列に設けられる。例えばスイッチＳＷ２は、一端がノードＮ２に接続され、他端がトランジスターＴＡ２のソースに接続される。スイッチＳＷ３は、出力ノードＮＱ２とノードＮ１との間に、トランジスターＴＡ３と直列に設けられる。例えばスイッチＳＷ３は、一端がトランジスターＴＡ３のソースに接続され、他端がノードＮ１に接続される。スイッチＳＷ４は、出力ノードＮＱ１とノードＮ１との間に、トランジスターＴＡ４と直列に設けられる。例えばスイッチＳＷ４は、一端がトランジスターＴＡ４のソースに接続され、他端がノードＮ１に接続される。

なお図１、図２では、スイッチＳＷ１、ＳＷ２が電流源ＩＳＰ側に設けられ、トランジスターＴＡ１、ＴＡ２が出力ノードＮＱ２、ＮＱ１側に設けられているが、スイッチＳＷ１、ＳＷ２を出力ノードＮＱ２、ＮＱ１側に設け、トランジスターＴＡ１、ＴＡ２を電流源ＩＳＰ側に設けてもよい。またスイッチＳＷ３、ＳＷ４がノードＮ１側に設けられ、トランジスターＴＡ３、ＴＡ４が出力ノードＮＱ２、ＮＱ１側に設けられているが、スイッチＳＷ３、ＳＷ４を出力ノードＮＱ２、ＮＱ１側に設け、トランジスターＴＡ１、ＴＡ２をノードＮ１側に設けてもよい。

このようなスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を設ければ、例えば図１の信号出力モードでは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４がオンになることで、電流源ＩＳＰとトランジスターＴＡ１、ＴＡ２が電気的に接続され、トランジスターＴＡ３、ＴＡ４とシンク電流源ＩＳＳが電気的に接続されるようになる。これにより図３に示すようなＬＶＤＳの信号伝送が可能になる。一方、図２のハイインピーダンスモードでは、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４がオフになることで、電流源ＩＳＰと出力ノードＮＱ１、ＮＱ２との間や、出力ノードＮＱ１、ＮＱ２とシンク電流源ＩＳＳとの間が、電気的に非接続になる。これにより、差動部２４の出力ノードＮＱ１、ＮＱ２がハイインピーダンス状態になり、ハイインピーダンスモードを実現できるようになる。またスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４がオフになることで、電流源ＩＳＰからの電流は外部負荷に流れないようになり、外部負荷からの電流もシンク電流源ＩＳＳに流れないようになり、ハイインピーダンスモードでの省電力化を実現できるようになる。またＬＶＤＳドライバー回路２２が出力ハイインピーダンス状態になることで、後述の図１２〜図１５で説明する出力ドライバー４６に設けられるＰＥＣＬ、ＨＣＳＬ又は差動ＣＭＯＳなどの他のドライバー回路を、適正に動作させることが可能になる。

なお本実施形態では、図２のハイインピーダンスモードにおいて、トランジスターＴＡ２及びトランジスターＴＡ３がオンになり、トランジスターＴＡ１及びトランジスターＴＡ４がオフになる。このようにすれば、ハイインピーダンスモードにおいて、差動部２４の出力ノードＮＱ１が、ＶＤＤの電圧レベルであるＨレベルに設定され、出力ノードＮＱ２が、ＧＮＤの電圧レベルであるＬレベルに設定されるようになる。従って、例えばハイインピーダンスモードから信号出力モードに切り替わったときに、出力信号ＯＵＴがＨレベルとなり、出力信号ＯＵＴＸがＬレベルとなる状態で信号出力を開始できるようになり、信号出力が不安定になってしまう事態を防止できる。

なお、ハイインピーダンスモードにおいて、トランジスターＴＡ１及びトランジスターＴＡ４がオンになり、トランジスターＴＡ２及びトランジスターＴＡ３がオフになってもよい。このようにすればハイインピーダンスモードにおいて、差動部２４の出力ノードＮＱ１がＬレベルに設定され、出力ノードＮＱ２がＨレベルに設定されるようになる。従って、例えばハイインピーダンスモードから信号出力モードに切り替わったときに、出力信号ＯＵＴがＬレベルとなり、出力信号ＯＵＴＸがＨレベルとなる状態で信号出力を開始できるようなる。

次に演算増幅器ＯＰの構成の詳細に説明する。図４に演算増幅器ＯＰの構成例を示す。演算増幅器ＯＰは、電流源ＩＳＢとトランジスターＴＢ１、ＴＢ２、ＴＢ３、ＴＢ４を含む。電流源ＩＳＢは、ＶＤＤのノードとノードＮＢ１との間に設けられる。Ｐ型のトランジスターＴＢ１は、ノードＮＢ１と、制御電圧ＶＣが出力されるノードＮＢ２と間に設けられ、ゲートに基準電圧ＶＲＥＦが入力される。Ｎ型のトランジスターＴＢ２は、ノードＮＢ２とグランドノードであるノードＮＢ４との間に設けられる。Ｐ型のトランジスターＴＢ３は、ノードＮＢ１と、ノードＮＢ３と間に設けられ、ゲートに検出電圧ＶＭが入力される。Ｎ型のトランジスターＴＢ４は、ノードＮＢ３とノードＮＢ４との間に設けられる。トランジスターＴＢ２、ＴＢ４のゲートはノードＮＢ３に接続され、カレントミラーの接続になっている。

次に本実施形態の詳細な動作について説明する。まず図５、図６を用いて本実施形態の比較例のＬＶＤＳドライバー回路１２２について説明する。図５の比較例のＬＶＤＳドライバー回路１２２では、図１、図２のスイッチＳＷＡやスイッチＳＷ５は設けられていない。このためハイインピーダンスモードから信号出力モードに切り替わった後に、オーバーシュートが発生する。例えば図６は比較例のＬＶＤＳドライバー回路１２２の動作を説明する信号波形例である。信号ＭＤＳＷはモード切替信号であり、信号ＭＤＳＷがＬレベルのときにハイインピーダンスモードになり、信号ＭＤＳＷがＨレベルのときに信号出力モードになる。そして図６のＡ１に示すように、信号ＭＤＳＷがＬレベルからＨレベルになることで、ハイインピーダンスモードから信号出力モードに切り替わることになる。

信号ＭＤＳＷがＬレベルであり、ハイインピーダンスモードに設定されている場合には、図５に示すようにスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷＤ１、ＳＷＤ２がオフになる。そして例えば演算増幅器ＯＰの非反転入力端子の電位が不定レベルになり、演算増幅器ＯＰが出力する制御電圧ＶＣは、図６のＡ２に示すように０Ｖ付近の電圧になってしまう。そして制御電圧ＶＣが、このように０Ｖ付近の電圧になると、シンク電流源ＩＳＳのトランジスターＴＳはオフになる。そして、この状態で、Ａ１に示すように信号ＭＤＳＷがＬレベルからＨレベルになり、ハイインピーダンスモードから信号出力モードに切り替わると、フィードバック制御回路２６によるフィードバック制御は直ぐには働かず、Ａ３に示すように制御電圧ＶＣは０Ｖ付近の電圧から徐々に上昇して行く。そして制御電圧ＶＣが、トランジスターＴＳのしきい値電圧を超えるタイミングまでの期間においては、トランジスターＴＳがオフになり、シンク電流源ＩＳＳ側に十分な電流が流れなくなるため、Ａ４に示すようなオーバーシュートが発生してしまう。例えばシンク電流源ＩＳＳ側に十分に電流が流れないことにより、出力信号ＯＵＴ、ＯＵＴＸの電圧レベルが、Ｐ型のトランジスターＴＡ１、ＴＡ２等により高電位側電圧レベルに引き上げられてしまう。このオーバーシュートにより、出力信号ＯＵＴ、ＯＵＴＸの電圧レベルが、例えばＶＤＤの電圧レベル付近まで跳ね上がってしまい、受信側の集積回路装置の最大定格を越えてしまうなどの問題が生じる。なお、制御電圧ＶＣがトランジスターＴＳのしきい値電圧を超えて、フィードバック制御回路２６によるフィードバック制御が正常に働くようになると、出力信号ＯＵＴ、ＯＵＴＸがＡ５に示すような信号状態になり、ＬＶＤＳの適正な信号伝送が行われるようになる。

図７は本実施形態のＬＶＤＳドライバー回路２２の動作を説明する信号波形例である。図７のＢ１に示すように、モード切替信号である信号ＭＤＳＷがＬレベルからＨレベルに変化すると、ハイインピーダンスモードから信号出力モードに切り替わる。ここで信号ＭＤＳＷは、例えば後述の図１１の制御回路５０が出力する。更に具体的には制御回路５０は、信号ＭＤＳＷに基づくスイッチ信号を、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷＤ１、ＳＷＤ２、ＳＷＡ、ＳＷ５に出力して、これらのスイッチのオン、オフを制御する。そして信号ＭＤＳＷがＬレベルであり、ハイインピーダンスモードに設定されると、図２に示すようにスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４がオフになり、差動部２４の出力ノードＮＱ１、ＮＱ２はハイインピーダンス状態になる。またフィードバック制御回路２６の検出スイッチＳＷＤ１、ＳＷＤ２がオフになり、検出電圧ＶＭの検出は行われない。そしてスイッチＳＷ５がオンになることで、演算増幅器ＯＰの非反転入力端子がグランド電圧である０Ｖに設定され、演算増幅器ＯＰの非反転入力端子の電位が不定状態になるのが防止される。

そして本実施形態ではハイインピーダンスモードにおいて、図２に示すようにスイッチＳＷＡがオンになる。これにより図７のＢ２に示すように、制御電圧ＶＣの出力ノードＮＣはＶＤＤの電圧レベルに設定される。従って、トランジスターＴＳがオンになり、シンク電流源ＩＳＳに十分な電流が流れるようになる。

次にＢ１に示すように信号ＭＤＳＷがＬレベルからＨレベルになって、ハイインピーダンスモードから信号出力モードに切り替わると、Ｂ３に示すように制御電圧ＶＣが徐々に低下して行く。そしてトランジスターＴＳのしきい値電圧は例えば０．４Ｖ程度であり、制御電圧ＶＣは、このしきい値電圧を超えているため、シンク電流源ＩＳＳに十分な電流が流れるようになる。従って、ハイインピーダンスモードから信号出力モードに切り替わった後においても、Ｂ４に示すように、図６のＡ４のオーバーシュートは発生しないようになる。そして、その後、フィードバック制御回路２６のフィードバック制御が正常に働くようになると、出力信号ＯＵＴ、ＯＵＴＸがＢ５に示すような信号状態になり、図３で説明したＬＶＤＳの適正な信号伝送が行われるようになる。具体的には信号出力モードでは、図１に示すようにスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４がオンになり、差動部２４による出力信号ＯＵＴ、ＯＵＴＸが出力可能な状態になる。また検出スイッチＳＷＤ１、ＳＷＤ２がオンになることで、出力信号ＯＵＴ、ＯＵＴＸの中間電圧が検出電圧ＶＭとしてモニターされ、フィードバック制御回路２６によるフィードバック制御が行われる。またスイッチＳＷＡ、ＳＷ５についてはオフになる。

３．他の構成例
次に本実施形態の他の構成例について説明する。図８にＬＶＤＳドライバー回路２２の第２の構成例を示す。図８の第２の構成例では、図１、図２の第１の構成例のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は設けられていない。即ち差動部２４は、トランジスターＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４だけにより構成されている。そしてハイインピーダンスモードにおいては、図８に示すようにトランジスターＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４がオフになる。これにより、差動部２４の出力ノードＮＱ１、ＮＱ２がハイインピーダンス状態になり、ハイインピーダンスモードが実現される。またハイインピーダンスモードのときには、図１、図２と同様にスイッチＳＷＡがオンになり、オーバーシュートの発生が防止される。またハイインピーダンスモードでは、図１、図２と同様に、検出スイッチＳＷＤ１、ＳＷＤ２がオフになり、スイッチＳＷ５がオンになる。一方、信号出力モードでは、検出スイッチＳＷＤ１、ＳＷＤ２がオンになり、フィードバック制御回路２６によるフィードバック制御が行われると共に、スイッチＳＷＡ、ＳＷ５がオフになる。

図９、図１０にＬＶＤＳドライバー回路２２の第３の構成例を示す。図９は信号出力モードでの状態を示し、図１０はハイインピーダンスモードでの状態を示す。

図９、図１０の第３の構成例では、図１、図２と同様に、フィードバック制御回路２６は、制御電圧ＶＣを出力する演算増幅器ＯＰを含む。具体的にはフィードバック制御回路２６は、コモン電圧ＶＯＳを設定するための基準電圧ＶＲＥＦを用いて、差動部２４の出力ノードＮＱ１の電圧と出力ノードＮＱ２の電圧の中間電圧が、コモン電圧ＶＯＳになるようにフィードバック制御を行う。そしてフィードバック制御回路２６には演算増幅器ＯＰが設けられ、演算増幅器ＯＰの非反転入力端子に、中間電圧に対応する検出電圧ＶＭが入力され、演算増幅器ＯＰの反転入力端子に基準電圧ＶＲＥＦが入力される。このようにすることで、差動部２４の出力ノードＮＱ１の電圧と出力ノードＮＱ２の電圧の中間電圧が、差動出力信号のコモン電圧ＶＯＳになるようにするフィードバック制御を、演算増幅器ＯＰの仮想接地を利用して実現できるようになる。

そしてＬＶＤＳドライバー回路２２は、電源ノードと、演算増幅器ＯＰの非反転入力端子との間に設けられるスイッチＳＷＢを含む。具体的にはスイッチＳＷＢは、一端がＶＤＤの電源ノードに接続され、他端が、演算増幅器ＯＰの非反転入力端子が接続される検出ノードＮＤに接続される。そしてスイッチＳＷＢは、図９に示すように信号出力モードにおいてオフになり、図１０に示すようにハイインピーダンスモードにおいてオンになる。

このようにハイインピーダンスモードにおいてスイッチＳＷＢがオンになることで、演算増幅器ＯＰの非反転入力端子がＶＤＤの電源電圧レベルに設定される。これにより演算増幅器ＯＰが出力する制御電圧ＶＣも、図７のＢ２に示す場合と同様に、ＶＤＤの電源電圧レベルに設定されるようになる。そして、ハイインピーダンスモードから信号出力モードに切り替わると、図７のＢ３に示す場合と同様に制御電圧ＶＣが徐々に低下して行く。そして、このときに制御電圧ＶＣは、トランジスターＴＳのしきい値電圧を超えているため、シンク電流源ＩＳＳに十分な電流が流れるようになり、Ｂ４と同様に、オーバーシュートは発生しないようになる。

なお、図９、図１０の第３の構成例でのハイインピーダンスモードや信号出力モードにおけるスイッチＳＷ１〜ＳＷ４、ＳＷＤ１、ＳＷＤ２のオン、オフの制御態様や、差動部２４、フィードバック制御回路２６の動作は、図１、図２の第１の構成例と同様であるため、詳細な説明は省略する。また図９、図１０の第３の構成例においても、図８の第２の構成例のようにスイッチＳＷ１〜ＳＷ４の構成を省略して、トランジスターＴＡ１〜ＴＡ４をオフにすることでハイインピーダンスモードを実現するようにしてもよい。

４．集積回路装置
図１１に本実施形態のＬＶＤＳドライバー回路２２を含む集積回路装置２０の構成例を示す。集積回路装置２０は、発振回路３０と出力回路４０を含む。また本実施形態の発振器４は振動子１０と集積回路装置２０を含む。振動子１０は集積回路装置２０に電気的に接続されている。例えば振動子１０及び集積回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と集積回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。例えば振動子１０は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

集積回路装置２０は、ＩＣ（Integrated Circuit）と呼ばれる回路装置である。例えば集積回路装置２０は、半導体プロセスにより製造されるＩＣであり、半導体基板上に回路素子が形成された半導体チップである。

集積回路装置２０は、発振回路３０と出力回路４０を含む。また集積回路装置２０は、端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６と制御回路５０と電源回路８０を含むことができる。端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６は集積回路装置２０の例えばパッドである。

端子Ｔ１は、振動子１０の一端に電気的に接続され、端子Ｔ２は、振動子１０の他端に電気的に接続される。例えば振動子１０及び集積回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と集積回路装置２０の端子Ｔ１、Ｔ２は電気的に接続される。端子Ｔ１、Ｔ２は信号線Ｌ１、Ｌ２を介して発振回路３０に電気的に接続される。

端子Ｔ３は、電源電圧ＶＤＤが供給される端子である。例えば外部の電源供給デバイスから端子Ｔ３に電源電圧ＶＤＤが供給される。端子Ｔ４は、グランド電圧であるＧＮＤが供給される端子である。端子Ｔ５、Ｔ６は、発振回路３０の発振信号ＯＳＣに基づき生成されたクロック信号ＣＫ、ＣＫＸが出力される端子である。クロック信号ＣＫ、ＣＫＸは、差動出力クロック信号を構成する第１出力クロック信号、第２出力クロック信号である。

端子Ｔ３、Ｔ４、Ｔ５、Ｔ６は、各々、発振器４の外部接続用の外部端子ＴＥ３、ＴＥ４、ＴＥ５、ＴＥ６に電気的に接続される。例えばパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて電気的に接続される。そして発振器４の外部端子ＴＥ３、ＴＥ４、ＴＥ５、ＴＥ６は外部デバイスに電気的に接続される。

発振回路３０は振動子１０を発振させる回路である。例えば発振回路３０は、端子Ｔ１及び端子Ｔ２に電気的に接続され、振動子１０を発振させることで発振信号ＯＳＣを生成する。例えば発振回路３０は、端子Ｔ１、Ｔ２に接続される信号線Ｌ１及び信号線Ｌ２を介して振動子１０を駆動して、振動子１０を発振させる。例えば発振回路３０は、端子Ｔ１、Ｔ２との間に設けられた発振用の駆動回路などを含む。例えば発振回路３０は、駆動回路を実現するバイポーラトランジスターなどのトランジスターと、キャパシターや抵抗などの能動素子により実現できる。駆動回路は、発振回路３０のコア回路であり、駆動回路が、振動子１０を電流駆動又は電圧駆動することで、振動子１０を発振させる。発振回路３０としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプの発振回路を用いることができる。また発振回路３０に、可変容量回路を設け、この可変容量回路の容量の調整により、発振周波数を調整できるようにしてもよい。可変容量回路は、バラクターなどの可変容量素子により実現できる。可変容量回路は、例えば端子Ｔ１が接続される信号線Ｌ１に電気的に接続される。発振回路３０は、端子Ｔ１が接続される信号線Ｌ１に電気的に接続される第１可変容量回路と、端子Ｔ２が接続される信号線Ｌ２に電気的に接続される第２可変容量回路を有していてもよい。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は能動素子等を介した接続であってもよい。

出力回路４０は、発振回路３０からの発振信号ＯＳＣに基づいてクロック信号ＣＫ、ＣＫＸを出力する。例えば出力回路４０は、発振回路３０からの発振信号ＯＳＣをバッファリングしてクロック信号ＣＫ、ＣＫＸを出力する。例えば出力回路４０は、発振信号ＯＳＣの波形整形、電圧レベルのレベルシフトなども行うことができる。出力回路４０は、例えば種々の信号形式でクロック信号ＣＫ、ＣＫＸを外部に出力することができる。例えば出力回路４０は、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）などの信号形式で、クロック信号ＣＫ、ＣＫＸを外部に出力する。例えば出力回路４０は、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ及び差動のＣＭＯＳのうちの少なくとも２つの信号形式でクロック信号を出力可能な回路であってもよい。この場合には出力回路４０は、制御回路５０により設定された信号形式でクロック信号を出力することになる。

制御回路５０は種々の制御処理を行う。例えば制御回路５０は集積回路装置２０の全体の制御を行う。例えば集積回路装置２０の動作シーケンスを制御する。また制御回路５０は発振回路３０の制御のための各種の処理を行う。また制御回路５０は出力回路４０や電源回路８０の制御を行うこともできる。また制御回路５０は、発振回路３０の発振周波数の温度補償処理を行う。制御回路５０は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。

電源回路８０は、端子Ｔ３からの電源電圧ＶＤＤが供給されて、集積回路装置２０の内部回路用の種々の電源電圧を内部回路に供給する。例えば電源電圧ＶＤＤそのものを供給したり、外部からの電源電圧ＶＤＤをレギュレートした電源電圧を供給する。なお集積回路装置２０は温度補償機能を有していなくてもよい。この場合には発振器４はＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器になる。

そして図１１の集積回路装置２０では、出力回路４０が本実施形態のＬＶＤＳドライバー回路２２を含む。そして出力回路４０は、発振信号ＯＳＣに基づいて、出力信号ＯＵＴとしてクロック信号ＣＫを出力し、出力信号ＯＵＴＸとしてクロック信号ＣＫＸを出力する。クロック信号ＣＫは第１出力クロック信号であり、クロック信号ＣＫＸは第２出力クロック信号である。

例えば図１２に出力回路４０の構成例を示す。出力回路４０は、発振信号ＯＳＣのバッファリングなどを行うバッファー回路４２と、発振信号ＯＳＣに基づくクロック信号ＣＫ、ＣＫＸの出力及び駆動を行う出力ドライバー４６を含む。バッファー回路４２は、例えば波形整形回路４３、ディバイダー４４、レベルシフター＆プリドライバー４５を含むことができる。波形整形回路４３は、発振信号ＯＳＣの波形整形を行って、発振信号ＯＳＣに対応する矩形波の信号を出力する回路であり、インバーターＩＶＢと、インバーターＩＶＢの出力端子と入力端子の間に設けられる帰還用の抵抗ＲＱを含む。ディバイダー４４は、クロック分周を行う回路であり、ディバイダー４４を設けることで、発振信号ＯＳＣの周波数を分周した周波数のクロック信号ＣＫ、ＣＫＸを出力できるようになる。レベルシフター＆プリドライバー４５は、ＶＲＥＧ２の電源電圧レベルからＶＤＤの電源電圧レベルへのレベルシフトや、出力ドライバー４６を駆動するプリドライブを行う回路である。例えばバッファー回路４２の波形整形回路４３及びディバイダー４４には、レギュレート電源電圧ＶＲＥＧ２が供給され、レベルシフター＆プリドライバー４５には、レギュレート電源電圧ＶＲＥＧ２及び電源電圧ＶＤＤが供給される。一方、出力ドライバー４６には電源電圧ＶＤＤが供給される。ＶＲＥＧ２は、ＶＤＤ＞ＶＲＥＧ２となるレギュレート電源電圧であり、電源回路８０が有するレギュレーターにより生成される。

出力ドライバー４６は、ＬＶＤＳドライバー回路２２を含む。また出力ドライバー４６は、ＰＥＣＬのドライバー回路、ＨＣＳＬのドライバー回路、及び差動のＣＭＯＳのドライバー回路のうちの少なくとも１つのドライバー回路を含むことができる。なお、これらの複数のドライバー回路を出力ドライバー４６に設ける場合に、複数のドライバー回路を構成するトランジスターの一部を、複数のドライバー回路の間で共用してもよい。

図１３はＰＥＣＬのドライバー回路の構成例である。このドライバー回路は、例えば１５．２５ｍＡの駆動電流を流すＰ型のトランジスターと、差動部を構成する２つのＰ型のトランジスターと、出力信号ＯＵＴ、ＯＵＴＸのノードに５．７ｍＡのバイアス電流を流すバイアス電流回路を構成する２つのＰ型のトランジスターを有する。このドライバー回路は、実際にはＬＶ−ＰＥＣＬ（Low Voltage Positive Emitter Coupled Logic）と呼ばれるが、本実施形態では単にＰＥＣＬと記載する。ＰＥＣＬの差動出力信号は、高電位側の電圧がＶＯＨとなり、低電位側の電圧がＶＯＬとなる振幅の信号である。ＶＯＨは、ＶＤＤを基準にして負電位側に例えば０．９５２５Ｖとなる電圧であり、ＶＯＬは、ＶＤＤを基準にして負電位側に例えば１．７１５Ｖとなる電圧である。ＰＥＣＬでは、受信側においてテブナン終端又はＹ終端などが行われる。

図１４はＨＣＳＬのドライバー回路の構成例である。このドライバー回路は、例えば１５ｍＡの駆動電流を流すＰ型のトランジスターと、差動部を構成する２つのＰ型のトランジスターを有する。ＨＣＳＬの差動出力信号は、例えば０．４Ｖを中心電圧とした１．１５Ｖ以下の振幅の信号である。図１５は差動のＣＭＯＳのドライバー回路の構成例である。このドライバー回路は、ＶＤＤとＧＮＤの間に直列に設けられ、ゲートに入力信号ＩＮが入力されるＰ型のトランジスター及びＮ型のトランジスターと、ＶＤＤとＧＮＤの間に直列に設けられ、ゲートに入力信号ＩＮＸが入力されるＰ型のトランジスター及びＮ型のトランジスターを含む。このＣＭＯＳのドライバー回路の差動出力信号は、ＶＤＤ〜ＧＮＤとなる電圧範囲のフルスイングの信号になる。

５．発振器
次に本実施形態の発振器４の構造例を説明する。図１６に発振器４の第１の構造例を示す。発振器４は、振動子１０と、集積回路装置２０と、振動子１０及び集積回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び集積回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び集積回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び集積回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また集積回路装置２０は、ベース１６の内側底面に配置されている。具体的には集積回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は集積回路装置２０の回路素子が形成される面である。また集積回路装置２０のパッドにバンプＢＭＰが形成されている。そして集積回路装置２０は、導電性のバンプＢＭＰを介してベース１６の内側底面に支持される。導電性のバンプＢＭＰは例えば金属バンプであり、このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と集積回路装置２０が電気的な接続される。また集積回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。

なお図１６では、集積回路装置２０の能動面が下方に向くように集積回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば集積回路装置２０の能動面が上方に向くように集積回路装置２０を実装してもよい。即ち能動面が振動子１０に対向するように集積回路装置２０を実装する。

図１７に発振器４の第２の構造例を示す。図１７の発振器４は、振動子１０と集積回路装置２０と集積回路装置２１を含む。また発振器４は、振動子１０及び集積回路装置２０を収容するパッケージ１５と、パッケージ１５及び集積回路装置２１を収容するパッケージ５を含む。パッケージ１５、パッケージ５は、各々、第１パッケージ、第２パッケージである。第１パッケージ、第２パッケージは第１容器、第２容器と言うこともできる。

そして本実施形態では、パッケージ１５に収容される集積回路装置２０が第１温度補償処理を行い、パッケージ５に収容される集積回路装置２１が第２温度補償処理を行う。例えば振動子１０及び集積回路装置２０がパッケージ１５に収容されることで、例えばアナログ方式の第１温度補償処理を行う温度補償型の発振器１４が構成される。そして、アナログ方式の第１温度補償処理を行う発振器１４と、デジタル方式の第２温度補償処理を行う集積回路装置２１とがパッケージ５に収容されることで、高精度のクロック信号を生成する発振器４が構成される。集積回路装置２１は、デジタル方式で微調整の第２温度補償処理を行う補正ＩＣと呼ぶこともできる。

具体的にはパッケージ５は、例えばセラミック等により形成され、その内側に収容空間を有している。この収容空間に、振動子１０及び集積回路装置２０がパッケージ１５に収容された発振器１４と、集積回路装置２１とが収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ５により、集積回路装置２１及び発振器１４を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ５はベース６とリッド７を有する。具体的にはパッケージ５は、発振器１４及び集積回路装置２１を支持するベース６と、ベース６との間に収容空間を形成するようにベース６の上面に接合されたリッド７とにより構成されている。ベース６は、その内側に、上面に開口する第１凹部と、第１凹部の底面に開口する第２凹部を有する。集積回路装置２１は、第１凹部の底面に支持されている。例えば集積回路装置２１は、端子電極を介して底面の段差部に支持されている。また発振器１４は、第２凹部の底面に支持されている。例えば発振器１４は、端子電極を介して底面の段差部に支持されている。またベース６は、第２凹部の底面に開口する第３凹部を有しており、この第３凹部に回路部品１２が配置される。配置される回路部品１２としては、例えばコンデンサーや温度センサーなどを想定できる。

集積回路装置２１は、例えばボンディングワイヤーＢＷや、段差部に形成された端子電極や、パッケージ５の内部配線を介して、発振器１４の端子に電気的に接続される。これにより発振器１４からのクロック信号や温度検出信号を集積回路装置２１に入力できるようになる。また集積回路装置２１は、ボンディングワイヤーＢＷや、段差部に形成された端子電極や、パッケージ５の内部配線を介して、発振器４の外部端子８、９に電気的に接続される。外部端子８、９は、パッケージ５の外側底面に形成されている。外部端子８、９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。なお発振器１４の端子と外部端子８、９を電気的に接続するようにしてもよい。

なお図１７では発振器１４の上方向に集積回路装置２１を配置しているが、発振器１４の下方向に集積回路装置２１を配置するようにしてもよい。ここで上方向はパッケージ５の底面からリッド７に向かう方向であり、下方向はその反対方向である。また発振器１４の側方に集積回路装置２１を設けてもよい。即ち発振器４の上面視において発振器１４と集積回路装置２１とが並ぶように配置する。

次に集積回路装置２１について説明する。集積回路装置２１は、発振器１４で生成されたクロック信号である第１クロック信号が、基準クロック信号として入力されるクロック信号生成回路を含む。そしてクロック信号生成回路が生成したクロック信号が、発振器４の出力クロック信号として外部に出力される。例えば集積回路装置２１のクロック信号生成回路は、発振器１４からの第１クロック信号が基準クロック信号として入力されるフラクショナル−Ｎ型のＰＬＬ回路により構成される。このＰＬＬ回路は、第１クロック信号である基準クロック信号と、ＰＬＬ回路の出力クロック信号を分周回路により分周したフィードバッククロック信号との位相比較を行う。そしてデルタシグマ変調回路を用いて小数の分周比を設定することで、フラクショナル−Ｎ型のＰＬＬ回路が実現される。また集積回路装置２１が含む制御回路が、温度補償データに基づいて、ＰＬＬ回路に設定される分周比データの補正処理を行うことで、第２温度補償処理が実現される。なお発振器１４において行われる第１温度補償処理は、例えば多項式近似の温度補償処理により実現される。またクロック信号生成回路を、ダイレクトデジタルシンセサイザーにより構成してもよい。この場合には、第１クロック信号を基準クロック信号として動作するダイレクトデジタルシンセサイザーに対して、温度補償データにより補正された周波数制御データを入力することで、第２温度補償処理が実現される。

図１７の発振器４によれば、振動子１０を発振させる集積回路装置２０が第１温度補償処理を行うことで、第１集積回路装置である集積回路装置２０から出力される第１クロック信号の周波数温度特性での周波数変動量を小さくできる。そして第２集積回路装置である集積回路装置２１が、集積回路装置２０からの第１クロック信号に基づいてクロック信号を生成する際に第２温度補償処理を行う。このように集積回路装置２０により第１温度補償処理を行った後に、集積回路装置２１により第２温度補償処理を行うことで、温度計測結果の揺らぎなどを原因とする周波数のマイクロジャンプを小さくすることなどが可能になり、発振器４のクロック周波数の高精度化等を実現できるようになる。また図１７の発振器４では、集積回路装置２０に設けられる温度センサーを用いて第１温度補償処理を行うと共に、この温度センサーの温度検出信号が、集積回路装置２０から出力されて集積回路装置２１に入力されるようにしてもよい。そして集積回路装置２１が、入力された温度検出信号に基づいて第２温度補償処理を行ってもよい。このようにすれば、集積回路装置２０での第１温度補償処理と、集積回路装置２１での第２温度補償処理を、同じ温度センサーからの温度検出信号に基づいて行うことが可能になるため、より適正な温度補償処理を実現できるようになる。この場合に集積回路装置２０に内蔵される温度センサーと振動子１０との距離は、当該温度センサーと集積回路装置２１との距離よりも短くなる。従って、デジタル方式の温度補償処理を行うことで発熱量が多い集積回路装置２１と、振動子１０との距離を離すことができ、集積回路装置２１の発熱が温度センサーの温度検出結果に及ぼす悪影響を低減できる。従って、振動子１０についての温度を、集積回路装置２０に内蔵される温度センサーを用いて、より正確に計測することが可能になる。

６．電子機器、移動体
図１８に、本実施形態のＬＶＤＳドライバー回路２２を含む電子機器５００の構成例を示す。電子機器５００は、本実施形態のＬＶＤＳドライバー回路２２と、ＬＶＤＳドライバー回路２２からの出力信号ＯＵＴ、ＯＵＴＸに基づき動作する処理装置５２０を含む。具体的には電子機器５００は、集積回路装置２０と処理装置５２０を含み、ＬＶＤＳドライバー回路２２は集積回路装置２０に設けられる。集積回路装置２０は、一例としては図１１に示すように発振器４に設けられる回路装置であり、この場合には出力信号ＯＵＴ、ＯＵＴＸはクロック信号ＣＫ、ＣＫＸになり、処理装置５２０は、クロック信号ＣＫ、ＣＫＸに基づく動作クロック信号により動作する。なお集積回路装置２０は、このように発振器４に設けられるものには限定されず、出力信号ＯＵＴ、ＯＵＴＸはデータ信号であってもよい。また電子機器５００は、アンテナＡＮＴ、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０を更に含むことができる。なお電子機器５００は図１８の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

また電子機器５００としては、５Ｇなどの次世代移動通信システムに用いられる機器がある。例えば次世代移動通信システムの基地局、リモートレディオヘッド（ＲＲＨ）又は携帯通信端末などの種々の機器に本実施形態のＬＶＤＳドライバー回路２２や集積回路装置２０を用いることができる。次世代移動通信システムでは、時刻同期等のために高精度のクロック周波数が要望されており、高精度のクロック信号を生成できる本実施形態の集積回路装置２０の適用例として好適である。

通信インターフェース５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図１９に、本実施形態のＬＶＤＳドライバー回路２２を含む移動体の例を示す。移動体は、本実施形態のＬＶＤＳドライバー回路２２と、ＬＶＤＳドライバー回路２２の出力信号ＯＵＴ、ＯＵＴＸに基づき動作する処理装置２２０を含む。具体的には移動体は、集積回路装置２０と処理装置５２０を含み、ＬＶＤＳドライバー回路２２は集積回路装置２０に設けられる。また集積回路装置２０及び処理装置５２０は制御装置２０８に含まれる。例えば出力信号ＯＵＴ、ＯＵＴＸがクロック信号ＣＫ、ＣＫＸである場合には、処理装置２２０はクロック信号ＣＫ、ＣＫＸに基づく動作クロック信号により動作する。但し出力信号ＯＵＴ、ＯＵＴＸはデータ信号であってもよい。本実施形態のＬＶＤＳドライバー回路２２は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１９は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態のＬＶＤＳドライバー回路２２が組み込まれる。具体的には、移動体である自動車２０６は、制御装置２０８を含み、制御装置２０８は、本実施形態のＬＶＤＳドライバー回路２２と、ＬＶＤＳドライバー回路２２の出力信号ＯＵＴ、ＯＵＴＸに基づき動作する処理装置２２０を含む。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態のＬＶＤＳドライバー回路２２が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。

以上に説明したように本実施形態のＬＶＤＳドライバー回路は、ハイインピーダンスモード及び信号出力モードを有するＬＶＤＳドライバー回路であって、電流を供給する電流源と、電流源と第１ノードとの間に設けられ、差動入力信号を構成する第１入力信号及び第２入力信号が入力され、差動出力信号を構成する第１出力信号及び第２出力信号を出力する差動部を含む。また第１ノードとグランドノードとの間に設けられるトランジスターと、第１出力信号が出力される第１出力ノードと第２出力信号が出力される第２出力ノードに接続され、トランジスターのゲートに制御電圧を出力することで、差動出力信号のコモン電圧を設定するフィードバック制御を行うフィードバック制御回路を含む。そして差動部は、ハイインピーダンスモードにおいて、第１出力ノード及び第２出力ノードがハイインピーダンス状態となり、信号出力モードにおいて、第１出力信号及び第２出力信号を出力し、ハイインピーダンスモードにおける制御電圧は、信号出力モードにおける制御電圧よりも大きくなっている。

本実施形態によれば、フィードバック制御回路は、トランジスターのゲートに制御電圧を出力することで、第１出力信号及び第２出力信号により構成される差動出力信号のコモン電圧を設定するフィードバック制御を行う。一方、差動部は、ハイインピーダンスモードにおいて、第１出力ノード及び第２出力ノードがハイインピーダンス状態になり、信号出力モードにおいて、第１出力信号及び第２出力信号を出力する。そして本実施形態では、ハイインピーダンスモードにおける制御電圧が、信号出力モードにおける制御電圧よりも大きくなる。このように制御電圧が大きくなることにより、例えばハイインピーダンスモードから信号出力モードに切り替わった際に当該トランジスターをオンにでき、第１出力信号及び第２出力信号においてオーバーシュートが発生するのを防止できるようになる。また、本実施形態の構成によれば、特許文献１に記載されているようなバイパス回路を必ずしも設けなくてもオーバーシュートを防止できるので、消費電力の増加を抑制することができる。

また本実施形態では、電源ノードと、フィードバック制御回路の制御電圧の出力ノードとの間に設けられたスイッチを含み、スイッチは、ハイインピーダンスモードにおいてオンになり、信号出力モードにおいてオフになっていてもよい。

このようにすれば、ハイインピーダンスモードにおいてスイッチがオンになることで、制御電圧の出力ノードが、電源電圧レベルに設定されるようになり、オーバーシュートの発生を防止できるようになる。

また本実施形態では、フィードバック制御回路は、コモン電圧を設定するための基準電圧を用いて、差動部の第１出力ノードの電圧と第２出力ノードの電圧の中間電圧が、コモン電圧になるようにフィードバック制御を行ってもよい。

このようにすることで、基準電圧によりコモン電圧を設定し、コモン電圧を中心電圧としたＬＶＤＳの差動出力信号を出力できるようになる。

また本実施形態では、フィードバック制御回路は、第１出力ノードと検出ノードとの間に直列に設けられる第１検出抵抗及び第１検出スイッチと、第２出力ノードと検出ノードとの間に直列に設けられる第２検出抵抗及び第２検出スイッチと、検出ノードでの検出電圧が非反転入力端子に入力され、基準電圧が反転入力端子に入力され、トランジスターのゲートに制御電圧を出力する演算増幅器を含んでもよい。

このようにすれば、差動部の第１出力ノードの電圧と第２出力ノードの電圧の中間電圧が、差動出力信号のコモン電圧になるようにするフィードバック制御を実現できるようになる。

また本実施形態では、フィードバック制御回路は、制御電圧を出力する演算増幅器を含み、ＬＶＤＳドライバー回路は、電源ノードと、演算増幅器の非反転入力端子との間に設けられるスイッチを含み、スイッチは、ハイインピーダンスモードにおいてオンになり、信号出力モードにおいてオフになってもよい。

このようにハイインピーダンスモードにおいてスイッチがオンになることで、演算増幅器の非反転入力端子が電源電圧レベルに設定されるようになる。これにより演算増幅器が出力する制御電圧も、電源電圧レベルに設定されるようになり、オーバーシュートの発生を防止できるようになる。

また本実施形態では、フィードバック制御回路は、コモン電圧を設定するための基準電圧を用いて、差動部の第１出力ノードの電圧と第２出力ノードの電圧の中間電圧が、コモン電圧になるようにフィードバック制御を行い、演算増幅器の非反転入力端子に中間電圧に対応する検出電圧が入力され、演算増幅器の反転入力端子に基準電圧が入力されてもよい。

このようにすれば、差動部の第１出力ノードの電圧と第２出力ノードの電圧の中間電圧が、差動出力信号のコモン電圧になるようにするフィードバック制御を、演算増幅器の仮想接地を利用して実現できるようになる。

また本実施形態では、第１ノードとグランドノードとの間に、トランジスターに並列に設けられる抵抗を含んでもよい。

このようにすることで、トランジスターのオン抵抗と抵抗の抵抗値が合成抵抗になるようなシンク電流源を実現できる。

また本実施形態では、差動部は、電流源と第２出力ノードとの間に設けられ、第１入力信号がゲートに入力されるＰ型の第１トランジスターと、電流源と第１出力ノードとの間に設けられ、第２入力信号がゲートに入力されるＰ型の第２トランジスターを含んでもよい。また第２出力ノードと第１ノードとの間に設けられ、第１入力信号がゲートに入力されるＮ型の第３トランジスターと、第１出力ノードと第１ノードとの間に設けられ、第２入力信号がゲートに入力されるＮ型の第４トランジスターを含んでもよい。

このような構成の差動部によれば、差動入力信号を構成する第１入力信号及び第２入力信号に応じて、ＬＶＤＳの差動出力信号を構成する第１出力信号及び第２出力信号を適正に出力できるようになる。

また本実施形態では、差動部は、電流源と第２出力ノードとの間に、第１トランジスターと直列に設けられる第１スイッチと、電流源と第１出力ノードとの間に、第２トランジスターと直列に設けられる第２スイッチを含んでもよい。また第２出力ノードと第１ノードとの間に、第３トランジスターと直列に設けられる第３スイッチと、第１出力ノードと第１ノードとの間に、第４トランジスターと直列に設けられる第４スイッチを含んでもよい。そしてハイインピーダンスモードにおいて、第１スイッチ、第２スイッチ、第３スイッチ及び第４スイッチがオフになり、信号出力モードにおいて、第１スイッチ、第２スイッチ、第３スイッチ及び第４スイッチがオンになってもよい。

このようにすれば、第１スイッチ、第２スイッチ、第３スイッチ及び第４スイッチがオフになることで、差動部の第１出力ノード及び第２出力ノードがハイインピーダンス状態になり、ハイインピーダンスモードを実現できるようになる。

また本実施形態では、ハイインピーダンスモードにおいて、第２トランジスター及び第３トランジスターがオンになり、第１トランジスター及び第４トランジスターがオフになる、或いは、第１トランジスター及び第４トランジスターがオンになり、第２トランジスター及び第３トランジスターがオフになってもよい。

このようにすれば、ハイインピーダンスモードから信号出力モードに切り替わったときに、第１出力信号及び第２出力信号が適切な電圧レベルとなった状態で信号出力を開始できるようになり、信号出力が不安定になってしまう事態を防止できる。

また本実施形態では、ハイインピーダンスモードにおいて、第１トランジスター、第２トランジスター、第３トランジスター及び第４トランジスターがオフになってもよい。

このようにすれば、第１トランジスター、第２トランジスター、第３トランジスター及び第４トランジスターがオフになることで、差動部の第１出力ノード及び第２出力ノードがハイインピーダンス状態になり、ハイインピーダンスモードを実現できるようになる。

また本実施形態は、振動子を発振させることで発振信号を生成する発振回路と、上記に記載のＬＶＤＳドライバー回路を有し、発振信号に基づいて、第１出力信号として第１出力クロック信号を出力し、第２出力信号として第２出力クロック信号を出力する出力回路と、を含む集積回路装置に関係する。

また本実施形態は、上記に記載の集積回路装置と振動子とを含むに関係する。

また本実施形態は、上記に記載のＬＶＤＳドライバー回路と第１出力信号及び第２出力信号に基づき動作する処理装置を含む電子機器に関係する。

また本実施形態は、上記に記載のＬＶＤＳドライバー回路と第１出力信号及び第２出力信号に基づき動作する処理装置を含む移動体に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。またＬＶＤＳドライバー回路、集積回路装置、発振器、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＩＳＰ、ＩＳＢ…電流源、ＴＡ１〜ＴＡ４、ＴＢ１〜ＴＢ４、ＴＳ…トランジスター、
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷＡ、ＳＷＢ…スイッチ、
ＳＷＤ１、ＳＷＤ２…検出スイッチ、ＲＤ１、ＲＤ２…検出抵抗、
ＯＰ…演算増幅器、ＩＳＳ…シンク電流源、ＲＳ…抵抗、
ＩＮ、ＩＮＸ…入力信号、ＯＵＴ、ＯＵＴＸ…出力信号、
ＶＣ…制御電圧、ＶＭ…検出電圧、ＶＲＥＦ…基準電圧、ＶＯＳ…コモン電圧、
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６…端子、ＣＫ、ＣＫＸ…クロック信号、
ＯＳＣ…発振信号、ＴＥ３、ＴＥ４、ＴＥ５、ＴＥ６…外部端子、
４…発振器、５…パッケージ、６…ベース、７…リッド、８、９…外部端子、
１０…振動子、１２…回路部品、１４…発振器、１５…パッケージ、
１６…ベース、１７…リッド、１８、１９…外部端子、
２０、２１…集積回路装置、２２…ＬＶＤＳドライバー回路、２４…差動部、
２６…フィードバック制御回路、３０…発振回路、４０…出力回路、
４２…バッファー回路、４３…波形整形回路、４４…ディバイダー、
４５…レベルシフター＆プリドライバー、４６…出力ドライバー、５０…制御回路、
８０…電源回路、１００…記憶部、１２２…ＬＶＤＳドライバー回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
２２０…処理装置、５００…電子機器、５１０…通信インターフェース、
５２０…処理装置、５３０…操作インターフェース、５４０…表示部、
５５０…メモリー

Claims (15)

1. ハイインピーダンスモード及び信号出力モードを有するＬＶＤＳドライバー回路であって、
   電流を供給する電流源と、
   前記電流源と第１ノードとの間に設けられ、差動入力信号を構成する第１入力信号及び第２入力信号が入力され、差動出力信号を構成する第１出力信号及び第２出力信号を出力する差動部と、
   前記第１ノードとグランドノードとの間に設けられるトランジスターと、
   前記第１出力信号が出力される第１出力ノードと前記第２出力信号が出力される第２出力ノードに接続され、前記トランジスターのゲートに制御電圧を出力することで、前記差動出力信号のコモン電圧を設定するフィードバック制御を行うフィードバック制御回路と、
   を含み、
   前記差動部は、
   前記ハイインピーダンスモードにおいて前記第１出力ノード及び前記第２出力ノードがハイインピーダンス状態となり、前記信号出力モードにおいて前記第１出力信号及び前記第２出力信号を出力し、
   前記ハイインピーダンスモードにおける前記制御電圧は、前記信号出力モードにおける前記制御電圧よりも大きいことを特徴とするＬＶＤＳドライバー回路。
2. 請求項１に記載のＬＶＤＳドライバー回路において、
   電源ノードと、前記フィードバック制御回路の前記制御電圧の出力ノードとの間に設けられたスイッチを含み、
   前記スイッチは、
   前記ハイインピーダンスモードにおいてオンになり、前記信号出力モードにおいてオフになることを特徴とするＬＶＤＳドライバー回路。
3. 請求項１又は２に記載のＬＶＤＳドライバー回路において、
   前記フィードバック制御回路は、
   前記コモン電圧を設定するための基準電圧を用いて、前記差動部の前記第１出力ノードの電圧と前記第２出力ノードの電圧の中間電圧が、前記コモン電圧になるようにフィードバック制御を行うことを特徴とするＬＶＤＳドライバー回路。
4. 請求項３に記載のＬＶＤＳドライバー回路において、
   前記フィードバック制御回路は、
   前記第１出力ノードと検出ノードとの間に直列に設けられる第１検出抵抗及び第１検出スイッチと、
   前記第２出力ノードと前記検出ノードとの間に直列に設けられる第２検出抵抗及び第２検出スイッチと、
   前記検出ノードでの検出電圧が非反転入力端子に入力され、前記基準電圧が反転入力端子に入力され、前記トランジスターのゲートに前記制御電圧を出力する演算増幅器と、
   を含むことを特徴とするＬＶＤＳドライバー回路。
5. 請求項１に記載のＬＶＤＳドライバー回路において、
   前記フィードバック制御回路は、前記制御電圧を出力する演算増幅器を含み、
   前記ＬＶＤＳドライバー回路は、電源ノードと、前記演算増幅器の非反転入力端子との間に設けられるスイッチを含み、
   前記スイッチは、前記ハイインピーダンスモードにおいてオンになり、前記信号出力モードにおいてオフになることを特徴とするＬＶＤＳドライバー回路。
6. 請求項５に記載のＬＶＤＳドライバー回路において、
   前記フィードバック制御回路は、前記コモン電圧を設定するための基準電圧を用いて、前記差動部の前記第１出力ノードの電圧と前記第２出力ノードの電圧の中間電圧が、前記コモン電圧になるようにフィードバック制御を行い、
   前記演算増幅器の前記非反転入力端子に前記中間電圧に対応する検出電圧が入力され、前記演算増幅器の反転入力端子に前記基準電圧が入力されることを特徴とするＬＶＤＳドライバー回路。
7. 請求項１乃至６のいずれか一項に記載のＬＶＤＳドライバー回路において、
   前記第１ノードと前記グランドノードとの間に、前記トランジスターに並列に設けられる抵抗を含むことを特徴とするＬＶＤＳドライバー回路。
8. 請求項１乃至７のいずれか一項に記載のＬＶＤＳドライバー回路において、
   前記差動部は、
   前記電流源と前記第２出力ノードとの間に設けられ、前記第１入力信号がゲートに入力されるＰ型の第１トランジスターと、
   前記電流源と前記第１出力ノードとの間に設けられ、前記第２入力信号がゲートに入力されるＰ型の第２トランジスターと、
   前記第２出力ノードと前記第１ノードとの間に設けられ、前記第１入力信号がゲートに入力されるＮ型の第３トランジスターと、
   前記第１出力ノードと前記第１ノードとの間に設けられ、前記第２入力信号がゲートに入力されるＮ型の第４トランジスターと、
   を含むことを特徴とするＬＶＤＳドライバー回路。
9. 請求項８に記載のＬＶＤＳドライバー回路において、
   前記差動部は、
   前記電流源と前記第２出力ノードとの間に、前記第１トランジスターと直列に設けられる第１スイッチと、
   前記電流源と前記第１出力ノードとの間に、前記第２トランジスターと直列に設けられる第２スイッチと、
   前記第２出力ノードと前記第１ノードとの間に、前記第３トランジスターと直列に設けられる第３スイッチと、
   前記第１出力ノードと前記第１ノードとの間に、前記第４トランジスターと直列に設けられる第４スイッチと、
   を含み、
   前記ハイインピーダンスモードにおいて、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ及び前記第４スイッチがオフになり、前記信号出力モードにおいて、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ及び前記第４スイッチがオンになることを特徴とするＬＶＤＳドライバー回路。
10. 請求項９に記載のＬＶＤＳドライバー回路において、
    前記ハイインピーダンスモードにおいて、前記第２トランジスター及び前記第３トランジスターがオンになり、前記第１トランジスター及び前記第４トランジスターがオフになる、或いは、前記第１トランジスター及び前記第４トランジスターがオンになり、前記第２トランジスター及び前記第３トランジスターがオフになることを特徴とするＬＶＤＳドライバー回路。
11. 請求項８に記載のＬＶＤＳドライバー回路において、
    前記ハイインピーダンスモードにおいて、前記第１トランジスター、前記第２トランジスター、前記第３トランジスター及び前記第４トランジスターがオフになることを特徴とするＬＶＤＳドライバー回路。
12. 振動子を発振させることで発振信号を生成する発振回路と、
    請求項１乃至１１のいずれか一項に記載のＬＶＤＳドライバー回路を有し、前記発振信号に基づいて、前記第１出力信号として第１出力クロック信号を出力し、前記第２出力信号として第２出力クロック信号を出力する出力回路と、
    を含むことを特徴とする集積回路装置。
13. 請求項１２に記載の集積回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。
14. 請求項１乃至１１のいずれか一項に記載のＬＶＤＳドライバー回路と、
    前記第１出力信号及び前記第２出力信号に基づき動作する処理装置と、
    を含むことを特徴とする電子機器。
15. 請求項１乃至１１のいずれか一項に記載のＬＶＤＳドライバー回路と、
    前記第１出力信号及び前記第２出力信号に基づき動作する処理装置と、
    を含むことを特徴とする移動体。

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