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WO2006132172A1 - フィン型電界効果型トランジスタ、半導体装置及びその製造方法 - Google Patents

フィン型電界効果型トランジスタ、半導体装置及びその製造方法 Download PDF

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WO2006132172A1
WO2006132172A1 PCT/JP2006/311200 JP2006311200W WO2006132172A1 WO 2006132172 A1 WO2006132172 A1 WO 2006132172A1 JP 2006311200 W JP2006311200 W JP 2006311200W WO 2006132172 A1 WO2006132172 A1 WO 2006132172A1
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WO
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field effect
gate electrode
effect transistor
semiconductor layer
channel length
Prior art date
Application number
PCT/JP2006/311200
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English (en)
French (fr)
Inventor
Kiyoshi Takeuchi
Katsuhiko Tanaka
Original Assignee
Nec Corporation
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Filing date
Publication date
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Priority to JP2007520087A priority patent/JPWO2006132172A1/ja
Publication of WO2006132172A1 publication Critical patent/WO2006132172A1/ja
Priority to US12/946,034 priority patent/US8247294B2/en

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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present invention relates to a fin-type field effect transistor having excellent element characteristics and operation characteristics, a semiconductor device, and a method for manufacturing the same.
  • planar field effect transistors hereinafter referred to as planar MOS FETs
  • planar MOSFETs planar field effect transistors
  • a gate side wall can be formed on the side surface of the gate electrode in order to control the distance between the source Z drain region and secure a substantial channel length.
  • FIGS. 1A to 1C show a method for forming a gate sidewall in a planar MOSFET.
  • Figure 1 shows a cross section parallel to the channel length direction of a planar MOSFET and perpendicular to the substrate plane.
  • an insulating film 11 and a gate electrode 12 are first formed on a semiconductor substrate, and then an insulating film 13 for a gate sidewall is laminated on the entire surface (FIG. 1 (a)).
  • etchback is performed to remove the insulating film layer other than the side surface of the gate electrode 12 to form the gate side 14.
  • impurity ion implantation is performed using the gate electrode 12 and the gate sidewall 14 as a mask (FIG. 1 (b)) to form a source Z / drain region 15 (FIG. 1 (c)).
  • the gate sidewall acts as a spacer, and the distance between the source Z and drain regions can be set at a constant distance, so that a practical channel length can be secured.
  • the semiconductor device has a protruding semiconductor layer protruding upward from the substrate plane, and the protruding semiconductor layer is substantially perpendicular to the substrate plane.
  • a field effect transistor hereinafter referred to as FinFET
  • FinFET field effect transistor
  • Japanese Patent Application Laid-Open No. 64-8670 discloses a FinFET in which a part of the protruding semiconductor layer is a part of the silicon wafer substrate and a FinFET in which a part of the protruding semiconductor layer is a part of the single crystal silicon layer of the substrate. Is disclosed.
  • a part of the silicon wafer substrate 101 becomes the semiconductor layer 103, and the gate electrode 105 extends to both sides beyond the top of the semiconductor layer 103.
  • the semiconductor layer 103 a channel region is formed in a portion under the insulating film 104.
  • the width of the channel region corresponds to twice the height h of the protrusion 103, and the gate length corresponds to the width of the gate electrode 105.
  • the gate electrode 105 is provided on the insulating film 102 formed in the trench so as to straddle the semiconductor layer 103.
  • an SOI substrate comprising a silicon wafer substrate 111, an insulating film 112 and a silicon single crystal layer is prepared, and the silicon single crystal layer is patterned to form a semiconductor layer 113.
  • a gate electrode 115 is provided on the exposed insulating layer 112 so as to straddle the semiconductor layer 113.
  • a source region and a drain region are formed on both sides of the gate electrode, and a channel region is formed on a portion under the insulating film 114 (the upper surface and side surfaces of the semiconductor layer 113).
  • the width of the channel region corresponds to the sum of twice the height a of the semiconductor layer 113 and its width b, and the gate length corresponds to the width L of the gate electrode 115.
  • the FinFET is a field effect transistor in which channel regions are formed at least on both side surfaces of the protruding semiconductor layer, and is generally characterized by excellent suppression of the short channel effect.
  • a gate sidewall can be formed on the side surface of the gate electrode for the same purpose as that of the planar MOSFET.
  • Figures 3 (a) to 3 (d) show a FinFET having a gate sidewall formed by a conventional manufacturing method.
  • Fig. 3 (a) is a top view of this FinFET
  • Fig. 3 (b) is an A-A 'cross-sectional view of the FinFET of Fig. 3 (a)
  • Fig. 3 (c) is a B-B' cross-sectional view
  • Fig. 3 (d) Represents the C C 'cross section.
  • This gate sidewall is formed by etch back.
  • Etch back is a process of depositing a film on the entire surface of a convex structure and then performing anisotropic etching to leave the laminated film only on the side surface of the convex structure.
  • the insulating film remains on the side surface of the semiconductor layer, the amount of impurities penetrating the residual insulating film is reduced and the dose loss is reduced particularly in the formation of a fine transistor that requires low energy ion implantation. As a result, it becomes difficult to make the semiconductor layer have a necessary impurity concentration. In addition, if the insulating film remains unevenly on the side surface of the semiconductor layer, the ion implantation amount of impurities becomes nonuniform in the channel width direction (vertical direction in FIG. 3d).
  • adsorption doping a method in which an impurity is deposited on the surface of a semiconductor and then the surface is covered with an insulating film to force diffuse
  • plasma doping a method in which the direction of impurity implantation is not directional or weak, or a method of injecting an oblique force with respect to the normal direction of the substrate, such as pocket implantation, is used. Is happening! /
  • a mask is provided in a portion other than the film remaining on the side surface of the semiconductor layer, and anisotropic etching is performed.
  • a method may be considered in which only the film remaining on the side surface of the semiconductor layer is removed and then ion implantation of impurities is performed.
  • the residual insulating film exists continuously with the gate sidewall, if a mask is provided on the gate sidewall, this mask inevitably becomes a part of the residual insulating film of the semiconductor layer that communicates with the gate sidewall. Will be covered. For this reason, it is difficult to selectively remove the insulating film that exists only on the side surface of the semiconductor layer.
  • the gate electrode is made sufficiently higher than the semiconductor layer, and the insulating film remaining on the side surface of the semiconductor layer A method of performing etch back until there is no problem is also conceivable.
  • this method since the gate electrode is sufficiently higher than the semiconductor layer, it is possible to leave the gate sidewall even if etching back is performed until there is no insulating film remaining on the side surface of the semiconductor layer.
  • the gate electrode becomes too high and processing by etching or the like becomes difficult.
  • the height of the semiconductor layer may be limited, or the residual insulating film may be left behind near the lower end of the semiconductor layer because the etching back of the residual insulating film is due to anisotropic etching in the normal direction of the substrate plane.
  • the above-described method has been unable to produce FinFETs with stable device characteristics and operating characteristics.
  • the present invention has been made in view of the above problems, and forms a gate structure having a ridge structure extending in the direction in which the gate electrode extends at least on the upper surface of the semiconductor layer. Prevents damage to the substrate and provides a source without gate sidewalls
  • the purpose is to maintain a constant distance between the Z drain regions and to achieve a uniform impurity concentration in the semiconductor layer. As a result, the purpose is to obtain a FinFET with excellent device characteristics and operating characteristics.
  • the present invention is characterized by having the following configuration.
  • a semiconductor layer protruding from the plane of the substrate and a gate electrode extending from one side surface of the semiconductor layer to the other side surface from the one side surface to the other side surface are provided on the semiconductor layer side.
  • the gate structure is a protrusion that protrudes toward the source and drain regions in the channel length direction and has a larger width in the channel length direction than a portion that contacts the insulating film of the gate electrode.
  • a field effect transistor characterized by having a ridge structure extending on the upper surface of a semiconductor layer in a direction in which a gate electrode extends.
  • the gate structure has a width in the channel length direction on the upper surface of the semiconductor layer. 3.
  • the gate structure further includes a portion on the side surface of the semiconductor layer where the width in the channel length direction gradually decreases toward the semiconductor layer along the normal direction of the side surface.
  • the gate structure includes SiO or Si— as the uppermost layer opposite to the semiconductor layer.
  • the gate structure having a layer containing Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu or an alloy containing one or more of these metal elements. 6.
  • the gate structure is composed of Ni-Si compound, Co-Si compound, Ti Si compound, W-Si compound, Ta-Si compound, Pt-Si compound.
  • the gate structure includes an upper gate electrode provided so as to straddle the semiconductor layer, and the insulating film provided on both side surfaces of the upper gate electrode and the semiconductor layer. Consisting of a formed side gate electrode,
  • the upper gate electrode has a ridge structure in which the projecting portion extends from one side gate electrode to the other side gate electrode through the upper surface of the semiconductor layer so as to straddle the semiconductor layer. 2.
  • the width in the channel length direction is continuously small on the semiconductor layer side along the normal direction of the top surface and the side surface on the top surface and the side surface of the semiconductor layer.
  • the maximum width force of the protrusion in the channel length direction is greater than 1 time and less than 5 times the width of the portion of the gate electrode in contact with the insulating film in the channel length direction.
  • the field effect transistor according to any one of to 12.
  • the width force in the channel length direction of the projecting portion is the largest in the channel length direction of the portion of the gate electrode that is in contact with the insulating film.
  • the first field effect transistor is larger than the second field effect transistor in the channel length direction width b of the projecting portion and the channel length direction width a of the portion in contact with the insulating film of the gate electrode.
  • the difference between the difference b ⁇ a is a semiconductor device.
  • the first field effect transistor is a p-type field effect transistor
  • the second field effect transistor is an n-type field effect transistor.
  • a method for producing a field-effect transistor comprising:
  • step (b) above
  • step (a) a gate structure material composed of a plurality of layers is stacked as the gate structure material
  • step (a) a gate structure material composed of a plurality of layers is laminated as the gate structure material
  • the plurality of layers are etched at least in the normal direction and the channel length direction of the substrate, and the etching is performed under a condition that a layer in contact with the insulating film among the plurality of layers has the highest etching rate in the channel length direction. 21.
  • the etching rate of each layer constituting the plurality of layers is along the normal direction of the substrate. 24. The method of manufacturing a field effect transistor according to the above 23, wherein the isotropic etching is performed so as to increase in order toward the substrate.
  • the uppermost layer opposite to the semiconductor layer side is a layer containing SiO or Si—N compound.
  • the step of laminating the gate structure material on the entire surface is performed by laminating a side gate electrode material on the entire surface and etching it back to form both sides of the semiconductor layer. Forming a side gate electrode on the formed insulating film, and then laminating an upper gate electrode material on the entire surface,
  • the processing is performed on the upper gate electrode material, and the semiconductor layer as the gate electrode passes from one side gate electrode to the other side gate electrode through the upper surface of the semiconductor layer.
  • the largest channel length direction width of the protrusion is formed so as to be more than 1 time and less than 5 times the channel length direction width of the portion of the gate electrode in contact with the insulating film. 31.
  • the above-described 18 to 31 is characterized in that the largest width in the channel length direction of the protruding portion is formed to be 6 to 60 nm larger than the width in the channel length direction of the portion in contact with the insulating film of the gate electrode.
  • step (a) a plurality of semiconductor layers are formed so that the channel length directions are parallel to each other,
  • the width in the channel length direction of the gate structure on the upper surface and the side surface of the semiconductor layer is along the normal direction of the upper surface and the side surface, respectively.
  • the first semiconductor layer provided with the first gate structure and the second semiconductor layer provided with the second gate structure are provided by the steps (a) and (b) according to any one of the above 18 to 34, More
  • a first field effect transistor is manufactured by implanting impurities into the first semiconductor layer using the first gate structure as a mask to form a source Z drain region. And the process
  • a method for manufacturing a semiconductor device comprising:
  • step (f) a mask is provided on the second gate structure and the second semiconductor layer, and at least a portion of the gate electrode included in the first gate structure in contact with the insulating film is channeled.
  • the method for manufacturing a semiconductor device according to 35 wherein the method is a step of etching in the longitudinal direction.
  • step (g) a p-type field effect transistor is manufactured as the first field effect transistor
  • the substrate is prevented from being damaged, and even if a gate sidewall is not provided, the distance between the source and the drain region is kept constant, and the inside of the semiconductor layer is uniform.
  • the impurity concentration can be made high. As a result, it is possible to obtain a FinFET with excellent device characteristics and operating characteristics.
  • FIG. 1 is a diagram showing a conventional method for manufacturing a planar MOSFET.
  • FIG. 2 is a diagram showing a conventional FinFET.
  • FIG. 3 is a diagram showing a conventional FinFET manufacturing method.
  • FIG. 4 is a diagram showing a FinFET of the present invention.
  • FIG. 5 is a diagram showing a FinFET of the present invention.
  • FIG. 6 is a view showing a FinFET of the present invention.
  • FIG. 7 is a view showing a FinFET of the present invention.
  • FIG. 8 is a view showing a FinFET of the present invention.
  • FIG. 9 is a diagram showing a FinFET of the present invention.
  • FIG. 10 is a diagram showing a FinFET of the present invention.
  • FIG. 11 is a view showing a FinFET of the present invention.
  • FIG. 12 is a view showing a FinFET of the present invention.
  • FIG. 13 is a view showing a FinFET of the present invention.
  • FIG. 14 is a diagram showing a method for manufacturing a FinFET of the present invention.
  • FIG. 15 is a diagram showing a method for manufacturing a FinFET of the present invention.
  • FIG. 16 is a diagram showing a method for manufacturing a FinFET of the present invention.
  • FIG. 17 is a diagram showing a method for manufacturing a FinFET of the present invention.
  • FIG. 18 is a diagram showing a method for manufacturing a FinFET of the present invention.
  • FIG. 19 is a diagram showing a method for manufacturing a FinFET of the present invention.
  • FIG. 20 is a view showing a FinFET of the present invention.
  • FIG. 21 is a view showing a FinFET of the present invention.
  • FIG. 22 is a view showing a FinFET of the present invention.
  • the FinFET of the present invention has a ridge structure in at least a part of the gate structure.
  • the ⁇ structure at least a protrusion having a width larger than the width in the channel length direction of the portion that protrudes toward the source and drain regions in the channel length direction and contacts the insulating film (gate insulating film) of the gate electrode is provided.
  • the upper surface of the layer extends in the direction in which the gate electrode extends.
  • Impurities are not ion-implanted in the semiconductor layer under the projection, so that the desired distance between the source Z and drain regions can be set.
  • the gate side is not formed, the substrate can be prevented from being damaged, and a residual film is not formed on the side surface of the semiconductor layer. For this reason, when ion implantation of impurities is performed from an oblique direction with respect to the normal direction of the substrate, uniform impurity ion implantation can be performed in the semiconductor layer. As a result, a FinFET with excellent device characteristics and operating characteristics can be obtained.
  • the FinFET gate structure of the present invention includes a gate electrode provided so as to extend from one side surface of the semiconductor layer to the other side surface through the upper surface.
  • the gate structure also has this gate electrode force or on at least a part of the gate electrode.
  • a gate cap insulating film that is, the gate structure may be composed of only the gate electrode or may be composed of the gate electrode and the gate gap insulating film.
  • the gate electrode is provided on the semiconductor layer side in the gate structure so as to be in contact with the gate insulating film.
  • the ridge structure has a width a in the channel length direction of a portion in contact with the insulating film (gate insulating film) of the gate electrode, or a portion having a width a equivalent to this in the gate structure, and larger than the width a. It is a part formed at the boundary with the part having the width. In other words, the ridge structure only needs to exist in the force existing in the gate electrode, the gate cap insulating film, or the boundary between the two.
  • Width in the channel length direction of the semiconductor layer 3 to 10 times the width in the channel length direction of the portion of the gate electrode in contact with the insulating film (per transistor)
  • Gate insulation film thickness l-5nm (in the case of SiO),
  • Impurity concentration of channel region 0 ⁇ 1 X 10 19 cm _3 ,
  • Impurity concentration of source / drain region 1 X 10 19 to 1 X 10 21 cm " 3 o
  • the height of the semiconductor layer refers to the length in the direction perpendicular to the substrate plane of the semiconductor portion protruding from the plane of the base insulating film.
  • the semiconductor layer has an upper surface and both side surfaces, and the shape of the semiconductor layer is typically a substantially rectangular parallelepiped shape.
  • the width of the portion where the protruding portion protrudes toward the source and drain regions in the channel length direction from the portion where the protruding portion is in contact with the insulating film of the gate electrode is determined by the impurity ion implantation for forming the source Z drain region and the heat. At least 1Z of distance over which impurities spread in the channel length direction during diffusion
  • the width of the protruding portion in the channel length direction is preferably 6 to 60 nm larger than the width of the portion of the gate electrode in contact with the insulating film, more preferably 10 to 40 nm, and more preferably 25 to 35 nm larger. More preferably. Also, the largest channel length width of the protrusion is the gate It is preferably 2 to 4 times, more preferably 3 to 4 times the width in the channel length direction of the portion in contact with the insulating film of the electrode, more preferably 3 to 4 times.
  • the first embodiment of the present invention relates to a FinFET in which the width of the gate structure in the channel length direction varies stepwise.
  • the width in the channel length direction varies stepwise means that the gate structure is composed of two or more layers and the width in the channel length direction between adjacent layers is different, or the gate structure is a single layer. This means that the width of the channel length direction is intermittently (discontinuously) different from the gate electrode force.
  • FIG. 4 (a) is a top view of the FinFET
  • Fig. 4 (b) is an A-A 'cross-sectional view of the FinFET of Fig. 4 (a)
  • Fig. 4 (c) is a BB' cross-sectional view
  • Fig. 5 (a) is a top view of the FinFET
  • Fig. 5 (b) is an A-A 'cross-sectional view of the FinFET of Fig. 5 (a)
  • Fig. 5 (c) is a B-B' cross-sectional view
  • Fig. 5 (d) Shows a cross-sectional view of CC ′.
  • Fig. 5 (d) Shows a cross-sectional view of CC ′.
  • FIG. 6 (a) is a top view of the FinFET
  • Fig. 6 (b) is an A—A 'cross-sectional view of the FinFET of Fig. 6 (a)
  • Fig. 6 (c) is a BB' cross-sectional view.
  • These FinFETs are tri-gate FinFETs that are formed using an SOI substrate and have channel regions formed on the top and side surfaces of the semiconductor layer.
  • FIG. 4 shows a FinFET in which the gate structure also has a two-layer force of the gate cap insulating film 41 and the lower gate electrode 42.
  • the channel length direction is indicated by an arrow 48.
  • This channel length direction is a direction in which a channel current flows through the source Z drain region and is parallel to the substrate.
  • the lower gate electrode 42 is provided so as to extend over the semiconductor layer from one side surface of the semiconductor layer through the upper surface of the semiconductor layer 44 to the other side surface.
  • the extension direction of this lower gate electrode is represented by an arrow 73 and is perpendicular to the channel length direction.
  • the part of the FinFET that is in contact with the insulating film of the gate electrode is a part of the gate electrode that is in direct contact with the gate insulating film, and is indicated by 81 in FIG. expressed.
  • the width in the channel length direction 48 is indicated by a in the figure.
  • the protrusion is a direction facing the source and drain regions in the channel length direction 48 compared to the portion 81 in contact with the insulating film (from the gate structure in the channel length direction toward the source region and from the gate structure). This is a portion that protrudes in the direction toward the drain region) and has a width larger than the width a. From FIG. 4 (c), it can be seen that the gate cap insulating film 41 has a protrusion in this FinFET.
  • the gate cap insulating film 41 in which the protruding portion extends over the entire length in the direction 73 in which the lower gate electrode 42 extends forms a ridge structure (over the entire extending direction 73 of the gate electrode).
  • a saddle structure exists: A saddle structure is formed at the boundary between the lower gate electrode 42 and the gate-cap insulating film 41).
  • the width b may be constant or may vary along the extending direction 73 of the gate electrode.
  • the lower gate electrode contains Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu or one or more of these metal elements (Mo, W, Ta, Ti, Hf, Re , Ru, Al, and Cu (containing at least one metal element selected from the group consisting of Cu, Si), Ni-Si compounds, Co-Si compounds, Ti-Si compounds, W-Si compounds, Ta — Low resistance layer (silicide layer) containing Si compound, Pt — Si compound or Er—Si compound, layer containing Si, Ge, SiGe, TiN, TaN, HfN or WN Can do.
  • the entire gate structure has the same width in the channel length direction as the gate cap insulating film.
  • the parasitic capacitance of the entire gate structure can be reduced.
  • the FinFET of FIG. 5 differs from the FinFET of FIG. 4 in that the gate structure is composed of two layers of gate electrodes.
  • the channel length direction is represented by an arrow 48
  • the extending direction of the gate electrode is represented by an arrow 73.
  • the lower gate electrode 42 and the upper gate electrode 49 contain Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu, or one or more of these metal elements (Mo, W, Ta, Containing at least one metal element selected from the group consisting of Ti, Hf, Re, Ru, Al and Cu) It can be a low resistance layer containing gold.
  • Ni-Si compound, Co-Si compound, Ti-Si compound, W-Si compound, Ta-Si compound, Pt-Si compound or Er-Si compound Including low resistance layer (silicide layer), layer containing Si, Ge, SiGe, TiN, TaN, HfN or WN.
  • Nickel silicide Ni—Si compound
  • NiSi, NiSi, or an intermediate composition thereof can be used. Also, the lower layer game
  • the upper electrode is made of a material cover different from that of the upper gate electrode.
  • the portion of the gate electrode that contacts the insulating film 43 is 81 (the portion indicated by the thick line), and the width in the channel length direction 48 is indicated by a.
  • the protruding portion is a portion having a width b larger than the width a of the portion 81 that protrudes toward the source and drain regions in the channel length direction 48 and contacts the insulating film as compared with the portion 81 that contacts the insulating film. From (c), it can be seen that the upper gate electrode 49 has a protrusion in this FinFET.
  • the upper gate electrode 49 in which the protruding portion extends over the entire length in the direction 73 in which the gate electrode extends forms a saddle structure (the saddle structure is formed at the boundary between the upper gate electrode 49 and the lower gate electrode 42). Formed).
  • the upper gate electrode has a large width in the channel length direction, the outside of the gate contact can be easily made and the degree of freedom in device design can be increased. Since the lower gate electrode has a smaller width force in the channel length direction than the upper gate electrode, the parasitic capacitance of the entire gate electrode is reduced compared to the case where the entire gate electrode has the same width in the channel length direction as the upper gate electrode. be able to.
  • the gate length in the channel length direction of the upper gate electrode 49 and the lower gate electrode 42 is the same as that of the gate electrode. The low resistance of the gate electrode can be achieved while keeping the width in the channel length direction of the portion of the electrode in contact with the insulating film constant.
  • the FinFET of Fig. 6 is different from the FinFET of Figs. 4 and 5 in that the gate structure is composed of a single layer of gate electrode, but according to the same criteria as in Figs.
  • the protrusion and the heel structure can be determined.
  • the portion of the gate electrode that contacts the insulating film is 81 (thick line portion) in the figure, and the width in the channel length direction 48 is indicated by a. Yes.
  • the gate structure has a protruding portion that protrudes toward the source and drain regions in the channel length direction 48 as compared with the portion 81 that contacts the insulating film, and has a width b larger than the width a of the portion 81 that contacts the insulating film.
  • part 50 (the part surrounded by the dotted line) has a protrusion. Further, as shown in FIG. 6 (b), this protrusion extends over the entire length in the gate electrode extending direction 73, and a saddle structure is formed under the portion 50.
  • the protruding portion has a width force in the channel length direction 48 that is larger than the width a of the portion in contact with the insulating film of the gate electrode.
  • both ends of the projecting portion on the source and drain region side in the channel length direction are more source and drain than both ends in the channel length direction of the portion in contact with the insulating film of the gate electrode. It needs to protrude to the area side (both sides).
  • the ratio of the protrusions protruding to both sides of the portion in contact with the insulating film may be the same or different from the protrusion ratio to the source region side and the drain region side. However, when performing impurity ion implantation, it is preferable that the protruding ratios on both sides be the same in order to make the semiconductor layer forming the source region and the drain region have the same implantation environment.
  • the fin structure of the FinFET of FIGS. 4 to 6 has the protrusion extending over the entire length 73 in the direction in which the gate electrode extends. For this reason, when ion implantation of impurities is performed not only in the normal direction of the substrate but also from an oblique direction with respect to the normal direction of the substrate, the ion implantation of impurities into the semiconductor layer under the ridge structure is completely prevented in practice. be able to.
  • the protrusion does not need to extend over the entire length of the gate electrode in the extending direction. At least the protrusion extends on the upper surface of the semiconductor layer in the direction in which the gate electrode extends. It suffices if there is a soot structure.
  • Fig. 21 (a) (corresponding to the sectional view of Fig. 4 (b)) and (b) (corresponding to the sectional view of Fig. 5 (b))
  • Fig. 21 (a), ( In b) the upper surface of the semiconductor layer corresponds to 97 (thick line part), and at least this part should have a ridge structure.
  • the direction in which the gate electrode extends on the upper surface of the semiconductor layer means a portion on the upper surface of the semiconductor layer in the direction 73 in which the gate electrode extends, and is represented by the direction of the arrow 98 in the drawing.
  • the [0069] When the ridge structure exists only on the upper surface of the semiconductor layer, it is possible to prevent ion implantation into the semiconductor layer under the ridge structure with respect to the ion implantation of the normal force of the substrate. Further, the protrusions further extend toward both sides in the direction of extension of the force gate electrode on the upper surface of the semiconductor layer. Ion implantation into the semiconductor layer can be prevented. It should be noted that the extent to which this protruding portion extends on both sides of the gate electrode in the extending direction of the upper surface of the semiconductor layer may be set as appropriate depending on the angle at which the oblique ion implantation is performed.
  • the gate structure may be made of a polysilicon film, or may be made of a plurality of polysilicon films having different impurity concentrations.
  • a plurality of polysilicon films having different gate material strength and impurity concentration in this way, it is possible to easily manufacture a FinFET having a cocoon structure by utilizing the difference in etching rate due to the difference in impurity concentration. It becomes possible.
  • the polysilicon film should have a higher impurity concentration in the lower layer.
  • the gate structure of the FinFET of the present invention may have a two-layer force as shown in FIGS. 4 and 5, or may consist of a single layer as shown in FIG. Further, the number of layers constituting the gate structure is not limited to these and may be three or more layers. In this case, it is sufficient if the projecting portion larger than the width of the layer in contact with the insulating film of at least one layer other than the layer in contact with the insulating film of the gate electrode is formed.
  • FIG. 7 shows a cross section perpendicular to the substrate and parallel to the channel length direction of the FinFET whose gate structure has a three-layer force (corresponding to the cross section of FIG. 4 (c)).
  • the direction toward the substrate side along the normal direction of the substrate is represented by an arrow 52
  • the channel length direction is represented by an arrow 48.
  • the portion in contact with the insulating film 43 is 81, and the width in the channel length direction 48 is indicated by a in the drawing.
  • the protrusions protrude toward the source and drain regions in the channel length direction 48 as compared with the part 81, and the layers 76 and 77 having a width larger than the width a have protrusions.
  • the width in the channel length direction of each layer gradually decreases in the direction of arrow 52 (layer c width c> layer 77 width b> layer 78 width a).
  • the layer 77 having the intermediate width b is provided between them, so that the layer 76 can be supported by the layer 77 and damage to the layer 76 can be prevented. Further, the parasitic resistance can be reduced as compared with the case where the entire gate structure is provided with the gate structure having the width c.
  • Fig. 7 (b) shows a FinFET whose gate structure has a three-layer force, as in Fig. 7 (a).
  • 1S The relationship between the widths of each layer in the channel length direction is the width of layer 77 b> The difference is that the width a of layer 78 is greater than the width c of layer 76. Among them, only the layer 77 protrudes toward the source and drain regions in the channel length direction 48 from the portion 81 in contact with the insulating film, and has a width b larger than the width a.
  • FIGS. 8B and 8C show modified examples of the FinFET of the present invention.
  • Figure 8 shows the cross section of the FinFET whose gate structure consists of two layers of gate electrodes, parallel to the channel length direction and perpendicular to the substrate (corresponding to the cross section of Figure 4 (c)).
  • Fig. 8 (a) shows a FinFET that has a protruding structure in which the upper gate electrode of the two layers of gate electrodes has a protrusion, and corresponds to the FinFET in Fig. 5.
  • the FinFETs in Figs. 8 (b) and 8 (c) both have a structure in which the width in the channel length direction changes stepwise in the middle of a single layer. There is a feature in the point.
  • the lower gate electrode 42 has a stepwise (discontinuous) width in the channel length direction in the middle with respect to the direction 52 toward the substrate along the normal direction of the substrate. ).
  • the portion of the gate electrode that contacts the insulating film is 81, and this portion has a width a.
  • the upper gate electrode 49 and the upper portion 53 of the lower gate electrode protrude from the force portion 81 toward the source and drain regions in the channel length direction and have a width b larger than the width a. have.
  • this portion (the upper gate electrode 49 and the upper portion 53 of the lower gate electrode 42) extends over the entire length in the extending direction of the gate electrode to form a ridge structure.
  • the width in the channel length direction is gradually reduced in the middle of the upper gate electrode 49 in the direction of the arrow 52.
  • the portion of the gate electrode in contact with the insulating film corresponds to 81
  • the upper portion 54 (portion surrounded by a dotted line) of the upper gate electrode 49 has a protrusion having a width b larger than the width a.
  • This part (upper gate electrode The upper part 54) of 49 extends over the entire length in the extending direction of the gate electrode to form a ridge structure.
  • the gate structure may be composed of a plurality of layers whose width in the channel length direction changes stepwise in the normal direction of the substrate.
  • the gate structure may have a portion on the upper surface of the semiconductor layer where the width in the channel length direction gradually decreases toward the semiconductor layer along the normal direction of the upper surface of the semiconductor layer.
  • a gate structure is provided on the upper surface and at least a part of the side surface of the semiconductor layer, and the width force in the channel length direction of the gate structure side of the semiconductor layer along the normal direction of the upper surface and side surface of the semiconductor layer There may be a portion that gradually decreases in size.
  • Figure 22 shows an example of such a FinFET. In this FinFET, the gate structure consists of three layers.
  • the portion 95 of the gate structure on the upper surface 101 of the semiconductor layer 41 is the width force in the channel length direction 97 along the direction 97 facing the semiconductor layer side in the normal direction of the upper surface.
  • the gate structure portion 96 on the side surface 100 of the semiconductor layer 41 has a width in the channel length direction along the direction 98 facing the semiconductor layer side in the normal direction of the side surface, and the layer 104> layer 103> layer 102.
  • width in the channel length direction may occur between different layers or in the same layer.
  • width in the channel length direction of the portion other than the portion in contact with the insulating film of the gate electrode may be gradually increased or decreased toward the semiconductor layer along the normal direction of the upper surface and the side surface.
  • rate of increase or decrease of the width force in the channel length direction is not particularly limited, and is set as appropriate in consideration of the mechanical strength of each layer and the necessary distance between the source Z drain regions. Good luck.
  • FIG. 9 shows another embodiment of the FinFET of the present invention.
  • Fig. 9 (a) is a cross section parallel to the extending direction of the FinFET gate electrode and perpendicular to the substrate (corresponding to Fig. 4 (b)), and
  • Fig. 9 (b) is a cross section parallel to the channel length direction and perpendicular to the substrate.
  • FIGS. 4 to 8 show a tri-gate FinFET in which a channel region is formed on the top and side surfaces of a semiconductor layer. FinFET is shown. To make a double-gate FinFET like this The insulating film formed on the upper surface of the semiconductor layer may be formed thick.
  • an insulating film is formed only between the gate electrode and the upper surface of the semiconductor layer with respect to the upper surface of the FinFET semiconductor layer in FIG. 9, but this insulating film extends to the upper surface of the source Z drain region. It may be extended.
  • the ion implantation of the impurity into the semiconductor layer to be the source / drain region is not obliquely hindered by the insulating film provided on the upper surface of the source Z / drain region (in the direction orthogonal to the channel length direction and the substrate). Impurity ion implantation is preferably performed from a direction oblique to the normal direction.
  • FIG. 10 shows another embodiment of the FinFET of the present invention.
  • Fig. 10 (a) is a cross-section perpendicular to the base (Fig. 4 (b)) parallel to the extending direction of the FinFET gate electrode, and Fig. 10 (b) is parallel to the channel length and perpendicular to the base.
  • a cross section (corresponding to Fig. 4 (c)) is shown.
  • 4 to 9 show FinFETs formed using an SOI substrate as an example, but FinFETs can also be formed using a bulk substrate as shown in FIG.
  • the semiconductor layer 44 is formed by a part of the semiconductor substrate 46 formed under the interlayer insulating film 54 penetrating the interlayer insulating film 54 and projecting onto the interlayer insulating film 54.
  • the plane of the substrate means “any plane parallel to the substrate”.
  • the FinFET in FIG. 10 corresponds to the interlayer insulating film 54, and the FinFET in FIG. Equivalent to.
  • a portion protruding from the interlayer insulating film 54 functions as a channel region of the transistor.
  • the height of the part that functions as the channel region of this transistor corresponds to the height of the semiconductor layer of the SOI-structure FinFET as shown in Fig. 4.
  • FIG. 11 shows another embodiment of the FinFET of the present invention.
  • Figures 4 to 10 show an example of a FinFET with only one semiconductor layer as an example.
  • a multi-structure FinFET with multiple semiconductor layers can be used!
  • the semiconductor layers are arranged so that their channel length directions are parallel to each other, and ions from an oblique direction 62 (perpendicular to the channel length direction and oblique to the normal direction of the substrate) are arranged.
  • ions from an oblique direction 62 perpendicular to the channel length direction and oblique to the normal direction of the substrate
  • the semiconductor layer 74 provided on both sides of the plurality of semiconductor layers thus provided is provided with a semiconductor layer adjacent only on one side thereof, so that the environment during ion implantation is true. Slightly different from the semiconductor layer 44 in the middle. For this reason, in order to provide a more uniform ion implantation environment, the semiconductor layers on both sides of the plurality of semiconductor layers may be dummy semiconductor layers that do not allow channel current to flow. In this case, the semiconductor layer through which the channel current flows is only the semiconductor layer sandwiched between the semiconductor layers on both sides, and the environment of ion implantation into these semiconductor layers can be made the same.
  • one gate electrode is formed across all the semiconductor layers in the direction 93 perpendicular to the channel length direction.
  • the distance between the semiconductor layers is preferably not more than 5 times the width of the portion of the gate electrode in contact with the gate insulating film in the channel length direction. It is highly preferable that it is 3 times or less. By setting the distance between the semiconductor layers in such a range, the channel current can be increased. It is desirable that L is not more than twice the height of the semiconductor layer.
  • the effective channel width compared to the occupied width of the transistor projected on a plane parallel to the substrate (for the tri-gate FinFET, the height of the semiconductor layer) ) X 2+ (width in the direction perpendicular to the channel length direction of the semiconductor layer)) increases, and the driving capability of the transistor per occupied area can be increased.
  • Each semiconductor layer may be connected and shared as shown in Fig. 11 (b), or may be in an independent form as shown in Fig. 11 (. Irrespective of the form of the semiconductor layer, uniform ion implantation can be performed from the normal direction of the substrate or from the oblique direction 62 with respect to the normal direction.
  • FIG. 12 shows another embodiment of the FinFET of the present invention.
  • the gate structure consists of a single gate electrode.
  • Figure 12 shows a cross section parallel to the channel length of the FinFET and perpendicular to the substrate (corresponding to Fig. 4 (c)).
  • the width of the gate electrode in the channel length direction is continuously constant in the direction of the arrow 52 (direction toward the substrate along the normal direction of the substrate). It decreases at a rate (the side of the gate electrode in the cross section of Fig. 12 (a) is tapered).
  • the portion in contact with the insulating film is 81 (thick line portion), and its width is represented by a.
  • the part other than the part in contact with the insulating film of the gate electrode Compared with the portion 81, all protrude toward the source and drain regions (both sides) in the channel length direction 48 and have a width larger than the width a.
  • all the portions other than the portion in contact with the insulating film of the gate electrode constitute a protruding portion.
  • the projecting portion extends over the entire length in the direction in which the gate electrode extends, and a portion other than the gate electrode portion 81 forms a saddle structure.
  • the width of the top surface of the gate electrode in the channel length direction can be maximized, so that the gate contact can be easily obtained.
  • the rate of change is not constant (Fig. 12 (b ) Is characterized in that the side surface of the gate electrode is curved in the cross-section).
  • the portion 56 protrudes on both sides in the channel length direction 48 and has a larger width than the width a of the portion in contact with the insulating film of the gate electrode. Has a protrusion.
  • the projecting portion extends over the entire length in the extending direction of the gate electrode, and the portion 56 forms a saddle structure.
  • the gate structure of the FinFET of the present invention should have at least a part of the ridge structure.
  • the normal structure of the upper surface of the gate structure is sufficient.
  • the width in the channel length direction may be continuously changed by applying force to the semiconductor side in the normal direction of the side surface.
  • the side surface of the gate structure changes smoothly in the cross section of the gate structure (cross section parallel to the channel length direction and perpendicular to the base). In the manufacturing process of the semiconductor device including, the gate structure is not easily damaged.
  • the gate structure is made of a single material! /, But it is made of multiple layers of different materials! /, May be!
  • FIG. 13 shows another embodiment of the FinFET of the present invention.
  • Fig. 13 shows a cross section parallel to the channel length direction of the FinFET and perpendicular to the substrate (corresponding to Fig. 4 (c)).
  • This semiconductor device is composed of two FinFETs, FinFET 57 and FinFET 58, and the gate structure of each FinFET 57, 58 also has a two-layer gate electrode force of a lower layer gate electrode 42 and an upper layer gate electrode 49.
  • the portion of the gate electrode in contact with the insulating film is 81 (thick line portion), and a saddle structure is formed at the boundary between the upper gate electrode 49 and the lower gate electrode 42.
  • the difference b′—a between the largest channel length width b ′ of the projecting portion of FinFET 57 and the width a of portion 81 in the channel length direction is smaller than the difference b—a of the width of FinFET 58.
  • FinFET 58 is a p-type FinFET and FinFET 57 is an n-type FinF ET, so that a of FinFETs 57 and 58 is the same and b> b '.
  • the distance between the source Z and drain regions can be set to the same level as FinFET57. As a result, the characteristics of the entire semiconductor device in which these FinFETs are mounted together can be optimized.
  • the FinFET 58 is an n-type FinFET having a high threshold voltage (V).
  • a sealed semiconductor device can be obtained.
  • GIDL Gate Induced Drain Leakage
  • GIDL For nFET, due to its device characteristics, GIDL must be reduced even if I is reduced.
  • n-type FinFET on th that has a low threshold voltage (V) that is preferred to increase I even if GIDL is increased.
  • the overlap part between the gate insulating film and the drain region is large, which is preferable.
  • an n-type FinFET having a high threshold voltage (V) and a low threshold voltage (V)
  • the overlap portion can be increased to a higher I.
  • the threshold voltage (V) is typically 0.1 to 0.6 V, and a plurality of threshold values are set.
  • the relative difference of the threshold is usually about 0.4 or more.
  • a sealed semiconductor device can be obtained.
  • the present embodiment is characterized in that the protrusion width (ba) of the ridge structure differs between the two transistors, and the channel of the upper gate electrode is within a range satisfying such a relationship.
  • the width in the long direction and the width in the channel length direction of the lower gate electrode can be appropriately selected. That is, in FIG. 13, the force showing two FinFETs that differ only in the width of the upper gate electrode in the channel length direction and the width of the lower gate electrode in the channel length direction (that is, the channel length) ) May be different FinFETs. It is also possible to use a FinFET that differs only in the width of the lower gate electrode in the channel length direction (ie, the channel length)!
  • FIG. 20 shows another embodiment of the FinFET of the present invention.
  • Figure 20 shows a cross-section parallel to the direction of extension of the FinFET gate electrode and perpendicular to the substrate (corresponding to the sectional view of Fig. 4 (b)).
  • This FinFET is a double gate type FinFET in which the channel region is opened only on the side surface where the insulating film on the upper surface of the semiconductor layer 44 is thick.
  • side gate electrodes 65 are formed on both side surfaces of the insulating film 43, and the semiconductor layer 4 extends from one side gate electrode 65 to the upper surface 85 of the insulating film 43 to the other side gate electrode 65.
  • An upper gate electrode 90 is formed so as to straddle 4. That is, the side gate electrode 65 is in contact with the side surface 82 of the insulating film of the gate electrode, and the upper gate electrode 90 is in contact with the upper surface 85 of the insulating film.
  • the side gate electrode 65 corresponds to the lower gate electrode in FIG.
  • the width of the side gate electrode 65 (that is, the lower gate electrode) in the channel length direction is formed to be smaller than the width of the upper gate electrode 90 in the channel length direction.
  • a structure is formed (dotted line portion 96 in FIG. 20 has a protruding portion to form a saddle structure).
  • the upper gate electrode with a wide width is supported by the lower gate electrode with a narrow width, whereas in the FinFET of Fig. 20, the wide upper gate electrode is directly connected to the substrate. Is in contact with the insulating film 45. For this reason, the mechanical strength of the gate electrode can be kept high even if the width of the side gate electrode (lower gate electrode) is reduced.
  • the mechanical strength of the gate electrode can be kept high only by providing a portion in the upper gate electrode 90 that is at least in contact with the side gate electrode 65 and has a larger width in the channel length direction than the side gate electrode 65. it can.
  • the FinFET manufacturing method of the present invention is characterized in that it has a processing step for forming a ridge structure in a gate structure as compared with a conventional manufacturing method.
  • a processing step for forming a ridge structure in a gate structure as compared with a conventional manufacturing method.
  • a resist pattern is provided by a lithographic process, and using this as a mask, the SiN film is patterned by an etching process such as RIE. Then I removed the resist
  • the etching rate for silicon is comparable to the Si N film.
  • the Si N film is removed using, for example, hot phosphoric acid. As a result, the semiconductor layer 44
  • FIG. 14 (a) is a diagram showing this state.
  • a gate insulating film 43 is formed on the exposed Si surface.
  • a preferable example of forming the gate insulating film 43 is to oxidize the exposed Si surface by about 2.5 nm using a radical acid method at about 700 ° C., for example. This radical oxidation method can produce the gate insulating film 43 with less unevenness, which hardly depends on the surface direction of the semiconductor layer.
  • the gate insulating film 43 is not limited to the SiO film formed by using the radical oxidation method.
  • the SiON film can be formed, for example, by forming a normal thermal oxide film using a thermal oxidation method, and further nitriding the surface with a gas containing nitrogen. At this time, in the case of a double gate type FinFET, the above Si N film is removed.
  • Fig. 14 (b) is a diagram showing this state.
  • FIG. 14 (b) shows an example in which two layers of gate electrode materials, a lower layer gate electrode material 86 and an upper layer gate electrode material 87, are stacked).
  • the gate structure material a single layer having a single material force may be laminated, or a plurality of layers having different material forces may be laminated.
  • two layers of a lower gate electrode material and a gate cap insulating film material can be stacked.
  • a polysilicon film can be used as the gate structure material, but the material is not limited to this, and a metal film, a stacked gate structure of a metal film and a metal film, or a structure of a polysilicon film and a metal film is used.
  • a stacked gate structure or a stacked gate structure of a polysilicon film and a silicide film can be used.
  • the metal film contains Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu or one or more of these metal elements (Mo, W, Ta, Ti, Hf, Re, Ru And a low-resistance layer including an alloy (containing at least one metal element selected from the group consisting of Al and Cu).
  • Silicide films include Ni-Si compounds, Co-Si compounds, Ti-Si compounds, W-Si compounds, Ta-Si compounds, Pt-Si compounds, or Er-Si compounds.
  • a low-resistance layer containing can be mentioned.
  • a layer containing Si, Ge, SiGe, TiN, TaN, HfN, or WN can be used as the gate structure material.
  • the uppermost layer is a metal layer made of Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu, or an alloy thereof in consideration of gate contact.
  • a low resistance layer such as a layer is preferred.
  • the gate structure material may be formed of a plurality of polysilicon layers having different impurity concentrations. Note that in order to provide such a layer, the conditions for stacking the layers (dopant gas flow rate, substrate bias, temperature, etc.) may be changed.
  • the gate structure material is processed so as to have a ridge structure (step (b)).
  • Various methods can be used as the treatment method. For example, there are (1) a method of etching using an upper gate structure material as a mask, and (2) a method of etching in a step. Hereinafter, these methods will be described.
  • FIG. 14 (c) shows this state (FIG. 14 (c) shows an example in which the gate electrode is composed of two layers and the layer 49 is formed by the anisotropic etching).
  • the layer in contact with the insulating film of the gate structure material (in FIG. 14C)
  • the lower gate electrode material 86) is etched.
  • the etching condition is that the layer in contact with the insulating film is etched not only in the thickness direction (direction in which it is directed toward the substrate along the normal direction of the substrate: the direction of arrow 52) but also in the channel length direction 48. Set to go forward.
  • the layer 42 has a smaller width in the channel length direction than the layer 49 formed by anisotropic etching in the previous step. In this way, a ridge structure is formed (step (e)).
  • Figure 16 (a) shows this state.
  • This etching may be isotropic etching. In the case of isotropic etching, the difference b ⁇ a between the largest channel length b of the protrusion and the width a of the portion in contact with the insulating film of the gate electrode a is easily controlled. Can do.
  • the etching of the lower gate electrode material 86 does not have to be complete isotropic etching, and can be etching with different etching rates in the thickness direction and in the channel length direction. As this etching, for example, etching progresses in the channel length direction at the same time as etching progresses in the thickness direction. This erosion in the channel length direction is due to the chemical reaction between the etchant gas and the gate electrode material.
  • the material type and etching conditions of the gate electrode material (etching method, applied power, substrate bias, gas type used, gas flow rate, etc.) By setting (), the chemical reaction of erosion can be performed at a desired reaction rate.
  • the etching conditions may be changed every time each layer is etched.
  • the gate structure material is laminated by the same method as in the above (1) until the step of FIG. 14 (b). Then, after forming a resist mask on the entire surface, a resist pattern is formed using a lithographic process. Next, all the gate structure material is etched using the masked resist pattern as a mask. At this time, if the material constituting the gate structure is composed of a plurality of layers, how each layer is etched depends on the type of material and the etching conditions.
  • Direction force direction to the substrate side along the normal direction of the substrate direction: direction of arrow 52
  • channel length Must be set to go in direction 48.
  • the etching of the layer in contact with the insulating film is preferably set to be isotropic etching.
  • the width difference b ⁇ a can be easily controlled. Note that etching of the layer in contact with the insulating film may not be complete isotropic etching, and etching with different etching rates in the thickness direction and in the channel length direction may be used.
  • any etching at least one of the layers not in contact with the insulating film of the gate structure material does not progress in the channel length direction, or etching proceeds in the channel length direction even if the etching progresses. It is necessary to set the rate to be lower than the etching rate in the channel length direction of the layer in contact with the insulating film.
  • the layer in contact with the insulating film has a smaller width in the channel length direction than the upper layer, and a ridge structure is formed.
  • Figure 16 (a) shows this state.
  • the etching operation conditions depend on the gate structure material. , Applied power, substrate bias, type of gas used, gas flow rate, etc.) may be set as appropriate. For example, two layers of gate electrode materials are stacked, and among these gate electrode materials, the upper gate electrode has a low reactivity with chlorine radicals, and the lower gate electrode has a high reaction with chlorine radicals. The method of doing is mentioned.
  • an inductively coupled plasma etching apparatus is used, the pressure ImTorr is set to 300 mTorr, the power applied to the induction coil is set to 200 force and 2000 W, and the substrate bias is set to 0 to 100 W.
  • the width force in the channel length direction of the gate structure is continuously reduced at a constant rate by appropriately setting the etching operation conditions (gate The FinFET can be manufactured in such a way that the side surface in the cross section perpendicular to the substrate is parallel to the channel current direction of the structure.
  • Figure 15 shows this situation.
  • This FinFET can be manufactured, for example, using the damascene gate method.
  • a semiconductor layer and an insulating film are formed on the semiconductor layer.
  • a forward taper type saddle is formed in the interlayer insulating film by etching.
  • the gate structure material can be formed in this mold by embedding by dry etching back.
  • the rate at which the width in the channel length direction decreases can be set to a desired rate by adjusting the operating conditions. Considering the distance between the regions, it is preferably 5 to 20 ° with respect to the normal direction of the substrate plane, and more preferably 5 to 10 °.
  • Gate structures having different widths in the channel length direction can be formed continuously or stepwise. Further, the rate of change of the width when changing continuously or stepwise may or may not be constant.
  • FIG. 16 (b) is a diagram showing this state (step (c)).
  • the trapezoidal structure serves as a mask for ion implantation with an oblique force, and the shadowed portion for the semiconductor layer ion implantation: the white portion of the semiconductor layer 44 in FIG. 16 (b) is impure. Things are not ion implanted.
  • uniform impurity ion implantation can be performed to the bottom, and a FinFET having excellent device characteristics and operating characteristics can be obtained.
  • This oblique ion implantation is particularly effective when the height of the semiconductor layer is equal to or longer than the length in the channel length direction of the portion in contact with the insulating film of the semiconductor layer.
  • ion implantation may be performed in the normal direction of the substrate.
  • the trench structure since the trench structure is formed at least on the upper surface of the semiconductor layer, the trench structure also serves as a mask for ion implantation from the normal direction, and impurities are contained in the semiconductor layer below the trench structure. Not injected. As a result, a constant distance can be maintained between the source Z and drain regions. In this case, there is no damage to the substrate caused by the etch-back as in the case of forming the gate sidewall!
  • the conditions for the ion implantation are, for example, when forming an n-type source Z drain region and arsenic ions (As +) with an acceleration voltage of 0.5 to: LOkeV, forming a p-type source / drain region. is the acceleration voltage 0. L ⁇ 2keV boron ions (B +), leaving in it to note human Ri by the 5 X 10 15 cm_ 2 about conditions.
  • the angle of this ion implantation is not particularly limited. However, when other elements are mixedly mounted on the substrate, the angle exceeds 0 ° with respect to the normal direction of the substrate in order to avoid the possibility of ion implantation due to the other elements becoming an obstacle. It is preferably 45 ° or less, more preferably 0 ° to 30 ° or less, and even more preferably 10 ° or more and 30 ° or less.
  • the source Z drain region is activated by performing a heat treatment.
  • the depth of the source Z drain region is controlled by heat treatment conditions after the final ion implantation layer is formed.
  • the gate structure is formed with a saddle structure, so that the distance between the source and drain regions can be kept constant, and a substantial channel length can be ensured (see FIG. 16 (c)).
  • the white area of layer 44 is the channel area).
  • a silicide layer (not shown) may be formed on the surface of the source Z drain region. Examples of silicide layers include TiSi CoSi, PtSi, Pd Si, IrSi, RhSi, and NiSi.
  • SiO is deposited to about 500 nm, for example, using the CVD method.
  • the interlayer insulating film 59 is formed. Thereafter, the interlayer insulating film 59 is flattened using the CMP method.
  • contact holes are formed in the interlayer insulating film 59 using lithography and RIE.
  • a thin TiN (titanium nitride) film ZTi (titanium) film a W (tungsten) film or an A1 (aluminum) film is laminated thereon to fill the contact hole.
  • a contact plug is formed in the contact hole.
  • a wiring layer 60 that is in electrical contact with the contact plug is formed on the interlayer insulating film.
  • the wiring layer is made of a conductive material mainly composed of aluminum, for example.
  • a passivation film (not shown) is deposited on the interlayer insulating film and the wiring layer, thereby completing the FinFET of the present invention.
  • Figure 16 (c) shows this FinFET.
  • a multi-structure FinFET can also be manufactured.
  • a multi-structure FinFET when manufacturing a multi-structure FinFET, when forming a semiconductor layer, a plurality of semiconductor layers are formed so that their channel length directions are parallel to each other, and a gate structure is formed. A single gate electrode may be formed so that the plurality of semiconductor layers are formed in a direction perpendicular to the channel direction. Thereafter, the FinFET can be manufactured using the same method as the above manufacturing method.
  • each semiconductor layer is arranged so that the channel current directions thereof are parallel to each other. Therefore, ion implantation can be performed uniformly in each semiconductor layer by one ion implantation.
  • the FinFET of FIG. 13 can be manufactured.
  • This FinFET has two FinFETs 57 and 58, and has the largest channel length width b of the protrusion of FinFET 57 and the channel length width a of the part in contact with the insulating film of the gate electrode.
  • the difference b′—a is characterized in that it is smaller than the FinFET 58 width difference b—a.
  • Figures 17 to 19 show an example of this FinFET manufacturing method.
  • FIG. 16 (a) shows this state.
  • the mask other than the mask 64 on the semiconductor layer 92 is removed by a lithographic process.
  • further etching is performed on the layer 49 provided on the semiconductor layer 91 so that the width in the channel length direction is smaller than that of the layer 49 on the semiconductor layer 92 (additional lateral etching is performed: etching is performed in the channel length direction). Do).
  • etching is performed in the channel length direction).
  • Figure 17 (b) shows this state.
  • FIG. 18 (a) shows this state.
  • the mask 64 provided on the semiconductor layer 92 is removed, a mask is provided on the entire surface, and then a mask other than the mask 64 on the FinFET 57 is removed by a lithographic process.
  • the semiconductor layer 92 is ion-implanted with impurities in the oblique direction with respect to the normal direction of the substrate, and a source Z drain region is formed to form a FinFET 58 ( Step (g)).
  • the impurity ion implantation in the steps (g) and (h) may be performed in the normal direction of the substrate plane.
  • FIG. 18 (b) shows this state.
  • the interlayer insulating film 59, the contact plug, the wiring 60, etc. are formed by the same method as above (step of FIG. 16 (c)).
  • Manufacture FinFET Figure 19 shows this FinFET.
  • the above manufacturing method can be used to simplify Can be manufactured at once by the method.
  • the mask used at this time is It can also be used as a mask to adjust the width in the channel length direction of the structure so that it differs between n-type FinFETs and p-type FinFETs.
  • the width b-a of the FinFET 57 is made smaller than the width of the FinFET 58 by performing only the etching of the layer 49 without etching the layer 42. It is possible to process the FinFET 58 so that the width of the FinFET 58 is larger than that of the FinFET 57 by performing only the etching of the layer 42 without performing the above etching.
  • the semiconductor device shown in FIG. 13 can be manufactured by another method.
  • two semiconductor layers (first semiconductor layer and second semiconductor layer) on which a gate structure material is laminated in advance are provided, and then the gate structure material is laminated on each semiconductor layer.
  • a mask hereinafter referred to as mask A
  • the gate structure material stacked on the second semiconductor layer is processed to form a cage structure to form a second FinFET.
  • mask A is removed, and a mask (hereinafter referred to as mask B) is provided on the second FinFET.
  • the first FinFET is formed by processing the first semiconductor layer and the gate structure material laminated thereon to form a cage structure.
  • the mask B is removed to obtain the semiconductor device of FIG.
  • the b-a of the first and second FinFETs are made different by changing the processing conditions of the gate structure material laminated on the first semiconductor layer and the second semiconductor layer, respectively. can do.
  • the FinFET 57 when performing ion implantation into the semiconductor layers 91 and 92, by selecting the ion species to be implanted, the FinFET 57 can be an n-type FinFET and the FinFET 58 can be a p-type FinFET. [0148] Further, when ion implantation of impurities into the semiconductor layers 91 and 92 is performed by the same method as described above, the force for changing the amount of impurities implanted into the semiconductor layer serving as the channel region is changed by changing the work function of the gate electrode. , FinFET57 n-type FinF with low threshold voltage (V)
  • FinFET58 is threshold !, the value voltage (V) is high, and it can be an n-type FinFET (
  • the FinFET58 has a low threshold voltage (V).
  • Type FinFET and FinFET57 should be p-type FinFET with high threshold voltage (V)
  • the FinFET of FIG. 20 can also be manufactured.
  • this manufacturing method the same method as described above can be used until the step of forming the semiconductor layer of FIG. 14A and forming the insulating film on the semiconductor layer.
  • the side gate electrode 65 is formed on the side surface of the insulating film by laminating the side gate electrode material and performing etch back.
  • a saddle structure is formed on the upper gate electrode by the manufacturing method (1) or (2).
  • a DaFET gate structure FinFET can also be manufactured.
  • This manufacturing method is an effective manufacturing method for forming a gate electrode made of a material that is difficult to shape such as a metal gate electrode (W, WSi, CoSi, NiSi, TiN, Ti).
  • a dummy gate including a semiconductor layer, an insulating film, a polysilicon film, and a gate cap insulating film (SiO, SiN) is formed by a method similar to the above manufacturing method.
  • An electrode is formed. Thereafter, impurity ion implantation is performed using the dummy gate electrode as a mask to form the source Z drain region and to thermally activate the source Z drain region. next
  • an interlayer insulating film is deposited on the entire surface.
  • the interlayer insulating film can be deposited by CVD or sputtering.
  • the head of the dummy gate electrode is exposed by etching back the interlayer insulating film.
  • the gate cap insulating film at the head of the dummy gate electrode serves as an etch stopper.
  • the gate gap insulating film of the dummy gate electrode is removed.
  • the gate gap insulating film can be removed using hot phosphoric acid (180 ° C.).
  • the polysilicon film is removed.
  • the polysilicon film is dissolved in an alkaline solution such as T MAH (tetraammodium oxide solution). However, it may be removed using a chemical dry etch of CF +0.
  • T MAH tetraammodium oxide solution
  • a gate electrode material is deposited to form a metal gate electrode.
  • the metal gate electrode material is buried in the space from which the dummy gate is removed by dry etch back.

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Abstract

　庇構造を有するゲート電極を形成することにより、ゲートサイドウォールを設けなくてもソース／ドレイン領域間を一定距離に保つことができると共に、イオン注入により半導体内を均一な不純物濃度とする。また、その結果、素子特性及び動作特性に優れたＦｉｎＦＥＴを得ることができる。 　ゲート構造体は、チャネル長方向のソース及びドレイン領域側に突出してゲート電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有する突出部であって、前記突出部が前記半導体層の上面上をゲート電極の延在する方向に延在してなる庇構造を有する電界効果型トランジスタとする。

Description

明 細 書
フィン型電界効果型トランジスタ、半導体装置及びその製造方法 技術分野
[0001] 本発明は、優れた素子特性及び動作特性を有するフィン型の電界効果型トランジ スタ、半導体装置及びその製造方法に関する。
背景技術
[0002] 従来から半導体装置の分野では平面型の電界効果型トランジスタ (以下、平面 MO SFETと記載）が用いられている。この平面 MOSFETでは、ソース Zドレイン領域間 の距離を制御して実質的なチャネル長を確保するために、ゲート電極の側面にゲー トサイドウォールを形成することができる。
[0003] 平面 MOSFETでのゲートサイドウォールの形成方法を図 1 (a)〜（c)に示す。
図 1は平面 MOSFETのチャネル長方向に平行で基体平面に垂直な断面を示したも のである。この方法では、まず半導体基板上に絶縁膜 11及びゲート電極 12を形成し た後、全面にゲートサイドウォール用の絶縁膜 13を積層させる（図 l (a) )。次に、エツ チバックを行って、ゲート電極 12の側面以外の絶縁膜層を除去し、ゲートサイドゥォ ール 14を形成する。更に、このゲート電極 12及びゲートサイドウォール 14をマスクに 用いて不純物のイオン注入を行い（図 1 (b) )、ソース Zドレイン領域 15を形成するも のである（図 1 (c) )。この平面 MOSFETにおいては、ゲートサイドウォールがスぺー サとして働き、ソース Zドレイン領域間を一定間隔の距離とすることができるため、実 質的なチャネル長を確保することができる。
[0004] 一方、近年、微細化に伴!、発生する短チャンネル効果抑制等を目的として、基板 平面から上方に突出した突起半導体層を有し、この突起半導体層の基板平面にほ ぼ垂直な平面 (側面）に主たるチャネル領域を形成する電界効果型トランジスタ（以 下、 FinFETと記載する）が提案されている。特開昭 64— 8670号公報には、突起半 導体層の一部がシリコンウェハ基板の一部である FinFETと、突起半導体層の一部 力 ΟΙ基板の単結晶シリコン層の一部である FinFETが開示されている。前者の構 造を図 2 (a)、後者の構造を図 2 (b)を用いて説明する。 [0005] 図 2 (a)に示す形態では、シリコンウェハ基板 101の一部が半導体層 103となり、ゲ ート電極 105がこの半導体層 103の頂部を超えて両側に延在している。そして、この 半導体層 103において、絶縁膜 104下の部分にチャネル領域が形成される。チヤネ ル領域の幅は突起 103の高さ hの 2倍に相当し、ゲート長はゲート電極 105の幅しに 対応する。また、ゲート電極 105は、この溝内に形成した絶縁膜 102上に、半導体層 103を跨ぐように設けて 、る。
[0006] 図 2 (b)に示す形態では、シリコンウェハ基板 111、絶縁膜 112及びシリコン単結晶 層からなる SOI基板を用意し、そのシリコン単結晶層をパターユングして半導体層 11 3とし、この半導体層 113を跨ぐように、露出した絶縁層 112上にゲート電極 115を設 けている。この半導体層 113において、ゲート電極両側の部分にソース領域及びドレ イン領域が形成され、絶縁膜 114下の部分 (半導体層 113の上面及び側面）にチヤ ネル領域が形成される。チャネル領域の幅は、半導体層 113の高さ aの 2倍とその幅 bとの合計に相当し、ゲート長はゲート電極 115の幅 Lに対応する。
[0007] このように FinFETは、少なくとも突起半導体層の側面両側にチャネル領域が形成 される電界効果型トランジスタであり、一般的に短チャネル効果の抑制に優れるという 特徴を持つ。
発明の開示
[0008] この FinFETにお!/、ても平面 MOSFETと同様の目的で、ゲート電極の側面にゲー トサイドウォールを形成することができる。
[0009] 従来の製造方法によってゲートサイドウォールが形成された FinFETを図 3 (a)〜（ d)に示す。図 3 (a)はこの FinFETの上面図、図 3 (b)は図 3 (a)の FinFETの A— A ' 断面図、図 3 (c)は B— B'断面図、図 3 (d)は C C'断面図を表す。
[0010] このゲートサイドウォールはエッチバックによって形成される。エッチバックとは、凸 構造を有する平面上の全面に膜を積層させた後、異方性エッチングを行うことにより 凸構造の側面にのみ積層した膜を残留させる工程である。
[0011] しかしながら、このエッチバック時の条件によってはゲートサイドウォール近辺の基 板表面に傷が付きやすぐ傷によってトランジスタの洩れ電流が増加するといつた問 題点があった。 [0012] また、 FinFETにおいてはゲート電極だけでなく半導体層も凸構造を構成するため 、上記エッチバックの特性上、半導体層側面にも絶縁膜が残留してしまう。このように 半導体層の側面に絶縁膜が残留すると、後のソース Zドレイン領域形成のための不 純物のイオン注入工程において、不純物の均一なイオン注入を行うことが困難であ つた。これは以下の理由による。 FinFETのソース Zドレイン領域を形成する際には、 半導体層内の不純物濃度を均一にする必要がある。このためイオン注入を、基体の 法線方向に対して斜め方向から行う方法が用いられている。この方法では半導体層 の底部までより均一な不純物のイオン注入をすることができる。特に、この傾向は高さ (図 1 (a)の h、図 1 (b)の aに相当）の高い半導体層を用いた場合に顕著である。
[0013] この際、半導体層の側面に絶縁膜が残留していると特に低エネルギーのイオン注 入が必要な微細トランジスタの形成において、残留絶縁膜を貫通する不純物量が減 つてドーズの損失が生じ、半導体層を必要な不純物濃度とすることが困難となる。ま た、絶縁膜が半導体層の側面上に不均一に残っていると、チャネル幅方向（図 3dに おける上下方向）で不純物のイオン注入量が不均一となってしまう。このような問題点 は不純物の注入方法を変えても同様に起こり、例えば吸着ドーピング (不純物を半導 体表面に付着させた後、表面を絶縁膜でカバーして力 拡散させる方法)やプラズマ ドーピングなどの不純物の注入方向が方向性を持たない、もしくは方向性が弱い方 法、ポケット注入のような基体の法線方向に対して斜め方向力 不純物を注入する方 法を用いても同様の問題が起こって！/、た。
[0014] このような問題点を解消するために例えば、従来の製造方法によってゲートサイドウ オールを形成した後、半導体層側面に残留した膜以外の部分にはマスクを設け、異 方性エッチングにより半導体層側面に残留した膜のみを除去した後、不純物のィォ ン注入をする方法が考えられる。し力しながら、残留絶縁膜はゲートサイドウォールと 連続して存在するため、ゲートサイドウォールにマスクを設けると、このマスクは必然 的にゲートサイドウォールに連通する半導体層の残留絶縁膜の一部を覆ってしまう。 このため、半導体層の側面にのみ存在する絶縁膜を選択的に除去することは困難で めつに。
[0015] また、ゲート電極を半導体層よりも十分高くし、半導体層の側面に残留した絶縁膜 がなくなるまでエッチバックを行う方法も考えられる。この方法では、ゲート電極は半 導体層よりも十分に高いため、半導体層の側面に残留した絶縁膜がなくなるまでエツ チバックを行ってもゲートサイドウォールを残すことが可能である。し力しながら、ゲー ト電極が高くなりすぎエッチング等による加工が困難となる。また、半導体層の高さに 限界が生じたり、残留絶縁膜のエッチバックが基体平面の法線方向の異方性エッチ ングによるため半導体層の下端付近で残留絶縁膜の除去残りが生じる恐れがあるな ど、実用上、多数の問題点があった。この結果、上記の方法では安定した素子特性 及び動作特性を有する FinFETを製造することができな力つた。
[0016] 本発明は上記課題に鑑みてなされたものであり、少なくとも半導体層の上面上をゲ ート電極の延在する方向に延在してなる庇構造を有するゲート構造体を形成すること によって、基板の損傷を防止すると共に、ゲートサイドウォールを設けなくてもソース
Zドレイン領域間を一定距離に保ち、半導体層内を均一な不純物濃度とすることを 目的とする。また、その結果、素子特性及び動作特性に優れた FinFETを得ることを 目的とするものである。
[0017] 上記課題を解決するため、本発明は以下の構成を有することを特徴とする。
1.基体平面から突起した半導体層と、前記半導体層の一方の側面から上面上を通 つて他方の側面まで半導体層を跨ぐように延在して設けられたゲート電極を前記半 導体層側に有するゲート構造体と、前記半導体層とゲート電極との間に設けられた 絶縁膜と、前記半導体層内のゲート電極を挟んだ両側に設けられたソース Zドレイン 領域とを有し、前記半導体層の少なくとも両側面にチャネル領域が形成される電界 効果型トランジスタであって、
前記ゲート構造体は、チャネル長方向のソース及びドレイン領域側に突出してゲー ト電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有する突出部 であって、前記突出部が少なくとも前記半導体層の上面上をゲート電極の延在する 方向に延在してなる庇構造を有することを特徴とする電界効果型トランジスタ。
[0018] 2.前記突出部が前記ゲート電極の延在する方向の全長にわたって延在してなる 庇構造を有することを特徴とする上記 1に記載の電界効果型トランジスタ。
3.前記ゲート構造体は、前記半導体層の上面上において、チャネル長方向の幅が 前記上面の法線方向に沿って半導体層側に段階的に小さくなる部分を有することを 特徴とする上記 1又は 2に記載の電界効果型トランジスタ。
[0019] 4.前記ゲート構造体は更に、前記半導体層の側面上において、チャネル長方向 の幅が前記側面の法線方向に沿って半導体層側に段階的に小さくなる部分を有す ることを特徴とする上記 3に記載の電界効果型トランジスタ。
5.前記ゲート構造体が、互いにチャネル長方向の幅が異なる複数の層からなること を特徴とする上記 1〜4の何れか 1項に記載の電界効果型トランジスタ。
[0020] 6.前記ゲート構造体が、前記半導体層側と反対側の最上層として SiO又は Si—
2
N化合物を含む層を有することを特徴とする上記 5に記載の電界効果型トランジスタ
7.前記ゲート構造体が、 Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu又はこれらの金属 元素を一種以上、含有する合金を含む層を有することを特徴とする上記 1〜6の何れ 力 1項に記載の電界効果型トランジスタ。
[0021] 8.前記ゲート構造体が、 Ni— Siィ匕合物， Co— Siィ匕合物， Ti Si化合物， W— Si 化合物， Ta— Siィ匕合物， Pt— Siィ匕合物又は Er— Siィ匕合物を含む層を有することを 特徴とする上記 1〜7の何れか 1項に記載の電界効果型トランジスタ。
9.前記ゲート構造体が、 Si, Ge又は SiGeを含む層を有することを特徴とする上記 1 〜8の何れか 1項に記載の電界効果型トランジスタ。
[0022] 10.前記ゲート構造体が、 TIN, TaN, HfN又は WNを含む層を有することを特徴 とする上記 1〜9の何れか 1項に記載の電界効果型トランジスタ。
11.前記ゲート構造体は、前記半導体層を跨ぐように延在して設けられた上部ゲート 電極と、前記上部ゲート電極と前記半導体層の両側面上に設けられた前記絶縁膜と の間に形成された側面ゲート電極とからなり、
前記上部ゲート電極は、前記突出部が一方の側面ゲート電極から前記半導体層の 上面上を通って他方の側面ゲート電極まで前記半導体層を跨ぐように延在してなる 庇構造を有することを特徴とする上記 1に記載の電界効果型トランジスタ。
[0023] 12.前記ゲート構造体が、前記半導体層の上面上及び側面上において、チャネル 長方向の幅が前記上面及び側面の法線方向に沿って半導体層側に連続的に小さく なっていることを特徴とする上記 1又は 2に記載の電界効果型トランジスタ。
13.前記突出部の最も大きなチャネル長方向の幅力 前記ゲート電極の絶縁膜に接 する部分のチャネル長方向の幅の 1倍を越え 5倍以下の幅であることを特徴とする上 記 1〜 12の何れか 1項に記載の電界効果型トランジスタ。
[0024] 14.前記突出部の最も大きなチャネル長方向の幅力 前記ゲート電極の絶縁膜に 接する部分のチャネル長方向の幅よりも 6〜60nm大きいことを特徴とする上記 1〜1 3の何れか 1項に記載の電界効果型トランジスタ。
15.互いにチャネル長方向が平行な複数の半導体層と、前記複数の半導体層を跨 つて形成された一つの前記ゲート電極とを有することを特徴とする上記 1〜14の何れ 力 1項に記載の電界効果型トランジスタ。
[0025] 16.上記 1〜15の何れか 1項に記載の第一の電界効果型トランジスタ及び第二の 電界効果型トランジスタを有し、
前記第一の電界効果型トランジスタは、前記第二の電界効果型トランジスタよりも、 前記突出部の最も大きなチャネル長方向の幅 bと前記ゲート電極の絶縁膜に接する 部分のチャネル長方向の幅 aとの差 b— aが大きいことを特徴とする半導体装置。
[0026] 17.前記第一の電界効果型トランジスタが p型の電界効果型トランジスタであり、前 記第二の電界効果型トランジスタが n型の電界効果型トランジスタであることを特徴と する上記 16に記載の半導体装置。
[0027] 18. (a)基体平面から突起した半導体層を形成し、前記半導体層上に絶縁膜を形 成した後、全面にゲート構造体材料を積層させる工程と、
(b)前記ゲート構造体材料に加工処理を行!、、前記半導体層の一方の側面から上 面上を通って他方の側面まで半導体層を跨ぐように延在したゲート電極を前記半導 体層側に有するゲート構造体を形成し、
前記ゲート構造体の形成時に、チャネル長方向のソース及びドレイン領域側に突 出してゲート電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有 する突出部であって、前記突出部が少なくとも前記半導体層の上面上をゲート電極 の延在する方向に延在してなる庇構造を形成する工程と、
(c)前記ゲート構造体をマスクに用いて前記半導体層に不純物をイオン注入し、ソー ス Zドレイン領域を形成する工程と
を有することを特徴とする電界効果型トランジスタの製造方法。
[0028] 19.前記工程 (c)のイオン注入を、前記チャネル長方向と直交し、かつ前記基体の 法線方向に対して斜めの方向から行うことを特徴とする上記 18に記載の電界効果型 トランジスタの製造方法。
20.前記工程 (b)において、
前記突出部が前記ゲート電極の延在する方向の全長にわたって延在する庇構造 を形成することを特徴とする上記 18又は 19に記載の電界効果型トランジスタの製造 方法。
[0029] 21.前記工程 (a)において、前記ゲート構造体材料として複数の層からなるゲート 構造体材料を積層し、
前記工程 (b)が、
(d)前記複数の層のうち前記絶縁膜に接しない層の異方性エッチングを行う工程と
(e)前記異方性エッチングを行つた層をマスクに用いて、前記複数の層のうち前記 絶縁膜に接する層を少なくとも前記基体の法線方向及びチャネル長方向にエツチン グする工程とを有することを特徴とする上記 18〜20の何れか 1項に記載の電界効果 型トランジスタの製造方法。
[0030] 22.前記工程 (a)にお 、て、前記ゲート構造体材料として複数の層からなるゲート 構造体材料を積層し、
前記工程 (b)が、
前記複数の層を少なくとも前記基体の法線方向及びチャネル長方向にエッチング し、前記エッチングは前記複数の層のうち前記絶縁膜に接する層がチャネル長方向 に関して最も高いエッチングレートとなる条件で行われる工程であることを特徴とする 上記 18〜20の何れか 1項に記載の電界効果型トランジスタの製造方法。
[0031] 23.前記エッチングが、等方性エッチングであることを特徴とする上記 22に記載の 電界効果型トランジスタの製造方法。
24.前記複数の層を構成する各層のエッチングレートが、前記基体の法線方向に沿 つて基体側に順に高くなるよう前記等方性エッチングを行うことを特徴とする上記 23 に記載の電界効果型トランジスタの製造方法。
[0032] 25.前記工程 (a)にお!/、て、
前記半導体層側と反対側の最上層が SiO又は Si— N化合物を含む層となるように
2
ゲート構造体材料を積層させることを特徴とする上記 21〜24の何れか 1項に記載の 電界効果型トランジスタの製造方法。
26.前記工程（a)において、
Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu又はこれらの金属元素を一種以上、含有 する合金を含む層を有するゲート構造体材料を積層させることを特徴とする上記 18 〜25の何れか 1項に記載の電界効果型トランジスタの製造方法。
[0033] 27.前記工程 (a)にお!/、て、
Ni— Si化合物， Co— Si化合物， Ti Si化合物， W— Si化合物， Ta— Si化合物， Pt - Siィ匕合物又は Er - Si化合物を含む層を有するゲート構造体材料を積層させる ことを特徴とする上記 18〜26の何れか 1項に記載の電界効果型トランジスタの製造 方法。
[0034] 28.前記工程（a)において、
Si, Ge又は SiGeを含む層を有するゲート構造体材料を積層させることを特徴とす る上記 18〜27の何れか 1項に記載の電界効果型トランジスタの製造方法。
29.前記工程（a)において、
TIN, TaN, HfN又は WNを含む層を有するゲート構造体材料を積層させることを 特徴とする上記 18〜28の何れか 1項に記載の電界効果型トランジスタの製造方法。
[0035] 30.前記工程 (a)において、前記全面にゲート構造体材料を積層させる工程が、 全面に側面ゲート電極材料を積層させてこれをエッチバックし、前記半導体層の両 側面上に形成された絶縁膜上に側面ゲート電極を形成した後、全面に上部ゲート電 極材料を積層させる工程を有し、
前記工程 (b)において、前記上部ゲート電極材料に前記加工処理を行い、前記ゲ ート電極として一方の側面ゲート電極から前記半導体層の上面上を通って他方の側 面ゲート電極まで前記半導体層を跨ぐような突出部を有する上部ゲート電極を形成 することを特徴とする上記 18又は 19に記載の電界効果型トランジスタの製造方法。
[0036] 31.前記工程 (b)にお!/、て、
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接す る部分のチャネル長方向の幅の 1倍を越え 5倍以下の幅となるように形成することを 特徴とする上記 18〜30の何れか 1項に記載の電界効果型トランジスタの製造方法。
[0037] 32.前記工程 (b)にお!/、て、
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接す る部分のチャネル長方向の幅よりも 6〜60nm大きくなるように形成することを特徴と する上記 18〜31の何れか 1項に記載の電界効果型トランジスタの製造方法。
[0038] 33.前記工程 (a)において、互いにチャネル長方向が平行となるように複数の半導 体層を形成し、
前記工程 (b)において、前記複数の半導体層を跨るように一つの前記ゲート電極 を形成することを特徴とする上記 18〜32の何れか 1項に記載の電界効果型トランジ スタの製造方法。
[0039] 34.前記工程 (b)にお 、て、前記半導体層の上面上及び側面上における前記ゲ ート構造体のチャネル長方向の幅が、それぞれ前記上面及び側面の法線方向に沿 つて半導体層側に連続的に減少するようにゲート構造体を形成することを特徴とする 上記 18又は 19に記載の電界効果型トランジスタの製造方法。
[0040] 35.第一及び第二の電界効果型トランジスタを有する半導体装置の製造方法であ つて、
上記 18〜34の何れ力 1項に記載の工程 (a)、（b)により、第一ゲート構造体を備え た第一半導体層及び第二ゲート構造体を備えた第二半導体層を設け、更に
(f)第一ゲート構造体が、第二ゲート構造体よりも、突出部の最も大きなチャネル長 方向の幅 bとゲート電極の絶縁膜に接する部分のチャネル長方向の幅 aとの差 b— a が大きくなるように、第一ゲート構造体及び第二ゲート構造体の少なくとも一方をエツ チングする工程と、
(g)第一ゲート構造体をマスクに用いて第一半導体層に不純物のイオン注入を行 いソース Zドレイン領域を形成することにより第一の電界効果型トランジスタを製造す る工程と、
(h)第二ゲート構造体をマスクに用いて第二半導体層に不純物のイオン注入を行 いソース Zドレイン領域を形成することにより第二の電界効果型トランジスタを製造す る工程と、
を有することを特徴とする半導体装置の製造方法。
[0041] 36.前記工程 (f)が、前記第二ゲート構造体及び第二半導体層上にマスクを設け て、前記第一ゲート構造体に含まれるゲート電極の少なくとも絶縁膜に接する部分を チャネル長方向にエッチングする工程であることを特徴とする上記 35に記載の半導 体装置の製造方法。
[0042] 37.前記工程 (g)にお 、て第一の電界効果型トランジスタとして p型の電界効果型 トランジスタを製造し、
前記工程 (h)にお 、て第二の電界効果型トランジスタとして n型の電界効果型トラン ジスタを製造することを特徴とする上記 35又は 36に記載の半導体装置の製造方法。
[0043] 庇構造を有するゲート構造体を形成することにより、基板の損傷を防止すると共に、 ゲートサイドウォールを設けなくてもソース Zドレイン領域間を一定距離に保ち、半導 体層内を均一な不純物濃度とすることができる。また、その結果、素子特性及び動作 特性に優れた FinFETを得ることができる。
図面の簡単な説明
[0044] [図 1]従来の平面 MOSFETの製造方法を示す図である。
[図 2]従来の FinFETを示す図である。
[図 3]従来の FinFETの製造方法を示す図である。
[図 4]本発明の FinFETを示す図である。
[図 5]本発明の FinFETを示す図である。
[図 6]本発明の FinFETを示す図である。
[図 7]本発明の FinFETを示す図である。
[図 8]本発明の FinFETを示す図である。
[図 9]本発明の FinFETを示す図である。
[図 10]本発明の FinFETを示す図である。 [図 11]本発明の FinFETを示す図である。
[図 12]本発明の FinFETを示す図である。
[図 13]本発明の FinFETを示す図である。
[図 14]本発明の FinFETの製造方法を示す図である。
[図 15]本発明の FinFETの製造方法を示す図である。
[図 16]本発明の FinFETの製造方法を示す図である。
[図 17]本発明の FinFETの製造方法を示す図である。
[図 18]本発明の FinFETの製造方法を示す図である。
[図 19]本発明の FinFETの製造方法を示す図である。
[図 20]本発明の FinFETを示す図である。
[図 21]本発明の FinFETを示す図である。
[図 22]本発明の FinFETを示す図である。
符号の説明
41 ゲートキャップ絶縁膜
42 下層ゲート絶縁膜
43 ゲート絶縁膜
44 半導体層
45 絶縁膜
46 半導体基板
47 ソース Zドレイン領域
48 チャネル長方向
49 上層ゲート電極
52 基体の法線方向に沿って基体に向力う方向
54 層間絶縁膜
57 第一の FinFET
58 第二の FinFET
59 層間絶縁膜
60 配線層 62 イオン注入を行う方向
64 マスク
73 ゲート電極が延在する方向
74 両側の半導体層
76、 77、 78 層
81 ゲート電極の絶縁膜に接する部分
86 下層ゲート電極材料
87 上層ゲート電極材料
88 ゲート電極
90 上部ゲート電極
91、 92 半導体層
発明を実施するための最良の形態
[0046] (本発明の FinFET)
本発明の FinFETは、ゲート構造体の少なくとも一部に庇構造を有する。庇構造は 、チャネル長方向のソース及びドレイン領域側に突出してゲート電極の絶縁膜 (ゲー ト絶縁膜）に接する部分のチャネル長方向の幅よりも大きな幅を有する突出部が、少 なくとも半導体層の上面上をゲート電極の延在する方向に延在してなるものである。 このようにゲート構造体に庇構造を設けることによって、不純物のイオン注入時 (基体 の法線方向力 のイオン注入、チャネル長方向に直交し基体の法線方向に対して斜 め方向からのイオン注入）に突出部下部の半導体層には不純物がイオン注入されな いため、ソース Zドレイン領域間を所望の距離に設定できる。また、ゲートサイドゥォ ールを形成しないため基板の損傷を防止できるとともに半導体層側面に残留膜が生 じない。このため、基体の法線方向に対して斜め方向から不純物のイオン注入を行う 際には半導体層内に均一な不純物のイオン注入が可能となる。その結果、素子特性 及び動作特性に優れた FinFETとすることができる。
[0047] なお、本発明の FinFETのゲート構造体は、半導体層の一方の側面から上面上を 通って他方の側面まで半導体層を跨ぐように延在して設けられたゲート電極を有する 。ゲート構造体は、このゲート電極力もなるか又は、ゲート電極の少なくとも一部の上 に更にゲートキャップ絶縁膜を有するものである。すなわち、ゲート構造体はゲート電 極のみ力も構成されていても、ゲート電極とゲートギャップ絶縁膜から構成されていて も良い。ただし、ゲート電極はゲート絶縁膜に接するように、ゲート構造体中の半導体 層側に設けられている。
[0048] 庇構造は、ゲート電極の絶縁膜 (ゲート絶縁膜）に接する部分のチャネル長方向の 幅 a、又はゲート構造体中においてこれと同等の幅 aを有する部分と、幅 aよりも大きな 幅を有する部分との境界に形成される部分のことである。すなわち、庇構造は、ゲー ト電極中に存在する力もしくはゲートキャップ絶縁膜中、又はこの両者の境界に存在 していれば良い。
本発明の FinFETの具体的寸法としては、例えば次の範囲で適宜設定することがで きる。
[0049] 半導体層のチャネル長方向と直交する方向の幅： 5〜 1 OOnm、
半導体層のチャネル長方向の幅：ゲート電極の絶縁膜に接する部分のチャネル長 方向の幅の 3〜10倍（トランジスタ一個あたり）
半導体層の高さ： 10〜200nm、
ゲート絶縁膜の厚さ： l〜5nm(SiOの場合）、
2
チャネル領域の不純物濃度： 0〜1 X 1019cm_3、
ソース/ドレイン領域の不純物濃度： 1 X 1019〜1 X 1021cm"3 o
[0050] なお、半導体層の高さは、ベース絶縁膜平面から突出した半導体部分の基板平面 に垂直な方向の長さを指す。また、半導体層は上面、及び両側面を有しており、典型 的には半導体層の形状は略直方体状である。
[0051] 突出部がゲート電極の絶縁膜に接する部分よりもチャネル長方向のソース及びドレ イン領域側に突出した部分の幅は、ソース Zドレイン領域形成のための不純物のィ オン注入時及び熱拡散時にチャネル長方向に不純物が広がる距離の少なくとも 1Z
3倍以上 1倍未満であることが好ま 、。
[0052] また、突出部のチャネル長方向の幅は、ゲート電極の絶縁膜に接する部分の幅より も 6〜60nm大きいことが好ましぐ 10〜40nm大きいことがより好ましぐ 25〜35nm 大きいことが更に好ましい。また、突出部の最も大きなチャネル長方向の幅は、ゲート 電極の絶縁膜に接する部分のチャネル長方向の幅の 5倍以下であることが好ましぐ 2〜4倍であることがより好ましぐ 3〜4倍であることが更に好ましい。
[0053] 突出部の幅を、これらの範囲内とすることによって、不純物のイオン注入時及び熱 拡散時に不純物がチャネル長方向に広がっても、ソース Zドレイン領域間を所望の 適度な間隔とすることができると共に、過剰なオフセットを防ぐことができる。
以下に本発明の FinFETの様々な実施形態を示す。
[0054] (第一実施形態）
本発明の第一の実施形態は、ゲート構造体のチャネル長方向の幅が段階的に異 なる FinFETに関するものである。なお、「チャネル長方向の幅が段階的に異なる」と は、ゲート構造体が 2層以上の層からなり隣接する層間のチャネル長方向の幅が異 なる場合又は、ゲート構造体が 1層のゲート電極力 なりそのチャネル長方向の幅が 断続的 (不連続に）に異なる部分を有することを表す。
[0055] この FinFETのいくつかの例を図 4〜6に示す。図 4 (a)は FinFETの上面図、図 4 ( b)は図 4 (a)の FinFETの A— A '断面図、図 4 (c)は B— B'断面図を示す。図 5 (a) は FinFETの上面図、図 5 (b)は図 5 (a)の FinFETの A— A'断面図、図 5 (c)は B— B'断面図、図 5 (d)は C C'断面図を示す。図 6 (a)は FinFETの上面図、図 6 (b) は図 6 (a)の FinFETの A— A'断面図、図 6 (c)は B— B'断面図を示す。これらの Fi nFETは SOI基板を用いて形成され、半導体層の上面及び側面にチャネル領域が 形成される、トライゲート型の FinFETを示している。
[0056] 図 4は、ゲート構造体がゲートキャップ絶縁膜 41と下層ゲート電極 42の 2層力もなる FinFETを示している。
[0057] この FinFETにおいて、チャネル長方向は矢印 48で表されている。このチャネル長 方向は、ソース Zドレイン領域を結んでチャネル電流が流れる方向であり、基体に平 行な方向である。下層ゲート電極 42は半導体層の一方の側面から半導体層 44の上 面を通って他方の側面まで半導体層を跨るように延在して設けられている。この下層 ゲート電極の延在方向は矢印 73で表され、チャネル長方向に垂直である。
[0058] この FinFETにおいてゲート電極の絶縁膜に接する部分とは、ゲート電極のうち直 接、ゲート絶縁膜に接している部分のことであり図中の 81 (太線で示された部分)で 表される。また、そのチャネル長方向 48の幅は図中に aで示されている。突出部とは 、絶縁膜に接する部分 81と比べてチャネル長方向 48のソース及びドレイン領域側に 向力う方向（チャネル長方向のゲート構造体からソース領域に向力う方向及びゲート 構造体からドレイン領域に向力 方向）に突出し、幅 aよりも大きな幅を有する部分の ことであり、図 4 (c)から本 FinFETではゲートキャップ絶縁膜 41が突出部を有してい ることが分かる。また、本 FinFETでは、この突出部が下層ゲート電極 42の延在する 方向 73の全長にわたって延在するゲートキャップ絶縁膜 41が庇構造を形成する（ゲ ート電極の延在方向 73の全体にわたって庇構造が存在する：下層ゲート電極 42とゲ 一トキヤップ絶縁膜 41の境界に庇構造が形成されている)。
なお、この幅 bはゲート電極の延在方向 73に沿って一定であっても、変化しても良い
[0059] 下層ゲート電極としては、 Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu又はこれらの金 属元素の一種以上を含有する（Mo, W, Ta, Ti, Hf, Re, Ru, Al及び Cuからなる 群から選択された少なくとも一種の金属元素を含有する)合金を含む低抵抗層や、 N i Si化合物， Co— Si化合物， Ti Si化合物， W— Si化合物， Ta— Si化合物， Pt — Siィ匕合物又は Er— Siィ匕合物を含む低抵抗層（シリサイド層）、 Si, Ge, SiGe, Ti N, TaN, HfN又は WNを含む層などとすることができる。また、ゲートキャップ絶縁 膜を構成する材料としては、 SiO Si— N
2又は 化合物（Si N
3 4等）を用いることが好まし い。
[0060] 図 4の FinFETでは、下層ゲート電極はゲートキャップ絶縁膜よりもそのチャネル長 方向の幅が小さいので、ゲート構造体全体をゲートキャップ絶縁膜と同じチャネル長 方向の幅とした場合に比べてゲート構造体全体の寄生容量を下げることができる。
[0061] 図 5の FinFETは、ゲート構造体が 2層のゲート電極からなる点で図 4の FinFETと 異なる。この FinFETにおいてチャネル長方向は矢印 48で表され、ゲート電極の延 在方向は矢印 73で表されている。
[0062] 下層ゲート電極 42及び上層ゲート電極 49としては、 Mo, W, Ta, Ti, Hf, Re, Ru , Al, Cu又はこれらの金属元素の一種以上を含有する（Mo, W, Ta, Ti, Hf, Re, Ru, Al及び Cuからなる群から選択された少なくとも一種の金属元素を含有する）合 金を含む低抵抗層とすることができる。また、 Ni— Siィ匕合物， Co— Siィ匕合物， Ti— S i化合物， W— Si化合物， Ta— Si化合物， Pt— Siィ匕合物又は Er— Siィ匕合物を含む 低抵抗層（シリサイド層）、 Si, Ge, SiGe, TiN, TaN, HfN又は WNを含む層などと すること力 Sできる。シリサイド層には ί列えば、 NiSi、 CoSi、 TiSi、 WSi、 TaSi、 Pt
2 2 2 2
Si, ErSiなどを用いることができる。ニッケルシリサイド (Ni— Si化合物）としてはこの
2
他に NiSi、 Ni Si又はこれらの中間組成のものを用いることもできる。また、下層ゲー
2 3
ト電極は上層ゲート電極と異なる材料カゝら構成されている。
[0063] この FinFETにおいては、ゲート電極のうち絶縁膜 43に接する部分は 81 (太線で 示された部分)であり、そのチャネル長方向 48の幅が aで示されている。また、突出部 は、絶縁膜に接する部分 81と比べてチャネル長方向 48のソース及びドレイン領域側 に突出して絶縁膜に接する部分 81の幅 aよりも大きな幅 bを有する部分であり、図 5 ( c)から本 FinFETでは上層ゲート電極 49が突出部を有していることが分かる。また、 本 FinFETでは、この突出部がゲート電極の延在する方向 73の全長にわたって延在 する上層ゲート電極 49が庇構造を形成する（上層ゲート電極 49と下層ゲート電極 42 の境界に庇構造が形成されて ヽる)。
[0064] この FinFETでは、上層ゲート電極はチャネル長方向の幅が大きいため、ゲートコ ンタ外を容易にできると共に装置設計の自由度を大きくすることができる。下層ゲー ト電極は上層ゲート電極よりもそのチャネル長方向の幅力極小さいので、ゲート電極全 体を上層ゲート電極と同じチャネル長方向の幅とした場合に比べてゲート電極全体 の寄生容量を下げることができる。また、上層ゲート電極 49と下層ゲート電極 42に金 属など導電性の高い材料を用いることによって、上層ゲート電極 49と下層ゲート電極 42のチャネル長方向の幅を同一とした場合と比べて、ゲート電極の絶縁膜に接する 部分のチャネル長方向の幅を一定に保ったままゲート電極の低抵抗ィ匕を図ることが できる。
[0065] 図 6の FinFETはゲート構造体が 1層のゲート電極からなる点で図 4及び 5の FinF ETと異なるが、図 4及び 5と同様の基準に従って、ゲート電極の絶縁膜に接する部分 、突出部及び庇構造を判断することができる。すなわち、ゲート電極の絶縁膜に接す る部分は図中の 81 (太線の部分)であり、そのチャネル長方向 48の幅は aで示されて いる。また、ゲート構造体は、絶縁膜に接する部分 81と比べてチャネル長方向 48の ソース及びドレイン領域側に突出し、絶縁膜に接する部分 81の幅 aよりも大きな幅 bを 有する突出部を有する。図 6 (c)力ゝら本 FinFETでは部分 50 (点線で囲まれた部分） が突出部を有することが分かる。また、この突出部は図 6 (b)で示されるようにゲート 電極の延在方向 73の全長にわたつて延在しており、部分 50下部に庇構造が形成さ れる。このようにゲート構造体を一層から構成することによって、複数の層の間に寄生 容量と寄生抵抗が生じて、トランジスタ性能が劣化するのを防止することができる。
[0066] 上記図 4〜6で示されるように、突出部はそのチャネル長方向 48の幅力 ゲート電 極の絶縁膜に接する部分の幅 aよりも大きくなつて 、る。これらの断面図で表されるよ うに、この突出部のチャネル長方向のソース及びドレイン領域側の両端は、ゲート電 極の絶縁膜に接する部分のチャネル長方向の両端よりも、よりソース及びドレイン領 域側（両側)まで突出している必要がある。この突出部が、絶縁膜に接している部分よ りも両側へ突出する割合につ ヽては、ソース領域側とドレイン領域側への突出割合 が同じであっても異なっていても良い。し力し、不純物のイオン注入を行う際に、ソー ス領域とドレイン領域を形成する半導体層を同じ注入環境とするため、両側への突出 割合は同じであることが好ましい。
[0067] また、図 4〜6の FinFETの庇構造は、突出部がゲート電極の延在する方向 73の全 長にわたって延在している。このため、基体の法線方向のみならず基体の法線方向 に対して斜め方向から不純物のイオン注入を行う際にも実用上、完全に庇構造下部 の半導体層への不純物のイオン注入を防ぐことができる。
[0068] なお、本発明の FinFETはゲート電極の延在方向の全長にわたって突出部が延在 している必要はなぐ少なくとも突出部が半導体層の上面上をゲート電極の延在する 方向に延在してなる庇構造が存在していれば良い。図 21 (a) (図 4 (b)の断面図に相 当する）及び (b) (図 5 (b)の断面図に相当する）で表されるように、図 21 (a)、 （b)に おいて半導体層の上面は 97 (太線部分）に該当し、少なくともこの部分上に庇構造 があれば良い。また、「半導体層の上面上をゲート電極の延在する方向」とは、ゲート 電極の延在する方向 73のうち半導体層の上面上の部分を表し、図中では矢印 98の 方向で表される。 [0069] 庇構造が半導体層の上面上にのみ存在する場合、基体の法線方向力 のイオン 注入に対して庇構造下部の半導体層へのイオン注入を防ぐことができる。また、突出 部が半導体層の上面上力 ゲート電極の延在方向の両側に向かって更に延在する ことにより、基体の法線方向に対して斜め方向力 のイオン注入に対して庇構造下部 の半導体層へのイオン注入を防止することができる。なお、この突出部が半導体層の 上面上力もゲート電極の延在方向の両側に向力つて延在する程度は斜めイオン注 入を行う角度によって適宜、設定すれば良い。
[0070] ゲート構造体はポリシリコン膜からなっていても良ぐ不純物濃度が異なる複数のポ リシリコン膜からなっていても良い。このようにゲート構造体材料力 不純物濃度の異 なる複数のポリシリコン膜からなることによって、不純物の濃度差によるエッチングレ 一トの差を利用して庇構造を有する FinFETを容易に製造することが可能となる。ゲ ート電極の空乏化を防ぐためポリシリコン膜は、下層の膜ほど不純物濃度を高くする のが良い。
[0071] このように本発明の FinFETのゲート構造体は、図 4及び 5のように 2層力もなつて いても、図 6のように 1層からなっていても良い。また、ゲート構造体を構成する層の数 はこれらに限定されるわけではなぐ 3層以上力 なっていても良い。この場合、ゲー ト電極の絶縁膜に接する層以外の少なくとも 1層のチャネル長方向の幅力 絶縁膜 に接する層の幅よりも大きぐ突出部を構成して 、れば良 、。
[0072] 図 7はゲート構造体が 3層力 なる FinFETのチャネル長方向に平行で基体に垂直 な断面を示したものである（図 4 (c)の断面図に相当する）。図 7では、基体の法線方 向に沿って基体側に向力う方向が矢印 52、チャネル長方向は矢印 48で表されてい る。
[0073] 図 7 (a)の FinFETでは、絶縁膜 43に接する部分は 81であり、そのチャネル長方向 48の幅は図中に aで示されている。また、突出部は図 7 (a)では、部分 81と比べてチ ャネル長方向 48のソース及びドレイン領域側に突出し、幅 aよりも大きな幅を有する 層 76と 77が突出部を有している。この FinFETでは、各層のチャネル長方向の幅が 、矢印 52の方向に段階的に減少している（層 76の幅 c >層 77の幅 b >層 78の幅 aと なっている）。このように幅が段階的に減少する構成とした場合、最上層 76の幅を最 も大きくすることができ、ゲートコンタクトをより容易にとることができる。また、幅 aとじの 比が大きい場合でも、間に中間の幅 bを有する層 77を設けているので、この層 77に よって層 76を支え、層 76の破損を防止することができる。また、ゲート構造体全体が 幅 cのゲート構造体を設けた場合に比べて寄生抵抗を低減することができる。
[0074] 図 7 (b)は図 7 (a)と同様、ゲート構造体が 3層力もなる FinFETを示したものである 1S 各層のチャネル長方向の幅の関係は、層 77の幅 b>層 78の幅 a>層 76の幅 cと なっている点が異なる。この中で層 77のみが、絶縁膜に接する部分 81よりもチヤネ ル長方向 48のソース及びドレイン領域側に突出し、幅 aよりも大きな幅 bを有しており 、この層 77のみが突出部を有する。
[0075] 更に図 8 (b)、（c)に本発明の FinFETの変形例を示す。図 8はゲート構造体が 2層 のゲート電極からなる FinFETの、チャネル長方向に平行で基体に垂直な断面を示 したものである（図 4 (c)の断面図に相当する）。図 8 (a)は 2層のゲート電極のうち上 層ゲート電極が突出部を有し、庇構造を形成する FinFETを示したものであり、図 5 の FinFETに該当するものである。図 8 (b)、（c)の FinFETは、共にゲート電極が 2 層からなっている力 一つの層の途中でチャネル長方向の幅が段階的に変化してい る構造を有して 、る点に特徴がある。
[0076] 図 8 (b)の FinFETでは、下層ゲート電極 42は基体の法線方向に沿って基体側に 向力 方向 52に関して、その途中でチャネル長方向の幅が段階的（不連続的に）に 減少している。この FinFETではゲート電極の絶縁膜に接する部分は 81に当たり、こ の部分は幅 aを有する。また、上層ゲート電極 49と下層ゲート電極の上部 53 (点線で 囲まれた部分）力 部分 81よりもチャネル長方向のソース及びドレイン領域側に突出 し、幅 aよりも大きな幅 bを有する突出部を有している。また、この部分 (上層ゲート電 極 49と下層ゲート電極 42の上部 53)がゲート電極の延在方向の全長にわたって延 在して庇構造を形成する。
[0077] 図 8 (c)の FinFETでは、矢印 52の方向に関して、上層ゲート電極 49の途中でチヤ ネル長方向の幅が段階的に小さくなつている。この FinFETではゲート電極の絶縁 膜に接する部分は 81に該当し、上層ゲート電極 49の上部 54 (点線で囲まれた部分） が幅 aよりも大きな幅 bを有している突出部を有する。また、この部分 (上層ゲート電極 49の上部 54)がゲート電極の延在方向の全長にわたって延在して庇構造を形成す る。
[0078] 以上のように本発明の FinFETは、ゲート構造体が基体の法線方向において、チヤ ネル長方向の幅が段階的に変化する複数の層からなっていても良い。
また、ゲート構造体は、半導体層の上面上において、チャネル長方向の幅が半導体 層の上面の法線方向に沿って半導体層側に段階的に小さくなる部分を有していても 良い。更に、半導体層の上面及び少なくとも一部の側面上にゲート構造体が設けら れ、このゲート構造体のチャネル長方向の幅力 この半導体層の上面及び側面の法 線方向に沿って半導体層側に段階的に小さくなる部分を有していても良い。図 22に このような FinFETの一例を示す。この FinFETでは、ゲート構造体は 3層からなって いる。そして、半導体層 41の上面 101上のゲート構造体の部分 95はその上面の法 線方向の半導体層側に向力う方向 97に沿ってチャネル長方向の幅力 層 104 >層 103 >層 102となっている。また、半導体層 41の側面 100上のゲート構造体の部分 96はその側面の法線方向の半導体層側に向力う方向 98に沿ってチャネル長方向 の幅が、層 104>層 103 >層 102となっている。
[0079] なお、これらのチャネル長方向の幅の段階的な変化は、異なる層の間で起こっても 、同一層の途中で起こっても良い。また、ゲート電極の絶縁膜に接する部分以外の 部分は、そのチャネル長方向の幅が、上面及び側面の法線方向に沿って半導体層 側に段階的に増えても、減っても良い。また、このチャネル長方向の幅力 段階的に 増える割合又は減る割合は特に限定されるわけではなぐ各層の機械的強度及びソ ース Zドレイン領域間の必要な距離等を考慮して適宜、設定すれば良 ヽ。
[0080] (第二実施形態）
図 9に本発明の FinFETの別の実施形態を示す。図 9 (a)は FinFETのゲート電極 の延在方向に平行で基体に垂直な断面（図 4 (b)に相当する）、図 9 (b)はチャネル 長方向に平行で基体に垂直な断面（図 4 (c)に相当する）を示す。図 4〜8では一例 として半導体層の上面及び側面にチャネル領域が形成されるトライゲート型の FinF ETを示したが、図 9では半導体層の側面にのみチャネル領域が形成されるダブルゲ ート型の FinFETを示している。このようにダブルゲート型の FinFETとするためには 、半導体層の上面に形成される絶縁膜の厚さを厚く形成すれば良い。
[0081] なお、図 9の FinFETの半導体層の上面に関しては、ゲート電極と半導体層上面と の間にしか絶縁膜が形成されていないが、この絶縁膜はソース Zドレイン領域の上 面上まで延在していても良い。この場合、ソース/ドレイン領域となる半導体層への 不純物のイオン注入が、ソース Zドレイン領域の上面上に設けられた絶縁膜によって 妨げられないよう、斜め方向（チャネル長方向と直交し、且つ基体の法線方向に対し て斜めの方向）から不純物のイオン注入を行うのが良い。
[0082] 図 10に本発明の FinFETの別の実施形態を示す。図 10 (a)は FinFETのゲート電 極の延在方向に平行で基体に垂直な断面（図 4 (b)に相当する）、図 10 (b)はチヤネ ル長方向に平行で基体に垂直な断面（図 4 (c)に相当する）を示す。図 4〜9では一 例として SOI基板を用いて形成した FinFETを示したが、図 10で示されるようにバル ク基板を用いて FinFETを形成することもできる。この FinFETにおいては、半導体 層 44は層間絶縁膜 54の下部に形成された半導体基板 46からその一部が層間絶縁 膜 54を突き抜けて、層間絶縁膜 54上に突出することによって形成されている。なお、 本発明にお ヽて基体平面とは「基板に平行な任意の面」のことを表し、例えば図 10 の FinFETでは層間絶縁膜 54に相当し、図 4の FinFETでは絶縁膜層 45に相当す る。また、図 10の FinFETにおいては層間絶縁膜 54から突出した部分がトランジスタ のチャネル領域として機能する。このトランジスタのチャネル領域として機能する部分 の高さが、図 4など SOI構造の FinFETの半導体層の高さに相当する。
[0083] 図 11は本発明の FinFETの別の実施形態を示すものである。図 4〜10では一例と して半導体層が 1つしかない FinFETを示した力 図 11 (a)で示されるように半導体 層が複数設けられたマルチ構造の FinFETとしても良!、。この FinFETでは各半導 体層は、そのチャネル長方向が互いに平行となるように配置されており、斜め方向 62 (チャネル長方向に直交し基体の法線方向に対して斜め方向）からのイオン注入時 に、各半導体層はほぼ同じ注入環境にあるため、一回のイオン注入で各半導体層に 均一な不純物のイオン注入を行うことができる。
[0084] また、このように複数設けられた半導体層のうち両側に設けられた半導体層 74はそ の片側にしか隣接する半導体層が設けられていないためイオン注入時の環境が、真 ん中の半導体層 44と若干、異なる。このため、より均一なイオン注入の環境とするた めには、複数設けられた半導体層のうち両側の半導体層をチャネル電流が流れな ヽ ダミーの半導体層としても良い。この場合、チャネル電流が流れる半導体層は両側の 半導体層で挟まれた半導体層のみとなり、これらの半導体層へのイオン注入の環境 を同一にすることができる。
[0085] このマルチ構造の FinFETにおいて、チャネル長方向と垂直な方向 93に全ての半 導体層を跨って一つのゲート電極が形成されて 、る。このマルチ構造の FinFETに おいて、半導体層間の距離 (図 11 (a)の距離 L)は、ゲート電極のゲート絶縁膜に接 する部分のチャネル長方向の幅の 5倍以下であることが好ましぐ 3倍以下であること 力 り好ましい。半導体層間の距離をこのような範囲に設定することによってチャネル 電流を大きくすることができる。また、 Lは半導体層の高さの 2倍以下であることが望ま しい。 Lをこのような範囲に設定することにより基板に平行な面に投影したトランジスタ の占有幅に比べて実質的なチャネル幅（トライゲート型の FinFETにお ヽては（半導 体層の高さ） X 2+ (半導体層のチャネル長方向と直交する方向の幅)）が大きくなり 、占有面積あたりのトランジスタの駆動能力を高めることができる。
[0086] 各半導体層は図 11 (b)で表されるように連通して共通化されていても、図 11 ( で 表されるように個々の独立した形態となって ヽても良 ヽ。半導体層が何れの形態であ つても基体の法線方向又は法線方向に対して斜め方向 62から均一な不純物のィォ ン注入を行うことができる。
[0087] (第三実施形態）
図 12は本発明の FinFETの別の実施形態を示したものである。図 12の FinFETで はゲート構造体が 1層のゲート電極からなっている。図 12は FinFETのチャネル長方 向に平行で、基体に垂直な断面を示している（図 4 (c)に相当する）。
[0088] 図 12 (a)の FinFETでは、ゲート電極のチャネル長方向の幅が矢印 52の方向（基 体の法線方向に沿って基体側に向力う方向）に向かって連続的に一定割合で減少 している（図 12 (a)の断面におけるゲート電極側面がテーパー状となっている）。この ゲート電極において絶縁膜に接する部分は 81 (太線の部分）、その幅は aで表されて いる。また、この FinFETにおいては、ゲート電極の絶縁膜に接する部分以外の部分 は全て部分 81と比べるとチャネル長方向 48のソース及びドレイン領域側（両側）に突 出し、幅 aよりも大きな幅となっている。このため、図 12 (a)の断面ではゲート電極の絶 縁膜に接する部分以外の部分は全て突出部を構成している。また、この突出部はゲ ート電極の延在する方向の全長にわたって延在しており、ゲート電極の部分 81以外 の部分が庇構造を形成する。この FinFETにおいては、ゲート電極の最上面のチヤ ネル長方向の幅を最も大きくできるので、ゲートコンタクトを容易にとることができる。
[0089] 図 12 (b)の FinFETでは、ゲート電極のチャネル長方向の幅が、矢印 52の方向に 向かって連続的に変化している力 その変化する割合が一定ではない（図 12 (b)の 断面においてゲート電極側面が曲面状となっている）点に特徴がある。この FinFET では、 56の部分 (点線で囲まれた部分）がゲート電極の絶縁膜に接する部分の幅 aよ りもチャネル長方向 48の両側に突出して大きな幅となっているため、部分 56が突出 部を有する。また、この突出部はゲート電極の延在する方向の全長にわたって延在し ており部分 56が庇構造を形成する。
[0090] このように本発明の FinFETのゲート構造体としては、少なくともその一部に庇構造 を有していれば良ぐ半導体層の上面上のゲート構造体においてはその上面の法線 方向の半導体側、また半導体層の側面上のゲート構造体にお 、てはその側面の法 線方向の半導体側に向力つてそのチャネル長方向の幅は、連続的に変化しても良 い。チャネル長方向の幅を連続的に変化させることによって、ゲート構造体の断面（ チャネル長方向に平行で基体に垂直な断面）において、ゲート構造体の側面が滑ら かに変化しているため、 FinFETを含む半導体装置の製造工程において、ゲート構 造体が破損しにくい。
[0091] また、その変化する割合は一定 (ゲート構造体のチャネル電流の方向に平行で、基 体に垂直な断面における側面がテーパー状)であっても、一定でなくて (ゲート構造 体のチャネル電流の方向に平行で、基体に垂直な断面における側面が曲面状)も良 い。更に、そのチャネル長方向の幅が、一部で連続的に変化し、残りの部分で段階 的に（不連続に)変化しても良い。また、これらの FinFETにおいてゲート構造体は単 一の材料からなって!/、ても複数の異なる材料の層からなって!/、ても良!、。
[0092] (第四実施形態） 図 13は本発明の FinFETの別の実施形態を示すものである。図 13は FinFETの チャネル長方向に平行で、基体に垂直な断面を示している（図 4 (c)に相当する)。こ の半導体装置は、 FinFET57と FinFET58の 2つの FinFETからなり、各 FinFET5 7、 58のゲート構造体は下層ゲート電極 42と、上層ゲート電極 49の 2層のゲート電極 力もなつている。また、各 FinFET57、 58において、ゲート電極の絶縁膜に接する部 分は 81 (太線の部分)であり上層ゲート電極 49と下層ゲート電極 42の境界に庇構造 を形成する。この半導体装置においては FinFET57の突出部の最も大きなチャネル 長方向の幅 b'と部分 81のチャネル長方向の幅 aとの差 b'— aが、 FinFET58の幅の 差 b— aよりも小さ 、点に特徴がある。
[0093] このように突出部の最も大きなチャネル長方向の幅とゲート電極の絶縁膜に接する 部分のチャネル長方向の幅との差を FinFETの特性に応じて変化させることで、これ らの FinFETを有する半導体装置全体の性能を最適化することができる。
[0094] 例えば、 p型の FinFETは n型の FinFETよりも、ソース Zドレイン領域形成のため の熱処理時に不純物が拡散してソース Zドレイン領域間の間隔が短くなりやすい。こ のため、図 13において FinFET58を p型の FinFETとし、 FinFET57を n型の FinF ETとすることにより、この FinFET57、 58の aは同一で b >b 'となるため、 FinFET58 の突出部の突出幅を大きくし、熱処理時に不純物が拡散しても、 FinFET57と同程 度のソース Zドレイン領域間の間隔とすることができる。その結果、これらの FinFET を混載させた半導体装置全体の特性を最適化することができる。
[0095] また、図 13では FinFET58を高いしきい値電圧（V )を有する n型の FinFETとし、
th
FinFET57を低いしきい値電圧 (V )を有する n型の FinFETとすることにより、最適
th
ィ匕された半導体装置を得ることができる。
[0096] この理由を以下に説明する。高いしきい値電圧 (V )を有する n型の FinFETでは
th
その動作特性上、ドレイン電流リーク（GIDL: Gate Induced Drain Leakage)を低 減させる必要がある。この GIDLは通常、以下のようなメカニズムで発生する。ソース 領域にドレイン電圧が印加された場合、ゲート絶縁膜との界面近傍のドレイン領域と ゲート絶縁膜とのオーバーラップ部分では、チャネル長方向のドレイン電圧と、ゲート 電極からのゲート電界とが重畳される。これにより、キャリアがバンド間トンネルにより 発生し、それ力 Sリークすることにより、 GIDLが発生するものである。この GIDLを抑制 する方法としては、ゲート絶縁膜とドレイン領域とのオーバーラップ部分を小さくして、 チャネル方向のドレイン電圧と、ゲート電極からのゲート電界との重畳部分を小さくす れば良い。なお、このゲート絶縁膜とドレイン領域とのオーバーラップ部分を小さくす ると駆動電流 I も減少する傾向にあるが、高いしきい値電圧 (V )を有する n型の Fi on t
nFETではその装置特性上、 I を減少させることとなっても GIDLを減少させる必要
on
がある。
[0097] 一方、低!、しき!/、値電圧 (V )を有する n型の FinFETでは元々、リーク電流が大き
th
いためその装置特性上、 GIDLを減らしても意味がない。このため、 GIDLを増やして でも I を増加させたほうが好ましぐ低いしきい値電圧 (V )を有する n型の FinFET on th
ではゲート絶縁膜とドレイン領域とのオーバーラップ部分が大き 、方が好まし 、。
[0098] 本発明では、高 、しき 、値電圧 (V )を有する n型の FinFETと低 、しき 、値電圧 (
th
V )を有する n型の FinFETとを混載させた半導体装置にぉ 、て、高 、しき 、値電圧 th
(V )を有する n型の FinFETにおいては突出部のチャネル長方向の突出幅（b— a) th
を大きくするとによってオーバーラップ部分を小さくし、 GIDLを減らすことが可能とな る。また、低 、しき 、値電圧 (V )を有する n型の FinFETにお!/、てはこの突出幅（b th
a)を小さくすることによって、オーバーラップ部分を大きくし高い I とすることができ
on
る。なお、しきい値電圧 (V )は典型的には 0. 1〜0. 6Vであり、複数のしきい値を設
th
ける効果を十分得るため、しきい値の相対差は通常 0. IV程度以上とする。
[0099] また、この関係は p型の FinFETを 2つ混載させた半導体装置においては逆転する 。すなわち、低 、しき 、値電圧 (V )を有する p型の FinFETにお!/、て、高!、しき!/、値
th
mf± (V )を有する p型の FinFETよりも突出幅 (b— a)を大きくすることにより、最適 th
ィ匕された半導体装置とすることができる。
[0100] なお、本実施形態では庇構造の突出幅 (b— a)が 2つのトランジスタの間で異なるこ とに特徴があり、このような関係を満たす範囲内であれば上層ゲート電極のチャネル 長方向の幅と下層ゲート電極のチャネル長方向の幅は適宜選択することができる。 すなわち、図 13では上層ゲート電極のチャネル長方向の幅のみが異なる 2つの Fin FETを示した力 さらに下層ゲート電極のチャネル長方向の幅（すなわちチャネル長 )が異なる FinFETとしても良い。また、下層ゲート電極のチャネル長方向の幅（すな わちチャネル長）のみが異なる FinFETとしても良!、。
[0101] 図 20は本発明の FinFETの別の実施形態を示すものである。図 20は FinFETの ゲート電極の延在方向に平行で基体に垂直な断面を示したものである（図 4 (b)の断 面図に相当する）。この FinFETは、半導体層 44上面の絶縁膜が厚ぐその側面に のみチャネル領域が开成される、ダブルゲート型の FinFETである。この FinFETに おいては、絶縁膜 43の両側面上に側面ゲート電極 65が形成され、一方の側面ゲー ト電極 65から絶縁膜 43の上面 85に接して他方の側面ゲート電極 65まで半導体層 4 4を跨るように上部ゲート電極 90が形成されている。すなわち、ゲート電極の絶縁膜 の側面 82には側面ゲート電極 65が接しており、絶縁膜の上面 85には上部ゲート電 極 90が接している。
[0102] この FinFETにおいて側面ゲート電極 65が図 9における下層ゲート電極に相当す る。側面ゲート電極 65 (すなわち下層ゲート電極）のチャネル長方向の幅は、上層ゲ ート電極 90のチャネル長方向の幅よりも小さく形成され、このチャネル長方向の幅の 差によって両者の境界に庇構造が形成されている（図 20中の点線部分 96が突出部 を有し、庇構造を形成する）。図 9の FinFETにおいては、幅が広い上層ゲート電極 力 幅が狭い下層ゲート電極によって支えられているのに対して、図 20の FinFETに おいては、幅が広い上層ゲート電極が直接、基体となる絶縁膜 45に接触している。こ のため、側面ゲート電極（下層ゲート電極)の幅を小さくしてもゲート電極の機械強度 を高く保つことができる。
[0103] なお、上層ゲート電極 90中には少なくとも側面ゲート電極 65に接し、かつ側面ゲー ト電極 65よりもチャネル長方向の幅が大きな部分を設けるだけでゲート電極の機械 強度を高く保つことができる。
[0104] (FinFETの製造方法）
本発明の FinFETの製造方法は、従来の製造方法と比べてゲート構造体に庇構造 を形成するための加工処理工程を有する点に特徴がある。以下、本発明の FinFET の製造方法について詳細に説明する。
[0105] まず、貝占り合わせ又は SIMOXによってシリコン基板 46上に厚さ lOOnmの SiOより なる埋め込み絶縁層 45を有し、その上部に厚さ 120nmの単結晶シリコンの半導体 層を有する SOI (シリコン'オン'インシユレータ)基板を用意する。次に半導体の上面 上に CVD法により厚さ 50nmの Si N膜を設ける。
3 4
[0106] 次にリソグラフイエ程により、レジストパターンを設け、これをマスクとして、 RIE等の エッチング工程により Si N膜をパターユングする。引き続いてレジストを除去したの
3 4
ち、残った Si N膜をマスクとして、シリコンに対するエッチング速度が Si N膜に対
3 4 3 4 するエッチング速度より速 、選択的な RIE (リアクティブイオンエッチング、反応性ィォ ンエッチング)を行い、半導体をパター-ングする。このようにして、基体平面 (絶縁膜 )から上方に突出し、その上に Si N膜が積層された半導体層 44を形成する。
3 4
[0107] 次に、 Si N膜を、例えばホット燐酸等を用いて除去する。これにより、半導体層 44
3 4
の側面、およびその上面力も Siを露出させる。図 14 (a)はこの状態を示す図である。
[0108] 次いで、露出した Siの表面上に、ゲート絶縁膜 43を形成する。ゲート絶縁膜 43の 好ましい形成例は、露出した Siの表面を、例えば 700°C程度のラジカル酸ィ匕法を用 いて、約 2. 5nm程度酸ィ匕することである。このラジカル酸ィ匕法は、半導体層の面方 位に依存し難ぐ凸凹が少ないゲート絶縁膜 43を製造できる。
[0109] ゲート絶縁膜 43としては、ラジカル酸ィ匕法を用いて形成した SiO膜に限られるわけ
2
ではなぐ SiON膜を用いることもできる。 SiON膜は、例えば熱酸ィ匕法を用いて通常 の熱酸化膜を形成し、さらにその表面を、窒素を含むガスで窒化することで形成する ことができる。この際、ダブルゲート型の FinFETとする場合には、上記 Si N膜の除
3 4 去を行わず、半導体層上面に Si N膜が積層された状態で半導体層側面の酸化を
3 4
行えば良い。なお、ダブルゲート型の FinFETとする場合には、誘電率が低いことか ら半導体層上面に Si N膜の代わりに SiO膜を積層することが好ましい。
3 4 2
[0110] 次に、全面にゲート構造体材料を積層させる。図 14 (b)はこの状態を示す図である
(工程 (a)：図 14 (b)では下層ゲート電極材料 86と上層ゲート電極材料 87の 2層のゲ ート電極材料が積層された例を示して ヽる)。ゲート構造体材料としては単一の材料 力もなる一層を積層させても、異なる材料力もなる複数の層を積層させても良い。典 型的には、下層ゲート電極材料とゲートキャップ絶縁膜材料の 2層を積層させること ができる。 [0111] また、ゲート構造体材料としてはポリシリコン膜を用いることができるが、これに限ら れず、メタル膜、あるいはメタル膜とメタル膜との積層ゲート構造、あるいはポリシリコ ン膜とメタル膜との積層ゲート構造、あるいはポリシリコン膜とシリサイド膜との積層ゲ ート構造を用いることが可能である。
[0112] メタル膜としては、 Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu又はこれらの金属元素の 一種以上を含有する（Mo, W, Ta, Ti, Hf, Re, Ru, Al及び Cuからなる群から選 択された少なくとも一種の金属元素を含有する)合金を含む低抵抗層を挙げることが できる。シリサイド膜としては Ni— Si化合物， Co— Si化合物， Ti— Siィ匕合物， W— Si 化合物， Ta— Siィ匕合物， Pt— Siィ匕合物又は Er— Siィ匕合物を含む低抵抗層を挙げ ることができる。その他、ゲート構造体材料としては Si, Ge, SiGe, TiN, TaN, HfN 又は WNを含む層などを用いることができる。これらの層は単独で又は複数の層を積 層させても良い。ゲート構造体材料として複数の層を積層させる場合、最上層はゲー トコンタクトを考慮して Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu又はこれらの合金から なる金属層ゃシリサイド層などの低抵抗層であることが好ましい。
[0113] また、ゲート構造体材料は不純物濃度の異なる複数のポリシリコン層から形成して も良い。なお、このような層を設けるためには、各層の積層を行う際の条件（ドーパント ガスの流量、基板バイアス、温度等）を変えれば良い。
[0114] 次 、で、庇構造を有するようにゲート構造体材料の加工処理を行う（工程 (b) )。加 ェ処理法としては様々な方法を用いることができる。例えば、（1)上層のゲート構造 体材料をマスクに用いてエッチングをする方法、（2)—段階でエッチングをする方法 、などがある。以下、これらの方法について説明する。
[0115] (1)上層のゲート構造体材料をマスクに用いてエッチングをする方法
上記の方法によって、ゲート構造体材料として複数の層を積層させた後、全面にレ ジストマスクを形成する。この後、リソグラフイエ程を用いてレジストパターンを形成す る。次に、このレジストパターンをマスクに用いて、ゲート構造体材料の絶縁膜に接す る層以外の層に異方性エッチングを行った後、マスクを取り除く（工程 (d) )。図 14 (c )はこの状態を示す図である（図 14 (c)はゲート電極が 2層からなり、上記異方性エツ チングにより層 49が形成された例を示して 、る）。 [0116] 次に、先の工程で異方性エッチングされた層（図 14 (c)では層 49)をマスクに用い て、ゲート構造体材料の絶縁膜に接する層（図 14 (c)では下層ゲート電極材料 86) のエッチングを行う。この時、エッチング条件は、絶縁膜に接する層が厚さ方向（基体 の法線方向に沿って基体側に向力う方向：矢印 52の方向）だけでなくそのチャネル 長方向 48にもエッチングが進むように設定する。このエッチングにより層 42は先のェ 程で異方性エッチングにより形成した層 49よりも、そのチャネル長方向の幅が小さく なる。このようにして、庇構造が形成される（工程 (e) )。図 16 (a)はこの状態を示す図 である。このエッチングは等方性エッチングとしても良い。等方性エッチングとした場 合には、突出部の最も大きなチャネル長方向の幅 bとゲート電極の絶縁膜に接する 部分のチャネル長方向の幅 aとの差 b— aを容易に制御することができる。
[0117] なお、下層ゲート電極材料 86のエッチングは完全な等方性エッチングでなくても良 ぐ厚さ方向とチャネル長方向のエッチングレートが異なるエッチングとすることができ る。このエッチングとしては例えば、厚さ方向にエッチングが進むと同時にチャネル長 方向にも侵食が進むものを挙げることができる。このチャネル長方向の侵食はエッチ ヤントガスとゲート電極材料との化学反応によるものであり、ゲート電極材料の材料種 とエッチング条件 (エッチング方式、印加パワー，基板バイアス、使用するガス種、ガ ス流量等)を設定することにより、所望の反応速度で侵食の化学反応を行わせること ができる。
[0118] また、ゲート構造体材料が複数の層からなる場合、各層のエッチングを行うごとにェ ツチングの条件を変えてエッチングを行っても良 、。
[0119] (2)—段階でエッチングをする方法
この方法ではまず、図 14 (b)の工程までは上記（1)と同様の方法によって、ゲート 構造体材料を積層させる。この後、全面にレジストマスクを形成した後、リソグラフイエ 程を用いてレジストパターンを形成する。次に、カゝかるレジストパターンをマスクに用 いて、全てのゲート構造体材料のエッチングを行う。この時、ゲート構造体を構成する 材料が複数の層からなる場合、各層がどのようにエッチングされるかは材料の種類及 びエッチング条件による力 絶縁膜に接する層のエッチングは少なくともその厚さ方 向（基体の法線方向に沿って基体側に向力 方向：矢印 52の方向）及びチャネル長 方向 48に進むように設定する必要がある。この絶縁膜に接する層のエッチングは等 方性エッチングとなるように設定することが好ま 、。等方性エッチングとすることによ り幅の差 b— aを容易に制御することができる。なお、絶縁膜に接する層のエッチング は完全な等方性エッチングでなくても良ぐ厚さ方向とチャネル長方向のエッチング レートが異なるエッチングとすることもできる。
[0120] ただし、何れのエッチングとなる場合でも、ゲート構造体材料の絶縁膜に接しな ヽ 層のうち少なくとも一層はチャネル長方向にエッチングが進まな 、か、エッチングが 進んでもチャネル長方向のエッチングレートが絶縁膜に接する層のチャネル長方向 のエッチングレートよりも低くなるように設定する必要がある。
[0121] このようにしてエッチングを行うことにより、絶縁膜に接する層はその上部の層よりも チャネル長方向の幅が小さくなり、庇構造が形成される。図 16 (a)はこの状態を示す 図である。
[0122] また、上記のような等方性エッチングや厚さ方向とチャネル長方向のエッチングレ ートが異なるエッチングとするためには、ゲート構造体材料に応じてエッチングの操 作条件 (エッチング方式、印加パワー，基板バイアス、使用するガス種、ガス流量等） を適宜、設定すれば良い。例えば、 2層のゲート電極材料を積層させ、このゲート電 極材料のうち上部ゲート電極に塩素ラジカルと反応性が低 、材料を用い、下部ゲー ト電極に塩素ラジカルとの反応が高い材料を使用する方法が挙げられる。
[0123] この方法としては、上部ゲート電極に W、下部ゲート電極に Siを用いる方法が挙げ られる。 Wは塩ィ匕物を形成しにくいため、下部ゲート電極である Siのみをラジカル反 応でエッチングすることが出来る。 Wの代わりに SiOや SiNなどの絶縁膜でも同様の
2
効果が期待できる。このサイドエッチ形状を形成するには、誘導結合型タイプのブラ ズマエッチング装置を用い、圧力 ImTorrから 300mTorr、誘導コイルに印加するパ ヮーを 200力ら 2000W,基板バイアスを 0から 100Wに設定し、 CI、 BC1などのガス
2 3 を 50から lOOOsccm導入したプラズマを制御して使用するのが好ましい。ただし、同 様の形状が得られれば、誘導結合タイプのプラズマエッチング装置に限らな 、。
[0124] 更に本発明の製造方法では、エッチングの操作条件を適宜、設定することによって ゲート構造体のチャネル長方向の幅力 連続的に一定割合で減少している（ゲート 構造体のチャネル電流の方向に平行で、基体に垂直な断面における側面がテーパ 一状となっている） FinFETを製造することができる。図 15はこの状態を示したもので ある。
[0125] この FinFETは例えば、ダマシンゲート法を用いて製造することができる。この方法 ではまず、半導体層と、半導体層上に絶縁膜を形成する。次に、全面に層間絶縁膜 を堆積させた後、層間絶縁膜内にエッチングにより順テーパ型の铸型を形成する。 次にこの铸型内にゲート構造体材料をドライエッチバックによって埋め込むことによつ て形成することができる。
[0126] 層間絶縁膜をエッチングするには、平行平板タイプのプラズマエッチング装置を用 い、圧力 lOmTorrから 300mTorr、上部電極に印加するパワーを 500から 2000W 、基板バイアスを 100から 1500Wに設定し、 CF CHF
4、 CH F C F
3、 2 2、 4 8、 C F , C
5 8 4
Fなどのフロロカーボンガスをアルゴンで希釈したガスを総量で 100から 2000sccm
6
導入したプラズマを制御して使用するのが好ま 、。テーパー角度を制御するため に酸素を少量カ卩えてもよい。ただし、同様の形状が得られれば、平行平板タイプのプ ラズマエッチング装置に限らな 、。
[0127] 上記のように、チャネル長方向の幅が減少する割合 (テーパーの角度）は操作条件 の調節によって所望の割合に設定することができるが、庇構造の機械的強度ゃソー ス Zドレイン領域間の距離を考慮して、基体平面の法線方向に対して 5〜20° であ ることが好ましぐ 5〜10° であることがより好ましい。
[0128] このように、本発明の製造方法では、エッチングの操作条件によって、半導体層の 上面上においては上面の法線方向において、また、半導体層の側面上においては 側面の法線方向において、そのチャネル長方向の幅が連続的、又は段階的に異な るゲート構造体を形成することができる。また、連続的、又は段階的に変化する場合 の幅の変化割合は一定であっても、一定でなくても良い。
[0129] 次に、ゲート構造体をマスクに用いて、基体の法線方向に対して斜め方向 62 (チヤ ネル長方向に直交し基体の法線方向に対して斜め方向）から不純物をイオン注入し 、ソース Zドレイン領域を形成する。図 16 (b)はこの状態を示す図である（工程 (c) )。 このとき、本発明の FinFETでは、そのゲート構造体の少なくとも一部に庇構造を有 するため、斜め方向力 のイオン注入に対しては庇構造がマスクとなり、半導体層の イオン注入に対して影となる部分：図 16 (b)では半導体層 44の白地の部分）には不 純物がイオン注入されない。また、半導体層中のこれ以外の部分については、底部 まで均一な不純物のイオン注入を行うことができ、素子特性及び動作特性に優れた FinFETとすることができる。この斜めイオン注入は半導体層の高さが半導体層の絶 縁膜に接する部分のチャネル長方向の長さと同等か、それ以上の場合に特に有効 である。
[0130] なお、イオン注入は基体の法線方向力 行っても良 、。本発明の FinFETでは庇 構造が少なくとも半導体層の上面上に形成されて!ヽるため、法線方向からのイオン 注入に対しても庇構造がマスクとなり、庇構造下部の半導体層へは不純物が注入さ れない。この結果、ソース Zドレイン領域間を一定距離に保つことができる。また、こ の場合にはゲートサイドウォールを形成するときのようにエッチバックに伴う基板の損 傷と!/、つた問題も起こらな!/、。
[0131] イオン注入の条件は例えば、 n型のソース Zドレイン領域を形成する場合には砒素 イオン (As+)を加速電圧 0. 5〜： LOkeV、 p型のソース/ドレイン領域を形成する場合 にはボロンイオン (B+)を加速電圧 0. l〜2keVとし、 5 X 1015cm_2程度の条件によ り注人することがでさる。
[0132] 斜め方向からのイオン注入を行う場合、このイオン注入の角度は特に限定されない 。しかし、基板上に他の素子が混載されている場合に、他の素子が障害となってィォ ン注入が不可能となることを避けるため、基体の法線方向に対して 0° を超え 45° 以 下であることが好ましぐ 0° を超え 30° 以下であることがより好ましぐ 10° 以上 30 ° 以下であることが更に好ましい。
[0133] 次に、熱処理を行うことによって、ソース Zドレイン領域の活性化を行う。なお、ソー ス Zドレイン領域の深さは、最終的なイオン注入層形成後における熱的な活性ィ匕ゃ 、熱処理条件により制御される。本発明の FinFETではゲート構造体に庇構造を形 成したことで、ソース Zドレイン領域間の距離を一定間隔とでき、実質的なチャネル長 を確保することができる（図 16 (c)では半導体層 44の白地の部分がチャネル領域と なる)。 [0134] また、ソース Zドレイン領域 47の比抵抗を低下させる必要があるときは、ソース Zド レイン領域の表面に、シリサイド層（図示せず)を形成しても良い。シリサイド層の例と しては、 TiSi CoSi、 PtSi、 Pd Si、 IrSi、 RhSi、 NiSi等を挙げることができる。
2、 2 2 3
[0135] 次に、この構造上に、 CVD法を用いて SiOを、例えば 500nm程度堆積する。これ
2
により、層間絶縁膜 59が形成される。この後、 CMP法を用いて、層間絶縁膜 59を平 坦化する。
[0136] 次に、リソグラフィと RIEとを用いて、コンタクトホールを層間絶縁膜 59内に形成する 。次に、薄い TiN (窒化チタン)膜 ZTi (チタン)膜を積層させた後に、この上に W (タ ングステン)膜や A1 (アルミ)膜を積層させてコンタクトホール内を充填する。これによ り、コンタクトプラグがコンタクトホール内に形成される。次に、層間絶縁膜上に、コン タクトプラグに電気的に接触する配線層 60を形成する。配線層は、例えばアルミニゥ ムを主成分とした導電物から構成される。次に、パッシベーシヨン膜 (図示せず)を、 層間絶縁膜及び配線層を上に堆積することで、本発明の FinFETが完成する。図 1 6 (c)はこの FinFETを示す図である。
[0137] なお、上記の製造方法では SOI基板を用いた製造方法の説明をしたが、バルタ基 板を用いて FinFETを製造することもできる。
[0138] 本発明の製造方法では、マルチ構造の FinFETを製造することもできる。このマル チ構造の FinFETを製造する際には、半導体層を形成する際に、そのチャネル長方 向が互いに平行となるように複数の半導体層を形成し、ゲート構造体を形成する際 に、チャネル方向と垂直な方向にこの複数の半導体層を股がるよう一つのゲート電極 を形成すれば良 、。この後は上記製造方法と同様の方法を用いて FinFETを製造 することができる。マルチ構造の FinFETでは、各半導体層はそのチャネル電流の方 向が平行となるように配置されて 、るため、一度のイオン注入で各半導体層に均一 にイオン注入を行うことができる。
[0139] (本発明の他の製造方法）
また、本発明の他の製造方法では、図 13の FinFETを製造することができる。この FinFETでは、 2つの FinFET57と 58を有し、 FinFET57の突出部の最も大きなチ ャネル長方向の幅 bとゲート電極の絶縁膜に接する部分のチャネル長方向の幅 aとの 差 b'—aが、 FinFET58の幅の差 b— aよりも小さくなつている点に特徴がある。図 17 〜 19はこの FinFETの製造方法の一例を表したものである。
[0140] まず、図 16 (a)の工程までは上記（1)又は（2)と同様の方法によって、庇構造を有 するゲート構造体を備えた 2つの半導体層を形成する。図 17 (a)はこの状態を示す 図である。次に、全面にマスクを設けた後、リソグラフイエ程により半導体層 92上のマ スク 64以外のマスクを除去する。次に、半導体層 91上に設けた層 49に更にエツチン グを行い、半導体層 92上の層 49よりもチャネル長方向の幅を小さくする（追加側方 エッチングを行う：チャネル長方向にエッチングを行う）。この際、層 42、 49の材料種 及びエッチングの条件を設定することにより、層 49のエッチングのみが行われ、層 42 のエッチングは行われな 、条件とする（工程 (f ) )。図 17 (b)はこの状態を示す図であ る。
[0141] 次に、ゲート構造体をマスクに用いて半導体層 91に基体の法線方向に対して斜め 方向力 不純物のイオン注入を行 、、ソース Zドレイン領域を形成して FinFET57と する（工程 (h) )。図 18 (a)はこの状態を示す図である。この後、半導体層 92上に設 けたマスク 64を除去し、全面にマスクを設けた後、リソグラフイエ程により FinFET57 上のマスク 64以外のマスクを除去する。
[0142] この後、ゲート構造体をマスクに用いて半導体層 92に基体の法線方向に対して斜 め方向力 不純物のイオン注入を行 、、ソース Zドレイン領域を形成して FinFET58 とする（工程 (g) )。なお、工程 (g)、（h)の不純物のイオン注入は基体平面の法線方 向力も行っても良い。図 18 (b)はこの状態を示す図である。次に、 FinFET57上に 形成されたマスク 64を除去した後、上記と同様の方法（図 16 (c)の工程）によって層 間絶縁膜 59、コンタクトプラグ、配線 60などの形成を行うことにより、 FinFETを製造 する。図 19はこの FinFETを示したものである。
[0143] このように突出部の最も大きなチャネル長方向の幅とゲート電極の絶縁膜に接する 部分のチャネル長方向の幅との差が異なる FinFETを設ける場合、上記製造方法を 用いることによって簡易な方法で一度に製造することができる。すなわち、 n型の Fin FETと p型の FinFETとでは、異なるイオン種をソース ·ドレイン領域となる半導体層 の部分に注入する必要がある。本発明の製造方法ではこの際に用いるマスクを、庇 構造のチャネル長方向の幅を n型の FinFETと p型の FinFETで異なるように調整す るために用いるマスクと兼用することができる。この結果、従来の MOSFETに比べて 工程数を増加させることなく庇構造のチャネル長方向の幅が異なる MOSFETを混 載した半導体装置を製造することができる。
[0144] なお、上記製造方法では、 1)追加側方エッチング及びソース Zドレイン領域を形成 して FinFET57とし、 2)半導体層 92にソース Zドレイン領域を形成し FinFET58を 形成している力 1)と 2)の工程を逆にしても良い。
[0145] また、上記製造方法では層 42のエッチングを行わず、層 49のエッチングのみを行 うことによって、 FinFET57の庇幅 b— aを FinFET58の庇幅よりも小さくしたが、逆に 層 49のエッチングを行わず、層 42のエッチングのみを行うことによって、 FinFET58 の庇幅を FinFET57より大きくなるように加工しても良 、。
[0146] 図 13の半導体装置は別の方法によっても製造することができる。この方法は、あら 力じめゲート構造体材料を積層させた 2つの半導体層（第一の半導体層及び第二の 半導体層）を設けた後、各半導体層上に積層させたゲート構造体材料について別々 に加工処理を行い、庇構造を形成するものである。すなわち、この方法ではまずゲー ト構造体材料を積層させた 2つの半導体層のうち、第一の半導体層及びその上に積 層されたゲート構造体材料上にマスク (以下、マスク Aとする）を設ける。次に、第二の 半導体層上に積層されたゲート構造体材料に加工処理を行 ヽ、庇構造を形成して 第二の FinFETとする。この後、マスク Aを除去し、第二の FinFET上にマスク（以下 、マスク Bとする）を設ける。そして、第一の半導体層及びその上に積層されたゲート 構造体材料上に加工処理を行!ヽ、庇構造を形成して第一の FinFETとするものであ る。この後、マスク Bを除去して図 13の半導体装置を得るものである。この方法では 第一の半導体層及び第二の半導体層上に積層させたゲート構造体材料の加工処 理条件をそれぞれ変えることによって、第一及び第二の FinFETの b— aを異なるも のとすることができる。
[0147] なお、この半導体層 91と 92にイオン注入を行う際に、注入するイオン種を選択する ことによって、 FinFET57を n型の FinFETとし、 FinFET58を p型の FinFETとする ことができる。 [0148] また、上記と同様の方法によって、半導体層 91と 92に不純物のイオン注入を行う 際に、チャネル領域となる半導体層に注入する不純物量を変える力 ゲート電極の 仕事関数を変えることによって、 FinFET57をしきい値電圧 (V )が低い n型の FinF
th
ETとし、 FinFET58をしき!、値電圧（V )が高 、n型の FinFETとすることができる（
th
不純物量や仕事関数を変えることにより、 FinFET58をしきい値電圧 (V )が低い p
th
型の FinFETとし、 FinFET57をしきい値電圧（V )が高い p型の FinFETとすること
th
も可能である)。
[0149] また、本発明では、図 20の FinFETを製造することもできる。この製造方法では、図 14 (a)の半導体層を形成し、半導体層上に絶縁膜を形成する工程までは上記と同 様の方法を用いることができる。しかし、この FinFETの製造方法ではまず、側面ゲ ート電極材料を積層しエッチバックを行うことによって、絶縁膜の側面に側面ゲート電 極 65を形成する。次に、上部ゲート電極材料を積層した後、上記（1)又は（2)等の 製造方法によって、上部ゲート電極に庇構造を形成する。
[0150] 更に、本発明の製造方法では、ダマシンゲート構造の FinFETを製造することもで きる。この製造方法は、メタルゲート電極 (W, WSi、 CoSi、 NiSi、 TiN、 Ti)など形状 加工の困難な材料からなるゲート電極の形成に有効な製造方法である。
[0151] この製造方法ではまず、上記製法と同様の方法によって半導体層、絶縁膜、ポリシ リコン膜及びゲートキャップ絶縁膜 (SiO、 SiN)からなり庇構造を有するダミーゲート
2
電極を形成する。この後、ダミーゲート電極をマスクに用いて不純物のイオン注入を 行 、ソース Zドレイン領域の形成及びソース Zドレイン領域の熱活性ィ匕を行う。次に
、全面に層間絶縁膜を堆積させる。層間絶縁膜の堆積は CVD法又はスパッタ法で 行うことができる。この後、 CMPもしくはドライエッチングにより平坦ィ匕した後、層間絶 縁膜のエッチバックにより、ダミーゲート電極の頭を露出させる。このときダミーゲート 電極の頭のゲートキャップ絶縁膜は、エッチストッパーの役目をする。更に、ダミーゲ ート電極のゲートギャップ絶縁膜を除去する。ゲートギャップ絶縁膜は、熱リン酸（18 0°C)を用いて除去できる。
[0152] ゲートギャップ絶縁膜を除去した後、ポリシリコン膜を除去する。ポリシリコン膜は、 T MAH (テトラアンモ-ゥムハイド口オキサイド溶液)などのアルカリ溶液で溶解させる ことができるが、 CF +0のケミカルドライエッチを用いて除去してもよい。さらに、メタ
4 2
ルゲート電極材料等を堆積し、メタルゲート電極を形成する。メタルゲート電極材料 は、ダミーゲートが除去された空間にドライエッチバックにて埋め込まれる。

Claims

請求の範囲
[1] 基体平面から突起した半導体層と、前記半導体層の一方の側面から上面上を通つ て他方の側面まで半導体層を跨ぐように延在して設けられたゲート電極を前記半導 体層側に有するゲート構造体と、前記半導体層とゲート電極との間に設けられた絶 縁膜と、前記半導体層内のゲート電極を挟んだ両側に設けられたソース Zドレイン領 域とを有し、前記半導体層の少なくとも両側面にチャネル領域が形成される電界効 果型トランジスタであって、
前記ゲート構造体は、チャネル長方向のソース及びドレイン領域側に突出してゲー ト電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有する突出部 であって、前記突出部が少なくとも前記半導体層の上面上をゲート電極の延在する 方向に延在してなる庇構造を有することを特徴とする電界効果型トランジスタ。
[2] 前記突出部が前記ゲート電極の延在する方向の全長にわたって延在してなる庇構 造を有することを特徴とする請求項 1に記載の電界効果型トランジスタ。
[3] 前記ゲート構造体は、前記半導体層の上面上において、チャネル長方向の幅が前 記上面の法線方向に沿って半導体層側に段階的に小さくなる部分を有することを特 徴とする請求項 1又は 2に記載の電界効果型トランジスタ。
[4] 前記ゲート構造体は更に、前記半導体層の側面上にお!、て、チャネル長方向の幅 が前記側面の法線方向に沿って半導体層側に段階的に小さくなる部分を有すること を特徴とする請求項 3に記載の電界効果型トランジスタ。
[5] 前記ゲート構造体が、互いにチャネル長方向の幅が異なる複数の層からなることを 特徴とする請求項 1〜4の何れか 1項に記載の電界効果型トランジスタ。
[6] 前記ゲート構造体が、前記半導体層側と反対側の最上層として SiO又は Si— N化
2
合物を含む層を有することを特徴とする請求項 5に記載の電界効果型トランジスタ。
[7] 前記ゲート構造体が、 Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu又はこれらの金属元 素を一種以上、含有する合金を含む層を有することを特徴とする請求項 1〜6の何れ 力 1項に記載の電界効果型トランジスタ。
[8] 前記ゲート構造体が、 Ni— Siィ匕合物， Co— Siィ匕合物， Ti— Siィ匕合物， W— Siィ匕 合物， Ta— Siィ匕合物， Pt— Siィ匕合物又は Er— Siィ匕合物を含む層を有することを特 徴とする請求項 1〜7の何れか 1項に記載の電界効果型トランジスタ。
[9] 前記ゲート構造体が、 Si, Ge又は SiGeを含む層を有することを特徴とする請求項
1〜8の何れか 1項に記載の電界効果型トランジスタ。
[10] 前記ゲート構造体が、 TIN, TaN, HfN又は WNを含む層を有することを特徴とす る請求項 1〜9の何れか 1項に記載の電界効果型トランジスタ。
[11] 前記ゲート構造体は、前記半導体層を跨ぐように延在して設けられた上部ゲート電 極と、前記上部ゲート電極と前記半導体層の両側面上に設けられた前記絶縁膜との 間に形成された側面ゲート電極とからなり、
前記上部ゲート電極は、前記突出部が一方の側面ゲート電極から前記半導体層の 上面上を通って他方の側面ゲート電極まで前記半導体層を跨ぐように延在してなる 庇構造を有することを特徴とする請求項 1に記載の電界効果型トランジスタ。
[12] 前記ゲート構造体が、前記半導体層の上面上及び側面上にお!、て、チャネル長方 向の幅が前記上面及び側面の法線方向に沿って半導体層側に連続的に小さくなつ ていることを特徴とする請求項 1又は 2に記載の電界効果型トランジスタ。
[13] 前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接す る部分のチャネル長方向の幅の 1倍を越え 5倍以下の幅であることを特徴とする請求 項 1〜 12の何れか 1項に記載の電界効果型トランジスタ。
[14] 前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接す る部分のチャネル長方向の幅よりも 6〜60nm大きいことを特徴とする請求項 1〜13 の何れか 1項に記載の電界効果型トランジスタ。
[15] 互いにチャネル長方向が平行な複数の半導体層と、前記複数の半導体層を跨って 形成された一つの前記ゲート電極とを有することを特徴とする請求項 1〜14の何れ 力 1項に記載の電界効果型トランジスタ。
[16] 請求項 1〜15の何れか 1項に記載の第一の電界効果型トランジスタ及び第二の電 界効果型トランジスタを有し、
前記第一の電界効果型トランジスタは、前記第二の電界効果型トランジスタよりも、 前記突出部の最も大きなチャネル長方向の幅 bと前記ゲート電極の絶縁膜に接する 部分のチャネル長方向の幅 aとの差 b— aが大きいことを特徴とする半導体装置。
[17] 前記第一の電界効果型トランジスタが p型の電界効果型トランジスタであり、前記第 二の電界効果型トランジスタが n型の電界効果型トランジスタであることを特徴とする 請求項 16に記載の半導体装置。
[18] (a)基体平面から突起した半導体層を形成し、前記半導体層上に絶縁膜を形成した 後、全面にゲート構造体材料を積層させる工程と、
(b)前記ゲート構造体材料に加工処理を行!、、前記半導体層の一方の側面から上 面上を通って他方の側面まで半導体層を跨ぐように延在したゲート電極を前記半導 体層側に有するゲート構造体を形成し、
前記ゲート構造体の形成時に、チャネル長方向のソース及びドレイン領域側に突 出してゲート電極の前記絶縁膜に接する部分よりも大きなチャネル長方向の幅を有 する突出部であって、前記突出部が少なくとも前記半導体層の上面上をゲート電極 の延在する方向に延在してなる庇構造を形成する工程と、
(c)前記ゲート構造体をマスクに用いて前記半導体層に不純物をイオン注入し、ソー ス Zドレイン領域を形成する工程と
を有することを特徴とする電界効果型トランジスタの製造方法。
[19] 前記工程 (c)のイオン注入を、前記チャネル長方向と直交し、かつ前記基体の法線 方向に対して斜めの方向から行うことを特徴とする請求項 18に記載の電界効果型ト ランジスタの製造方法。
[20] 前記工程 (b)において、
前記突出部が前記ゲート電極の延在する方向の全長にわたって延在する庇構造 を形成することを特徴とする請求項 18又は 19に記載の電界効果型トランジスタの製 造方法。
[21] 前記工程 (a)において、前記ゲート構造体材料として複数の層からなるゲート構造 体材料を積層し、
前記工程 (b)が、
(d)前記複数の層のうち前記絶縁膜に接しない層の異方性エッチングを行う工程と
(e)前記異方性エッチングを行つた層をマスクに用いて、前記複数の層のうち前記 絶縁膜に接する層を少なくとも前記基体の法線方向及びチャネル長方向にエツチン グする工程とを有することを特徴とする請求項 18〜20の何れか 1項に記載の電界効 果型トランジスタの製造方法。
[22] 前記工程 (a)にお 、て、前記ゲート構造体材料として複数の層からなるゲート構造 体材料を積層し、
前記工程 (b)が、
前記複数の層を少なくとも前記基体の法線方向及びチャネル長方向にエッチング し、前記エッチングは前記複数の層のうち前記絶縁膜に接する層がチャネル長方向 に関して最も高いエッチングレートとなる条件で行われる工程であることを特徴とする 請求項 18〜20の何れか 1項に記載の電界効果型トランジスタの製造方法。
[23] 前記エッチングが、等方性エッチングであることを特徴とする請求項 22に記載の電 界効果型トランジスタの製造方法。
[24] 前記複数の層を構成する各層のエッチングレートが、前記基体の法線方向に沿つ て基体側に順に高くなるよう前記等方性エッチングを行うことを特徴とする請求項 23 に記載の電界効果型トランジスタの製造方法。
[25] 前記工程 (a)において、
前記半導体層側と反対側の最上層が SiO又は Si— N化合物を含む層となるように
2
ゲート構造体材料を積層させることを特徴とする請求項 21〜24の何れか 1項に記載 の電界効果型トランジスタの製造方法。
[26] 前記工程 (a)において、
Mo, W, Ta, Ti, Hf, Re, Ru, Al, Cu又はこれらの金属元素を一種以上、含有 する合金を含む層を有するゲート構造体材料を積層させることを特徴とする請求項 1 8〜25の何れか 1項に記載の電界効果型トランジスタの製造方法。
[27] 前記工程 (a)において、
Ni— Si化合物， Co— Si化合物， Ti Si化合物， W— Si化合物， Ta— Si化合物， Pt - Siィ匕合物又は Er - Si化合物を含む層を有するゲート構造体材料を積層させる ことを特徴とする請求項 18〜26の何れか 1項に記載の電界効果型トランジスタの製 造方法。
[28] 前記工程 (a)において、
Si, Ge又は SiGeを含む層を有するゲート構造体材料を積層させることを特徴とす る請求項 18〜27の何れか 1項に記載の電界効果型トランジスタの製造方法。
[29] 前記工程 (a)において、
TIN, TaN, HfN又は WNを含む層を有するゲート構造体材料を積層させることを 特徴とする請求項 18〜28の何れか 1項に記載の電界効果型トランジスタの製造方 法。
[30] 前記工程 (a)において、前記全面にゲート構造体材料を積層させる工程が、 全面に側面ゲート電極材料を積層させてこれをエッチバックし、前記半導体層の両 側面上に形成された絶縁膜上に側面ゲート電極を形成した後、全面に上部ゲート電 極材料を積層させる工程を有し、
前記工程 (b)において、前記上部ゲート電極材料に前記加工処理を行い、前記ゲ ート電極として一方の側面ゲート電極から前記半導体層の上面上を通って他方の側 面ゲート電極まで前記半導体層を跨ぐような突出部を有する上部ゲート電極を形成 することを特徴とする請求項 18又は 19に記載の電界効果型トランジスタの製造方法
[31] 前記工程 (b)において、
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接す る部分のチャネル長方向の幅の 1倍を越え 5倍以下の幅となるように形成することを 特徴とする請求項 18〜30の何れか 1項に記載の電界効果型トランジスタの製造方 法。
[32] 前記工程 (b)において、
前記突出部の最も大きなチャネル長方向の幅が、前記ゲート電極の絶縁膜に接す る部分のチャネル長方向の幅よりも 6〜60nm大きくなるように形成することを特徴と する請求項 18〜31の何れか 1項に記載の電界効果型トランジスタの製造方法。
[33] 前記工程 (a)において、互いにチャネル長方向が平行となるように複数の半導体層 を形成し、
前記工程 (b)において、前記複数の半導体層を跨るように一つの前記ゲート電極 を形成することを特徴とする請求項 18〜32の何れか 1項に記載の電界効果型トラン ジスタの製造方法。
[34] 前記工程 (b)にお 、て、前記半導体層の上面上及び側面上における前記ゲート構 造体のチャネル長方向の幅が、それぞれ前記上面及び側面の法線方向に沿って半 導体層側に連続的に減少するようにゲート構造体を形成することを特徴とする請求 項 18又は 19に記載の電界効果型トランジスタの製造方法。
[35] 第一及び第二の電界効果型トランジスタを有する半導体装置の製造方法であって 請求項 18〜34の何れ力 1項に記載の工程 (a)、（b)により、第一ゲート構造体を備 えた第一半導体層及び第二ゲート構造体を備えた第二半導体層を設け、更に
(f)第一ゲート構造体が、第二ゲート構造体よりも、突出部の最も大きなチャネル長 方向の幅 bとゲート電極の絶縁膜に接する部分のチャネル長方向の幅 aとの差 b— a が大きくなるように、第一ゲート構造体及び第二ゲート構造体の少なくとも一方をエツ チングする工程と、
(g)第一ゲート構造体をマスクに用いて第一半導体層に不純物のイオン注入を行 いソース Zドレイン領域を形成することにより第一の電界効果型トランジスタを製造す る工程と、
(h)第二ゲート構造体をマスクに用いて第二半導体層に不純物のイオン注入を行 いソース Zドレイン領域を形成することにより第二の電界効果型トランジスタを製造す る工程と、
を有することを特徴とする半導体装置の製造方法。
[36] 前記工程 (f)が、前記第二ゲート構造体及び第二半導体層上にマスクを設けて、 前記第一ゲート構造体に含まれるゲート電極の少なくとも絶縁膜に接する部分をチヤ ネル長方向にエッチングする工程であることを特徴とする請求項 35に記載の半導体 装置の製造方法。
[37] 前記工程 (g)にお!、て第一の電界効果型トランジスタとして p型の電界効果型トラン ジスタを製造し、
前記工程 (h)にお 、て第二の電界効果型トランジスタとして n型の電界効果型トラン ジスタを製造することを特徴とする請求項 35又は 36に記載の半導体装置の製造方 法。
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