Nothing Special   »   [go: up one dir, main page]

JP5547986B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5547986B2
JP5547986B2 JP2010038962A JP2010038962A JP5547986B2 JP 5547986 B2 JP5547986 B2 JP 5547986B2 JP 2010038962 A JP2010038962 A JP 2010038962A JP 2010038962 A JP2010038962 A JP 2010038962A JP 5547986 B2 JP5547986 B2 JP 5547986B2
Authority
JP
Japan
Prior art keywords
region
gate electrode
element isolation
regions
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010038962A
Other languages
English (en)
Other versions
JP2011176115A (ja
Inventor
英助 背尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2010038962A priority Critical patent/JP5547986B2/ja
Priority to US13/032,863 priority patent/US8951874B2/en
Publication of JP2011176115A publication Critical patent/JP2011176115A/ja
Application granted granted Critical
Publication of JP5547986B2 publication Critical patent/JP5547986B2/ja
Priority to US14/566,497 priority patent/US9287261B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に、半導体基板の一主面に形成された溝とその溝内を埋める絶縁物とを有するShallow Trench Isolation（ＳＴＩ）構造の素子分離領域を有する半導体装置およびその製造方法に関する。
一般に、例えばＳＴＩなどの素子分離構造をもつＭＯＳトランジスタは、ゲート電極が素子分離領域に重なる素子領域端部で、素子領域中心部より閾値電圧の低い寄生トランジスタが形成されやすく、この寄生トランジスタの影響でハンプ特性が発生する。このハンプ特性は、本来のＭＯＳトランジスタの特性とずれた特性を示し、回路動作マージンを低下させる（特許文献１参照）。
特開２００４−２８８８７３号公報
このハンプ特性を防止するため、特許文献１では、素子領域端部において、ゲート電極を分岐した構造とすることが開示されている。分岐したゲート電極構造とすることで、素子領域端部にゲート電極が形成されていない領域を形成し、その部分では、寄生トランジスタが動作しないようにしている。
しかしながら、このように、素子領域端部において、ゲート電極を分岐した構造とすると、チャネル幅が小さくなって電流駆動力が低下し、所定の電流駆動力を得るためにはチャネル幅方向の素子面積が増大するといった問題がある。
本発明の主な目的は、素子面積の増大を抑制しつつ、ハンプ特性を改善できる半導体装置およびその製造方法を提供することにある。
本発明によれば、
一導電型の半導体基板の一主面に素子分離領域を形成する工程と
前記半導体基板の前記一主面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記素子分離領域に囲まれた素子領域から第１の方向において前記素子領域の両側の前記素子分離領域に延在するゲート電極であって、前記第１の方向と直交する第２の方向において前記ゲート電極の両側は前記素子分離領域とはそれぞれ離間しており、前記ゲート電極の前記第１の方向の両端部であって前記素子分離領域上の前記両端部が、凹部と前記凹部の両側の突出部とをそれぞれ有し、前記第１の方向においては前記素子領域全体にわたって設けられた前記ゲート電極を選択的に形成する工程と、
前記一主面に垂直な方向から前記第１の方向に傾いた方向から前記一導電型の不純物のイオン注入を行い、前記ゲート電極の前記第１の方向の両端部の前記凹部を介して、前記素子領域の前記第１の方向の前記ゲート電極直下の２つの端部領域であって前記素子分離領域と接する前記端部領域の前記一主面に、前記一導電型の第１および第２の不純物注入領域であって前記第２の方向における前記ゲート電極の両端からそれぞれ離間した前記第１および第２の不純物注入領域をそれぞれ選択的に形成する工程と、
前記ゲート電極の前記第２の方向における両側の前記素子領域に反対導電型の第１および第２の不純物領域を形成する工程と、を備える半導体装置の製造方法が提供される。
好ましくは、前記一導電型の不純物のイオン注入では、前記凹部の両側の突出部を介して前記素子領域の前記一主面に前記一導電型の不純物のイオンが注入されない。
また、好ましくは、前記素子分離領域と前記素子分離領域に囲まれた素子領域とを形成する工程は、前記半導体基板の前記一主面に溝を形成する工程と、前記溝内を絶縁物で埋める工程と、を備える。
また、好ましくは、前記一導電型の不純物のイオン注入工程では、少なくとも前記ゲート電極に覆われていない前記素子領域をレジストで覆って前記前記一導電型の不純物のイオン注入を行う。
また、好ましくは、
前記一導電型の不純物のイオン注入工程では、不純物のイオン注入のドーズ量は、前記素子領域の前記第１の方向の前記２つの端部領域に形成されるトランジスタの閾値電圧が前記素子領域の前記第１の方向の前記２つの端部領域間に形成されるトランジスタの閾値電圧と同じとなるドーズ量である。
また、本発明によれば、
一導電型の半導体基板と、
前記半導体基板の一主面の素子分離領域と前記素子分離領域に囲まれた素子領域と、
前記半導体基板の前記一主面上のゲート絶縁膜と、
前記ゲート絶縁膜上に、第１の方向において前記素子領域から前記素子領域の両側の前記素子分離領域に延在して形成されたゲート電極であって、前記第１の方向と直交する第２に方向において前記ゲート電極の両側は前記素子分離領域とはそれぞれ離間しており、前記ゲート電極の前記第１の方向の両端部であって前記素子分離領域上の前記両端部が、凹部と前記凹部の両側の突出部とをそれぞれ有し、前記第１の方向においては前記素子領域全体にわたって設けられた前記ゲート電極と、
前記素子領域の前記第１の方向の前記ゲート電極直下の２つの端部領域であって前記素子分離領域と接する前記２つの端部領域の前記一主面にそれぞれ設けられた前記一導電型の第１および第２の不純物領域であって前記ゲート電極の前記第２の方向における両端からそれぞれ離間した前記第１および第２の前記一導電型の不純物領域と、
前記ゲート電極の前記第２の方向における両側の前記素子領域に形成された第１および第２の反対導電型の不純物領域と、を備える半導体装置が提供される。
好ましくは、前記素子分離領域は、前記半導体基板の前記一主面に形成された溝と、前記溝内を埋める絶縁物と、を備える。
また、好ましくは、前記素子領域の前記第１の方向の前記２つの端部領域に形成されるトランジスタの閾値電圧が前記素子領域の前記第１の方向の前記２つの端部領域間に形成されるトランジスタの閾値電圧と同じである。
本発明によれば、素子面積の増大を抑制しつつ、ハンプ特性を改善できる半導体装置およびその製造方法が提供される。
本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略平面図である。 図１のＸ２−Ｘ２線概略縦断面図である。 図１のＸ３−Ｘ３線概略縦断面図である。 図１のＸ４−Ｘ４線概略縦断面図である。 本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略平面図である。 図５のＸ６−Ｘ６線概略縦断面図である。 図５のＸ７−Ｘ７線概略縦断面図である。 図５のＸ８−Ｘ８線概略縦断面図である。 本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略平面図である。 図９のＸ１０−Ｘ１０線概略縦断面図である。 図９のＸ１１−Ｘ１１線概略縦断面図である。 図９のＸ１２−Ｘ１２線概略縦断面図である。 比較例の半導体装置の製造方法を説明するための概略平面図である。 図１３のＸ１４−Ｘ１４線概略縦断面図である。 比較例の半導体装置の製造方法を説明するための概略平面図である。 図１５のＸ１６−Ｘ１６線概略縦断面図である。 素子領域端部に形成した不純物注入領域とドレインとの距離と耐圧との関係を示す図である。
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
図１〜図４に示すように、Ｐ型Ｓｉ基板１００の一主面１０１上に、選択的にホトレジスト（図示せず）を形成し、形成したホトレジストをマスクにして、基板１００の主面１０１に溝（トレンチ）３１をドライエッチング法により形成する。
次に、溝３１を絶縁物３２で埋め込んだ後、表面を平坦化することにより、素子分離流域であるトレンチ素子分離絶縁層３０を形成する。トレンチ素子分離絶縁層３０に囲まれた領域が素子領域５０となる。
次に、素子領域５０に露出する半導体基板１００の表面およびトレンチ素子分離絶縁層３０上にゲート絶縁膜４０を形成する。
次に、ゲート絶縁膜４０上にゲート電極１０を選択的に形成する。ゲート電極１０はポリシリコン等からなる。ゲート電極１０の厚さは、例えば、３０００Åである
ゲート電極１０は、方向１１２において、素子領域５０から素子領域５０の両側のトレンチ素子分離絶縁層３０上に延在している。ゲート電極１０は、方向１１２における両端部１１、１２であってトレンチ素子分離絶縁層３０上の両端部１１、１２が、凹部１３、１４と凹部１３、１４の両側の突出部１５、１６、１７、１８とをそれぞれ有する形状を有している。方向１１２における、素子領域５０とトレンチ素子分離絶縁層３０との境界５１、５２から、突出部１５、１６、１７、１８の端１９、２０、２１、２２までの距離Ｘは、例えば、０．３μｍであり、凹部１３、１４の端２３、２４までの距離Ｙは、例えば、０．２μｍである。方向１１２と直交する方向１１１においてゲート電極１０の両側はトレンチ素子分離絶縁層３０とはそれぞれ離間している。なお、方向１１２はゲート幅方向となり、方向１１１はゲート長方向となる。
次に、図５〜図８に示すように、ゲート電極１０上およびゲート電極１０に覆われていない素子領域５０をレジスト６０で覆い、Ｐ型不純物（例えばボロン）のイオン注入を例えば６０ｋｅＶ、Ｔｉｌｔ＝４５°で行い、不純物注入領域７１、７２をゲート電極１０に対して自己整合的に形成する。不純物注入領域７１、７２は、寄生チャネル抑制Ｐ型層として機能する。
すなわち、半導体基板１００の主面１０１に垂直な方向１１３から方向１１２に４５°傾いた方向１１４からＰ型不純物のイオン注入７０を行い、ゲート電極１０の方向１１２の両端部１１、１２の凹部１３、１４を介して、素子領域５０の方向１１２の２つの端部領域５３、５４であってトレンチ素子分離絶縁層３０と接する端部領域５３、５４の一主１０１面に、不純物注入領域７１、７２を形成する。
素子領域５０の端部領域５３、５４には、ゲート電極１０の両端部１１、１２の凹部１３、１４を介してＰ型不純物は注入されるが、凹部１３、１４の両側の突出部１５、１６、１７、１８を介しては、Ｐ型不純物は注入されない。従って、不純物注入領域７１、７２はゲート電極１０に対して自己整合的に形成される。不純物注入領域７１、７２は、方向１１１におけるゲート電極１０の端２５と距離Ｄ１離間し、ゲート電極１０の端２６と距離Ｄ２離間している。
イオン注入のドーズ量は、素子領域５０の端部領域５３、５４の寄生トランジスタの閾値低下分を補填し、所定の閾値電圧印加条件で素子領域５０の端部領域５３、５４にチャネルが形成される程度に例えば２×１０１１ｃｍ−２で行う。好ましくは、イオン注入のドーズ量は、素子領域５０の端部領域５３、５４の寄生トランジスタの閾値電圧が、素子領域５０の端部領域５３、５４間の中央の領域５５に形成されるトランジスタの閾値電圧と同じとなるドーズ量とする。イオン注入は半導体基板１００を回転しながら行う。
次に、図９〜図１２に示すように、レジスト６０を剥離後、ゲート電極１０をマスクにして、Ｎ型不純物（例えば燐）をイオン注入して、低濃度層ＬＤＤ（Lightly Doped Drain）層等のソース、ドレイン領域８１、８２を、ゲート電極１０の方向１１１における両側の素子領域５０に、ゲート電極１０に対して自己整合的に形成する。寄生チャネル抑制Ｐ型層として機能する不純物注入領域７１、７２とドレイン領域８２とは距離Ｄ３離間し、ソース領域８１とは距離Ｄ４離間する。
本発明の好ましい実施の形態では、素子領域５０において、ゲート電極１０を分岐したりしてゲート電極のない領域を形成するような構造ではなく、ゲート幅方向（方向１１２）において素子領域５０全体にゲート電極を形成しているので、寄生チャネル抑制Ｐ型層として機能する不純物注入領域７１、７２形成による素子面積の増大を抑えながら、ＭＯＳトランジスタのハンプ特性を抑制することができる。
さらに、寄生チャネル抑制Ｐ型層として機能する不純物注入領域７１、７２をゲート電極１０に対して自己整合的に形成し、ソース、ドレイン領域８１、８２もゲート電極１０に対して自己整合的に形成しているので、不純物注入領域７１、７２形成時のマスク合わせズレによって耐圧が低下するのを防止できる。従って、本実施の形態は、高い耐圧ＭＯＳトランジスタに特に好適に適用できる。
次に、図１３〜１６を参照して、比較例のＭＯＳトランジスタの製造方法について説明する。
図１３、図１４に示すように、Ｐ型Ｓｉ基板１００の一主面１０１上に、選択的にホトレジスト（図示せず）を形成し、形成したホトレジストをマスクにして、基板１００の主面１０１に溝（トレンチ）３１をドライエッチング法により形成する。
次に、溝３１を絶縁物３２で埋め込んだ後、表面を平坦化することにより、素子分離流域であるトレンチ素子分離絶縁層３０を形成する。トレンチ素子分離絶縁層３０に囲まれた領域が素子領域５０となる。
続いて、熱酸化膜４２を例えば３００Å形成後、ホトリソグラフィ技術を用いて、開口６３、６４を有するレジストパターン６２を形成する。その後、レジストパターン６２をマスクとし、Ｐ型不純物（例えばボロン）のイオン注入を行い、寄生チャネル抑制Ｐ型層として機能する不純物注入領域７３、７４を形成する。この時、イオン注入ドーズ量は、素子領域端部の寄生トランジスタの閾値低下分を補填し、所定の閾値電圧印加条件で素子領域端部にチャネルが形成される程度に例えば１×１０１１ｃｍ−２で行う。また、レジストパターン６２は、不純物注入領域７３、７４が、後述するソース、ドレイン領域８５、８６（図１５、１６参照）との間の距離Ｄを確保するように形成する。
次に、図１５、１６に示すように、素子領域５０に露出する半導体基板１００の素子領域５０およびトレンチ素子分離絶縁層３０上にゲート絶縁膜４０を形成する。
次に、ゲート絶縁膜４０上にポリシリコン等からなるゲート電極１０を形成する。その後、ゲート電極１０をマスクにしてＮ型不純物（例えば燐）をイオン注入して、低濃度ＬＤＤ層等のソース、ドレイン領域８５、８６をゲート電極１０に対して自己整合的に形成する。
このような製造方法では、寄生チャネル抑制Ｐ型層として機能する不純物注入領域７３、７４を形成する時の合せズレの影響によって、不純物注入領域７３、７４とドレイン領域８６との距離Ｄが小さくなって、図１７に示すように耐圧が低下するという問題がある。
なお、上述した実施の形態では、Ｎ型ＭＯＳトランジスタに適用した例を説明したが、Ｎ型、Ｐ型を入れ替えることにより、逆の導電型のトランジスタにも適用可能である。
さらに、実施の形態ではＳＴＩ素子分離法を適用した例を説明したが、ＬＯＣＯＳ素子分離法にも適用可能である。
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
１０ ゲート電極
１１、１２ 端部
１３、１４ 凹部
１５、１６、１７、１８ 突出部
１９、２０、２１、２２、２３、２４、２５、２６ 端
３０ トレンチ素子分離絶縁層
３１ 溝
３２ 絶縁物
４０ ゲート絶縁膜
５０ 素子領域
５１、５２ 境界
５３、５３ 端部領域
５５ 中央の領域
６０ レジスト
７０ イオン注入
７１、７２ 不純物注入領域
８１ ソース領域
８２ ドレイン領域
１００ Ｐ型Ｓｉ基板
１０１ 一主面
１１１、１１２、１１３、１１４ 方向

Claims (8)

  1. 一導電型の半導体基板の一主面に素子分離領域を形成する工程と
    前記半導体基板の前記一主面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記素子分離領域に囲まれた素子領域から第１の方向において前記素子領域の両側の前記素子分離領域に延在するゲート電極であって、前記第１の方向と直交する第２の方向において前記ゲート電極の両側は前記素子分離領域とはそれぞれ離間しており、前記ゲート電極の前記第１の方向の両端部であって前記素子分離領域上の前記両端部が、凹部と前記凹部の両側の突出部とをそれぞれ有し、前記第１の方向においては前記素子領域全体にわたって設けられた前記ゲート電極を選択的に形成する工程と、
    前記一主面に垂直な方向から前記第１の方向に傾いた方向から前記一導電型の不純物のイオン注入を行い、前記ゲート電極の前記第１の方向の両端部の前記凹部を介して、前記素子領域の前記第１の方向の前記ゲート電極直下の２つの端部領域であって前記素子分離領域と接する前記端部領域の前記一主面に、前記一導電型の第１および第２の不純物注入領域であって前記第２の方向における前記ゲート電極の両端からそれぞれ離間した前記第１および第２の不純物注入領域をそれぞれ選択的に形成する工程と、
    前記ゲート電極の前記第２の方向における両側の前記素子領域に反対導電型の第１および第２の不純物領域を形成する工程と、を備える半導体装置の製造方法。
  2. 前記一導電型の不純物のイオン注入では、前記凹部の両側の突出部を介して前記素子領域の前記一主面に前記一導電型の不純物のイオンが注入されない請求項１記載の半導体装置の製造方法。
  3. 前記素子分離領域と前記素子分離領域に囲まれた素子領域とを形成する工程は、前記半導体基板の前記一主面に溝を形成する工程と、前記溝内を絶縁物で埋める工程と、を備える請求項１または２記載の半導体装置の製造方法。
  4. 前記一導電型の不純物のイオン注入工程では、少なくとも前記ゲート電極に覆われていない前記素子領域をレジストで覆って前記前記一導電型の不純物のイオン注入を行う請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記一導電型の不純物のイオン注入工程では、不純物のイオン注入のドーズ量は、前記素子領域の前記第１の方向の前記２つの端部領域に形成されるトランジスタの閾値電圧が前記素子領域の前記第１の方向の前記２つの端部領域間に形成されるトランジスタの閾値電圧と同じとなるドーズ量である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 一導電型の半導体基板と、
    前記半導体基板の一主面の素子分離領域と前記素子分離領域に囲まれた素子領域と、
    前記半導体基板の前記一主面上のゲート絶縁膜と、
    前記ゲート絶縁膜上に、第１の方向において前記素子領域から前記素子領域の両側の前記素子分離領域に延在して形成されたゲート電極であって、前記第１の方向と直交する第２に方向において前記ゲート電極の両側は前記素子分離領域とはそれぞれ離間しており、前記ゲート電極の前記第１の方向の両端部であって前記素子分離領域上の前記両端部が、凹部と前記凹部の両側の突出部とをそれぞれ有し、前記第１の方向においては前記素子領域全体にわたって設けられた前記ゲート電極と、
    前記素子領域の前記第１の方向の前記ゲート電極直下の２つの端部領域であって前記素子分離領域と接する前記２つの端部領域の前記一主面にそれぞれ設けられた前記一導電型の第１および第２の不純物領域であって前記ゲート電極の前記第２の方向における両端からそれぞれ離間した前記第１および第２の前記一導電型の不純物領域と、
    前記ゲート電極の前記第２の方向における両側の前記素子領域に形成された第１および第２の反対導電型の不純物領域と、を備える半導体装置。
  7. 前記素子分離領域は、前記半導体基板の前記一主面に形成された溝と、前記溝内を埋める絶縁物と、を備える請求項６記載の半導体装置。
  8. 前記素子領域の前記第１の方向の前記２つの端部領域に形成されるトランジスタの閾値電圧が前記素子領域の前記第１の方向の前記２つの端部領域間に形成されるトランジスタの閾値電圧と同じである請求項６または７記載の半導体装置。
JP2010038962A 2010-02-24 2010-02-24 半導体装置およびその製造方法 Active JP5547986B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010038962A JP5547986B2 (ja) 2010-02-24 2010-02-24 半導体装置およびその製造方法
US13/032,863 US8951874B2 (en) 2010-02-24 2011-02-23 Semiconductor device and manufacturing method thereof
US14/566,497 US9287261B2 (en) 2010-02-24 2014-12-10 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010038962A JP5547986B2 (ja) 2010-02-24 2010-02-24 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2011176115A JP2011176115A (ja) 2011-09-08
JP5547986B2 true JP5547986B2 (ja) 2014-07-16

Family

ID=44475789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010038962A Active JP5547986B2 (ja) 2010-02-24 2010-02-24 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US8951874B2 (ja)
JP (1) JP5547986B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120124788A (ko) * 2011-05-04 2012-11-14 삼성전자주식회사 반도체 소자
JP2017130577A (ja) * 2016-01-21 2017-07-27 ソニー株式会社 半導体装置およびその製造方法、固体撮像素子、並びに電子機器
CN113314610B (zh) * 2020-02-27 2024-04-30 台湾积体电路制造股份有限公司 晶体管器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080548A (ja) * 1994-11-24 2006-03-23 Denso Corp 半導体装置
JPH1065153A (ja) * 1996-08-15 1998-03-06 Fujitsu Ltd 半導体装置及びその製造方法
JP3559723B2 (ja) * 1999-05-28 2004-09-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2003046088A (ja) * 2001-07-31 2003-02-14 Sony Corp 半導体装置及びその製造方法
JP2004288873A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体装置
JP2006128160A (ja) * 2004-10-26 2006-05-18 Seiko Epson Corp 半導体装置及びその製造方法
JP4965080B2 (ja) * 2005-03-10 2012-07-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
WO2006132172A1 (ja) * 2005-06-07 2006-12-14 Nec Corporation フィン型電界効果型トランジスタ、半導体装置及びその製造方法
US20070145495A1 (en) * 2005-12-27 2007-06-28 Intel Corporation Method of fabricating a MOSFET transistor having an anti-halo for modifying narrow width device performance
JP5111802B2 (ja) 2006-07-20 2013-01-09 三菱電機株式会社 薄膜トランジスタ基板、及びその製造方法
JP2009267027A (ja) * 2008-04-24 2009-11-12 Seiko Epson Corp 半導体装置及びその製造方法
US7838353B2 (en) * 2008-08-12 2010-11-23 International Business Machines Corporation Field effect transistor with suppressed corner leakage through channel material band-edge modulation, design structure and method
KR20100079085A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체소자 및 그 제조방법

Also Published As

Publication number Publication date
US9287261B2 (en) 2016-03-15
JP2011176115A (ja) 2011-09-08
US20150091102A1 (en) 2015-04-02
US8951874B2 (en) 2015-02-10
US20110204451A1 (en) 2011-08-25

Similar Documents

Publication Publication Date Title
US7981783B2 (en) Semiconductor device and method for fabricating the same
KR101144025B1 (ko) 반도체 장치 및 그 제조 방법
US7790551B2 (en) Method for fabricating a transistor having a recess gate structure
KR102068395B1 (ko) 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법
KR20100006342A (ko) Ｌｄｍｏｓ 소자 및 ｌｄｍｏｓ 소자의 제조 방법
JP2008091905A (ja) ＦｉｎＦＥＴを備えた半導体素子の製造方法
KR100391959B1 (ko) 반도체 장치 및 제조 방법
JP2014203851A (ja) 半導体装置及びその製造方法
JP4859455B2 (ja) 半導体素子の製造方法
JP5547986B2 (ja) 半導体装置およびその製造方法
JP4477309B2 (ja) 高耐圧半導体装置及びその製造方法
TWI605586B (zh) 橫向雙擴散金屬氧化物半導體元件及其製造方法
JP2011066188A (ja) 半導体装置及びその製造方法
TWI677094B (zh) 高壓元件及其製造方法
CN108962988B (zh) 高压金属氧化物半导体元件及其制造方法
KR100848242B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR101602446B1 (ko) 문턱전압 조절 영역을 갖는 반도체소자의 제조방법
KR100917819B1 (ko) 고전압용 반도체소자의 제조방법
KR100424414B1 (ko) 고전압 트랜지스터 형성방법
JP7252094B2 (ja) 半導体装置及びトランジスタ
JP5280121B2 (ja) 半導体装置およびその製造方法
JP2009088449A (ja) 半導体装置およびその製造方法
JP5081030B2 (ja) 半導体装置及びその製造方法
JP2007059427A (ja) 半導体装置及びその製造方法、ｍｉｓ型高耐圧トランジスタ
KR101201496B1 (ko) 수평 확산형 모스 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140331

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140516

R150 Certificate of patent or registration of utility model

Ref document number: 5547986

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150