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KR20170014757A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR20170014757A
KR20170014757A KR1020150108611A KR20150108611A KR20170014757A KR 20170014757 A KR20170014757 A KR 20170014757A KR 1020150108611 A KR1020150108611 A KR 1020150108611A KR 20150108611 A KR20150108611 A KR 20150108611A KR 20170014757 A KR20170014757 A KR 20170014757A
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이남재
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에스케이하이닉스 주식회사
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Abstract

본 발명의 실시 예에 따른 반도체 장치는 기판 상에 순차로 적층되고, 각각이 서로 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 N개(N은 2이상의 자연 수)의 적층 그룹들; 및 상기 적층 그룹들 각각의 상기 층간 절연막들 및 상기 도전 패턴들 내에 형성되고, 제1 방향을 따라 일렬로 배열된 N개의 계단형 홈들을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 다층 구조를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함한다. 메모리 소자는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들 각각은 서로 직렬로 연결된 메모리 셀들을 포함한다.
메모리 스트링의 집적도 향상을 위해, 3차원 메모리 소자가 제안된 바 있다. 3차원 메모리 소자의 메모리 셀 들은 기판상에 3차원으로 배열된다. 3차원 메모리 소자는 다층 구조를 포함한다. 다층 구조는 메모리 셀 들에 연결되고, 서로 다른 높이에 배치된 도전 패턴들을 포함한다. 서로 다른 높이에 배치된 도전 패턴들에 전기적인 신호를 독립적으로 인가하기 위해서 도전 패턴들에 콘택 플러그들을 각각 연결해야 한다. 이를 위해, 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 다층 구조에 콘택 플러그들이 연결될 수 있는 영역이 마련된 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 장치는 기판 상에 순차로 적층되고, 각각이 서로 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 N개(N은 2이상의 자연 수)의 적층 그룹들; 및 상기 적층 그룹들 각각의 상기 층간 절연막들 및 상기 도전 패턴들 내에 형성되고, 제1 방향을 따라 일렬로 배열된 N개의 계단형 홈들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 기판 상에, 교대로 적층된 제1 및 제2 물질막들을 포함하는 N개 (N은 2이상의 자연수)의 적층 그룹들을 순차로 적층하는 단계; 상기 적층 그룹들 중 최상층의 제N 번째 적층 그룹을 식각하여, 상기 제N 번째 적층 그룹에 제1 방향을 따라 일렬로 배열된 N개의 제1 타입 계단 구조들을 형성하는 단계; 상기 제1 타입 계단 구조들을 노출하는 개구부들을 포함하는 홀 타입 마스크 패턴을 상기 적층 그룹들 상에 형성하는 단계; 및 상기 홀 타입 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 높이차를 갖는 다단을 포함하는 제2 타입 계단 구조들을 형성하는 단계를 포함할 수 있다.
본 기술은 서로 이격되어 적층된 도전 패턴들을 포함하는 적층 그룹들 내에 계단형 홈들을 형성함으로써 도전 패턴들에 콘택 플러그들에 연결될 수 있는 영역을 제공할 수 있다.
본 기술은 홀 타입 마스크 패턴을 식각 베리어로 이용하여 적층 그룹들 내에 계단 구조들을 형성한다. 이로써, 본 기술은 계단 구조들을 통해 서로 다른 높이에 배치된 도전 패턴들을 일렬로 용이하게 노출할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 콘택 영역 및 메모리 어레이 영역을 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 스트링 구조를 나타내는 사시도들이다.
도 3은 본 발명의 실시 예에 따른 패스 트랜지스터를 설명하기 위한 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 계단형 홈들을 설명하기 위한 평면도 및 사시도이다.
도 5는 도 4a에 도시된 선 "X-X'"를 따라 절취한 단면도이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 계단형 홈의 다양한 구조를 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 계단형 홈들을 설명하기 위한 단면도이다.
도 8a 내지 도 12b는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 블록 형성 방법을 설명하기 위한 도면들이다.
도 13a 내지 도 13d는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 블록 형성방법을 설명하기 위한 도면들이다.
도 14a 내지 도 16은 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 블록 형성방법을 설명하기 위한 도면들이다.
도 17a 내지 도 19는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 블록 형성방법을 설명하기 위한 도면들이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 콘택 영역 및 메모리 어레이 영역을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 메모리 블록(MB)을 포함한다. 메모리 블록(MB)은 메모리 어레이 영역(P1)과 콘택 영역(P2)을 포함할 수 있다.
메모리 어레이 영역(P1)에 다수의 메모리 스트링이 배치된다. 메모리 스트링에 연결된 도전 패턴들은 메모리 어레이 영역(P1)으로부터 제1 방향(I)을 따라 콘택 영역(P2)으로 연장된다. 콘택 영역(P2)에 배치된 도전 패턴들 하부에 패스 트랜지스터가 중첩될 수 있다.
콘택 영역(P2)은 메모리 어레이 영역(P1)의 양측에 배치될 수 있다. 메모리 어레이 영역(P1) 및 콘택 영역(P2)은 제1 방향(I)을 따라 일렬로 배치될 수 있다. 콘택 영역(P2)은 메모리 어레이 영역(P1)에 접하는 셀 사이드 가장자리(EG_C)를 갖는다. 이하의 도면들에서 셀 사이드 가장자리(EG_C)는 메모리 어레이 영역(P1)에 접촉된 콘택 영역(P2)의 측면을 나타내기 위해 표시된 것이며, 이에 대해 별도의 설명은 생략한다.
메모리 블록(MB)은 제1 방향(I)에 수직 교차하는 제2 방향(Ⅱ)을 따라 이격되어 배열될 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 스트링 구조를 나타내는 사시도들이다. 도 2a 및 도 2b에서는 설명의 편의를 위해 절연막들을 도시하지 않았다.
도 2a는 메모리 셀들이 U자형 채널막(CH)을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 도시한 것이다.
도 2a를 참조하면, 메모리 스트링은 U자형 채널막(CH)을 포함할 수 있다. 채널막(CH) 파이프 채널막(P_CH), 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다. 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)은 파이프 채널막(P_CH)으로부터 제1 및 제2 방향(I 및 Ⅱ)에 수직한 제3 방향(Ⅲ)으로 연장된다. 채널막(CH)은 제1 및 제2 방향(I 및 Ⅱ)을 따라 매트릭스 형태로 배열될 수 있다.
파이프 채널막(P_CH)은 기판(SUB) 상에 배치된 파이프 게이트(PG)로 둘러싸인다.
소스 사이드 채널막(S_CH)은 제3 방향(Ⅲ)을 따라 서로 이격되어 적층된 소스 사이드 도전 패턴들(CP_S)로 둘러싸인다. 소스 사이드 채널막(S_CH)의 상단은 공통 소스 라인(CSL)에 연결된다. 소스 사이드 도전 패턴들(CP_S)은 공통 소스 라인(CSL)과 파이프 게이트(PG) 사이에 배치된다. 소스 사이드 도전 패턴들(CP_S)은 소스 사이드 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함한다. 소스 사이드 워드 라인들(WL_S)은 서로 이격되어 제3 방향(Ⅲ)을 따라 적층된다. 소스 셀렉트 라인(SSL)은 소스 사이드 워드 라인들(WL_S)과 공통 소스 라인(CSL) 사이에 배치된다. 소스 사이드 워드 라인들(WL_S)과 공통 소스 라인(CSL) 사이에 한 층 또는 2층 이상의 소스 셀렉트 라인(SSL)이 적층될 수 있다.
드레인 사이드 채널막(D_CH)은 제3 방향(Ⅲ)을 따라 이격되어 적층된 드레인 사이드 도전 패턴들(CP_D)로 둘러싸인다. 드레인 사이드 채널막(D_CH) 상단은 비트 라인(BL)에 연결된다. 드레인 사이드 도전 패턴들(CP_D)은 비트 라인(BL)과 파이프 게이트(PG) 사이에 배치된다. 드레인 사이드 도전 패턴들(CP_D)은 드레인 사이드 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함한다. 드레인 사이드 워드 라인들(WL_D)은 서로 이격되어 제3 방향(Ⅲ)을 따라 적층된다. 드레인 셀렉트 라인(DSL)은 드레인 사이드 워드 라인들(WL_D)과 비트 라인(BL) 사이에 배치된다. 드레인 사이드 워드 라인들(WL_D)과 비트 라인(BL) 사이에 한 층 또는 2층 이상의 드레인 셀렉트 라인(DSL)이 적층될 수 있다.
소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D)은 소스 사이드 채널막(S_CH)과 드레인 사이드 채널막(D_CH) 사이에 배치된 슬릿(SI)에 의해 분리될 수 있다. 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D)은 동일한 높이로 형성될 수 있다. 소스 사이드 도전 패턴들(CP_S) 및 드레인 사이드 도전 패턴들(CP_D)은 제1 방향(I)을 따라 연장될 수 있다.
비트 라인(BL)과 공통 소스 라인(CSL)은 서로 다른 층에 서로 이격되어 배치될 수 있다. 예를 들어, 비트 라인(BL)은 공통 소스 라인(CSL)보다 상부에 배치되고, 공통 소스 라인(CSL)은 비트 라인(BL)과 소스 사이드 도전 패턴들(CP_S) 사이에 배치될 수 있다.
도면에 도시하지 않았으나, 채널막(CH)의 외벽은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 다층 메모리막으로 둘러싸인다. 소스 사이드 도전 패턴들(CP_S), 드레인 사이드 도전 패턴들(CP_D) 및 파이프 게이트(PG) 각각은 다층 메모리막을 사이에 두고 채널막(CH)을 감싼다.
상술한 구조에 따르면, 파이프 게이트(PG)와 파이프 채널막(P_CH)의 교차부에 파이프 트랜지스터가 형성된다. 드레인 사이드 워드 라인들(WL_D)과 드레인 사이드 채널막(D_CH)의 교차부들에 드레인 사이드 메모리 셀들이 형성된다. 소스 사이드 워드 라인들(WL_S)과 소스 사이드 채널막(S_CH)의 교차부들에 소스 사이드 메모리 셀들이 형성된다. 소스 셀렉트 라인(SSL)과 소스 사이드 채널막(S_CH)의 교차부에 소스 셀렉트 트랜지스터가 형성된다. 드레인 셀렉트 라인(DSL)과 드레인 사이드 채널막(D_CH)의 교차부에 드레인 셀렉트 트랜지스터가 형성된다. 이로써, 채널막(CH)을 따라 직렬로 연결된 드레인 셀렉트 트랜지스터, 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 소스 사이드 메모리 셀들, 및 소스 셀렉트 트랜지스터가 U자형 메모리 스트링을 구성할 수 있다. U자형 메모리 스트링은 비트 라인(BL)과 공통 소스 라인(SL) 사이에 연결되어 3차원 메모리 소자를 구성한다.
도 2b는 메모리 셀들이 스트레이트 타입 채널막(CH)을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 도시한 것이다.
도 2b를 참조하면, 메모리 스트링은 스트레이트 타입 채널막(CH)을 포함할 수 있다. 채널막(CH)은 소스 영역을 포함하는 기판(SUB)에 연결되어 제3 방향(Ⅲ)을 따라 연장된다. 채널막(CH)은 기판(SUB)과 비트 라인(BL) 사이에 연결될 수 있다. 채널막(CH)은 기판(SUB)의 소스 영역에 연결될 수 있다. 채널막(CH)은 제1 및 제2 방향(I 및 Ⅱ)을 따라 매트릭스 형태로 배열될 수 있다.
채널막(CH)은 제3 방향(Ⅲ)을 따라 서로 이격되어 적층된 도전 패턴들(CP)로 둘러싸인다. 도전 패턴들(CP)은 기판(SUB)과 비트 라인(BL) 사이에 배치된다. 도전 패턴들(CP)은 하부 셀렉트 라인(LSL), 하부 셀렉트 라인(LSL) 상에 적층된 워드 라인들(WL), 및 워드 라인들(WL) 상에 적층된 상부 셀렉트 라인(USL)을 포함할 수 있다. 도전 패턴들(CP)은 제1 슬릿(SI1)을 통해 분리될 수 있다. 상부 셀렉트 라인(USL)은 제2 슬릿(SI2)을 통해 워드 라인들(WL) 및 하부 셀렉트 라인(LSL)보다 작은 단위로 분리될 수 있다. 워드 라인들(WL)과 기판(SUB) 사이에 한 층 또는 2층 이상의 하부 셀렉트 라인(LSL)이 배치될 수 있다. 비트 라인(BL)과 워드 라인들(WL) 사이에 한 층 또는 2층 이상의 상부 셀렉트 라인(USL)이 배치될 수 있다. 도전 패턴들(CP)은 제1 방향(I)을 따라 연장될 수 있다.
도면에 도시하지 않았으나, 채널막(CH)의 외벽은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 다층 메모리막으로 둘러싸인다. 도전 패턴들(CP) 각각은 다층 메모리막을 사이에 두고 채널막(CH)을 감싼다.
상술한 구조에 따르면, 하부 셀렉트 라인(LSL)과 채널막(CH)의 교차부에 하부 셀렉트 트랜지스터가 형성된다. 워드 라인들(WL)과 채널막(CH)의 교차부들에 메모리 셀들이 형성된다. 상부 셀렉트 라인(USL)과 채널막(CH)의 교차부에 상부 셀렉트 트랜지스터가 형성된다. 이로써, 채널막(CH)을 따라 직렬로 연결된 하부 셀렉트 트랜지스터, 메모리 셀들, 상부 셀렉트 트랜지스터가 스트레이트 타입 메모리 스트링을 구성할 수 있다. 메모리 스트링은 비트 라인(BL)과 소스 라인(SL) 사이에 연결되어 3차원 메모리 소자를 구성한다.
도 2a 및 도 2b에서 상술한 3차원 메모리 스트링 및 채널막(CH)은 제1 및 제2 방향(I 및 Ⅱ)을 따라 매트릭스 형태로 배열되며, 메모리 블록(도 1의 MB)의 메모리 어레이 영역(도 1의 P1)에 배치될 수 있다.
도 3은 본 발명의 실시 예에 따른 패스 트랜지스터를 설명하기 위한 평면도이다. 도 3은 메모리 블록(도 1의 MB)의 콘택 영역(도 1의 P2) 하부에 중첩되는 구조물을 도시한 것이다.
도 3을 참조하면, 메모리 블록(도 1의 MB)의 콘택 영역(도 1의 P2) 하부에 패스 트랜지스터들(TR)이 배치된다. 패스 트랜지스터들(TR)은 블록 선택 신호에 응답하여 동작 전압들을 도전 패턴들(도 2a의 CP_S, CP_D 또는 도 2b의 CP)에 전송하도록 구성된다. 패스 트랜지스터들(TR)은 블록 선택 게이트 라인(111G)의 연장 방향을 따라 일렬로 배열될 수 있다.
블록 선택 게이트 라인(111G)은 도전 패턴들(도 2a의 CP_S, CP_D 또는 도 2b의 CP) 연장 방향 즉, 제1 방향(I)을 따라 연장될 수 있다. 블록 선택 게이트 라인(111G)은 제1 방향(I)을 따라 일렬로 배열된 패스 트랜지스터들(TR)의 게이트들에 공통으로 연결된다. 블록 선택 게이트 라인(111G)은 게이트 절연막(미도시)을 사이에 두고 기판(SUB) 상에 형성된다. 2개 이상의 블록 선택 게이트 라인들(111G)은 제2 방향(Ⅱ)을 따라 서로 이격되어 서로 나란하게 배열될 수 있다. 블록 선택 게이트 라인(111G)의 양측으로 기판(SUB)이 노출된다.
메모리 블록(도 1의 MB)의 콘택 영역(도 1의 P2) 하부에 중첩되는 기판(SUB)은 활성 영역(A) 및 소자 분리 영역(B)을 포함할 수 있다. 활성 영역(A) 및 소자 분리 영역(B)은 제1 방향(I)을 따라 교대로 배치될 수 있다. 활성 영역(A) 및 소자 분리 영역(B)은 제2 방향(Ⅱ)을 따라 연장된다. 소자 분리 영역(B)은 기판(SUB)의 일부를 관통하는 소자 분리 절연막으로 채워진다. 활성 영역(A)은 소자 분리 영역(B)에 의해 분리된다. 활성 영역(A)은 불순물이 도핑된 제1 및 제2 접합 영역(J1 및 J2)을 포함할 수 있다. 제1 및 제2 접합 영역(J1 및 J2)은 블록 선택 게이트 라인(111G) 양측으로 노출된 활성 영역(A) 내에 형성된다. 제2 접합 영역(J2)은 제2 방향(Ⅱ)으로 이웃한 2개의 블록 선택 게이트 라인들(111G) 사이에 배치될 수 있다. 제1 접합 영역(J1)은 2개의 블록 선택 게이트 라인들(111G)을 사이에 두고 2열로 배치될 수 있다. 제1 접합 영역(J1)에 제1 접합 콘택 플러그(CT_J)가 연결될 수 있다. 제1 방향(I)을 따라 일렬로 배치된 패스 트랜지스터들(TR)에 대응하는 다수의 제1 접합 콘택 플러그들(CT_J)은 제1 방향(I)을 따라 일렬로 배열될 수 있다.
도면에 도시하진 않았으나, 제2 접합 영역(J2)에 제2 접합 콘택 플러그가 연결될 수 있으며, 제2 접합 콘택 플러그는 동작 전압이 전송되는 글로벌 라인에 연결될 수 있다.
상기의 제1 및 제2 접합 영역(J1 및 J2)은 패스 트랜지스터들(TR) 각각의 소스 영역 및 드레인 영역으로서 이용될 수 있다. 블록 선택 게이트 라인(111G), 제1 및 제2 접합 영역(J1 및 J2)로 구성된 패스 트랜지스터들(TR)은 패스 트랜지스터들 상부에 배치되는 라우팅 배선들에 연결될 수 있다.
블록 선택 게이트 라인(111G) 상에 메모리 블록이 중첩될 수 있다. 메모리 블록은 다수의 메모리 스트링을 포함할 수 있다. 메모리 스트링은 도 2a 및 도 2b에서 상술한 구조로 형성될 수 있다. 메모리 스트링에 연결된 메모리 블록의 도전 패턴들은 제1 접합 콘택 플러그들(CT_J)과 라우팅 배선들을 경유하여 패스 트랜지스터들(TR)에 연결될 수 있다. 본 발명의 실시 예들은 도전 패턴들과 패스 트랜지스터들(TR)을 연결하기 위해 도전 패턴들에 계단형 홈들을 형성한다. 이하의 도면들을 참조하여 본 발명의 실시 예들에 따른 계단형 홈들에 대해 보다 구체적으로 설명한다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 계단형 홈들을 설명하기 위한 평면도 및 사시도이다. 보다 구체적으로, 도 4a는 슬릿(SI)을 사이에 두고 이웃한 한 쌍의 제1 및 제2 메모리 블록들(MB1 및 MB2)을 도시한 평면도이다. 도 4b는 제1 메모리 블록(MB1)에 형성된 계단형 홈들을 도시한 사시도이다. 도 4a 및 도 4b는 제1 및 제2 메모리 블록들(MB1 및 MB2)의 콘택 영역을 도시한 것이다.
도 4a 및 도 4b를 참조하면, 제1 및 제2 메모리 블록들(MB1 및 MB2)은 제1 방향(I)을 따라 연장된 슬릿(SI)에 의해 분리된다. 슬릿(SI)에 의해 분리된 한 쌍의 제1 및 제2 메모리 블록들(MB1 및 MB2)은 계단형 홈들(STS1 내지 STS4)을 포함할 수 있다.
계단형 홈들(STS1 내지 STS4)은 도 3에 도시된 패스 트랜지스터들 상부에 중첩될 수 있다. 계단형 홈들(STS1 내지 STS4)은 적층 그룹들의 적층 수 N개 (N은 2이상의 자연수)와 일치하도록 N개를 포함할 수 있다. 적층 그룹들은 제1 및 제2 메모리 블록들(MB1 및 MB2) 각각에 포함되며, 슬릿(SI)에 의해 관통될 수 있다. 적층 그룹들에 대한 구체적인 설명은 도 5을 참조하여 후술한다.
계단형 홈들(STS1 내지 STS4) 각각은 다단의 계단 구조를 갖는다. 계단형 홈들(STS1 내지 STS4)은 제1 방향(I)을 따라 일렬로 배열된다. 제1 방향을 따라 일렬로 배열된 계단형 홈들(STS1 내지 STS4)의 계단 구조들은 서로 다른 형태로 형성될 수 있다. 계단형 홈들(STS1 내지 STS4)은 슬릿(SI)을 기준으로 대칭된 구조로 형성된다.
계단형 홈들(STS1 내지 STS4) 중 메모리 어레이 영역에 인접한 제1 계단형 홈(STS1)은 제2 방향을 따라 평평하게 연장된 다단의 계단 구조를 포함할 수 있다. 계단형 홈들(STS1 내지 STS4) 중 메모리 어레이 영역으로부터 가장 먼 제N 계단형 홈(예를 들어, 제4 계단형 홈(STS4))은 제2 방향(Ⅱ)을 따라 평평하게 연장된 다단의 계단 구조를 포함할 수 있다. 도 13d에서 후술하겠으나, 제4 계단형 홈(STS4, 즉 제N 계단형 홈)은 제2 방향(Ⅱ)을 따라 높이차를 갖고 배치된 다단을 포함할 수 있다.
제1 계단형 홈(STS1)과 제4 계단형 홈(STS4, 즉 제N 계단형 홈) 사이의 제2 계단형 홈(STS2) 내지 제3 계단형 홈(STS3, 즉 제N-1 계단형 홈) 각각은 제2 방향(Ⅱ)을 따라 높이차를 갖고 배치된 다단을 포함할 수 있다.
계단형 홈들(STS1 내지 STS4)은 제1 방향(I)을 따라 높이차를 갖고 배치된 다단을 포함한다. 본 발명의 실시 예에 따르면, 제2 계단형 홈(STS2) 내지 제3 계단형 홈(STS3, 즉 제N-1 계단형 홈) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 높이차를 갖고 배치된 다단을 포함한다. 이 때, 제2 계단형 홈(STS2) 내지 제3 계단형 홈(STS3, 즉 제N-1 계단형 홈)의 다단의 계단 구조는 제1 방향(I)을 따라 제1 높이차(h1)로 형성된 다단과, 제2 방향(Ⅱ)을 따라 제1 높이차(h1)보다 큰 제2 높이차(h2)로 형성된 다단을 포함할 수 있다.
도 13d에서 후술하겠으나, 제4 계단형 홈(STS4, 즉 제N 계단형 홈)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 높이차를 갖고 배치된 다단을 포함할 수 있다. 이 때, 제4 계단형 홈(STS4, 즉 제N 계단형 홈)의 다단은 제1 방향(I)을 따라 제1 높이차(h1)로 형성되고, 제2 방향(Ⅱ)을 따라 제1 높이차(h1)보다 큰 제2 높이차(h2)로 형성될 수 있다.
계단형 홈들(STS1 내지 STS4) 각각은 제2 방향(Ⅱ)에 평행한 축을 기준으로 대칭된 구조로 형성될 수 있다. 제1 및 제2 메모리 블록들(MB1 및 MB2) 각각의 콘택 영역은 패드 영역(PP) 및 더미 영역(DP)을 포함한다. 패드 영역(PP)은 슬릿(SI)에 인접하여 슬릿(SI)을 따라 연장된다. 더미 영역(DP)은 슬릿(SI)과 패드 영역(PP) 사이에 배치된다.
패드 영역(PP)에서 계단형 홈들(STS1 내지 STS4)의 다단에 콘택 플러그들(CT_P)이 배치될 수 있다. 콘택 플러그들(CT_P)은 제1 방향(I)을 따라 일렬로 배열될 수 있다. 패드 영역(PP)을 따라 배치된 계단형 홈들(STS1 내지 STS4)의 깊이는 메모리 어레이 영역으로부터 멀어질수록 깊어진다. 이로써, 계단형 홈들(STS1 내지 STS4)은 패드 영역(PP)에서 서로 다른 깊이로 형성될 수 있다. 콘택 플러그들(CT_P)은 패드 영역(PP)에서 서로 다른 깊이에 배치된 계단형 홈들(STS1 내지 STS4)의 다단들에 서로 다른 깊이로 배치될 수 있다.
도 5는 도 4a에 도시된 선 "X-X'"를 따라 절취한 단면도이다.
도 5를 참조하면, N 개의 계단형 홈들은 순차로 적층된 N개의 적층 그룹들 내에 배치된다. N개의 적층 그룹들은 패스 트랜지스터들(도 3의 TR)을 포함하는 기판 상에 형성될 수 있다. N개의 적층 그룹들은 메모리 어레이 영역 및 콘택 영역을 포함한다. N개의 적층 그룹들의 콘택 영역은 패드 영역 및 더미 영역을 포함한다. 패드 영역 및 더미 영역의 배치는 도 4a 및 도 4b에서 상술한 바와 같다. 도 5는 콘택 영역의 패드 영역을 절취한 단면도이다.
N개의 계단형 홈들은 제1 방향(I)을 따라 일렬로 배열되고 순차로 배열된 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)로 구분될 수 있다. 제1 번째 계단형 홈(STS1)은 메모리 어레이 영역(도 1의 P1)에 가장 인접한 것으로 정의되며, 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)의 번호가 증가할수록 메모리 어레이 영역으로부터 멀어진다. N개의 적층 그룹들은 기판 상에 순차로 적층된 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)로 구분될 수 있다. 제1 번째 적층 그룹(SG1)은 기판에 가장 인접한 것으로 정의되며, 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)의 번호가 증가할수록 기판으로부터 멀어진다.
제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 각각은 다단을 포함하는 계단 구조를 갖는다. 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 각각의 계단 구조를 구성하는 단들(steps)은 서로 다른 높이에 배치된 도전 패턴들(CP)의 일부로 이루어질 수 있다.
제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 각각의 계단 구조를 구성하는 도전 패턴들(CP)에 서로 다른 깊이로 형성된 콘택 플러그들(CT_P)이 연결된다. 콘택 플러그들(CT_P)은 적층 그룹들(SG1 내지 SG4)보다 돌출되도록 제3 방향(Ⅲ)을 따라 연장될 수 있다. 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 각각은 평탄화 절연막(151)으로 채워질 수 있다. 콘택 플러그들(CT_P)은 도전 패턴들(CP) 상의 층간 절연막들(ILD) 중 어느 하나와 평탄화 절연막(151)을 관통할 수 있다.
제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)은 그들의 단들을 통해 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 각각의 패턴들(CP)을 노출할 수 있도록, 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 각각의 내부로 연장된다. 보다 구체적으로, 패드 영역을 따라 배치된 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)은 메모리 어레이 영역으로부터 멀어질수록 깊게 형성되어, 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 내부로 각각 연장된다. 제N 번째 적층 그룹(SG4) 내에 형성된 제1 번째 계단형 홈의 단들의 수는 제2 내지 제N-1 번째 적층 그룹들(SG2 내지 SG4) 내부로 각각 연장된 제2 내지 제N 번째 계단형 홈들(STS2 내지 STS4)의 하부에 배치된 단들의 수와 동일할 수 있다.
제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 중 메모리 어레이 영역에 인접한 제1 번째 계단형 홈(STS1)은 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 중 최상층의 제N 번째 적층 그룹(예를 들어, SG4)의 도전 패턴들(CP)로 구성된 다단의 계단 구조를 포함할 수 있다.
제2 내지 제N 번째 계단형 홈들(예를 들어, STS2 내지 STS4) 각각은 제1 높이차(h1)로 형성된 다단의 계단 구조를 포함할 수 있다. 제1 높이차(h1)로 형성된 다단의 계단 구조는 제2 내지 제N 번째 계단형 홈들(예를 들어, STS2 내지 STS4) 각각에 의해 노출되는 최하층의 적층 그룹(SG1 내지 SG3 중 어느 하나)을 구성하는 도전 패턴들(CP)을 포함한다. 제2 내지 제N 번째 계단형 홈들(예를 들어, STS2 내지 STS4) 각각은 제1 높이차(h1)보다 큰 제2 높이차(h2)로 정의된 계단 구조를 포함할 수 있다. 제2 높이차(h2)의 계단 구조는 제2 내지 제N 번째 계단형 홈들(예를 들어, STS2 내지 STS4)에 의해 노출되는 최하층의 적층 그룹(SG1 내지 SG3 중 어느 하나) 상에 배치된 상부 적층 그룹(SG2 내지 SG4 중 어느 하나)에 의해 정의된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 계단형 홈의 다양한 구조를 설명하기 위한 단면도이다.
도 6a에 도시된 바와 같이, 계단형 홈부는 균일한 폭의 다단을 갖는 A 타입 계단 구조(STS_A)를 포함할 수 있다.
도 6b에 도시된 바와 같이, 계단형 홈부는 A 타입 계단 구조(STS_A)와 A 타입 계단 구조(STS_A)로부터 기판이 배치된 하부를 향해 연장된 B 타입 계단 구조(STS_B)를 포함할 수 있다. A 타입 계단 구조(STS_A)는 제1 폭(W1)의 다단을 가질 수 있으며, B 타입 계단 구조(STS_B)는 제2 폭(W2)의 다단을 가질 수 있다. A 타입 계단 구조(STS_A)와 B 타입 계단 구조(STS_B)는 제3 폭(W3)의 간격으로 배치될 수 있다. 제1 내지 제3 폭(W1 내지 W3)은 서로 같거나, 서로 다를 수 있다.
도 7은 본 발명의 일 실시 예에 따른 계단형 홈들을 설명하기 위한 단면도이다. 도 7은 도 4a, 도 4b 및 도 5에서 상술한 실시 예의 변형 예를 도시한 것이다. 도 7은 N개의 적층 그룹들의 패드 영역을 따라 절취한 단면도이다.
도 7을 참조하면, 도 4a, 도 4b 및 도 5에서 상술한 바와 같이 N 개의 계단형 홈들은 순차로 적층된 N개의 적층 그룹들 내에 배치된다. N개의 계단형 홈들은 제1 방향(I)을 따라 일렬로 배열되고 순차로 배열된 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)을 포함한다. N개의 적층 그룹들은 기판 상에 순차로 적층된 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)을 포함한다.
제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 각각은 다단을 포함하는 계단 구조를 갖는다. 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 각각의 계단 구조를 구성하는 단들(steps)은 서로 다른 높이에 배치된 도전 패턴들(CP)의 일부로 이루어질 수 있다.
제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 각각의 계단 구조를 구성하는 도전 패턴들(CP)에 서로 다른 깊이로 형성된 콘택 플러그들(CT_P)이 연결된다. 콘택 플러그들(CT_P)은 적층 그룹들(SG1 내지 SG4)보다 돌출되도록 제3 방향(Ⅲ)을 따라 연장될 수 있다. 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4) 각각은 평탄화 절연막(151)으로 채워질 수 있다. 콘택 플러그들(CT_P)은 도전 패턴들(CP) 상의 층간 절연막들(ILD) 중 어느 하나와 평탄화 절연막(151)을 관통할 수 있다.
제N 번째 적층 그룹(SG4)의 도전 패턴들(CP)의 적층 수는 제2 내지 제N-1 번째 적층 그룹들(SG2 내지 SG4) 각각의 도전 패턴들(CP)의 적층 수와 다르다. 보다 구체적으로, 제2 내지 제N-1 번째 적층 그룹들(SG2 내지 SG4) 각각의 도전 패턴들(CP)의 적층 수는 제N 번째 적층 그룹(SG4)의 도전 패턴들(CP)의 적층 수보다 많다. 이러한 제N 번째 적층 그룹(SG4)의 도전 패턴들(CP)은 도 2a에서 상술한 소스 셀렉트 라인 또는 드레인 셀렉트 라인으로 이용되거나, 도 2b에서 상술한 상부 셀렉트 라인으로 이용될 수 있다.
제1 내지 제N 번째 적층 그룹들(SG1 내지 SG4) 각각의 도전 패턴들(CP)의 적층 수에 따라 제1 내지 제N 번째 적층 그룹들(SG2 내지 SG4) 내부로 각각 연장된 제1 내지 제N 번째 계단형 홈들(STS1 내지 STS4)의 계단 구조를 구성하는 단들의 개수가 변경될 수 있다. 본 발명의 실시 예에 따르면, 제N 번째 적층 그룹(SG4)보다 제2 내지 제N-1 번째 적층 그룹들(SG2 내지 SG4)이 더 많은 수의 도전 패턴들(CP)을 포함한다. 이에 따라, 제N 번째 적층 그룹(SG4) 내부에 정의된 제1 계단형 홈(STS1) 보다 제2 내지 제N-1 번째 적층 그룹들(SG2 내지 SG4) 내부로 각각 연장된 제2 내지 제N 번째 계단형 홈들(STS2 내지 STS4)의 하부 계단 구조들 각각이 더 많은 수의 단들을 포함할 수 있다.
이하의 도면들을 참조하여, 본 발명의 실시 예들에 따른 반도체 장치의 제조방법들을 설명한다. 이하의 도면들은 도 3에서 상술한 패스 트랜지스터들을 포함하는 기판 상에 형성되는 구조물을 도시한 것이며, 콘택 영역 위주로 도시한 것이다. 이하의 도면들에 메모리 어레이 영역에 인접한 측면을 나타내기 위해 셀 사이드 가장자리(EG_C)를 표시하였다.
도 8a 내지 도 12b는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 블록 형성 방법을 설명하기 위한 도면들이다.
도 8a 및 도 8b는 적층 그룹들 및 제1 타입 계단 구조 형성 방법을 설명하기 위한 도면들이다. 보다 구체적으로, 도 8a는 콘택 영역에 형성되는 구조물의 레이아웃을 설명하기 위한 평면도이고, 도 8b는 도 8a에 도시된 선"Y-Y'"를 따라 절취한 단면도이다.
도 8a 및 도 8b를 참조하면, 기판(미도시) 상에 순차로 적층된 N개의 적층 그룹들(예를 들어, SG1 내지 SG4)을 포함하는 예비 구조(PML)를 형성한다. N개의 적층 그룹들은 순차로 적층된 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)로 구분될 수 있다. 제1 번째 적층 그룹(SG1)은 기판에 가장 인접한 것으로 정의되며, 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)의 번호가 증가할수록 기판으로부터 멀어진다. 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)은 기판의 전체 영역 상에 형성될 수 있다.
예비 구조(PML)는 제1 내지 제N 영역들(예를 들어, CA1 내지 CA4)을 포함할 수 있다. 제1 내지 제N 영역들(예를 들어, CA1 내지 CA4)은 후속에서 계단형 홈들이 배치될 영역들에 대응된다.
제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 각각은 교대로 적층된 제1 물질막들(131) 및 제2 물질막들(133)을 포함한다. 제2 물질막들(133)은 도전 패턴들이 배치될 영역들을 정의하고, 제1 물질막들(131)은 층간 절연막들이 배치될 영역을 정의한다. 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)은 서로 동일한 적층 수의 제1 및 제2 물질막들(131, 133)을 포함할 수 있다.
제2 물질막들(133)은 제1 물질막들(131)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(131)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(133)은 도전 패턴용 도전물로 형성될 수 있다.
또는 제1 물질막들(131)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(133)은 희생막으로서 이용되며 제1 물질막들(131)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(131)은 실리콘 산화막으로 형성되고, 제2 물질막들(133)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(131, 133)이 모두 절연물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
또는 제1 물질막들(131)은 희생막으로서 이용되며 제2 물질막들(133)에 대한 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(133)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(151)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(153)은 도프트 폴리 실리콘막으로 형성될 수 있다. 제1 및 제2 물질막들(131, 133)이 모두 도전물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
이 후, 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 중 최상층의 제N 번째 적층 그룹(예를 들어, SG4)을 식각하여 제1 방향(I)을 따라 일렬로 배열된 N개의 제1 타입 계단 구조들(예를 들어, STA1 내지 STA4)을 기판(101)의 콘택 영역 상에 형성한다. N개의 제1 타입 계단 구조들은 제1 방향(I)을 따라 순차로 배열된 제1 내지 제N 번째 계단 구조들(예를 들어, STA1 내지 STA4)로 구분될 수 있다. 제1 번째 계단 구조(STA1)는 메모리 어레이 영역(도 1의 P1)에 가장 인접한 것으로 정의되며, 제1 내지 제N 번째 계단 구조들(예를 들어, STA1 내지 STA4)의 번호가 증가할수록 메모리 어레이 영역으로부터 멀어진다. 제1 내지 제N 번째 계단 구조들(예를 들어, STA1 내지 STA4)은 제1 내지 제N 영역들(예를 들어, CA1 내지 CA4)에 형성된다.
제1 내지 제N 번째 계단 구조들(예를 들어, STA1 내지 STA4) 각각은 제1 방향(I)을 따라 제1 높이차로 형성된 다단을 포함한다. 제1 내지 제N 번째 계단 구조들(예를 들어, STA1 내지 STA4) 각각은 제2 방향(Ⅱ)을 따르는 축을 기준으로 대칭된 구조로 형성될 수 있다.
제1 내지 제N 번째 계단 구조들(예를 들어, STA1 내지 STA4)은 이하와 같은 공정으로 형성될 수 있다.
먼저, 예비 구조(PML) 상에 제1 내지 제N 영역(예를 들어, CA1 내지 CA4) 각각의 중앙을 노출하는 제1 마스크 패턴(미도시)을 형성한다. 이 후, 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제N 번째 적층 그룹(예를 들어, SG4)을 식각한다. 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정 시, 제1 물질막들(131)과 제2 물질막들(133) 중 최상층에 배치된 한 쌍의 제1 및 제2 물질막으로 구성된 제1 식각 세트를 식각한다. 이 후, 식각 공정으로 제1 마스크 패턴의 크기를 줄인다. 그 결과, 제1 마스크 패턴에 의해 노출되는 영역의 크기가 커진다. 이로 인하여, 제1 식각 세트의 잔류 영역 일부와, 제1 식각 세트 하부에 제1 식각 세트에 인접하여 배치된 한 쌍의 제1 및 제2 물질막이 제2 식각 세트로서 노출된다. 이어서, 크기가 줄어든 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제1 식각 세트 및 제2 식각 세트의 노출부를 식각한다. 이와 같이 제1 마스크 패턴의 크기를 줄이는 공정과 제N 번째 적층 그룹(예를 들어, SG4)의 제1 및 제2 물질막들(131, 133)을 식각하는 공정을 반복하여 제1 내지 제N 번째 계단 구조들(예를 들어, STA1 내지 STA4)을 형성할 수 있다. 제1 내지 제N 번째 계단 구조들(예를 들어, STA1 내지 STA4)을 형성한 후, 제1 마스크 패턴을 제거할 수 있다.
도 9a 내지 도 9c는, 도 10a 내지 도 10c, 도 11a 내지 도 11c는 제2 타입 계단 구조 형성 방법을 설명하기 위한 도면들이다. 도 9a, 도 9b, 도 11a 및 도 12a는 공정 단계별 평면도들이다. 도 9b, 도 10b 및 도 11b는 도 9a, 도 9b 및 도 11a에 도시된 선"Y-Y'"를 따라 절취한 공정 단계별 단면도들이다. 도 9c, 도 10c 및 도 11c는 도 9a, 도 9b 및 도 11a에 도시된 선"Z-Z'"를 따라 절취한 공정 단계별 단면도들이다.
도 9a 내지 도 9c를 참조하면, 제1 개구부들(OP1A, OP1B, OP1C)을 포함하는 홀 타입 마스크 패턴(141P1)을 예비 구조(PML) 상에 형성한다. 제1 개구부들(OP1A, OP1B, OP1C)은 제2 내지 제N 번째 계단 구조들(예를 들어, 도 8A 및 도 8b의 STA2 내지 STA4)을 노출한다. 홀 타입의 마스크 패턴(141P1)은 제1 번째 계단 구조(STA1)를 차단하도록 형성된다.
제1 개구부들(OP1A, OP1B, OP1C)은 제1 방향(I)을 따라 중심이 일치하도록 일렬로 배열될 수 있다. 이 경우, 제1 개구부들(OP1A, OP1B, OP1C)의 제2 방향(Ⅱ)을 따르는 길이는 메모리 어레이 영역(도 1의 P1)으로부터 멀어질수록 길게 형성될 수 있다. 이러한 제1 개구부들(OP1A, OP1B, OP1C)의 길이 차이를 이용하여 제2 내지 제N 콘택 영역들(예를 들어, CA2 내지 CA4)에 형성되는 제2 타입 계단 구조들의 형태를 다르게 형성할 수 있다. 이에 대해서는 하기의 설명에서 구체화된다.
상술한 홀 타입의 마스크 패턴(141P1)을 식각 베리어로 이용하여 제1 개구부들(OP1A, OP1B, OP1C)을 통해 노출된 제2 내지 제N 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA2 내지 STA4)을 식각한다. 제2 타입의 계단 구조들을 형성하기 위해 홀 타입의 마스크 패턴(141P1)을 식각 베리어로 이용한 단위 식각 공정의 식각 깊이는 제1 타입의 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA2 내지 STA4)을 형성하기 위한 단위 식각 공정의 식각 깊이보다 더 깊다. 보다 구체적으로, 제1 타입의 계단 구조들을 형성하기 위한 단위 식각 공정의 식각 깊이는 서로 이웃한 한 쌍의 제1 및 제2 물질막의 두께와 동일할 수 있다. 제2 타입의 계단 구조들을 형성하기 위한 단위 식각 공정의 식각 깊이는 제1 내지 제N 적층 그룹들(예를 들어, SG1 내지 SG4) 각각의 높이와 동일할 수 있다.
제1 개구부들(OP1A, OP1B, OP1C)을 통해 노출된 제2 내지 제N 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA2 내지 STA4)을 식각함으로써, 제2 내지 제N 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA2 내지 STA4)이 제N 번째 적층 그룹(예를 들어, SG4) 하부의 제[N-1] 번째 적층 그룹(예를 들어, SG3) 내부로 이동된다. 이하, 제[N-1] 번째 적층 그룹(예를 들어, SG3) 내부로 이동된 제2 내지 제N 번째 계단 구조들을 제2 내지 제N 번째 계단 구조들의 제1 식각 영역들(STA2' 내지 STA4')로 정의한다. 이 때, 홀 타입 마스크 패턴(141P1)으로 차단된 제1 내지 제[N-1] 번째 계단 구조들(예를 들어, STA1 내지 STA3)의 일부는 식각되지 않는다.
도 10a 내지 도 10c를 참조하면, 제1 개구부들(도 9a 내지 도 9c의 OP1A, OP1B, OP1C)보다 넓은 제2 개구부들(OP2A, OP2B, OP2C)이 형성되도록 홀 타입 마스크 패턴(도 9a 내지 도 9c의 141P1)을 식각한다. 이로써, 제2 개구부들(OP2A, OP2B, OP2C)을 포함하는 제1 번째 식각된 홀 타입 마스크 패턴(141P2)이 형성된다.
제2 개구부들(OP2A, OP2B, OP2C)은 제2 내지 제N 번째 계단 구조들의 제1 식각 영역들(도 9a 내지 도 9c의 STA2' 내지 STA4')을 개구할 뿐 아니라, 이들에 인접한 제N 번째 적층 그룹(예를 들어, SG4) 상면의 일부 및 비식각된 제2 내지 제[N-1] 번째 계단 구조(예를 들어, STA2 내지 STA3) 일부를 개구할 수 있다. 이러한 제2 개구부들(OP2A, OP2B, OP2C)을 식각 베리어로 이용한 식각 공정으로 제N 번째 적층 그룹(예를 들어, SG4) 내지 제[N-2] 번째 적층 그룹(예를 들어, SG2)의 노출 영역을 식각한다. 이로써, 제2 내지 제N 번째 계단 구조들의 제1 식각 영역들(예를 들어, STA2' 내지 STA4')이 제[N-1] 번째 적층 그룹(예를 들어, SG3) 하부의 제[N-2] 번째 적층 그룹(예를 들어, SG2) 내부로 이동된다. 제[N-2] 번째 적층 그룹(예를 들어, SG2) 내부로 이동된 제2 내지 제N 번째 계단 구조들을 제2 내지 제N 번째 계단 구조들의 제2 식각 영역들(예를 들어, STA2'' 내지 STA4'')로 정의한다. 이 때, 제1 번째 식각된 홀 타입 마스크 패턴(141P2)으로 차단된 제1 내지 제[N-2] 번째 계단 구조들(예를 들어, STA1 내지 STA2)의 일부는 식각되지 않는다. 또한, 제2 개구부들(OP2A, OP2B, OP2C)을 통해 노출된 제N 번째 적층 그룹(예를 들어, SG4) 상면의 일부 및 제2 내지 제[N-1] 번째 계단 구조(예를 들어, STA2 내지 STA3) 일부가 제2 내지 제N 번째 계단 구조들의 제2 식각 영역들(예를 들어, STA2'' 내지 STA4'')을 형성하는 과정에서 식각된다. 이로써, 제2 내지 제[N-1] 번째 계단 구조들의 제2 식각 영역들(예를 들어, STA2'' 내지 STA3'') 주위에 제2 내지 제[N-1] 번째 계단 구조의 제1 식각 영역들(예를 들어, STA2' 내지 STA3')이 형성된다.
도 11a 내지 도 11c를 참조하면, 제N 번째 계단 구조(예를 들어, 도 8a의 STA4)가 제1 번째 적층 그룹(SG1) 내부로 이동할 때까지, 상술한 홀 타입 마스크 패턴(도 9a 내지 도 9c의 141P1)의 제1 개구부들을 넓히는 공정과, 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)의 제1 및 제2 물질막들(131, 133)을 식각하는 공정을 [N-1]회 반복한다.
홀 타입 마스크 패턴(도 9a 내지 도 9c의 141P1)을 [N-1]회 식각하여 제[N-1]의 개구부들(예를 들어, OP3A, OP3B, OP3C)을 포함하는 제[N-1]회 식각된 홀 타입 마스크 패턴(예를 들어 141P3)이 형성된다. 제[N-1] 개구부들(예를 들어, OP3A, OP3B, OP3C)은 제2 개구부들(도 10a 내지 도 10c의 OP2A, OP2B, OP2C)보다 넓다.
제N 번째 계단 구조(예를 들어, 도 8a의 STA 4)가 제1 번째 적층 그룹(SG1) 내부로 이동할 수 있도록 제[N-1] 개구부들(예를 들어, OP3A, OP3B, OP3C)을 통해 노출된 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)을 식각한다. 이로써, 제[N-1] 식각 영역들(예를 들어, STA3''', STA4''')이 정의된다.
상술한 공정들에 따르면, 식각 공정들이 반복되면서, 제1 방향(I) 뿐 아니라 제2 방향(Ⅱ)으로도 높이차를 갖는 다단들을 포함하는 제2 타입의 계단 구조들이 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 타입의 계단 구조들을 형성하기 위한 식각 공정의 식각 깊이를 조절하여 제1 방향(I)을 따라 제1 높이차를 갖는 다단들을 형성할 수 있다. 또한, 제2 타입의 계단 구조들을 형성하기 위한 식각 공정의 식각 깊이를 조절하여 제2 방향(Ⅱ)을 따라 제1 높이차보다 큰 제2 높이차를 갖는 다단들을 형성할 수 있다.
본 발명의 실시 예는 제2 타입의 계단 구조들을 형성하는 과정에서 홀 타입 마스크 패턴의 개구부들 길이를 다르게 형성하여 제1 타입의 계단 구조들이 서로 다른 형태로 식각될 수 있도록 제어할 수 있다. 특히, 본 발명의 실시 예에 따르면, 선 "Z-Z'"를 따라 배치된 제1 타입의 계단 구조들을 메모리 어레이 영역(도 1의 P1)으로부터 멀어질수록 예비 구조(PML) 내에 깊게 배치할 수 있다.
도면에 도시하진 않았으나, 상술한 제1 타입의 계단 구조들을 형성하기 전 또는 상술한 제2 타입의 계단 구조들을 형성한 이 후에 메모리 어레이 영역(도 1의 P1)에서 예비 구조(PML)를 관통하는 채널막(도 2a 및 도 2b의 CH)을 형성할 수 있다.
도 12a 및 도 12b는 계단형 홈 및 메모리 블록들의 형성방법을 설명하기 위한 도면들이다. 도 12a는 콘택 영역에 형성된 구조물의 평면도이며, 도 12b는 도 12a에 도시된 선"Z-Z'"를 따라 절취한 단면도이다.
도 12a 및 도 12b를 참조하면, 홀 타입 마스크 패턴을 제거하여 제1 타입의 계단 구조들 및 제2 타입의 계단 구조들을 평탄화 절연막(151)으로 채울 수 있다. 이어서, 예비 구조(도 11a 내지 도 11c의 PML)를 관통하여 이들을 제1 및 제2 예비 패턴들로 분리하는 슬릿(SI)을 형성한다.
제1 물질막들(131)이 층간 절연막으로 형성되고, 제2 물질막들(133)이 도전 패턴용 도전물로 형성된 경우, 슬릿(SI)을 통해 제1 물질막들(131)로 구성된 층간 절연막들(ILD)이 분리되고, 제2 물질막들(133)로 구성된 도전 패턴들(CP)이 분리된다.
제1 물질막들(131)이 층간 절연막으로 형성되고, 제2 물질막들(133)이 희생용 절연막으로 형성된 경우, 슬릿(SI)을 통해 제2 물질막들(133)을 제거하고 제2 물질막들(133)이 제거된 영역을 제3 물질막들인 도전 패턴들(CP)로 채울 수 있다.
제1 물질막들(131)이 희생 도전물로 형성되고, 제2 물질막들(133)이 도전 패턴용 도전물로 형성된 경우, 슬릿(SI)을 통해 제1 물질막들(131)을 제거하고 제1 물질막들(131)이 제거된 영역을 제3 물질막들인 층간 절연막들(ILD)로 채울 수 있다.
상술한 슬릿(SI)을 사이에 두고 마주하는 제1 타입의 계단 구조들 및 제2 타입의 계단 구조들은 슬릿(SI)에 의해 분리될 수 있다. 이로써, 슬릿(SI)을 기준으로 대칭된 구조를 갖는 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)이 형성될 수 있다. 도 8a 내지 도 12b에 도시된 공정들을 통해 형성된 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)은 도 4a 내지 도 5에서 상술한 구조로 형성될 수 있다.
슬릿(SI)은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함하는 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)을 관통하여 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)을 대칭된 구조의 제1 및 제2 메모리 블록들(MB1 및 MB2)로 분리한다.
도 13a 내지 도 13d는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 블록 형성방법을 설명하기 위한 도면들이다. 도 13a 내지 도 13c는 도 9a 내지 도 11a에서 상술한 홀 타입 마스크 패턴의 변형 예이며, 도 13d는 홀 타입 마스크 패턴의 변형에 따른 계단형 홈들의 변형 예이다.
도 13a를 참조하면, 제1 내지 제N 번째 패스 트랜지스터 그룹들을 포함하는 기판을 형성한 후, 그 상부에 도 8a 및 도 8b에서 상술한 바와 같이 제1 내지 제N 번째 적층 그룹들을 포함하는 예비 구조를 형성하고, 제N 번째 적층 그룹 내에 제1 타입 계단 구조들을 형성한다. 제1 타입 계단 구조들은 도 8a 및 도 8b에서 상술한 바와 같이 제1 방향(I)을 따라 일렬로 배열된 제1 내지 제N 번째 계단 구조들을 포함한다. 제1 내지 제N 번째 계단 구조들은 예비 구조의 제1 내지 제N 영역들(예를 들어, CA1 내지 CA4)에 배치된다.
이어서, 제1 개구부들(OP1A', OP1B', OP1C')을 포함하는 홀 타입 마스크 패턴(241P1)을 예비 구조 상에 형성한다. 제1 개구부들(OP1A', OP1B', OP1C')은 제2 내지 제N 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA2 내지 STA4)을 노출한다. 홀 타입의 마스크 패턴(241P1)은 제1 번째 계단 구조(예를 들어, 도 8a 내지 도 8c의 STA1)를 차단하도록 형성된다.
제1 개구부들은 제1 내지 제N 타입의 개구부들(OP1A', OP1B', OP1C')을 포함할 수 있다. 제1 타입의 개구부(OP1A')는 제1 번째 계단 구조(예를 들어, 도 8a 및 도 8b의 STA1)에 인접한 제2 번째 계단 구조(예를 들어, 도 8a 및 도 8b의 STA2)를 개구한다. 제2 내지 제N 타입의 개구부들(OP1B', OP1C')은 제1 타입의 개구부들(OP1A')의 중심으로부터 제1 방향(I)을 따라 연장된 중심축을 기준으로 메모리 어레이 영역(도 1의 P1)으로부터 멀어질수록 간격이 넓어지며 서로 대칭된 쌍으로 배열된다. 이러한 제2 내지 제N 타입의 개구부들(OP1B', OP1C')을 통해 제3 내지 제N 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA3 내지 STA4)이 개구된다.
상술한 홀 타입의 마스크 패턴(241P1)을 식각 베리어로 이용하여 제1 내지 제N 타입의 개구부들(OP1A, OP1B, OP1C)을 통해 노출된 제2 내지 제N 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA2 내지 STA4)을 식각한다. 이 때, 식각 깊이는 제1 타입의 계단 구조들을 형성하기 위한 단위 식각 공정의 식각 깊이보다 깊다. 이러한 식각 공정을 통해, 제2 내지 제N 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA2 내지 STA4)이 제N 번째 적층 그룹(예를 들어, 도 8b의 SG4) 하부의 제[N-1] 번째 적층 그룹(예를 들어, 도 8b의 SG3) 내부로 이동된다. 이하, 제[N-1] 번째 적층 그룹(예를 들어, SG3) 내부로 이동된 제2 내지 제N 번째 계단 구조들을 제2 내지 제N 번째 계단 구조들의 제1 식각 영역들(STB2' 내지 STB4')로 정의한다. 이 때, 홀 타입 마스크 패턴(241P1)으로 차단된 제1 내지 제[N-1] 번째 계단 구조들의 일부는 식각되지 않는다.
도 13b를 참조하면, 제1 개구부들(도 13a의 OP1A', OP1B', OP1C')보다 넓은 제2 개구부들(OP2A', OP2B', OP2C')이 형성되도록 홀 타입 마스크 패턴(도 13a의 241P1)을 식각한다. 이로써, 제2 개구부들(OP2A', OP2B', OP2C')을 포함하는 제1 번째 식각된 홀 타입 마스크 패턴(241P2)이 형성된다.
제2 개구부들(OP2A', OP2B', OP2C')은 제2 내지 제N 번째 계단 구조들의 제1 식각 영역들(도 13a의 STB2' 내지 STB4')을 개구할 뿐 아니라, 이들에 인접한 제N 번째 적층 그룹(예를 들어, 도 8b의 SG4) 상면의 일부 및 비식각된 제2 내지 제N 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA2 내지 STA4) 일부를 개구할 수 있다. 이러한 제2 개구부들(OP2A', OP2B', OP2C')을 식각 베리어로 이용한 식각 공정으로 제N 번째 적층 그룹(예를 들어, 도 8b의 SG4) 내지 제[N-2] 번째 적층 그룹(예를 들어, 도 8b의 SG2)의 노출 영역을 식각한다. 이로써, 제2 내지 제N 번째 계단 구조들의 제1 식각 영역들(예를 들어, STB2' 내지 STB4')이 제[N-1] 번째 적층 그룹(예를 들어, 도 8b의 SG3) 하부의 제[N-2] 번째 적층 그룹(예를 들어, 도 8b의 SG2) 내부로 이동된다. 제[N-2] 번째 적층 그룹(예를 들어, 도 8b의 SG2) 내부로 이동된 제2 내지 제N 번째 계단 구조들을 제2 내지 제N 번째 계단 구조들의 제2 식각 영역들(예를 들어, STB2'' 내지 STB4'')로 정의한다. 이 때, 제1 번째 식각된 홀 타입 마스크 패턴(241P2)으로 차단된 제1 내지 제[N-2] 번째 계단 구조들(예를 들어, 도 8a 및 도 8b의 STA1 내지 STA2)의 일부는 식각되지 않는다. 도 10a 내지 도 10c에서 상술한 바와 같이 제2 내지 제N 번째 계단 구조들의 제2 식각 영역들(예를 들어, STB2'' 내지 STB4'')을 형성하는 과정에서 제2 내지 제N 번째 계단 구조들의 제2 식각 영역들(예를 들어, STB2'' 내지 STB4'') 주위에 제2 내지 제N 번째 계단 구조의 제1 식각 영역들(예를 들어, STB2' 내지 STB4')이 형성된다.
도 13c를 참조하면, 제N 번째 계단 구조(예를 들어, 도 8a의 STA4)가 제1 번째 적층 그룹(도 8b의 SG1) 내부로 이동할 때까지, 상술한 홀 타입 마스크 패턴(도 13a의 241P1)의 제1 개구부들을 넓히는 공정과, 제1 내지 제N 번째 적층 그룹들(예를 들어, 도 8b의 SG1 내지 SG4)의 제1 및 제2 물질막들(도 8b의 131, 133)을 식각하는 공정을 [N-1]회 반복한다.
홀 타입 마스크 패턴(도 13a의 241P1)을 [N-1]회 식각하여 제[N-1] 개구부들(예를 들어, OP3A', OP3B', OP3C')을 포함하는 제[N-1]회 식각된 홀 타입 마스크 패턴(예를 들어, 241P3)이 형성된다. 제[N-1] 개구부들(예를 들어, OP3A', OP3B', OP3C')은 제2 개구부들(도 13b의 OP2A', OP2B', OP2C')보다 넓다.
제N 번째 계단 구조(예를 들어, 도 8a의 STA 4)가 제1 번째 적층 그룹(도 8b의 SG1) 내부로 이동할 수 있도록 제[N-1] 개구부들(예를 들어, OP3A', OP3B', OP3C')을 통해 노출된 제1 내지 제N번째 적층 그룹들(예를 들어, 도 8b의 SG1 내지 SG4)을 식각한다. 이로써, 제[N-1] 식각 영역들(예를 들어, STB2''', STB3''', STB4''')이 정의된다.
상술한 공정들에 따르면, 식각 공정들이 반복되면서, 제1 방향(I) 뿐 아니라 제2 방향(Ⅱ)으로도 높이차를 갖는 다단들을 포함하는 제2 타입의 계단 구조들이 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 타입의 계단 구조들을 형성하기 위한 식각 공정의 식각 깊이를 조절하여 제1 방향(I)을 따라 제1 높이차를 갖는 다단들을 형성할 수 있다. 또한, 제2 타입의 계단 구조들을 형성하기 위한 식각 공정의 식각 깊이를 조절하여 제2 방향(Ⅱ)을 따라 제1 높이차보다 큰 제2 높이차를 갖는 다단들을 형성할 수 있다.
본 발명의 실시 예는 제2 타입의 계단 구조들을 형성하는 과정에서 홀 타입 마스크 패턴의 개구부들을 제1 방향을 따라 대칭된 형태로 배열하되, 메모리 어레이 영역으로부터 멀어질수록 넓은 간격으로 배치한다. 이로써, 본 발명의 실시 예는 제1 타입의 계단 구조들을 서로 다른 형태로 식각할 수 있다. 특히, 본 발명의 실시 예에 따르면, 제1 타입의 계단 구조들을 메모리 어레이 영역(도 1의 P1)으로부터 멀어질수록 예비 구조(PML) 내에 깊게 배치할 수 있다.
본 발명의 실시 예에 따른 제2 타입의 계단 구조들을 형성하는 과정에서 제N 번째 계단 구조들이 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 높이차를 갖도록 패터닝된다.
도 13d를 참조하면, 도 12a 및 도 12b에서 상술한 바와 동일한 공정들을 실시한다. 이로써, 제1 타입의 계단 구조들 및 제2 타입의 계단 구조들은 슬릿(SI)에 의해 분리될 수 있다. 그 결과, 슬릿(SI)을 기준으로 대칭된 구조의 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)이 형성될 수 있다. 도 13d에 도시된 제2 내지 제N 번째 계단형 홈들(예를 들어, STS2 내지 STS4)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 높이차를 갖는다.
도 14a 내지 도 16은 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 블록 형성방법을 설명하기 위한 도면들이다. 도 14a 및 도 14b, 도 15a 및 도 15b는 제1 타입의 계단 구조들의 형성 방법에 대한 변형 예이며, 도 16은 제1 타입의 계단 구조들을 형성한 후, 이어지는 후속 공정을 설명하기 위한 도면이다. 도 14a 및 도 15b는 콘택 영역에 형성된 구조물을 도시한 평면도들이며, 도 14b, 도 15b, 및 도 16은 평면도들에 도시된 선"W-W'"를 따라 절취한 단면도들이다.
도 14a 및 도 14b를 참조하면, 패스 트랜지스터들(예를 들어, 도 3의 TR)을 포함하는 기판 상에 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)이 적층된 예비 구조(PML)를 형성한다. 예비 구조(PML)는 도 8a 및 도 8b에서 상술한 바와 동일한 구조의 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)을 포함한다. 예비 구조(PML)의 콘택 영역은 계단형 홈들이 배치될 제1 내지 제N 영역들(예를 들어, CA1 내지 CA4)을 포함할 수 있다.
제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 각각은 교대로 적층된 제1 물질막들(131) 및 제2 물질막들(133)을 포함한다. 제1 물질막들(131) 및 제2 물질막들(133)의 물성은 도 8a 및 도 8b에서 상술한 바와 동일하다.
이 후, 제N 번째 적층 그룹(예를 들어, SG4) 상에 제1 마스크 패턴(미도시)을 형성한다. 이어서, 제1 마스크 패턴은 제2 방향(Ⅱ)에 평행하게 연장되고, 제1 방향(I)을 따라 이격되게 배치된 제1 트렌치들을 포함할 수 있다. 이러한 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제N 번째 적층 그룹(예를 들어, SG4)의 상부에 형성된 제1 물질막들(131)과 제2 물질막들(133)을 식각한다. 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정 시, 제1 물질막들(131)과 제2 물질막들(133) 중 최상층에 배치된 한 쌍의 제1 및 제2 물질막으로 구성된 제1 식각 세트를 식각한다. 이 후, 식각 공정으로 제1 트렌치의 폭을 넓히고, 제1 마스크 패턴의 크기를 줄인다. 그 결과, 제1 트렌치에 의해 노출되는 영역의 크기가 커진다. 이로 인하여, 제1 식각 세트의 잔류 영역 일부와, 제1 식각 세트 하부에 제1 식각 세트에 인접하여 배치된 한 쌍의 제1 및 제2 물질막이 제2 식각 세트로서 노출된다. 이어서, 크기가 줄어든 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제1 식각 세트 및 제2 식각 세트의 노출부를 식각한다.
상술한 바와 같이 제1 트렌치의 폭을 넓히는 공정과 제N 번째 적층 그룹(예를 들어, SG4)의 제1 및 제2 물질막들(131, 133)을 식각하는 공정을 반복하여 A 타입의 계단 구조들(ST_A)을 제N 번째 적층 그룹(예를 들어, SG4)의 상부에 형성할 수 있다. A 타입의 계단 구조들(ST_A)을 형성한 후, 제1 마스크 패턴을 제거할 수 있다.
도 15a 및 도 15b를 참조하면, A 타입의 계단 구조들(ST_A)에 연결되어, A타입의 계단 구조들(ST_A)보다 깊게 형성된 B타입의 계단 구조들(ST_B)을 형성한다. A타입의 계단 구조들(ST_A)의 제1 타입의 계단 구조들의 상부측 다단들로 구성되며, B타입의 계단 구조들(ST_B)은 제1 타입의 계단 구조들의 하부측 다단들을 구성된다.
상술한 B타입의 계단 구조들(ST_B)을 형성하기 위해, 먼저 제1 트렌치들보다 좁은 제2 트렌치들을 포함하는 제2 마스크 패턴(미도시)을 A 타입의 계단 구조들(ST_A)을 덮도록 형성할 수 있다. 제2 트렌치들은 제2 방향(Ⅱ)에 평행하게 연장되고, 제1 방향(I)을 따라 이격되게 배치될 수 있으며, A 타입의 계단 구조들(ST_A)의 중앙부를 개구하도록 배치될 수 있다. 이어서, B 타입의 계단 구조들(ST_B)이 형성될 때까지 제2 트렌치들을 통해 노출된 제N 번째 적층 그룹(예를 들어, SG4)의 제1 및 제2 물질막들(131, 133)을 식각하는 공정과 제2 트렌치들의 폭을 넓히는 공정을 반복한다. 이 후, 제2 마스크 패턴을 제거할 수 있다.
도 14a 내지 도 15b에서 상술한 공정을 통해 A타입의 계단 구조들(ST_A)과 B타입의 계단 구조들(ST_B)이 연결된 제1 타입의 계단 구조들(STA)을 형성할 수 있다.
도 16을 참조하면, 도 9a 내지 도 12b에서 상술한 공정 또는 도 13a 내지 도 13d에서 상술한 공정을 이용하여 제2 타입의 계단 구조들 및 슬릿을 형성한다. 이로써, 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)이 형성된다. 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)은 평탄화 절연막(351)으로 채워질 수 있다.
슬릿을 통해 제1 물질막들 또는 제2 물질막들을 제3 물질막들로 대체하거나, 제1 물질막들 또는 제2 물질막들을 분리하여, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 제1 및 제2 메모리 블록들을 형성할 수 있다.
도 17a 내지 도 19는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 블록 형성방법을 설명하기 위한 도면들이다.
도 17a 및 도 17b는 제1 타입의 계단 구조들에 연결되는 추가 계단 구조들 형성 방법을 도시한 도면들이다. 도 17a는 콘택 영역에 형성된 구조물을 도시한 평면도이며, 도 17b는 도 17a에 도시된 선"V-V'"를 따라 절취한 단면도들이다.
도 17a 및 도 17b를 참조하면, 패스 트랜지스터들(예를 들어, 도 3의 TR)을 포함하는 기판 상에 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)이 적층된 예비 구조(PML)를 형성한다. 예비 구조(PML)는 제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4)을 포함한다. 예비 구조(PML)의 콘택 영역은 계단형 홈들이 배치될 제1 내지 제N 영역들(예를 들어, CA1 내지 CA4)을 포함할 수 있다.
제1 내지 제N 번째 적층 그룹들(예를 들어, SG1 내지 SG4) 각각은 교대로 적층된 제1 물질막들(131) 및 제2 물질막들(133)을 포함한다. 제1 물질막들(131) 및 제2 물질막들(133)의 물성은 도 8a 및 도 8b에서 상술한 바와 동일하다. 제N 번째 적층 그룹(SG4) 보다 제1 내지 제N-1번째 적층 그룹들(SG2 내지 SG3) 각각을 구성하는 제1 물질막들(131) 및 제2 물질막들(133)의 적층 수가 많다.
이 후, 제N 번째 적층 그룹(예를 들어, SG4) 상에 제1 마스크 패턴(미도시)을 형성한다. 이어서, 제1 마스크 패턴은 제2 방향(Ⅱ)에 평행하게 연장되고, 제1 방향(I)을 따라 이격되게 배치된 제1 트렌치들을 포함할 수 있다. 이러한 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 N개의 제1 타입의 계단 구조들(예를 들어, STA1 내지 STA4)을 제N 번째 적층 그룹(예를 들어, SG4)에 형성할 수 있다. 제1 타입의 계단 구조들(STA1 내지 STA4)을 형성한 후, 제1 마스크 패턴을 제거할 수 있다.
이어서, 제1 타입의 계단 구조들(STA1 내지 STA4)에 연결되어, 제1 타입의 계단 구조들(STA1 내지 STA4)보다 깊게 형성된 추가 계단 구조들(AST)을 제N-1번째 적층 그룹(SG3) 내부에 형성한다.
상술한 추가 계단 구조들(AST)을 형성하기 위해, 먼저 제1 트렌치들보다 좁은 제2 트렌치들을 포함하는 제2 마스크 패턴(441)을 제1 타입의 계단 구조들(STA1 내지 STA4)을 덮도록 형성할 수 있다. 제2 트렌치들은 제2 방향(Ⅱ)에 평행하게 연장되고, 제1 방향(I)을 따라 이격되게 배치될 수 있다. 제2 마스크 패턴(441)은 제1 타입의 계단 구조들(STA1 내지 STA4) 중 메모리 어레이 영역에 인접한 제1 번째 제1 타입 계단 구조(STA1)를 완전히 덮도록 형성된다. 제2 트렌치들은 제2 내지 제N 번째의 제1 타입 계단 구조들(STA2 내지 STA4)의 중앙부들에 각각 배치된다. 이로써, 제2 트렌치들은 제2 내지 제N 번째의 제1 타입 계단 구조들(STA2 내지 STA4)을 통해 제N-1 번째 적층 그룹(SG3)을 개구할 수 있다.
이어서, 추가 계단 구조들(AST)이 형성될 때까지 제2 트렌치들을 통해 노출된 제N-1 번째 적층 그룹(예를 들어, SG3)의 제1 및 제2 물질막들(131, 133)을 식각하는 공정과 제2 트렌치들의 폭을 넓히는 공정을 반복한다. 제2 마스크 패턴(441)은 추가 계단 구조들(AST) 형성 후 제거될 수 있다.
도 18은 홀 타입 마스크 패턴을 이용한 식각 공정의 변형 예를 도시한 것이다.
도 18을 참조하면, 제1 타입 계단 구조들(STA1 내지 STA4) 및 추가 계단 구조들(AST)이 형성된 적층 그룹들(SG1 내지 SG4) 상에 홀 타입 마스크 패턴(443)을 형성한다. 홀 타입 마스크 패턴(443)은 제1 번째 제1 타입 계단 구조(STA1)를 차단하는 구조로 형성된다. 홀 타입 마스크 패턴(443)의 형성 초기에, 홀 타입 마스크 패턴(443)은 도 9a 또는 도 13a에서 상술한 형태의 제1 개구부들을 포함할 수 있다.
제1 타입 계단 구조들(STA1 내지 STA4) 중 제N 번째 제1 타입 계단 구조(STA4)가 제N-1번째 적층 그룹(SG3) 내부로 이동될 때까지, 상술한 홀 타입 마스크 패턴(443)을 식각 베리어로 이용한 제1 및 제2 물질막들(131, 133)의 식각 공정과 제1 개구부들의 폭을 넓히는 공정을 반복한다. 이러한 식각 공정에 의해 형성되는 계단 구조의 단들은 제N-1 번째 적층 그룹(SG3)을 구성하는 제1 및 제2 물질막들(131, 133)의 높이와 동일한 높이를 갖도록 형성될 수 있다.
상술한 식각 공정에 의해 제N 번째 제1 타입 계단 구조(STA4)에 연결된 추가 계단 구조(AST)가 제N 번째 적층 그룹(SG4) 상단 내부로 이동될 수 있다.
도 19를 참조하면, 도 18에 도시된 홀 타입 마스크 패턴의 개구부들의 폭을 넓힌 후, 넓어진 개구부들을 포함하는 홀 타입 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제1 및 제2 물질막들(131, 133)을 식각한다. 이 때, 식각 공정은 제N 번째 제1 타입 계단 구조(도 18의 STA4)가 제N 번째 적층 그룹(SG4) 내부로 이동될 때까지 실시될 수 있다. 또한 식각 깊이는 제1 타입 계단 구조들(STA 1 내지 STA4) 중 어느 하나의 구조에 대응하는 높이와 추가 계단 구조(AST)의 높이 사이의 차이와 동일하다.
이어서, 도 12a 및 도 12b에서 상술한 공정을 이용하여 제2 타입의 계단 구조들 및 슬릿을 형성한다. 이로써, 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)이 형성된다. 제1 내지 제N 번째 계단형 홈들(예를 들어, STS1 내지 STS4)은 평탄화 절연막(451)으로 채워질 수 있다.
슬릿을 통해 제1 물질막들 또는 제2 물질막들을 제3 물질막들로 대체하거나, 제1 물질막들 또는 제2 물질막들을 분리하여, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 제1 및 제2 메모리 블록들을 형성할 수 있다.
도 17a 내지 도 19에 도시된 공정들을 통해 형성된 제1 내지 제N 번째 계단형 홈들(STS1 내지 STS4)은 도 7에서 상술한 구조로 형성될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 20을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 19에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 20을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
STS 1 내지 STS 4: 계단형 홈 SG1 내지 SG4: 적층 그룹
GR1 내지 GR4: 패스 트랜지스터 그룹 AST: 추가 계단 구조
STA1 내지 STA4, STA: 제1 타입 계단 구조 111: 제1 물질막
113: 제2 물질막 ILD: 층간 절연막
CP: 도전 패턴 CT_P, CT_J: 콘택 플러그
PP: 패드 영역 DP: 더미 영역
ML: 다층 구조

Claims (26)

  1. 기판 상에 순차로 적층되고, 각각이 서로 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 N개(N은 2이상의 자연 수)의 적층 그룹들; 및
    상기 적층 그룹들 각각의 상기 층간 절연막들 및 상기 도전 패턴들 내에 형성되고, 제1 방향을 따라 일렬로 배열된 N개의 계단형 홈들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 적층 그룹들을 관통하여 상기 제1 방향을 따라 연장되고, 상기 적층 그룹들을 제1 및 제2 메모리 블록으로 분리하는 슬릿을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 계단형 홈들 각각은 상기 슬릿을 기준으로 대칭된 구조로 형성된 반도체 장치.
  4. 제 2 항에 있어서,
    상기 적층 그룹들은
    상기 계단형 홈들이 배치되는 콘택 영역; 및
    상기 콘택 영역으로부터 연장되고, 메모리 스트링이 배치되는 메모리 어레이 영역을 포함하고,
    상기 콘택 영역은 상기 슬릿에 인접하여 상기 슬릿을 따라 연장된 패드 영역 및 상기 슬릿과 상기 패드 영역 사이에 배치된 더미 영역을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 패드 영역에서 상기 계단형 홈들을 통해 상기 도전 패턴들에 연결된 콘택 플러그들을 더 포함하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 패드 영역을 따라 배치된 상기 계단형 홈들의 깊이는 상기 메모리 어레이 영역으로부터 멀어질수록 깊어지는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 계단형 홈들 중 상기 메모리 어레이 영역에 인접한 제1 번째 계단형 홈은 상기 적층 그룹들 중 최상층의 제N 번째 적층 그룹의 도전 패턴들로 구성된 다단의 계단 구조를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 번째 계단형 홈의 다단의 계단 구조는 상기 제1 방향에 수직한 제2 방향을 따라 평평하게 연장된 반도체 장치.
  9. 제 7 항에 있어서,
    상기 계단형 홈들 중 제2 내지 제[N-1] 번째 계단형 홈들 각각은 상기 제1 방향에 수직한 제2 방향을 따라 높이차를 갖는 다단의 계단 구조를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제2 내지 제[N-1] 번째 계단형 홈들 각각의 다단의 계단 구조는 상기 제1 방향을 따라 제1 높이차로 형성된 단들(steps)과, 상기 제2 방향을 따라 상기 제1 높이차보다 큰 제2 높이차로 형성된 단들을 포함하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 계단형 홈들 중 제N 번째 계단형 홈은 상기 제1 방향에 수직한 제2 방향을 따라 평평하게 연장된 다단의 계단 구조를 포함하는 반도체 장치.
  12. 제 7 항에 있어서,
    상기 계단형 홈들 중 제N 번째 계단형 홈은 상기 제1 방향을 따라 제1 높이차로 형성된 단들과, 상기 제1 방향에 수직한 제2 방향을 따라 상기 제1 높이차보다 큰 제2 높이차로 형성된 단들을 포함하는 반도체 장치.
  13. 제 4 항에 있어서,
    상기 계단형 홈들은
    상기 적층 그룹들 중 최상층의 제N 번째 적층 그룹의 도전 패턴들을 포함하는 단들로 정의된 계단 구조를 포함하고, 상기 메모리 어레이 영역에 인접한 제1 번째 계단형 홈; 및
    상기 제N 번째 적층 그룹보다 많은 수의 도전 패턴들을 포함하는 제1 내지 제N-1번째 적층 그룹들 내부로 각각 연장되고, 상기 제1 번째 계단형 홈보다 많은 수의 단들을 포함하는 계단 구조를 포함하는 제2 내지 제N 번째 계단형 홈들을 포함하는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 계단형 홈들 각각은 상기 제1 방향에 수직한 제2 방향을 따르는 축을 기준으로 대칭된 구조로 형성된 반도체 장치.
  15. 기판 상에, 교대로 적층된 제1 및 제2 물질막들을 포함하는 N개 (N은 2이상의 자연수)의 적층 그룹들을 순차로 적층하는 단계;
    상기 적층 그룹들 중 최상층의 제N 번째 적층 그룹을 식각하여, 상기 제N 번째 적층 그룹에 제1 방향을 따라 일렬로 배열된 N개의 제1 타입 계단 구조들을 형성하는 단계;
    상기 제1 타입 계단 구조들을 노출하는 개구부들을 포함하는 홀 타입 마스크 패턴을 상기 적층 그룹들 상에 형성하는 단계; 및
    상기 홀 타입 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 높이차를 갖는 다단을 포함하는 제2 타입 계단 구조들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 타입 계단 구조들은 상기 제1 방향을 따라 배열되고 제1 높이차를 갖는 다단을 포함하는 반도체 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 타입 계단 구조들을 형성하는 단계는,
    상기 제N 번째 적층 그룹 상에 제1 마스크 패턴을 형성하는 단계; 및
    상기 제N 번째 적층 그룹에 상기 제1 타입 계단 구조들이 형성될 때까지, 상기 제1 마스크 패턴을 식각 베리어로 이용하여 상기 제N 번째 적층 그룹의 제1 및 제2 물질막들을 식각하는 공정과 상기 제1 마스크 패턴의 크기를 줄이는 공정을 반복하는 단계를 포함하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제2 타입의 계단 구조를 형성하는 단계 이전,
    상기 제1 타입 계단 구조들의 중 상기 적층 그룹들의 메모리 어레이 영역에 인접한 제1 번째 제1 타입 계단 구조를 덮고, 제2 내지 제N 번째 제1 타입 계단 구조들을 통해 제N-1번째 적층 그룹을 개구하며 제2 방향으로 연장된 트렌치들을 포함하는 제2 마스크 패턴을 형성하는 단계; 및
    제N-1번째 적층 그룹의 내부에 추가 계단 구조들에 형성되도록, 상기 제2 마스크 패턴을 식각 베리어로 이용하여 상기 제N-1 번째 적층 그룹의 제1 및 제2 물질막들 일부를 식각하는 공정과 상기 트렌치들의 폭을 넓히는 공정을 반복하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 15 항에 있어서,
    상기 제1 타입 계단 구조들을 형성하는 단계는,
    상기 제N 번째 적층 그룹 상에, 상기 제2 방향에 평행하게 연장되고 상기 제1 방향을 따라 이격되게 배치된 제1 트렌치들을 포함하는 제1 마스크 패턴을 형성하는 단계;
    상기 제N 번째 적층 그룹에 상기 제1 타입 계단 구조들의 상부측 다단들이 형성되도록, 상기 제1 마스크 패턴을 식각 베리어로 이용하여 상기 제N 번째 적층 그룹의 제1 및 제2 물질막들을 식각하는 공정과 상기 제1 트렌치들의 폭을 넓히는 공정을 반복하는 단계; 및
    상기 상부측 다단들을 덮도록 상기 제N 번째 적층 그룹 상에 배치되고, 상기 제2 방향에 평행하게 연장되고 상기 제1 방향을 따라 이격되게 배치되며 상기 제1 트렌치들보다 좁은 폭의 제2 트렌치들을 포함하는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제N 번째 적층 그룹에 상기 제1 타입 계단 구조들의 하부측 다단들이 형성되도록, 상기 제2 마스크 패턴을 식각 베리어로 이용하여 상기 제N 번째 적층 그룹의 제1 및 제2 물질막들을 식각하는 공정과 상기 제2 트렌치들의 폭을 넓히는 공정을 반복하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제 15 항에 있어서,
    상기 홀 타입 마스크 패턴은 상기 제1 타입 계단 구조들 중 상기 적층 그룹들의 메모리 어레이 영역에 인접한 제1 번째 계단 구조를 차단하고, 상기 개구부들을 통해 제2 내지 제N 번째 계단 구조들을 노출하도록 형성되는 반도체 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 개구부들은 상기 제1 방향을 따라 중심이 일치하도록 일렬로 배열되어 상기 제2 내지 제N 번째 계단 구조들 각각을 노출하도록 형성된 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 개구부들이 상기 메모리 어리에 영역으로부터 멀어질수록, 상기 개구부들의 상기 제2 방향을 따르는 길이는 길게 형성되는 반도체 장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 개구부들은
    상기 제1 번째 계단 구조에 인접한 상기 제2 번째 계단 구조를 개구하는 제1 타입 개구부; 및
    상기 제1 타입 개구부의 중심으로부터 상기 제1 방향을 따라 연장된 중심축을 기준으로 대칭된 쌍으로 제1 방향을 따라 배열되고, 대칭된 쌍들간 간격이 상기 메모리 어레이 영역으로부터 멀어질수록 넓어지고, 제3 내지 제N 번째 계단 구조들 을 각각 개구하는 제2 내지 제N-1 타입 개구부들을 포함하는 반도체 장치의 제조방법.
  24. 제 15 항에 있어서,
    상기 제2 타입 계단 구조들을 형성하는 단계는
    상기 제1 타입 계단 구조들 중 어느 하나가 상기 적층 그룹들 중 상기 기판에 인접한 제1 적층 그룹 내부로 이동될 때까지, 상기 홀 타입 마스크 패턴을 식각 베리어로 이용하여 상기 적층 그룹들의 제1 및 제2 물질막들을 식각하는 공정과 상기 개구부들을 넓히는 공정을 반복하는 단계를 포함하는 반도체 장치의 제조방법.
  25. 제 15 항에 있어서,
    상기 제1 타입 계단 구조들을 형성하는 식각 공정의 식각 깊이보다 상기 제2 타입 계단 구조들을 형성하는 식각 공정의 식각 깊이가 더 깊은 반도체 장치의 제조방법.
  26. 제 15 항에 있어서,
    상기 제2 타입 계단 구조들을 형성하는 단계 이후,
    상기 제1 방향을 따라 연장되고, 상기 적층 그룹들을 관통하여 상기 적층 그룹들을 대칭된 구조의 제1 및 제2 메모리 블록들로 분리하는 슬릿을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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