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TWI754373B - 記憶體裝置及其製造方法 - Google Patents

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TWI754373B
TWI754373B TW109130926A TW109130926A TWI754373B TW I754373 B TWI754373 B TW I754373B TW 109130926 A TW109130926 A TW 109130926A TW 109130926 A TW109130926 A TW 109130926A TW I754373 B TWI754373 B TW I754373B
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賴二琨
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旺宏電子股份有限公司
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Abstract

記憶體裝置及其製造方法。記憶體裝置包括通道線、字元線、第一開關及第二開關。記憶體串列的記憶胞定義在通道線與字元線的交錯處。第一開關電性連接通道線。第二開關電性連接通道線。第一開關電性連接在第二開關與記憶胞之間。

Description

記憶體裝置及其製造方法
本發明是有關於一種記憶體裝置及其製造方法。
近年來，半導體裝置的尺寸已逐漸縮小。在半導體技術中，特徵尺寸的縮小、速度、效能、密度與每單位積體電路之成本的改良皆為相當重要的目標。在實際應用上，裝置尺寸縮小的同時，仍須保持裝置的電性以符合商業需求。
本發明係有關於一種記憶體裝置及其製造方法。
根據本發明之一方面，提出一種記憶體裝置，其包括通道線、字元線、第一開關及第二開關。記憶體串列的記憶胞定義在通道線與字元線的交錯處。第一開關電性連接通道線。第二開關電性連接通道線。第一開關電性連接在第二開關與記憶胞之間。
根據本發明之另一方面，提出一種記憶體裝置的製造方法。製造方法包括以下步驟。形成一堆疊結構。堆疊結構包括一記憶體陣列堆疊與一階梯狀堆疊。形成一柱結構。柱結構穿 過記憶體陣列堆疊。形成一第一電極層。第一電極層在堆疊結構上。形成一絕緣層在第一電極層上。形成一第二電極層在絕緣層上。形成一柱元件在階梯狀堆疊上，並穿過第一電極層。形成一柱組件在柱結構上，並穿過第一電極層及第二電極層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
102:堆疊結構
102A:記憶體陣列堆疊
102B:階梯狀堆疊
104:電極膜
106:絕緣膜
208:絕緣材料膜
310:柱結構
312:記憶材料膜
314:通道膜
315:絕緣柱
316:磊晶元件
318:磊晶元件
420,420-1,420-2,420-3,420-4,420-5:絕緣層
421:第一電極層
422:第二電極層
423:電極層
524:絕緣元件
626:介電層
728:柱元件
728A:第一柱部
728B:第二柱部
728C:第三柱部
728D:第四柱部
730:介電元件
732:通道元件
734:介電柱
830:介電元件
832:通道元件
834:介電柱
836:柱組件
836A:第一柱部
836B:第二柱部
836C:第三柱部
940:金屬佈線層
4212:第一電極層
4222:第二電極層
BL:位元線
CE1,CE12,CE2,CE22,CE3:控制電極
CL,CL1,CL2:通道線
CT1,CT11,CT12,CT1K:第一開關
CT2,CT21,CT22,CT2K:第二開關
CT3:第三開關
M:記憶胞
WL:字元線
WT:字元線開關
SL:源極線
2002:堆疊結構
2002A:記憶體陣列堆疊
2002B:階梯狀堆疊
2050:絕緣膜
2052:孔洞
2054:凹口
2056:開孔
2058:凹槽
2060:穿孔
第1圖其繪示一實施例之記憶體裝置的剖面圖。
第2圖繪示第1圖之記憶體裝置的電路圖。
第3圖其繪示另一實施例之記憶體裝置的剖面圖。
第4圖繪示第3圖之記憶體裝置的電路圖。
第5圖至第16圖繪示一實施例的記憶體裝置的製造方法。
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在 不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
請參照第1圖，其繪示一實施例之記憶體裝置的剖面圖。記憶體裝置可為三維垂直通道NAND記憶體陣列。
堆疊結構102包括在垂直方向Z上交錯堆疊的電極膜104與絕緣膜106。堆疊結構102包括記憶體陣列堆疊102A與階梯狀堆疊102B。絕緣材料膜208在堆疊結構102上。第1圖顯示5階層的電極膜104，但本揭露不限於此。電極膜104可具有其它更多的階層數量，例如38階層等。
柱結構310可穿過堆疊結構102與絕緣材料膜208。柱結構310可包括記憶材料膜312與通道膜314及絕緣柱315。記憶材料膜312可具有管形狀，並在通道膜314與堆疊結構102之間。通道膜314可具有管形狀，並在絕緣柱315與記憶材料膜312之間。柱結構310可包括磊晶元件316與磊晶元件318分別在通道膜314於垂直方向Z上的相對兩側上。柱結構310可在記憶體陣列堆疊102A中，且記憶胞M可定義在此柱結構310的通道膜314與(例如第二階層至第五階層之中間階層)電極膜104的交錯處。柱結構310可位在階梯狀堆疊102B中，此柱結構310可為電性浮接，而視為虛置柱結構。
絕緣層420與電極層423可配置在絕緣材料膜208上。絕緣層420可包括絕緣層420-1、絕緣層420-2與絕緣層420-3。 電極層423包括第一電極層421與第二電極層422。絕緣層420-1可在絕緣材料膜208上。第一電極層421可在絕緣層420-1上。絕緣層420-2可在第一電極層421上。第二電極層422可在絕緣層420-2上。絕緣層420-3可在第二電極層422上。第一電極層421在第二電極層422與電極膜104之間。絕緣元件524可在第一電極層421的上表面、第二電極層422的側壁表面與絕緣層420-3的側壁表面上。介電層626可在絕緣元件524上。
柱元件728在堆疊結構102的階梯狀堆疊102B上，並電性連接在電極膜104上。柱元件728可包括由下往上依序配置的第一柱部728A、第二柱部728B、第三柱部728C與第四柱部728D。第一柱部728A可穿過絕緣材料膜208垂直向延伸並著陸在電極膜104上。第二柱部728B穿過第一電極層421與第一電極層421下方的絕緣層420-1。第二柱部728B可延伸至絕緣元件524的下部分中。第二柱部728B在第一柱部728A與第三柱部728C之間。第二柱部728B可包括介電元件730、通道元件732與介電柱734。介電元件730在通道元件732與第一電極層421之間。通道元件732在介電柱734與介電元件730之間。第二柱部728B的通道元件732與介電元件730可具有管形狀。柱元件728可藉由介電元件730電性絕緣於第一電極層421。第三柱部728C可位在第二電極層422的側壁表面上的絕緣元件524中。第三柱部728C可包括介電元件730與通道元件732。介電元件730可在通道元件732與絕緣元件524之間。第一柱部728A、第二柱 部728B的通道元件732、第三柱部728C的通道元件732與第四柱部728D可彼此電性連接。一實施例中，第一柱部728A與第四柱部728D包括阻障膜與金屬膜。阻障膜可包括氮化鈦。金屬膜可包括鎢。第二柱部728B的通道元件732包括未摻雜的多晶矽。第三柱部728C的通道元件732包括摻雜的多晶矽，例如N型雜質重摻雜的多晶矽。因此，第一柱部728A與第四柱部728D的導電率(electrical conductivity)大於第三柱部728C的通道元件732的導電率，且第三柱部728C的通道元件732的導電率大於第二柱部728B的通道元件732的導電率。但本揭露不限於此。
柱組件836在堆疊結構102的記憶體陣列堆疊102A上。柱組件836可包括由下至上依序配置的第一柱部836A、第二柱部836B與第三柱部836C。
第一柱部836A可穿過第一電極層421與第一電極層421下方的絕緣層420-1，並可延伸至第一電極層421與第二電極層422之間的絕緣層420-2的下部分中。第二柱部836B可穿過第二電極層422與第二電極層422上方的絕緣層420-3，並可延伸至第一電極層421與第二電極層422之間的絕緣層420-2的上部分中。第一柱部836A與第二柱部836B可包括介電元件830、通道元件832與介電柱834。通道元件832可在介電元件830與介電柱834之間。介電元件830可具有管形狀。柱組件可藉由介電元件830電性絕緣於第一電極層421與第二電極層422。
一實施例中，第一柱部836A與第二柱部836B的通道元件832包括未摻雜的多晶矽，並可具有管形狀。第二柱部836B的通道元件832的頂部分可包括摻雜的多晶矽，例如N型雜質重摻雜的多晶矽。第三柱部836C可包括阻障膜與金屬膜在阻障膜上。阻障膜可包括氮化鈦。金屬膜可包括鎢。但本揭露不限於此。磊晶元件318電性連接在通道元件832與通道膜314之間。
金屬佈線層940可在介電層626上。
請參照第2圖，其繪示第1圖之記憶體裝置的電路圖。
NAND記憶體串列的記憶胞M定義在通道線CL(包括通道線CL1與通道線CL2)與字元線WL的交錯處。通道線CL可例如包括如第1圖所示的柱結構310的通道膜314、磊晶元件316與磊晶元件318，與柱組件836之第一柱部836A與第二柱部836B的通道元件832與第三柱部836C。字元線WL可包括如第1圖所示的第二階層至第四階層的電極膜104。字元線WL可更包括如第1圖所示的柱元件728的第一柱部728A、第二柱部728B與第三柱部728C的通道元件732、與第四柱部728D。
第一開關CT1、第二開關CT2與第三開關CT3電性連接通道線CL。第一開關CT1電性連接在第二開關CT2與記憶胞M之間。第二開關CT2電性連接在位元線BL與第一開關CT1之間。第三開關CT3電性連接在源極線SL與記憶胞M之間。第 一開關CT1可稱為第一通道開關。第二開關CT2可稱為第二通道開關。第一開關CT1與第二開關CT2可作用為串列選擇開關。第三開關CT3可用作接地選擇開關。
第一開關CT1可為電晶體開關，包括如第1圖所示的第一電極層421與柱組件836之第一柱部836A的通道元件832及介電元件830。第一電極層421與介電元件830分別用作電晶體的控制閘電極(控制電極CE1)與閘介電質。
第二開關CT2可為電晶體開關，包括如第1圖所示的第二電極層422與柱組件836之第二柱部836B的通道元件832及介電元件830。第二電極層422與介電元件830分別用作電晶體的控制閘電極(控制電極CE2)與閘介電質。
字元線開關WT電性連接字元線WL。字元線開關WT可電性連接在字元線解碼器(未顯示)與記憶胞M之間。字元線開關WT可為電晶體開關，包括如第1圖所示的第一電極層421與第二柱部728B的通道元件732及介電元件730。第一電極層421與介電元件730分別用作電晶體的控制閘電極(控制電極CE1)與閘介電質。
一實施例中，用作閘介電質的介電元件730與介電元件830為單層的氧化物層，例如氧化矽層。比起多層的記憶材料膜，此實施例的介電元件730與介電元件830可具有較薄的厚度。因此電晶體能具有降低電晶體的操作電壓及更快的操作速度。此外，能避免類似記憶胞M的操作作用，例如程式化、抹除等作 用。
第一開關CT1可包括對應NAND記憶體串列的第一開關CT11與第一開關CT12。第一開關CT11、第一開關CT12與字元線開關WT包括共用的控制電極CE1，因此在記憶體裝置的操作程序中可藉由供應共用電壓至控制電極CE1而同時關閉或開啟。並不需要額外的解碼電路用於字元線開關WT。控制電極CE1可包括如第1圖所示的第一電極層421，其對於NAND記憶體串列可作用為串列選擇線，對於字元線WL可作用為字元線選擇線。第二開關CT2可包括對應NAND記憶體串列的第二開關CT21與第二開關CT22。第二開關CT21與第二開關CT22可包括共用的控制電極CE2，因此可在記憶體裝置的操作程序中同時關閉或開啟。控制電極CE2可包括如第1圖所示的第二電極層422，其可作用為串列選擇線。控制電極CE1與控制電極CE2可獨立控制。
第三開關CT3可為電晶體開關，其可由如第1圖所示的第一階層(或底階層)的電極膜104與柱結構310的記憶材料膜312與通道膜314定義。第一階層的電極膜104與記憶材料膜312分別用作電晶體的控制閘電極(控制電極CE3)與閘介電質。
實施例中，記憶體裝置的操作方法包括讀取、程式化或抹除程序等操作程序。
讀取程序包括開啟對應於第一開關CT1與字元線開關WT的控制電極CE1，並開啟對應於第二開關CT2的控制電極 CE2。此外，開啟字元線WL其中選擇的字元線WL，及用於字元線WL其中未選擇的字元線WL的通過電壓(Vpass voltage)。
程式化程序包括開啟對應於第一開關CT1與字元線開關WT的控制電極CE1，並開啟對應於第二開關CT2的控制電極CE2。此外，開啟字元線WL其中選擇的字元線WL，及用於字元線WL其中未選擇的字元線WL的通過電壓。
抹除程序包括開啟對應於第一開關CT1與字元線開關WT的控制電極CE1，以開啟選擇的字元線WL。並開啟對應於第三開關CT3的控制電極CE3(第一階層的電極膜104)。此外，關閉對應於第二開關CT2的控制電極CE2以阻斷來自位元線BL的訊號。實施例中，係能抹除單一串列，或區塊(block)抹除。對於單一串列抹除，係僅開啟一個控制電極CE1。對於區塊抹除，係開啟所有相關的控制電極CE1。實施例中，可利用字元線開關WT控制字元線WL為開啟或關閉。因此，能只有選擇的電晶體被充電，其餘未選擇的電晶體不被充電。從而，能降低整體的字元線電容。
本揭露的記憶體裝置及其操作方法並不限於上述實施例，並可做調變。
舉例來說，第一開關CT1、第二開關CT2與字元線開關WT的數量可獨立地為一或更多個，例如二個、三個等的數量，或其它的數量。
請參照第3圖，其繪示另一實施例之記憶體裝置的 剖面圖。第3圖的記憶體裝置與第1圖的記憶體裝置的差異說明如下。絕緣層420更包括絕緣層420-4與絕緣層420-5。電極層423更包括第一電極層4212與第二電極層4222。絕緣層420-4可在第一電極層421上。第一電極層4212可在絕緣層420-4上。絕緣層420-2可在第一電極層4212上。絕緣層420-5可在第二電極層422上。第二電極層4222可在絕緣層420-5上。絕緣層420-3可在第二電極層4222上。柱元件728的第二柱部728B可更穿過絕緣層420-4與第一電極層4212。柱組件836的第一柱部836A可更穿過絕緣層420-4與第一電極層4212。柱組件836的第二柱部836B可更穿過絕緣層420-5與第二電極層4222。絕緣元件524也在絕緣層420-5的側壁表面與第二電極層4222的側壁表面上。
請參照第4圖，其為第3圖之記憶體裝置的電路圖。第4圖的記憶體裝置與第2圖的記憶體裝置的差異說明如下。記憶體裝置更包括第一開關CT1K，電性串連在第一開關CT1與第二開關CT2之間。記憶體裝置更包括第二開關CT2K。第二開關CT2電性串連在第一開關CT1K與第二開關CT2K之間。第二開關CT2K可包括如第3圖所示的第二電極層4222。記憶體裝置更包括字元線開關WT1，電性連接在字元線開關WT與字元線解碼器(未顯示)之間。第一開關CT1K與字元線開關WT1包括共用的控制電極CE12。控制電極CE12可包括如第3圖所示的第一電極層4212。對應不同NAND記憶體串列的第二開關CT2K包括共用的控制電極CE22。控制電極CE22可包括如第3圖所示的第二電 極層4222。
讀取程序包括開啟對應於第一開關CT1與字元線開關WT的控制電極CE1，開啟對應於第一開關CT1K與字元線開關WT1的控制電極CE12，開啟對應於第二開關CT2的控制電極CE2，並開啟對應於第二開關CT2K的控制電極CE22。此外，開啟字元線WL其中選擇的字元線WL，及用於字元線WL其中未選擇的字元線WL的通過電壓。
程式化程序包括開啟對應於第一開關CT1與字元線開關WT的控制電極CE1，開啟對應於第一開關CT1K與字元線開關WT1的控制電極CE12，開啟對應於第二開關CT2的控制電極CE2，並開啟對應於第二開關CT2K的控制電極CE22。此外，開啟字元線WL其中選擇的字元線WL，及用於字元線WL其中未選擇的字元線WL的通過電壓。
抹除程序包括開啟對應於第一開關CT1與字元線開關WT的控制電極CE1，並開啟對應於第一開關CT1K與字元線開關WT1的控制電極CE12，以開啟選擇的字元線WL。並開啟對應於第三開關CT3的控制電極CE3(第一階層的電極膜104)。此外，關閉分別對應於第二開關CT2與第二開關CT2K的控制電極CE2與控制電極CE22，以阻斷來自位元線BL的訊號。實施例中，使用多個開關的電路(此例為兩個第一開關與兩個第二開關)能避免抹除程序由於位元線BL的高偏壓(浮接位元線偏壓)對電路造成的負面影響。
一實施例中，控制電極CE1與控制電極CE12可為一共用電極，因此在記憶體裝置的操作程序中可藉由供應共用電壓至控制電極CE1與控制電極CE12而同時執行關閉或開啟的操作。控制電極CE2與控制電極CE22可為一共用電極，因此在記憶體裝置的操作程序中可藉由供應共用電壓至控制電極CE2與控制電極CE22而同時執行關閉或開啟的操作。但本揭露不限於此。控制電極CE1、控制電極CE12、控制電極CE2與控制電極CE22亦可獨立操作。
一實施例中，對應不同NAND記憶體串列的第三開關CT3可獨立控制。
第5圖至第16圖繪示一實施例的記憶體裝置的製造方法。
請參照第5圖。可在基底(未顯示)上交錯堆疊的絕緣膜106(第一絕緣膜)與絕緣膜2050(第二絕緣膜)。基底可包括例如矽基底或其它合適的半導體材料。絕緣膜106與絕緣膜2050可使用不同的絕緣材質。一實施例中，絕緣膜106包括氧化物例如氧化矽。絕緣膜2050包括氮化物例如氮化矽。但本揭露不限於此。可利用黃光微影蝕刻製程圖案化絕緣膜106與絕緣膜2050以形成包括記憶體陣列堆疊2002A與階梯狀堆疊2002B的堆疊結構2002。
請參照第6圖。可形成絕緣材料膜208在堆疊結構2002上。一實施例中，絕緣材料膜208包括氧化物例如氧化矽。 但本揭露不限於此。絕緣材料膜208可使用其它合適的絕緣材料。可利用化學機械研磨等方法平坦化絕緣材料膜208。可利用黃光微影蝕刻製程在堆疊結構2002中形成孔洞2052。
請參照第7圖。可進行磊晶製程以在孔洞2052露出的基底(未顯示)上形成磊晶元件316。可形成記憶材料膜312在孔洞2052露出的磊晶元件316的上表面與堆疊結構2002的側壁表面上。一實施例中，記憶材料膜312可包括任意的電荷捕捉結構，例如一氧化物-氮化物-氧化物(ONO)結構、ONONO結構、ONONONO結構、或一氧化物-氮化物-氧化物-氮化物-氧化物(BE-SONOS)結構等。舉例來說，電荷捕捉層可使用氮化物例如氮化矽，或是其他類似的高介電常數物質包括金屬氧化物，例如三氧化二鋁(Al2O3)、氧化鋯(HfO2)等。可形成通道膜314在記憶材料膜312的側壁表面上。通道膜314可具有管形狀，並可形成絕緣柱315填充通道膜314的中空洞中。可進行磊晶製程以在通道膜314的上表面上形成磊晶元件318。從而形成柱結構310。一實施例中，磊晶元件316與磊晶元件318可包括摻雜的多晶矽，例如N型雜質重摻雜的多晶矽。
請參照第8圖。可移除絕緣膜2050以形成凹口2054。柱結構310可作為半導體結構的支撐，避免坍損。一實施例中，可利用黃光微影蝕刻製程形成延伸在方向X與方向Y上的狹縫(未顯示)穿過堆疊結構2002而露出絕緣膜106與絕緣膜2050的側壁表面。然後，利用具有選擇性的蝕刻製程(例如濕式蝕刻等方 式)移除絕緣膜2050，而留下絕緣膜106。
請參照第9圖。可形成電極膜104填充凹口2054。從而，形成包括記憶體陣列堆疊102A與階梯狀堆疊102B的堆疊結構102。電極膜104可包括阻障膜與金屬膜形成在阻障膜上。阻障膜可包括氮化鈦。金屬膜可包括鎢。但本揭露不限於此。
請參照第10圖。可利用黃光微影蝕刻製程形成開孔2056露出電極膜104的上表面。開孔2056可利用導電材料填充以形成第一柱部728A。一實施例中，第一柱部728A可包括阻障膜與金屬膜形成在阻障膜上。阻障膜可包括氮化鈦。金屬膜可包括鎢。但本揭露不限於此。可利用化學機械研磨等方法平坦化導電材料。
請參照第11圖。可利用沉積製程在絕緣材料膜208上形成交錯堆疊的絕緣層420與電極層423。絕緣層420可包括絕緣層420-1、絕緣層420-2與絕緣層420-3。電極層423包括第一電極層421與第二電極層422。絕緣層420-1可形成在絕緣材料膜208上。第一電極層421可形成在絕緣層420-1上。絕緣層420-2可形成在第一電極層421上。第二電極層422可形成在絕緣層420-2上。絕緣層420-3可形成在第二電極層422上。絕緣層420可包括氧化物例如氧化矽，或其它合適的絕緣材料。電極層423可包括金屬等合適的導電材料。
請參照第12圖。可利用黃光微影蝕刻製程移除第二電極層422及其上方的絕緣層420-3對應於階梯狀堆疊102B的 部分，從而形成凹槽2058。
請參照第13圖。可沉積絕緣材料在凹槽2058中以形成絕緣元件524。絕緣元件524可包括氧化物例如氧化矽。但本揭露不限於此。可利用化學機械研磨等方法平坦化絕緣材料。
請參照第14圖。可利用黃光微影蝕刻製程形成穿孔2060。穿孔2060可露出在記憶體陣列堆疊102A中之柱結構310的磊晶元件318。或者，穿孔2060可露出在階梯狀堆疊102B上的第一柱部728A。一實施例中，蝕刻製程是以磊晶元件318與第一柱部728A的金屬膜(例如鎢等金屬)作為蝕刻停止層。
請參照第15圖。可沉積閘介電質在穿孔2060中，並對閘介電質進行非等向性蝕刻移除底部分以形成具有管形狀的介電元件730與介電元件830。閘介電質可包括氧化物例如氧化矽，或其它合適的介電材料。可沉積通道元件732與通道元件832分別在介電元件730與介電元件830的側壁表面上。通道元件732與通道元件832可例如包括未摻雜的多晶矽。可沉積介電柱734與介電柱834填充穿孔2060。介電柱734與介電柱834可包括氧化物例如氧化矽，或其它合適的介電材料。可對通道元件732與通道元件832的頂部分進行摻雜製程，因此材質可包括摻雜的通道材料，例如N型雜質重摻雜的多晶矽。可藉此形成第一柱部836A與第二柱部728B。
請參照第16圖。可對階梯狀堆疊102B上的通道元件732的頂部分進行深摻雜製程，以擴大摻雜的通道材料(例如N 型雜質重摻雜的多晶矽)在垂直方向Z上的尺寸。可藉此形成第三柱部728C。
請參照第1圖。可利用沉積方式形成介電層626。可形成金屬佈線層940可在介電層626上。
本揭露的記憶體裝置及其製造方法並不限於上述實施例，並可做調變。
舉例來說，一實施例中，基底可使用底源極線，例如N型雜質重摻雜的底源極線，並記憶體裝置可省略如第1圖或第3圖所示的磊晶元件316及P型摻雜井。一實施例中，可省略參照第16圖所述的製程步驟。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102:堆疊結構
102A:記憶體陣列堆疊
102B:階梯狀堆疊
104:電極膜
106:絕緣膜
208:絕緣材料膜
310:柱結構
312:記憶材料膜
314:通道膜
315:絕緣柱
316:磊晶元件
318:磊晶元件
420,420-1,420-2,420-3:絕緣層
421:第一電極層
422:第二電極層
423:電極層
524:絕緣元件
626:介電層
728:柱元件
728A:第一柱部
728B:第二柱部
728C:第三柱部
728D:第四柱部
730:介電元件
732:通道元件
734:介電柱
830:介電元件
832:通道元件
834:介電柱
836:柱組件
836A:第一柱部
836B:第二柱部
836C:第三柱部
940:金屬佈線層

Claims (8)

  1. 一種記憶體裝置，包括：一通道線；數個字元線，其中一記憶體串列的數個記憶胞定義在該通道線與該些字元線的交錯處；一第一開關，電性連接該通道線；一第二開關，電性連接該通道線，其中該第一開關電性連接在該第二開關與該些記憶胞之間；及數個字元線開關，分別電性連接該些字元線。
  2. 如請求項1所述的記憶體裝置，更包括一位元線，該第二開關電性連接在該位元線與該第一開關之間。
  3. 如請求項1所述的記憶體裝置，更包括：另一通道線，其中另一記憶體串列的數個另一記憶胞定義在該另一通道線與該些字元線的交錯處；另一第一開關，電性連接該另一通道線；及另一第二開關，電性連接該另一通道線，其中該另一第一開關電性連接在該另一第二開關與該些另一記憶胞之間。
  4. 如請求項1所述的記憶體裝置，更包括一第三開關，電性連接該通道線，其中該些記憶胞電性連接在該第一開關與該第三開關之間。
  5. 如請求項1所述的記憶體裝置，更包括數個絕緣膜與一絕緣層，其中該些字元線各包括一電極膜，該第一開關包括一第一電極層，該第二開關包括一第二電極層，該 第一電極層在該第二電極層與該些電極膜之間，該些電極膜與該些絕緣膜交錯堆疊，該第一電極層與該第二電極層藉由該絕緣層彼此隔開。
  6. 一種記憶體裝置的製造方法，包括：形成一堆疊結構，其中該堆疊結構包括一記憶體陣列堆疊與一階梯狀堆疊；形成一柱結構，其中該柱結構穿過該記憶體陣列堆疊；形成一第一電極層，其中該第一電極層在該堆疊結構上；形成一絕緣層在該第一電極層上；形成一第二電極層在該絕緣層上；形成一柱元件在該階梯狀堆疊上，並穿過該第一電極層；形成一柱組件在該柱結構上，並穿過該第一電極層及該第二電極層；及形成一絕緣元件，其中該絕緣元件在該第一電極層的一上表面上，並在該第二電極層的一側壁表面上，該柱元件穿過該絕緣元件。
  7. 如請求項6所述的記憶體裝置的製造方法，包括：形成該第二電極層在該記憶體陣列堆疊與該階梯狀堆疊上的該絕緣層上；形成一凹槽，方法包括移除該第二電極層在該階梯狀堆疊上的一部分；及形成該絕緣元件在該凹槽中。
  8. 如請求項6所述的記憶體裝置的製造方法，包括：形成一穿孔在該絕緣元件、該絕緣層及該第一電極層中；及形成該柱元件在該穿孔中。
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