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JP2023026879A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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JP2023026879A JP2021132297A JP2021132297A JP2023026879A JP 2023026879 A JP2023026879 A JP 2023026879A JP 2021132297 A JP2021132297 A JP 2021132297A JP 2021132297 A JP2021132297 A JP 2021132297A JP 2023026879 A JP2023026879 A JP 2023026879A
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Abstract

【課題】コンタクトとピラーとが接触した場合でもコンタクトにおけるショート不良を抑制すること。【解決手段】実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、複数の第１の導電層が階段状に加工された階段部を含む積層体と、階段部に配置され、積層体の積層方向に延びる第１のピラーと、階段部から積層方向と交差する第１の方向に離れた位置で、積層体内を積層方向に延び、複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第２のピラーと、を備え、第１のピラーは、積層方向に延びて第１のピラーの芯材となる半導体層または第２の導電層と、半導体層または第２の導電層の側壁を覆って第１のピラーのライナ層となる第２の絶縁層と、を有する。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層を積層した積層体内に複数のメモリセルを３次元に配置する。複数の導電層は例えば階段状に加工され、複数のコンタクトがそれぞれ接続される。また、積層体には、例えば積層体を支持するピラーが配置される。これらのコンタクトとピラーとが接触してしまうと、例えばコンタクトにおいてショート不良が生じてしまうことがある。
特開２０１９－０５７６２３号公報 特開２０１９－１６５１３３号公報 特開２０２１－０４８１６７号公報
１つの実施形態は、コンタクトとピラーとが接触した場合でもコンタクトにおけるショート不良を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第１の導電層が階段状に加工された階段部を含む積層体と、前記階段部に配置され、前記積層体の積層方向に延びる第１のピラーと、前記階段部から前記積層方向と交差する第１の方向に離れた位置で、前記積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第２のピラーと、を備え、前記第１のピラーは、前記積層方向に延びて前記第１のピラーの芯材となる半導体層または第２の導電層と、前記半導体層または前記第２の導電層の側壁を覆って前記第１のピラーのライナ層となる第２の絶縁層と、を有する。
実施形態１にかかる半導体記憶装置の構成の一例を示す図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図。 比較例にかかる半導体記憶装置のコンタクトの形成方法の手順の一例を示す断面図。 実施形態１の変形例にかかる半導体記憶装置の構成の一例を示す図。 実施形態２にかかる半導体記憶装置の構成の一例を示す断面図。 その他の実施形態にかかる半導体記憶装置の概略構成を示すＸ方向に沿う断面図。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の構成の一例を示す図である。
図１（ａ）は半導体記憶装置１のＹ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のＸ方向に沿う断面図である。ただし、図１（ａ）（ｂ）においては一部の上層配線等が省略されている。
図１（ｃ）は半導体記憶装置１の平面図である。ただし、図１（ｃ）においてはワード線ＷＬ上の絶縁層５１～５３等が省略されている。図１（ｄ）はピラーＰＬの一部拡大断面図である。
なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
図１（ａ）（ｂ）に示すように、半導体記憶装置１は、基板ＳＢ上に積層体ＬＭを備える。積層体ＬＭ上には絶縁層５２，５３がこの順に配置されている。
基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上の積層体ＬＭには、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層されている。
複数の第１の導電層としてのワード線ＷＬは、例えばタングステン層またはモリブデン層等である。複数の第１の絶縁層としての絶縁層ＯＬは例えば酸化シリコン層等である。積層体ＬＭにおけるワード線ＷＬ及び絶縁層ＯＬの積層数は任意である。
また、積層体ＬＭは、最上層のワード線ＷＬの更に上層に１つ以上の第１の導電層としての選択ゲート線を備えていてもよい。また、積層体ＬＭは、最下層のワード線ＷＬの更に下層に１つ以上の第１の導電層としての選択ゲート線を備えていてもよい。これらの選択ゲート線は、ワード線ＷＬと同様、例えばタングステン層またはモリブデン層等である。または、これらの選択ゲート線が導電性のポリシリコン層等であってもよい。
図１（ａ）に示すように、積層体ＬＭには、積層体ＬＭの積層方向およびＸ方向に沿う方向に積層体ＬＭ内を延びる複数の板状コンタクトＬＩが配置されている。より具体的には、板状コンタクトＬＩは、絶縁層５２及び積層体ＬＭを貫通して基板ＳＢに到達している。複数の板状コンタクトＬＩによって積層体ＬＭはＹ方向に分割されている。
複数の板状コンタクトＬＩのそれぞれは、酸化シリコン層等の絶縁層５５、及びタングステン層または導電性のポリシリコン層等の導電層２２を備える。絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆っている。導電層２２は、絶縁層５５の内側に充填されている。
導電層２２の底面は、例えば半導体基板等である基板ＳＢと接続されている。導電層２２の上面は、絶縁層５３を貫通するプラグＶ０に接続されている。プラグＶ０は図示しない上層配線に接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能する。
ただし、積層体ＬＭが、例えば絶縁層等から構成される複数の板状部によってＹ方向に分割されていてもよい。この場合、板状部はソース線コンタクトとしての機能を有さない。
また、積層体ＬＭには、階段部ＳＰを含む階段領域ＳＲ、及び階段領域ＳＲからＸ方向に離れて配置されるメモリ領域ＭＲが設けられている。
図１（ａ）に示すように、メモリ領域ＭＲにおいて、積層体ＬＭの複数の板状コンタクトＬＩ間には複数のピラーＰＬが分散して配置されている。
第２のピラーとしてのピラーＰＬは積層体ＬＭ内を積層方向に延びる。より具体的には、ピラーＰＬは、絶縁層５２中に上端部を有して積層体ＬＭを貫通し、基板ＳＢに到達している。ピラーＰＬは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（Ｏｖａｌ型）等の形状を有する。
ピラーＰＬは、キャップ層ＣＰ、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。キャップ層ＣＰは、ピラーＰＬ上端部の絶縁層５２内に配置される。メモリ層ＭＥは、ピラーＰＬの外縁部を覆うように配置されている。チャネル層ＣＮはメモリ層ＭＥの内側に配置されている。チャネル層ＣＮはピラーＰＬの下端部にも配置される。コア層ＣＲはチャネル層ＣＮの内側に充填されている。
図１（ｄ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層された多層構造を有する。
キャップ層ＣＰ及びチャネル層ＣＮは、例えばアモルファスシリコン層またはポリシリコン層等の半導体層である。ブロック絶縁層ＢＫ、トンネル絶縁層ＴＮ、及びコア層ＣＲは例えば酸化シリコン層等である。電荷蓄積層ＣＴは例えば窒化シリコン層等である。
キャップ層ＣＰは、絶縁層５３，５２を貫通するプラグＣＨに接続される。プラグＣＨは図示しないビット線等の上層配線に接続されている。チャネル層ＣＮの上端部はキャップ層ＣＰに接続されている。チャネル層ＣＮの下端部は基板ＳＢに接続されている。
以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。このように、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。
また、ワード線ＷＬの上層または下層に選択ゲート線が配置される場合、これらの選択ゲート線と対向するピラーＰＬ側面には選択ゲートが形成される。選択ゲート線から所定の電圧が印加されることにより、選択ゲートがオンまたはオフして、それらの選択ゲートが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。
図１（ｂ）に示すように、積層体ＬＭのＸ方向の端部には階段領域ＳＲが配置されている。階段領域ＳＲは、複数のワード線ＷＬが階段状に加工されて終端した階段部ＳＰを有する。階段部ＳＰは、積層体ＬＭの外側へ向かって降段していく。
階段部ＳＰは絶縁層５１によって覆われている。絶縁層５１は、例えばメモリ領域ＭＲ等における積層体ＬＭの上面と略等しい高さを有し、積層体ＬＭの外側へと広がっている。積層体ＬＭ上面の絶縁層５２，５３は絶縁層５１上にも配置される。
階段部ＳＰの各段は、各階層における１対の絶縁層ＯＬ及びワード線ＷＬにより構成される。つまり、階段部ＳＰの各段には各階層のワード線ＷＬが引き出されており、それらのワード線ＷＬ直上の絶縁層ＯＬが各段のテラス面を構成している。なお、本明細書においては、階段部ＳＰの各段のテラス面が向いた方向を上方向と規定する。
階段部ＳＰの各段を構成するワード線ＷＬには、絶縁層５２，５１及び各段のテラス面を構成する絶縁層ＯＬを貫通するコンタクトＣＣが接続されている。それぞれのコンタクトＣＣは導電層２１及び絶縁層５４を有する。
第３の導電層としての導電層２１は、階段部ＳＰ上を積層体ＬＭの積層方向に延びてコンタクトＣＣの芯材となる。導電層２１は例えばタングステン層または銅層等である。第３の絶縁層としての絶縁層５４は、導電層２１の側壁を覆ってコンタクトＣＣのライナ層となる。絶縁層５４は例えば酸化シリコン層等である。
それぞれのコンタクトＣＣに含まれる導電層２１の下端部は、対応するワード線ＷＬと接続されている。導電層２１の上端部は、絶縁層５３を貫通するプラグＶ０に接続されている。プラグＶ０は図示しない上層配線に接続されている。
上層配線は、積層体ＬＭの周辺に配置される図示しない周辺回路に接続されている。周辺回路は、例えば基板ＳＢ上に配置される複数のトランジスタを含んで構成され、メモリセルＭＣの動作に寄与する。
以上の構成により、周辺回路からコンタクトＣＣ及びワード線ＷＬ等を介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。
また、階段部ＳＰを含む階段領域ＳＲには複数の柱状部ＨＲが分散して配置されている。
第１のピラーとしての柱状部ＨＲは、階段部ＳＰを積層体ＬＭの積層方向に延びる。より具体的には、柱状部ＨＲは、階段部ＳＰ上方の絶縁層５２中に上端部を有して絶縁層５１及び階段部ＳＰの積層体ＬＭを貫通し、基板ＳＢに到達している。柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。柱状部ＨＲは半導体層３１及び絶縁層５６を有する。
半導体層３１は、階段部ＳＰを積層方向に延びて柱状部ＨＲの芯材となる。半導体層３１は、例えばアモルファスシリコン層またはポリシリコン層等である。半導体層３１が、例えばアモルファスシリコンとポリシリコンとが混在した層であってもよい。
第２の絶縁層としての絶縁層５６は、半導体層３１の側壁および底面を覆って柱状部ＨＲのライナ層となる。絶縁層５６は例えば酸化シリコン層等である。
以上の構成を有する柱状部ＨＲは半導体記憶装置１の機能には寄与しない。後述するように、柱状部ＨＲは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。
図１（ｃ）には、階段部ＳＰにおける３つの段が示されている。これらの３つの段においては、最下層のワード線ＷＬから（ｎ－１）番目のワード線ＷＬｎ－１、ｎ番目のワード線ＷＬｎ、及び（ｎ＋１）番目のワード線ＷＬｎ＋１が引き出されている。
ワード線ＷＬｎ－１～ＷＬｎ＋１上にはそれぞれコンタクトＣＣが配置され、ワード線ＷＬｎ－１～ＷＬｎ＋１にそれぞれ接続されている。また、ワード線ＷＬｎ－１～ＷＬｎ＋１には、複数の柱状部ＨＲが、コンタクトＣＣとの干渉を回避しつつ、積層体ＬＭの積層方向から見て例えば千鳥状に配置されている。
柱状部ＨＲのＸＹ平面に沿う断面の面積は、例えばコンタクトＣＣのＸＹ平面に沿う断面の面積より小さい。また、図示はしないが、柱状部ＨＲのＸＹ平面に沿う断面の面積は、例えばピラーＰＬのＸＹ平面に沿う断面の面積よりも大きい。
なお、ピラーＰＬは、メモリ領域ＭＲにおいて、積層体ＬＭの積層方向から見て例えば千鳥状に配置されている。このとき、複数のピラーＰＬ間のピッチを、例えば複数の柱状部ＨＲ間のピッチより小さくすることができる。複数のピラーＰＬをこのように配置することで、積層体ＬＭにおけるワード線ＷＬの単位面積あたりのピラーＰＬの配置密度を高めることができ、半導体記憶装置１の記憶容量を高めることができる。
一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。
（半導体記憶装置の製造方法）
次に、図２～図８を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図２～図８は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一例を示す断面図である。
まずは、図２及び図３に階段部ＳＰが形成される様子を示す。図２及び図３は、後に階段領域ＳＲとなる領域のＸ方向に沿う断面を示しており、上述の図１（ｂ）に対応している。
図２（ａ）に示すように、半導体基板等の基板ＳＢ上に、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬとなる犠牲層として機能する。
図２（ｂ）に示すように、積層体ＬＭｓのＸ方向の端部において、絶縁層ＮＬと絶縁層ＯＬとを階段状に加工して階段部ＳＰを形成する。階段部ＳＰは、マスクパターンのスリミングと、積層体ＬＭｓの絶縁層ＮＬと絶縁層ＯＬとのエッチングを複数回繰り返すことで形成される。
すなわち、レジスト層等によって積層体ＬＭｓの上面の一部を覆うマスクパターンを形成し、例えば絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、マスクパターン端部を後退させてマスクパターンの面積を縮小させ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。
このような処理を複数回繰り返すことで、マスクパターンの端部における絶縁層ＮＬと絶縁層ＯＬとが階段状に加工されて終端する。
図２（ｃ）に示すように、階段部ＳＰを覆い、積層体ＬＭｓの上面の高さまで達する酸化シリコン層等の絶縁層５１を形成する。絶縁層５１は、積層体ＬＭｓの周辺領域にも形成される。また、積層体ＬＭｓの上面、及び絶縁層５１の上面を覆う絶縁層５２が更に形成される。
図３（ａ）に示すように、階段部ＳＰに、絶縁層５２，５１及び階段部ＳＰの積層体ＬＭｓを貫通して基板ＳＢに到達する複数のホールＨＬを形成する。これらの複数のホールＨＬは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のプラズマエッチングによって形成される。
図３（ｂ）に示すように、ホールＨＬの側面および底面を覆う絶縁層５６を形成する。
図３（ｃ）に示すように、絶縁層５６の内側にアモルファスシリコン層またはポリシリコン層等を充填して半導体層３１を形成する。これにより、複数の柱状部ＨＲが階段部ＳＰに形成される。ただし、この時点で柱状部ＨＲの上端部は絶縁層５２の上面に露出している。
なお、半導体層３１は、形成された当初においてアモルファスシリコン層、または、アモルファスシリコンとポリシリコンとが混在した層となっていてよい。
この場合、その後の半導体記憶装置１の製造工程における各種加熱処理のタイミングで結晶化が進むことにより、半導体層３１の全体がポリシリコン層に変異してもよい。あるいは、完成品の半導体記憶装置１において、半導体層３１が、アモルファスシリコン層のまま、若しくは、アモルファスシリコンとポリシリコンとが混在した層のままであってもよい。
また、半導体層３１は、形成された当初から完成品の半導体記憶装置１に至るまで、一貫してポリシリコン層の状態を維持していてもよい。
次に、図４及び図５にピラーＰＬが形成される様子を示す。
図４及び図５は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。ただし、上述のように、ピラーＰＬは、円形、楕円形、または小判型等であるので、断面の方向を問わず同様の断面形状を有する。
図４（ａ）に示すように、メモリ領域ＭＲが形成されることとなる領域においても、上述の各種処理によって、基板ＳＢ上に積層体ＬＭｓが形成され、積層体ＬＭｓ上に絶縁層５２が形成されている。この状態において、絶縁層５２及び積層体ＬＭｓを貫通し、基板ＳＢに到達する複数のメモリホールＭＨを形成する。
図４（ｂ）に示すように、メモリホールＭＨ内に、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層されたメモリ層ＭＥを形成する。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。
メモリ層ＭＥはメモリホールＭＨの底面にも形成され、その後除去される。
また、トンネル絶縁層ＴＮの内側に、アモルファスシリコン層またはポリシリコン層等のチャネル層ＣＮを形成する。チャネル層ＣＮは、メモリホールＭＨの底面にも形成される。また、チャネル層ＣＮの更に内側に、酸化シリコン層等のコア層ＣＲを充填する。
図４（ｃ）に示すように、絶縁層５２の上面に露出したコア層ＣＲを所定深さまでエッチング除去して、窪みＤＮを形成する。
図５（ａ）に示すように、窪みＤＮの内部をアモルファスシリコン層またはポリシリコン層等で充填してキャップ層ＣＰを形成する。これにより、複数のピラーＰＬが形成される。
図５（ｂ）に示すように、キャップ層ＣＰの上面と共に絶縁層５２をエッチバックする。これにより、キャップ層ＣＰの厚さが減少する。
図５（ｃ）に示すように、エッチバックにより薄くなった絶縁層５２を積み増す。これにより、キャップ層ＣＰの上面が絶縁層５２に覆われる。
なお、図２（ｂ）及び図２（ｃ）の階段部ＳＰを形成する処理、図３の柱状部ＨＲを形成する処理、並びに図４及び図５のピラーＰＬを形成する処理は、処理の順番を相互に入れ替え可能である。
次に、図６に、積層体ＬＭｓから積層体ＬＭが形成される様子を示す。図６は、図４及び図５と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。
図６（ａ）に示すように、絶縁層５２及び積層体ＬＭｓを貫通して基板ＳＢに到達するスリットＳＴを形成する。スリットＳＴは、Ｙ方向に互いに離れて複数形成され、メモリ領域ＭＲから階段領域ＳＲに亘って積層体ＬＭｓをＸ方向に沿う方向に延びる。
図６（ｂ）に示すように、スリットＳＴから積層体ＬＭｓ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去されて複数のギャップ層ＧＰを有する積層体ＬＭｇが形成される。
複数のギャップ層ＧＰを含む積層体ＬＭｇは脆弱な構造となっている。メモリ領域ＭＲにおいては複数のピラーＰＬが、このような脆弱な積層体ＬＭｇを支持する。階段領域ＳＲにおいては複数の柱状部ＨＲが積層体ＬＭｇを支持する。このようなピラーＰＬ及び柱状部ＨＲ等の支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇが歪んだり倒壊したりすることが抑制される。
図６（ｃ）に示すように、スリットＳＴから積層体ＬＭｇ内部へと、例えばタングステンまたはモリブデン等の導電体の原料ガスを注入し、積層体ＬＭｇのギャップ層ＧＰを充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。
以上、図６に示す、絶縁層ＮＬを除去してワード線ＷＬを形成する処理をリプレース処理と呼ぶことがある。
次に、図７に、スリットＳＴから板状コンタクトＬＩが形成される様子を示す。図７は、図６等と同様、メモリ領域ＭＲのＹ方向に沿う断面を示している。
図７（ａ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５を形成する。
図７（ｂ）に示すように、絶縁層５５の内側に導電層２２を充填する、これにより、板状コンタクトＬＩが形成される。
ただし、図７の例によらず、スリットＳＴ内に例えば酸化シリコン層等の絶縁層を充填して、ソース線コンタクトとして機能しない板状部を形成してもよい。
次に、図８及び図９に、階段部ＳＰにコンタクトＣＣが形成される様子を示す。
図８は、図２及び図３と同様、階段領域ＳＲのＸ方向に沿う断面を示しており、上述の図１（ｂ）に対応している。
図８（ａ）に示すように、階段領域ＳＲにおいても、上述の図３（ｃ）に示した処理の後、図４及び図５の処理によって柱状部ＨＲの上端部がエッチバックされ、絶縁層５２が積み増しされて、柱状部ＨＲの上面が絶縁層５２に覆われている。
また、図６に示したリプレース処理によって、階段領域ＳＲにおいても絶縁層ＮＬがワード線ＷＬへと置き換えられて、積層体ＬＭの一部を構成している。
この状態において、絶縁層５２，５１を貫通し、更に階段部ＳＰの各段のテラス部分を構成する絶縁層ＯＬを貫通して、各段のワード線ＷＬに到達する複数のコンタクトホールＨＬｃを形成する。これらの複数のコンタクトホールＨＬｃは、例えばＲＩＥ等のプラズマエッチングによって一括して形成される。
より具体的には、それぞれのコンタクトホールＨＬｃの下端部を、例えば到達目標とする各段のワード線ＷＬでエッチングストップさせることで、到達深さが互いに異なる複数のコンタクトホールＨＬｃを一括して形成することができる。
図８（ｂ）に示すように、複数のコンタクトホールＨＬｃのそれぞれの側壁に、コンタクトＣＣのライナ層となる酸化シリコン層等の絶縁層５４を形成する。
図８（ｃ）に示すように、絶縁層５４の内側にタングステン層または銅層等を充填し、コンタクトＣＣの芯材となる導電層２１を形成する。これにより、複数のワード線ＷＬにそれぞれ接続される複数のコンタクトＣＣが形成される。
ところで、これまでに説明してきた半導体記憶装置１の製造工程において、柱状部ＨＲおよびコンタクトＣＣの少なくともいずれかが傾いて形成されてしまう場合がある。
柱状部ＨＲの傾きの要因としては、例えば上述の図３（ａ）の処理でホールＨＬが傾いて形成されてしまうことが挙げられる。ホールＨＬが傾いて加工されるのは、例えばプラズマエッチングにおいて、プラズマ中で生成されるイオンが基板ＳＢに対して斜めに入射されることがあるためである。また、上述の図６のリプレース処理時、複数のギャップ層ＧＰを有する積層体ＬＭｇが歪み、それに伴って既に形成済みの柱状部ＨＲが傾いてしまう場合もある。
コンタクトＣＣの傾きの要因としては、例えば上述の図８（ａ）の処理で、プラズマ中で生成されるイオンが基板ＳＢに対して斜めに入射されて、コンタクトホールＨＬｃが傾いて形成されてしまうことが挙げられる。
なお、柱状部ＨＲおよびコンタクトＣＣの少なくともいずれかが傾いて形成される場合には、柱状部ＨＲおよびコンタクトＣＣの少なくともいずれかが撓んだ形状を有して形成され、あるいは途中から折れ曲がるように形成されることも含まれる。このように、柱状部ＨＲおよびコンタクトＣＣの延伸方向における傾斜角は一定でないこともあり得る。
柱状部ＨＲ及びコンタクトＣＣの少なくとも一方の一部または全体が、もう一方に対して斜交することにより、例えばコンタクトＣＣの下端部が、そのコンタクトＣＣに隣接する柱状部ＨＲの側面と接触してしまう場合がある。
図９は、コンタクトＣＣの下端部が柱状部ＨＲの側面と接触して形成される様子の一例である。図９は、階段部ＳＰのＸ方向に沿う一部拡大断面図であって、最下層から３番目のワード線ＷＬを含んで構成される段を示している。
図９の例では、柱状部ＨＲは基板ＳＢに対して略垂直に形成されており、それに対してコンタクトホールＨＬｃが傾いて形成されることにより、コンタクトＣＣの下端部が柱状部ＨＲに接触することとなった場合について示す。
ただし、基板ＳＢに対して傾いて形成された柱状部ＨＲに対し、基板ＳＢに対して略垂直なコンタクトＣＣが接触する場合、または、基板ＳＢに対して傾いたコンタクトＣＣが接触する場合も、図９の例と同様にコンタクトＣＣが形成される。
図９（ａ）に示すように、階段部ＳＰには柱状部ＨＲが形成済みであり、また、リプレース処理によって階段部ＳＰの絶縁層ＮＬはワード線ＷＬに置き換わっている。
図９（ｂ）に示すように、柱状部ＨＲと近接する位置に、コンタクトホールＨＬｃが例えば柱状部ＨＲ側へと傾いて形成される。このとき、例えばコンタクトホールＨＬｃの下端部が柱状部ＨＲの側面と接触する。
コンタクトホールＨＬｃを加工するエッチング条件は、絶縁層５２，５１に対して高いエッチングレートが得られるよう調整されている。したがって、コンタクトホールＨＬｃが接触した柱状部ＨＲ側面では絶縁層５６が一部除去されて、柱状部ＨＲの芯材である半導体層３１がコンタクトホールＨＬｃ内に露出する。
ただし、上記エッチング条件を半導体層３１に対して高い選択性が得られるよう調整しておき、コンタクトホールＨＬｃの下端部を、柱状部ＨＲの半導体層３１でエッチストップさせる。これにより、柱状部ＨＲの内側が広範囲にエッチング除去されてしまうことが抑制される。
ただし、この場合でもなお、柱状部ＨＲ側面の絶縁層５６を除去しつつプラズマエッチングが進行し、コンタクトホールＨＬｃの最下端が、例えば到達目標のワード線ＷＬよりも下方位置に到達することがある。これにより、到達目標のワード線ＷＬよりも下方の位置では、ワード線ＷＬ上のコンタクトホールＨＬｃ下端部から半導体層３１の側面に沿って延びる間隙ＶＤが形成される場合がある。この間隙ＶＤは、柱状部ＨＲの絶縁層５６が除去されて生じた絶縁層５６の厚さ程度の空間である。
図９（ｃ）に示すように、コンタクトホールＨＬｃの側壁および底面を覆う絶縁層５４を形成する。このとき、コンタクトホールＨＬｃ内に露出していた柱状部ＨＲの半導体層３１も絶縁層５４によって覆われる。またこのとき、例えば柱状部ＨＲの絶縁層５６の層厚以上の層厚となるよう絶縁層５４を形成する。これにより、コンタクトホールＨＬｃ下端部の間隙ＶＤが絶縁層５４によって略完全に充填される。
図９（ｄ）に示すように、例えばＲＩＥ等のプラズマエッチングによってコンタクトホールＨＬｃ底面の絶縁層５４を除去する。これにより、接続対象となるワード線ＷＬの上面がコンタクトホールＨＬｃ内に露出する。
このとき、高い異方性を有するエッチング条件を使用することにより、コンタクトホールＨＬｃ側壁および柱状部ＨＲの半導体層３１側壁を覆う絶縁層５４は除去されずに残る。また、コンタクトホールＨＬｃ下端部の間隙ＶＤは極めて高いアスペクト比を有するため、間隙ＶＤ内へのプラズマエッチングの進行が抑制される。よって、間隙ＶＤ充填された絶縁層５４も除去されずに残る。
図９（ｅ）に示すように、絶縁層５４の内側に導電層２１を充填する。これにより、導電層２１の下端部がワード線ＷＬに接続されたコンタクトＣＣが形成される。ただし、間隙ＤＶ内には絶縁層５４が充填されているため、導電層２１は接続対象のワード線ＷＬの下方まで到達せず、例えば接続対象のワード線ＷＬの下層のワード線ＷＬと接触することが抑制される。
また、コンタクトホールＨＬｃ内に露出した柱状部ＨＲの半導体層３１は絶縁層５４によって覆われている。このため、半導体層３１とコンタクトＣＣの導電層２１との接触が抑制されて、例えばコンタクトＣＣの電気特性に影響を及ぼすことが抑制される。
以上により、柱状部ＨＲと接触した場合であっても、接続対象のワード線ＷＬと接続されるコンタクトＣＣが形成される。
この場合、柱状部ＨＲの半導体層３１とコンタクトＣＣの導電層２１との間に、積層体ＬＭの積層方向の少なくとも一部分において絶縁層５６が介在されない部分が生じる場合がある。
ただし、その場合であっても、柱状部ＨＲの半導体層３１とコンタクトＣＣの導電層２１との間には、少なくとも絶縁層５４が介在される。つまり、この場合、柱状部ＨＲの半導体層３１は、積層体ＬＭの積層方向の一部においてコンタクトＣＣの絶縁層５４と接している。このように、柱状部ＨＲの半導体層３１とコンタクトＣＣの導電層２１とは、少なくとも絶縁層５４によって絶縁される。
なお、柱状部ＨＲとの接触でコンタクトＣＣ下端部のワード線ＷＬ上面との接触面積が通常よりも狭くなる。しかし、通常のコンタクトＣＣ下端部のワード線ＷＬ上面との接触面積の半分以上の接触面積が得られれば、導電層２１とワード線ＷＬとの電気的導通が充分に確保される。
この後、絶縁層５２上に絶縁層５３を形成し、絶縁層５３を貫通して、板状コンタクトＬＩ及びコンタクトＣＣにそれぞれ接続されるプラグＶ０を形成する。また、絶縁層５３，５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、プラグＶ０，ＣＨにそれぞれ接続される上層配線等を形成する。
以上により、実施形態１の半導体記憶装置１が製造される。
（比較例）
次に、図１０を用いて比較例の半導体記憶装置について説明する。図１０は、比較例にかかる半導体記憶装置のコンタクトＣＣｘの形成方法の手順の一例を示す断面図である。より具体的には、図１０は、比較例の半導体記憶装置が備える階段部ＳＰのＸ方向に沿う一部拡大断面図であって、最下層から３番目のワード線ＷＬを含んで構成される段を示している。
上述のように、専ら積層体を支持することに用いられる柱状部は、より簡便に例えば単体の絶縁層のみから構成される場合がある。図１０（ａ）に示すように、比較例の半導体記憶装置の柱状部ＨＲｘは、積層体ＬＭの積層方向に延びる酸化シリコン層等の絶縁層５６ｘから構成されている。
このような柱状部ＨＲｘが形成された階段部ＳＰにおいては、以下に述べるように、ワード線ＷＬを上層配線に引き出すコンタクトＣＣｘによって、複数のワード線ＷＬ間でショートが発生してしまう場合がある。
図１０（ｂ）に示すように、コンタクトホールＨＬｃｘが、柱状部ＨＲｘに近接して斜交して形成され、下端部で柱状部ＨＲｘに接触したこととする。
コンタクトホールＨＬｃｘのエッチング条件では、例えば柱状部ＨＲｘの絶縁層５６ｘが高エッチングレートでエッチングされる。このため、コンタクトホールＨＬｃｘの斜交角度によっては、柱状部ＨＲｘの側壁側から中心部付近までがコンタクトホールＨＬｃｘにより浸食される。
また、図１０（ｂ）の例のように、柱状部ＨＲｃｘ内においてプラズマエッチングが下方へと進行し、到達目標のワード線ＷＬ上のコンタクトホールＨＬｃｘ下端部から下層のワード線ＷＬの深さ位置に至る空間ＶＤｘが形成されて、下層のワード線ＷＬの側端部が柱状部ＨＲｘ内に露出してしまう場合もある。
図１０（ｃ）に示すように、コンタクトホールＨＬｃｘの側壁および底面を覆う絶縁層５４ｘを形成する。絶縁層５４ｘは、到達目標のワード線ＷＬの上面を覆うとともに、コンタクトホールＨＬｃｘによって浸食された柱状部ＨＲｘ側面のエッチング端面をも覆う。
しかし、コンタクトホールＨＬｃｘ下端部には、柱状部ＨＲｘ内を到達目標のワード線ＷＬの下層のワード線ＷＬへと至る空間ＶＤｘが形成されている。この空間ＶＤｘは比較的大きな容積を有するため、例えば図１０（ｃ）の例のように、絶縁層５４ｘがボイドを内包して空間ＶＤｘに充填される場合がある。あるいは、空間ＶＤｘの上方が完全に塞がらず、コンタクトホールＨＬｃｘ内に開口を有して絶縁層５４ｘが形成される場合がある。
図１０（ｄ）に示すように、コンタクトホールＨＬｃｘ底面の絶縁層５４ｘを除去する。ここで、絶縁層５４ｘは、空間ＶＤｘ内にボイドを内包して不完全に充填され、あるいは、空間ＶＤｘ上方に開口を有して形成されている。このため、絶縁層５４ｘの一部または全部が空間ＶＤｘ内から除去される。
また、空間ＶＤｘは比較的大きな容積を有し、アスペクト比も比較的低いため、空間ＶＤｘ内においてもプラズマエッチングが進行しやすい。これにより、いっそう空間ＶＤｘからの絶縁層５４ｘの除去が促進されうる。
絶縁層５４ｘの一部または全部が除去された空間ＶＤｘ内には、例えばコンタクトホールＨＬｃｘの到達対象のワード線ＷＬの下層のワード線ＷＬの側端部が露出する。
図１０（ｅ）に示すように、絶縁層５４ｘの内側に導電層２１ｘを充填する。これにより、コンタクトＣＣｘが形成される。
このとき、導電層２１ｘは、コンタクトホールＨＬｃｘ下端部に露出した接続対象のワード線ＷＬと接続されるとともに、絶縁層５４ｘが除去された空間ＶＤｘ内にも充填され、例えば接続対象のワード線ＷＬの下層のワード線ＷＬの側端部とも接続されてしまう。
これにより、コンタクトＣＣｘの接続対象のワード線ＷＬと、その下層のワード線ＷＬとの間でショート不良ＳＨＴが発生してしまう。
実施形態１の半導体記憶装置１によれば、柱状部ＨＲは、積層体ＬＭの積層方向に延びて柱状部ＨＲの芯材となる半導体層３１と、半導体層３１の側壁を覆って柱状部ＨＲのライナ層となる絶縁層５６と、を有する。
これにより、コンタクトＣＣと柱状部ＨＲとが接触した場合でもコンタクトＣＣにおけるショート不良を抑制することができる。また、コンタクトＣＣと柱状部ＨＲとの接触が一定程度許容されるので、例えばコンタクトＣＣと柱状部ＨＲとの距離を小さくすることができ、より高密度に階段部ＳＰに柱状部ＨＲを配置して、積層体ＬＭｇの倒壊等を抑制することができる。
実施形態１の半導体記憶装置１によれば、コンタクトＣＣが有する絶縁層５４の積層体ＬＭの各層に沿う方向の層厚は、柱状部ＨＲが有する絶縁層５６の積層体ＬＭの各層に沿う方向の層厚以上である。
これにより、コンタクトホールＨＬｃの最下端から下層のワード線ＷＬに延びる間隙ＶＤが形成された場合でも、この間隙ＶＤを絶縁層５４で充填することができる。よって、下層のワード線ＷＬとコンタクトＣＣの導電層２１との接触を抑制することができる。
実施形態１の半導体記憶装置１によれば、コンタクトＣＣの下端部が柱状部ＨＲの側面と接触している場合であっても、柱状部ＨＲの芯材である半導体層３１とコンタクトＣＣの導電層２１との間には、少なくともコンタクトＣＣの絶縁層５４が介在されている。
これにより、半導体層３１と導電層２１との接触が抑制されて、例えばコンタクトＣＣの電気特性等に影響が生じてしまうのを抑制することができる。
実施形態１の半導体記憶装置１の製造方法によれば、コンタクトホールＨＬｃの下端部が柱状体ＨＲの側面と接触した場合に、コンタクトホールＨＬｃの下端部を柱状部ＨＲの少なくとも半導体層３１でエッチストップさせる。
これにより、柱状部ＨＲがコンタクトホールＨＬｃによって大きく浸食されることが抑制される。また、コンタクトホールＨＬｃ下端部に上記の間隙ＶＤが形成されてしまった場合でも、それを小さいままに留めることができる。よって、絶縁層５４で間隙ＶＤが充填されやすくなる。また、コンタクトホールＨＬｃ底面の絶縁層５４を除去する際に、間隙ＶＤ内の絶縁層５４が除去されてしまうのを抑制することができる。
（変形例）
上述の実施形態１では、柱状部ＨＲは階段領域ＳＲに配置されることとした。しかし、積層体を支持する柱状部がメモリ領域にも配置されてもよい。メモリ領域においては、上述のようなワード線間のショート不良等は生じない。このため、メモリ領域には、例えば芯材を有さず絶縁層等のみから構成される柱状部を配置することも可能である。
しかし、階段領域に上述の柱状部ＨＲを配置する場合、メモリ領域にも同様に柱状部ＨＲを配置することが好ましい。階段領域とメモリ領域とで柱状部ＨＲを作り分ける必要が無く、半導体記憶装置の製造負荷が低減されて製造コストを削減できるからである。
図１１に、上記構成を有する実施形態１の変形例の半導体記憶装置１ｍを示す。
図１１は、実施形態１の変形例にかかる半導体記憶装置１ｍの構成の一例を示す図である。
図１１（ａ）は、半導体記憶装置１ｍのメモリ領域ＭＲｍを含むＸ方向に沿う断面図である。ただし、図１１（ａ）においては一部の上層配線等が省略されている。図１１（ｂ）は、半導体記憶装置１ｍのメモリ領域ＭＲｍのＸＹ平面に沿う断面図である。図１１（ｂ）の断面図には、任意の階層のワード線ＷＬの断面が示されている。
なお、図１１においては、上述の実施形態１の半導体記憶装置１と同様の構成に同一の符号を付し、その説明を省略する。
図１１（ａ）に示すように、半導体記憶装置１ｍのメモリ領域ＭＲｍには、上述の実施形態１の柱状部ＨＲと同様の構成を有する柱状部ＨＲｍが配置されている。
すなわち、第１のピラーとしての柱状部ＨＲｍは、メモリ領域ＭＥにおいて積層体ＬＭ内を積層方向に延び、基板ＳＢに到達している。柱状部ＨＲｍは、積層体ＬＭの積層方向に延びて柱状部ＨＲｍの芯材となる半導体層３１と、半導体層３１の側壁を覆って柱状部ＨＲｍのライナ層となる絶縁層５６と、を有する。
図１１（ｂ）に示すように、複数のピラーＰＬは、メモリ領域ＭＲｍにおいて、例えば積層体ＬＭの積層方向から見て千鳥状に配置される。複数の柱状部ＨＲｍは、これらのピラーＰＬの間に分散して配置されている。メモリ領域ＭＲｍにおいて、柱状部ＨＲｍの配置密度は例えばピラーＰＬの配置密度よりも低い。これにより、半導体記憶装置１ｍの記憶容量を高めることができる。ただし、柱状部ＨＲｍとピラーＰＬとの比率は任意である。
柱状部ＨＲｍは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。柱状部ＨＲのＸＹ平面に沿う断面の面積は、例えばピラーＰＬのＸＹ平面に沿う断面の面積よりも大きい。
なお、図示はしないが、半導体記憶装置１ｍにおいても、階段領域には上述の複数の柱状部ＨＲが分散して配置されているものとする。
変形例の半導体記憶装置１ｍによれば、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。
［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置は、積層体が２段に積まれた２Ｔｉｅｒタイプである点が上述の実施形態１とは異なる。
図１２は、実施形態２にかかる半導体記憶装置２の構成の一例を示す断面図である。図１２（ａ）は、半導体記憶装置２のメモリ領域ＭＲｃを含むＹ方向に沿う断面図である。図１２（ｂ）は、半導体記憶装置２の階段領域ＳＲｃを含むＸ方向に沿う断面図である。
ただし、図１２においては一部の上層配線等が省略されている。また、図１２（ｂ）においては階段部ＳＰｃの幾つかの段が省略されている。
なお、図１２においては、上述の実施形態１の半導体記憶装置１と同様の構成に同一の符号を付し、その説明を省略する。
図１２に示すように、半導体記憶装置２は、２段に積み重ねられた下部積層体ＬＭａと上部積層体ＬＭｂとを備える。
下部積層体ＬＭａは、上述の実施形態１の積層体ＬＭと同様の構成を備える。すなわち、下部積層体ＬＭａは、基板ＳＢ上に、複数の第１の導電層としてのワード線ＷＬと複数の第１の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。
また、下部積層体ＬＭａは、メモリ領域ＭＲｃに分散して配置され、下部積層体ＬＭａを貫通して基板ＳＢに到達する複数の第２のピラーとしてのピラーＰＬａを有する。ピラーＰＬａは、キャップ層ＣＰを含まない点を除き、上述の実施形態１のピラーＰＬと同様の構成を有する。
また、下部積層体ＬＭａは、Ｘ方向端部の階段領域ＳＲｃに配置される下部階段部ＳＰａを有する。下部階段部ＳＰａは、上述の実施形態１の階段部ＳＰと同様の構成を有する。つまり、下部階段部ＳＰａは、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工されて終端した構成を有しており、下部積層体ＬＭａの外側へ向かって降段していく。
また、下部積層体ＬＭａは、階段領域ＳＲｃに分散して配置される複数の第１のピラーとしての柱状部ＨＲａを有する。複数の柱状部ＨＲａのそれぞれは、上述の実施形態１の柱状部ＨＲと同様の構成を有する。つまり、柱状部ＨＲａは、下部積層体ＬＭａの積層方向に延びて柱状部ＨＲａの芯材となり、基板ＳＢに到達する半導体層３１と、半導体層３１の側壁および底面を覆って柱状部ＨＲａのライナ層となる絶縁層５６と、を有する。
複数の柱状部ＨＲａのうち一部の柱状部ＨＲａは下部階段部ＳＰａに配置される。複数の柱状部ＨＲａのうち他の一部の柱状部ＨＲａは、上部積層体ＬＭｂの後述する上部階段部ＳＰｂと積層方向に重なる位置、つまり、上部階段部ＳＰｂの下方位置で下部積層体ＬＭａ内を貫通している。
上部積層体ＬＭｂは、下部積層体ＬＭａ上に配置され、複数の第１の導電層としてのワード線ＷＬと複数の第１の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。
また、上部積層体ＬＭｂは、メモリ領域ＭＲｃに分散して配置され、上部積層体ＬＭｂを貫通し、複数のピラーＰＬａの上端部にそれぞれ接続される複数の第４のピラーとしてのピラーＰＬｂを有する。ピラーＰＬｂは上述の実施形態１のピラーＰＬと同様の構成を有する。
つまり、ピラーＰＬｂは、上端部にキャップ層ＣＰを有し、外周側から順にメモリ層ＭＥ及びチャネル層ＣＮが配置され、チャネル層ＣＮの内部にコア層ＣＲが充填された構成を有する。チャネル層ＣＮはピラーＰＬａの底面にも配置され、対応するピラーＰＬａのチャネル層ＣＮと接続されている。また、ピラーＰＬｂのメモリ層ＭＥも、チャネル層ＣＮの外側の位置でピラーＰＬａのメモリ層ＭＥと接続されている。
このように、半導体記憶装置２が備えるピラーは、下部積層体ＬＭａに配置される複数のピラーＰＬａと、上部積層体ＬＭｂに配置され、下端部が複数のピラーＰＬａの上端部にそれぞれ接続された複数のピラーＰＬｂとを含む。
また、上部積層体ＬＭｂは、Ｘ方向端部の階段領域ＳＲｃに配置される上部階段部ＳＰｂを有する。上部階段部ＳＰｂは、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工されて終端した構成を有している。
上部階段部ＳＰｂの最下段は、上述の下部階段部ＳＰａの最上段上方の、下部階段部ＳＰａの最上段よりもメモリ領域ＭＲｃ寄りの位置に配置されている。つまり、上部階段部ＳＰｂは、上述の下部階段部ＳＰａの最上段から継続してメモリ領域ＭＲ側へ向かって昇段していく。
これにより、メモリ領域ＭＲに近付く方向に向かって、下部階段部ＳＰａから上部階段部ＳＰｂへと継続して昇段していく階段部ＳＰｃが構成される。
また、上部積層体ＬＭｂは、階段領域ＳＲｃに分散して配置される複数の第３のピラーとしての柱状部ＨＲｂを有する。複数の柱状部ＨＲｂのそれぞれは、例えば上部積層体ＬＭｂの積層方向に延び、複数の柱状部ＨＲａの上端部にそれぞれ接続される酸化シリコン層等の絶縁体である。
より具体的には、複数の柱状部ＨＲｂのうち一部の柱状部ＨＲｂは、下部階段部ＳＰａと積層方向に重なる位置、つまり、下部階段部ＳＰａの上方位置に配置される。これらの柱状部ＨＲｂは、絶縁層５２を貫通して絶縁層５１中を上部積層体ＬＭｂの積層方向に延びる。また、これらの柱状部ＨＲｂの下端部は、下部階段部ＳＰａの各段に配置された柱状部ＨＲａの上端部に接続されている。
複数の柱状部ＨＲｂのうち他の一部の柱状部ＨＲｂは、上部階段部ＳＰｂの各段に配置される。これらの柱状部ＨＲｂは、絶縁層５２，５１及び上部階段部ＳＰｂの各層を貫通して、上部階段部ＳＰｂの下方位置で下部積層体ＬＭａに配置された複数の柱状部ＨＲａの上端部にそれぞれ接続されている。
このように、半導体記憶装置２が備える柱状部は、下部積層体ＬＭａに配置される複数の柱状部ＨＲａと、上部積層体ＬＭｂに配置され、下端部が複数の柱状部ＨＲａの上端部にそれぞれ接続された複数の柱状部ＨＲｂとを含む。
一方、上述の実施形態１と同様の構成を有する板状コンタクトＬＩは、上下部構造に分かれることなく、絶縁層５２、上部積層体ＬＭｂ、及び下部積層体ＬＭａを貫通して基板ＳＢに到達する。
複数の板状コンタクトＬＩは、上部積層体ＬＭｂ及び下部積層体ＬＭａをＸ方向に沿う方向に延びる。これによって、上部積層体ＬＭｂ及び下部積層体ＬＭａはいずれもＹ方向に分割される。ただし、上部積層体ＬＭｂ及び下部積層体ＬＭａが、導電層２２を有さない板状部によってＹ方向に分割されていてもよい。
また、上部階段部ＳＰｂの各段および下部階段部ＳＰａの各段には複数のコンタクトＣＣが配置され、これらの各段を構成するワード線ＷＬとそれぞれ接続されている。これにより、上部階段部ＳＰｂ及び下部階段部ＳＰａにおいて、各階層のワード線ＷＬが図示しない上層配線に引き出される。
上述の実施形態１の場合と同様、これらのコンタクトＣＣにおいても、近接する柱状部ＨＲａ，ＨＲｂと接触する可能性がある。また、このような場合、積層方向のより深い位置まで延び、下部階段部ＳＰａの各ワード線ＷＬと接続されるコンタクトＣＣと、下部階段部ＳＰａに配置される柱状部ＨＲａとが接触する蓋然性が高い。
したがって、上述したように、半導体記憶装置２においては、上述の実施形態１の柱状部ＨＲと同様の構成を備える柱状部ＨＲａが、下部階段部ＳＰａと、下部積層体ＬＭａにおいて上部階段部ＳＰｂと積層方向に重なる位置と、に配置されている。
一方、上述のように、上部階段部ＳＰｂにおいてはコンタクトＣＣと柱状部ＨＲｂとの接触の可能性が低い。このため、下部積層体ＬＭａの上方、つまり、上部積層体ＬＭｂの属する階層には、柱状部ＨＲａに替えて、例えば絶縁体から構成される柱状部ＨＲｂが配置することができる。
実施形態２の半導体記憶装置２によれば、下部階段部ＳＰａの上方位置および上部階段部ＳＰｂを積層方向に延びる複数の柱状部ＨＲｂを備え、複数の柱状部ＨＲａの上端部には、複数の柱状部ＨＲｂの下端部がそれぞれ接続されている。
このように、上部積層体ＬＭｂの属する階層に、よりシンプルな構造を有する柱状部ＨＲｂを配置することで、半導体記憶装置２の製造負荷を低減して製造コストを削減することができる。
実施形態２の半導体記憶装置２によれば、その他、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。
なお、上述の実施形態２では、上部積層体ＬＭｂの属する階層に柱状部ＨＲｂを配置することとした。しかし、上部積層体ＬＭｂの属する階層に、上述の実施形態１の柱状部ＨＲと同様の構成を有する柱状部を配置してもかまわない。
また、上述の実施形態２では、半導体記憶装置２が上部積層体ＬＭｂ及び下部積層体ＬＭａを備える２Ｔｉｅｒタイプであることした。しかし、Ｔｉｅｒ数は任意であり、例えば３Ｔｅｉｒ以上であってもよい。半導体記憶装置２のようなＭｕｌｔｉ－Ｔｉｅｒタイプの半導体記憶装置は、積層体ＬＭｓ、階段部ＳＰ、ピラーＰＬ、並びに柱状部ＨＲのそれぞれを、例えばＴｉｅｒごとに分けて形成することにより製造される。
つまり、１Ｔｉｅｒ分の積層体ＬＭｓが形成されるごとに、その積層体ＬＭｓに階段部ＳＰ、ピラーＰＬ、及び柱状部ＨＲが形成される。ここで、例えば比較的上層の階層に属する積層体ＬＭｓには、よりシンプルな構造の柱状部ＨＲｂが形成されてもよい。
全てのＴｉｅｒが形成された後、各Ｔｉｅｒの積層体ＬＭｓを貫通するスリットＳＴが形成されてリプレース処理が行われ、また各Ｔｉｅｒの階段部において個々のワード線ＷＬとそれぞれ接続される複数のコンタクトＣＣが形成される。
このような製造方法を採ることにより、Ｍｕｌｔｉ－Ｔｉｅｒタイプの半導体記憶装置においては、ワード線ＷＬの積層数を更に増加させることが容易となる。
［その他の実施形態］
以下に、その他の実施形態について説明する。
上述の実施形態１，２及び変形例等では、柱状部ＨＲ，ＨＲａは芯材として半導体層３１を備えることとした。しかし、プラズマエッチング処理において、絶縁層５２，５１等に対して高い選択性が得られる材料であれば、柱状部の芯材として他の材料を用いてもおい。一例として、第１のピラーとしての柱状体の芯材は、例えばタングステン層等の第２の導電層としての導電層であってもよい。
また、上述の実施形態１，２及び変形例等では、階段部ＳＰを含む階段領域ＳＲは積層体ＬＭのＸ方向の端部に配置されることとした。しかし、例えば積層体を擂り鉢状に掘り下げて形成された階段部を含む階段領域が、積層体内の所定位置に配置されていてもよい。
また、上述の実施形態１，２及び変形例等では、メモリセルＭＣの動作に寄与する周辺回路が積層体ＬＭ周辺の基板ＳＢ上に配置されることとした。しかし、基板上にトランジスタを含んで配置される周辺回路の上方に積層体が配置されていてもよい。
図１３に、積層体ＬＭｔの内部に階段領域ＳＲｔが配置され、積層体ＬＭｔの下方に周辺回路ＣＵＡを有する半導体記憶装置３の例を示す。
図１３は、その他の実施形態にかかる半導体記憶装置３の概略構成を示すＸ方向に沿う断面図である。ただし、図１３においては図面の見やすさを考慮してハッチングを省略する。また、図１３においては、積層体ＬＭｔの絶縁層ＯＬ及び一部の上層配線が省略されている。
図１３に示すように、半導体記憶装置３は、基板ＳＢ上に周辺回路ＣＵＡ及び積層体ＬＭｔを備える。
周辺回路ＣＵＡは、基板ＳＢ上に配置されるトランジスタＴＲ、及びトランジスタＴＲ上層の配線等を含み、絶縁層５０で覆われている。絶縁層５０上には導電性のポリシリコン層等であるソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが図示しない絶縁層を介して積層された積層体ＬＭｔが配置されている。積層体ＬＭｔは絶縁層５１で覆われている。
積層体ＬＭｔには、複数のメモリ領域ＭＲ、階段領域ＳＲｔ、及び貫通コンタクト領域ＴＰが、互いにＸ方向に並んで配置されている。複数のピラーＰＬがそれぞれ配置される複数のメモリ領域ＭＲは、階段領域ＳＲｔ及び貫通コンタクト領域ＴＰを間に挟み、これらの階段領域ＳＲｔ及び貫通コンタクト領域ＴＰからＸ方向に離れて配置されている。
階段領域ＳＲｔは、複数のワード線ＷＬが積層方向に擂り鉢状に掘り下げられた階段部ＳＰｔを含む。階段部ＳＰｔは、例えばメモリ領域ＭＲ側から貫通コンタクト領域ＴＰ側へ向かって降段していく。
階段部ＳＰｔの各段は各階層のワード線ＷＬにより構成される。各階層のワード線ＷＬは、階段部ＳＰｔのＹ方向外側の領域を介して、階段領域ＳＲｔを挟んだＸ方向両側で電気的な導通を保っている。階段部ＳＰｔの各段のテラス部分には、各階層のワード線ＷＬと上層配線とを接続するコンタクトＣＣがそれぞれ配置される。また、階段部ＳＰｔの各段のテラス部分には上述の柱状部ＨＲ（不図示）が配置される。
階段領域ＳＲｔのＸ方向の一方側には貫通コンタクト領域ＴＰが配置される。貫通コンタクト領域ＴＰには、積層体ＬＭｔを貫通する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段部ＳＰｔのコンタクトＣＣに接続される上層配線とを接続する。コンタクトＣＣからメモリセルに印加される各種電圧は、貫通コンタクトＣ４及び上層配線等を介して周辺回路ＣＵＡにより制御される。
この他、周辺回路は積層体の上方に配置されていてもよい。この場合、周辺回路とは別の基板上に各種構成を含む積層体を形成し、周辺回路が形成された基板と、積層体が形成された基板とを貼り合わせることで、このような配置の半導体記憶装置が得られる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ｍ，２，３…半導体記憶装置、２１，２２…導電層、３１…半導体層、５４～５６…絶縁層、ＣＣ…コンタクト、ＨＲ，ＨＲａ，ＨＲｂ，ＨＲｍ…柱状部、ＬＩ…板状コンタクト、ＬＭ，ＬＭｇ，ＬＭｓ，ＬＭｔ…積層体、ＬＭａ…下部積層体、ＬＭｂ…上部積層体、ＭＣ…メモリセル、ＭＲ，ＭＲｃ，ＭＲｍ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ，ＰＬａ，ＰＬｂ…ピラー、ＳＰ，ＳＰｃ，ＳＰｔ…階段部、ＳＰａ…下部階段部、ＳＰｂ…上部階段部、ＳＲ，ＳＲｃ，ＳＲｔ…階段領域、ＷＬ…ワード線。

Claims (5)

  1. 複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第１の導電層が階段状に加工された階段部を含む積層体と、
    前記階段部に配置され、前記積層体の積層方向に延びる第１のピラーと、
    前記階段部から前記積層方向と交差する第１の方向に離れた位置で、前記積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第２のピラーと、
    前記階段部に配置され、前記複数の第１の導電層の１つに接続されるコンタクトと、を備え、
    前記第１のピラーは、
    前記積層方向に延びて前記第１のピラーの芯材となる半導体層または第２の導電層と、
    前記半導体層または前記第２の導電層の側壁を覆って前記第１のピラーのライナ層となる第２の絶縁層と、を有する、
    半導体記憶装置。
  2. 前記コンタクトは、
    前記積層方向に延びる第３の導電層と、
    前記第３の導電層の側壁を覆う第３の絶縁層と、を有し、
    前記第３の絶縁層の前記積層体の各層に沿う方向の層厚は、前記第２の絶縁層の前記積層体の各層に沿う方向の層厚以上である、
    請求項１に記載の半導体記憶装置。
  3. 前記第１のピラー及び前記コンタクトの少なくとも一方の一部または全体はもう一方に対して斜交しており、
    前記コンタクトの下端部は前記第１のピラーの側面と接触している、
    請求項２に記載の半導体記憶装置。
  4. 前記第１のピラーの前記芯材と前記コンタクトの前記第３の導電層との間には、少なくとも前記第３の絶縁層が介在されている、
    請求項３に記載の半導体記憶装置。
  5. 複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の第１の導電層が階段状に加工された階段部を含む積層体を形成し、
    前記積層体の積層方向に延びて芯材となる半導体層または第２の導電層と、前記半導体層または前記第２の導電層の側壁を覆うライナ層となる第２の絶縁層と、を有する第１のピラーを前記階段部に形成し、
    前記積層体内を前記積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第２のピラーを、前記階段部から前記積層方向と交差する第１の方向に離れた位置に形成し、
    前記積層方向に延びる第３の導電層と、前記第３の導電層の側壁を覆う第３の絶縁層と、を有して前記複数の第１の導電層の１つに接続されるコンタクトを前記階段部に形成する、
    半導体記憶装置の製造方法。
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