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JP2019161042A - 半導体装置 - Google Patents

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JP2019161042A
JP2019161042A JP2018046578A JP2018046578A JP2019161042A JP 2019161042 A JP2019161042 A JP 2019161042A JP 2018046578 A JP2018046578 A JP 2018046578A JP 2018046578 A JP2018046578 A JP 2018046578A JP 2019161042 A JP2019161042 A JP 2019161042A
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semiconductor
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layer
stacked body
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寿史 原田
Hisashi Harada
寿史 原田
潤 西村
Jun Nishimura
潤 西村
彩羽 蜂須賀
Ayaha HACHISUGA
彩羽 蜂須賀
寛 中木
Hiroshi Nakagi
寛 中木
友紀恵 宮崎
Yukie Miyazaki
友紀恵 宮崎
圭介 須田
Keisuke Suda
圭介 須田
佑 廣津
Yu Hirotsu
佑 廣津
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Toshiba Memory Corp
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Abstract

【課題】積層体の崩壊を抑制することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、基体部１と、積層体２と、第１台座部３１と、板状部３２と、第１柱状部ＣＬと、第２柱状部ＣＬＨＲと、を含む。基体部１は、第１ドープト半導体膜１３及び第１半導体部１４を含む。第１ドープト半導体膜は、第１部分１３ａ及び第２部分１３ｂを有する。第１半導体部は、第１部分の上に位置した第１領域１４ａ及び第２部分の上に位置した第２領域１４ｂを有する。第２領域は、第１領域と別体である。第１台座部は、少なくとも第２領域に設けられている。板状部は、第１領域及び第１台座部のそれぞれと接する。第１柱状部は半導体層を含む。半導体層は、板状部と積層体を挟んで隣接し、第１領域と接する。第２柱状部は、板状部と積層体を挟んで隣接し、第１台座部と第２領域を挟んで隣接する。【選択図】図５

Description

本発明の実施形態は、半導体装置に関する。
絶縁層と導電層とを交互に積層した積層体を有し、積層体の高さ方向に積層された３次元構造の複数のメモリセルを有した不揮発性メモリが知られている。メモリセルは、積層体と、積層体の高さ方向に沿った半導体層を含む柱状部との間に設けられる。メモリセルは、積層体の上部領域に設けられた、例えば、ドレイン側選択トランジスタと、積層体の下部領域に設けられた、例えば、ソース側選択トランジスタとの間に、電気的に直列に接続される。これは、ＮＡＮＤストリング（あるいはメモリストリング）と呼ばれている。積層体の高さ方向に積層された導電層は、ドレイン側選択トランジスタのゲート（ドレイン側選択ゲート）、メモリセルの制御ゲート（ワード線）、及び、ソース側選択トランジスタのゲート（ソース側選択ゲート）となる。積層体の下には、メモリ周辺回路を構成するトランジスタが設けられる場合がある。近時、ＮＡＮＤストリングのソース形成領域として、例えば、積層体の下部領域の一部に、犠牲膜を形成しておき、この犠牲膜をソースとなる半導体層にリプレースする方式が試みられている。犠牲膜を半導体層にリプレースする際、積層体の崩壊を抑制することが望まれている。
米国特許第８，６９２，３１１号明細書 米国特許出願公開第２０１３／０２３４２３５号明細書 米国特許出願公開第２０１４／００５４６７５号明細書
本発明の実施形態は、積層体の崩壊を抑制することが可能な半導体装置を提供する。
実施形態に係る半導体装置は、基体部と、積層体と、第１台座部と、板状部と、複数の第１柱状部と、複数の第２柱状部と、を含む。前記基体部は、基板、第１絶縁膜、第１導電膜、第１ドープト半導体膜及び第１半導体部を含む。前記第１絶縁膜は、前記基板上に設けられている。前記第１導電膜は、前記第１絶縁膜上に設けられている。第１ドープト半導体膜は、前記第１導電膜上で互いに一体的に設けられた第１部分及び第２部分を有する。前記第１半導体部は、第１領域及び第２領域を有する。前記第１領域は、前記第１部分の上に位置する。前記第２領域は、前記第２部分の上に位置する。前記第２領域は、前記第１領域と別体である。前記積層体は、前記基体部上に設けられている。前記積層体は、導電層及び絶縁層を交互に含む。前記第１台座部は、少なくとも前記第１半導体部の前記第２領域に設けられている。前記板状部は、前記積層体の上端から前記第１半導体部にかけて設けられている。前記板状部は、前記積層体の前記導電層及び前記絶縁層の積層方向と交差する第１方向に延びて前記第１半導体部の第１領域及び前記第１台座部のそれぞれと接する。前記板状部は、少なくとも第１絶縁物を含む。前記第１柱状部は、前記積層体の上端から前記第１半導体部にかけて設けられている。前記第１柱状部は、半導体層及びメモリ膜を含む。前記半導体層は、前記第１方向と交差する第２方向に関して、前記板状部と前記積層体を挟んで隣接し、前記第１半導体部の前記第１領域と接する。前記メモリ膜は、前記半導体層と前記導電層との間に電荷捕獲部を有する。前記第２柱状部は、前記積層体の上端から前記第１半導体部にかけて設けられている。前記第２柱状部は、少なくとも第２絶縁物を含む。前記第２柱状部は、前記第２方向に関して、前記板状部と前記積層体を挟んで隣接し、前記第１台座部と前記第１半導体部の前記第２領域を挟んで隣接する。
図１（ａ）は、第１実施形態に係る半導体装置を例示する模式斜視図である。図１（ｂ）は、積層体を示す模式平面図である。 図２（ａ）及び図２（ｂ）は、３次元構造のメモリセルを例示する模式断面図である。 図３は、タップ領域の周辺を例示する模式平面図である。 図４は、別のタップ領域の周辺を例示する模式平面図である。 図５（ａ）は図３中のＶＡ−ＶＡ線に沿う模式断面図である。図５（ｂ）は図３中のＶＢ−ＶＢ線に沿う模式断面図である。 図６（ａ）は、第１ドープト半導体膜及び第１半導体部を例示する模式平面図である。図６（ｂ）は、第１ドープト半導体膜、第１半導体部及び第１台座部を例示する模式平面図である。 図７（ａ）及び図７（ｂ）は、参考例に係る半導体装置の形成途中の段階を例示する模式断面図である。 図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体装置の形成途中の段階を例示する模式断面図である。 図４中のIX−IX線に沿う模式断面図である。 図４中のIX−IX線に沿う別の模式断面図である。 図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１２（ａ）及び図１２（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１３（ａ）及び図１３（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１４（ａ）及び図１４（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１５（ａ）及び図１５（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１６（ａ）及び図１６（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１７は、図１６（ａ）及び図１６（ｂ）に示す段階での平面を例示する模式平面図である。 図１８（ａ）〜図１８（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１９（ａ）〜図１９（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２０（ａ）〜図２０（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２１（ａ）〜図２１（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２２（ａ）〜図２２（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２３（ａ）〜図２３（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２４（ａ）〜図２４（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２５（ａ）〜図２５（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２６（ａ）〜図２６（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２７（ａ）〜図２７（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２８（ａ）〜図２８（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２９（ａ）〜図２９（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３０は、第１実施形態の第１変形例に係る半導体装置を例示する模式断面図である。 図３１（ａ）及び図３１（ｂ）は、第１実施形態の第２変形例に係る半導体装置を例示する模式断面図である。 図３２は、第１実施形態の第２変形例に係る半導体装置を例示する模式断面図である。 図３３は、第２参考例に係る半導体装置を例示する模式断面図である。 図３４は、第２参考例に係る半導体装置を例示する模式平面図である。 図３５（ａ）及び図３５（ｂ）は、第１実施形態の第２変形例に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３６（ａ）及び図３６（ｂ）は、第１実施形態の第２変形例に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３７（ａ）及び図３７（ｂ）は、第１実施形態の第２変形例に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３８（ａ）及び図３８（ｂ）は、第１実施形態の第２変形例に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３９（ａ）及び図３９（ｂ）は、第１実施形態の第２変形例に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４０（ａ）及び図４０（ｂ）は、第１実施形態の第２変形例に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４１は、第２実施形態に係る半導体装置のタップ領域の周辺を例示する模式平面図である。 図４２は、第２実施形態に係る半導体装置の別のタップ領域の周辺を例示する模式平面図である。 図４３は、図４１中のXXXXIII-XXXXIII線に沿う模式断面図である。 図４４（ａ）及び図４４（ｂ）は、第２実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
（半導体装置）
図１（ａ）は、第１実施形態に係る半導体装置１００を例示する模式斜視図である。図１（ｂ）は、積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第１方向とする。第１方向はＸ軸方向である。Ｚ及びＸ軸方向のそれぞれと交差、例えば、直交する１つの方向を第２方向とする。第２方向はＹ軸方向である。図２（ａ）及び図２（ｂ）のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。図３は、第１実施形態に係る半導体装置１００のタップ領域Ｔａｐ１の周辺を例示する模式平面図である。図４は、第１実施形態に係る半導体装置１００の別のタップ領域Ｔａｐ２の周辺を例示する模式平面図である。図５（ａ）は図３中のＶＡ−ＶＡ線に沿う模式断面図である。図５（ｂ）は図３中のＶＢ−ＶＢ線に沿う模式断面図である。
図１（ａ）〜図５（ｂ）に示すように、第１実施形態に係る半導体装置１００は、３次元構造のメモリセルを有した不揮発性メモリである。
半導体装置は、基体部１と、積層体２と、第１台座部３１（図３、図４及び図５（ｂ））と、板状部３２（図３〜図５（ｂ））と、第１柱状部ＣＬ（図３〜図５（ａ））と、第２柱状部ＣＬＨＲ（図３、図４及び図５（ｂ））と、を含む。
基体部１は、基板１０、第１絶縁膜１１、第１導電膜１２、第１ドープト半導体膜１３及び第１半導体部１４を含む。第１絶縁膜１１は、基板１０上に設けられている。第１導電膜１２は、第１絶縁膜１１上に設けられている。第１ドープト半導体膜１３は、第１導電膜１２上に設けられている。第１半導体部１４は、例えば、第１ドープト半導体膜１３上に設けられており、第１ドープト半導体膜１３の上に位置している。
基板１０は、半導体基板、例えば、シリコン基板である。シリコンの導電形は、例えば、Ｐ形である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路を構成する。第１絶縁膜１１は、例えば、シリコン酸化物を含み、トランジスタＴｒを絶縁する。第１絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。第１導電膜１２は、導電性金属、例えば、タングステンを含む。
図６（ａ）は、第１ドープト半導体膜１３及び第１半導体部１４を例示する模式平面図である。図６（ａ）は、例えば、第１ドープト半導体膜１３（第１層）と第１半導体部１４（第２層）とのＺ軸方向における“重なり”の様子を示している。
図６（ａ）に示すように、第１ドープト半導体膜１３は、第１部分１３ａ及び第２部分１３ｂを有する。第１部分１３ａ及び第２部分１３ｂのそれぞれは、第１導電膜１２上で互いに一体的に設けられている。第１ドープト半導体膜１３は、例えば、第１部分１３ａから第２部分１３ｂにかけて一体的に結晶化され、１つの結晶化された半導体層を構成している。第１部分１３ａ及び第２部分１３ｂを有する第１ドープト半導体膜１３は、例えば、Ｎ形半導体を含む。Ｎ形半導体は、例えば、Ｎ形シリコンである。Ｎ形シリコンは、例えば、リン、ヒ素及びアンチモンからなる群より選択される少なくとも１つの導電性不純物を含む。
第１部分１３ａは、例えば、セル領域（Cell）に位置する。第２部分１３ｂは、階段領域（Staircase）及びタップ領域（Tap1及びTap2）に位置する。階段領域は、積層体２の周縁に設けられている。セル領域は、例えば、階段領域によって挟まれた積層体２の内側に設けられている。タップ領域（Tap1）は、セル領域と階段領域との間に設けられている。タップ領域（Tap2）は、セル領域間に設けられている。セル領域は、メモリセルが設けられる領域である。階段領域は、積層体２内に設けられた導電層と電気的に接続される電気的配線が設けられる領域である。タップ領域は、例えば、積層体２を介して、積層体２の下方に設けられたトランジスタＴｒや電気的配線１１ａ等と電気的に接続される電気的配線が設けられる領域である。
第１半導体部１４は、第１領域１４ａ及び第２領域１４ｂを有する。第２領域１４ｂは、第１領域１４ａと、例えば、別体である。第１半導体部１４の第１領域１４ａは、Ｎ形半導体を含む。第１半導体部１４の第２領域１４ｂは、アンドープ半導体、又は、Ｎ形半導体を含む。Ｎ形半導体は、例えば、Ｎ形シリコンである。Ｎ形シリコンは、例えば、リン、ヒ素及びアンチモンからなる群より選択される少なくとも１つの導電性不純物を含む。アンドープ半導体は、例えば、シリコンである。
第１領域１４ａは第１部分１３ａの上に位置する。第１領域１４ａは、第１部分１３ａの上に、例えば、直接に設けられている。第２領域１４ｂは第２部分１３ｂの上に位置する。第２領域１４ｂは、第２部分１３ｂの上に、例えば、第１中間膜１５ａを介して設けられている（図５（ｂ））。第１中間膜１５ａは、例えば、シリコン酸化物を含む。第１領域１４ａは、例えば、結晶化されている。第２領域１４ｂは、結晶化されていても、されていなくてもどちらでもよい。
第１実施形態は、第２ドープト半導体膜１６を、さらに含む例である（図５（ａ）及び図５（ｂ））。第２ドープト半導体膜１６は、Ｎ形半導体を含む。Ｎ形半導体は、例えば、Ｎ形シリコンである。Ｎ形シリコンは、例えば、リン、ヒ素及びアンチモンからなる群より選択される少なくとも１つの導電性不純物を含む。
第２ドープト半導体膜１６は、例えば、第１半導体部１４の上に位置する。第１領域１４ａの上において、第２ドープト半導体膜１６は、例えば、第１領域１４ａの上に直接に設けられている。また、第２領域１４ｂの上において、第２ドープト半導体膜１６は、第２領域１４ｂの上に、例えば、第２中間膜１５ｂを介して設けられている。第２中間膜１５ｂは、例えば、シリコン酸化物を含む。なお、第２ドープト半導体膜１６は、無くてもよい。
また、第１、第２中間膜１５ａ及び１５ｂは、シリコン酸化物（ＳｉＯ２）の他に、例えば、シリコン窒化物（ＳｉＮ）やシリコン酸窒化物（ＳｉＯＮ）等を、さらに含んでいてもよい。第１、第２中間膜１５ａ及び１５ｂは、いずれか１つのみが設けられていてもよい。また、第１、第２中間膜１５ａ及び１５ｂの双方が無くてもよい。
積層体２は、基体部１上に設けられている。実施形態では、第２ドープト半導体膜１６上に設けられている。積層体２は、Ｚ軸方向に沿って交互に積層された複数の導電層２１及び複数の絶縁層２２を含む。積層体２と基体部１との間には、例えば、絶縁膜２ｇが設けられている。導電層２１は、例えば、タングステンを含む。絶縁膜２ｇ及び絶縁層２２は、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁層２２は、導電層２１どうしを絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
なお、複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くされてもよい。絶縁層２２は、エアギャップで形成されていてもよい。
半導体装置１００は、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間に直列に接続された複数のＭＣを有する。ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。一方、図５（ａ）に示すように、基体部１における第１ドープト半導体膜１３の第１部分１３ａ、第１部分１３ａ下の第１導電膜１２、第１半導体部１４の第１領域１４ａ、及び第１領域１４ａ上の第２ドープト半導体膜１６が、メモリストリングの半導体ボディ（半導体層）２１０と電気的に接続されてメモリストリングのソースを形成する。
図６（ｂ）は、第１ドープト半導体膜１３、第１半導体部１４及び第１台座部３１を例示する模式平面図である。図６（ｂ）は、例えば、第１ドープト半導体膜１３及び第１半導体部１４と、第１台座部３１とのＺ軸方向における“重なり”の様子を示している。
図５（ｂ）及び図６（ｂ）に示すように、第１台座部３１は、少なくとも第１半導体部１４の第２領域１４ｂ内に設けられている。実施形態では、第１台座部３１が、第１ドープト半導体膜１３を介して第１導電膜１２に達する例を示しているが、第１台座部３１は、少なくとも第１半導体部１４の第２領域１４ｂ内に設けられていればよい。
第１台座部３１は、例えば、基体部１の、階段領域（Staircase）及びタップ領域（Tap１及びTap2）のそれぞれが設けられる箇所に対応して設けられている。基体部１の、複数のセル領域（Cell）のそれぞれが設けられる箇所には、例えば、第１半導体部１４の第１領域１４ａが設けられている。第１台座部３１は、Ｘ−Ｙ平面において、Ｘ軸方向に延びる複数の部分３１ｘと、Ｙ軸方向に延びる複数の部分３１ｙと、を含む。そして、第１台座部３１は、Ｘ−Ｙ平面において、部分３１ｘの２つ、及び、部分３１ｙの２つのそれぞれによって囲まれた環状領域３１ｒを有するように形成されている。環状領域３１ｒは、第１台座部３１に、複数設けられている。複数の環状領域３１ｒのそれぞれは、Ｙ軸方向に沿って、少なくとも１列に並ぶ。環状領域３１ｒのそれぞれの内側には、第２領域１４ｂが存在している。部分３１ｙは、第１領域１４ａ及び第２領域１４ｂのそれぞれに接する。部分３１ｙは、第１半導体部１４を、第１領域１４ａと第２領域１４ｂとに区画する。第１台座部３１は、絶縁物を含む。絶縁物は、例えば、シリコン酸化物（ＳｉＯ２）である。
積層体２は、例えば、積層体２のＸ軸方向の両端に設けられた階段領域（Staircase）を含む階段部分２ｓと、階段部分２ｓに挟まれ、タップ領域（Tap１及びTap2）及びセル領域（Cell）のそれぞれを含むメモリセルアレイ２ｍと、を有している（図１（ｂ））。積層体２には、複数の深いスリットＳＴ及び複数の浅いスリットＳＨＥが設けられている。深いスリットＳＴのそれぞれは、積層体２の一方の階段部分２ｓから、メモリセルアレイ２ｍを経て、他方の階段部分２ｓまで設けられている。浅いスリットＳＨＥのそれぞれは、メモリセルアレイ２ｍに設けられている。
深いスリットＳＴのそれぞれは、Ｚ軸方向に沿って積層体２の上端から積層体２の下端まで積層体２内に設けられ、Ｘ軸方向に沿って延びている。板状部３２は、スリットＳＴのそれぞれの内部に設けられている。板状部３２のそれぞれは、Ｘ軸方向に延びて第１半導体部１４の第１領域１４ａ及び第１台座部３１のそれぞれと接する。例えば、板状部３２は、それぞれ、第１台座部３１の部分３１ｘと接する。板状部３２は、少なくとも第１絶縁物を含む。第１絶縁物の例は、例えば、シリコン酸化物（ＳｉＯ２）である。板状部３２は、第１絶縁物によって積層体２と電気的に絶縁された導電物を含んでいてもよい。この場合、導電物は、少なくとも第１半導体部１４の第１領域１４ａと電気的に接続される。絶縁物によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれ、例えば、データ消去の最小単位を構成する。
浅いスリットＳＨＥのそれぞれは、Ｚ軸方向に沿って積層体２の上端から積層体２の途中まで積層体２内に設けられ、Ｘ軸方向に沿って延びている。浅いスリットＳＨＥは、ブロック内に位置する。浅いスリットＳＨＥ内には、絶縁物３４が設けられている。絶縁物３４は、積層体２の上部領域においてドレイン側選択ゲートＳＧＤを形成する導電層２１を貫通する。絶縁物３４は、例えば、シリコン酸化物である。深いスリットＳＴと及び浅いスリットＳＨＥとの間の領域は“フィンガー”と呼ばれる。ドレイン側選択ゲートＳＧＤは、フィンガー毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガーを選択状態とすることができる。
複数の第１柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、第１半導体部１４の第１領域１４ａにかけて設けられている。実施形態では、メモリホールＭＨは、積層体２、第２ドープト半導体膜１６及び第１領域１４ａのそれぞれを貫通し、第１ドープト半導体膜１３の第１部分１３ａに達する。これにより、第１柱状部ＣＬは、積層体２の上端から少なくとも第１半導体部１４の第１領域１４ａにかけて設けられ、Ｙ軸方向に関して、板状部３２と、少なくとも積層体２を挟んで隣接する。実施形態では、第１柱状部ＣＬは、Ｙ軸方向に関して、板状部３２と、積層体２及び第２ドープト半導体膜１６のそれぞれを挟んで隣接する。第１柱状部ＣＬのそれぞれは、第１半導体部１４の第１領域１４ａと接した半導体ボディ２１０、半導体ボディ２１０と導電層２１との間に電荷捕獲部を有したメモリ膜２２０、及び、コア層２３０のそれぞれを含む（図５（ａ））。各フィンガーからそれぞれ１つずつ選択された複数の第１柱状部ＣＬが、コンタクトＣｂを介してＹ軸方向に延びる１本のビット線ＢＬに共通に接続される（図２（ａ））。
図２（ａ）及び図２（ｂ）に示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。また、導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電形は、例えば、Ｐ形である。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１のそれぞれとの間に配置されており、Ｚ軸方向に積層されている。メモリ膜２２０は、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に沿って延びている。
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。なお、カバー絶縁膜２２１は、“リプレース工程”において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２（ａ）及び図２（ｂ）に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、“リプレース工程”を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部として機能する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。トンネル絶縁膜２２３は、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、それぞれ、電子又は正孔がトンネリングする。
コア層２３０は、筒状の半導体ボディ２１０を埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
複数の第２柱状部ＣＬＨＲのそれぞれは、積層体２内に設けられたホールＨＲ内に設けられている。ホールＨＲは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、第１半導体部１４の第２領域１４ｂにかけて設けられている。実施形態では、積層体２、第２ドープト半導体膜１６、第２中間膜１５ｂ、第２領域１４ｂ及び第１中間膜１５ａのそれぞれを貫通し、第１ドープト半導体膜１３の第２部分１３ｂに達する。これにより、第２柱状部ＣＬＨＲは、積層体２の上端から少なくとも第１半導体部１４の第２領域１４ｂにかけて設けられ、Ｙ軸方向に関して、板状部３２と積層体２を挟んで隣接し、第１台座部３１と少なくとも第１半導体部１４の第２領域１４ｂを挟んで隣接する。実施形態では、第２柱状部ＣＬＨＲは、Ｙ軸方向に関して、第１台座部３１と、第２ドープト半導体膜１６、第２中間膜１５ｂ、第２領域１４ｂ及び第１中間膜１５ａのそれぞれを挟んで隣接する。第２柱状部ＣＬＨＲのそれぞれは、少なくとも第２絶縁物３３を含む。第２絶縁物３３は、例えば、シリコン酸化物（ＳｉＯ２）である。なお、第２柱状部ＣＬＨＲのそれぞれは、第２絶縁物３３の代わりに、柱状部ＣＬと同じ構造を含んでいてもよい。
第１実施形態に係る半導体装置１００は、少なくとも第１半導体部１４の第２領域１４ｂ内に設けられた第１台座部３１を有する。板状部３２は、第１半導体部１４の第１領域１４ａ及び第１台座部３１のそれぞれと接する。第１柱状部ＣＬは、第１半導体部１４の第１領域１４ａと接し、第２柱状部ＣＬＨＲは、第１半導体部１４の第２領域１４ｂと接する。これにより、半導体装置１００では、積層体２の崩壊を抑制することができる。
図７（ａ）及び図７（ｂ）のそれぞれは、参考例に係る半導体装置１００ｒの形成途中の段階を例示する模式断面図である。図７（ａ）及び図７（ｂ）は、それぞれ、図５（ａ）及び図５（ｂ）に示した断面に対応する。
参考例に係る半導体装置１００ｒは、第１実施形態に係る半導体装置１００ｒに比較して、第１台座部３１が無い例を示している。第１半導体部１４の第１領域１４ａは、例えば、アンドープ半導体膜を、第１領域１４ａ（ドープト半導体膜）にリプレースすることにより形成される。リプレースは、例えば、深いスリットＳＴを介して行なわれる。図７（ａ）及び図７（ｂ）のそれぞれには、例えば、アンドープ半導体膜を、深いスリットＳＴを介して、エッチングして除去した段階が示されている。第２柱状部ＣＬＨＲの第２絶縁物３３は、アンドープ半導体膜をエッチングした際に、エッチャントに曝されて細る。第２絶縁物３３が細ると、第２柱状部ＣＬＨＲの、例えば、機械的な強度が弱まる。第２柱状部ＣＬＨＲは、アンドープ半導体膜がエッチングされ、例えば、第１中間膜１５ａと第２中間膜１５ｂとの間、さらには第１ドープト半導体膜１３と第２ドープト半導体膜１６との間に、第１空間Ｓ１が生じている段階、及び、絶縁層２２間に空間が生じている段階において、積層体２を支える柱となる。このため、第２絶縁物３３が細ると、積層体２が崩落する可能性が生じる。特に、第２絶縁物３３がシリコン酸化物を含む場合、アンドープ半導体膜のエッチングに続いて行われる、第１、第２中間膜１５ａ及び１５ｂやメモリ膜２２０を、さらにエッチングする段階において、第２絶縁物３３は細りやすい。
図８（ａ）及び図８（ｂ）のそれぞれは、第１実施形態に係る半導体装置１００の形成途中の段階を例示する模式断面図である。図８（ａ）及び図８（ｂ）は、それぞれ、図５（ａ）及び図５（ｂ）に示した断面に対応する。
半導体装置１００ｒに比較して、半導体装置１００は、第１台座部３１を有する。深いスリットＳＴは、第１台座部３１に接する部分を有する。深いスリットＳＴと第１台座部３１とが接した部分においては、エッチングの進行が抑制される。このため、例えば、第２柱状部ＣＬＨＲの周囲に、少なくとも第１半導体部１４の第２領域１４ｂ（アンドープ半導体膜、又は、Ｎ形半導体膜）を残すことができる。なお、図８（ａ）及び図８（ｂ）には、第１、第２中間膜１５ａ及び１５ｂも残る例が示されている。
このような半導体装置１００であると、第２柱状部ＣＬＨＲに含まれた第２絶縁物３３の細りを抑制することができる。
したがって、半導体装置１００によれば、積層体２の崩壊を抑制することが可能な半導体装置を提供できる。
第１実施形態に係る半導体装置１００では、例えば、以下の構成を、さらに含む。
半導体装置１００では、Ｘ−Ｙ断面において、第２柱状部ＣＬＨＲは、例えば、少なくとも環状領域３１ｒの内側に配置される。また、Ｘ−Ｙ断面において、第１柱状部ＣＬは、例えば、環状領域３１ｒの外側に配置される（図３及び図４）。これにより、第２柱状部ＣＬＨＲの周囲には、第２領域１４ｂを残すことができ、例えば、第２絶縁物３３の細りを、より良く抑制することが可能となる。また、第１柱状部ＣＬにおいては、例えば、半導体ボディ２１０と、第１領域１４ａとを、より良く接触させることが可能となる（図５（ａ））。
なお、Ｘ−Ｙ断面において、第２柱状部ＣＬＨＲは、第１台座部３１の部分３１ｙに、さらに配置されていてもよい（図３及び図４）。例えば、第２柱状部ＣＬＨＲを、部分３１ｙに、さらに配置することで、第２柱状部ＣＬＨＲを部分３１ｙに配置しない場合に比較して、第２柱状部ＣＬＨＲの数を増やすことができ、積層体２の崩壊を、さらに良く抑制することができる。
また、例えば、第２柱状部ＣＬＨＲ内の構造を、第１柱状部ＣＬ内の構造と同様の構造とする場合がある。この場合には、第２柱状部ＣＬＨＲが形成されるホールＨＲは、第１柱状部ＣＬが形成されるメモリホールＭＨと、例えば、同じ露光工程によって形成される。このときタップ領域、特に、タップ領域Tap2は、メモリセルアレイ２ｍ内に設けられており、タップ領域Tap2は、メモリセルアレイ２ｍ内において、第１柱状部ＣＬの露光パターンの周期性、例えば、Ｘ軸方向に沿った周期性を崩す可能性がある。露光パターンの周期性が崩れると、第１柱状部ＣＬの微細化が妨げられてしまう可能性がある。
このような事情については、環状領域３１ｒ及び部分３１ｙのそれぞれに第２柱状部ＣＬＨＲを配置する。これにより、例えば、露光パターンの周期性を崩すことなく、第１柱状部ＣＬ及び第２柱状部ＣＬＨＲのそれぞれを、セル領域（Cell）〜部分３１ｙ〜環状領域３１ｒ〜部分３１ｙ〜セル領域（Cell）にかけて、メモリセルアレイ２ｍ内に設けることが可能になる。
このように、第２柱状部ＣＬＨＲを、環状領域３１ｒ及び部分３１ｙのそれぞれに配置すると、例えば、積層体２の崩壊の更なる抑制の推進に有利となる、という利点についても得ることができる。しかも、ホールＨＲと、メモリホールＭＨとを、同じ露光工程によって形成する場合には、第１柱状部ＣＬの更なる微細化の推進に有利である、という利点についても得ることが可能である。
半導体装置１００では、第１台座部３１と板状部３２との接触部分において、第１台座部３１のＹ軸方向に沿った幅３１ｗｙは、板状部３２のＹ軸方向に沿った幅３２ｗｙよりも広い（図５（ｂ））。そして、板状部３２は、例えば、Ｙ軸方向において、第１台座部３１と完全にオーバーラップさせる。これにより、例えば、第２柱状部ＣＬＨＲの周囲において、第１半導体部１４、第１中間膜１５ａ及び第２中間膜１５ｂの不慮のエッチングを抑制でき、リプレースさせなかった犠牲膜を第２領域１４ｂとして、さらには、第１中間膜１５ａ及び第２中間膜１５ｂを第２柱状部ＣＬＨＲの周囲に、より確実に残すことが可能となる。したがって、第２柱状部ＣＬＨＲに含まれた第２絶縁物３３の細りを、より確実に抑制することができる。
なお、半導体装置１００の板状部３２は、第１台座部３１内において、板状部３２のＹ軸方向の幅が広がったフランジ部分３２ｆを有する（図５（ｂ））。フランジ部分３２ｆは、第１半導体部１４の第１領域１４ａ（ドープト半導体膜）を、例えば、アンドープ半導体膜（第２領域１４ｂ）のリプレースによって形成した場合、第１、第２中間膜１５ａ及び１５ｂを、深いスリットＳＴを介して、エッチング除去した痕跡である。
図９は、図４中のIX−IX線に沿う模式断面図である。
図９に示すように、第１絶縁膜１１内には、トランジスタＴｒと電気的に接続された配線１１ａが設けられている。図９では、配線１１ａとして、多層の配線を示す。配線１１ａは、例えば、下層配線１１ａａ及び上層配線１１ａｂのそれぞれを含む。下層配線１１ａａは、上層配線１１ａｂと、図示せぬ箇所において、適宜、電気的に接続される。また、第１絶縁膜１１は、多層の配線を絶縁する層間絶縁層として複数の絶縁層を含む。図９では、１つの例として、絶縁層１１ｃ及び絶縁層１１ｄが例示される。絶縁層１１ｃは、例えば、上層配線１１ａｂと上層配線１１ａｂ、及び、下層配線１１ａａと上層配線１１ａｂとを絶縁する。絶縁層１１ｄは、上層配線１１ａｂと第１導電膜１２とを絶縁する。
半導体装置１００は、絶縁物を含む第２台座部３１ｂ、及び、絶縁物を含む第３台座部３１ｃのそれぞれを含む。第２、第３台座部３１ｂ及び３１ｃは、それぞれ、絶縁物として、例えば、シリコン酸化物を含む。
第２台座部３１ｂは、第１ドープト半導体膜１３の、例えば、第２部分１３ｂ、第１半導体部１４の、例えば、第２領域１４ｂ、第１、第２中間膜１５ａ及び１５ｂ、並びに、第２ドープト半導体膜１６内に設けられ、第１導電膜１２と接する。第３台座部３１ｃは、第１導電膜１２及び第１絶縁膜１１の絶縁層１１ｄ内に、さらに設けられ、上層配線１１ａｂと接する。
第２台座部３１ｂ上には、第３柱状部ＣＬＣＰが設けられている。第３柱状部ＣＬＣＰは、積層体２の上端から第２台座部３１ｂにかけて、Ｚ軸方向に延びて設けられている。第３台座部３１ｃ上には、第４柱状部ＣＬＣ４が設けられている。第４柱状部ＣＬＣ４は、積層体２の上端から第３台座部３１ｃにかけて、Ｚ軸方向に延びて設けられている。第３柱状部ＣＬＣＰ及び第４柱状部ＣＬＣ４のそれぞれは、例えば、環状領域３１ｒ内に配置されている。
第３柱状部ＣＬＣＰは、絶縁物３６ｂと、絶縁物３６ｂによって積層体２、第１、第２ドープト半導体膜１３及び１６等と電気的に絶縁されつつ設けられた導電物３７ｂと、を含む。導電物３７ｂは、電気的な配線であり、例えば、第２台座部３１ｂを貫通して第１導電膜１２と電気的に接続されている。第４柱状部ＣＬＣ４は、絶縁物３６ｃと、絶縁物３６ｃによって積層体２、第１、第２ドープト半導体膜１３及び１６、並びに、第１導電膜１２等と電気的に絶縁されつつ設けられた導電物３７ｃと、を含む。導電物３７ｃも、電気的な配線であり、例えば、第３台座部３１ｃを貫通して上層配線１１ａｂと電気的に接続されている。
第１台座部３１は、タップ領域（図９中ではタップ領域(Tap2)）において、第１ドープト半導体膜１３、第１半導体部１４、第１、第２中間膜１５ａ及び１５ｂ、並びに、第２ドープト半導体膜１６内に設けられ、第１導電膜１２と接する。第１台座部３１のＺ軸方向に沿った深さは、例えば、第２台座部３１ｂのＺ軸方向に沿った深さと同じである。第１台座部３１の２つの側面は、それぞれ、第１ドープト半導体膜１３の第１、第２部分１３ａ及び１３ｂと接する。さらに、第１台座部３１の２つの側面は、それぞれ、第１半導体部１４の第１、第２領域１４ａ及び１４ｂと接する。第１台座部３１は、絶縁物として、第２台座部３１ｂと同じシリコン酸化物を含む。
このような第１台座部３１によれば、例えば、第２台座部３１ｂの形成工程において、第２台座部３１ｂと同時に形成することが可能である。このため、第１台座部３１を設けることによる製造工程の増加を抑制しつつ、半導体装置１００を得ることができる。
また、第１導電膜１２は、メモリセルアレイ２ｍの全体に、例えば、“１枚の板”として設けられる。このため、第１台座部３１のパターンに関わらず、第１台座部３１は、第１導電膜１２と接することも可能である。
図１０は、図４中のIX−IX線に沿う別の模式断面図である。
図１０に示すように、第１台座部３１は、第１導電膜１２及び第１絶縁膜１１の絶縁層１１ｄ内に、さらに設けられ、上層配線１１ａｂと接していてもよい。この場合、第１台座部３１のＺ軸方向に沿った深さは、例えば、第３台座部３１ｃのＺ軸方向に沿った深さと同じである。第１台座部３１は、例えば、第３台座部３１ｃと同様に絶縁物としてシリコン酸化物を含む。
このような第１台座部３１によれば、例えば、第３台座部３１ｃと同時に形成することが可能である。別の例においても、第１台座部３１を設けることによる製造工程の増加を抑制しつつ、半導体装置１００を得ることができる。
（製造方法）
図１１（ａ）〜図１６（ｂ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。図１１（ａ）〜図１６（ａ）は、図３中のＡ−Ａ線に沿う断面図である。図１１（ｂ）〜図１６（ｂ）は、図３中のＢ−Ｂ線に沿う断面図である。
図１１（ａ）及び図１１（ｂ）に示すように、第１絶縁膜１１上に、第１導電膜１２を形成する。第１絶縁膜１１としては、上層配線１１ａｂの下面及び側面のそれぞれを絶縁する絶縁層１１ｃ、及び、上層配線１１ａｂの上面を絶縁する絶縁層１１ｄが示される。第１導電膜１２は、絶縁層１１ｄ上に形成される。絶縁層１１ｃ及び１１ｄのそれぞれは、例えば、シリコン酸化物である。第１導電膜１２は、例えば、タングステンである。
次に、第１導電膜１２上に、第１ドープト半導体膜１３を形成する。第１ドープト半導体膜１３は、例えば、Ｎ形シリコンを含む。Ｎ形シリコンは、リン、ヒ素及びアンチモンからなる群より選択される少なくとも１つの導電性不純物を含む。次に、第１ドープト半導体膜１３上に、第１中間膜１５ａを形成する。第１中間膜１５ａは、例えば、シリコン酸化物膜を含む。
次に、第１中間膜１５ａ上に、第１犠牲膜１７を形成する。第１犠牲膜１７は、例えば、アンドープシリコンを含む。第１犠牲膜１７は、例えば、第１中間膜１５ａと異なるエッチング選択比を持つエッチング可能な膜であればよい。第１犠牲膜１７は、アンドープシリコンに限られるものではない。第１犠牲膜１７は、導電性シリコン、例えば、リン、ヒ素及びアンチモンからなる群より選択される少なくとも１つの導電性不純物を含む導電性シリコン（ｎ形シリコン）を含んでいてもよい。次に、第１犠牲膜１７上に、第２中間膜１５ｂを形成する。第２中間膜１５ｂは、例えば、シリコン酸化物膜を含む。
次に、第２中間膜１５ｂ上に、第２ドープト半導体膜１６を形成する。第２ドープト半導体膜１６は、例えば、Ｎ形シリコンを含む。Ｎ形シリコンは、リン、ヒ素及びアンチモンからなる群より選択される少なくとも１つの導電性不純物を含む。次に、第２ドープト半導体膜１６上に、ストッパ膜６０を形成する。ストッパ膜６０は、例えば、シリコン窒化物を含む。
次に、図１２（ａ）及び図１２（ｂ）に示すように、ストッパ膜６０上に、シリコン酸化物膜６１を形成する。次に、シリコン酸化物膜６１上に、反射防止膜６２を形成する。次に、反射防止膜６２上に、ホトレジスト膜６３を形成する。次に、ホトレジスト膜６３に、第１台座部３１に対応した窓ＰＤＳｗ、及び、第２台座部３１ｂに対応した窓ＣＰＨｗのそれぞれを形成する。
次に、図１３（ａ）及び図１３（ｂ）に示すように、ホトレジスト膜６３をエッチングのマスクに用いて、反射防止膜６２及びシリコン酸化物膜６１をエッチングする。次に、ホトレジスト膜６３をアッシングして除去する。次に、シリコン酸化物膜６１をエッチングのマスクに用いて、ストッパ膜６０、第２ドープト半導体膜１６、第２中間膜１５ｂ、第１犠牲膜１７、第１中間膜１５ａ及び第１ドープト半導体膜１３のそれぞれをエッチングする。次に、シリコン酸化物膜６１を除去する。これにより、ストッパ膜６０、第２ドープト半導体膜１６、第２中間膜１５ｂ、第１犠牲膜１７、第２中間膜１５ａ及び第１ドープト半導体膜１３のそれぞれには、第１台座部３１に対応した浅いスリットＰＤＳ、及び、第２台座部３１ｂに対応したホールＣＰＨのそれぞれが形成される。
次に、図１４（ａ）及び図１４（ｂ）に示すように、浅いスリットＰＤＳ及びホールＣＰＨが形成された構造体（図１３（ａ）及び図１３（ｃ））上に、ハードマスク６４を形成する。次に、ハードマスク６４上に、反射防止膜６５を形成する。次に、反射防止膜６５上に、ホトレジスト膜６６を形成する。次に、ホトレジスト膜６６に、第３台座部３１ｃに対応した窓Ｃ４Ｓｗを形成する。なお、本製造方法例では、窓Ｃ４Ｓｗは階段領域（Staircase）上にも広がるように設けられ、階段領域（Staircase）と第１タップ領域（Tap1）との境界付近において、Ｘ軸方向に延びる浅いスリットＰＤＳの一部とオーバーラップする。
次に、図１５（ａ）及び図１５（ｂ）に示すように、ホトレジスト膜６６をエッチングのマスクに用いて、反射防止膜６５及びハードマスク６４をエッチングする。次に、ホトレジスト膜６６をアッシングして除去する。次に、ハードマスク６４をエッチングのマスクに用いて、ストッパ膜６０、第２ドープト半導体膜１６、第２中間膜１５ｂ、第１犠牲膜１７、第１中間膜１５ａ、第１ドープト半導体膜１３、第１導電膜１２及び絶縁層１１ｄのそれぞれをエッチングする。次に、ハードマスク６４を除去する。これにより、ストッパ膜６０、第２ドープト半導体膜１６、第２中間膜１５ｂ、第１犠牲膜１７、第２中間膜１５ａ、第１ドープト半導体膜１３、第１導電膜１２及び絶縁層１１ｄのそれぞれには、第３台座部３１ｃに対応したホールＣ４Ｓが形成される。また、ホールＣ４Ｓは、階段領域（Staircase）と第１タップ領域（Tap1）との境界付近において、Ｘ軸方向に延びる浅いスリットＰＤＳの一部とオーバーラップする。次に、浅いスリットＰＤＳ、ホールＣＰＨ及びホールＣ４Ｓのそれぞれが形成された構造体上に、シリコン酸化物膜６７を形成する。
次に、図１６（ａ）及び図１６（ｂ）に示すように、ストッパ膜６０を機械的化学研磨のストッパに用いて、シリコン酸化物膜６７を機械的化学研磨する。これにより、浅いスリットＰＤＳ、ホールＣＰＨ及びＣ４Ｓのそれぞれがシリコン酸化物によって埋め込まれてなる第１〜第３台座部３１、３１ｂ及び３１ｃを有した構造体が形成される。
図１７は、図１６（ａ）及び図１６（ｂ）に示す段階での平面を例示する模式平面図である。なお、図１６（ａ）に示す断面は、図１７中のXVIA−XVIA線に沿う断面に相当し、図１６（ｂ）に示す断面は、図１７中のXVIB−XVIB線に沿う断面に相当する。
図１７に示すように、例えば、第１タップ領域（Tap1）には、第１台座部３１の部分３１ｘ及び３１ｙのそれぞれによって囲まれた環状領域３１ｒが得られる。特に図示しないが、第２タップ領域（Tap2）においても、同様の環状領域３１ｒが得られる。また、本製造方法は、第１台座部３１が形成される浅いスリットＰＤＳと、第２台座部３１ｂが形成されるホールＣＰＨとを同時に形成する例である。このため、浅いスリットＰＤＳは、浅いスリットＰＤＳの後に形成される第３台座部３１ｃ用のホールＣ４Ｓと、例えば、階段部分２ｓと第１タップ領域（Tap1）との境界領域においてオーバーラップする。なお、第１タップ領域においては、環状領域３１ｒにおけるＹ軸方向に延びる部分３１ｙの１つは、例えば、第３台座部３１ｃのＹ軸方向に沿った部分が担う。
さらに、上述したように、第１台座部３１と第３台座部３１ｃとが、オーバーラップする領域が生じる。オーバーラップした領域には、Ｚ軸方向の深さが、例えば、第３台座部３１ｃよりも深い領域３１ｄが形成される。第１台座部３１と、第３台座部３１ｃとが接する部分に設けられた深い領域３１ｄは、例えば、浅いスリットＰＤＳと、ホールＣ４Ｓとを、別々に形成した痕跡である。例えば、浅いスリットＰＤＳを形成した後、ホールＣ４Ｓを形成した痕跡である。
この後、積層体２、階段部分２ｓ、第１柱状部ＣＬ、第２柱状部ＣＬ２、深いスリットＳＴ及び浅いスリットＳＨＥ等の形成に入る。これらの構造体の形成方法は、周知の製造方法に従えばよい。以下、これらの構造体の形成方法の１つの例を説明する。
図１８（ａ）〜図２９（ｅ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。これ以降の製造方法を説明する断面では、発明をより良く理解できるように、図示する断面の位置を、図１１（ａ）〜図１７（ｂ）から変える。図１８（ａ）〜図２９（ｅ）において、（ａ）図〜（ｅ）図は、それぞれ、図３中のａ−ａ線〜ｅ−ｅ線に沿う断面に相当する。
図１８（ａ）〜図１８（ｅ）に示すように、第２ドープト半導体膜１６上から、ストッパ膜６０を除去する。次に、第２ドープト半導体膜１６上に、絶縁膜２ｇ、導電性シリコン膜２１ｓ、複数の第２犠牲膜２３及び複数の絶縁層２２を含む積層体２を形成する。積層体２は、第２犠牲膜２３及び絶縁層２２を交互に含む。絶縁膜２ｇは、例えば、シリコン酸化物を含む。導電性シリコン膜２１ｓは、例えば、リン、ヒ素及びアンチモン等を含むＮ形シリコンを含む。第２犠牲膜２３及び絶縁層２２は、それぞれ、例えば、シリコン窒化物及びシリコン酸化物を含む。
次に、図１９（ａ）〜図１９（ｅ）に示すように、第２犠牲膜２３及び絶縁層２２を、階段状に加工し、階段部分２ｓを形成する。次に、階段部分２ｓを、絶縁物３５によって埋め込み、例えば、積層体２と平坦化する。
次に、図２０（ａ）〜図２０（ｅ）に示すように、積層体２内に、ホールＨＲを形成する。ホールＨＲは、例えば、第１ドープト半導体膜１３、第１台座部３１及び第３台座部３１ｃのいずれか１つに達する。本例においては、メモリセルアレイ２ｍにおいて、ホールＨＲは、環状領域３１ｒの内側の第１ドープト半導体膜１３、及び、第１台座部３１の部分３１ｙに達する。また、階段部分２ｓにおいて、ホールＨＲは、第３台座部３１ｃに達する。ホールＨＲは、例えば、部分３１ｙにおいては、Ｙ軸方向に沿って、少なくとも１列に並ぶ。本例においては、第１台座部３１の部分３１ｙに、ホールＨＲが重なる例を示しているが、ホールＨＲは、部分３１ｙに重ならなくてもよい。また、ホールＨＲの一部が、部分３１ｙに重なるようにしてもよい。
次に、ホールＨＲ内を、第２絶縁物３３、例えば、シリコン酸化物で埋め込む。これにより、第２柱状部ＣＬＨＲが形成される。次に、積層体２内に、メモリホールＭＨを形成する。メモリホールＭＨは、メモリセルアレイ２ｍにおいて、例えば、環状領域３１ｒの外側に形成される。メモリホールＭＨは、少なくとも第１犠牲膜１７に達していればよい。本例では、メモリホールＭＨは、環状領域３１ｒの外側において、第１ドープト半導体膜１３の第１部分１３ａに達する。次に、メモリホールＭＨ内に、少なくともメモリ膜２２０、半導体ボディ２１０及びコア層２３０のそれぞれを形成する。メモリ膜２２０、半導体ボディ２１０及びコア層２３０のそれぞれの詳細は、例えば、図２（ａ）及び図２（ｂ）に示されている。
このようにして、積層体２内には、第１柱状部ＣＬと、第２柱状部ＣＬＨＲと、がそれぞれが形成される。本例では、第１柱状部ＣＬは、第２柱状部ＣＬＨＲの後に形成される例を示したが、第１柱状部ＣＬは、第２柱状部ＣＬＨＲの前に形成してもよい。また、第１柱状部ＣＬと第２柱状部ＣＬＨＲとを、同時に形成してもよい。この場合は、第２柱状部ＣＬＨＲは、第１柱状部ＣＬと同様の構造となる。
次に、図２１（ａ）〜図２１（ｅ）に示すように、積層体２内に、深いスリットＳＴを形成する。深いスリットＳＴは、メモリセルアレイ２ｍにおいて、第１犠牲膜１７及び第１台座部３１に達し、階段部分２ｓにおいて、第３台座部３１ｃに達する。なお、第３台座部３１ｃに達する箇所については、特に図示してはいない。次に、深いスリットＳＴの側壁上に、第２ストッパ膜６０ｂを形成する。第２ストッパ膜６０ｂは、例えば、シリコン窒化物を含む。第２ストッパ膜６０ｂは、例えば、第２犠牲膜２３と同じ材料である。第２ストッパ膜６０ｂは、深いスリットＳＴが形成された積層体２上に、例えば、シリコン窒化物を堆積し、シリコン窒化物膜を形成した後、異方性エッチングすることで形成される。
次に、図２２（ａ）〜図２２（ｅ）に示すように、深いスリットＳＴを介して第１犠牲膜１７を除去する。これにより、積層体２の、例えば、セル領域(Cell)の下方に、第１空間Ｓ１が形成される。この際、第１タップ領域（Tap1）、第２タップ領域（Tap2）及び階段領域（Staircase）については、第１台座部３１や第３台座部３１ｃがエッチングのストッパとなるため、第１空間Ｓ１は形成されない。そして、第１犠牲膜１７は、第１タップ領域（Tap1）、第２タップ領域（Tap2）及び階段領域（Staircase）のそれぞれに残され、第１半導体部の第２領域１４ｂとなる。
次に、図２３（ａ）〜図２３（ｅ）に示すように、深いスリットＳＴ及び第１空間Ｓ１を介して、第１中間膜１５ａ、第２中間膜１５ｂ及びメモリ膜２２０を除去する。これにより、第１空間Ｓ１は広がり、第１空間Ｓ１は第１柱状部ＣＬの半導体ボディ２１０に達する。なお、この工程におけるメモリ膜２２０、半導体ボディ２１０及びコア層２３０のそれぞれの状態は、既に図８に示した。また、例えば、第１台座部３１及び第３台座部３１ｃのうち、深いスリットＳＴと面した部分は、例えば、等方的にエッチングされ、幅及び深さがともに拡大する。このため、深いスリットＳＴのＹ−Ｚ断面は、例えば、フラスコ状となる。なお、深いスリットＳＴのフラスコ状の形状は、第１台座部３１のみ図示される。
次に、図２４（ａ）〜図２４（ｅ）に示すように、深いスリットＳＴを介して、第１空間Ｓ１内に、第１半導体部１４の第１領域１４ａを形成する。第１領域１４ａは、例えば、Ｎ形シリコンである。Ｎ形シリコンは、例えば、リン、ヒ素及びアンチモンの少なくとも１つを含む。第１領域１４ａは、半導体ボディ２１０と接する。第１領域１４ａと半導体ボディ２１０とが接した状態は、例えば、図５に既に示した。第１領域１４ａが、第１台座部３１中の、Ｙ−Ｚ断面がフラスコ状となった部分内に形成されないのは、シリコンの選択成長によるからである。第１台座部３１及び第３台座部３１ｃのそれぞれは、例えば、シリコン酸化物である。第１空間Ｓ１内には、第１ドープト半導体膜１３及び第２ドープト半導体膜１６が設けられている。第１ドープト半導体膜１３及び第２ドープト半導体膜１６のそれぞれは、シリコン、例えば、Ｎ形シリコンである。第１領域１４ａは、例えば、第１ドープト半導体膜１３及び第２ドープト半導体膜１６を種結晶とした選択成長法を用いて形成することで、第１空間Ｓ１内に選択的に形成することができる。
次に、図２５（ａ）〜図２５（ｅ）に示すように、深いスリットＳＴを介して、第２ストッパ膜６０ｂ及び第２犠牲膜２３を除去する。これにより、積層体２内に、第２空間Ｓ２が形成される。第２空間Ｓ２を形成する際、第２ストッパ膜６０ｂが、第２犠牲膜２３と、例えば、同種の膜であると、第２ストッパ膜６０ｂと第２犠牲膜２３とを一括して除去できるので、工程数の増加の抑制に有利である。また、第２ストッパ膜６０ｂと、第１台座部３１及び第３台座部３１ｃとが、例えば、異種の膜であると、第２ストッパ膜６０ｂを除去する際、第１台座部３１及び第３台座部３１ｃのエッチングを抑制できる。このため、例えば、この後、形成される導電層２１と、第１導電膜１２との短絡を抑制できる等の利点を得ることができる。
次に、図２６（ａ）〜図２６（ｅ）に示すように、深いスリットＳＴを介して、第２空間Ｓ２内に、導電層２１を形成する。導電層２１は、導電物として、例えば、タングステンを含む。なお、導電層２１を形成する前に、ブロック絶縁膜２１ａ及びバリア膜２１ｂを形成してもよい。例えば、ブロック絶縁膜２１ａ及びバリア膜２１ｂのそれぞれは、例えば、図２に示されている。
次に、図２７（ａ）〜図２７（ｅ）に示すように、深いスリットＳＴ内に絶縁物を形成し、深いスリットＳＴを絶縁物で埋め込む。これにより、深いスリットＳＴ内には、板状部３２が形成される。次に、積層体２内に、浅いスリットＳＨＥを形成する。浅いスリットＳＨＥは、積層体２の途中まで形成され、その底は、例えば、絶縁層２２の１つの内部に達する。次に、浅いスリットＳＨＥ内に絶縁物を形成し、浅いスリットＳＨＥを絶縁物で埋め込む。これにより、浅いスリットＳＨＥ内には、絶縁物３４が形成される。
次に、図２８（ａ）〜図２８（ｅ）に示すように、積層体２及び絶縁物３５内に、複数のホールＣＰ、Ｃ４及びＣｘを形成する。ホールＣＰのそれぞれは第２台座部３２ｂに達し、ホールＣ４のそれぞれは第３台座部３２ｃに達する。また、コンタクトホールＣｘは、階段部分２ｓに形成され、絶縁物３５内に形成されて、各導電層２１及び導電性シリコン膜２１ｓのそれぞれに達する。
次に、図２９（ａ）〜図２９（ｅ）に示すように、ホールＣＰ、Ｃ４、Ｃｘに、それぞれ、絶縁物３６ｂ、３６ｃ、３６ｘを形成する。次に、絶縁物３６ｂ及び第２台座部３１ｂを貫通するホール、絶縁物３６ｃ及び第３台座部３１ｃを貫通するホール、並びに、絶縁物３６ｘを貫通するホールのそれぞれを形成する。次に、各ホール内に導電物を埋め込み、導電物３７ｂ、３７ｃ及び３７ｄを形成する。導電物３７ｂは第１導電膜１２に接し、導電物３７ｃは上層配線１１ａｂに接し、導電物３７ｘは導電層２１及び導電性シリコン膜２１ｓの１つに接する。
この後、特に図示しないが、周知の方法に従って、積層体２の上方にビット線ＢＬ等を形成すればよい。例えば、このようにして、第１実施形態に係る半導体装置１００を製造することができる。
（第１変形例）
（半導体装置）
図３０は、第１実施形態の第１変形例に係る半導体装置１００ａａを例示する模式断面図である。図３０に示す断面は、例えば、図５（ｂ）に示した断面に相当する。
図３０に示すように、第１変形例に係る半導体装置１００ａａでは、第１台座部３１の上部が、積層体２の導電層２１の途中に達している。第１台座部３１が達する導電層２１は、例えば、積層体２の最も基体部１側にある導電層２１である。基体部１側の導電層２１は、例えば、ソース側選択ゲートＳＧＳである。半導体装置１００ａａの基体部１側の導電層２１は、第１台座部３１のＺ軸方向に延びた側面が接する下部導電層２１ｌと、第１台座部３１のＸ軸方向に延びた上面が接する上部導電層２１ｕとを含む。
このように、第１台座部３１の上面は、積層体２の導電層２１の途中に達し、例えば、導電層２１と接していてもよい。また、特に図示しないが、第１台座部３１の上面は、第２ドープト半導体膜１６内までは形成されず、例えば、第２中間膜１５ｂの上面の高さと、略同一であってもよい。
（第２変形例）
（半導体装置）
図３１（ａ）及び図３１（ｂ）は、第１実施形態の第２変形例に係る半導体装置１００ａｂを例示する模式断面図である。図３１（ａ）及び図３１（ｂ）に示す断面は、それぞれ、例えば、図５（ａ）及び図５（ｂ）に示した断面に相当する。図３２は、第１実施形態の第２変形例に係る半導体装置１００ａｂを例示する模式断面図である。図３２に示す断面は、例えば、図９に示した断面に相当する。
図３１（ａ）〜図３２に示すように、第２変形例に係る半導体装置１００ａｂは、第１台座部３１の側面上に、第３ストッパ膜６８を、さらに含む（特に、図３１（ｂ）及び図３２）。第３ストッパ膜６８は、第１ドープト半導体膜１３、第１半導体部１４、第１、第２中間膜１５ａ及び１５ｂ、並びに、第２ドープト半導体膜１６と、第１台座部３１の側面との間に、設けられている。
第３ストッパ膜６８は、絶縁性である。第３ストッパ膜６８は、第１台座部３１と、少なくとも第１半導体部１４との間に設けられた、第１台座部３１とは、異なる絶縁物を含む絶縁膜である。さらに、第２変形例において、第３ストッパ膜６８は、第１中間膜１５ａ及び第２中間膜１５ｂとも異なる絶縁物を含む。
第３ストッパ膜６８の材料としては、例えば、第１半導体部１４に対してエッチングレートが遅くすることが可能で、かつ、第１、第２中間膜１５ａ及び１５ｂに対してもエッチングレートが遅くすることが可能な絶縁性材料が選ばれることがよい。例えば、第１中間膜１５ａ、第２中間膜１５ｂ及び第１台座部３１がシリコン酸化物を含み、第１半導体部１４の第２領域１４ｂがシリコン（例えば、アンドープシリコン又はｎ形シリコン）を含む場合、第３ストッパ膜６８には、さらに窒素を含む絶縁物、例えば、シリコン窒化物が選ばれるとよい。
第３ストッパ膜６８は、例えば、第１半導体部１４の第１領域１４ａを、例えば、第１犠牲膜１７（第２領域１４ｂ）、第１中間膜１５ａ及び第２中間膜１５ｂ等のリプレースによって形成した場合、リプレース工程において、第１台座部３１に進行するエッチングを抑制する。
図３３は、第２参考例に係る半導体装置（SECOND REFERENCE EXAMPLE）を例示する模式断面図である。図３４は、第２参考例に係る半導体装置（SECOND REFERENCE EXAMPLE）を例示する模式平面図である。図３３に示す断面は、例えば、図９に示した断面に相当し、タップ領域（Tap2）とセル領域（Cell）との境界部分が拡大されて示されている。図３４に示す平面は、例えば、図４に示した平面に相当する。
図３３に示すように、第１台座部３１には、タップ領域（図３３では、タップ領域Tap2が示される）及びセル領域（cell）の双方と接する部分がある。タップ領域及びセル領域（cell）の双方と接する部分は、例えば、第１台座部３１のＹ軸方向に延びる部分３１ｙである。
第１台座部３１の部分３１ｙのセル領域側は、リプレース工程において、まず、第２領域１４ｂのエッチングに曝される。さらに、リプレース工程において、メモリ膜２２０、第１中間膜１５ａ及び第２中間膜１５ｂのエッチングに曝される。
メモリ膜２２０のカバー絶縁膜２２１やトンネル絶縁膜２２３、第１中間膜１５ａ、第２中間膜１５ｂ、及び、第１台座部３１のそれぞれは、シリコン酸化物を含む。このため、リプレース工程において、図３３に示すように、第１台座部３１には、エッチング部分６９が生じる可能性がある。エッチング部分６９内には、第１領域１４ａが設けられる。
エッチング部分６９が広がり、もしも、最下層の導電層２１と接触してしまったならば、第１領域１４ａは、最下層の導電層２１（例えば、ソース側選択ゲートＳＧＳ）とショートしてしまう。なお、エッチング部分６９は、図３４に示すように、例えば、深いスリットＳＴと浅いスリットＰＤＳとの交差箇所７０において、特に、広がりやすい。シリコン酸化物をエッチング可能なエッチャントは、深いスリットＳＴから、第１犠牲膜１７、第１中間膜１５ａ及び第２中間膜１５ｂ等に向けて送りこまれる。このため、第１台座部３１では、例えば、交差箇所７０において、シリコン酸化物をエッチング可能なエッチャントに曝される時間が、長くなりやすい。
このような事情に対して、半導体装置１００ａｂによれば、第１台座部３１の側面上に、第３ストッパ膜６８を、さらに含む。このため、第１領域１４ａを形成するリプレース工程において、第１台座部３１へのエッチングの進行を抑制することができる。
なお、第３ストッパ膜６８がシリコン窒化物を含む場合、そのＸ軸方向に沿った厚さ（又はＹ軸方向に沿った厚さ）は、例えば、メモリ膜２２０が含むシリコン窒化物のＸ軸方向に沿った厚さ（又はＹ軸方向に沿った厚さ）の総計値よりも、厚くするとよい。これにより、第１領域１４ａのリプレース工程時において、第１台座部３１へのエッチングの進行をより良く抑制することできる。
また、半導体装置１００ａｂにおいて、図３２に示すように、第３ストッパ膜６８は、第２、第３台座部３１ｂ及び３１ｃのそれぞれの側面上に、さらに設けられていてもよい。半導体装置１００ａｂの第３ストッパ膜６８は、第１ドープト半導体膜１３、第１半導体部１４、第１、第２中間膜１５ａ及び１５ｂ、並びに、第２ドープト半導体膜１６と、第２、第３台座部３１ｂ及び３１ｃの側面との間に、さらに設けられている。また、第３ストッパ膜６８は、第１導電膜１２及び第１絶縁膜１１の絶縁層１１ｄと、第３台座部３１ｃの側面との間に、さらに設けられている。
（製造方法）
図３５（ａ）〜図４０（ｂ）は、第１実施形態の第２変形例に係る半導体装置１００ａｂの製造方法を例示する工程順模式断面図である。図３５（ａ）〜図４０（ａ）は、図３中のＡ−Ａ線に沿う断面に相当する。図３５（ｂ）〜図４０（ｂ）は、図３中のＢ−Ｂ線に沿う断面に相当する。
図３５（ａ）及び図３５（ｂ）に示すように、第１実施形態に係る半導体装置１００と同様に、図１１（ａ）〜図１４（ｂ）を参照して説明した製造方法に従って、反射防止膜６５上に、ホトレジスト膜６６を形成し、ホトレジスト膜６６に、第３台座部３１ｃに対応した窓Ｃ４Ｓｗを形成する。
次に、図３６（ａ）及び図３６（ｂ）に示すように、ホトレジスト膜６６をエッチングのマスクに用いて、反射防止膜６５及びハードマスク６４をエッチングする。次に、ホトレジスト膜６６をアッシングして除去する。次に、ハードマスク６４をエッチングのマスクに用いて、ストッパ膜６０、第２ドープト半導体膜１６、第２中間膜１５ｂ、第１犠牲膜１７、第１中間膜１５ａ、第１ドープト半導体膜１３、第１導電膜１２及び絶縁層１１ｄのそれぞれをエッチングする。次に、ハードマスク６４を除去する。これにより、ストッパ膜６０、第２ドープト半導体膜１６、第２中間膜１５ｂ、第１犠牲膜１７、第１中間膜１５ａ、第１ドープト半導体膜１３、第１導電膜１２及び絶縁層１１ｄのそれぞれには、第３台座部３１ｃに対応したホールＣ４Ｓが形成される。図３６（ａ）及び図３６（ｂ）までに示された製造方法は、例えば、第１実施形態に係る半導体装置１００の製造方法と共通でよい。
次に、図３７（ａ）及び図３７（ｂ）に示すように、上層配線１１ａｂ、第１導電膜１２、浅いスリットＰＤＳの側壁、ホールＣＰＨの側壁、及び、ホールＣ４Ｓの側壁のそれぞれの上に、第３ストッパ膜６８を形成する。第３ストッパ膜６８は、例えば、シリコン窒化物を含む。
次に、図３８（ａ）及び図３８（ｂ）に示すように、第３ストッパ膜６８を異方性エッチング、例えば、ＲＩＥ（Reactive Ion Etching）し、第３ストッパ膜６８を、上層配線１１ａｂ及び第１導電膜１２のそれぞれの上から、選択的に除去する。これにより、第３ストッパ膜６８を、浅いスリットＰＤＳの側壁、ホールＣＰＨの側壁及びホールＣ４Ｓの側壁のそれぞれの上に残す。
次に、図３９（ａ）及び図３９（ｂ）に示すように、浅いスリットＰＤＳ、ホールＣＰＨ及びホールＣ４Ｓ、並びに、第３ストッパ膜６８のそれぞれが形成された構造体上に、シリコン酸化物膜６７を形成する。
次に、図４０（ａ）及び図４０（ｂ）に示すように、ストッパ膜６０を機械的化学研磨のストッパに用いて、シリコン酸化物膜６７を機械的化学研磨する。これにより、浅いスリットＰＤＳ、ホールＣＰＨ及びＣ４Ｓのそれぞれが第３ストッパ膜６８とシリコン酸化物膜６７とによって埋め込まれ、第３ストッパ膜６８が側面に設けられた第１〜第３台座部３１、３１ｂ及び３１ｃを有した構造体が形成される。
この後、特に図示しないが、第１実施形態に係る半導体装置１００と同様に、図１８〜図２９（ｅ）を参照して説明した製造方法に従うことで、第２変形例に係る半導体装置１００ａｂを、製造することができる。
（第２実施形態）
（半導体装置）
図４１は、第２実施形態に係る半導体装置１００ｂのタップ領域Ｔａｐ１の周辺を例示する模式平面図である。図４２は、第２実施形態に係る半導体装置１００ｂの別のタップ領域Ｔａｐ２の周辺を例示する模式平面図である。図４１及び図４２は、それぞれ、図３及び図４に示した平面に相当する。図４３は、図４１中のXXXXIII-XXXXIII線に沿う模式断面図である。
図４１〜図４３に示すように、第２実施形態に係る半導体装置１００ｂが第１実施形態に係る半導体装置１００と、特に、異なるところは、第１半導体部１４内において第１台座部は形成されておらず、第１ドープト半導体膜１３の第２部分１３ｂの上に位置した第１半導体部１４の第３領域１４ｃを有していることである。第１ドープト半導体膜１３の第１部分１３ａは、例えば、セル領域（Cell）に位置する。第１ドープト半導体膜１３の第２部分１３ｂは、例えば、階段領域（Staircase）、及び、第１、第２タップ領域（Tap1及びTap2）に位置する。第１半導体部１４の第３領域１４ｃは、例えば、第１半導体部１４の第１領域１４ａと異なる組成を持つ。
例えば、第１半導体部１４の第１領域１４ａが、Ｎ形半導体であるとき、第１半導体部１４の第３領域１４ｃは、例えば、Ｐ形半導体である。Ｐ形半導体は、例えば、Ｐ形シリコンであり、例えば、ボロンを含む。ボロンを含むシリコンは、例えば、アンドープシリコンや、リン、ヒ素及びアンチモンのいずれかを含むシリコンとエッチング耐性が異なる。このため、第１実施形態において説明した第１空間Ｓ１を形成する際、第３領域１４ｃを残しつつ、第１犠牲膜となるアンドープシリコンや、リン、ヒ素及びアンチモンのいずれかを含むドープトシリコンのみをエッチングすることが可能である。
また、例えば、ボロンがドープされたシリコンは、例えば、シリコン酸化物ともエッチング耐性が異なる。このため、第１ドープト半導体膜１３の第２部分１３ｂの上には、第１台座部３１と同様の役目を果たす第３領域１４ｃを設けることができる。
したがって、第２実施形態においても、第１実施形態と同様に、第２柱状部ＣＬＨＲの細りを抑制することができ、積層体２の崩壊を抑制することができる。
なお、図４３中に示す絶縁物２５ａは、第１実施形態においては図示を省略した第１導電膜１２、最下層の導電層２１、及び、これらの間に位置してソースを形成する各層のそれぞれを、絶縁する絶縁物である。また、絶縁物２７ａ〜２７ｃのそれぞれも、第１実施形態においては図示を省略した絶縁物である。絶縁物２７ａは、例えば、積層体２の上部を絶縁する。絶縁物２７ｂは、例えば、メモリホールＭＨ、ホールＨＲの上部を絶縁する。絶縁物２７ｃは、例えば、導電物３７ｃの上部を絶縁する。
（製造方法）
図４４（ａ）及び図４４（ｂ）は、第２実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。
図４４（ａ）に示すように、第１実施形態に係る半導体装置の製造方法に従って、第１中間膜１５ａ上に、第１犠牲膜１７を形成する。第１犠牲膜１７は、例えば、アンドープシリコンである。
次に、図４４（ｂ）に示すように、第１ドープト半導体膜１３の第２部分１３ｂの上に位置した第１犠牲膜１７に、Ｐ形の不純物、例えば、ボロンを導入し、ドープトシリコン領域を得る。これにより、第１犠牲膜１７には、第１半導体部１４の第３領域１４ｃとなる領域が形成される。
この後の工程については、特に図示せず、説明を省略するが、第１実施形態の同様の製造方法に従って、製造すればよい。このようにして、実施形態に係る半導体装置１００ｂを製造することができる。
以上、実施形態によれば、積層体の崩壊を抑制することが可能な半導体装置を提供できる。
本発明の実施形態について、具体例といくつかの変形例とを参照しつつ説明した。しかし、本発明の実施形態は、これらの具体例及び変形例に限定されるものではない。
さらに、基体部１、積層体２及び第１柱状部ＣＬ、第２柱状部ＣＬＨＲなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り、本発明の範囲に含まれる。
本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても、本発明の範囲に属するものと了解される。
上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…基体部、
１０…基板、
１０ｉ…素子分離領域、
１１…第１絶縁膜、
１１ａ…配線、
１１ａａ…下層配線、
１１ａｂ…上層配線、
１１ｃ、１１ｄ…絶縁層、
１２…第１導電膜、
１３…第１ドープト半導体膜、
１３ａ…第１部分、
１３ｂ…第２部分、
１４…第１半導体部、
１４ａ…第１領域、
１４ｂ…第２領域、
１４ｃ…第３領域、
１５ａ…第１中間膜、
１５ｂ…第２中間膜、
１６…第２ドープト半導体膜、
１７…第１犠牲膜、
２…積層体、
２ｓ…階段部分、
２ｍ…メモリセルアレイ、
２ｇ…絶縁膜、
２１…導電層、
２１ａ…ブロック絶縁膜、
２１ｂ…バリア膜、
２１ｕ…上部導電層、
２１ｌ…下部導電層、
２５、２５ａ、２７ａ〜２７ｃ…絶縁物、
３１…第１台座部、
３１ｘ、３１ｙ…部分、
３１ｒ…環状領域、
３１ｄ…深い領域、
３１ｂ…第２台座部、
３１ｃ…第３台座部、
３２…板状部（第１絶縁物）、
３２ｆ…フランジ部、
３３…第２絶縁物、
３４、３５、３６、３６ｂ、３６ｃ、３６ｘ…絶縁物、
３７ｂ、３７ｃ、３７ｘ…導電物、
６０…ストッパ膜、
６０ｂ…第２ストッパ膜、
６１…シリコン酸化物膜、
６２、６５…反射防止膜、
６３、６６…ホトレジスト膜、
６４…ハードマスク、
６７…シリコン酸化物膜、
６８…第３ストッパ膜、
６９…エッチング部分、
７０…交差箇所、
１００…半導体装置（第１実施形態）、
１００ａａ…半導体装置（第１実施形態の第１変形例）、
１００ａｂ…半導体装置（第１実施形態の第２変形例）、
１００ｂ…半導体装置（第２実施形態）、
１００ｒ…半導体装置（参考例）、
２１０…半導体ボディ、
２２０…メモリ膜、
２２１…カバー絶縁膜、
２２２…電荷捕獲膜、
２３０…コア層、
ＷＬ…ワード線、
ＢＬ…ビット線、
Ｃｂ…コンタクト、
ＳＧＳ…ソース側選択ゲート、
ＳＴＳ…ソース側選択トランジスタ、
ＳＧＤ…ドレイン側選択ゲート、
ＳＴＤ…ドレイン側選択トランジスタ、
ＭＣ…メモリセル、
ＭＨ…メモリホール、
ＣＬ…第１柱状部、
ＣＬＨＲ…第２柱状部、
ＣＬＣＰ…第３柱状部、
ＣＬＣ４…第４柱状部、
Ｓ１…第１空間、
Ｓ２…第２空間、
ＣＰ、Ｃ４、Ｃｘ、ＨＲ…ホール、
ＡＡ…アクティブエリア、
Ｔｒ…トランジスタ、
ＳＴ…深いスリット、
ＳＨＥ…浅いスリット、
ＰＤＳｗ、ＣＰＨｗ、Ｃ４Ｓｗ…窓、
ＰＤＳ…浅いスリット、
ＣＰＨ…ホール

Claims (5)

  1. 基板、前記基板上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第１導電膜、前記第１導電膜上で互いに一体的に設けられた第１部分及び第２部分を有する第１ドープト半導体膜、並びに前記第１部分の上に位置した第１領域、及び、前記第２部分の上に位置し、前記第１領域と別体の第２領域を有する第１半導体部を含む、基体部と、
    前記基体部上に設けられた、導電層及び絶縁層を交互に含む積層体と、
    少なくとも前記第１半導体部の前記第２領域に設けられた第１台座部と、
    前記積層体の上端から前記第１半導体部にかけて設けられ、前記積層体の前記導電層及び前記絶縁層の積層方向と交差する第１方向に延びて前記第１半導体部の前記第１領域及び前記第１台座部のそれぞれと接した、少なくとも第１絶縁物を含む板状部と、
    前記積層体の上端から前記第１半導体部にかけて設けられ、前記第１方向と交差する第２方向に関して、前記板状部と前記積層体を挟んで隣接し、前記第１半導体部の前記第１領域と接した半導体層、及び、前記半導体層と前記導電層との間に電荷捕獲部を有したメモリ膜を含む複数の第１柱状部と、
    前記積層体の上端から前記第１半導体部にかけて設けられ、前記第２方向に関して、前記板状部と前記積層体を挟んで隣接し、前記第１台座部と前記第１半導体部の前記第２領域を挟んで隣接した、少なくとも第２絶縁物を含む複数の第２柱状部と、
    を、備えた半導体装置。
  2. 前記第１台座部は、シリコン酸化物を含む、請求項１記載の半導体装置。
  3. 前記第１半導体部の前記第２領域及び前記第１ドープト半導体膜の前記第２部分内に設けられ、底部が前記第１導電膜と接した、第３絶縁物を含む第２台座部と、
    前記積層体の上端から前記第１導電膜にかけて、前記積層体及び前記第２台座部内に、前記積層体と電気的に絶縁されつつ設けられ、前記第１導電膜と電気的に接続された第１配線と、
    を、さらに備えた、請求項１又は２に記載の半導体装置。
  4. 基板上に少なくとも第１絶縁膜を介して設けられ、第１方向に沿って配列された半導体の第１部分及び半導体の第２部分を有する第１層、並びに前記第１部分の上に位置した第１領域、及び、前記第２部分の上に位置した第２領域を有するとともに、前記第１領域がソースの一部を形成する第２層を含む、基体部と、
    前記基体部上に設けられた、導電層及び絶縁層を交互に含む積層体と、
    少なくとも前記第２層内に設けられ、前記第２層の第２領域で前記第１方向に延びる部分を有する第１台座部と、
    前記積層体の上端から前記第２層にかけて設けられ、前記第１方向に延びて前記第２層の第１領域及び前記第１台座部の前記第１方向に延びる部分のそれぞれと接した、少なくとも第１絶縁物を含む板状部と、
    前記積層体の上端から前記第２層にかけて設けられ、前記第１方向と交差する第２方向に関して、前記板状部と前記積層体を挟んで隣接し、前記第２層の前記第１領域と接した半導体層、及び、前記半導体層と前記導電層との間に電荷捕獲部を有したメモリ膜のそれぞれを含む複数の第１柱状部と、
    前記積層体の上端から前記第２層にかけて設けられ、前記第２方向に関して、前記板状部と前記積層体を挟んで隣接し、前記第１台座部と前記第２層の前記第２領域を挟んで隣接した、少なくとも第２絶縁物を含む複数の第２柱状部と、
    を、備えた半導体装置。
  5. 基板、前記基板上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第１導電膜、前記第１導電膜上に設けられた第１部分及び第２部分を有する第１ドープト半導体膜、並びに前記第１部分の上に位置した第１領域、及び、前記第２部分の上に位置した前記第１領域と異なる組成の第２領域を有する第１半導体部を含む、基体部と、
    前記基体部上に設けられた、導電層及び絶縁層を交互に含む積層体と、
    前記積層体の上端から前記第１半導体部にかけて設けられ、前記積層体の前記導電層及び前記絶縁層の積層方向と交差する第１方向に延びて前記第１半導体部の前記第１領域及び前記第２領域のそれぞれと接した、少なくとも第１絶縁物を含む板状部と、
    前記積層体の上端から前記第１半導体部にかけて設けられ、前記第１方向と交差する第２方向に関して、前記板状部と前記積層体を挟んで隣接し、前記第１半導体部の前記第１領域と接した半導体層、及び、前記半導体層と前記導電層との間に電荷捕獲部を有したメモリ膜のそれぞれを含む複数の第１柱状部と、
    前記積層体の上端から前記第１半導体部にかけて設けられ、前記第２方向に関して、前記板状部と前記積層体及び前記第１半導体部の前記第２領域を挟んで隣接した、少なくとも第２絶縁物を含む複数の第２柱状部と、
    を、備えた半導体装置。
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