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TWI585877B - Semiconductor memory device - Google Patents

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Publication number
TWI585877B
TWI585877B TW104106906A TW104106906A TWI585877B TW I585877 B TWI585877 B TW I585877B TW 104106906 A TW104106906 A TW 104106906A TW 104106906 A TW104106906 A TW 104106906A TW I585877 B TWI585877 B TW I585877B
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TW
Taiwan
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pad
bonding
hole
pads
memory device
Prior art date
Application number
TW104106906A
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English (en)
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TW201613004A (en
Inventor
Katsuyoshi Watanabe
Mitsumasa Nakamura
eigo Matsuura
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201613004A publication Critical patent/TW201613004A/zh
Application granted granted Critical
Publication of TWI585877B publication Critical patent/TWI585877B/zh

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Description

半導體記憶裝置 [相關申請案]
本申請案享有以日本專利申請案2014-188533號(申請日：2014年9月17日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態之發明係關於一種半導體記憶裝置。
作為半導體記憶裝置之一種之eMMC(embedded MultiMedia Card(嵌入式多媒體卡)：eMMC)等控制器組入型NAND(Not-And，反及)快閃記憶體不僅可進行高速動作，而且具有低耗電或面積小等優點。
於製造半導體記憶裝置時，進行動作測試，該動作測試係檢查於組裝後是否正常地進行動作。於NAND快閃記憶體之動作測試中，例如使探針接腳接觸於露出在封裝體表面之外部連接端子，使用記憶體測試器等進行如下檢查：是否能準確地選擇記憶胞，或者是否能將資料準確地寫入至所選擇之記憶胞，進而是否能於規定之存取時間讀出所寫入之資料。
然而，於控制器組入型NAND快閃記憶體之動作測試中，難以辨別記憶體部分之不良與記憶體控制器部分之不良。於控制器組入型NAND快閃記憶體中，由於將記憶體與記憶體控制器作為一個封裝體密封，故而記憶體與記憶體控制器之連接部不會露出於封裝體表面。 因此，藉由動作測試調查記憶體與記憶體控制器之間之信號之狀態時必須於組裝後進行模塑樹脂等之加工等，並不容易。
本發明之實施形態係一種具備記憶體與控制器之控制器組入型半導體記憶裝置，其可藉由組裝後之動作測試而容易地檢查記憶體與控制器之間之信號之狀態。
實施形態之半導體記憶裝置包括：配線基板，其具有相互對向之第1面及第2面；記憶體，其搭載於第1面；接合線，其將配線基板與記憶體電性連接；記憶體控制器，其搭載於第1面，且經由配線基板與記憶體電性連接；以及絕緣樹脂層，其密封記憶體、記憶體控制器、及接合線。配線基板包括：接合墊，其設置於第1面，且具有接合有接合線之接合部、及通孔焊盤部；通孔，其以重疊於通孔焊盤部之方式貫通配線基板；以及連接墊，其以重疊於通孔之方式設置於第2面，經由通孔與接合墊電性連接，並且以包含通孔之一部分之方式於第2面露出。
1‧‧‧配線基板
2‧‧‧記憶體
3‧‧‧記憶體控制器
4‧‧‧接合線
5‧‧‧絕緣樹脂層
6‧‧‧導電層
10‧‧‧半導體記憶裝置
11‧‧‧絕緣層
12‧‧‧配線層
13‧‧‧配線層
14‧‧‧阻焊劑
15‧‧‧阻焊劑
16a‧‧‧通孔
16b‧‧‧通孔
120‧‧‧焊墊部
121‧‧‧接合墊
121a‧‧‧接合部
121b‧‧‧通孔焊盤部
122‧‧‧配線
131a‧‧‧連接墊
131b‧‧‧連接墊
L1‧‧‧接合墊之長軸方向之長度
L2‧‧‧接合墊之短軸方向之長度
L2b‧‧‧短軸方向之接合部之寬度
L3‧‧‧自接合部至通孔之長度
L4‧‧‧於短軸方向上相鄰之接合墊之間隔
L5‧‧‧於短軸方向上相鄰之接合墊之通孔之短軸方向之間隔
L6‧‧‧自成為基準之通孔之周緣至鄰接之通孔之周緣為止之最短距離
L‧‧‧總長度
IO0~IO7‧‧‧輸入輸出端子
DQS0、DQSZ0‧‧‧差動信號
RE0、REZ0‧‧‧差動信號
VCC、VCCQ、VSS‧‧‧電源端子
圖1係表示半導體記憶裝置之構造例之圖。
圖2係半導體記憶裝置之放大圖。
圖3係表示半導體記憶裝置之平面佈局例之俯視圖。
圖4係焊墊部之局部放大圖。
圖5係焊墊部之局部放大圖。
圖6係表示焊墊部中之連接墊之佈局例之圖。
圖7係表示連接墊之平面形狀之圖。
圖8係表示連接墊之平面形狀之圖。
以下，參照圖式對實施形態進行說明。再者，圖式係模式性 者，存在例如厚度與平面尺寸之關係、各層之厚度之比率等與現實者不同之情形。又，於實施形態中，對實質上相同之構成要素標註相同之符號，並省略說明。
圖1係表示半導體記憶裝置之構造例之圖。圖1所示之半導體記憶裝置10包括配線基板1、記憶體2、記憶體控制器3、接合線4、絕緣樹脂層5、及導電層6。
配線基板1具有第1面及第2面。配線基板1之第1面相當於圖1中之配線基板1之上表面，第2面相當於圖1中之配線基板1之下表面。
記憶體2搭載於配線基板1之第1面。記憶體2具有例如複數個半導體晶片之積層，複數個半導體晶片係以隔著接著層而一部分重疊之方式相互接著。複數個半導體晶片係藉由利用打線接合連接設置於各個半導體晶片之電極墊而電性連接。作為半導體晶片，可使用例如具有NAND快閃記憶體等記憶元件之記憶體晶片等。此時，半導體晶片除了具備記憶胞以外，亦可具備解碼器等。
記憶體控制器3搭載於配線基板1之第1面，且經由配線基板1與記憶體2電性連接。記憶體控制器3控制對記憶體2之資料之寫入及資料之讀出等動作。記憶體控制器3包含半導體晶片，藉由利用例如打線接合將設置於半導體晶片之電極墊與設置於配線基板1之接合墊等連接墊連接而與配線基板1電性連接。
作為記憶體2及記憶體控制器3與配線基板1之連接方法，並不限定於打線接合，亦可使用覆晶接合或捲帶式自動接合(Tape Automated bonding)等無線接合。又，亦可使用將記憶體2之晶片與記憶體控制器3之晶片積層於配線基板1之TSV(Through Silicon Via(矽穿孔)：TSV)方式等三維封裝構造。
接合線4將配線基板1與記憶體2電性連接。藉此，接合線4電性連接於記憶體2與記憶體控制器3之連接部。作為接合線4，可使用例 如金、銀、銅、鋁等。又，亦可設置複數條接合線作為接合線4。
絕緣樹脂層5含有無機填充材料(例如SiO2)，使用例如將該無機填充材料與有機樹脂等混合而成之密封樹脂並藉由轉注成形法、壓縮成形法、射出成形法等成形法而形成。
導電層6設置於配線基板1之第2面。導電層6具有作為外部連接端子之功能。例如經由外部連接端子將信號及電源電壓等供給至記憶體控制器3。此時，亦可經由外部連接端子將電源電壓供給至記憶體2。導電層6係由例如金、銅、焊錫等形成。亦可使用例如錫-銀系、錫-銀-銅系之無鉛焊錫。又，亦可藉由積層複數種金屬材料而設置導電層6。再者，於圖2中，雖形成由導電球構成之導電層6，但亦可形成由凸塊構成之導電層6。
進而，於圖2中表示圖1所示之半導體記憶裝置10之局部放大圖。如圖2所示，配線基板1包括絕緣層11、配線層12、配線層13、阻焊劑14、阻焊劑15、通孔16a、及通孔16b。
絕緣層11設置於配線基板1之第1面與第2面之間。作為絕緣層11，可使用例如半導體基板、玻璃基板、陶瓷基板、或環氧玻璃等樹脂基板等。
配線層12設置於配線基板1之第1面。配線層12具有包含接合墊121與配線122之複數個導電層。
接合墊121包括：接合部121a，其接合有接合線4；及通孔焊盤部121b，其與接合部121a並列設置。又，亦可設置複數個接合墊作為接合墊121。進而，於圖2中，表示藉由楔形接合(wedge bonding)將接合線4接合之例，但並不限定於此，亦可藉由球形接合(ball bonding)將接合線4接合。
配線層13設置於配線基板1之第2面。配線層13具有包含於表面未設置導電層6之連接墊131a及於表面設置有導電層6之連接墊131b的 複數個導電層。連接墊131a之表面於第2面露出，連接墊131b之表面被導電層6覆蓋。
連接墊131a具有作為測試墊之功能，該測試墊係用以於動作測試中檢查記憶體2與記憶體控制器3之間之信號之狀態。例如，可藉由使探針接腳接觸於連接墊131a，而使用記憶體測試器等進行動作測試。連接墊131a亦可電性連接於記憶體2與記憶體控制器3之連接節點。連接墊131a只要至少包含通孔16a之一部分即可，亦可僅將例如第2面中之通孔16a之露出面視為連接墊131a。
連接墊131b具有作為用以形成導電層6之焊盤之功能。連接墊131b之直徑亦可大於連接墊131a之直徑。又，連接墊131b亦可電性連接於其他連接配線。
配線層12及配線層13含有例如銅、銀、金、或鎳等。例如，亦可藉由利用電解鍍敷法或無電鍍敷法等形成包含上述材料之鍍膜而形成配線層12及配線層13。又，亦可使用導電膏形成配線層12及配線層13。
阻焊劑14設置於配線層12上，且具有開口部。阻焊劑14之開口部設置於例如接合墊121之至少一部分上。再者，於圖2中，雖於配線122上形成有阻焊劑14，但於配線122之外之部分上形成開口部。
阻焊劑15設置於配線層13上，且具有開口部。阻焊劑15之開口部係設置於例如連接墊131a及連接墊131b之至少一部分上。
作為阻焊劑14及阻焊劑15，可使用例如絕緣性樹脂材料，例如可使用紫外線硬化型樹脂或熱硬化型樹脂等。又，可藉由例如蝕刻等在阻焊劑14及阻焊劑15之一部分形成開口部。
通孔16a重疊於接合墊121之通孔焊盤部121b，且貫通配線基板1。藉由使通孔16a重疊於通孔焊盤部121b，可抑制面積之增大。此時，較佳為不使通孔16a重疊於接合墊121之接合部121a。又，通孔 16a亦可不將通孔焊盤部121b貫通。
通孔16a之至少一部分包含於連接墊131a之一部分。通孔16a將接合墊121與連接墊131a電性連接。通孔16a亦可不貫通連接墊131a。通孔16a之直徑較佳為例如80μm以下。
通孔16b係藉由貫通配線基板1，而將配線122與連接墊131b電性連接。通孔16b可不貫通配線122及設置於第2面之連接墊。通孔16b之直徑可與通孔16a之直徑相等，或亦可大於通孔16a之直徑。
通孔16a及通孔16b包括：導體層，其係沿例如貫通絕緣層11之開口之內壁而設置；及塞孔材料，其填充於導體層之內側。開口係使用例如雷射而形成。導體層含有銅、銀、金、或鎳等。例如，亦可藉由利用電解鍍敷法或無電鍍敷法等形成包含上述材料之鍍膜而形成導體層。又，亦可使用導電膏形成導體層。亦可藉由與導體層相同之步驟形成接合墊121、配線122、連接墊131a、及連接墊131b中之至少一者。塞孔材料係使用例如絕緣性材料或導電性材料而形成。再者，並不限定於此，例如亦可藉由鍍銅等在開口內填充導電性材料，藉此形成通孔16a及通孔16b。
如上所述，於本實施形態中，將用以於動作測試中檢查記憶體與記憶體控制器之間之信號的連接墊(測試墊)形成於配線基板之第2面。藉此，於半導體記憶裝置中，可藉由組裝後之動作測試容易地檢查記憶體與記憶體控制器之間之信號之狀態。
於設置連接墊之情形時，必須使連接墊之間距較寬。此時，為了確保連接墊之形成區域，考慮例如於遠離接合墊之位置配置連接墊。然而，若連接墊之位置遠離接合墊之位置，則配線長度會變長，因此，寄生電容、寄生電阻、寄生電感等變大，而成為傳輸線路之特性阻抗下降之原因。
相對於此，於本實施形態中，於配線基板之第1面以重疊於接合 墊之通孔焊盤部之方式形成通孔，於配線基板之第2面形成包含通孔之一部分之連接墊。藉此，寄生電容、寄生電阻、寄生電感等變小，從而可抑制動作速度之下降。
進而，參照圖3對圖1所示之半導體記憶裝置10之上表面佈局例進行說明。圖3係表示半導體記憶裝置之上表面佈局例之俯視圖。再者，於圖3中，為了方便起見，而省略絕緣樹脂層5。
於圖3所示之半導體記憶裝置10中，將記憶體2及記憶體控制器3搭載於配線基板1上，且設置有焊墊部120，該焊墊部120具有經由接合線4而與記憶體2電性連接之接合墊121等複數個連接墊。再者，於圖3中，焊墊部120係設置於2個部位，但並不限定於此。
於圖4中表示焊墊部120之局部放大圖。於圖4中，圖示有平面形狀為長方形狀之接合墊121。如此，接合墊121之平面形狀為具有長軸與短軸之形狀，且接合部121a及通孔焊盤部121b係沿長軸方向並列設置。
進而，複數個接合墊121係以長軸方向之朝向互不相同之方式，沿短軸方向隔開而並列設置。並不限定於此，亦可以長軸方向之朝向相同之方式，並列設置接合墊121。
此時，接合墊121之長軸方向之長度(L1)例如為360μm以下，較佳為例如356μm以下。若考慮通孔16a之位置對準精度等，則接合墊121之短軸方向之長度(L2)較佳為例如大於60μm，且為190μm以下，進而較佳為180μm以下，進而更佳為150μm以下。
自接合部121a至通孔16a之長度(L3)較佳為例如65μm以下。此處，將自接合部121a之中心至通孔16a之中心為止之長度設為L3。於短軸方向上相鄰之接合墊121之間隔(L4)較佳為40μm以下，進而較佳為30μm以下。
若考慮接合墊121之蝕刻性等，則於短軸方向上相鄰之接合墊 121之通孔16a之短軸方向之間隔(L5)較佳為大於90μm，且為220μm以下，進而較佳為190μm以下。此處，將自成為基準之通孔16a之中心至相鄰之接合墊121之通孔16a之中心為止之長度設為通孔16a之間隔。若考慮基板製造性或可靠性，則於短軸方向上相鄰之接合墊121之通孔16a之最短距離(L6，亦稱為間隙)較佳為200μm以下。此處，將自成為基準之通孔16a之周緣至相鄰之通孔16a之周緣為止之最短距離設為L6。再者，不用於動作測試之連接墊之尺寸並不限定於此，例如，亦可小於接合墊121。
接合墊121之平面形狀並不限定於長方形狀。圖5係包含平面形狀為多邊形狀之接合墊121之焊墊部120之局部放大圖。
圖5所示之接合墊121係具有T字型平面形狀之接合墊，該T字型平面形狀係使圖4所示之接合墊121之接合部121a之寬度較通孔焊盤部121b之寬度窄而成。此時，短軸方向之接合部121a之寬度(L2b)較佳為例如60μm以上，且未達190μm，進而較佳為未達180μm，進而更佳為未達150μm。
進而，圖5所示之複數個接合墊121係以長軸方向之朝向互不相同之方式，沿短軸方向隔開而並列設置。即，該圖5所示之複數個接合墊121係呈錯位狀排列而設置於配線基板1之第1面。此時，複數個接合墊121係以於相鄰之2個以上之接合墊121中短軸方向上之通孔16a之間隔成為通孔焊盤部121b之寬度以下之方式隔開且並列設置。即，相鄰之2個以上之接合墊121之通孔焊盤部121b之間隔於俯視時較圖4所示之通孔焊盤部121b之間隔窄。
於以重疊於接合墊121之通孔焊盤部121b之方式配置通孔16a之情形時，必須使接合墊121之寬度較寬，而配線設計之自由度下降，伴隨於此之電特性之惡化或因配線長度變長而導致之成本增加等成為問題。對此，藉由如圖5所示般使接合墊121之接合部之寬度較通孔焊盤 部121b窄，可提高配線設計之自由度。
其次，參照圖6對上述焊墊部中之連接墊之佈局例進行說明。如圖6之上段所示，於焊墊部120，將成為電源端子(VCC、VCCQ、VSS)、輸入輸出端子(IO0~IO7)、資料選通信號端子(DQS)、讀取啟動信號端子(RE)之合計20個連接墊隔開而並列設置。再者，焊墊之排列順序並不限定於此，根據記憶體晶片或記憶體控制器之端子之位置而設計。又，亦可設置除此以外之連接墊。
電源端子係用以供給電源電壓VCC、輸入輸出電路用電源電壓VCCQ、電源電壓VSS之端子。輸入輸出端子係用以輸入輸出命令、位址、程式資料及讀取資料中之至少一者之端子。資料選通信號端子係輸出資料選通信號DQS之端子，該資料選通信號DQS控制於記憶體與記憶體控制器之間收發資料之時序。作為資料選通信號，亦可使用差動信號(DQS0、DQSZ0)。讀取啟動信號端子係用以指示讀出動作等之狀態接腳(status pin)。作為讀取啟動信號，亦可使用差動信號(RE0、REZ0)。
上述20個連接墊中，作為動作測試用測試墊所必需之連接墊為RE0、REZ0、IO0~IO7、DQS0、DQSZ0之共12個。此時，RE0、REZ0之2個端子多半配置於焊墊密度相對較低之處，因此，窄間距化之必要性較低。此處，對將IO0~IO7、DQS0、DQSZ0之共10個連接墊(端子)設為窄間距用測試墊之佈局例進行說明。將除此以外之測試墊亦稱為一般連接墊。
例如，於為了作為動作測試用測試墊發揮功能而使用圖4所示之平面形狀之接合墊121作為上述10個連接墊之情形時，如圖6之中段所示，於包含IO0~IO7、DQS0、DQSZ0端子及電源端子之18個端子中，連接墊之間距(連接墊之中心部間之間隔)之總長度L係於L2=180μm時，成為(210μm(窄間距用測試墊-窄間距用測試墊間之間距)×7) +(150μm(窄間距用測試墊-一般連接墊間之間距)×6)+(90μm(一般連接墊-一般連接墊間之間距)×4)=2730μm，進而於L2=150μm時，成為(180μm(窄間距用測試墊-窄間距用測試墊間之間距)×7)+(135μm(窄間距用測試墊-一般連接墊間之間距)×6)+(90μm(一般連接墊-一般連接墊間之間距)×4)=2430μm。
相對於此，於為了作為動作測試用測試墊發揮功能而使用圖5所示之平面形狀之接合墊121作為上述10個連接墊之情形時，上述總長度L係於L2=180μm時，成為(150μm(窄間距用測試墊-窄間距用測試墊間之間距)×7)+(150μm(窄間距用測試墊-一般連接墊間之間距)×6)+(90μm(一般連接墊-一般連接墊間之間距)×4)=2430μm，進而於L2=150μm時，成為(135μm(窄間距用測試墊-窄間距用測試墊間之間距)×7)+(135μm(窄間距用測試墊-一般連接墊間之間距)×6)+(90μm(一般連接墊-一般連接墊間之間距)×4)=2215μm。如此，藉由使用圖5所示之平面形狀之接合墊構成測試墊，可實現更窄間距化。
其次，參照圖7及圖8對連接墊131a之平面形狀進行說明。圖7及圖8係表示連接墊之平面形狀之圖。
圖7所示之連接墊131a之平面形狀為圓形。此時，亦可僅將通孔16a之露出面視為連接墊131a。又，圖8所示之連接墊131a之平面形狀為矩形。此時，亦可於例如短軸方向上，使連接墊131a延伸。如此，藉由將連接墊131a形成為大於通孔16a之直徑，而使例如記憶體測試器之探針接腳等變得易於接觸，從而可容易地進行動作測試。
再者，本實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
1‧‧‧配線基板
2‧‧‧記憶體
3‧‧‧記憶體控制器
4‧‧‧接合線
5‧‧‧絕緣樹脂層
6‧‧‧導電層
10‧‧‧半導體記憶裝置

Claims (7)

  1. 一種半導體記憶裝置，其包括：配線基板，其包括相互對向之第1面及第2面；記憶體，其搭載於上述第1面；接合線，其將上述配線基板與上述記憶體電性連接；記憶體控制器，其搭載於上述第1面，且經由上述配線基板與上述記憶體電性連接；及絕緣樹脂層，其密封上述記憶體、上述記憶體控制器、及上述接合線；且上述配線基板包括：接合墊，其設置於上述第1面，且包括接合有上述接合線之接合部、及通孔焊盤部；通孔，其於俯視方向上，以重疊於上述通孔焊盤部之方式貫通上述配線基板；及連接墊，其以重疊於上述通孔之方式設置於上述第2面，且經由上述通孔與上述接合墊電性連接，且以包含上述通孔之一部分之方式於上述第2面露出。
  2. 如請求項1之半導體記憶裝置，其包括：複數個上述接合墊，該等複數個接合墊係呈錯位狀排列設置於上述第1面。
  3. 如請求項1之半導體記憶裝置，其中上述連接墊係作為用以輸入輸出命令、位址、編程資料及讀取資料中之至少一者之端子或資料選通信號端子之測試墊而發揮功能。
  4. 如請求項1之半導體記憶裝置，其中 上述連接墊係作為測試墊而發揮功能。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中作為上述接合墊，包含具備上述接合部之複數個接合墊，上述接合部係沿長軸方向與上述通孔焊盤部並列設置，且具有較上述通孔焊盤部之寬度更窄之寬度；且上述複數個接合墊係以上述長軸方向之朝向互不相同之方式隔開且並列設置。
  6. 如請求項5之半導體記憶裝置，其中上述通孔之直徑為80μm以下；且相鄰之2個以上之上述接合墊之上述通孔之間隔為上述通孔焊盤部之寬度以下。
  7. 如請求項1至4中任一項之半導體記憶裝置，其中上述連接墊之平面形狀為矩形狀。
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