Nothing Special   »   [go: up one dir, main page]

JP5222509B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5222509B2
JP5222509B2 JP2007236594A JP2007236594A JP5222509B2 JP 5222509 B2 JP5222509 B2 JP 5222509B2 JP 2007236594 A JP2007236594 A JP 2007236594A JP 2007236594 A JP2007236594 A JP 2007236594A JP 5222509 B2 JP5222509 B2 JP 5222509B2
Authority
JP
Japan
Prior art keywords
conductive pads
wiring board
wiring
chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007236594A
Other languages
English (en)
Other versions
JP2009070965A (ja
JP2009070965A5 (ja
Inventor
智和 石川
三香子 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2007236594A priority Critical patent/JP5222509B2/ja
Priority to TW104106919A priority patent/TWI529908B/zh
Priority to TW097123751A priority patent/TWI481007B/zh
Priority to CNA2008102109164A priority patent/CN101388389A/zh
Priority to CN201210331265.0A priority patent/CN102867821B/zh
Priority to KR1020080082975A priority patent/KR101426568B1/ko
Priority to US12/203,972 priority patent/US8159058B2/en
Publication of JP2009070965A publication Critical patent/JP2009070965A/ja
Publication of JP2009070965A5 publication Critical patent/JP2009070965A5/ja
Priority to US13/409,865 priority patent/US8698299B2/en
Application granted granted Critical
Publication of JP5222509B2 publication Critical patent/JP5222509B2/ja
Priority to US14/081,588 priority patent/US8766425B2/en
Priority to US14/281,956 priority patent/US9330942B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

本発明は、半導体装置に関し、特に、複数の半導体パッケージを多段に積層したパッケージ・オン・パッケージ(Package On Package：ＰＯＰ)構造を有する半導体装置に適用して有効な技術に関するものである。
半導体パッケージの一形態として、一枚の配線基板上に種類の異なる複数の半導体チップ（例えばマイコンチップとメモリチップ）を実装してシステムを構成するシステム・イン・パッケージ(System In Package：ＳＩＰ)が知られている。
この種のＳＩＰの一例として、特開平１０−１２８０９号公報（特許文献１）に記載されたマルチチップ・モジュール(Multi Chip Module：ＭＣＭ)がある。このＭＣＭは、絶縁層と配線層からなる多層配線基板を備えており、この多層配線基板の表面には複数のチップがフリップチップ方式で実装されている。
多層配線基板の裏面には、格子上に配列した複数の外部入出力信号用導電パッドが形成されており、これらのパッド上には半田ボール等からなる外部入出力信号端子が接続されている。また、多層配線基板の表面および内層には、複数のチップの端子と外部入出力信号端子とを接続する信号配線、および複数のチップの端子間を接続する信号配線が形成されている。
さらに、多層配線基板の裏面に配列した外部入出力信号用導電パッドの内側には、複数のチップの端子間を接続し、外部とは接続されない複数の検査用導電端子が形成されており、この検査用導電端子に検査プローブを当てることで、チップの全端子の接続状態および各チップの動作を検査することが可能となっている。
他方、上記ＳＩＰとは異なる形態の半導体パッケージとして、特開２００７−１２３４５４号公報（特許文献２）に記載されたパッケージ・オン・パッケージ(Package On Package：ＰＯＰ)がある。ＰＯＰは、複数のチップを一枚の配線基板上に搭載するＳＩＰとは異なり、例えばマイコンチップを搭載した配線基板からなるパッケージと、メモリチップを搭載した配線基板からなるパッケージを用意し、これらを重ね合わせてチップ同士を接続することによりシステムを構成する積層パッケージである。
ＰＯＰは、複数枚の配線基板を備えているので、システムの多機能化に伴ってマイコンチップの入出力端子数が増加した場合でも、同一実装面積のＳＩＰに比べて信号配線の量を増やすことができる利点がある。また、ＰＯＰは、各配線基板にチップを実装した後にチップ同士を接続するので、チップ同士を接続する工程に先立って、チップと配線基板の接続状態を判定することが可能となり、パッケージの組み立て歩留まりの低減に有効である。さらに、ＳＩＰと比較してシステムの少量・多品種化にも柔軟に対応できる。
特開平１０−１２８０９号公報 特開２００７−１２３４５４号公報
本発明者は、携帯電話などの小型情報通信端末機器用システムとして、従来のＳＩＰに替わり、搭載する半導体チップを、用途に応じて変更することが可能なＰＯＰの導入を検討している。
このＰＯＰは、多層の配線層を有する第１の配線基板の表面（上面）にマイコンチップを実装し、第２の配線基板の表面にメモリチップを実装する。マイコンチップは、その主面の４辺に沿って形成した複数の半田ボールを介して第１の配線基板の表面（信号用パッド）にフリップチップ接続（フェイスダウン実装）される。また、メモリチップは、第２の配線基板の表面にフェイスアップ実装され、複数のＡｕワイヤを介して第２の配線基板の表面の信号用パッドに接続される。
マイコンチップは、ボンディングパッド（外部接続端子）の数がメモリチップに比べ極めて多いので、ボンディングパッド（およびその表面に形成される半田ボール）は、マイコンチップの主面の４辺に沿って２列に配置され、かつ内側の列のボンディングパッドと外側の列のボンディングパッドは、千鳥状に配置される。従って、第１の配線基板の表面に形成される導電パッドも２列に配置され、かつ内側の列の導電パッドと外側の列の導電パッドは、千鳥状に配置される。
マイコンチップが実装された第１の配線基板とメモリチップが実装された第２の配線基板は、第２の配線基板の裏面に形成された複数の半田ボールを介して電気的に接続される。第１の配線基板の表面の中央部にはマイコンチップが実装されるので、これらの半田ボールは、第２の配線基板の裏面の外周部に沿って配置される。第１の配線基板の表面の外周部（マイコンチップの外側）には、これらの半田ボールが接続される導電パッドが形成される。
第１の配線基板の裏面には、前記特許文献１のＳＩＰと同じように、格子上に配列した複数の外部入出力信号用導電パッドが形成され、これらの導電パッド上には半田ボールが接続される。第１の配線基板の表面の信号用パッドと裏面の外部入出力信号用パッドは、基板表面の信号配線、内層の信号配線およびそれらを接続するビアホールを介して電気的に接続される。
上記のように構成されるＰＯＰにおいては、第１の配線基板と第２の配線基板とを接続した後、マイコンチップとメモリチップとの導通状態を確認するためのテスト工程が必要となる。このテストは、マイコンチップとメモリチップに接続されたテスト用導電パッドを第１の配線基板の裏面に形成し、このテスト用導電パッドにプローブを当ててチップ間の導通状態を調べることにより行う。
上記テスト用導電パッドは、従来のＳＩＰが実装されるマザーボードとの互換性や、第１の配線基板の配線層数の増加を考慮すると、前記特許文献１のＳＩＰと同じように、外部入出力信号用導電パッドの内側に配置することが好ましい。
しかしながら、ＰＯＰの場合、マイコンチップが実装された第１の配線基板とメモリチップが実装された第２の配線基板は、第２の配線基板の外周部に配置された半田ボールを介して電気的に接続されるので、テスト用導電パッドを外部入出力信号用導電パッドの内側に配置すると、上記半田ボールとテスト用導電パッドを接続する際に、第１の配線基板内の配線量が多くなる。そのため、配線基板材料である配線と絶縁層の熱膨張係数差に起因して第１の配線基板に反りが生じ易くなる。この反り対策として、絶縁層を厚くし、配線基板に剛性を持たせようとすると、ＰＯＰの薄型化が困難となり、かつ配線基板の製造原価も上昇する。
また、ＰＯＰの小型化、高機能化が進むにつれて、マイコンチップの外部接続端子数が増加すると共に、第１の配線基板の表面に形成される配線や導電パッドの狭ピッチ化が進むため、前述したように、第１の配線基板の表面の導電パッドを２列に配置し、かつ内側の列の導電パッドと外側の列の導電パッドを千鳥状に配置すると、外側の列の導電パッドとテスト用導電パッドとを接続する配線を内側の列の導電パッド間を通して引き回すことが困難となる。
本発明の一つの目的は、ＰＯＰの小型化、高機能化を推進する技術を提供することにある。
本発明の他の目的は、ＰＯＰの信頼性を向上させる技術を提供することにある。
本発明の他の目的は、ＰＯＰの製造コストを低減させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願発明は、第１上面、前記第１上面に形成された複数の第１上面導電パッド、前記第１上面とは反対側の第１下面、前記第１下面に形成された複数の第１下面導電パッド、前記第１下面に形成された複数のテスト用導電パッド、および前記複数の第１上面導電パッドと前記複数のテスト用導電パッドをそれぞれ電気的に接続する複数の第１配線を有する第１配線基板と、
前記第１配線基板の前記第１上面に搭載された第１半導体チップと、
第２上面、前記第２上面に形成された複数の第２上面導電パッド、前記第２上面とは反対側の第２下面、前記第２下面に形成された複数の第２下面導電パッド、および前記複数の第２上面導電パッドと前記複数の第２下面導電パッドをそれぞれ電気的に接続する複数の第２配線を有し、前記第２下面が前記第１上面と対向するように前記第１配線基板上に積層された第２配線基板と、
前記第２配線基板の前記第２上面に搭載された、前記第１半導体チップとは異なる機能の第２半導体チップと、
前記第１配線基板の前記複数の第１下面導電パッドにそれぞれ接続された複数のバンプ電極と、
を含み、
前記複数のテスト用導電パッドは、前記複数の第１上面導電パッドとそれぞれ電気的に接続されており、
前記複数の第２下面導電パッドは、前記複数の第１上面導電パッドとそれぞれ電気的に接続されており、
前記複数の第２上面導電パッドは、前記複数の第２下面導電パッドとそれぞれ電気的に接続されており、
前記複数の第１上面導電パッドは、平面視において前記第１半導体チップの周囲に配置され、かつ、平面視において前記第１半導体チップよりも前記第１上面の周縁部側に配置されており、
前記複数のテスト用導電パッドは、平面視において前記複数の第１下面導電パッドの周囲に配置され、かつ、平面視において前記複数の第１下面導電パッドよりも前記第１下面の周縁部側に配置されており、
前記複数の第２下面導電パッドは、平面視において前記第２配線基板の前記第２下面の周縁部に配置されており、
前記複数のバンプ電極は、前記複数のテスト用導電パッドにそれぞれ接続されていないものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ＰＯＰの小型化、高機能化を推進することができる。また、ＰＯＰの信頼性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態の半導体装置は、携帯電話などの小型情報通信端末機器に搭載されるパッケージ・オン・パッケージ(ＰＯＰ)である。
まず、図１（断面図）を用いて本実施の形態のＰＯＰの概略構成を説明する。ＰＯＰ１Ａは、第１の半導体チップ２が実装されたベース基板（第１配線基板）３の上部に、第２の半導体チップ４が実装されたメモリ基板（第２配線基板）５を重ね合わせた２層構造の積層型パッケージである。ここで、第１の半導体チップ２は、例えばプログラマブル・ロジック回路とマイコン回路を１チップに集積したものであり、以下の説明ではマイコンチップと称する。また、第２の半導体チップ４は、例えば５１２メガビット、又は１ギガビットの記憶容量を有するＤＲＡＭ(Dynamic Random Access Memory)回路が形成されたものであり、以下の説明ではメモリチップと称する。
なお、図１に示すＰＯＰ１Ａは、メモリ基板５の表面（上面）に２枚のメモリチップ４を積層して１．５ギガビットの記憶容量を実現しているが、メモリ基板５に実装するメモリチップ４の記憶容量や枚数は、適宜変更することができる。すなわち、ＰＯＰ１Ａは、メモリ基板５に実装するメモリチップ４の記憶容量や枚数を変更することにより、マイコンチップ２が実装されたベース基板３側の仕様をほとんど変更することなく、多品種の半導体装置を製造することができる。
ベース基板３は、例えばビルドアップ工法によって製造された６層の配線（表面配線、裏面配線および４層の内層配線）を有する多層配線基板であり、配線層同士を電気的に絶縁する絶縁層は、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグによって構成されている。また、６層の配線は、例えば銅（Ｃｕ）を主体とする導電膜によって構成されている。図１には、これらの配線の図示が省略されており、ベース基板３の表面（上面）に形成された導電パッド６ｐ、７ｐ、８ｐと、ベース基板３の裏面に形成された外部入出力用導電パッド９ｐおよびテスト用導電パッド１０ｐのみが示されている。
マイコンチップ２は、その主面（下面）に形成された複数の半田ボール１１を介して、ベース基板３の表面の導電パッド（第３導電パッド）６ｐ、７ｐにフリップチップ接続（フェイスダウン接続）されている。マイコンチップ２の主面は、アンダーフィル樹脂１４によって気密封止されている。図示は省略するが、マイコンチップ２は、ボンディングパッド（入出力端子）の数が極めて多いので、ボンディングパッド（およびその表面に接続された半田ボール１１）は、マイコンチップ２の主面の４辺に沿って２列に配置され、かつ、内側の列のボンディングパッドと外側の列のボンディングパッドは、千鳥状に配置されている。
ベース基板３の裏面には、複数の外部入出力用導電パッド（第２導電パッド）９ｐが形成されており、それらの表面には半田ボール１３が電気的に接続されている。ＰＯＰ１Ａは、これらの半田ボール１３を介して情報通信端末機器のマザーボードに実装される。図示は省略するが、ベース基板３の表面の配線と裏面の外部入出力用導電パッド９ｐは、内層配線およびそれらを接続するビアホールを介して電気的に接続されている。
上記外部入出力用導電パッド９ｐの外側には、複数のテスト用導電パッド１０ｐが形成されている。これらのテスト用導電パッド１０ｐは、ＰＯＰ１Ａの組み立てが完了した後、マイコンチップ２とメモリチップ４の導通状態の良否を判定するために使用される端子である。すなわち、ＰＯＰ１Ａの製造メーカは、組み立てが完了したＰＯＰ１Ａをユーザ（情報通信端末機器製造メーカなど）に出荷するに先立って、テスト用導電パッド１０ｐにプローブを当て、マイコンチップ２とメモリチップ４の導通状態を確認する。従って、ユーザが情報通信端末機器のマザーボードにＰＯＰ１Ａを実装する際には、テスト用導電パッド１０ｐをマザーボードに接続する必要はないので、テスト用導電パッド１０ｐには半田ボール１３を接続しない。
一方、２枚のメモリチップ４が実装されたメモリ基板５は、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。２枚のメモリチップ４は、その一方がメモリ基板５の表面にフェイスアップ実装されており、もう一方がダミーチップ１５を介して上記メモリチップ４の上に積層されている。２枚のメモリチップ４のそれぞれは、Ａｕワイヤ１６を介してメモリチップ４の表面の導電パッド１７に電気的に接続されている。２枚のメモリチップ４、ダミーチップ１５、Ａｕワイヤ１６および導電パッド１７は、モールド樹脂２０によって気密封止されている。メモリ基板５の裏面には、図示しないビアホールを介して上記導電パッド１７に電気的に接続された導電パッド１８が形成されており、その表面には半田ボール１２が電気的に接続されている。導電パッド１７、１８のそれぞれは、例えばメモリ基板５の外周部に沿って２列に配置されている。
メモリ基板５の導電パッド１８に接続された半田ボール１２は、ベース基板３の表面の外周部に形成された導電パッド（第１導電パッド）８ｐにも電気的に接続されており、これにより、マイコンチップ２が実装されたベース基板３とメモリチップ４が実装されたメモリ基板５とが電気的に接続されている。半田ボール１２は、ベース基板３に実装されたマイコンチップ２の上面とメモリ基板５の下面とが接触しないよう、マイコンチップ２の主面に形成された半田ボール１１の直径とマイコンチップ２の厚さとを合計した厚さよりも大きい直径を有している。
前述したように、ベース基板３の裏面には、外部入出力用導電パッド９ｐおよびテスト用導電パッド１０ｐが形成されている。図２は、ベース基板３の裏面を示す平面図、図３は、図２の一部（四角枠で囲んだ領域）の拡大平面図である。なお、図２および図３は、外部入出力用導電パッド９ｐに接続された半田ボール１３の図示を省略してある。
図２に示すように、外部入出力用導電パッド９ｐは、ベース基板３の裏面に格子状に配置されている。また、外部入出力用導電パッド９ｐの外側には、テスト用導電パッド１０ｐ（ハッチングで示す）が配置されている。図３に示すように、外部入出力用導電パッド９ｐのそれぞれの近傍にはビアホール２２が形成されており、外部入出力用導電パッド９ｐとその近傍のビアホール２２は、裏面配線（第６層配線）２３によって電気的に接続されている。外部入出力用導電パッド９ｐは、ビアホール２２および裏面配線２３を介して内層配線（図示せず）に電気的に接続されている。また、テスト用導電パッド１０ｐのそれぞれの近傍にもビアホール２２が形成されており、テスト用導電パッド１０ｐとその近傍のビアホール２２は、裏面配線２３によって電気的に接続されている。テスト用導電パッド１０ｐは、ビアホール２２および裏面配線２３を介して後述する内層配線に電気的に接続されている。
図４は、ベース基板３の表面に形成された導電パッド６ｐ、７ｐ、８ｐのレイアウトを示す平面図、図５は、ベース基板３の表面にマイコンチップ２を実装した状態を示す平面図、図６は、図４の一部（四角枠で囲んだ領域）の拡大平面図である。
前述したように、マイコンチップ２のボンディングパッドは、マイコンチップ２の主面の４辺に沿って２列に配置され、かつ内側の列のボンディングパッドと外側の列のボンディングパッドは、千鳥状に配置されている。そのため、図４および図６に示すように、マイコンチップ２のボンディングパッドに接続された半田ボール１１が載置されるベース基板３の導電パッド６ｐ、７ｐも、ベース基板３の４辺と平行な方向に沿って２列に配置され、かつ内側の列の導電パッド６ｐと外側の列の導電パッド７ｐは、千鳥状に配置されている。また、図６に示すように、導電パッド６ｐ、７ｐ、８ｐのそれぞれは、表面配線（第１層配線）２５およびビアホール２４を介して内層配線（図示せず）に接続されている。なお、図４および図５は、図が煩雑になるのを防ぐために、表面配線２５とビアホール２４の図示を省略している。
図７は、ベース基板３の内層（第３層目の配線層）に形成されたＧＮＤプレーン層２６を示す平面図、図８は、第４層目の配線層に形成された電源プレーン層２７を示す平面図である。
ＧＮＤプレーン層２６は、ＰＯＰ１Ａに供給される電源の安定化を図るために、上下層の配線を接続するビアホール（図示せず）が形成される領域を除き、第３層目の配線層のほぼ全面を覆うように形成されている。同様の理由から、電源プレーン層２７も、上下層の配線を接続するビアホール（図示せず）が形成される領域を除き、第４層目の配線層のほぼ全面を覆うように形成されている。
図９は、マイコンチップ２およびメモリチップ４をテスト用導電パッド１０ｐに接続する配線の経路の一例を示す要部断面図である。図９に示すように、ベース基板３に形成された配線層を介して、マイコンチップ２およびメモリチップ４をテスト用導電パッド１０ｐに接続する場合、マイコンチップ２とメモリチップ４は、原則として外側の列の導電パッド７ｐを介して電気的に接続される。その理由は、上記のように、ＰＯＰ構造の場合には、メモリ基板５の導電パッド１８に接続された半田ボール１２とベース基板３との導通を図るための導電パッド（第１導電パッド）８ｐが、マイコンチップ２と電気的に接続するための導電パッド６ｐ、７ｐよりも外（ベース基板の周縁部）側に位置しているためである。また、半導体装置の小型化に伴い、導電パッド６ｐ、７ｐのピッチが狭くなるために、この導電パッド間に配線を引き回すことが困難になるためである。
そのため、図１０に示すように、マイコンチップ２も同様に、マイコンチップ２の主面に形成された複数の導電パッド（電極）１９のうち、外側（マイコンチップ２の周縁部）の列に、原則としてテスト用導電パッド１０ｐに電気的に接続される導電パッド１９を配置している。図９に示す例では、マイコンチップ２とメモリチップ４は、外側の列の導電パッド７ｐと一体に形成された表面配線２５を介して電気的に接続されている。また、この表面配線２５は、ベース基板３の外周近傍に形成された第２層配線３０、第３層配線３１、第４層配線３２、第５層配線３３およびそれらを電気的に接続するビアホール２２、２４、３５を介してテスト用導電パッド１０ｐに電気的に接続されている。
また、図１１に示す例では、マイコンチップ２とメモリチップ４は、外側の列の導電パッド７ｐと一体に形成された表面配線２５、ビアホール２４および第２層配線３０を介して電気的に接続されている。また、この第２層配線３０は、ベース基板３の外周近傍に形成された第３層配線３１、第４層配線３２、第５層配線３３およびそれらを電気的に接続するビアホール２２、２４、３５を介してテスト用導電パッド１０ｐに電気的に接続されている。
なお、配線設計ルールの制約により、外側の列の導電パッド７ｐを介してマイコンチップ２とメモリチップ４を電気的に接続することができない箇所が生じた場合、又はマイコンチップ２の設計ルールの制約により、外側の列のパッド（電極）７ｐにテスト用導電パッド１０ｐと電気的に接続されるパッド（第１パッド）を配置できない場合は、内側の列の導電パッド６ｐを介してマイコンチップ２とメモリチップ４を電気的に接続する。例えば図１２に示す例では、マイコンチップ２とメモリチップ４は、内側の列の導電パッド６ｐと、ビアホール２４と、外側の列の導電パッド７ｐよりもさらに内側に延在する第２層配線３０とを介して電気的に接続されている。また、この第２層配線３０は、ベース基板３の外周近傍に形成された第３層配線３１、第４層配線３２、第５層配線３３およびそれらを電気的に接続するビアホール２２、２４、３５を介してテスト用導電パッド１０ｐに電気的に接続されている。
このように、本実施の形態のＰＯＰ１Ａは、マイコンチップ２とメモリチップ４の導通状態の良否を判定するためのテスト用導電パッド１０ｐを外部入出力用導電パッド９ｐの外側に配置する。そして、マイコンチップ２およびメモリチップ４をテスト用導電パッド１０ｐに電気的に接続する際は、原則として外側の列の導電パッド７ｐを使用し、配線設計ルールの制約によって外側の列の導電パッド７ｐが使用できない場合に限って、内側の列の導電パッド６ｐを使用する。
このようにすることにより、テスト用導電パッド１０ｐを外部入出力用導電パッド９ｐの内側に配置した場合に比べて、半田ボール１２からテスト用導電パッド１０ｐまでの配線経路を短くすることができる。従って、ベース基板３に形成される配線の量が少なくなるので、配線と絶縁層（プリプレグ）の熱膨張係数差に起因するベース基板３の反りを抑制することができる。ベース基板３に形成される配線の量、すなわち配線長が短くなるので、ノイズの低減など、電気特性の向上も期待できる。
また、このようにすることにより、マイコンチップ２およびメモリチップ４とテスト用導電パッド１０ｐとを接続するビアホール３５は、ベース基板３の外周近傍に配置されることになる。他方、テスト用導電パッド１０ｐを外部入出力用導電パッド９ｐの内側に配置した場合は、マイコンチップ２およびメモリチップ４とテスト用導電パッド１０ｐとを接続するビアホールが、ベース基板３の内側に配置される。しかし、このビアホールがベース基板３の内側に配置された場合は、ベース基板３の内層に形成されたＧＮＤプレーン層２６および電源プレーン層２７がビアホールによって分断され易くなるので、それらの面積が減少する。これに対し、マイコンチップ２およびメモリチップ４とテスト用導電パッド１０ｐとを接続するビアホール３５がベース基板３の外周近傍に配置される本実施の形態のＰＯＰ１Ａは、ＧＮＤプレーン層２６および電源プレーン層２７がビアホール３５によって分断され難いので、ＧＮＤプレーン層２６および電源プレーン層２７の面積が増加し、ＰＯＰ１Ａに供給される電源の安定化を図ることができる。
また、外側の列の導電パッド７ｐを使用して、マイコンチップ２およびメモリチップ４をテスト用導電パッド１０ｐに接続することにより、導電パッド７ｐに接続される表面配線２５を導電パッド７ｐの外側に引き出し、内側の列の導電パッド６ｐに接続される表面配線２５を導電パッド６ｐの内側に引き出すことが可能となる。これにより、隣り合う内側の導電パッド６ｐ、６ｐの間や、隣り合う外側の導電パッド７ｐ、７ｐの間を通る表面配線２５が不要となるので、導電パッド６ｐ、７ｐの狭ピッチ化が容易になる。
また、導電パッド６ｐ、７ｐの狭ピッチ化が容易になることにより、ベース基板３の製造コストを低減することができる。すなわち、狭いピッチの導電パッド６ｐ、７ｐの間に配線を配置する配線基板を作製するには、例えばＡＢＦフィルムのような高価な配線基板材料が必要となる。しかし、導電パッド６ｐ、７ｐの間に配線を配置しない場合は、導電パッド６ｐ、７ｐの間に配線を配置する場合よりも緩い配線設計ルールで導電パッド６ｐ、７ｐの狭ピッチ化が可能となるので、ＡＢＦフィルムよりも加工精度が低いが製造原価の安いプリプレグのような配線基板材料を使用することが可能となる。
外側の列の導電パッド７ｐをテスト用導電パッド１０ｐに接続する場合は、ベース基板３の４辺に沿って配置された導電パッド７ｐのうち、ベース基板３のコーナー部とその近傍の領域（例えば前記図４の四角枠で囲んだ領域）に形成された導電パッド７ｐを使用するとよい。
（実施の形態２）
前記実施の形態１では、マイコンチップ２をベース基板３の表面の中央に実装したが、例えば図１３や図１４に示すように、マイコンチップ２をベース基板３の表面の中央からずらした位置に実装してもよい。この場合も、テスト用導電パッド１０ｐに接続される外側の導電パッド７ｐの近傍に導電パッド８ｐを配置し、また、テスト用導電パッド１０ｐを外側の導電パッド７ｐの外側に配置することにより、ベース基板３に形成される配線の量を減らすことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えばベース基板（第１配線基板）上に複数のメモリ基板（第２配線基板）を積層することもできる。また、メモリ基板（第２配線基板）に実装するメモリチップ（第２の半導体チップ）は、ＤＲＡＭ以外のメモリ回路、例えばフラッシュメモリ回路を有するメモリチップであってもよい。
本発明は、複数の半導体パッケージを多段に積層したパッケージ・オン・パッケージ(ＰＯＰ)構造を有する半導体装置に適用して有効である。
本発明の一実施の形態であるＰＯＰの概略構成を示す断面図である。 ＰＯＰの一部を構成するベース基板の裏面を示す平面図である。 図２の一部を示す拡大平面図である。 ＰＯＰの一部を構成するベース基板の表面に形成された導電パッドのレイアウトを示す平面図である。 ＰＯＰの一部を構成するベース基板の表面にマイコンチップを実装した状態を示す平面図である。 図４の一部を示す拡大平面図である。 ＰＯＰの一部を構成するベース基板の内層に形成されたＧＮＤプレーン層を示す平面図である。 ＰＯＰの一部を構成するベース基板の内層に形成された電源プレーン層を示す平面図である。 ＰＯＰに実装されたマイコンチップおよびメモリチップをテスト用導電パッドに接続する配線の経路の一例を示す要部断面図である。 ＰＯＰに実装されたマイコンチップの主面を示す平面図である。 ＰＯＰに実装されたマイコンチップおよびメモリチップをテスト用導電パッドに接続する配線の経路の別例を示す要部断面図である。 ＰＯＰに実装されたマイコンチップおよびメモリチップをテスト用導電パッドに接続する配線の経路の別例を示す要部断面図である。 ＰＯＰの一部を構成するベース基板の表面にマイコンチップを実装した状態を示す平面図である。 ＰＯＰの一部を構成するベース基板の表面にマイコンチップを実装した状態を示す平面図である。
符号の説明
１Ａ ＰＯＰ
２ マイコンチップ（第１の半導体チップ）
３ ベース基板（第１配線基板）
４ メモリチップ（第２の半導体チップ）
５ メモリ基板（第２配線基板）
６ｐ、７ｐ 導電パッド（第３導電パッド）
８ｐ 導電パッド（第１導電パッド）
９ｐ 外部入出力用導電パッド（第２導電パッド）
１０ｐ テスト用導電パッド
１１、１２、１３ 半田ボール
１４ アンダーフィル樹脂
１５ ダミーチップ
１６ Ａｕワイヤ
１７、１８、１９ 導電パッド
２０ モールド樹脂
２１ パッド
２２ ビアホール
２３ 裏面配線
２４ ビアホール
２５ 表面配線
２６ ＧＮＤプレーン層
２７ 電源プレーン層
３０ 第２層配線
３１ 第３層配線
３２ 第４層配線
３３ 第５層配線
３５ ビアホール

Claims (11)

  1. 第１上面、前記第１上面に形成された複数の第１上面導電パッド、前記第１上面とは反対側の第１下面、前記第１下面に形成された複数の第１下面導電パッド、前記第１下面に形成された複数のテスト用導電パッド、および前記複数の第１上面導電パッドと前記複数のテスト用導電パッドをそれぞれ電気的に接続する複数の第１配線を有する第１配線基板と、
    前記第１配線基板の前記第１上面に搭載された第１半導体チップと、
    第２上面、前記第２上面に形成された複数の第２上面導電パッド、前記第２上面とは反対側の第２下面、前記第２下面に形成された複数の第２下面導電パッド、および前記複数の第２上面導電パッドと前記複数の第２下面導電パッドをそれぞれ電気的に接続する複数の第２配線を有し、前記第２下面が前記第１上面と対向するように前記第１配線基板上に積層された第２配線基板と、
    前記第２配線基板の前記第２上面に搭載された、前記第１半導体チップとは異なる機能の第２半導体チップと、
    前記第１配線基板の前記複数の第１下面導電パッドにそれぞれ接続された複数のバンプ電極と、
    を含み、
    前記複数のテスト用導電パッドは、前記複数の第１上面導電パッドとそれぞれ電気的に接続されており、
    前記複数の第２下面導電パッドは、前記複数の第１上面導電パッドとそれぞれ電気的に接続されており、
    前記複数の第２上面導電パッドは、前記複数の第２下面導電パッドとそれぞれ電気的に接続されており、
    前記複数の第１上面導電パッドは、平面視において前記第１半導体チップの周囲に配置され、かつ、平面視において前記第１半導体チップよりも前記第１上面の周縁部側に配置されており、
    前記複数のテスト用導電パッドは、平面視において前記複数の第１下面導電パッドの周囲に配置され、かつ、平面視において前記複数の第１下面導電パッドよりも前記第１下面の周縁部側に配置されており、
    前記複数の第２下面導電パッドは、平面視において前記第２配線基板の前記第２下面の周縁部に配置されており、
    前記複数のバンプ電極は、前記複数のテスト用導電パッドにそれぞれ接続されていないことを特徴とする半導体装置。
  2. 前記第１配線基板は、ビルドアップ工法によって製造されたものであることを特徴とする請求項１記載の半導体装置。
  3. 前記第１配線基板の絶縁層は、繊維に樹脂を含浸させたプリプレグによって構成されていることを特徴とする請求項２記載の半導体装置。
  4. 前記第１配線基板の平面形状は、矩形状からなり、
    前記第１半導体チップは、前記第１配線基板の前記第１上面に形成された複数の第３上面導電パッド上にフリップチップ実装されており、
    前記複数の第３上面導電パッドは、前記第１配線基板の辺と平行な方向に沿って２列に配置され、かつ内側の列の第３上面導電パッドと外側の列の第３上面導電パッドは、千鳥状に配置されていることを特徴とする請求項１記載の半導体装置。
  5. 前記第１配線基板の前記第１下面に形成された前記複数のテスト用導電パッドは、前記外側の列の第３上面導電パッドに電気的に接続されていることを特徴とする請求項４記載の半導体装置。
  6. 前記第１配線基板の前記第１下面に形成された前記複数のテスト用導電パッドの一部は、一端が前記外側の列の第３上面導電パッドよりも外側に延在する内層配線を介して前記内側の列の第３上面導電パッドに電気的に接続されていることを特徴とする請求項４記載の半導体装置。
  7. 前記複数のテスト用導電パッドに電気的に接続された前記外側の列の第３上面導電パッドは、前記第１配線基板の前記第１上面のコーナー部およびその近傍に配置されていることを特徴とする請求項５記載の半導体装置。
  8. 前記第１配線基板は、電源プレーン層を構成する内層配線と、ＧＮＤプレーン層を構成する内層配線とを含む多層配線基板であることを特徴とする請求項１記載の半導体装置。
  9. 前記第１半導体チップの外部接続端子の数は、前記第２半導体チップの外部接続端子の数よりも多いことを特徴とする請求項１記載の半導体装置。
  10. 前記第１半導体チップは、マイコンチップであり、
    前記第２半導体チップは、メモリチップであることを特徴とする請求項１または９記載の半導体装置。
  11. 前記第１配線基板の配線層の数は、前記第２配線基板の配線層の数よりも多いことを特徴とする請求項１または９記載の半導体装置。
JP2007236594A 2007-09-12 2007-09-12 半導体装置 Active JP5222509B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP2007236594A JP5222509B2 (ja) 2007-09-12 2007-09-12 半導体装置
TW104106919A TWI529908B (zh) 2007-09-12 2008-06-25 半導體裝置
TW097123751A TWI481007B (zh) 2007-09-12 2008-06-25 Semiconductor device
CNA2008102109164A CN101388389A (zh) 2007-09-12 2008-08-12 半导体器件
CN201210331265.0A CN102867821B (zh) 2007-09-12 2008-08-12 半导体器件
KR1020080082975A KR101426568B1 (ko) 2007-09-12 2008-08-25 반도체장치
US12/203,972 US8159058B2 (en) 2007-09-12 2008-09-04 Semiconductor device having wiring substrate stacked on another wiring substrate
US13/409,865 US8698299B2 (en) 2007-09-12 2012-03-01 Semiconductor device with wiring substrate including lower conductive pads and testing conductive pads
US14/081,588 US8766425B2 (en) 2007-09-12 2013-11-15 Semiconductor device
US14/281,956 US9330942B2 (en) 2007-09-12 2014-05-20 Semiconductor device with wiring substrate including conductive pads and testing conductive pads

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007236594A JP5222509B2 (ja) 2007-09-12 2007-09-12 半導体装置

Publications (3)

Publication Number Publication Date
JP2009070965A JP2009070965A (ja) 2009-04-02
JP2009070965A5 JP2009070965A5 (ja) 2010-10-21
JP5222509B2 true JP5222509B2 (ja) 2013-06-26

Family

ID=40430861

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007236594A Active JP5222509B2 (ja) 2007-09-12 2007-09-12 半導体装置

Country Status (5)

Country Link
US (4) US8159058B2 (ja)
JP (1) JP5222509B2 (ja)
KR (1) KR101426568B1 (ja)
CN (2) CN102867821B (ja)
TW (2) TWI481007B (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0525602A (ja) * 1991-07-17 1993-02-02 Nippon Steel Corp メツキ密着性に優れたアルミニウムメツキオーステナイト系ステンレス鋼板の製造法
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP5222509B2 (ja) * 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5265183B2 (ja) * 2007-12-14 2013-08-14 新光電気工業株式会社 半導体装置
KR20100058359A (ko) * 2008-11-24 2010-06-03 삼성전자주식회사 다층 반도체 패키지, 그것을 포함하는 반도체 모듈 및 전자신호 처리 시스템 및 다층 반도체 패키지의 제조 방법
US8716868B2 (en) 2009-05-20 2014-05-06 Panasonic Corporation Semiconductor module for stacking and stacked semiconductor module
US8451620B2 (en) * 2009-11-30 2013-05-28 Micron Technology, Inc. Package including an underfill material in a portion of an area between the package and a substrate or another package
JP5586267B2 (ja) * 2010-02-24 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置
US8288849B2 (en) * 2010-05-07 2012-10-16 Texas Instruments Incorporated Method for attaching wide bus memory and serial memory to a processor within a chip scale package footprint
KR101744756B1 (ko) * 2010-06-08 2017-06-09 삼성전자 주식회사 반도체 패키지
JP5587123B2 (ja) * 2010-09-30 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102890970B (zh) * 2011-07-21 2017-04-19 广东新岸线计算机系统芯片有限公司 一种pop封装的soc芯片dram输入/输出测试方法和装置
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
JP5996177B2 (ja) 2011-10-21 2016-09-21 ルネサスエレクトロニクス株式会社 デバッグシステム、電子制御装置、情報処理装置、半導体パッケージおよびトランシーバ回路
JP2013125765A (ja) * 2011-12-13 2013-06-24 Elpida Memory Inc 半導体装置
KR20140059569A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 지그재그형 패드 배선 구조를 포함하는 반도체 소자
KR102032887B1 (ko) 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US9875808B2 (en) 2013-01-15 2018-01-23 Micron Technology, Inc. Reclaimable semiconductor device package and associated systems and methods
KR102110984B1 (ko) 2013-03-04 2020-05-14 삼성전자주식회사 적층형 반도체 패키지
US20140361800A1 (en) * 2013-06-05 2014-12-11 Qualcomm Incorporated Method and apparatus for high volume system level testing of logic devices with pop memory
US9443758B2 (en) 2013-12-11 2016-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Connecting techniques for stacked CMOS devices
JP2016062212A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体記憶装置
KR102296746B1 (ko) 2014-12-31 2021-09-01 삼성전자주식회사 적층형 반도체 패키지
US10468363B2 (en) 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
JP2017045915A (ja) 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
CN107995773A (zh) * 2017-11-24 2018-05-04 深圳创维数字技术有限公司 一种电路板及测试系统
CN110473839A (zh) 2018-05-11 2019-11-19 三星电子株式会社 半导体封装系统
US10991638B2 (en) 2018-05-14 2021-04-27 Samsung Electronics Co., Ltd. Semiconductor package system
KR102573573B1 (ko) * 2019-10-25 2023-09-01 삼성전자주식회사 반도체 패키지
TWI711131B (zh) * 2019-12-31 2020-11-21 力成科技股份有限公司 晶片封裝結構
TW202219517A (zh) * 2020-11-03 2022-05-16 點序科技股份有限公司 測試裝置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2907127B2 (ja) 1996-06-25 1999-06-21 日本電気株式会社 マルチチップモジュール
US6426642B1 (en) * 1999-02-16 2002-07-30 Micron Technology, Inc. Insert for seating a microelectronic device having a protrusion and a plurality of raised-contacts
JP3429718B2 (ja) 1999-10-28 2003-07-22 新光電気工業株式会社 表面実装用基板及び表面実装構造
JP3670917B2 (ja) * 1999-12-16 2005-07-13 新光電気工業株式会社 半導体装置及びその製造方法
US6522018B1 (en) * 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
CN100407422C (zh) * 2001-06-07 2008-07-30 株式会社瑞萨科技 半导体装置及其制造方法
JP2003068806A (ja) * 2001-08-29 2003-03-07 Hitachi Ltd 半導体装置及びその製造方法
JP4149289B2 (ja) * 2003-03-12 2008-09-10 株式会社ルネサステクノロジ 半導体装置
JP4174013B2 (ja) * 2003-07-18 2008-10-29 株式会社ルネサステクノロジ 半導体装置
KR100500452B1 (ko) * 2003-06-20 2005-07-12 삼성전자주식회사 모듈기판 상에 실장된 볼 그리드 어레이 패키지 검사장치및 검사방법
JP2005136246A (ja) 2003-10-31 2005-05-26 Renesas Technology Corp 半導体集積回路装置の製造方法
TWI278048B (en) 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
JP4189327B2 (ja) * 2004-01-09 2008-12-03 株式会社東芝 半導体装置
US20050225955A1 (en) * 2004-04-09 2005-10-13 Hewlett-Packard Development Company, L.P. Multi-layer printed circuit boards
JP4504975B2 (ja) * 2004-04-28 2010-07-14 イビデン株式会社 多層プリント配線板
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
JP2005322861A (ja) * 2004-05-11 2005-11-17 Seiko Epson Corp 回路基板及び該回路基板におけるノイズの低減方法
JP4583850B2 (ja) * 2004-09-16 2010-11-17 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2006351565A (ja) * 2005-06-13 2006-12-28 Shinko Electric Ind Co Ltd 積層型半導体パッケージ
JP2007123454A (ja) 2005-10-27 2007-05-17 Renesas Technology Corp 半導体装置及びその製造方法
JP4512545B2 (ja) 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
JP4995455B2 (ja) 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
US7656031B2 (en) * 2007-02-05 2010-02-02 Bridge Semiconductor Corporation Stackable semiconductor package having metal pin within through hole of package
JP2008251608A (ja) * 2007-03-29 2008-10-16 Casio Comput Co Ltd 半導体装置およびその製造方法
JP5222509B2 (ja) * 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
TW200919700A (en) 2009-05-01
US20120153282A1 (en) 2012-06-21
US20090065773A1 (en) 2009-03-12
TW201523836A (zh) 2015-06-16
CN102867821B (zh) 2015-05-13
US8698299B2 (en) 2014-04-15
JP2009070965A (ja) 2009-04-02
TWI481007B (zh) 2015-04-11
US20140252357A1 (en) 2014-09-11
US9330942B2 (en) 2016-05-03
US20140070214A1 (en) 2014-03-13
KR20090027573A (ko) 2009-03-17
US8766425B2 (en) 2014-07-01
TWI529908B (zh) 2016-04-11
CN102867821A (zh) 2013-01-09
US8159058B2 (en) 2012-04-17
CN101388389A (zh) 2009-03-18
KR101426568B1 (ko) 2014-08-05

Similar Documents

Publication Publication Date Title
JP5222509B2 (ja) 半導体装置
US7321164B2 (en) Stack structure with semiconductor chip embedded in carrier
US7550857B1 (en) Stacked redistribution layer (RDL) die assembly package
KR101479461B1 (ko) 적층 패키지 및 이의 제조 방법
KR101070913B1 (ko) 반도체 칩 적층 패키지
US6670701B2 (en) Semiconductor module and electronic component
CN109671681B (zh) 半导体封装件
JP2003133518A (ja) 半導体モジュール
US7902664B2 (en) Semiconductor package having passive component and semiconductor memory module including the same
KR100546359B1 (ko) 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈
US20140097530A1 (en) Integrated circuit package
KR100791576B1 (ko) 볼 그리드 어레이 유형의 적층 패키지
JP4627323B2 (ja) 半導体装置
US20100149770A1 (en) Semiconductor stack package
KR20120023972A (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
JP2010056121A (ja) 積層型半導体装置
KR100990937B1 (ko) 반도체 패키지
KR20120004877A (ko) 반도체 패키지
KR20070088046A (ko) 멀티 칩 패키지
KR20010058584A (ko) 반도체패키지
KR20030047403A (ko) 볼 그리드 어레이형 적층 패키지
JP2009026884A (ja) 回路モジュール及び電気部品
KR20080101209A (ko) 적층 반도체 패키지
KR20030055835A (ko) 패키지 적층 구조
JP2006080258A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100902

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130311

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160315

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5222509

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350